JP2005327437A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ入力数がＥＣＣ処理の対象とするデータビット数に満たない場合の問題を解消出来、データ入力数がＥＣＣ処理の対象とするデータビット数と等しい場合は、エラー訂正ビットの生成を高速にすることができる。
【解決手段】本発明の半導体記憶装置は、所定ビットのデータからエラー訂正ビットを生成するエラー訂正ビット生成回路を備え、外部から導入されたデータとメモリセルに格納されたデータを用いてエラー訂正ビットを生成することを特徴とする。より詳細には、外部から導入された第１のデータを受けるライトアンプと、第１のデータと関連のあるアドレスに対応する第２のデータが格納された第１のメモリセル群と、第１及び第２のデータを基にしてエラー訂正ビットを生成するエラー訂正ビット生成回路と、第１のデータを格納する第２のメモリセル群と、エラー訂正ビットを格納する第３のメモリセル群とを備える。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特にＥＣＣ(error correcting code)機能を搭載した半導体記憶装置に関する。

サーバシステムなどは、非常に高い信頼性が求められるため、メモリエラーは致命的なシステム障害に発展する。そのため、メモリエラーの問題を回避する為に、エラー訂正機能を持たせたメモリが存在する。そのメモリはメモリエラーの存在を検出し、エラーが発生した箇所（ビット）を特定して、これを正しい値に訂正することができる。

そのようなエラー訂正機能、所謂ＥＣＣ機能を搭載したメモリは、エラー訂正のためのチェックビットとしてハミングコードを備える。チェックビット数はデータバス幅に対応し、データバス幅をＮbitとすると、エラー訂正用ビットの数はＮに対し２を底とする対数をとり、これに２を加えることにより求められる。例えば、６４bitなら８bitがエラー訂正用ビットとして必要になる。したがって、データバスが６４bitであるメモリの場合、２５６bitアクセスを行う際には、８bit×４＝３２bitのエラー訂正ビットが必要となる。この問題を解決する為に、以下の特許文献に示されるように、例えば６４bitのデータのバースト転送を行い２５６bit単位でエラー訂正ビットを作成する方法が提供されている。この方法によれば、９bitのエラー訂正ビットで済むことができる。

特開平１１−１０２３２６号公報

しかしながら、例えばエラー訂正に必要なビット数が２５６bitであるのに対し、データライトが２５６bit未満、例えば１バイトの場合、又はバーストライトはされるがその転送データがマスクされる場合は、エラー訂正ビットを発生することができないという問題が存在する。

本発明の半導体記憶装置は、所定ビットのデータからエラー訂正ビットを生成するエラー訂正ビット生成回路を備え、外部から導入されたデータとメモリセルに格納されたデータを用いてエラー訂正ビットを生成することを特徴とする。

また、本発明の半導体記憶装置は、外部から導入された第１のデータを受けるライトアンプと、第１のデータと関連のあるアドレスに対応する第２のデータが格納された第１のメモリセル群と、第１及び第２のデータを基にしてエラー訂正ビットを生成するエラー訂正ビット生成回路と、第１のデータを格納する第２のメモリセル群と、エラー訂正ビットを格納する第３のメモリセル群とを備えることを特徴とする。

また、本発明の半導体記憶装置は、バーストモードを搭載する半導体記憶装置であって、バーストモードで導入されるデータが一部しか無い場合、一部のデータ及びメモリセルに格納されたデータを用いてエラー訂正ビットを生成することを特徴とする。

また、本発明の半導体記憶装置は、所定ビットのデータを複数のメモリセルへ一括して書込む半導体記憶装置であって、所定ビットのデータのうち一部のデータがマスク情報により対応するメモリセルへ格納されないとき、対応するメモリセルに格納されているデータを用いてエラー訂正ビットを生成することを特徴とする半導体記憶装置。

また、本発明の半導体記憶装置は、外部とのアクセスビット長がメモリセルへのアクセスビット長よりも小さい半導体記憶装置であって、書込み時に１つのアクセスアドレスに対応してメモリセルへのアクセスビット長分のデータを外部から受けとったとき該外部データを用いてエラー訂正ビットを生成するＥＣＣ符号化回路と、読出し時に一つのアクセスアドレスに対応してメモリセルのアクセスビット長分のデータ及び対応するエラー訂正ビットを基にＥＣＣ復号化を行うＥＣＣ復号化回路とを備え、
ＥＣＣ符号化回路は、書込み時に一つのアクセスアドレスに対応して受け取ったデータがメモリセルへのアクセスビット長よりも少ない場合、そのアクセスアドレスに対応するメモリセルに格納されているデータを用いてエラー訂正ビットを生成することを特徴とする。
また、本発明の半導体記憶装置のＥＣＣ符号化回路は受け取ったデータがメモリセルへのアクセスビット数と等しい場合は、前述のようなメモリセルに格納されているデータを用いることなくエラー訂正ビットを生成することを特徴とする。

以上説明したように、本発明によれば、実際のデータ入力数がＥＣＣ処理の対象とするデータビット数に満たない場合の問題を解消することが出来る。
加えて、データ入力数がＥＣＣ処理の対象とするデータビット数と等しい場合は、エラー訂正ビットの生成を高速にすることができる。

本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

図1乃至図３は、本発明の第１の実施の形態の半導体記憶装置を示す図面である。

図１は、本実施の形態の半導体記憶装置のデータライト動作及びＥＣＣ動作を説明する図面である。図１では、２５６bitのデータを受けて９bitのエラー訂正ビットを生成し、２５６bitデータとエラー訂正ビットを夫々対象とするセルアレイコアブロック及びＥＣＣ符号セルに格納する工程を参考として説明している。

本実施の形態の半導体記憶装置は、複数のセルアレイコアブロック１ａ〜１ｄ、ＥＣＣ符号セル２、ＥＣＣ符号化回路３、ライトデータバス４及びライトアンプ５ａ〜５ｄを備える。セルアレイコアブロック１ａ〜１ｄを纏めてセルアレイコアと称する。以下、その動作について詳述する。

本発明のメモリは、バーストライトにより６４bitのデータが４つ続けて、つまり連続する第１乃至第４の書込みデータがメモリの外部からライトデータバス４を介してライトアンプ５ａ〜５ｄの夫々にシリアルに導入される。ライトアンプ５ａ〜５ｄは、ライトイネーブル信号／ＷＥ及び４つのデータが有効であることを示す書込みデータマスク信号／ＤＭにより活性化される。６４bitの夫々は１つのアドレスに対応し、第１の書込みデータに対応する第１のアドレスは外部から導入された外部アドレスであり、続く第２乃至第４のアドレスは、内部で発生した内部アドレスである。ＥＣＣ符号化回路３は、ライトアンプから合計２５６bitのデータを受け９bitのエラー訂正ビットを生成する。その後、２５６bitのライトデータ及び９bitのエラー訂正ビットは、メモリコアブロック１ａ〜１ｄ及びＥＣＣ符号セル２に夫々同時に転送され、対応するメモリセルに格納される。

図２は、図１の半導体記憶装置のエラー訂正ビットの生成方法を示す図面である。本実施の形態では、２５６bitのバーストデータのうち１９２bitがマスクされた場合におけるエラー訂正ビットの形成方法を示す。

外部から第１のアドレスに対応する６４bitの第１の書込データがライトデータバス４を介してライトアンプ５ａに導入される。第２乃至第４の内部アドレスに対応する書込みデータは導入されない。この書込みデータに関する情報は、例えば外部から導入される書込みデータマスクにより管理される。つまり、メモリのアクセスコントローラは、この書込みデータマスクによりどのデータが有効、即ちメモリセルに書込むべきデータを受けたか、否かを把握することが出来る。本例では、第１の書込みデータが有効であることを示すデータマスク信号／ＤＭにより、ライトアンプ５ａのみが活性化される。

外部から導入された第１のアドレスに対応するアドレスによりメモリセルブロック１ａ〜１ｄ内の所定の２５６bitに相当するワード線が活性化する。次に、ダミーリードを実行する為に、アクセスコントローラは、リードイネーブル信号／ＲＥ及び書込みデータマスク信号ＤＭに基づきデータアンプ６ｂ〜６ｄをアクティブにする。この動作により、第２乃至第４の内部アドレスに対応するメモリセルブロック１ｂ〜１ｄ内のメモリセルに格納された第２乃至第４のデータは、データアンプ６ｂ〜６ｄに読出され、ＥＣＣ符号化回路３に転送される。次に、信号／ＲＥ及び／ＷＥを反転することにより、データアンプ６ｂ〜６ｄが非活性化し、ライトアンプＷＡ５ａが活性化される。この動作により、第１の書込みデータはメモリセルブロック１ａ内の第１のアドレスに対応するメモリセルに書き込まれる。また、ＥＣＣ符号化回路３は、外部から導入された６４bitの第１の書込みデータとメモリセルブロックから転送された合計１９２bitの第２乃至第４のデータから９bitのエラー訂正ビットを作成し、今生成されたエラー訂正ビットをＥＣＣ符号セル２内の第１のアドレスに対応するメモリセルに書込む。

このように、１バースト単位の書込み動作において、マスクされたデータの補充として、その書込みアドレスにより指定されるメモリセルのうちマスク対象のメモリセルからダミーリードすることで、ＥＣＣ符号化回路３は、２５６bitのデータを得ることができ、２５６bitのデータを用いて符号化処理を実施することができる。本発明は、上記方法により、常に９bit符号化を実現することができる。

図３は、本発明の実施の形態の半導体記憶装置のデータ読出しを示す図面である。

外部から導入された外部アドレスに対応してメモリセルブロック１ａの所定のメモリセルから第１の読出しデータとして６４bitの情報がデータアンプ６ａに転送される。更に外部アドレスを基に内部で生成された３つのバースト内部アドレスに対応して、メモリセルブロック１ｂ〜１ｄから、夫々６４bitの第２乃至第４の読出しデータとして合計１９２bitの情報がデータアンプ６ｂ〜６ｄに転送される。更に、導入された外部アドレスに対応するＥＣＣ符号セル２内の所定のセルに格納されたエラー訂正ビット情報がデータアンプ６ｅに転送される。データアンプ６ａ〜６ｅは、受けた情報を増幅しＥＣＣ復号化回路７へ伝える。ＥＣＣ復号化回路７は、２５６bitの第１乃至第４の読出しデータ及び９bitのエラー訂正ビットを基にＥＣＣ復号化処理を実施し、エラー訂正されたデータを６４bit毎シリアルにリードデータバス８に導出する。

以上のように、読出し動作のときは、２５６bitのプリフェッチデータ及び対応する９bitのハミング符号を用いてＥＣＣ復号処理が実行される。

図４は、上記示した本発明の実施の形態を適用した半導体記憶装置を示す図面である。図４の半導体記憶装置は、所謂モバイルＳＲＡＭであって、つまり、インターフェースがＳＲＡＭ互換であり、メモリセルが１トランジスタ1キャパシタのダイナミックセルから構成されるメモリである。

モバイルＳＲＡＭは、外部とのアクセス単位が６４bitであっても、内部のアクセス構成を自由に構築できる。つまり、メモリコアへのアクセスをプリフェッチ構成にすることができるため、メモリコアへのリードデータ長を外部とのアクセス単位と関係なく、例えば２５６bitにする事が出来、ハミング符号を９bitにすることができる。以下、本実施の形態のモバイルＳＲＡＭについて、図４を用いて説明する。

外部アドレスピン１０に導入された外部アドレスの一部がロウ系のアドレスバッファ１２に導入される。アドレスバッファ１２は、アクセスコントローラ２２からの制御信号に基づいて適宜外部アドレスをロウデコーダ１６へ転送する。入出力ピン１１は、データを入出力するための端子である。ライトバッファ１３は、ライト時にアクティブになる制御信号によって駆動され、適宜入力データを回路１９に伝達する。カラム系のアドレスバッファ１７は外部アドレスの他部が入力される。アドレスバッファ１７は、バーストアドレス発生回路を備え、例えばバースト長が４であるとき外部アドレスに対応して第1乃至第３の内部アドレスを生成する。回路１９は、図1乃至３で示したライトアンプ、データアンプ、ＥＣＣ符号復号化回路を備える。図４のライトアンプは、図１及び図２に示したように、複数のライトアンプＷＡを備え、マスク信号／ＤＭ及び／ＷＥにより指定されるライトアンプが活性化される。図４のリードアンプも、図２及び図３に示されるように、複数のリードアンプを備え、マスク信号ＤＭ及び／ＲＥにより指定されるライトアンプが活性化される。例えば／ＷＥと／ＲＥは相補な関係の信号である。また、／ＤＭの相補信号がＤＭ信号である。回路１９は更に、カラムデコーダ１８の出力信号に応答して、ＩＯピン側のバスとメモリセルアレイ２０内のビット線を適宜電気的に接続するスイッチ回路を備える。

更に、モバイルＳＲＡＭは、ダイナミックなメモリセルを使用し、且つインターフェースがＳＲＡＭであるため、メモリセルのデータ保持に必要なリフレッシュ制御は内部で自動的に実施される。つまり、外部からのリフレッシュ命令が不要であり、かつ、そのリフレッシュのサイクルはリフレッシュ制御によって自由に設定可能である。そして、図４，７に示すようにリフレッシュ制御は、リフレッシュカウンタ１５とリフレッシュコントロール回路１４により実施される。また図８に示すようにリフレッシュコントロール回路１４は、定期的にリフレッシュトリガを生成するタイマを備える。タイマ制御を例えば、アクセスコントローラ回路２２の出力するモードを示す信号に応じて可変とすることによって、アクティブモードとスタンバイモードとでタイマー周期を可変とする。より詳細には、アクティブモードのときにはタイマ周期を短くし、頻繁にリフレッシュ動作を実施し、アクティブ時のディスターブホールド特性を満たすようにする。またスタンバイモードのときにはタイマ周期を長くし、スタティックホールド特性を満たしつつ、消費電力を低減させる。この消費電力の低減については後述する。
また前述のタイマ制御を回路１９の出力すなわち、エラー訂正の情報に応じて、リフレッシュの周期設定を自由に設定することも可能である。具体的には、ＥＣＣによる訂正が発生していれば、リフレッシュコントロール回路１４は、そのときの外部アドレスをアドレス記憶回路２８で記憶し、以降その記憶したアドレスのリフレッシュ周期が短くなるようにリフレッシュカウンタ１５が発生させるリフレッシュアドレスを制御し、データの信頼性を確保する。また、ＥＣＣの訂正が発生していなければ、リフレッシュの周期の設定を維持する。また、リフレッシュコントロール回路１４は、アクセスコントローラ２２からの信号が所定期間アクセスが検出されないことを示すときリフレッシュカウンタ１５へセルフリフレッシュ活性信号を出力する機能も備える。リフレッシュカウンタ１５は、そのセルフリフレッシュ活性化信号に応答して、リフレッシュアドレスをロウデコーダ１６へ出力する。ロウデコーダ１６は、リフレッシュコントロール回路１４からのリフレッシュアドレス切換信号に応答して外部ロウアドレス又はリフレッシュアドレスを選択的に出力する。

アクセスコントローラ２２は、データマスク信号ＤＭを受け、データマスク信号ＤＭがアクティブなときは指定されたライトアンプが活性しないように制御する。つまり、ライトモード時にデータ入力ピンに連続して与えられる予め設定されているバースト長のライトデータ、所謂ライトバーストデータの中のライトしたくないデータについてマスクしてライトしないようにする機能をアクセスコントローラ２２は受け持つ。アクセスコントローラ２２は、チップセレクト信号ＣＳ、ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥ及びクロック信号ＣＬＫが供給され、それらの制御系の信号からモードを示すモード信号を出力する。

また、アクセスコントローラ２２は、データマスク信号ＤＭがアクティブではないときは、ライトアンプを全て活性し、リードアンプを全て非活性とすることができる。すなわち、図５に示すようにアクセスコントローラ２２はライトアンプ５ａ〜ｄ全てを活性し、データアンプ６ａ〜ｄ全てを非活性にする。

更に、図６に示すように、アクセスコントローラ２２はレイテンシー設定回路２４を備え、データマスク信号の状態すなわち入力されるデータのビット数に応答して、ロウ系のアドレスバッファ１２、ライトバッファ１３、カラム系のアドレスバッファ１７の制御タイミングを調整する。 つまり図１１に示すように、この場合、ＣＬＫはクロック信号であり、所定の最小周期を有する。そして、例えば、／ＣＳ（＝チップセレクト）をロウ、／ＷＥ（ライトイネーブル信号）をロウ、／ＯＥ（アウトプットイネーブル信号）をハイとすることで、ライトモードにエントリーされる。そして、／ＤＭ（＝データマスク信号）はロウでデータマスクされ、ハイでデータマスクされない。そのデータマスク信号に応じて、外部から入力されるアドレス、データを有効にするタイミング（＝レイテンシ）を、外部入力データのみを用いる場合には、セルのデータを読み出す時間が必要ないので、遅延回路２９を通さずに速いレイテンシに設定し（図１１中のLatency１）、外部入力データとセルの読出しデータとを用いる場合には、セルのデータを読み出す時間分を考慮して遅延回路２９を通した遅いレイテンシ（図１１中のLatency２）に設定する。なお、図４において、外部アドレス１０とＩＯデータ１１とはそれぞれ独立した端子として記載されているが、図７に示すように、アクセスコントローラ２２の出力信号によって、アドレスバッファ１２、出力バッファ２１、入力バッファ１３をそれぞれ制御することによって共用端子２５とすることも可能である。

また第２の実施形態を図９(a)に示す。本実施形態では、第１の実施形態よりも高信頼性を実現するダミーリードを用いたエラー訂正ビットの形成方法を説明する。ここでも図２で示した場合と同様に、２５６ｂｉｔのバーストデータのうち１９２ｂｉｔがマスクされた場合を例に説明する。図２ではマスクされる１９２ｂｉｔは、メモリセル１ｂ、ｃ、ｄからのダミーリードデータとして、データアンプ６ｂ，ｃ，ｄを通して、直接ＥＣＣ符号化回路３に入力されが、本実施形態においては、データアンプ６ｂ，ｃ，ｄの出力は、そのときのセルデータ１ａから１ｄのエラー訂正ビットである９ｂｉｔと、ＥＣＣ複合化回路７で、訂正してＥＣＣ符号化回路３に入力される。そうすることによって図９(b)に示すように、ダミーリードデータが不良を含んでいる場合すなわちセル１ｃからのダミーリードデータが不良を含んでいてＣがＣ´となっている場合でも、ＥＣＣ複合化回路７が、元の１ａから１ｄまでの２５６ｂｉｔデータＡ，Ｂ，Ｃ，Ｄに対するエラー訂正ビットＰ１を用いて、Ｃ´をＣに訂正することによって、更新される外部からのデータＡ´とＢ，Ｃ，Ｄとを用いて、正確にエラー訂正ビットを、Ｐ２に更新することが可能となる。

更に第３の実施形態を図１０に示す。本実施形態では、前述の実施形態１，２に加えて、更にレイトライト機能を備え、連続性のあるバーストライトを実現する実施形態を説明する。レイトライト機能すなわち、外部からの書込み要求が与えられたメモリサイクルでは、与えられた書込アドレス、書込データを半導体記憶装置内部のレジスタＲ１，２，３に取り込むだけとし、その書込アドレス、書込データは次の書込要求があるまでレジスタＲ１，２，３に保持しておく。より具体的には、図１２のタイミングチャートを用いて詳述する。
＊１で示すのは、レイトライト機能がない場合のバーストライトの例である。簡単のためにバースト長が８である場合を例とした。この場合、ＣＬＫはクロック信号であり、所定の最小周期を有する。そして、例えば、／ＣＳ（＝チップセレクト）をロウ、／ＷＥ（ライトイネーブル信号）をロウ、／ＯＥ（アウトプットイネーブル信号）をハイとすることで、ライトモードに設定される。そして、時刻ｔ４からｔ７までデータＤ０からＤ３を順次入力する。時刻ｔ４では入力されないＤ４からＤ７までのデータを補完するべく、メモリセルからのダミーリードを実施する（図中(1)期間）。その後、Ｄ３入力が確定するｔ８まで、Ｗａｉｔ時間（図中(2)期間）が存在し、Ｄ０からＤ３の全てのデータが揃った時点で、そのＤ０からＤ３のデータと、ダミーリードデータＤ４からＤ７とを合せて、ＥＣＣ符号化を実施し（図中(3)期間）、その符号化したデータをＥＣＣセルに書込む（図中(4)期間）。つまり、連続するバーストライトサイクルＤ３からＤ４において、
どうしても、ｔ８からｔ１０のＥＣＣ符号化及びＥＣＣセルへの書込時間による時間的ロスが表面化する。そこで＊２に示す第３の実施形態では、レイトライト機能を用いて、バースト長分のデータが揃うまでの待ち時間を見えなくする。時刻ｔ４からｔ８にかけて、データＤ０からＤ３を順次入力する。
時刻ｔ４では、前の書込サイクルで入力された書込データＤｎ−８からＤｎ−５がレジスタから転送され（図中(5)期間）、並行して前の書込サイクルで入力されたアドレスに対応するメモリセルからダミーリードも実施される（図中(6)期間）。時刻ｔ５では前サイクルの書込データと、前サイクルの書込アドレスに対応するダミーリードデータとでＥＣＣ符号化を実施し（図中(7)期間）、時刻ｔ６では、その符号化したデータをＥＣＣセルに書込む（図中(8)期間）。すなわち、レイトライト機能を用いることにより、＊１において、外部データが揃うまで空き時間となっていたｔ５からｔ８を見えなくし、連続性のあるバーストライトを実現するということである。なお、本実施の形態では、データマスク信号（/ＤＭ）が固定である場合を例に説明したが、固定である必要はなく、バーストサイクルの途中で変更しても構わない。

これまで述べてきたエラー訂正ビット生成に関しては、アクティブモードでの動作を前提としている。つまり、アクティブモード時には頻繁にリフレッシュ動作が実施され、データの信頼性が高い。一方スタンバイモードにおいては、消費電力を極限まで抑えるために、リフレッシュ動作は、セルのホールド特性を満たす極限まで抑えて、低い頻度で実施される。すなわち、セルのデータが破壊される確率はスタンバイモードの間が高いと考えられる。そこで、エラー訂正ビットの生成だけをアクティブ時に実施しておけば、より信頼性の高いエラー訂正ビットが生成できている。そしてそのエラー訂正ビットを用いて、通常リードデータあるいはダミーリードデータを訂正するのは、スタンバイモードであっても、アクティブモードであっても構わない。たとえば、スタンバイモードに入る前のアクティブモード時に生成されたエラー訂正ビットを用いて、スタンバイモードの間に、セルをセルフチェックし、破壊されたセルデータを、バックグランド処理的に訂正しても構わないし、同様の訂正を、スタンバイモードを抜けた後の、アクティブモードで実施することも可能である。

ＥＣＣ符号化回路は、図１及び２で示した方法で、ハミング符号を生成する。一方、復号化の際も図３で示したように、ＥＣＣ復号化回路は２５６bitの読出しデータの生成を行い、６４bit毎読出しデータがリードバッファ２１を介してバースト出力される。リードバッファ２１は、読出し時に活性化されアクセスコントローラ２２から出力される信号により制御される。

なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

例えば、本実施の形態では、１バーストあたり第１乃至第４のデータが処理されるが、４つのデータセットに限る必要な無い。また、１つのデータが６４bitに限る必要が無いのも明らかである。例えば、２５６bitのうち最小書込みデータ長が１ワード、つまり８bitでも良い。この場合、２４８bitが対応するメモリセルからダミーリードされる。また、メモリコアとのアクセスビット数は２５６bitであるとして説明したが、このビット数に限る必要は全然無い。また、外部とのアクセスビット数、例えば入出力ピンと接続される外部ライトリードバスの幅は６４bitに限定される必要は無い。つまり、バーストリードライト動作が可能なメモリに本発明は適用できる。つまり、内部コアがプリフェッチ動作するものであれば、本発明は適用可能である。また、本実施例では、データアンプＤＡに／ＲＥを導入しているが、／ＷＥを導入して、データアンプＤＡの構成を／ＷＥがＨレベルのとき活性化する(ライトアンプＷＡは／ＷＥがＬレベルのとき活性化する)ようにしても良い。また、図４では、書込みデータマスク信号でデータの有効性を判断しているが、図１３に示すようにバースト機能を備えるメモリであってバーストの終了を示すバーストターミネート信号（/ＢＴ）を用いても良い。すなわち、バースト動作中に中止命令が入力される（/ＢＴ入力がＨからＬに変化する）と、その時点以降のデータが無効となってしまう。図１３では第２のバーストライトのデータＤ８からＤ１１が入力された後に、/ＢＴ信号が立ち下げられ、バースト長８のうち４ビットが不足する。しかし、図中の(4)の期間に、確定したアドレスに対応するバースト長分のデータをダミーリードしておくことで、そのダミーリードデータと途中までのデータＤ８からＤ１１とでＥＣＣ符号化を実施し（図中(5)の期間）、図中(6)の期間でＥＣＣセルに格納すれば良い。

本発明は、以上説明したとおりであるが、上位概念として、ＥＣＣ符号化処理が所定ビットである場合、その所定ビットに必要な書込みデータが一部しか導入されなかったとき、その不足するデータをメモリセルに格納されているデータで補完するという概念を提案するものと言える。

本発明の第１の実施の形態の半導体記憶装置の第１の書込み動作を示す図面である。 本発明の第１の実施の形態の半導体記憶装置の第２の書込み動作を示す図面である。 本発明の第１の実施の形態の半導体記憶装置の読出し動作を示す図面である。 本発明を適用した半導体メモリの概略構成を示した図面である。 本発明の第１の実施の形態の半導体記憶装置の第３の書込み動作を示す図面である。 本発明を適用した半導体メモリの詳細な構成を示した図面である。 本発明を適用した半導体メモリの概略構成を示した図面である。 本発明を適用した半導体メモリの詳細な構成を示した図面である。 本発明の第２の実施の形態の半導体記憶装置の書込み動作を示す図面である。 本発明の第２の実施の形態の半導体記憶装置の書込み動作の概要を示す図面である。 本発明の第３の実施の形態の半導体記憶装置の概略構成を示した図面である。 本発明を適用した半導体メモリの第１の詳細タイミング図面である。 本発明を適用した半導体メモリの第２の詳細タイミング図面である。 本発明を適用した半導体メモリの第３の詳細タイミング図面である。

符号の説明

１ メモリコア
２ ＥＣＣ符号セル
３ ＥＣＣ符号化回路
４ ライトデータバス
５ ライトアンプ
６ データアンプ
７ ＥＣＣ復号化回路
８ リードデータバス
９ パッド
１０ 外部アドレスピン
１１ データピン
１２ アドレスバッファ
１３ 入力データバッファ
１４ リフレッシュコントロール回路
１５ リフレッシュカウンタ
１６ ロウデコーダ
１７ アドレスバッファ
１８ カラムデコーダ
１９ センスアンプ、スイッチ回路、ＥＣＣ符号復号化回路
２０ メモリセルアレイ
２１ 出力データバッファ
２２ アクセスコントローラ
２３ メモリチップ
２４ レイテンシー設定回路
２５ アドレス／データ共用ピン
２６ タイマー
２７ リフレッシュ調整回路
２８ アドレス記憶回路
２９ 遅延回路
３０ カラムアドレスレジスタ
３１ ロウアドレスレジスタ
３２ データレジスタ
３３ レイトライト用アドレスヒット制御回路

Claims (10)

1. 所定ビットのデータからエラー訂正ビットを生成するエラー訂正ビット生成回路を備え、外部から導入されたデータとメモリセルに格納されたデータを用いて前記エラー訂正ビットを生成することを特徴とする半導体記憶装置。
2. 外部から導入された第１のデータを受けるライトアンプと、
   前記第１のデータと関連のあるアドレスに対応する第２のデータが格納された第１のメモリセル群と、前記第１及び第２のデータを基にしてエラー訂正ビットを生成するエラー訂正ビット生成回路と、前記第１のデータを格納する第２のメモリセル群と、前記エラー訂正ビットを格納する第３のメモリセル群とを備えることを特徴とする半導体記憶装置。
3. 前記エラー訂正ビットを生成するときに、前記メモリセルに格納されたデータをエラー訂正ビットを用いて訂正するエラー検知訂正回路を更に有することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記半導体記憶装置は更にアクセスコントローラ回路を有し、
   前記アクセスコントローラ回路は、外部から導入されるデータ数に応じて前記データまたはアドレスを入力するタイミングを可変とするレイテンシー設定回路を有することを特徴とする請求項１、３に記載の半導体記憶装置。
5. 前記半導体記憶装置は更にリフレッシュのサイクルを設定するタイマを備えるリフレッシュコントロール回路を有し、
   前記タイマは前記アクセスコントローラ回路の出力するモードに応じたリフレッシュ周期を実現することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記半導体記憶装置はレイトライト用のアドレスレジスタとデータレジスタとを有し、前記データレジスタに格納された前サイクルのアドレスに対応する書込みデータと前サイクルのアドレスに対応するメモリセルに格納されたデータとで、エラー訂正ビットを生成することを特徴とする請求項１，３，４，５のいづれかに記載の半導体記憶装置。
7. 前記アドレスを入力する端子と前記データを入出力する端子とが共用されることを特徴とする請求項２に記載の半導体記憶装置。
8. 所定ビットのデータを複数のメモリセルへ一括して書込む半導体記憶装置であって、前記所定ビットのデータのうち一部のデータがマスク情報により対応するメモリセルへ格納されないとき、前記対応するメモリセルに格納されているデータを用いてエラー訂正ビットを生成することを特徴とする半導体記憶装置。
9. 前記所定ビットのデータがバーストモードモードとして導入されることを特徴とする請求項８に記載の半導体記憶装置
10. 前記半導体記憶装置はアクセスビット長がメモリセルへのアクセスビット長よりも小さく、書込み時に１つのアクセスアドレスに対応して前記メモリセルへのアクセスビット長分のデータを外部から受けとったとき該外部データを用いてエラー訂正ビットを生成するＥＣＣ符号化回路と、読出し時に一つのアクセスアドレスに対応して前記メモリセルのアクセスビット長分のデータ及び対応するエラー訂正ビットを基にＥＣＣ復号化を行うＥＣＣ復号化回路とを更に備え、
    前記ＥＣＣ符号化回路は、書込み時に一つのアクセスアドレスに対応して受け取ったデータが前記メモリセルへのアクセスビット長よりも少ない場合、そのアクセスアドレスに対応するメモリセルに格納されているデータを用いてエラー訂正ビットを生成することを特徴とする請求項８，９に記載の半導体記憶装置。

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