JP2005326864A - Figure data expansion device based on designing data - Google Patents
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Abstract
Description
本発明は、物体の欠陥を検査する検査装置に関し、特に半導体素子を製作するときに使用されるフォトマスクあるいはウエハなどの極めて小さなパターンの欠陥を検査する装置、あるいは液晶基板の欠陥を検査する装置に用いる図形データ展開装置およびそれを用いたパターン検査装置に関する。 The present invention relates to an inspection apparatus for inspecting a defect of an object, and in particular, an apparatus for inspecting a defect of an extremely small pattern such as a photomask or a wafer used when manufacturing a semiconductor element, or an apparatus for inspecting a defect of a liquid crystal substrate. The present invention relates to a graphic data development apparatus used for the above and a pattern inspection apparatus using the same.
大規模集積回路(LSI)の製造における歩留まりの低下の大きな原因の一つとして、デバイスをフォトリソグラフィ技術で製造する際に使用されるフォトマスクに生じている欠陥があげられる。最近では、LSIの進歩に従って形成されるパターンの形状も微細となり、それに伴ってパターンの欠陥として検出しなければならない寸法も極めて小さいものとなっており、その精度にもより精密さが要求されるようになってきている。このような欠陥を検査する装置の構成方法として、パターンを形成するときに用いられたパターン設計データと実際に測定された測定データとを比較してパターン欠陥を検出する装置がある。この装置においては、パターンを形成するときに用いられたパターン設計データを展開して、比較する回路にデータを送るデータ展開回路が必要になる。従来のデータ展開回路は、所定の階層構造に従って記述されている設計データを一つ一つの図形に展開し、所定の寸法を単位とするパターンのマス目に、図形の形状および寸法に従って、“1”,“0”といったビットの有無で図形パターンを表現する、いわば2値のビット展開を行うものである。 One of the major causes of a decrease in yield in the manufacture of a large scale integrated circuit (LSI) is a defect occurring in a photomask used when a device is manufactured by a photolithography technique. Recently, the shape of the pattern formed in accordance with the advancement of LSI has become finer, and accordingly, the dimension that must be detected as a pattern defect has become extremely small, and the accuracy is also required to be more precise. It has become like this. As a configuration method of an apparatus for inspecting such a defect, there is an apparatus for detecting a pattern defect by comparing pattern design data used when forming a pattern with measurement data actually measured. This apparatus requires a data expansion circuit that expands pattern design data used when forming a pattern and sends the data to a circuit to be compared. A conventional data expansion circuit expands design data described according to a predetermined hierarchical structure into individual figures, and “1” is displayed in accordance with the shape and dimensions of the figure in a pattern cell having a predetermined dimension as a unit. A graphic pattern is expressed by the presence or absence of bits such as “0”, that is, binary bit expansion is performed.
このような2値のビット展開では、検査装置により、例えば動作パラメータの一つとして決定するパターンの展開グリッドの寸法と、パターン設計者が設計データを作成する際に意図した設計グリッド寸法とを一致させておくのが望ましい。なぜならば、両者の寸法が異なると、例えば、図形パターンのエッジ部分が、装置のビットパターンの展開グリッドの寸法で最大±1画素の誤差が生じることになる。これにより、検査装置はエッジ位置ずれを誤検出しやすくなる。誤検出を避けるために欠陥判定しきい値を甘くすると、今度は本来検出すべき欠陥を見逃す恐れが生じる。 In such binary bit development, for example, the size of the development grid of the pattern determined as one of the operation parameters by the inspection device matches the design grid size intended when the pattern designer creates the design data. It is desirable to leave it. This is because, if the two dimensions are different, for example, an error of a maximum of ± 1 pixel occurs at the edge portion of the graphic pattern in the dimension of the development grid of the bit pattern of the apparatus. This makes it easier for the inspection apparatus to erroneously detect an edge position shift. If the defect determination threshold is reduced in order to avoid erroneous detection, there is a possibility that a defect that should be detected is missed.
一方、最近では、設計パターンを微細化する需要が高まっている。すなわち、設計グリッド寸法をより小さくすることが必要になっている。本発明が対象とする検査装置は、測定データと、その被測定データを作成する際に用いた設計データとを比較するデータベース比較型であり、パターンデータを発生する速度は、検査装置の速度に大きく関与する。従来の2値のビット展開では、設計データのグリッド寸法に合わせて装置のビットパターンの展開グリッドの寸法を決めていたため、同じ寸法の図形をビット展開する際に、展開グリッド寸法が細かくなるほど、よりたくさんのビットで表現する必要が生じるため、図形単位での処理時間を変えないためには高速なデータ処理回路を装備する必要がある。 On the other hand, recently, there is an increasing demand for miniaturizing design patterns. That is, it is necessary to make the design grid dimension smaller. The inspection apparatus targeted by the present invention is a database comparison type that compares measurement data and design data used when creating the measured data. The speed of generating pattern data is the same as the speed of the inspection apparatus. Greatly involved. In the conventional binary bit development, since the dimensions of the development grid of the bit pattern of the device are determined in accordance with the grid dimensions of the design data, when the figure of the same dimension is developed by the bit, the smaller the development grid dimension, the more Since many bits need to be expressed, it is necessary to equip a high-speed data processing circuit so as not to change the processing time in units of graphics.
同様に、ビットパターンデータが大量になるにつれて、ビットパターンデータにフィルタ処理を施す部分の回路規模も大きくする必要がある。このフィルタ処理は、被検査パターンの光学像を取得する取得手段、特に光学系やセンサの特性などに起因するぼやけを模擬する手段であるが、従来の検査装置では、ほやけはビット展開された2次元ビットパターンデータの10×10画素程度に点分布関数を畳み込み演算して求めている。ここで、観測領域寸法が変わらないまま、設計データのビット展開寸法が小さくなると、10×10だったマトリックス構成を拡大する必要がある。 Similarly, as the amount of bit pattern data increases, it is necessary to increase the circuit scale of the portion that performs the filtering process on the bit pattern data. This filtering process is an acquisition unit that acquires an optical image of a pattern to be inspected, particularly a unit that simulates blurring caused by characteristics of an optical system or a sensor. The point distribution function is obtained by convolution calculation to about 10 × 10 pixels of the two-dimensional bit pattern data. Here, if the bit development size of the design data is reduced without changing the observation region size, it is necessary to expand the matrix configuration that was 10 × 10.
また、パターンの展開においては、その展開グリッドにパターンがあるかないかで、“1”,“0”の展開をするが、そのビットパターンのマス目は、X軸Y軸に沿った線により、いわゆる碁盤目上に作られている。従って、X軸Y軸方向のみの線分により図形が構成されていれば問題は起こらないが、斜め線がある場合には、マス目を丁度斜めに切ることになる。その場合には、そのマス目は、本来厳密には、“0.5”という値をとるべきであるが、2値の展開では、それは不可能であるので、切り捨てて“0”にするか、切り上げて“1”にするかのどちらかということになる。どちらにしても、斜め線を持つ設計データを展開した場合には、従来の“1”,“0”の数を数える方式では、展開自体に若干の誤差を含んでいる。この問題については、特開平1−305344号のように直角二等辺三角形を単位面積とすることが提案されているが、この場合には、より多くのビットで図形を展開することになるため、相当の処理時間を要することになり、あまり現実的ではない。そこで、パターンデータを展開する段階で、“1”,“0”ではなく、多値の階調に展開することができれば、より精密さを持つ展開結果を高速に後段の比較回路に送ることが可能となる。 Also, in the pattern development, “1” and “0” are developed depending on whether or not there is a pattern in the development grid. The bit pattern squares are represented by lines along the X-axis and Y-axis. It is made on the so-called grid. Therefore, no problem occurs if the figure is composed of line segments only in the X-axis and Y-axis directions, but if there is an oblique line, the grid is cut exactly diagonally. In that case, the square should originally have a value of “0.5”, but it cannot be obtained by binary expansion, so is it rounded down to “0”? Either rounded up to "1". In any case, when design data having diagonal lines is developed, the conventional method of counting the numbers “1” and “0” includes some errors in the development itself. Regarding this problem, it has been proposed to use a right isosceles triangle as a unit area as disclosed in JP-A-1-305344, but in this case, since a figure is developed with more bits, It takes a considerable amount of processing time and is not very realistic. Therefore, if the pattern data can be developed to multi-level gradations instead of “1” and “0”, the development result with higher precision can be sent to the comparison circuit at the subsequent stage at high speed. It becomes possible.
先に説明したように、設計グリッド寸法が微細化するにつれて、設計データを処理するビット展開回路およびフィルタ回路では高速で大量のデータ処理が必要となる。しかし、従来の2値ビットパターンデータにフィルタ処理を施す方式では、既に改善の限界に達している。 As described above, as the design grid size becomes finer, the bit development circuit and the filter circuit for processing the design data require a large amount of data processing at a high speed. However, the conventional method of performing filtering on binary bit pattern data has already reached the limit of improvement.
従って、本発明は、ビット展開回路を多値化することで、見かけ上の回路の動作速度を向上させ、かつ従来の回路が持っていた、斜め線処理における誤差を改善するという意味での精度を向上させる図形データ展開装置を提供することを目的とする。 Therefore, according to the present invention, the bit expansion circuit is multi-valued to improve the apparent circuit operation speed and to improve the error in the diagonal line processing that the conventional circuit has. An object of the present invention is to provide a graphic data expansion device that improves the above.
本発明は、図形設計データを読み込み、図形形状、図形位置、図形寸法を解読し、解読出力データを適当な寸法を単位とするマス目に割り付けるに当たり、処理している図形が存在するマス目ごとにそのマス目を占める割合を求め、占有率データを出力する図形展開回路と、図形展開回路が発生する占有率データをある一定の範囲分保持するパターンメモリ手段と、各マス目の占有率データを読み出すパターンメモリ読み出し手段とを具備したことを特徴とする図形データ展開装置を提供する。 The present invention reads the graphic design data, decodes the graphic shape, graphic position, and graphic dimensions, and assigns the decoded output data to the grids having appropriate dimensions as units, for each grid where the graphic being processed exists. The figure development circuit for calculating the proportion of the squares and outputting the occupancy data, pattern memory means for holding the occupancy data generated by the figure development circuit for a certain range, and the occupancy percentage data for each square There is provided a graphic data expansion device comprising a pattern memory reading means for reading out the data.
前記図形展開手段は、読み込んだ図形の図形形状が予め定義した基本図形の場合にはそのまま出力し、基本図形を組み合わせた図形形状の場合には2つ以上の基本図形に分割して出力する。 The graphic expansion means outputs the read graphic as it is when the graphic shape of the read graphic is a predefined basic graphic, and divides it into two or more basic graphic data when the graphic shape is a combination of basic graphics.
前記パターンメモリ読み出し手段は、マス目の占有率データを読み出した後、当該マス目に図形が存在しないことを示すヌルデータを書き込む処理を同時に行う。 The pattern memory reading means simultaneously performs a process of writing null data indicating that there is no figure in the cell after reading the cell occupation ratio data.
前記パターンメモリ手段は、前記パターンメモリ手段に書き込む前に、同一座標のマス目に既に存在する占有率データを読み戻し、読み戻したデータと、新たに書き込むデータとの和を書き込む累積書き込み方式を行う累積書き込み手段を有する。 Before the pattern memory means writes to the pattern memory means, the occupancy data that already exists in the square of the same coordinate is read back, and a cumulative writing method for writing the sum of the read back data and the newly written data is used. It has cumulative writing means to perform.
前記累積書き込み手段は、加算を行った結果が所定のしきい値を越える場合には、そのしきい値を書き込む上限クランプ機能を有する。 The cumulative writing means has an upper limit clamping function for writing the threshold value when the result of addition exceeds a predetermined threshold value.
前記図形展開手段は多値レベルのビットパターンデータを発生する複数のパターン発生回路を有し、前記パターンメモリ手段は前記パターン発生回路とそれぞれ対をなす複数のパターンメモリを有し、前記複数のパターン発生回路に効率よく並列動作させるよう入力データを配分するデータ配分調停手段と、複数個のパターンメモリを読み出す際に、同一座標のマス目の値同土を加算して前記パターンメモリ読み出し手段に出力するパターン合成加算手段とを有する。 The graphic development means has a plurality of pattern generation circuits for generating bit pattern data of multilevel levels, and the pattern memory means has a plurality of pattern memories respectively paired with the pattern generation circuits, and the plurality of patterns Data distribution arbitration means for allocating input data so that the generation circuit operates efficiently in parallel, and when reading a plurality of pattern memories, the value of the same coordinate grid is added and output to the pattern memory reading means Pattern synthesizing and adding means.
前記パターン合成加算手段は、加算を行った結果が所定のしきい値を越える場合には、そのしきい値を前記パターンメモリ読み出し手段に出力する上限クランプ機能を有する。 The pattern composition adding means has an upper limit clamping function for outputting the threshold value to the pattern memory reading means when the result of the addition exceeds a predetermined threshold value.
上記構成において、データ展開手段で展開する量子化のマス目の寸法(展開グリッド寸法)を、設計グリッド寸法と整数倍の関係に設定する。例えば設計グリッド4×4画素を1つの展開グリッドと定義する。そして、1展開グリッドのとる値(占有率データ)を0〜16と、発生すべきビットの数に対応させる。こうすることにより、従来は展開グリッドを16ビット(4×4ビット)の2次元平面ビットパターンとして取り扱っていたものを、1展開グリッド内に存在するビットの数に相当する数値として取り扱うようにする。
In the above configuration, the size of the quantization grid developed by the data development means (development grid size) is set to an integer multiple of the design grid size. For example, a
本発明は、入力された図形形状、図形位置、図形寸法をもとに、それを適当な寸法を単位とする画素にn×n階調に濃度表現する多値階調パターン発生方法において、図形位置、図形寸法を単位画素のn分の1以上の精度で入力することによって、その図形が、注目する画素においてn×nの内のいくつ分を占有するのかを算出して濃度表現する多値階調パターン発生方法を提供する。 The present invention relates to a method for generating a multi-value gradation pattern in which a density is expressed in n × n gradation on a pixel having an appropriate dimension as a unit based on an input figure shape, figure position, and figure dimension. Multi-value that expresses the density by calculating the number of n × n occupied by the figure in the pixel of interest by inputting the position and figure dimensions with an accuracy of 1 / n or more of the unit pixel. A gradation pattern generation method is provided.
多値階調の濃度値を算出する際に、その濃度値を0.5刻みに表現する。 When calculating the density value of the multi-value gradation, the density value is expressed in increments of 0.5.
本発明は、パターンが形成された試料に適当な波長の光を照射し、受光素子により受光されたパターン像に対応する測定データを取得する画像取得手段と、前記試料にパターンを形成するときに用いられたパターン設計データを格納している記憶手段と、この記憶手段から読み出されたパターン設計データをピクセルごとに展開するデー夕展開手段と、この手段で展開されたデータにフィルタ処理を施して得たデータと前記測定パターンデータとを比較して前記試料に形成されているパターンの欠陥有無を判定する判定手段とを備えたパターン検査装置において、前記記憶手段は前記試料に遮光パターンを形成するときに用いられた遮光パターン設計データと位相シフトパターンとを形成するときに用いられた位相シフトパターン設計データとを座標定義同一に、かつ識別可能に格納している場合に、データ展開手段で遮光パターン設計データを展開したデータと位相シフトパターン設計データを展開したデータを、その出力部分で演算を加えることによって、前記遮光パターン設計データを展開して得たデータと前記位相シフトパターン設計データを展開して得たデータとを座標定義同一で出力することを可能にした。 The present invention provides an image acquisition means for irradiating a sample having a pattern with light of an appropriate wavelength and acquiring measurement data corresponding to a pattern image received by a light receiving element, and when forming a pattern on the sample. Storage means for storing the used pattern design data, data development means for developing the pattern design data read from the storage means for each pixel, and filtering the data developed by this means. In the pattern inspection apparatus comprising a determination means for comparing the obtained data and the measurement pattern data to determine the presence or absence of a defect in the pattern formed on the sample, the storage means forms a light-shielding pattern on the sample Shading pattern design data and phase shift pattern design data used when forming the phase shift pattern When the coordinate definition is stored in the same and identifiable manner, the data development means develops the light shielding pattern design data and the data obtained by developing the phase shift pattern design data at the output portion thereof. The data obtained by developing the light shielding pattern design data and the data obtained by developing the phase shift pattern design data can be output with the same coordinate definition.
前記演算手段は、データ同士の演算をクロムデータをd1、位相シフトデータをd2、係数を0<k1<1,−1<k2≦1として、k1d1+k2d2に従って行う。 The calculation means performs calculation between data according to k1d1 + k2d2 with chrome data as d1, phase shift data as d2, and coefficients as 0 <k1 <1, −1 <k2 ≦ 1.
前記データ展開手段で得た展開データに対して、位相シフトデータとして展開されたデータに所定の加工を加えることによって、位相シフトマスクのパターン観測時に生じる特有の光学特性を模擬した展開結果を得て後段の回路に送る。 With respect to the development data obtained by the data development means, by applying predetermined processing to the data developed as phase shift data, a development result simulating the specific optical characteristics generated during pattern observation of the phase shift mask is obtained. Send it to the subsequent circuit.
パターンメモリにクロムパターンを展開後に、位相シフトパターンを続いて展開する際に、パターンメモリからいったん読み出したクロムパターンデータと新たに展開した位相シフトパターンデータの演算結果をパターンメモリに新たに書き込む。 When the phase shift pattern is subsequently developed after the development of the chromium pattern in the pattern memory, the calculation result of the chromium pattern data once read from the pattern memory and the newly developed phase shift pattern data is newly written into the pattern memory.
前記データ展開手段のビットパターン発生手段およびパターンメモリは、ビット列をパターンメモリに書き込む前に、同一座標に存在するビット列を読み戻し、読み戻したビット列と、新たに書き込むビット列との和を書き込む累積書き込み方式を行う。 The bit pattern generating means and the pattern memory of the data expansion means read back the bit string existing at the same coordinate before writing the bit string to the pattern memory, and cumulative writing for writing the sum of the read back bit string and the newly written bit string Do the method.
前記データ展開手段の累積書き込み手段は、加算を行った結果が所定のしきい値を越える場合には、そのしきい値を書き込む上限クランプ機能を有する。 The cumulative writing means of the data expanding means has an upper limit clamping function for writing the threshold value when the result of addition exceeds a predetermined threshold value.
前記データ展開手段のビットパターン発生手段およびパターンメモリを複数組設け、その複数個のビットパターン発生手段に効率よく並列動作させるよう入力データを配分するデータ配分調停手段と、複数個のパターンメモリを読み出す際に、同一座標のビット列同士を加算してパターンメモリ読み出し手段に出力するビットパターン合成加算手段とを設ける。 A plurality of bit pattern generation means and pattern memories of the data development means are provided, and data distribution arbitration means for distributing input data so that the plurality of bit pattern generation means operate efficiently in parallel, and a plurality of pattern memories are read. At this time, there is provided a bit pattern synthesis / addition means for adding bit strings of the same coordinates to each other and outputting them to the pattern memory reading means.
前記ビットパターン合成加算手段は、加算を行った結果が所定のしきい値を越える場合には、そのしきい値をパターンメモリ読み出し手段に出力する上限クランプ機能を有する。 The bit pattern synthesis adding means has an upper limit clamping function for outputting the threshold value to the pattern memory reading means when the result of addition exceeds a predetermined threshold value.
上述した本発明の図形データ展開装置によると、設計パターンデータを展開する段階で、“1”,“0”ではなく、多値の階調に展開することにより、より高速にかつ精度の高い展開結果を後段の回路に送ることが可能となり、検査装置全体としての性能を高めることができる。 According to the graphic data expansion apparatus of the present invention described above, at the stage of developing the design pattern data, the development is performed at a higher speed and with higher accuracy by developing the multi-level gradation instead of “1” and “0”. The result can be sent to a subsequent circuit, and the performance of the entire inspection apparatus can be improved.
また、本発明の試料検査装置によれば、フォトマスクにパターンを形成する際に用いられたクロムパターンの設計データと位相シフ卜パターンの設計データとを用いることによってクロムパターンと位相シフトパターンの欠陥検査を同時に行うことができる。位相シフトマスクは全面が位相シフトパターンを持った構造ではなく、パターン線幅が非常に細かい部分あるいは、繰り返しパターンの多く含まれる部分に形成される。すなわち、クロムパターンのみの部分とクロムパターンと位相シフトパターンが混在している部分との領域に分かれて1枚のフォトマスクが製作されている。従つて、読み出された設計データ中に位相シフトパターンデータが存在しているか否かによって検査方法の変更が検査実行中随時可能である。また、クロムパターンのみのフォトマスクあるいは位相シフトパターンのみのフォトマスクでも独立に検査が可能である。さらに位相シフトの構造にあった必要な検査アルゴリズムを選択することも可能であり、様々な検査の要求に合わせたより実用度の高い試料検査装置を最小限度の回路の追加で実現できる。 Further, according to the sample inspection apparatus of the present invention, the defect of the chrome pattern and the phase shift pattern is obtained by using the design data of the chrome pattern and the design data of the phase shift pattern used when forming the pattern on the photomask. Inspection can be performed simultaneously. The phase shift mask does not have a structure having a phase shift pattern on the entire surface, and is formed in a portion where the pattern line width is very fine or a portion where many repetitive patterns are included. That is, one photomask is manufactured by dividing into regions of only a chrome pattern portion and a portion where a chrome pattern and a phase shift pattern are mixed. Therefore, it is possible to change the inspection method at any time during the execution of the inspection depending on whether or not the phase shift pattern data is present in the read design data. In addition, independent inspection is possible even with a photomask having only a chrome pattern or a photomask having only a phase shift pattern. Furthermore, it is possible to select a necessary inspection algorithm suitable for the phase shift structure, and a more practical sample inspection apparatus that meets various inspection requirements can be realized by adding a minimum number of circuits.
設計パターンデータを展開する段階で、“1”,“0”ではなく、多値の階調に展開することにより、より高速にかつ精度の高い展開結果を後段の回路に送ることが可能となる。 At the stage of developing the design pattern data, it is possible to send the development result with higher speed and higher accuracy to the subsequent circuit by developing the multi-value gradation instead of “1” and “0”. .
クロムパターン設計データと位相シフトパターン設計データの両方のパターンの欠陥検出を同時に実行できる。また、記憶手段に格納されている位相シフトパターンの設計データには、識別可能な情報、すなわち位相シフトパターンの有無、位相シフトパターンの構造や種類等を示す情報が付与されているので、この情報をもとに検査方法やアルゴリズム等の変更が検査実行中において随時実行可能となる。 It is possible to simultaneously detect defects in both the chrome pattern design data and the phase shift pattern design data. The design data of the phase shift pattern stored in the storage means is provided with identifiable information, that is, information indicating the presence / absence of the phase shift pattern, the structure and type of the phase shift pattern, etc. Based on the above, the inspection method and algorithm can be changed at any time during the execution of the inspection.
本発明の一実施の形態である図形データ展開装置のについて説明する。 A graphic data development apparatus according to an embodiment of the present invention will be described.
この実施の形態によると、入力される図形データは、適当な階層構造で記述された最下層データに当たり、通常は、装置を制御する計算機のハードディスクなどに格納されており、装置の動作に応じて、本図形データ展開装置の処理装置により読み込まれる。 According to this embodiment, the input graphic data corresponds to the lowest layer data described in an appropriate hierarchical structure, and is usually stored in a hard disk or the like of a computer that controls the device, depending on the operation of the device. And read by the processing device of the graphic data expansion device.
即ち、本発明の図形データ展開装置で取り扱う図形の種類としては、図1に示すような、X軸方向、Y軸方向、及び斜め45度の線分よりなる図形を考える。尚、45度以外の斜線を含むような図形が存在する場合には、そのような図形を適当なアルゴリズムによって、前もって上述の図形に分割しておけばよい。 That is, as a type of graphic handled by the graphic data expansion apparatus of the present invention, a graphic composed of X-axis direction, Y-axis direction, and a diagonal 45 degree line segment as shown in FIG. 1 is considered. If there is a figure including a diagonal line other than 45 degrees, such a figure may be divided into the above-mentioned figures in advance by an appropriate algorithm.
図1において、図形ごとに付与した数は、図形コードを示すものとする。また、各図形の原点は、左下、すなわちX,Y両座標について、当該図形が存在するもっとも小さい値をもって原点としている。例えば、図形コード3の三角形の場合、位置21がここでいう原点である。
In FIG. 1, the number assigned to each figure indicates a figure code. In addition, the origin of each figure is set to the lower left, that is, the smallest value at which the figure exists for both the X and Y coordinates. For example, in the case of the triangle of the
本発明のプリプロセッサが読み込む図形データのフォーマットは、図2に示されている。この図からわかるように、図形データとして図形の種類、図形原点の位置、縦横の長さが与えられる。 The format of graphic data read by the preprocessor of the present invention is shown in FIG. As can be seen from this figure, the type of figure, the position of the figure origin, and the length and width are given as figure data.
第1の実施形態では、1つのマス目の占有率を0/16,1/16,2/16,…,15/16,16/16の17通り、すなわち0,1,…,15,16の17階調で表現することとする。ここでは、展開グリッド寸法は設計グリッド寸法の4倍とする。当然、さらに多階調にすることも可能であるし、より少ない階調に展開する場合にも同様の手順で実現できる。 In the first embodiment, the occupancy ratio of one square is 17 ways of 0/16, 1/16, 2/16,..., 15/16, 16/16, that is, 0, 1,. This is expressed by 17 gradations. Here, the development grid size is four times the design grid size. Of course, it is possible to increase the number of gradations, and the same procedure can be used when developing to a smaller number of gradations.
展開グリッド寸法は、設計グリッド寸法の4倍に設定したため、読み込んだ図形の原点、辺の長さは、展開グリッド寸法の4分の1単位で正確に記述されている。例えば、展開グリッド寸法(1マスの寸法)が0.2μm刻み、設計グリッド寸法はその4分の1の0.05μmであるとする。この時、図形の種類が、図1の図形コード5の縦型の平行四辺形であり、図形原点(x,y)、図形長l1 ,l2 (それぞれ、図形がX軸方向にまたがる長さ、Y軸方向にまたがる長さで定義するとする)とし、x=0.7μm,y=0.15μm,l1 =0.55μm,l2 =1.15μmであったとする。その時、展開グリッド寸法で考えると、図形原点(X、Y)、図形長L1 ,L2 (それぞれ、x,y,l1 ,l2 を0.2μmで除算する)は、以下のようなる。
即ち、この図形は図3のような図形である。展開結果は、図4のようになる。要するに、図形が各展開グリッドを占有している率が、展開結果に反映される。 That is, this figure is a figure as shown in FIG. The development result is as shown in FIG. In short, the rate at which the figure occupies each development grid is reflected in the development result.
以下に、具体的な多値デーダ発生方式について述べる。1つの展開グリッドの値を17値の階調にするに当たって、ある図形を描いたときに、各展開グリッドを占有することが期待される値がいくらかを計算して、その結果をその展開グリッドの値としたいとする。このとき、多値化するに当たっては、まず、図形の各頂点が、展開グリッド内においてどの位置にあるのかを展開グリッドの4分の1の精度で求める。これは、四角形:図形原点(X,Y)、横の長さL1 、縦の長さL2 および三角形:図形原点(X,Y)、横の長さL1 が、その展開グリッド寸法の4分の1の精度でわかれば、求めることができる。設計グリッド寸法は、展開グリッド寸法の4分の1の精度であるとしているので、図形の各頂点の算出は可能である。基本的に、四角形の場合はX,Y,L1,L2、三角形の場合はX,Y,L1が決まれば、図形の各頂点の展開グリッドにおける位置が求まり、図形周囲の展開グリッドの値がいくつになるかは、一意に決定される。当然図形外周に当たらない内部のマス目の値は16である。本発明の図形データ展開装置で用いる多値データ発生回路は、このような特性を利用したアルゴリズムで実現される。 A specific multi-value data generation method will be described below. When setting the value of one development grid to the gradation of 17 values, when drawing a certain figure, the value expected to occupy each development grid is calculated, and the result is calculated for the development grid. Suppose you want a value. At this time, in the case of multi-value conversion, first, the position of each vertex of the figure in the development grid is obtained with an accuracy of one-fourth of the development grid. This is because quadrilateral: figure origin (X, Y), horizontal length L1, vertical length L2, and triangle: figure origin (X, Y), horizontal length L1 is a quarter of the expanded grid size. If it is known with an accuracy of 1, it can be obtained. Since the design grid dimension has an accuracy of one quarter of the developed grid dimension, each vertex of the figure can be calculated. Basically, if X, Y, L1, and L2 are determined for a rectangle, and X, Y, and L1 are determined for a triangle, the position of each vertex of the figure in the development grid is obtained, and the values of the development grid around the figure are determined. Is determined uniquely. Naturally, the value of the inner cell that does not hit the outer periphery of the figure is 16. The multi-value data generation circuit used in the graphic data development apparatus of the present invention is realized by an algorithm using such characteristics.
例えば図5のようになるように、図形コードが1の三角形で、図形原点(X,Y)、図形長L1 が、それぞれ展開グリッド寸法で次のように与えられたとする。
このときの展開結果は図6のようになるが、この場合、図形の原点は、それが存在する展開クリッドの中において(2/4,1/4)という座標にある。図形種類とこの情報だけで、この図形原点が存在する展開グリット(1,1)の値は“2”であることが一意に決定される(16マスのうち2マス分を占有している)。また、その1つ右の隣接展開グリッド(2,1)の値が“12”で、右上(2,2)が、“5”となることも一意に決まる。また、図形の右端での数値は、図形原点の展開グリッドにおける位置及び図形長が、展開グリッド寸法の4分の1の精度で分かるので、やはり−意に決定される。 The expansion result at this time is as shown in FIG. 6. In this case, the origin of the figure is at the coordinates (2/4, 1/4) in the expansion clad where it exists. Only with the figure type and this information, the value of the expanded grid (1, 1) where this figure origin exists is uniquely determined to be “2” (occupies 2 squares out of 16 squares). . Also, it is uniquely determined that the value of the adjacent development grid (2, 1) on the right side is “12” and the upper right (2, 2) is “5”. Also, the numerical value at the right end of the figure is determined arbitrarily because the position of the figure origin in the development grid and the figure length can be known with an accuracy of a quarter of the development grid size.
上述のように、例えば図5の形状の三角形では、図形原点(X,Y)、図形長L1 が1展開グリッドの中においてどの位置に存在するかというと、X,Y,L1のそれぞれについて、展開グリッド寸法以下である(0/4,1/4,2/4,3/4)の4通りの可能性があるので、43=64通りのパターンしかない。同様に四角形においては44=256通りの処理がある。実際には、以下に示すように、1展開グリッドに満たない図形の処理等もあるので、より複雑である。 As described above, for example, in the triangle having the shape shown in FIG. 5, the position where the graphic origin (X, Y) and the graphic length L1 exist in one development grid is as follows. Since there are four possibilities (0/4, 1/4, 2/4, 3/4) which are smaller than the developed grid size, there are only 43 = 64 patterns. Similarly, there are 44 = 256 ways of processing in a square. Actually, as shown below, since there is processing of a figure less than one development grid, it is more complicated.
即ち、図形が小さい場合、例えば、先述の例題のように、図形コードが1の三角形で、図形原点(X,Y)、図形長L1 が、それぞれ以下のような展開グリッド寸法で、図形データが与えられた場合には、図7のようになる。
この場合には、前述の図5の時とは違い、図形原点が存在する図形左下の展開グリッド(1,1)の値が、“2”というところまではよいが、その隣(2,1)が、“12”で、その上(2,2)が、“5”であるという論理が成り立たなくなる。これは、本来展開グリッドにおいて、図形の存在する左から2列目の展開グリッド群の値は、図形原点の存在する展開グリッドにおいて、図形原点がその展開グリッド内のどこに存在するかということにのみ依存するはずであるが、図形が小さいために、同時に右端の線分の影響も受けて値が決まるために起こる。従って、このように小さい図形は、別に処理しなければならないわけである。 In this case, unlike the case of FIG. 5 described above, the value of the development grid (1, 1) at the lower left of the figure where the figure origin exists is good up to a value of “2”, but next to it (2, 1 ) Is “12”, and the logic (2, 2) is “5”. This is because the value of the expansion grid group in the second column from the left where the figure exists originally is only the location in the expansion grid where the figure origin exists in the development grid where the figure origin exists. It should depend, but because the figure is small, the value is determined by the influence of the rightmost line segment at the same time. Therefore, such a small figure must be processed separately.
また、本発明の多値化方式では、図8の図形のように、ある展開グリッド内を斜めに切る図形があった場合にも、展開グリッド座標(3,2),(4、3)(図8で位置22,23に示す展開グリッド)の値を理論値“8”として発生することができる。この展開グリッドには、図形が完全に占有しているマス目が6つあり、斜めに切っているため半分占有しているマス目が4つある。従つて、理論値は6+4*0.5=8となる。しかし、従来のように“1”,“0”の展開を行うとすれば、“0.5”という記述はできないので、この展開グリッドに関しては、以下のようになる。 Further, in the multi-value quantization method of the present invention, even when there is a figure that is obliquely cut in a certain development grid, such as the figure in FIG. 8, the development grid coordinates (3, 2), (4, 3) ( 8 can be generated as a theoretical value “8”. In this development grid, there are six squares that are completely occupied by the figure, and there are four squares that are half occupied because they are cut diagonally. Therefore, the theoretical value is 6 + 4 * 0.5 = 8. However, if the expansion of “1” and “0” is performed as in the prior art, the description of “0.5” cannot be made, so this expansion grid is as follows.
0.5を切り上げた場合:6+4*1=10
0.5を切り捨てた場合:6+4*0=6
どちらにしても理論値“8”からずれた値が発生してしまっていたわけである。つまり、従来の“1”,“0”展開では、回避できなかった問題が本多値化方式では解決できる。
When 0.5 is rounded up: 6 + 4 * 1 = 10
When 0.5 is rounded down: 6 + 4 * 0 = 6
In either case, a value deviating from the theoretical value “8” has occurred. That is, the conventional multilevel method can solve a problem that cannot be avoided by the conventional “1” and “0” expansion.
尚、特開平1−305344号で示されているように、展開グリッドを斜め線を含むように二等辺三角形で設定すれば、この問題を解決することはできるが、処理速度を考えると現実的ではない。 As shown in JP-A-1-305344, this problem can be solved if the development grid is set as an isosceles triangle so as to include an oblique line, but it is realistic considering the processing speed. is not.
次に、第2の実施形態を説明する。この実施形態では、図1のような図形を処理するに当たり、まず図10のような基本図形を用意し、それ以外の図形はその基本図形に分割してから処理することとする。実際の図形展開処理は、Y軸方向(縦方向)にm展開グリッドを1ワードとしてnワード分の処理を行うような一括処理をしながらX軸方向(横方向)に描いていくこととするため、便宜上、ここでは基本図形を図10に示すように選んでいる(m,nは適当な整数)。この基本図形の処理シーケンスを用意することにより、すべての図形を展開処理することができる。例えば、図11のような平行四辺形の場合、この平行四辺形を図12のように直角二等辺三角形、長方形、直角二等辺三角形に分割して処理する。また、Y軸に関して対称な図形は、展開していく方向をX軸に関して、逆方向にすればよい。もちろん、考えられるすべての図形に対して、処理シーケンスを別々に用意しても実現可能であることはいうまでもないが、このように基本図形というものを用意した方が、ハード装置の効率がよい。 Next, a second embodiment will be described. In this embodiment, when processing a graphic as shown in FIG. 1, first, a basic graphic as shown in FIG. 10 is prepared, and the other graphic is processed after being divided into the basic graphic. The actual figure development process is to draw in the X-axis direction (horizontal direction) while performing batch processing such as processing for n words with the m development grid as one word in the Y-axis direction (vertical direction). Therefore, for convenience, the basic figure is selected as shown in FIG. 10 (m and n are appropriate integers). By preparing this basic figure processing sequence, all figures can be developed. For example, in the case of a parallelogram as shown in FIG. 11, the parallelogram is divided into a right isosceles triangle, a rectangle, and a right isosceles triangle as shown in FIG. Further, a figure that is symmetric with respect to the Y axis may be developed in the opposite direction with respect to the X axis. Of course, it is possible to realize it by preparing the processing sequence separately for all possible figures, but it is more efficient to prepare the basic figure in this way. Good.
上述した本発明の図形処理は、限られたパターンをROM等に予め書き込んでおく、テーブル参照方式により実現される。このテーブル参照方式を実現するハード構成が図9に示されている。 The graphic processing of the present invention described above is realized by a table reference method in which a limited pattern is previously written in a ROM or the like. A hardware configuration for realizing this table reference method is shown in FIG.
即ち、図9に示す図形データ展開回路によると、図形コード、図形原点X,Yおよび図形長L1,L2が複合図形分割部110に入力される。この複合図形分割部110は、入力された図形コードに対応する図形を基本図形に分割する。複合図形分割部110を介した図形原点X,Yおよび図形長L1,L2は初期パラメータ計算部111およびパラメータアドレス制御部112に入力される。パラメータアドレス制御部112は図形原点X,Yおよび図形長L1,L2と共に図形コードを受けることにより、図形のパラメータアドレスを行う。
That is, according to the graphic data expansion circuit shown in FIG. 9, the graphic code, the graphic origin X, Y, and the graphic length L1, L2 are input to the composite
図形処理シーケンサ113は複合図形分割部110からの図形コードと初期パラメータ計算部111の初期パラメータを受けて図形処理シーケンスを実行する。ROM114には所定のパターンが予め書き込まれ、初期パラメータ計算部111およびパラメータアドレス制御部112からの信号によりアドレス指定され、所望のパターンが読み出され、パターンメモリ115に記憶される。
The
上述のようにして発生した図形の多値データは、パターンメモリに書き込まれ、必要に応じて、読み出される。 The multi-value data of the graphic generated as described above is written into the pattern memory and read out as necessary.
次の第3の実施形態では、第1及び第2の実施形態で発生したパターンをメモリに書き込むことについて説明する。 In the next third embodiment, writing of a pattern generated in the first and second embodiments into a memory will be described.
本発明の図形処理においては、多値のデー夕を発生させているので、パターンは、同一の展開グリッドに複数のパターンが存在する場合もあるので、図13のように、書き込んであるデータを一度読み出して、それと新たに発生したデータを加算器116において加算して、再び、パターンメモリ115に書き込む必要がある。
In the graphic processing of the present invention, since multi-valued data is generated, there may be a plurality of patterns in the same expanded grid. Therefore, as shown in FIG. It is necessary to read the data once, add the newly generated data in the adder 116, and write it again in the
ここまでは、多値化する際に、0から16の17階調でのみ考えてきたが、これでは、例えば、8つの三角形が組み合わさってできた、正方形(図14)などの場合に、その中心部の座標が、その展開グリッドにおいて、どの位置に存在するかによって、中心展開グリッド(図14では(4,3))の値は、16から20の値をとり得る。図14の場合には、“20”になる。この問題は、16以上の値は、すべて16として扱えば問題はないが、同様の例題で、できあがった正方形の4隅において、その展開グリッドにおける位置によっては、本来期待される値より、1大きくなってしまう。図14の図形の展開グリッド座標(2,0)では、本来“3”となるべきとこるが、丸数字1の図形で“3”、丸数字2の図形で“1”が発生して、2つの図形の合計として表すと“4”になってしまうことが分かる。これは、本当は、0.5という値をとるベきところを四捨五入して、1としたためこの状況が、2つ以上の図形で重なると、こういう現象が起きるわけである。この本来期待される値よりも大きくなってしまう現象を回避するためには、内部精度を上げて、内部的に、0.5を取り扱えるようにすれば良い。そのようにすれば、図14の(2,0)の展開グリッドにおいても丸数字1の図形で“2.5”、丸数字2の図形で“0.5”が発生して、合計“3”という理論値が得ることができる。
Up to this point, we have considered only 17 gradations from 0 to 16 when multi-valued. In this case, for example, in the case of a square (FIG. 14) formed by combining eight triangles, The value of the center development grid ((4, 3 in FIG. 14)) can take a value from 16 to 20, depending on where the coordinates of the center portion are present in the development grid. In the case of FIG. 14, it is “20”. This problem is not a problem if all the values of 16 or more are treated as 16. However, in the same example, at the four corners of the completed square, depending on the position in the development grid, the value is one larger than originally expected. turn into. In the expanded grid coordinates (2, 0) of the figure in FIG. 14, it should be “3” originally, but “3” is generated in the figure of the
第4の実施形態では、第1及び2の実施形態で発生し、パターンメモリ115に書き込まれたパターンデータを読み出すことについて説明する。
In the fourth embodiment, reading of pattern data generated in the first and second embodiments and written in the
パターンは、パターンメモリ115に書き込まれ、読み出された後、また次のデータを書き込まれるというように使い回される。そこで、パターンを読み出した後は、パターンメモリ115をクリアしなければならない。そのため、パターンを読み出した後は、そこにパターンが存在しないことを示すヌルデー夕が書き込まれる。
The pattern is reused so that the next data is written after the pattern is written to and read from the
第5の実施形態では、図形が重なっていた場合についての処理を説明する。展開グリッドの値が上限値を越える場合には、図15のように、この上限値を越えた分については振幅を制限する回路、即ちリミッタ回路117が付随され、これにより図形の重なりによる問題を解決している。 In the fifth embodiment, processing for a case in which graphics overlap will be described. When the value of the development grid exceeds the upper limit value, as shown in FIG. 15, a circuit for limiting the amplitude for the portion exceeding the upper limit value, that is, a limiter circuit 117 is attached. It has been solved.
第6の実施形態では、パターンの発生速度を上げるために、図16のようにパターン発生回路118及びパターンメモリ115を複数組み用意し、それらを並列動作させる。この場合には、階層構造展開回路119で、図形ごとのデータにまで展開したものを複数のパターン発生回路118に効率よく並列動作させるように入力データを配分させるデータ配分調停回路120が設けられる。なお、パターンメモリ115に記憶されたデータはパターン読出し回路121によって読み出される。
In the sixth embodiment, in order to increase the pattern generation speed, a plurality of sets of
第7の実施形態では、パターン発生回路118を複数系統用意した場合のパターンの読み出しについて説明する。パターンを読み出す際には、同一座標のパターンデータ同士を加算して、読み出すことになるが、その時に前述のように一定のしきい値を越えた場合には、加算回路122の後段に図17のようにしきい値を越えた分について振幅を制限するリミッタ回路117が設けられる。これによって、第5の実施形態と同様の図形の重なりによる問題が解決できる。
In the seventh embodiment, pattern reading when a plurality of
上述した実施例によると、設計パターンデータを展開する段階で、“1”,“0”ではなく、多値の階調に展開することにより、より高速にかつ精度の高い展開結果を後段の回路に送ることが可能となり、検査装置全体としての性能を高めることができる。 According to the above-described embodiment, at the stage of developing the design pattern data, the development result is developed at a higher speed and with higher accuracy by developing the multi-level gradation instead of “1” and “0”. Therefore, the performance of the entire inspection apparatus can be improved.
次に、第8の実施形態として、上述した実施例において多値を発生させる方法について説明する。 Next, as an eighth embodiment, a method for generating multiple values in the above-described example will be described.
例えば、図18のように、図形コードが2の三角形で、図形原点(X,Y)、図形長Ll(=L2)が、それぞれ展開グリッド寸法で次のように与えられたとする。 For example, as shown in FIG. 18, it is assumed that the figure code is a triangle of 2, the figure origin (X, Y), and the figure length L1 (= L2) are given as follows in terms of the developed grid dimensions.
X=1.50,Y=1.25,L1=3.75
この場合、展開結果は図19に示すようになるが、図形の原点は、それが存在する展開グリッドの中において(2/4,1/4)という座標にある。図形種類とこの情報だけで、この図形原点が存在する展開グリッド(1,l)の値は“6”であることが一意に決定される(16マスのうち6マス分を占有している)。また、その1つ上の隣接展開グリッド(1,2)の値が“8”で、右(2,1)が、“12”となることも一意に決まる。また、図形の右端での数値は、図形原点の展開グリッドにおける位置及び図形長が、展開グリッド寸法の4分の1の精度で分かるので、やはり一意に決定される。つまり、展開グリッド単位で考えて、図形原点,図形寸法の値の小数点以下の数値のみにより、その図形を形成する線分上のグリッドの値が決まる。しかし、実際には、1展開グリッドに満たない図形の処理等もあるので、より複雑である。
X = 1.50, Y = 1.25, L1 = 3.75
In this case, the development result is as shown in FIG. 19, but the origin of the figure is at coordinates (2/4, 1/4) in the development grid in which the figure exists. Only with the figure type and this information, the value of the expanded grid (1, l) where this figure origin exists is uniquely determined to be “6” (occupies 6 squares out of 16 squares). . Also, it is uniquely determined that the value of the adjacent expanded grid (1, 2) on that one is “8” and the right (2, 1) is “12”. Also, the numerical value at the right end of the figure is uniquely determined because the position of the figure origin in the development grid and the figure length can be known with an accuracy of a quarter of the development grid size. In other words, considering the development grid unit, the value of the grid on the line segment forming the graphic is determined only by the numerical value after the decimal point of the graphic origin and the graphic dimension value. However, in reality, there are processes for graphics that are less than one development grid, and the process is more complicated.
即ち、図形が小さい場合には、例えば、先の実施形態のように、図形コードが2の三角形であり、図形原点(X,Y)および図形長L1が、それぞれ展開グリッド寸法で次のように与えられると、結果は図20のようになる。 That is, when the figure is small, for example, as in the previous embodiment, the figure code is a triangle of 2, and the figure origin (X, Y) and figure length L1 are as follows in terms of the development grid dimensions. If given, the result is as shown in FIG.
X=1.50,Y=1.25,L1=1.25
この場合には、図19とは違い、図形原点が存在する図形左下の展開グリッド(1,1)の値が、161というところまではよいが、その上(1,2)が、“8”で、その右(1,2)が、“12”であるという論理が成り立たない。従って、このように小さい図形は、別に処理しなければならないわけである。
X = 1.50, Y = 1.25, L1 = 1.25
In this case, unlike FIG. 19, the value of the development grid (1, 1) at the lower left of the figure where the figure origin exists is good up to 161, but the upper (1, 2) is “8”. Therefore, the logic that the right (1, 2) is “12” does not hold. Therefore, such a small figure must be processed separately.
ここまでは、多値化する際に、0から16の17階調でのみを考察してきたが、これでは、例えば、8つの三角形が組み合わさってできた、正方形(図14)などの揚合に、その中心部の座標が、その展開グリッドにおいて、どの位置に存在するかによって、中心展開グリッド(図14では(4,3))の値は、16から20の値をとりうる。図14の場合には、“20”になる。この問題は、16以上の値は、すべて16として扱えば問題はないが、同様の例題で、できあがった正方形の4隅において、その展開グリッドにおける位置によっては、本来期待される値より、1つ大きくなってしまう。図14の図形の展開グリッド座標(2,0)では、本来“3”となるべきところが、丸数字1の図形で“3”、丸数字2の図形で“1”が発生して、2つの図形の合計として表すと“4”になってしまうことが分かる。これは、本当は、0.5という値をとるベきところを四捨五入して、1としたためこの状況が、2つ以上の図形で重なると、こういう現象が起きるわけである。この本来期待される値よりも大きくなってしまう現象を回避するためには、内部精度を上げて、内部的に、0.5を取り扱えるようにすれば良い。そのようにすれば、図14の(2,0)の展開グリッドにおいても丸数字1の図形で“2.5”、丸数字2の図形で“0.5”が発生して、合計“3”という理論値が得ることができる。
Up to this point, we have considered only 17 gradations from 0 to 16 when multi-valued. However, in this case, for example, a square (Fig. 14) formed by combining eight triangles is used. In addition, the value of the center expansion grid ((4, 3 in FIG. 14)) can take a value of 16 to 20, depending on where the coordinates of the center portion exist in the development grid. In the case of FIG. 14, it is “20”. This problem is not a problem if all the values of 16 or more are treated as 16. However, in the same example, one of the four corners of the completed square is one more than the originally expected value depending on the position in the expanded grid. It gets bigger. In the developed grid coordinates (2, 0) of the figure in FIG. 14, where “3” should be originally generated, “3” occurs in the figure of the circled
次に、第9の実施形態として、パターンを形成するときに用いられたパターン設計データと実際に測定された測定データとを比較してパターン欠陥を検出する試料検査装置を説明する。 Next, as a ninth embodiment, a sample inspection apparatus that detects pattern defects by comparing pattern design data used when forming a pattern with measurement data actually measured will be described.
図21に示される試料検査装置では、顕微鏡等を用いてフォトマスク201に形成されているパターンが拡大され、この拡大パターンが図22に示すように細長い短冊状に分割され、この分割部分が、例えばテーブル202が動かされることによって連続的に走査され、この走査によって得られるデータによって検査される。
In the sample inspection apparatus shown in FIG. 21, the pattern formed on the
具体的には、XYθテーブル202上にフォトマスク201が載置され、適切な光源203によってフォトマスク1に形成されているパターンが照射される。フォトマスク201を透過した光は拡大光学系204を介して、フォトダイオードアレイ205に入射する。従って、フォトダイオードアレイ205上にパターンの光学像が結像される。フォトダイオードアレイ205上に結像されたパターンの像は、フォトダイオードアレイ5によって光電変換され、さらにセンサ回路206によってA/D変換される。このセンサ回路206から出力された測定パターンデータは、位置回路7から出力されたXYθテーブル2上におけるフォトマスク201の位置を示すデータとともに比較回路208に送られる。
Specifically, the
一方、磁気ディスク209には、後述するようにフォトマスク201へのパターン形成時に用いたパターン設計データが格納されており、この磁気ディスク209から制御計算機210を通してデータ展開回路211に読み出される。この場合、展開回路211は、後述する手法に従ってデータを展開し、このデータを比較回路208に送る。比較回路208は、送られてきた図形のデータに適切なフィルタ処理を施して多値化データにする。これはセンサ回路206から得られた測定パターンデータは、拡大光学系204の解像特性やフォトダイオードアレイ205のアパーチャ効果等によってフィルタが作用した状態にあるため、設計側のデータにもフィルタ処理を施して、測定パターンデータに合わせるためである。比較回路208は、測定パターンデータと適切なフィルタ処理の施された設計データとを適切なアルゴリズムに従って比較し、一致しない場合には、欠陥有りと判定している。
On the other hand, the
上記のような試料検査装置において、集積度の高いLSIの出現に伴って光転写装置の解像度をさらに向上させるために、フォトマスクに光の干渉を利用する位相シフトパターンが設けられる。すなわち、フォトマスク201に形成されるパターンは、図23に示すように周辺パターン221と回路パターン222とに分けられる。回路パターン222は、さらにロジックコントローラ部223とメモリ部224とに分けられる。メモリ部224には、特に微細パターンの形成が要求され、この部分に位相シフトパターンを形成することが必要となっている。通常のフォトマスクは、ガラス基板の表面に遮光機能のあるクロム層を所定のパターン(以後クロムパターンと呼ぶ)に設けたものとなつている。位相シフトパターンは、通常、SiO2などの遮光性材料で形成される。位相シフトの構造には種々の方式が考えられており、図24(a)に示すレベソン方式、図24(b)に示す補助パターン方式、図24(c)に示すエッジ強調方式、図24(d)に示すクロムレス方式、図24(e)に示すハーフトーン方式などがある。尚、これらの図において225はガラス基板を示し、226はクロムパターンを示し、227は位相シフトパターンを示している。このようにクロムパターンと位相シフトパターンとを混在したフォトマスクのような試料について、両方のパターンの欠陥を同時に検出できるように本発明の実施例においては、磁気ディスク209に格納されるパターンデータおよびデータ展開回路211に改良がなされている。
In the sample inspection apparatus as described above, a phase shift pattern using light interference is provided on the photomask in order to further improve the resolution of the optical transfer apparatus with the advent of highly integrated LSI. That is, the pattern formed on the
すなわち、磁気ディスク209には、フォトマスク201に図24に示したようにクロムパターン226および位相シフ卜パターン227を形成するときに用いたパターン設計データが、座標定義同一に格納されている。このパターン設計データは、図25に示すように図形原点、図形の辺の長さなどのほか、位相シフトパターン227を表す図形デー夕には、位相シフトパターンの有無や種類などを定義する識別データおよび展開回路211の動作モードを指定する属性データ等が付与されている。この情報によって、クロムパターン226だけの揚合、位相シフトパターン227だけの場合、両者が混在してじる場合の検査アルゴリズム、各種検査に必要な設定値の変更を自動的に行なわせる。この変更の方法は、データ展開回路211自身が上記属性データを読み取って自動で行うことや、このデータ展開回路211を制御する制御計算機、あるいは上記磁気ディスク209を装備している計算機が読み取ってデータ展開回路211にコマンドとして設定するなどの方式が可能である。
That is, the
磁気デイスク209からデータ展開回路211へのデータ転送は、ストライプと呼ぶ短冊状ごと、あるいは、セルと呼ぶ適切な領域ごとに行われる。データ展開回路211は、転送されたデータをデータの階層構造に従って展開し、後述するパターンメモリに格納し、検査の進行に伴ってパターンメモリから読み出して後続回路に出力する。
Data transfer from the
一般的に、本発明が対象とする、この種の半導体の設計データは、くり返しパターンや共通に配置するパターンを効率良く記述するために適当な階層構造を採用することが多い。この場合、クロムパターンのデータと位相シフトパターンのデータの混在の仕方には、様々な形態が考えられる。一つの例は、磁気ディスク209に格納されている段階から、完全に別ファイルとして取り扱われる場合が容易に考えられる。
In general, design data of this type of semiconductor, which is the subject of the present invention, often employs an appropriate hierarchical structure in order to efficiently describe repeated patterns and commonly arranged patterns. In this case, various forms can be considered as a method of mixing the chrome pattern data and the phase shift pattern data. In one example, it can be easily considered that the file is completely handled as a separate file from the stage stored in the
本発明においては、試料検査装置の検査方式について種々の方式を説明する。まず、第1の方式では、図26に示すように、クロムパターン用のデータ展開回路241と位相シフトパターン用のデータ展開回路242が設けられ、計算機がファイルを取り扱う際に上述の識別を行い、それぞれの回路に転送し処理を行う。
In the present invention, various methods will be described for the inspection method of the sample inspection apparatus. First, in the first method, as shown in FIG. 26, a
即ち、図26において、クロムパターン用データ展開回路241に対応するデータメモリ270は、計算機210からの転送データを一時的に格納するためのバッファとして機能する。階層展開回路271はデータメモリ270からデータを読み取り、データの階層構造を展開し、多値レベルのビットパターンを発生するビットパターン発生回路272に出力する。ビットパターン発生回路272が発生した、多値のビットパターンデータはパターンメモリ254に格納される。パターンメモリ254はリングバッファ構造になっており、パターン読み出し回路255の読み出しに応じて順次展開を進めるように構成されている。バッファのサイズは、展開パターンの図形密度による展開速度の変動を吸収する程度の一定のパターン範囲を保持する程度確保すれば良い。
That is, in FIG. 26, the
位相シフトパターン用データ展開回路242は、多値レベルのビットパターンを発生するビットパターン発生回路273が、クロムパターン用データ展開回路241と異なる振幅特性を持たせている点に特徴がある。すなわち、クロム図形は0〜100、ハーフトーン膜は70などとする。
The phase shift pattern
さらに具体的には、クロムパターン用データ展開回路241では、図27に示すようなクロム膜226にガラス基板部分225が露出している部分が記述されたデータの展開処理を行い、ガラスパターン部分は“100”という値になり、クロムパターン部分は“0”という値がパターンメモリ254に展開される。また、位相シフトパターン用データ展開回路242は、図27のクロム膜226に位相シフトパターン膜部分227が記述されたデータの展開処理を行い、ハーフトーン膜がある部分は“−30”、そしてガラスパターン部分は“0”という値がパターンメモリ254に展開される。そしてどちらの展開回路のビットパターン発生回路272,273とも、パターンエッジの量子化誤差を抑えるために、パターンエッジやパターンコーナの位置に応じた適切な中間階調の値を発生させる機能を持っている。
More specifically, the chrome pattern
パターン読み出し回路255は、クロムパターン用のパターンメモリ254と位相シフトパターン用パターンメモリを、座標が同期するよう読み出し、その際に演算回路257で次の演算を行わせている。ここでは、堀込み型ク位相シフトデータを取り扱う場合を図28を参照して説明する。
The
この堀込み型の揚合、クロムの上にシフタを張り付けた後、クロムもシフタも乗っていないガラス部分を削った後、シフタをはがすことによって処理が終了している。 After this excavation type lifting, pasting a shifter on the chrome, scraping the glass part on which neither the chrome nor the shifter is mounted, and then removing the shifter, the processing is completed.
図28において、元のガラス部分とガラスを彫り込んだ部分は、どちらもガラスであることにかわりはない。従って、このフォトマスクに光を当てた場合、位相が変わるだけで、その透過光量は、元のガラス部分とガラスを彫り込んだ部分とで、基本的には、同じになるはずであると考えられていた。しかし、本来の露光波長と異なる波長の光で検査した場合、パターンの間隔が非常に狭い場合には、その限りではなく、ガラスを彫り込んだ部分の方が、若干その振幅が小さくなることが分かった。そこで、そのような、位相シフトデータに対応するため、次のような処理を施す。すなわち、演算回路257ではクロムパターンデータから位相シフトパターンデータを減じる処理を施す。この際に、適当な振幅結果となるようにクロムデータをd1 、位相シフトデータをd2 、適当な係数:k1 ,k2 とした場合に
k1d1 − k2d2 (2)
なる演算を行う。また、結果がマイナスの値になる場合には零にクランプする機能も用意されている。従つて、上述の演算によって、所望の特性を得ることができるわけである。
In FIG. 28, the original glass portion and the portion engraved with glass are both glass. Therefore, when light is applied to this photomask, it is thought that the amount of transmitted light should basically be the same between the original glass part and the part in which the glass is engraved. It was. However, when inspected with light of a wavelength different from the original exposure wavelength, it is not limited to this when the pattern interval is very narrow. It was. Therefore, in order to cope with such phase shift data, the following processing is performed. That is, the
k1d1-k2d2 (2)
Perform the following operation. There is also a function to clamp to zero if the result is a negative value. Therefore, desired characteristics can be obtained by the above-described calculation.
また、パターンメモリへの書き込みは以前に説明した図13に示すような構成を採ることでより実用的になる。すなわち、新たに書き込もうとする座標領域のパターンメモリのデータを一回読み出して、この読出しデータと書き込むデータとを加算してから、メモリに書き込む。これは、実際のパターンメモリは複数画素を一括して、並列に取り扱うと構成が容易になることによる。 Further, the writing to the pattern memory becomes more practical by adopting the configuration shown in FIG. 13 described above. That is, the data in the pattern memory of the coordinate area to be newly written is read once, the read data and the data to be written are added, and then written in the memory. This is because an actual pattern memory can be easily configured by handling a plurality of pixels in parallel.
ここで、もし図形が重なって記述されていたとすると図13の構成のままではガラスパターン部分は“100”という値を超過してしまう。そこで図15に示すように、それを越えた分については振幅を制限する回路を付随させることによって、図形の重なりによる問題を解決できる。 Here, if the figures are overlapped and described, the glass pattern portion exceeds the value of “100” with the configuration of FIG. Therefore, as shown in FIG. 15, the problem caused by the overlapping of figures can be solved by attaching a circuit for limiting the amplitude for the portion exceeding the limit.
ビットパターン発生回路272,273によるパターンメモリ254への書き込みは、検査装置の所定の検査速度に対して充分に高速に動作するよう設計されている。すなわち、パターン読み出し回路255は、常に後続の比較回路208からのデータ要求を待機するよう動作し、パターンメモリ254にはパターンが展開され、リングバッファがフルの状態になるよう動作する。また、このパターンメモリ254は読み出された後はデータが不要となるため、読み出しと同時にゼロクリアする機能が設けられている。
Writing to the
以上の過程で合成され読み出されたデータは、比較回路208に送られる。比較回路208は送られてきたデータに適切なフィルタ処理を施して、さらに詳細な多値データにしたうえで、センサ回路206から送られる観測データと比較判定アルゴリズムを適用して欠陥判定を行う。なお、センサ回路206と比較回路208の間でセンサ特性を補正したり、上述の設計データを処理したことに対応するオフセット処理や、クランプ処理を実施できるようにしておくことも実用性に富む構成である。
The data synthesized and read in the above process is sent to the
以上の説明では、クロムパターンのデータと位相シフトパターンのデータの混在の仕方の一例として、磁気ディスク209に格納されている段階から、完全に別ファイルとして取り扱われる場合を説明した。しかし、上述のような、くり返しや共通配置を記述するためには、階層構造の適当な階層において、クロムパターンと位相シフトパターンの混在を許容する取り扱いも合理的な方法といえる。
In the above description, as an example of how to mix the data of the chrome pattern and the data of the phase shift pattern, the case where the file is completely handled from the stage stored in the
また、本発明のデータ展開回路211では、データ記述の階層毎に入出力インターフエースを備えた概略展開、詳細展開といったパイプライン状の回路構成を基本とし、階層の段数が複雑な場合には、回路の構成段数もこれに応じた複数の段数の階層構成を採用するようにする。
The
この場合に、クロムパターンデータと位相シフトパターンデータが、第n番目の階層以下は別々に記述されて、この階層以上はクロムパターンと位相シフトパターンを一体の構造として取り扱うよう記述されていることが考えられる。 In this case, it is described that the chrome pattern data and the phase shift pattern data are separately described below the nth layer, and the chrome pattern and the phase shift pattern are described so as to be handled as an integral structure. Conceivable.
そこで本発明の第2の検査方式として、上記第n番目の階層まで混在したデータが流れて、n番目の階層で識別を行い、当該階層以下の処理を行う部分をクロムパターンデータ専用の回路と位相シフトパターンデータ専用の回路を設け、それを並列化することによって、クロムパターンデータと位相シフトパターンデータが磁気ディスク209に格納されている単一のファイル内に混在している場合にも処理することが可能とする方式を図29を参照して説明する。
Therefore, as the second inspection method of the present invention, mixed data flows up to the n-th hierarchy, the n-th hierarchy is identified, and a part for processing below the hierarchy is a circuit dedicated to chrome pattern data. By providing a circuit dedicated to phase shift pattern data and parallelizing it, processing is performed even when chrome pattern data and phase shift pattern data are mixed in a single file stored on the
本発明の検査装置に読み込ませるデータは、図25に示すようなフォーマットにより、クロム部分の図形には“C”、ハーフトーン部分の図形には“H”なる符号が付加されていることで識別を行えるところが、図2のデータフォーマットと異なる。これは、図27の断面形状のクロム−ハーフトーン混在パターン部分を想定したものである。 The data to be read by the inspection apparatus of the present invention is identified by a code such as “C” added to the chrome graphic and “H” added to the halftone graphic in the format shown in FIG. Is different from the data format of FIG. This assumes the chromium-halftone mixed pattern portion having the cross-sectional shape of FIG.
図29のデータ識別回路251は上記n番目の階層を展開する部分に具備されるもので、識別された階層データは、第1の実施例で説明したクロムパターン発生回路241および位相シフトパターン242にそれぞれ導かれる。これ以降のパターンメモリへの書き込み動作、パターンメモリ読み出し回路255、演算回路257の動作などは第1の検査方式と同様である。
The
上述の第2の検査方式では、クロムパターンデータと位相シフトパターンデータが混在している場合の両者の頻度が極端に異なる場合、頻度が少ないデータ用の回路が休んでいるにも関らず頻度が高いほうの回路の処理能力で全体の展開速度を律速することになる。このため、全体の回路を効率的に運用するにはクロムパターンデータ用回路と位相シフトパターンデータ用回路の区別をやめて、どちらのデータでも処理できる構成を採ることもできる。 In the second inspection method described above, when the frequency of the chrome pattern data and the phase shift pattern data is extremely different from each other, the frequency is low despite the fact that the circuit for data with a low frequency is absent. The processing speed of the higher circuit will limit the overall deployment speed. For this reason, in order to efficiently operate the entire circuit, it is possible to eliminate the distinction between the chrome pattern data circuit and the phase shift pattern data circuit and adopt a configuration that can process either data.
この構成が第3の検査方式として図30に示されている。これによると、データメモリ270には、クロムパターンと位相シフトパターのデータが識別可能なように格納されており、データメモリを読み出したデータは、識別回路251が図25に示フようなフォーマットにより、クロム部分の図形には“C”、ハーフトーン部分の図形にば“H”なる符号が付加されていることで識別し、図形毎に振幅調整回路252が振幅(明るさ)を決定する。例えばクロム図形は0〜100で、クロムの遮光膜は0、ガラス部分は100と定義する。一方、位相シフトパターンの場合は−30〜0として、ハーフトーン膜部分は−30、ガラス部分は0と定義する。
This configuration is shown in FIG. 30 as a third inspection method. According to this, the
ビットパターン発生回路253は、ビット展開した結果が前記振幅調整回路252で決定された振幅のデータを発生し、ビットパターンメモリ254に書き込む。本方式の場合、図28に示すようにクロムーガラス図形のガラス部分は“100”という値になり、位相シフトマスクのハーフトーン膜がある部分は“−30”といつた値がパターンメモリに書き込まれる。
The bit
なお、パターンメモリへ書き込む際には、図13のように、書き込もうとする領域のメモリ内のデータを一回読み出して、それと書き込むデータとを加算してから、メモリに書き込む構成は上記第1、第2の方式と同様である。 When writing to the pattern memory, as shown in FIG. 13, the configuration in which the data in the memory in the area to be written is read once, added to the data to be written, and then written to the memory is the first, This is similar to the second method.
この構成を採ることで、クロムパターンの図形(ガラス部分)に位相シフトパターンの遮光膜が重なる部分は、まず“100”という値が書き込まれて、次に“−30”といった値がパターンメモリに書き込まれる。この“−30”が書き込まれる際に読み出して加算するため、結局“70”がパターンメモリに記録される。書き込まれる順序が逆で一時的にマイナスの値が書き込まれることも許容する。 By adopting this configuration, the value “100” is first written in the portion where the light shielding film of the phase shift pattern overlaps the chrome pattern figure (glass portion), and then the value “−30” is stored in the pattern memory. Written. Since “-30” is read and added when written, “70” is eventually recorded in the pattern memory. It is also possible to reverse the order of writing and temporarily write a negative value.
本方式の場合では、ハーフトーン、クロム双方についてパターンを発生させてメモリに書き込むので、最終的な累積値が上限値(この場合には100)を越えたり、下限値(この場合は0)を下回る場合にも、図15のように、それを越えた分については振幅を制限する回路を付随させることによって、図形の重なりによる問題を解決できる。 In the case of this method, since patterns are generated for both halftone and chrome and written in the memory, the final cumulative value exceeds the upper limit value (100 in this case) or the lower limit value (0 in this case). Even in the case where it falls below, the problem due to the overlapping of figures can be solved by attaching a circuit for limiting the amplitude for the portion exceeding that, as shown in FIG.
本発明の試料検査装置のビットパターン発生回路では、階層構造に応じてデータを展開するデータ展開回路に比べて、個々の図形パターンを発生する部分の処理時間が掛るため、第6の実施形態で説明した図16に示すようなパターン発生回路118およびパターンメモリ115を並列化してスループットを向上することが可能である。
In the bit pattern generation circuit of the sample inspection apparatus of the present invention, the processing time for generating individual graphic patterns is longer than that of the data expansion circuit that expands data according to the hierarchical structure. It is possible to improve the throughput by parallelizing the
この場合には、階層構造展開回路で、図形ごとのデータにまで展開したものを複数のパターン発生手段に効率よく並列動作させるように入力データを配分させるデータ配分調停回路120を設ける。
In this case, there is provided a data
ここで用いる複数のバターン発生回路118、および、それぞれのパターン発生回路118に対応するパターンメモリ115は、クロムパターンと位相シフトバターンを混在して展開できるもので構成することもできる。また、上記第2の方式で説明した図29のように、クロムパターン用のパターン発生回路241と、位相シフトパターン用のパターン発生回路242の両方を適当な数ずつ用意して、図16の調停回路120には図29のデータ識別回路251の機能を兼ね備えるようにすることも可能である。
The plurality of
本方式のパターン読み出し回路121は、複数系統のパターンメモリ115を読み出す際に、同一座標のパターンデータ同士を加算して、読み出すようにする。具体的には図17に示すように演算回路122とリミッタ回路117とから成る合成機能を用意する。演算回路117は同一座標のパターンデータ同士を加算するものであり、リミッタ回路117は、上記第1の方式で説明した通り、所定の振幅を越えた分について振幅を制限する回路である。これによって、図形の重なりによる問題が解決できる。
The
次に、第5の検査方式として、図31の、第1の位相シフト膜と第2の位相シフト膜のように、位相シフト膜2種とクロム膜が混在し、ガラスの明るさが“100”、A種位相シフト膜部分の明るさが“70”、B種位相シフト膜部分の明るさが“30”、クロム膜の明るさが“0”とする場合の対応構成を説明する。 Next, as a fifth inspection method, as in the first phase shift film and the second phase shift film in FIG. 31, two types of phase shift films and a chromium film are mixed, and the brightness of the glass is “100”. The corresponding configuration when the brightness of the A-type phase shift film portion is “70”, the brightness of the B-type phase shift film portion is “30”, and the brightness of the chromium film is “0” will be described.
図30の回路構成において、識別回路251はクロム膜と位相シフト膜の2種の膜を識別することになる。データ識別回路251は、ガラス−クロム図形の場合には0〜100の振幅とするよう振幅調整回路252に指示し、A種位相シフト膜の図形の場合には−30〜0の振幅とするよう、さらにB種位相シフト膜の図形の場合には−70〜0の振幅とするよう振幅調整回路252に指示する。
In the circuit configuration of FIG. 30, the
これ以降のパターン発生回路253とパターンメモリ254の動作構成は上記第3の方式で説明したことと同様である。
The subsequent operation configurations of the
尚、パターンの発生回路を3系統用意して、第1及び第2の方式のように実現することも可能である。また、本方式の場合でもスループット向上のために、上記第4の方式で説明した、複数のバターン発生回路、および、それぞれのパターン発生回路に対応するパターンメモリを並列に装備してパターンメモリを読み出し時に合成処理する方法を併用することも可能である。 It is also possible to prepare three patterns generating circuits and realize them as in the first and second methods. Also in the case of this method, in order to improve the throughput, a plurality of pattern generation circuits and pattern memories corresponding to each pattern generation circuit described in the fourth method are equipped in parallel to read the pattern memory. It is also possible to use a method of synthesizing at the same time.
以上説明した各検査方式は、本発明の趣旨を逸脱しない範囲で更に変形可能である。たとえば、計算機からデータを受信する部分に大容量のバッファメモリを具備し、さらにバッファを複数用意してダブルバッファの原理で交互に運用したりする。または、以上説明した各構成回路間の随所にバッファメモリを設ける。パターンを読み出した結果にオフセットを重畳して、光振幅特性をより良く模擬しようとすることなどは、いずれも本発明の応用として、実用的な変形例である。 Each of the inspection methods described above can be further modified without departing from the spirit of the present invention. For example, a portion that receives data from a computer is equipped with a large-capacity buffer memory, and a plurality of buffers are prepared to operate alternately on the principle of a double buffer. Alternatively, a buffer memory is provided everywhere between the constituent circuits described above. An attempt to better simulate the optical amplitude characteristic by superimposing an offset on the result of reading out the pattern is a practical variation as an application of the present invention.
また、以上の説明では、試料検査装置は、光源から発射された光を試料に透過させて観測した場合を説明したが、本発明のデータ展開回路は、試料からの反射光を観測する方式であっても、振幅のダイナミックレンジや明暗を定義し直すことで適用可能である。 Further, in the above description, the sample inspection apparatus has been described for the case where the light emitted from the light source is transmitted through the sample and observed, but the data development circuit of the present invention is a method for observing the reflected light from the sample. Even if it exists, it can be applied by redefining the dynamic range and brightness of the amplitude.
115…パターンメモリ、116…加算回路、117…リミッタ回路、118…可変振幅パターン発生回路、119…階層構造展開回路、120…調停回路、122…加算回路、205…フォトダイオードアレイ、206…センサ回路、207…位置回路、208…比較回路、210…制御計算機、211…データ展開回路、221…周辺パターン、222…回路パターン、223…コントローラパターン、224…メモリパターン、225…ガラス基板、226…クロムパターン、227…位相シフトパターン、241…クロムパターン発生回路、242…位相シフトパターン発生回路、251…データ識別回路、252…振幅調整回路、253…パターン発生回路、254…パターンメモリ、255…バターン読み出し回路、256…振幅調整パターン発生回路、257…演算回路、270…データメモリ、271…階層データ展開回路、272…クロムパターン発生回路、273…位相シフトバターン発生回路
DESCRIPTION OF
Claims (4)
前記試料にパターンを形成するときに用いられるパターン設計データを格納する記憶手段と、
前記記憶手段から読み出されるパターン設計データを画素毎に展開するデータ展開手段と、
前記展開手段で展開されるデータにフィルタ処理を施して得たデータと前記測定パターンデータとを比較して前記試料に形成されているパターンの欠陥有無を判定する判定手段と、
により構成され、
前記記憶手段は前記試料に遮光パターンを形成するときに用いられた遮光パターン設計データと位相シフトパターンとを形成するときに用いられた位相シフトパターン設計データとを同一座標系に規定し、前記遮光パターン設計データと多値データの前記位相シフトパターンデ一タとの識別を可能にするように前記遮光シールドパターンおよび前記位相シフトパターン設計データとを格納し、前記データ展開手段は遮光パターン設計データ生成回路及び位相シフトパターン設計データ生成回路により構成され、これらデータ生成回路の各々は、遮光パターンあるいは位置シフトパターンを遮光パターン設計データと位相シフトパターン設計データとに基づいて識別する識別手段と、この識別手段からの識別信号に基づいて所定の記述単位ごとに明るさ信号の振幅及びオフセットを決定する振幅調整手段と、この振幅調整手段からの明るさ信号に基づいて、ビットの重み付け、反転及び符号を可変するパターン手段と、このパターン手段からのビット列の所定のパターン範囲を保持するパターンメモリと、検査の進行度合い合わせてパターンメモリを順次読み出しアクセスするパターンメモリ読み出し手段と、所定の計算方法に従ってデータの種類の組み合わせ毎に前記データ生成回路からのデータを合成し、合成結果を出力する演算手段とを有する、試料検査装置。 Image acquisition means for irradiating a sample with a pattern with light of an appropriate wavelength and acquiring measurement data corresponding to the pattern image received by the light receiving element;
Storage means for storing pattern design data used when forming a pattern on the sample;
Data expansion means for expanding pattern design data read from the storage means for each pixel;
A determination means for comparing the data obtained by filtering the data developed by the development means and the measurement pattern data to determine the presence or absence of a defect in the pattern formed on the sample;
Consisting of
The storage means defines, in the same coordinate system, the light-shielding pattern design data used when forming the light-shielding pattern on the sample and the phase shift pattern design data used when forming the phase shift pattern. The light shielding pattern and the phase shift pattern design data are stored so as to enable discrimination between pattern design data and the phase shift pattern data of multi-value data, and the data development means generates light shielding pattern design data. A circuit and a phase shift pattern design data generation circuit, and each of the data generation circuits includes identification means for identifying the light shielding pattern or the position shift pattern based on the light shielding pattern design data and the phase shift pattern design data, and the identification Every predetermined description unit based on the identification signal from the means Amplitude adjusting means for determining the amplitude and offset of the brightness signal, pattern means for changing the weighting, inversion and sign of the bits based on the brightness signal from the amplitude adjusting means, and a predetermined bit string from the pattern means The pattern memory that holds the pattern range, the pattern memory reading means that sequentially reads and accesses the pattern memory according to the progress of the inspection, and the data from the data generation circuit is synthesized for each combination of data according to a predetermined calculation method And a sample inspection apparatus having a calculation means for outputting a synthesis result.
パターン設計者により用意された設計パターンを表わし、試料上にパターンを形成するめに使用されるパターン設計データを格納するメモリと、
前記メモリから読出されたパターン設計データの各画素を展開するデータ展開/生成手段と、
前記データ展開手段により展開されたデータをフィルタにかけて得られたデータを測定バーンデータと比較し、試料上に形成されたパターンの欠陥の有無を判断する判断手段と、
により構成され、
前記メモリは、同一座標系に遮光パターン設計データと位相シフトパターン設計データを規定して前記遮光パターン設計データと多値データである前記位相シフトパターン設計データとの識別を可能とするように、試料上に遮光パターンを形成するために使用され前記遮光パターン設計データと位相シフトパターンを形成するために使用される前記位シフトパターン設計データとを格納し、
前記データ展開/生成手段は、遮光パターン設計データ生成回路と位相シフトパターン設計データ生成回路とを備え、これらデータ生成回路の各々は遮光パターンもしくは位相シフトパターンを識別する識別手段と、各所定の手段について輝度信号の振幅とオフセッとを前記識別手段からの識別信号に基づいて判断する振幅調節手段と、前記振幅調節手からの輝度信号に基づいて符号と反転とビット重み付けを可変にさせるパターン手段と検査の進捗に従い継続読取りアクセスを実行するために前記パターン読出し手段により成されたビット列を所定パターン範囲だけ格納するパターンメモリと、前記データ生成回路からのデータを所定の計算方法に従ってデータ形式組合せのために合成して合成結果を出力する計算手段とで構成され、
前記計算手段は、
kld1十k2d2ただし、0<k1<1と一1<k2<1、d1は色相データ、d2は位相シフトデータk1とk2は係数、によって計算するパターン計算装置とにより構成される、パターン検査装置。 Image acquisition means for irradiating a sample having a pattern with light having an appropriate wavelength and acquiring measurement data corresponding to the pattern data received by the receiver;
A memory that stores a pattern design data that represents a design pattern prepared by a pattern designer and is used to form a pattern on a sample;
Data expansion / generation means for expanding each pixel of the pattern design data read from the memory;
A judgment means for comparing the data obtained by filtering the data developed by the data development means with the measured burn data and judging the presence or absence of a defect in the pattern formed on the sample;
Consisting of
The memory prescribes the light shielding pattern design data and the phase shift pattern design data in the same coordinate system so that the light shielding pattern design data and the phase shift pattern design data which is multi-value data can be identified. Storing the light-shielding pattern design data used to form a light-shielding pattern thereon and the phase shift pattern design data used to form a phase shift pattern;
The data development / generation means includes a light shielding pattern design data generation circuit and a phase shift pattern design data generation circuit, each of the data generation circuits including an identification means for identifying a light shielding pattern or a phase shift pattern, and each predetermined means. Amplitude adjusting means for determining the amplitude and offset of the luminance signal based on the identification signal from the identification means, and pattern means for varying the sign, inversion, and bit weighting based on the luminance signal from the amplitude adjusting hand, A pattern memory for storing only a predetermined pattern range of a bit string formed by the pattern reading means in order to execute a continuous read access according to the progress of the inspection, and for combining data formats of data from the data generation circuit according to a predetermined calculation method And a calculation means for outputting the result of synthesis.
The calculating means includes
kld1 + k2d2, where 0 <k1 <1 and 1 <k2 <1, d1 is hue data, d2 is phase shift data k1 and k2 are coefficients, and a pattern inspection apparatus configured by a pattern calculation device.
前記データ展開/生成手段は、遮光パターン設計データ生成回路と位相シフトパターン設計データ生成回路とを備え、これら設計データ生成回路の各々は遮光パターンもしくは位相シフトパターンを識別する識別手段と、振幅調節手段と、パターン手段と、パターンモリと、計算手段とを備え、
前記振幅調節手段は各上記手段について輝度信号の振幅とオフセットとを前記識別手段かの識別信号に基づいて判断し、前記パターン手段は、前記振幅調節手段からの輝度信号に基づいて符号と反転とビット重付けとを可変にし、前記パターンメモリは検査の進捗に従い継続読取りアクセスを実行するためにパターン読し手段により生成された所定パターン範囲のビット列を格納し、前記計算手段は前記それぞれのデータ生成回路からのデータを所定の計算方法に従ってデータ形式組合せのために合成して合成結果を出力し、前記データ展開/生成手段の累積的書込み手段は、和が所定しきい値を越えるときには定しきい値の書込みの上限クランプ機能を有する、パターン検査装置。 Represents a design pattern prepared by a pattern designer and image acquisition means for irradiating a sample having a pattern with light having an appropriate wavelength and acquiring measurement data corresponding to the pattern data received by the receiver. A memory for storing pattern design data used to form a pattern on the sample; a data expansion / generation means for expanding each pixel of the pattern design data read from the memory; and the data expansion means The data obtained by filtering the obtained data is compared with the measured burn data, and judging means for judging the presence or absence of defects in the pattern formed on the sample, and the memory is used for forming a light-shielding pattern on the sample. Used for forming the light-shielding pattern design data and the phase shift pattern The light shielding shield pattern and the phase shift pattern design data are stored so that the light shielding pattern design data and the phase shift pattern data of multi-value data can be identified. And
The data development / generation unit includes a light shielding pattern design data generation circuit and a phase shift pattern design data generation circuit, each of the design data generation circuits including an identification unit for identifying a light shielding pattern or a phase shift pattern, and an amplitude adjustment unit. And pattern means, pattern memory, and calculation means,
The amplitude adjusting means determines the amplitude and offset of the luminance signal for each of the means based on the identification signal from the identification means, and the pattern means is based on the luminance signal from the amplitude adjusting means and performs sign and inversion. The bit weight is variable, and the pattern memory stores a bit string of a predetermined pattern range generated by the pattern reading means to execute continuous read access according to the progress of the inspection, and the calculation means generates the respective data generation The data from the circuit is combined for data format combination according to a predetermined calculation method and a combined result is output, and the cumulative writing means of the data expansion / generation means has a predetermined threshold when the sum exceeds a predetermined threshold value. A pattern inspection apparatus having an upper limit clamping function for writing values.
試料上にパターンを形成するために使用され、パターン設計者により準備された設計パターンを表わすパターン設計データを格納する設計データメモリと、
複数のパターン生成器と複数のパターンメモリとを備え、前記設計データメモリから読出されたパターン設計データの各画素を展開するデータ展開/生成手段と、
前記複数のパターン生成器に並列処理を効率的に実行させるように入力デ一タを分配すデータ分配アービトレーション手段と、
和を得るために同一座標を有するビット列を加算する加算手段と、
前記データ展開手段により展開されたデータをフィルタにかけて得られたデータを測定バーンデータと比較し、試料上に形成されたパターンの欠陥の有無を判断するように構成された判断手段と、
により構成され、
前記メモリは前記試料に遮光パターンを形成するときに用いられた遮光パターン設計データと位相シフトパターンとを形成するときに用いられた位相シフトパターン設計データを同一座標系に規定し、前記遮光パターン設計データと多値データの前記位相シフトバーンデータとの識別を可能にするように前記遮光シールドパターンおよび前記位相シフパターン設計データとを格納し、
前記データ展開/生成手段は遮光パターン設計データ生成回路と位相シフトパターン設データ生成回路とを備え、こられ設計データ生成回路の各々は遮光パターンもしくは位相シフトパターンを識別する識別手段と、各所定の前記手段について輝度信号の振幅とオセットとを前記識別手段からの識別信号に基づいて判断する振幅調節手段と、前記振幅節手段からの輝度信号に基づいて符号と反転とビット重み付けとを可変にさせるパターン手段と、このパターン手段により生成されるビット列の所定パターン範囲を格納するパターンメモリと、検査の進捗に従い前記パターンメモリに逐次読み取りアクセスを実行し前記複数のパターンメモリが読出しアクセスされると前記和を前記加算手段から受けるパターン読み出し手段と、前記データ生成回路からのデータを所定の計算方法に従ってデータ形式組合せのために合成して合成結果を出力する計算手段とを備える、試料検査装置 Image acquisition means for irradiating light having an appropriate wavelength on a sample on which a pattern is formed and acquiring measurement data corresponding to the pattern data received by the receiver;
A design data memory used to form a pattern on a sample and storing pattern design data representing a design pattern prepared by a pattern designer;
A data expansion / generation unit that includes a plurality of pattern generators and a plurality of pattern memories, and expands each pixel of the pattern design data read from the design data memory;
Data distribution arbitration means for distributing input data so that the plurality of pattern generators execute parallel processing efficiently;
Adding means for adding bit strings having the same coordinates to obtain a sum;
A determination means configured to compare the data obtained by filtering the data developed by the data development means with the measured burn data, and to determine the presence or absence of defects in the pattern formed on the sample;
Consisting of
The memory defines the light-shielding pattern design data used when forming the light-shielding pattern on the sample and the phase-shift pattern design data used when forming the phase-shift pattern in the same coordinate system, and the light-shielding pattern design Storing the shading shield pattern and the phase shift pattern design data so as to enable identification of the data and the phase shift burn data of multi-value data;
The data development / generation means includes a light shielding pattern design data generation circuit and a phase shift pattern setting data generation circuit, each of the design data generation circuits including an identification means for identifying a light shielding pattern or a phase shift pattern, and each predetermined data An amplitude adjusting means for judging the amplitude and offset of the luminance signal based on the identification signal from the identification means, and the sign, inversion, and bit weighting are made variable based on the luminance signal from the amplitude node means. A pattern means, a pattern memory for storing a predetermined pattern range of a bit string generated by the pattern means, and a sequential read access to the pattern memory according to the progress of the inspection, and the sum when the plurality of pattern memories are read-accessed Pattern reading means for receiving from the adding means, and the data generation And a calculation means for outputting the synthesized and the synthesis results to the data format combination in accordance with a predetermined calculation method the data from the circuit, a sample inspection apparatus
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005149584A JP4327767B2 (en) | 2005-05-23 | 2005-05-23 | Sample inspection equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25498796A Division JPH10104168A (en) | 1996-09-26 | 1996-09-26 | Graphic data developing device based on design data |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005326864A true JP2005326864A (en) | 2005-11-24 |
JP4327767B2 JP4327767B2 (en) | 2009-09-09 |
Family
ID=35473201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4327767B2 (en) |
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- 2005-05-23 JP JP2005149584A patent/JP4327767B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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JP4327767B2 (en) | 2009-09-09 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080710 |
|
A02 | Decision of refusal |
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A521 | Written amendment |
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|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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