JP2005323287A - Differential input/differential output type amplifier circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a differential input/differential output type amplifier circuit for high output dynamic range operation at low power consumption, by making the output signals of an amplifier circuit operate rail-to-rail. <P>SOLUTION: An all-differential amplifier circuit executes common-mode feedback via a comparator from the middle point of the output circuit. In a differential input/output circuit, two differential pairs of PMOS and NMOS transistors are connected to each other in parallel, and respective differential outputs drive two pairs of complementary output circuits. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、差動入力差動出力型増幅回路に係わり、特に、増幅回路の出力信号をレールツーレール（Ｒａｉｌ ｔｏ Ｒａｉｌ）動作させ、低消費電力で高い出力ダイナミックレンジ動作が可能な差動入力差動出力型増幅回路の関する。   The present invention relates to a differential input differential output type amplifier circuit, and in particular, a differential input capable of rail-to-rail operation of an output signal of the amplifier circuit and capable of high output dynamic range operation with low power consumption. The differential output type amplifier circuit.

従来から、差動入力差動出力型増幅回路には、入力側をＮＭＯＳトランジスタの差動対で構成し、出力側をＮＭＯＳトランジスタのソースフォロア型で構成したしたものが知られている。図２は、このよう従来の差動入力差動出力型増幅回路を示すものである。   Conventionally, a differential input differential output type amplifier circuit has been known in which the input side is constituted by a differential pair of NMOS transistors and the output side is constituted by a source follower type of NMOS transistors. FIG. 2 shows such a conventional differential input / differential output type amplifier circuit.

図２において、入力端子Ｔ１、Ｔ２には入力信号ＩＮ、ＩＮＸが供給され、端子Ｔ３には定電流源から定電流ＣＵＲが、又、端子Ｔ４には基準電圧源から基準電圧ＶＣＭが供給され、出力端子Ｔ５、Ｔ６からは出力信号ＯＵＴ、ＯＵＴＸが出力される。入力端子Ｔ１、Ｔ２間にはＮＭＯＳＦＥＴＱ３（以下ＮＭＯＳトランジスタＱ３と記す）及びＮＭＯＳトランジスタＱ６のゲートが接続され、両ＮＭＯＳトランジスタＱ３，Ｑ６のソースは共通接続されると共にカレントミラー回路を構成する第１の電流源のＮＭＯＳトランジスタＱ４のドレインに接続されている。ＮＭＯＳトランジスタＱ４のソースはグランドンに接続され、ゲートは端子Ｔ３とＮＭＯＳトランジスタＱ１のゲートに接続されたドレインと接続され、ＮＭＯＳトランジスタＱ１のソースはグランドに接続されている。   In FIG. 2, input signals IN and INX are supplied to input terminals T1 and T2, a constant current CUR is supplied from a constant current source to terminal T3, and a reference voltage VCM is supplied from a reference voltage source to terminal T4. Output signals OUT and OUTX are output from the output terminals T5 and T6. Between the input terminals T1 and T2, an NMOSFET Q3 (hereinafter referred to as NMOS transistor Q3) and the gate of an NMOS transistor Q6 are connected, and the sources of both NMOS transistors Q3 and Q6 are connected in common and form a current mirror circuit. The current source is connected to the drain of the NMOS transistor Q4. The source of the NMOS transistor Q4 is connected to the ground, the gate is connected to the terminal T3 and the drain connected to the gate of the NMOS transistor Q1, and the source of the NMOS transistor Q1 is connected to the ground.

ＮＭＯＳトランジスタＱ３及びＱ６の夫々のドレインはＰＭＯＳＦＥＴＱ２（以下ＰＭＯＳトランジスタＱ２と記す）とＰＭＯＳトランジスタＱ６のドレインに接続されている。ＰＭＯＳトランジスタＱ２，Ｑ５のゲート同士は互いに接続され、夫々のゲートに抵抗Ｒ１とコンデンサＣ１および抵抗Ｒ２とコンデンサＣ２の直列回路が接続され、これら直列回路の他端は夫々のＰＭＯＳトランジスタＱ２、Ｑ５のドレインに接続される共に出力部のＮＭＯＳトランジスタＱ１１、Ｑ１３のゲートに接続されている。ＰＭＯＳトランジスタＱ２、Ｑ５のソース及び、ＮＭＯＳトランジスタＱ１１、Ｑ１３のドレイは夫々電源電圧Ｖの正電位Ｖｃｃに接続され、１対のＮＭＯＳトランジスタＱ１１，Ｑ１３のソースはカレントミラー回路を構成するＮＭＯＳトランジスタＱ１２、Ｑ１４のドレインに接続する。ＮＭＯＳトランジスタＱ１２、Ｑ１４のソースは電源電圧ＶのグランドＶｅｅに接続され、ゲートはＮＭＯＳトランジスタＱ４に共通に接続されている。   The drains of the NMOS transistors Q3 and Q6 are connected to the PMOSFET Q2 (hereinafter referred to as PMOS transistor Q2) and the drain of the PMOS transistor Q6. The gates of the PMOS transistors Q2 and Q5 are connected to each other, and a series circuit of a resistor R1 and a capacitor C1, and a resistor R2 and a capacitor C2 are connected to the respective gates, and the other ends of these series circuits are connected to the respective PMOS transistors Q2 and Q5. Both are connected to the drain and connected to the gates of the NMOS transistors Q11 and Q13 in the output section. The sources of the PMOS transistors Q2 and Q5 and the drains of the NMOS transistors Q11 and Q13 are respectively connected to the positive potential Vcc of the power supply voltage V, and the sources of the pair of NMOS transistors Q11 and Q13 are the NMOS transistors Q12 and Q12 constituting a current mirror circuit. Connect to the drain of Q14. The sources of the NMOS transistors Q12 and Q14 are connected to the ground Vee of the power supply voltage V, and the gates are commonly connected to the NMOS transistor Q4.

ＮＭＯＳトランジスタＱ１１、Ｑ１２間とＮＭＯＳトランジスタＱ１３、Ｑ１４間の夫々のドレインの共通接続点より出力を取り出して出力端子Ｔ５、Ｔ６に出力信号ＯＵＴ，ＯＵＴＸを出力させる。出力端子Ｔ５、Ｔ６間に負荷抵抗Ｒ３、Ｒ４の直列回路とコンデンサＣ４、Ｃ５の直列回路を接続し、この、出力の中点の電位を得るために、負荷抵抗Ｒ３及びコンデンサＣ４間をショートし、負荷抵抗Ｒ３とＲ４の接続点から取り出した出力信号の中点電位は比較回路を構成するＮＭＯＳトランジスタＱ１０のゲートに供給する。   An output is taken out from a common connection point between the drains of the NMOS transistors Q11 and Q12 and between the NMOS transistors Q13 and Q14, and output signals OUT and OUTX are output to the output terminals T5 and T6. A series circuit of load resistors R3 and R4 and a series circuit of capacitors C4 and C5 are connected between the output terminals T5 and T6, and in order to obtain the output midpoint potential, the load resistor R3 and the capacitor C4 are short-circuited. The midpoint potential of the output signal taken out from the connection point between the load resistors R3 and R4 is supplied to the gate of the NMOS transistor Q10 constituting the comparison circuit.

比較回路はＮＭＯＳトランジスタＱ８とＱ１０で構成され、これら両トランジスタＱ８、Ｑ１０のソースは共通接続されＮＭＯＳトランジスＱ９のドレインに接続されている。ＮＭＯＳトランジスタＱ９のソースはグランドに接続され、ゲートはＮＭＯＳトランジスタＱ４のゲートに接続され駆動源を構成している。又、比較回路の１方のＮＭＯＳトランジスタＱ８のゲートには端子Ｔ４に接続した基準電源から基準電圧ＶＣＭが供給される。ＮＭＯＳトランジスタＱ１０のドレインは電源電圧Ｖ１の正電位に接続され、ＮＭＯＳトランジスタＱ８のドレインはＰＭＯＳトランジスタＱ７のドレインとコンデンサＣ３及びＰＭＯＳトランジスタＱ５のゲートに接続されている。ＰＭＯＳトランジスタＱ７のゲートとドレインは接続され、ソース及びコンデンサＣ３の他端は電圧電源Ｖの正電位に接続されている。上述のような、回路構成で差動入力型のＰＭＯＳトランジタで出力段をプッシュプル構成にした増幅回路も特許文献１に開示されている。
特開平９−３２６６５３号公報（図１） The comparison circuit includes NMOS transistors Q8 and Q10, and the sources of both transistors Q8 and Q10 are connected in common and connected to the drain of the NMOS transistor Q9. The source of the NMOS transistor Q9 is connected to the ground, and the gate is connected to the gate of the NMOS transistor Q4 to constitute a drive source. The reference voltage VCM is supplied from the reference power supply connected to the terminal T4 to the gate of one NMOS transistor Q8 of the comparison circuit. The drain of the NMOS transistor Q10 is connected to the positive potential of the power supply voltage V1, and the drain of the NMOS transistor Q8 is connected to the drain of the PMOS transistor Q7, the capacitor C3, and the gate of the PMOS transistor Q5. The gate and drain of the PMOS transistor Q7 are connected, and the other end of the source and the capacitor C3 is connected to the positive potential of the voltage power supply V. An amplifying circuit having a push-pull configuration of an output stage with a differential input type PMOS transistor having a circuit configuration as described above is also disclosed in Patent Document 1.
Japanese Patent Laid-Open No. 9-326653 (FIG. 1)

上述の様に特許文献１や図２に記載の増幅回路の構成によると、入力段をＮＭＯＳトランジスタの差動型で構成し、出力段をＮＭＯＳトランジスタのソースフォロアで構成するため、出力信号の最大電圧が（電源電圧Ｖｃｃ）以上にはならないため 出力信号としてレールツーレールの出力を得ることができず、低電源電圧動作に向かないという問題があった。又、出力端に接続されているＮＭＯＳトランジスタがＡ級でバイアスされているため無信号時のバイアス電流も大きくなってしまうという問題もあった。   As described above, according to the configuration of the amplifier circuit described in Patent Document 1 and FIG. 2, since the input stage is configured by the differential type of the NMOS transistor and the output stage is configured by the source follower of the NMOS transistor, Since the voltage does not exceed (power supply voltage Vcc), there is a problem that a rail-to-rail output cannot be obtained as an output signal and it is not suitable for low power supply voltage operation. In addition, since the NMOS transistor connected to the output terminal is biased with class A, there is also a problem that the bias current during no signal is increased.

本発明は上述の課題を解消するために成されたもので携帯電話等の電池で動作する無線通信用の高周波ICには、通信時間を長時間化するために、少ない消費電力で動作することが求められている。本発明はこの無線通信用IC内のアクティブフィルタ（選択素子）を構成する増幅回路を低電源電圧及び低電流で動作させ低消費電力化を図った差動入力差動出力型増幅回路を提供すること目的とするものである。   The present invention has been made to solve the above-described problems, and a high-frequency IC for wireless communication that operates on a battery such as a mobile phone operates with low power consumption in order to extend the communication time. Is required. The present invention provides a differential input differential output type amplifier circuit which operates an amplifier circuit constituting an active filter (selection element) in the wireless communication IC with a low power supply voltage and a low current to reduce power consumption. It is intended.

本発明の第１の差動入力差動出力型増幅回路は入力にＮＭＯＳトランジスタとＰＭＯＳトランジスタの差動対が接続され、ＮＭＯＳトランジスタの差動対の共通に接続されたソースにバイアス電流を供給するＮＭＯＳトランジスタよりなる第１の電流源と、ＮＭＯＳトランジスタの差動対の出力ドレイン電流をＰＭＯＳトランジスタで折り返す第１のカレントミラー回路と、ＰＭＯＳトランジスタの差動対の出力ドレイン電流をＮＭＯＳトランジスタで折り返す第２のカレントミラー回路と、第１のカレントミラー回路と第２のカレントミラー回路で折り返されたドレイン端子同士を接続して差動出力を得るように成したプッシュプル型出力回路と、プッシュプル型出力回路の直流中点電圧を基準電圧と比較する比較回路と、比較回路の比較出力に基づいて、コモンモードの帰還回路に入力してＰＭＯＳトランジスタの差動対に定電流を供給する第２の電流源とを具備して成るものである。   In the first differential input differential output type amplifier circuit of the present invention, a differential pair of an NMOS transistor and a PMOS transistor is connected to an input, and a bias current is supplied to a commonly connected source of the differential pair of the NMOS transistor. A first current source composed of an NMOS transistor; a first current mirror circuit for turning back an output drain current of the differential pair of the NMOS transistor by a PMOS transistor; and a first current mirror circuit for turning back an output drain current of the differential pair of the PMOS transistor by an NMOS transistor. Two current mirror circuits, a push-pull type output circuit configured to obtain a differential output by connecting the drain terminals folded back by the first current mirror circuit and the second current mirror circuit, and a push-pull type Comparison of the comparison circuit that compares the DC midpoint voltage of the output circuit with the reference voltage, and comparison circuit Based on the force, but formed by and a second current source for supplying a constant current to the differential pair of PMOS transistors is input to the feedback circuit of the common mode.

本発明の第２の差動入力差動出力型増幅回路は第１の発明に於いて、ＮＭＯＳトランジスタの差動対と第１のカレントミラー回路を構成する１方のＰＭＯＳトランジスタのゲートドレイン間に抵抗を接続してなるものである。   According to a second differential input differential output type amplifier circuit of the present invention, a differential pair of NMOS transistors and a gate drain of one of the PMOS transistors constituting the first current mirror circuit according to the first invention. A resistor is connected.

第１の本発明によれば、出力信号がレールツーレールで出力できるので、同一信号出力振幅が得られ、電源電圧が従来例に比べて低くてすむので、低電源電圧動作が可能になり、且つ、第２の発明に依れば、増幅回路の出力端を駆動するＦＥＴがＡＢ級にバイアスされているのでバイアス電流を削減でき、低消費電力の増幅回路を得ることが出来る。   According to the first aspect of the present invention, since the output signal can be output rail-to-rail, the same signal output amplitude can be obtained, and the power supply voltage can be lower than that of the conventional example. In addition, according to the second invention, since the FET driving the output terminal of the amplifier circuit is biased to class AB, the bias current can be reduced, and an amplifier circuit with low power consumption can be obtained.

以下、本発明の差動入力差動出力型増幅回路の１形態例を図１によって詳記する。図１は本発明の差動入力差動出力型増幅回路の回路図である。図１に於いて、図２で示した差動入力差動出力型増幅回路との対応部分には同一符号を付して重複説明を省略する。図１に於いて、１点鎖線で示す部分が本発明の追加部分である。   Hereinafter, one embodiment of the differential input differential output type amplifier circuit of the present invention will be described in detail with reference to FIG. FIG. 1 is a circuit diagram of a differential input differential output type amplifier circuit of the present invention. In FIG. 1, parts corresponding to those of the differential input / differential output type amplifier circuit shown in FIG. In FIG. 1, a portion indicated by a one-dot chain line is an additional portion of the present invention.

図１に於いて、入力端子Ｔ１、Ｔ２間にはＮＭＯＳトランジスタの差動対とＰＭＯＳトランジスタの差動対が接続されている。即ち、入力端子Ｔ１には、ＰＭＯＳトランジスタＱ１７及びＮＭＯＳトランジスタＱ６のゲートに接続されている。又、入力端子Ｔ２には、ＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ１５のゲートに接続されている。ＮＭＯＳトランジスタＱ３、Ｑ６及びＰＭＯＳトランジスタＱ１５、Ｑ１７の夫々のソース間は互いに接続され差動対を構成している。即ち、図２ではＮＭＯＳトランジスタＱ３、Ｑ６の差動対のみで構成されているが本例では、ＮＭＯＳトランジスタＱ３、Ｑ６の差動対とＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対で構成されている。   In FIG. 1, an NMOS transistor differential pair and a PMOS transistor differential pair are connected between input terminals T1 and T2. That is, the input terminal T1 is connected to the gates of the PMOS transistor Q17 and the NMOS transistor Q6. The input terminal T2 is connected to the gates of the NMOS transistor Q3 and the PMOS transistor Q15. The sources of the NMOS transistors Q3 and Q6 and the PMOS transistors Q15 and Q17 are connected to each other to form a differential pair. That is, in FIG. 2, it is composed of only a differential pair of NMOS transistors Q3 and Q6, but in this example, it is composed of a differential pair of NMOS transistors Q3 and Q6 and a differential pair of PMOS transistors Q15 and Q17.

ＮＭＯＳトランジスタＱ３、Ｑ６の夫々のドレインはゲートが互いに接続され、ソースが夫々電源電圧Ｖの正電位Ｖｃｃに接続されたＰＭＯＳトランジスタＱ２、Ｑ５のドレインに接続されているが、ＰＭＯＳトランジスタＱ２、Ｑ５の夫々のゲートとドレイン間にはコンデンサＣ１、Ｃ２を介在させず抵抗Ｒ１、Ｒ２のみを接続する。又、ＮＭＯＳトランジスタＱ３、Ｑ６の夫々のドレイン間には抵抗Ｒ５とコンデンサＣ４の直列回路が接続されていて、これらＮＭＯＳトランジスタＱ３、Ｑ６はＮＭＯＳトランジスタＱ１、Ｑ４で構成されたカレントミラー回路からなる第１の電流源によって駆動される。   The drains of the NMOS transistors Q3 and Q6 are connected to the drains of the PMOS transistors Q2 and Q5 whose gates are connected to each other and the sources are connected to the positive potential Vcc of the power supply voltage V, respectively. Only resistors R1 and R2 are connected between the respective gates and drains without interposing capacitors C1 and C2. Further, a series circuit of a resistor R5 and a capacitor C4 is connected between the drains of the NMOS transistors Q3 and Q6. These NMOS transistors Q3 and Q6 are a first current mirror circuit composed of NMOS transistors Q1 and Q4. Driven by one current source.

又、ＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対の夫々のドレインはＮＭＯＳトランジスタＱ１６、Ｑ１８のドレインに接続され、ＮＭＯＳトランジスタＱ１６、Ｑ１８の夫々のゲートとドレイン間には抵抗Ｒ６、Ｒ９を接続すると共にゲート間を互いに接続し、ソースは電源電圧Ｖのグランドに接続する。ＰＭＯＳトランジスタＱ１５、Ｑ１７の夫々のドレイン間には抵抗Ｒ７とコンデンサＣ５の直列回路が接続され、これらＰＭＯＳトランジスタＱ１５、Ｑ１７はＰＭＯＳトランジスタＱ１９、Ｑ７で構成されたカレントミラー回路からなる後述する第２の電流源によって駆動される。   The drains of the differential pairs of the PMOS transistors Q15 and Q17 are connected to the drains of the NMOS transistors Q16 and Q18, and resistors R6 and R9 are connected between the gates and the drains of the NMOS transistors Q16 and Q18, respectively. The source is connected to the ground of the power supply voltage V. A series circuit of a resistor R7 and a capacitor C5 is connected between the drains of the PMOS transistors Q15 and Q17. The PMOS transistors Q15 and Q17 are a second mirror (described later) comprising a current mirror circuit composed of PMOS transistors Q19 and Q7. Driven by a current source.

ＰＭＯＳトランジスタＱ２、Ｑ５の抵抗Ｒ１、Ｒ２のソース接続点と出力部を構成するＰＭＯＳトランジスタＱ１３、Ｑ１１のゲートが接続され、ＰＭＯＳトランジスタＱ２、Ｑ５のソースが電源電圧のＶｃｃに接続され、ドレインが出力端子ＯＵＴ、ＯＵＴＸ及び相補出力部を構成するＮＭＯＳトランジスタＱ２０、Ｑ２１の夫々のドレインに接続されている。ＰＭＯＳトランジスタＱ２とＱ１３及びＰＭＯＳトランジスタＱ５とＱ１１で第１のカレントミラー回路を構成している。   The source connection points of the resistors R1 and R2 of the PMOS transistors Q2 and Q5 are connected to the gates of the PMOS transistors Q13 and Q11 constituting the output unit, the sources of the PMOS transistors Q2 and Q5 are connected to the power supply voltage Vcc, and the drains are output. The terminals OUT and OUTX and the drains of the NMOS transistors Q20 and Q21 constituting the complementary output section are connected. The PMOS transistors Q2 and Q13 and the PMOS transistors Q5 and Q11 constitute a first current mirror circuit.

ＮＭＯＳトランジスタＱ１６、Ｑ１８の抵抗Ｒ６、Ｒ９のソース接続点と出力部を構成するＮＭＯＳトランジスタＱ２０、Ｑ２１のゲートが接続され、ソースが電源電圧のＶｅｅに接続され、ドレインが出力端子ＯＵＴ、ＯＵＴＸ及び相補出力部を構成するＰＭＯＳトランジスタＱ１１、Ｑ１３の夫々のドレインに接続されている。ＰＭＯＳトランジスタＱ１６とＱ２１及びＰＭＯＳトランジスタＱ１８とＱ２０で第２のカレントミラー回路を構成している。   The source connection point of the resistors R6 and R9 of the NMOS transistors Q16 and Q18 and the gates of the NMOS transistors Q20 and Q21 constituting the output unit are connected, the source is connected to the power supply voltage Vee, and the drain is complementary to the output terminals OUT and OUTX. The drains of the PMOS transistors Q11 and Q13 constituting the output unit are connected to each other. The PMOS transistors Q16 and Q21 and the PMOS transistors Q18 and Q20 constitute a second current mirror circuit.

更に、出力端子ＯＵＴ、ＯＵＴＸ間の中点電位を取り出すために、負荷抵抗Ｒ３、Ｒ４の直列回路の接続点から抵抗Ｒ１０及びコンデンサＣ６の直列回路からなる低域通過濾波器（ＬＰＦ）を介して比較回路のＮＭＯＳトランジスタＱ１０のゲートに中点電位電圧を供給する。即ち、ＬＰＦを構成する抵抗Ｒ１０とＶｅｅに接続されたコンデンサＣ６の接続点を介してＮＭＯＳトランジスタＱ１０のゲートに中点の電圧が供給される。   Furthermore, in order to take out the midpoint potential between the output terminals OUT and OUTX, the connection point of the series circuit of the load resistors R3 and R4 is passed through a low-pass filter (LPF) composed of a series circuit of the resistor R10 and the capacitor C6. A midpoint potential voltage is supplied to the gate of the NMOS transistor Q10 of the comparison circuit. That is, the midpoint voltage is supplied to the gate of the NMOS transistor Q10 through the connection point of the capacitor C6 connected to the resistors R10 and Vee constituting the LPF.

比較回路を構成するＮＭＯＳトランジスタＱ８の端子Ｔ４には基準電圧源からの基準電圧（ＶＣＭ）が供給され、ＮＭＯＳトランジスタＱ８、Ｑ１０のソースは共通に接続され、ＮＭＯＳトランジスタＱ８のドレインは電源電圧の正電位Ｖｃｃに接続され、ＮＭＯＳトランジスタＱ１０のドレインは第２の電流源を構成するＰＭＯＳトランジスタＱ７のドレイン及び抵抗Ｒ８を介して、ＰＭＯＳトランジスタＱ１９のゲートに接続されている。   The reference voltage (VCM) from the reference voltage source is supplied to the terminal T4 of the NMOS transistor Q8 constituting the comparison circuit, the sources of the NMOS transistors Q8 and Q10 are connected in common, and the drain of the NMOS transistor Q8 is connected to the positive voltage of the power supply voltage. The drain of the NMOS transistor Q10 is connected to the potential Vcc, and is connected to the gate of the PMOS transistor Q19 via the drain of the PMOS transistor Q7 constituting the second current source and the resistor R8.

第２の電流源となる、ＰＭＯＳトランジスタＱ７のドレインとゲートは互いに接続され、ソースは電源電圧の正電位Ｖｃｃに接続されている。ＰＭＯＳトランジスタＱ１９のソースは電源電圧の正電位Ｖｃｃに接続され、ゲートはコンデンサＣ７を介して電源電圧の正電位Ｖｃｃに接続され、ドレインはＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対のソースに接続されてＰＭＯＳトランジスタの差動対の駆動源となる。   The drain and gate of the PMOS transistor Q7 serving as the second current source are connected to each other, and the source is connected to the positive potential Vcc of the power supply voltage. The source of the PMOS transistor Q19 is connected to the positive potential Vcc of the power supply voltage, the gate is connected to the positive potential Vcc of the power supply voltage via the capacitor C7, and the drain is connected to the sources of the differential pair of the PMOS transistors Q15 and Q17. It becomes a drive source of a differential pair of PMOS transistors.

上述の回路構成における本発明の差動入力差動出力型増幅回路の動作を以下に説明する。先ず、本発明の直流バイアス動作について説明する。ＮＭＯＳトランジスタＱ３とＱ６の入力差動対はカレントミラー回路を構成するＮＭＯＳトランジスタＱ１、Ｑ４よりなる第１の電流源によりバイアスされ、ＮＭＯＳトランジスタＱ３、Ｑ６の差動対の出力ドレイン電流は第１のカレントミラー回路（ＰＭＯＳトランジスタＱ２とＱ１３及びＱ５とＱ１１）により折り返されるので、出力部Ｑ１１、Ｑ１３の直流バイアス電流は第１の電流源のＮＭＯＳトランジスタＱ４、Ｑ１を流れる電流とＰＭＯＳトランジスタＱ２とＱ１３及びＱ５とＱ１１で構成した第１のカレントミラー回路の電流比とで決定される。   The operation of the differential input / differential output type amplifier circuit of the present invention in the above circuit configuration will be described below. First, the DC bias operation of the present invention will be described. The input differential pair of NMOS transistors Q3 and Q6 is biased by a first current source consisting of NMOS transistors Q1 and Q4 constituting a current mirror circuit, and the output drain current of the differential pair of NMOS transistors Q3 and Q6 is the first. Since it is folded by the current mirror circuit (PMOS transistors Q2 and Q13 and Q5 and Q11), the DC bias current of the outputs Q11 and Q13 is the current flowing through the NMOS transistors Q4 and Q1 of the first current source and the PMOS transistors Q2 and Q13 and It is determined by the current ratio of the first current mirror circuit composed of Q5 and Q11.

ＰＭＯＳトランジスタＱ１５とＱ１７の入力差動対はカレントミラー回路を構成するＰＭＯＳトランジスタＱ１９、Ｑ７よりなる第２の電流源によりバイアスされ、ＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対の出力ドレイン電流は第２のカレントミラー回路（ＮＭＯＳトランジスタＱ１６とＱ２１及びＱ１８とＱ２０）により折り返されるので、出力部Ｑ２０、Ｑ２１の直流バイアス電流は第２の電流源のＰＭＯＳトランジスタＱ１９、Ｑ７を流れる電流とＮＭＯＳトランジスタＱ１６とＱ２１及びＱ１８とＱ２０で構成した第２のカレントミラー回路の電流比とで決定される。   The input differential pair of the PMOS transistors Q15 and Q17 is biased by a second current source consisting of PMOS transistors Q19 and Q7 constituting a current mirror circuit, and the output drain current of the differential pair of the PMOS transistors Q15 and Q17 is the second current source. Since it is folded by the current mirror circuit (NMOS transistors Q16 and Q21 and Q18 and Q20), the DC bias current of the outputs Q20 and Q21 is the current flowing through the PMOS transistors Q19 and Q7 of the second current source and the NMOS transistors Q16 and Q21 and It is determined by the current ratio of the second current mirror circuit composed of Q18 and Q20.

入力端子Ｔ１，Ｔ２間に供給され入力信号ＩＮ，ＩＮＸはプッシュプル構成の出力部で増幅されて出力端子Ｔ５、Ｔ６に取り出される差動出力の直流中点電位は負荷抵抗Ｒ３、Ｒ４とＬＰＦを介して抽出され、中点電位と基準のレファレンス電位ＶＣＭの誤差を検出するためのＮＭＯＳトランジスタＱ８、Ｑ１０からなる比較回路でこの中点電位とＶＣＭとが等しくなるようにＰＭＯＳ差動対(Ｑ１５Ｑ１７)をバイアスする第２の電流源を構成するＰＭＯＳトランジスタＱ１９、Ｑ７にバイアス電流が流れように成されている。   The input signals IN and INX supplied between the input terminals T1 and T2 are amplified at the output section of the push-pull configuration and taken out to the output terminals T5 and T6. The differential output DC midpoint potential is applied to the load resistors R3, R4 and LPF. In the comparison circuit comprising NMOS transistors Q8 and Q10 for detecting the error between the midpoint potential and the reference reference potential VCM, the PMOS differential pair (Q15Q17) is set so that the midpoint potential and VCM are equal. The bias current flows through the PMOS transistors Q19 and Q7 that constitute the second current source for biasing.

次に、本発明の差動入力差動出力型増幅回路の交流ゲインの決定法について説明する。ＰＭＯＳトランジスタＱ２とＱ５のゲートとドレイン間には抵抗Ｒ１、Ｒ２が設けられているので、ＮＭＯＳトランジスタＱ３、Ｑ８の入力差動対のバランスモードでのゲインはＮＭＯＳトランジスタＱ３、Ｑ８の入力差動対のＧｍとその抵抗Ｒ１、Ｒ２の抵抗値との積になる。更に、出力端に接続されたソース接地された出力部（ＮＭＯＳトランジスタＱ２０、Ｑ２１）で信号が増幅され信号が出力端子ＯＵＴ、ＯＵＴＸから出力される。   Next, a method for determining the AC gain of the differential input differential output type amplifier circuit of the present invention will be described. Since the resistors R1 and R2 are provided between the gates and drains of the PMOS transistors Q2 and Q5, the gain in the balance mode of the input differential pair of the NMOS transistors Q3 and Q8 is the input differential pair of the NMOS transistors Q3 and Q8. And the resistance value of the resistors R1 and R2. Furthermore, the signal is amplified by the output part (NMOS transistors Q20, Q21) grounded at the source connected to the output terminal, and the signal is output from the output terminals OUT, OUTX.

上述の図２で説明した従来構成によると出力部のソースフォロア型で構成したＮＭＯＳトランジスタＱ１３のゲートソース間の電圧Ｖｇｓは０，７Ｖ程度を必要とするが出力電圧は電源電圧Ｖの上限及び下限（レールツーレール）間の電圧値Ｖｃｃは（Ｖｃｃ−０．７Ｖ）となるが図１に示す構成では出力部をＰＭＯＳトランジスタＱ１１、Ｑ１３としたのでＶｇｓは０．１Ｖ程度でありレールツーレール出力は（Ｖｃｃ−０．１Ｖ）となって電源電圧Ｖｃｃを従来に比べて低くすることが出来る。   According to the conventional configuration described with reference to FIG. 2, the voltage Vgs between the gate and the source of the NMOS transistor Q13 configured as the source follower type of the output unit requires about 0.7V, but the output voltage is the upper and lower limits of the power supply voltage V. The voltage value Vcc between (rail-to-rail) is (Vcc-0.7V). However, in the configuration shown in FIG. 1, since the output part is PMOS transistors Q11 and Q13, Vgs is about 0.1V and rail-to-rail output. Becomes (Vcc-0.1V), and the power supply voltage Vcc can be lowered as compared with the prior art.

又、増幅回路の出力端を駆動するＦＥＴがＡＢ級にバイアスされているのでバイアス電流を削減でき、低消費電力の増幅回路を得ることが出来る。   Further, since the FET driving the output terminal of the amplifier circuit is biased to class AB, the bias current can be reduced, and an amplifier circuit with low power consumption can be obtained.

本発明の差動入力差動出力型増幅回路の１形態例を示す回路図である。It is a circuit diagram which shows one example of the differential input differential output type amplifier circuit of this invention. 従来の差動入力型増幅回路示す回路図である。It is a circuit diagram which shows the conventional differential input type amplifier circuit.

符号の説明Explanation of symbols

Ｑ１、Ｑ３、Ｑ４、Ｑ６、Ｑ８、Ｑ９、Ｑ１０、Ｑ１６，Ｑ１８、Ｑ２０、Ｑ２１・・ＮＭＯＳトランジスタ、 Ｑ２、Ｑ５、Ｑ７、Ｑ１１、Ｑ１３、Ｑ１５、Ｑ１７、Ｑ１９、Ｑ２０，Ｑ２１・・ＰＭＯＳトランジスタ、Ｑ１、Ｑ４・・第１の電源部、Ｑ８、Ｑ１０・・比較回路、Ｑ７、Ｑ１９、・・第２の電流源、Ｑ１１、Ｑ１３／Ｑ２０、Ｑ２１・・出力部   Q1, Q3, Q4, Q6, Q8, Q9, Q10, Q16, Q18, Q20, Q21, NMOS transistors, Q2, Q5, Q7, Q11, Q13, Q15, Q17, Q19, Q20, Q21, PMOS transistors, Q1, Q4 .. First power supply unit, Q8, Q10 .. Comparison circuit, Q7, Q19, .. Second current source, Q11, Q13 / Q20, Q21 .. Output unit

Claims (2)

入力にＮＭＯＳトランジスタとＰＭＯＳトランジスタの差動対が接続され、
該ＮＭＯＳトランジスタの差動対の共通に接続されたソースにバイアス電流を供給するＮＭＯＳトランジスタよりなる第１の電流源と、
上記ＮＭＯＳトランジスタの差動対の出力ドレイン電流をＰＭＯＳトランジスタで折り返す第１のカレントミラー回路と、
上記ＰＭＯＳトランジスタの差動対の出力ドレイン電流をＮＭＯＳトランジスタで折り返す第２のカレントミラー回路と、
上記第１のカレントミラー回路と上記第２のカレントミラー回路で折り返されたドレイン端子同士を接続して差動出力を得るように成したプッシュプル型出力回路と、
上記プッシュプル型出力回路の直流中点電圧を基準電圧と比較する比較回路と、
上記比較回路の比較出力に基づいて、コモンモードの帰還回路に入力して上記ＰＭＯＳトランジスタの差動対に定電流を供給する第２の電流源と、
を具備する、
ことを特徴とする差動入力差動出力型増幅回路。 A differential pair of NMOS and PMOS transistors is connected to the input,
A first current source comprising an NMOS transistor for supplying a bias current to a commonly connected source of the differential pair of NMOS transistors;
A first current mirror circuit that turns back an output drain current of the differential pair of NMOS transistors by a PMOS transistor;
A second current mirror circuit that turns back the output drain current of the differential pair of the PMOS transistors by an NMOS transistor;
A push-pull type output circuit configured to connect the drain terminals folded by the first current mirror circuit and the second current mirror circuit to obtain a differential output;
A comparison circuit for comparing the DC midpoint voltage of the push-pull type output circuit with a reference voltage;
A second current source for supplying a constant current to the differential pair of the PMOS transistors by inputting to the common mode feedback circuit based on the comparison output of the comparison circuit;
Comprising
A differential input / differential output type amplifier circuit. 前記ＮＭＯＳトランジスタの差動対と前記第１のカレントミラー回路を構成する１方のＰＭＯＳトランジスタのゲートドレイン間に抵抗を接続してなることを特徴とする請求項１記載の差動入力差動出力型増幅回路。   2. The differential input differential output according to claim 1, wherein a resistance is connected between the differential pair of the NMOS transistors and the gate drain of one of the PMOS transistors constituting the first current mirror circuit. Type amplifier circuit.

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