JP2005322845A - Semiconductor device, and manufacturing device thereof and manufacturing method thereof - Google Patents

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節男 中嶋
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device such as a thin film transistor whose leak current is reduced, and also to provide a device and method for manufacturing the device. <P>SOLUTION: The thin film transistor (TFT) 1 as the semiconductor device has a junction of an n<SP>+</SP>silicon thin film 6 as a 1st semiconductor film containing high-density impurities and a silicon thin film 5 as a 2nd semiconductor film, the silicon thin film 5 is formed of a laminate of the substantially intrinsic microcrystal silicon thin film 5a containing a crystal phase and at lease one amorphous silicon thin film 5b containing no crystal phase, and the n<SP>+</SP>silicon thin film 6 and the amorphous silicon thin film 5b are joined together as an amorphous film. The 2nd semiconductor film functions as an active layer. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、アクティブマトリックス基板等で用いられる薄膜トランジスタ等の半導体デバイスに係り、特に、リーク電流を低減できる半導体デバイスと、その製造装置、および製造方法に関する。   The present invention relates to a semiconductor device such as a thin film transistor used in an active matrix substrate or the like, and more particularly to a semiconductor device capable of reducing leakage current, a manufacturing apparatus thereof, and a manufacturing method.

従来、この種の半導体デバイスとしては、特許文献１に記載の薄膜トランジスタがある。この薄膜トランジスタは、ソース、ドレイン、チャネル領域を有し、少なくともチャネル領域がポリシリコンからなる半導体薄膜の一面にゲート絶縁膜を介してゲート電極が形成され、他面に左右端がそれぞれゲート電極よりチャネル方向に突出したチャネル保護膜が形成されており、ソース、ドレイン領域にそれぞれソース、ドレイン電極が接続されている。そして、半導体薄膜のチャネル領域の両側にｎ型またはｐ型半導体からなるソース領域およびドレイン領域を形成している。   Conventionally, as this type of semiconductor device, there is a thin film transistor described in Patent Document 1. This thin film transistor has a source, a drain, and a channel region. At least the channel region has a gate electrode formed on one surface of a semiconductor thin film made of polysilicon through a gate insulating film, and left and right ends are channeled from the gate electrode on the other surface, respectively. A channel protective film protruding in the direction is formed, and the source and drain electrodes are connected to the source and drain regions, respectively. A source region and a drain region made of an n-type or p-type semiconductor are formed on both sides of the channel region of the semiconductor thin film.

また、特許文献２に記載の薄膜トランジスタの製造方法は、基板上の半導体層に光照射をおこない半導体層の結晶化をおこなう第一の工程と、半導体層に水素プラズマ処理をおこなう第二の工程と、半導体層上にゲート絶縁膜を形成する第三の工程と、半導体層およびゲート絶縁膜層に酸素プラズマ処理を施す第四の工程を有している。そして、レーザー結晶化をおこなったポリシリコン膜にプラズマ処理を行なっている。
特開平９−１８６３３５号公報（［０００７］） 特開２００２−２３７６００号公報（［００１０］、［００３５］） Moreover, the manufacturing method of the thin-film transistor described in Patent Document 2 includes a first step in which the semiconductor layer on the substrate is irradiated with light to crystallize the semiconductor layer, and a second step in which the semiconductor layer is subjected to hydrogen plasma treatment. And a third step of forming a gate insulating film on the semiconductor layer and a fourth step of performing oxygen plasma treatment on the semiconductor layer and the gate insulating film layer. Then, plasma treatment is performed on the polysilicon film subjected to laser crystallization.
JP-A-9-186335 ([0007]) JP 2002-237600 A ([0010], [0035])

ところで、前記特許文献１に記載の薄膜トランジスタにおいては、アモルファスシリコンは移動度が低く、ＥＬ等の多くの電流を要求するデバイスでは実用化が困難であった。また、低温ポリシリコンを利用した薄膜トランジスタ（ＴＦＴ）は、アモルファスシリコンＴＦＴと比べ移動度は高いがアモルファスシリコンを成膜した後にレーザーアニール等の工程を付加する必要があり、コスト的に不都合であった。   By the way, in the thin film transistor described in Patent Document 1, amorphous silicon has low mobility, and it has been difficult to put it to practical use in devices that require a large amount of current such as EL. Thin film transistors (TFTs) using low-temperature polysilicon have higher mobility than amorphous silicon TFTs, but it is necessary to add a process such as laser annealing after forming amorphous silicon, which is inconvenient in terms of cost. .

さらに、前記のように形成されたアモルファスシリコンやポリシリコン等の薄膜は、結晶粒径が一般的に１００ｎｍより小さく、粒界欠陥を多く含む膜である。このような膜を一般のアモルファスシリコンＴＦＴの活性層に適用した場合、欠陥を介したトンネリング伝導等によりＴＦＴのオフ電流が下がらないという問題が発生する。前記の問題を回避するために、ポリシリコンＴＦＴ等で使用されるトップゲート型のＴＦＴ構造において、ゲートの側部にオフセットやＬＤＤ（ Light doped drain ）等、電界緩和領域を設ける必要があるが、構造的に複雑で、製造コストを引き上げる要因となっている。   Furthermore, a thin film such as amorphous silicon or polysilicon formed as described above is a film having a crystal grain size generally smaller than 100 nm and containing many grain boundary defects. When such a film is applied to an active layer of a general amorphous silicon TFT, there arises a problem that the off-current of the TFT does not decrease due to tunneling conduction through defects. In order to avoid the above problem, it is necessary to provide an electric field relaxation region such as an offset or LDD (Light doped drain) in the side portion of the gate in the top gate type TFT structure used in the polysilicon TFT or the like. It is structurally complex and is a factor that raises manufacturing costs.

本発明は、このような問題に鑑みてなされたものであって、その目的とするところは、別工程を付加することなく、コスト的に有利であり、ＴＦＴに使用したときボトムゲート型の構造を変えることなくリーク電流を低減できる半導体デバイスを提供することにある。また、結晶相を含む膜と、非晶質の膜とを成膜でき、前記の半導体デバイスを一連の工程で製造できる半導体デバイスの製造装置と、製造方法を提供することにある。   The present invention has been made in view of such problems, and the object of the present invention is to be advantageous in terms of cost without adding a separate process, and a bottom gate structure when used in a TFT. An object of the present invention is to provide a semiconductor device that can reduce leakage current without changing the current. Another object of the present invention is to provide a semiconductor device manufacturing apparatus and a manufacturing method capable of forming a film containing a crystalline phase and an amorphous film and manufacturing the semiconductor device in a series of steps.

前記目的を達成すべく、本発明に係る半導体デバイスは、不純物を含む第１の半導体膜と、該第１の半導体膜と接合する第２の半導体膜とを有し、第２の半導体膜は、結晶相を
含む薄膜と、結晶相を含まない少なくとも１つの非晶質の薄膜との積層体で構成され、第１の半導体膜と非晶質の薄膜とが接合していることを特徴とする。すなわち、第１の半導体膜と第２の半導体膜の結晶相を含む薄膜との間に非晶質の薄膜が介在している構造となっている。この半導体デバイスは、シリコン基板上に形成した薄膜トランジスタであることが好ましく、結晶相を含む薄膜から結晶相を含まない薄膜に連続して変化するように構成してもよい。 In order to achieve the above object, a semiconductor device according to the present invention includes a first semiconductor film containing an impurity and a second semiconductor film bonded to the first semiconductor film. And a laminated body of a thin film containing a crystalline phase and at least one amorphous thin film not containing a crystalline phase, wherein the first semiconductor film and the amorphous thin film are bonded. To do. In other words, an amorphous thin film is interposed between the first semiconductor film and the thin film including the crystal phase of the second semiconductor film. This semiconductor device is preferably a thin film transistor formed on a silicon substrate, and may be configured to continuously change from a thin film containing a crystalline phase to a thin film containing no crystalline phase.

前記のごとく構成された本発明の半導体デバイスは、第２の半導体膜の結晶相を含む実質的に真性な薄膜と、高濃度不純物を含む低抵抗の第１の半導体膜との間に、結晶相を含まない非晶質の薄膜を介在させることで粒界欠陥に基づくトンネル伝導を少なくしてリーク電流を低減することができる。また、この半導体デバイスを薄膜トランジスタ（ＴＦＴ）に使用すると、ボトムゲート型の構造を変えることなくオフ電流を下げることができ、特性の優れたＴＦＴを簡略な構成で達成でき、製造コストを引き下げることができる。   The semiconductor device of the present invention configured as described above includes a crystal between a substantially intrinsic thin film including the crystal phase of the second semiconductor film and a low-resistance first semiconductor film including a high concentration impurity. By interposing an amorphous thin film that does not contain a phase, tunnel conduction based on grain boundary defects can be reduced, and leakage current can be reduced. In addition, when this semiconductor device is used for a thin film transistor (TFT), the off-current can be reduced without changing the bottom-gate structure, a TFT having excellent characteristics can be achieved with a simple structure, and the manufacturing cost can be reduced. it can.

本発明に係る半導体デバイスの製造装置は、対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する装置であって、この装置は、電極の一方を備える処理部が複数並設され、複数の処理部に沿って被処理物を搬送させる搬送手段を備え、前記処理部ごとに電極間に印加する電界強度を変化させて結晶相を含む薄膜および／または結晶相を含まない非晶質の薄膜を形成することを特徴とする。電極間に印加する電圧はパルス状の電圧が好ましい。   A semiconductor device manufacturing apparatus according to the present invention manufactures a semiconductor device by supplying a source gas between opposing electrodes, applying a voltage between the electrodes, and forming a thin film on the surface of an object to be processed by chemical vapor deposition. The apparatus includes a plurality of processing units including one of the electrodes arranged in parallel, and includes a transport unit configured to transport the workpiece along the plurality of processing units, and is applied between the electrodes for each processing unit. A thin film containing a crystalline phase and / or an amorphous thin film not containing a crystalline phase is formed by changing the electric field strength. The voltage applied between the electrodes is preferably a pulsed voltage.

このように構成された半導体デバイスの製造装置によれば、複数の処理部の電極間に印加される電圧を変化させ複数の処理部の電界強度を変更することにより、あるいは複数の処理部の対向する電極間の距離を変えて電界強度を変更することにより、結晶質および／または非晶質の薄膜を成膜できるので、被処理物を複数の処理部に沿わせて搬送することにより、結晶相を含む薄膜や結晶相を含まない非晶質の薄膜を成膜した半導体デバイスを一連の処理工程で製造することができる。これにより、粒界欠陥が少なく、バンドギャップ不整合の小さい半導体デバイスを製造することができる。   According to the semiconductor device manufacturing apparatus configured as described above, the voltage applied between the electrodes of the plurality of processing units is changed to change the electric field strength of the plurality of processing units, or the opposing of the plurality of processing units. By changing the electric field strength by changing the distance between the electrodes, a crystalline and / or amorphous thin film can be formed. By transporting the object to be processed along a plurality of processing parts, A semiconductor device in which a thin film including a phase or an amorphous thin film not including a crystal phase is formed can be manufactured through a series of processing steps. Thereby, a semiconductor device with few grain boundary defects and a small band gap mismatch can be manufactured.

また、本発明に係る半導体デバイスの製造装置の他の態様は、対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する装置であって、前記電極の一方は、複数の電極要素から構成され、該複数の電極要素は、他方の電極との距離を各電極要素ごとに変更できるように構成されている。このように、電極の一方を複数の電極要素で構成し、電極要素と他方の電極との距離を変えて電界強度を変更することにより、結晶相を含む薄膜および／または結晶相を含まない非晶質の薄膜を形成することができる。   In another aspect of the semiconductor device manufacturing apparatus according to the present invention, a raw material gas is supplied between opposing electrodes, a voltage is applied between the electrodes, and a thin film is formed on the surface of the workpiece by chemical vapor deposition. An apparatus for forming and manufacturing a semiconductor device, wherein one of the electrodes is composed of a plurality of electrode elements, and the plurality of electrode elements are configured such that a distance from the other electrode can be changed for each electrode element Has been. In this way, one of the electrodes is composed of a plurality of electrode elements, and the electric field strength is changed by changing the distance between the electrode element and the other electrode, whereby a thin film containing a crystalline phase and / or a non-crystalline phase is contained. A crystalline thin film can be formed.

本発明に係る半導体デバイスの製造装置のさらに他の態様は、対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する装置であって、前記電極の一方は、他方の電極の対向面との距離が連続的に変化するように傾斜状態で配置されている。このように、電極の一方を、他方の電極との距離が連続的に変化するように傾斜状態で配置すると、電界強度が連続的に変化するため、結晶相を含む薄膜および結晶相を含まない非晶質の薄膜を連続して形成することができ、リーク電流の少ない半導体デバイスを製造することができる。   Still another aspect of the semiconductor device manufacturing apparatus according to the present invention is to supply a source gas between opposing electrodes and apply a voltage between the electrodes to form a thin film on the surface of the object to be processed by chemical vapor deposition. An apparatus for manufacturing a semiconductor device, wherein one of the electrodes is arranged in an inclined state so that the distance from the opposing surface of the other electrode changes continuously. In this way, when one of the electrodes is arranged in an inclined state so that the distance from the other electrode continuously changes, the electric field strength changes continuously, so that the thin film including the crystal phase and the crystal phase are not included. An amorphous thin film can be formed continuously, and a semiconductor device with little leakage current can be manufactured.

本発明に係る半導体デバイスの製造方法は、対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する方法であって、電極間に印加される電界強度を変化させて結晶相を含む薄膜および／または結晶相を含まない非晶質の薄膜を成膜することを特徴とする。前記化学気相成長法は大気圧近傍の圧力下で実施されることが好ましい。   The method of manufacturing a semiconductor device according to the present invention manufactures a semiconductor device by supplying a source gas between opposing electrodes and applying a voltage between the electrodes to form a thin film on the surface of an object to be processed by chemical vapor deposition. The method is characterized in that a thin film containing a crystalline phase and / or an amorphous thin film not containing a crystalline phase is formed by changing the electric field strength applied between the electrodes. The chemical vapor deposition method is preferably performed under a pressure near atmospheric pressure.

前記構成の半導体デバイスの製造方法によれば、電極に印加する電圧を変化させることで、あるいは電極間の距離を変えることで電界強度を変化させ、例えば結晶相を含む薄膜と結晶相を含まない非晶質の薄膜を成膜することができ、連続的に成膜することもできる。これにより、結晶相を含む薄膜と、結晶相を含まない非晶質の薄膜とを一連の工程で接合させることができ、結晶相を含む薄膜と、結晶相を含まない非晶質の薄膜とが厚さ方向に連続する半導体デバイスを形成することができる。大気圧近傍の圧力下で化学気相成長法を実施すると、減圧設備が不要となり好ましい。   According to the method for manufacturing a semiconductor device having the above-described configuration, the electric field strength is changed by changing the voltage applied to the electrodes or by changing the distance between the electrodes. For example, the thin film including the crystal phase and the crystal phase are not included. An amorphous thin film can be formed, and can also be formed continuously. Thereby, a thin film containing a crystalline phase and an amorphous thin film not containing a crystalline phase can be joined in a series of steps, and a thin film containing a crystalline phase and an amorphous thin film containing no crystalline phase It is possible to form a semiconductor device that is continuous in the thickness direction. When the chemical vapor deposition method is performed under a pressure in the vicinity of atmospheric pressure, a decompression facility is unnecessary, which is preferable.

本発明によれば、結晶相を含む実質的に真性な薄膜と、不純物を含む半導体膜との接合部での粒界欠陥を少なくできると共にバンドギャップの不整合を小さくでき、リーク電流を小さくすることができる。この半導体デバイスをＴＦＴに使用するとオフ電流を小さくすることができる。また、ボトムゲート型のＴＦＴの構造でオフ電流を下げることができるため、構造を簡略化することができ、コストアップを招くことがない。   According to the present invention, grain boundary defects at the junction between a substantially intrinsic thin film containing a crystal phase and a semiconductor film containing an impurity can be reduced, band gap mismatch can be reduced, and leakage current can be reduced. be able to. When this semiconductor device is used for a TFT, the off-current can be reduced. In addition, since the off-state current can be reduced with a bottom-gate TFT structure, the structure can be simplified and the cost is not increased.

以下、本発明に係る半導体デバイスの一実施形態を図面に基づき詳細に説明する。図１は、本実施形態に係る半導体デバイスとして薄膜トランジスタの断面図、図２は、薄膜トランジスタの他の実施形態の断面図である。   Hereinafter, an embodiment of a semiconductor device according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view of a thin film transistor as a semiconductor device according to this embodiment, and FIG. 2 is a cross-sectional view of another embodiment of the thin film transistor.

図１において、薄膜トランジスタ（ＴＦＴ）１は、被処理物であるガラス基板２の表面に積層された構造を有しており、基板２の表面に導電層、例えばクロム等の金属層でゲート電極３が形成され、その上に酸化シリコンやチッ化シリコン等のゲート絶縁膜４が形成されている。ゲート絶縁膜４の上には結晶相を含む薄膜として微結晶シリコン薄膜５ａが形成され、その上に結晶相を含まない薄膜としてアモルファスシリコン（ａ−Ｓｉ）薄膜５ｂが形成されている。実質的に真性である微結晶シリコン薄膜５ａとアモルファスシリコン薄膜５ｂにより、第２の半導体膜である活性層として機能するシリコン薄膜５が構成される。   In FIG. 1, a thin film transistor (TFT) 1 has a structure laminated on the surface of a glass substrate 2 that is an object to be processed. A gate electrode 3 is formed on the surface of the substrate 2 with a conductive layer, for example, a metal layer such as chromium. A gate insulating film 4 such as silicon oxide or silicon nitride is formed thereon. A microcrystalline silicon thin film 5a is formed on the gate insulating film 4 as a thin film containing a crystalline phase, and an amorphous silicon (a-Si) thin film 5b is formed thereon as a thin film containing no crystalline phase. The microcrystalline silicon thin film 5a and the amorphous silicon thin film 5b that are substantially intrinsic constitute the silicon thin film 5 that functions as an active layer that is the second semiconductor film.

アモルファスシリコン薄膜５ｂの上には、第１の半導体膜であるｎ型半導体としてｎ＋シリコン薄膜６，６が形成され、２つのｎ＋シリコン薄膜の上には、それぞれソース電極７とドレイン電極８が形成されている。なお、ｎ＋シリコン薄膜６，６は連結した状態で形成され、例えばソース電極７とドレイン電極８とを形成した後、これらの電極をマスクとしてエッチングで分割する等、適宜の手法を用いることができる。ｎ＋シリコン薄膜６は、電気的に低抵抗である高濃度不純物を含むシリコン薄膜である。 On the amorphous silicon thin film 5b, n + silicon thin films 6 and 6 are formed as n-type semiconductors which are first semiconductor films. On the two n + silicon thin films, a source electrode 7 and a drain electrode 8 are respectively formed. Is formed. The n + silicon thin films 6 and 6 are formed in a connected state. For example, after forming the source electrode 7 and the drain electrode 8, an appropriate technique may be used such as dividing by etching using these electrodes as a mask. it can. The n + silicon thin film 6 is a silicon thin film containing a high concentration impurity which is electrically low resistance.

前記のように構成されたＴＦＴ１は、不純物を含む第１の半導体膜であるｎ＋シリコン薄膜６，６と、結晶相を含む実質的に真性な微結晶シリコン薄膜５ａとの間に、結晶相を含まないアモルファスシリコン薄膜５ｂが形成され、ｎ＋シリコン薄膜６，６と非晶質のアモルファスシリコン薄膜５ｂとが接合し、アモルファスシリコン薄膜５ｂと微結晶シリコン薄膜５ａとが接合している。このように、ＴＦＴ１は、ｎ＋シリコン薄膜６，６と微結晶シリコン薄膜５ａとの接合部で、バンドギャップの不整合が小さい構造となっており、活性なシリコン薄膜は粒界欠陥が少ない薄膜で構成されている。これにより、欠陥を介したトンネリング伝導によるリーク電流を少なくできるため、ＴＦＴのオフ電流を小さくすることができる。 The TFT 1 configured as described above has a crystal phase between the n + silicon thin films 6 and 6 that are the first semiconductor film containing impurities and the substantially intrinsic microcrystalline silicon thin film 5a including the crystal phase. An amorphous silicon thin film 5b not containing silicon is formed, the n + silicon thin films 6 and 6 and the amorphous amorphous silicon thin film 5b are joined, and the amorphous silicon thin film 5b and the microcrystalline silicon thin film 5a are joined. Thus, the TFT 1 has a structure in which the mismatch of the band gap is small at the junction between the n + silicon thin films 6 and 6 and the microcrystalline silicon thin film 5a, and the active silicon thin film has few grain boundary defects. It consists of Thereby, the leakage current due to the tunneling conduction through the defect can be reduced, so that the off-current of the TFT can be reduced.

なお、薄膜トランジスタは、図２ａに示すＴＦＴ１Ａのように、チャネル部において、結晶相を含まないアモルファスシリコン薄膜５ｂをエッチング等で除去して分割してもよい。また、結晶相を含まない薄膜を１層のみ形成する実施形態を示したが、図２ｂに示す
ＴＦＴ１Ｂのように、結晶相を含む薄膜５ａとゲート絶縁膜４との間の界面にも結晶相を含まないアモルファスシリコン薄膜５ｃを設けるように構成してもよい。この例では、結晶相を含まない非晶質の薄膜が２層形成されている。 Note that the thin film transistor may be divided by removing the amorphous silicon thin film 5b that does not include a crystal phase by etching or the like in the channel portion as in the TFT 1A shown in FIG. 2a. Further, although an embodiment in which only one thin film containing no crystal phase is formed has been shown, the crystal phase is also present at the interface between the thin film 5a containing the crystal phase and the gate insulating film 4 as in the TFT 1B shown in FIG. Amorphous silicon thin film 5c that does not contain may be provided. In this example, two amorphous thin films not including a crystal phase are formed.

つぎに、前記の構造を有するＴＦＴを製造する半導体デバイスの製造装置Ｍについて、図３を参照して説明する。図３は、半導体デバイスの製造装置の要部構成図である。この製造装置Ｍは、対向する電極間に原料ガスを供給し、該電極間に電圧を印加させて化学気相成長（ＣＶＤ）法により被処理物の表面に薄膜を形成して半導体デバイスを製造する装置であり、この製造装置は電極の一方を備える処理ユニットが複数並設され、複数の処理ユニットに沿って基板２を搬送させる搬送機構１０を備えている。搬送機構は基板トレイ１０ａに基板２を載置して搬送する構成であり、基板トレイ１０ａが電極の一方を構成する接地電極として機能する。搬送機構１０は、例えば機械的な直動機構や、エアーシリンダ、油圧シリンダ等により基板トレイ１０ａを移動させて被処理物を電極の下方に搬送するものが好ましい。そして、製造装置Ｍは複数の処理ユニットごとに電極間に印加する電界強度を変化させることができる構成となっている。   Next, a semiconductor device manufacturing apparatus M for manufacturing the TFT having the above structure will be described with reference to FIG. FIG. 3 is a configuration diagram of a main part of the semiconductor device manufacturing apparatus. The manufacturing apparatus M supplies a source gas between opposing electrodes, applies a voltage between the electrodes, and forms a thin film on the surface of an object to be processed by a chemical vapor deposition (CVD) method to manufacture a semiconductor device. The manufacturing apparatus includes a plurality of processing units including one of the electrodes, and includes a transport mechanism 10 that transports the substrate 2 along the plurality of processing units. The transport mechanism is configured to place and transport the substrate 2 on the substrate tray 10a, and the substrate tray 10a functions as a ground electrode constituting one of the electrodes. The transport mechanism 10 is preferably one that transports the object to be processed below the electrodes by moving the substrate tray 10a by means of, for example, a mechanical linear motion mechanism, an air cylinder, a hydraulic cylinder, or the like. And the manufacturing apparatus M becomes a structure which can change the electric field strength applied between electrodes for every some processing unit.

以下、この製造装置Ｍで、前記したＴＦＴ１を製造する場合について説明する。製造装置Ｍは、予めゲート電極３が形成された被処理物であるガラス基板２上にゲート絶縁膜４を形成する第１処理ユニットＵ１と、第１処理ユニットＵ１で形成されたゲート絶縁膜上に微結晶シリコン薄膜５ａを形成する第２処理ユニットＵ２と、微結晶シリコン薄膜上にアモルファスシリコン薄膜５ｂを形成する第３処理ユニットＵ３と、さらにその上面にｎ＋シリコン薄膜６を形成する第４処理ユニットＵ４とを備えており、第１〜第４処理ユニットＵ１〜Ｕ４が一直線状に並設されている。 Hereinafter, the case where the above-described TFT 1 is manufactured by the manufacturing apparatus M will be described. The manufacturing apparatus M includes a first processing unit U1 that forms a gate insulating film 4 on a glass substrate 2 that is an object on which a gate electrode 3 is formed in advance, and a gate insulating film formed by the first processing unit U1. A second processing unit U2 for forming a microcrystalline silicon thin film 5a, a third processing unit U3 for forming an amorphous silicon thin film 5b on the microcrystalline silicon thin film, and a fourth forming an n + silicon thin film 6 on the upper surface thereof. The processing unit U4 is provided, and the first to fourth processing units U1 to U4 are arranged in a straight line.

第１〜第４処理ユニットＵ１〜Ｕ４の電極の下方を被処理物である基板２が基板トレイ１０ａにより搬送され、電極間に印加する電界強度を変化させて絶縁膜や、結晶相を含む薄膜および／または結晶相を含まない非晶質の薄膜等を大気圧近傍の圧力下で基板２の表面に順次形成してＴＦＴ１を製造する構成となっている。大気圧近傍の圧力とは、１００〜８００Ｔｏｒｒ（約１．３３３×１０4〜１０．６６４×１０4Ｐａ）の圧力であり、実際には圧力調整が容易で、かつ放電プラズマ処理に使用される装置が簡便となる、７００〜７８０Ｔｏｒｒ（約９．３３１×１０4〜１０．３９７×１０4Ｐａ）の圧力が好ましい。 A substrate 2 that is an object to be processed is transported by the substrate tray 10a below the electrodes of the first to fourth processing units U1 to U4, and the electric field strength applied between the electrodes is changed to change the insulating film and the thin film including the crystal phase. The TFT 1 is manufactured by sequentially forming an amorphous thin film or the like that does not include a crystalline phase on the surface of the substrate 2 under a pressure close to atmospheric pressure. The pressure near atmospheric pressure is a pressure of 100 to 800 Torr (about 1.333 × 10 4 to 10.664 × 10 4 Pa), and is actually easy to adjust the pressure and used for the discharge plasma treatment. A pressure of 700 to 780 Torr (about 9.331 × 10 4 to 10.9797 × 10 4 Pa), which makes the apparatus simple, is preferable.

第１〜第４処理ユニットＵ１〜Ｕ４は、基本的に同等の構成をしており、第１処理ユニットＵ１について詳細に説明する。搬送されるガラス基板２の上部には２つの電極１１，１２が位置しており、２つの電極間にガス供給源１３から原料ガス１が供給され、原料ガス１は２つの電極間を通って基板２に吹き付けられ、図において左右方向に分かれて基板２との間を流れて外周側の排気ダクト１４，１５から吸い込まれ、配管路１６を通して排気ポンプ１７に回収される構成である。第１の処理ユニットＵ１では絶縁膜を形成するため、ガス供給源１３から原料ガス１としてシラン（ＳｉＨ４）ガス、アンモニアガス、窒素ガス等を供給する。 The first to fourth processing units U1 to U4 have basically the same configuration, and the first processing unit U1 will be described in detail. Two electrodes 11 and 12 are positioned on the upper part of the glass substrate 2 to be conveyed, and the source gas 1 is supplied from the gas supply source 13 between the two electrodes, and the source gas 1 passes between the two electrodes. It is configured to be blown to the substrate 2, divided in the left-right direction in the drawing, flowed between the substrates 2, sucked from the exhaust ducts 14, 15 on the outer peripheral side, and collected by the exhaust pump 17 through the piping 16. In the first processing unit U1, in order to form an insulating film, silane (SiH 4 ) gas, ammonia gas, nitrogen gas or the like is supplied from the gas supply source 13 as the source gas 1.

基板２は他方の電極を構成する基板トレイ１０ａ上に載置され、２つの電極１１，１２に電源１８から例えばパルス状の電圧が供給されると共に基板トレイ１０ａが接地され、２つの電極と基板トレイとの間隔が放電空間となり、放電プラズマＰが発生する構成となっている。各電極１１，１２および基板トレイ１０ａは銅、アルミニウム等の金属単体、ステンレス、黄銅等の合金、金属間化合物等から構成される。電極１１、１２と、基板トレイ１０ａとの少なくとも一方の対向する面は固体誘電体で被覆されている。固体誘電体として、アルミナや、各種のセラミックス等を用いることができる。また、樹脂等のシート材等で電極表面を被覆してもよい。   The substrate 2 is placed on the substrate tray 10a constituting the other electrode, and, for example, a pulsed voltage is supplied from the power source 18 to the two electrodes 11 and 12, and the substrate tray 10a is grounded. The space between the tray becomes a discharge space and discharge plasma P is generated. Each of the electrodes 11 and 12 and the substrate tray 10a is made of a single metal such as copper or aluminum, an alloy such as stainless steel or brass, an intermetallic compound, or the like. At least one opposing surface of the electrodes 11 and 12 and the substrate tray 10a is covered with a solid dielectric. As the solid dielectric, alumina, various ceramics, or the like can be used. Moreover, you may coat | cover the electrode surface with sheet materials, such as resin.

電源１８は２つの電極１１，１２と基板トレイ１０ａ間にパルス状の電圧を印加するものであり、上方の電極にパルス状電圧を印加し、対向する下方の電極である基板トレイ１０ａを接地して電極間の間隙に放電を立たせるものである。パルス状の電圧は、例えば立上り時間及び立下り時間が１０μｓ以下、パルス継続時間は２００μｓ以下で、電界強度が１０〜１００ｋＶ／ｃｍ（１〜１０００ｋＶ／ｃｍ）、周波数は０．５ｋＨｚ以上であることが好ましい。   The power supply 18 applies a pulsed voltage between the two electrodes 11 and 12 and the substrate tray 10a, applies a pulsed voltage to the upper electrode, and grounds the substrate tray 10a, which is the lower electrode facing it. Thus, a discharge is generated in the gap between the electrodes. The pulse voltage is, for example, a rise time and a fall time of 10 μs or less, a pulse duration of 200 μs or less, an electric field strength of 10 to 100 kV / cm (1 to 1000 kV / cm), and a frequency of 0.5 kHz or more. Is preferred.

なお、電極１１，１２に印加される電圧はパルス状電圧が好ましいがこれに限らず、連続波の電圧でもよい。パルス状の電圧波形は、インパルス型の他に、方形波型、変調型、あるいは前記の波形を組み合わせた波形等の適宜の波形を用いることができる。また、電圧波形は、電圧印加が正負の繰り返しであるものの他に、正又は負のいずれかの極性側に電圧を印加する、いわゆる片波状の波形を用いてもよい。また、バイポーラ型の波形を用いてもよい。もちろん、一般的なサイン波である交流波形を用いてもよい。   The voltage applied to the electrodes 11 and 12 is preferably a pulsed voltage, but is not limited thereto, and may be a continuous wave voltage. As the pulse voltage waveform, an appropriate waveform such as a square wave type, a modulation type, or a combination of the above waveforms can be used in addition to the impulse type. Further, the voltage waveform may be a so-called one-wave waveform in which a voltage is applied to either the positive or negative polarity side, in addition to the voltage application repeating positive and negative. A bipolar waveform may also be used. Of course, an AC waveform that is a general sine wave may be used.

第２処理ユニットＵ２は、電極２１，２２を備えており、結晶相を含む膜である微結晶シリコン薄膜５ａを形成するため、原料ガス２としてシランガスと水素ガスを供給するガス供給源２３が設置されている。第２処理ユニットＵ２は第３処理ユニットＵ３との間に排気ダクト２５を備えており、この排気ダクトは配管路１６を通して排気ポンプ１７に接続されている。２つの電極２１，２２にパルス状の電圧を印加させる電源２６が設置されている。電源２６は電極２１，２２と基板トレイ１０ａに印加する電圧を調整できる構成となっている。   The second processing unit U2 includes electrodes 21 and 22, and a gas supply source 23 for supplying silane gas and hydrogen gas as the raw material gas 2 is installed to form the microcrystalline silicon thin film 5a that is a film including a crystal phase. Has been. The second processing unit U2 is provided with an exhaust duct 25 between itself and the third processing unit U3. This exhaust duct is connected to the exhaust pump 17 through the pipe line 16. A power supply 26 for applying a pulsed voltage to the two electrodes 21 and 22 is installed. The power source 26 is configured to adjust the voltage applied to the electrodes 21 and 22 and the substrate tray 10a.

第３処理ユニットＵ３は、電極３１，３２を備えており、結晶相を含まない薄膜であるアモルファスシリコン薄膜５ｂを形成するため、原料ガス３としてシランガスと水素ガスを供給するガス供給源３３が設置されている。第３処理ユニットＵ３は第４処理ユニットＵ４との間に排気ダクト３５を備えており、この排気ダクトは配管路１６を通して排気ポンプ１７に接続されている。２つの電極３１，３２にパルス状の電圧を印加させる電源３６が設置されている。電源３６は電極３１，３２と基板トレイ１０ａに印加する電圧を調整できる構成となっており、処理に合わせて調整する構成となっている。   The third processing unit U3 includes electrodes 31 and 32, and a gas supply source 33 that supplies silane gas and hydrogen gas as a raw material gas 3 is provided to form an amorphous silicon thin film 5b that is a thin film that does not include a crystal phase. Has been. The third processing unit U3 is provided with an exhaust duct 35 between itself and the fourth processing unit U4. This exhaust duct is connected to the exhaust pump 17 through the pipe line 16. A power supply 36 for applying a pulse voltage to the two electrodes 31 and 32 is installed. The power source 36 is configured to be able to adjust the voltage applied to the electrodes 31 and 32 and the substrate tray 10a, and is configured to be adjusted according to processing.

第４処理ユニットＵ４は、電極４１，４２を備えており、ｎ＋シリコン薄膜６を形成するため、原料ガス４としてシランガスと水素ガスおよびホスフィン（ＰＨ３）ガスを供給するガス供給源４３が設置されている。第４処理ユニットＵ４は排気ダクト４５を片側に備えており、この排気ダクトは配管路１６を通して排気ポンプ１７に接続されている。２つの電極４１，４２にパルス状の電圧を印加させる電源４６が設置されている。電源４６も電極４１，４２と基板トレイ１０ａに印加する電圧を、実施される処理に合わせて調整できる構成となっている。 The fourth processing unit U4 includes electrodes 41 and 42, and a gas supply source 43 that supplies silane gas, hydrogen gas, and phosphine (PH 3 ) gas as the raw material gas 4 is provided to form the n + silicon thin film 6. Has been. The fourth processing unit U <b> 4 includes an exhaust duct 45 on one side, and this exhaust duct is connected to the exhaust pump 17 through the pipe line 16. A power supply 46 for applying a pulse voltage to the two electrodes 41 and 42 is installed. The power supply 46 is also configured to be able to adjust the voltage applied to the electrodes 41 and 42 and the substrate tray 10a in accordance with the processing to be performed.

前記した複数の処理ユニットは、製造される半導体デバイスの処理数に合わせて所定数だけ設置され、各処理ユニットに供給される原料ガスや処理ガスも、成膜される膜質や処理に合わせて供給される構成となっている。また、各処理ユニットの間に配置される排気ダクトは、必要に応じて基板の搬送方向Ｘと直交する両側に配置するようにしてもよく、搬送方向と直交方向の両方に配置してもよい。各処理ユニットのガス供給源は基板の搬送に合わせて原料ガスを順次供給すると共に、電源から電圧を順次印加するように制御することが好ましい。   A plurality of the above-described processing units are installed in a predetermined number according to the number of processed semiconductor devices to be manufactured, and the source gas and processing gas supplied to each processing unit are also supplied in accordance with the film quality and processing to be formed. It becomes the composition which is done. Further, the exhaust ducts disposed between the processing units may be disposed on both sides orthogonal to the substrate transport direction X as necessary, or may be disposed in both the transport direction and the orthogonal direction. . The gas supply source of each processing unit is preferably controlled so as to sequentially supply the source gas in accordance with the transport of the substrate and to sequentially apply the voltage from the power source.

前記の如く構成された本実施形態の半導体デバイスとしてＴＦＴの製造方法について以下に説明する。ＴＦＴの製造装置Ｍの基板トレイ１０ａに基板２を載置固定し、搬送機構１０により第１処理ユニットＵ１に基板２を搬送する。なお、基板２の表面には図示して
いない工程でゲート電極３が形成されている。ゲート電極３は、アルミニウムやクロム等の金属薄膜をスパッタリング等で形成し、パターニングして所定の形状の電極とする。 A method for manufacturing a TFT as the semiconductor device of the present embodiment configured as described above will be described below. The substrate 2 is placed and fixed on the substrate tray 10a of the TFT manufacturing apparatus M, and the substrate 2 is transported to the first processing unit U1 by the transport mechanism 10. A gate electrode 3 is formed on the surface of the substrate 2 by a process not shown. For the gate electrode 3, a metal thin film such as aluminum or chromium is formed by sputtering or the like, and patterned to form an electrode having a predetermined shape.

第１処理ユニットＵ１の２つの電極１１，１２の中央部に原料ガス１を供給し、２つの電極と基板トレイ１０ａとの間にパルス状の第１の電圧を印加すると、基板２の表面に放電プラズマＰが吹き付けられ、チッ化シリコン等のゲート絶縁膜４が形成される。第１処理ユニットＵ１を通過する間に、基板２の表面には所定の厚さのゲート絶縁膜４が均一に堆積して形成される。処理後の原料ガス１は排気ダクト１４，１５で吸引され、排気ポンプ１７を通して回収され処理される。   When the source gas 1 is supplied to the central part of the two electrodes 11 and 12 of the first processing unit U1 and a first pulse voltage is applied between the two electrodes and the substrate tray 10a, the surface of the substrate 2 is applied. Discharge plasma P is sprayed to form a gate insulating film 4 such as silicon nitride. While passing through the first processing unit U1, a gate insulating film 4 having a predetermined thickness is uniformly deposited on the surface of the substrate 2. The treated raw material gas 1 is sucked through the exhaust ducts 14 and 15, collected through the exhaust pump 17 and processed.

第１処理ユニットＵ１を通過して基板２の表面にゲート絶縁膜４が形成されたあと、基板２は第２処理ユニットＵ２に搬送される。第２処理ユニットＵ２では、ガス供給源２３から原料ガス２としてシランガスを所定流量で供給し、水素ガスを所定流量で供給し、電源２６からパルス状の第２の電圧を印加すると、結晶相を含む薄膜として微結晶シリコン薄膜５ａがゲート絶縁膜４の上面に形成される。第２処理ユニットＵ２でも、処理後の原料ガス２は排気ダクト１５，２５で吸引され、排気ポンプ１７で回収され処理される。   After the gate insulating film 4 is formed on the surface of the substrate 2 through the first processing unit U1, the substrate 2 is transferred to the second processing unit U2. In the second processing unit U2, when the silane gas is supplied from the gas supply source 23 as the raw material gas 2 at a predetermined flow rate, the hydrogen gas is supplied at the predetermined flow rate, and the pulsed second voltage is applied from the power source 26, the crystal phase is changed. A microcrystalline silicon thin film 5 a is formed on the upper surface of the gate insulating film 4 as a thin film. Also in the second processing unit U2, the processed raw material gas 2 is sucked in the exhaust ducts 15 and 25 and recovered and processed by the exhaust pump 17.

第２処理ユニットＵ２を通過して基板２の表面に微結晶シリコン薄膜５ａが形成されたあと、基板２は第３処理ユニットＵ３に搬送される。第３処理ユニットＵ３では、ガス供給源３３から原料ガス３としてシランガスを所定流量で供給し、水素ガスを所定流量で供給し、電源３６からパルス状の第３の電圧を印加すると、結晶相を含まない薄膜であるアモルファスシリコン薄膜５ｂが微結晶シリコン薄膜５ａの上面に形成される。このように、各処理ユニットで印加される電圧を変更して電界強度を変えることにより、ガスの解離率が異なるため結晶相を含まない非晶質および／または結晶相を含む微結晶質の薄膜を形成できるものと考えられる。   After passing through the second processing unit U2 and the microcrystalline silicon thin film 5a is formed on the surface of the substrate 2, the substrate 2 is transferred to the third processing unit U3. In the third processing unit U3, when the silane gas is supplied from the gas supply source 33 as the raw material gas 3 at a predetermined flow rate, the hydrogen gas is supplied at the predetermined flow rate, and the pulsed third voltage is applied from the power source 36, the crystal phase is changed. An amorphous silicon thin film 5b which is a thin film not included is formed on the upper surface of the microcrystalline silicon thin film 5a. In this way, by changing the electric field strength by changing the voltage applied in each processing unit, the dissociation rate of the gas is different, so that the amorphous and / or microcrystalline thin film containing the crystalline phase does not contain the crystalline phase. Can be formed.

第３処理ユニットＵ３を通過して基板２の表面にアモルファスシリコン薄膜５ｂが形成されたあと、基板２は第４処理ユニットＵ４に搬送される。第４処理ユニットＵ４では、ガス供給源４３から原料ガス４としてシランガスと水素ガスおよびホスフィン（ＰＨ３）ガスが供給され、電源４６からパルス状の第４の電圧を印加すると、ｎ＋シリコン薄膜６がアモルファスシリコン薄膜５ｂの上面に形成される。このように、一連の処理により、ＴＦＴ１を構成するゲート絶縁膜４、微結晶シリコン薄膜５ａ、アモルファスシリコン薄膜５ｂ、ｎ＋シリコン薄膜６を順次成膜することができる。すなわち、並設された複数の処理ユニットの原料ガスを変えると共に、印加される電圧を調整することにより、一連の処理で各種の薄膜を形成することができる。 After passing through the third processing unit U3 and forming the amorphous silicon thin film 5b on the surface of the substrate 2, the substrate 2 is transferred to the fourth processing unit U4. In the fourth processing unit U4, when a silane gas, a hydrogen gas, and a phosphine (PH 3 ) gas are supplied from the gas supply source 43 as the raw material gas 4 and a pulsed fourth voltage is applied from the power supply 46, the n + silicon thin film 6 Is formed on the upper surface of the amorphous silicon thin film 5b. Thus, the gate insulating film 4, the microcrystalline silicon thin film 5a, the amorphous silicon thin film 5b, and the n + silicon thin film 6 constituting the TFT 1 can be sequentially formed by a series of processes. That is, various thin films can be formed by a series of processes by changing the source gas of a plurality of processing units arranged in parallel and adjusting the applied voltage.

第３処理ユニットＵ３、第４処理ユニットＵ４でも、処理後の原料ガスは排気ダクト２５，３５，４５で吸引され、排気ポンプ１７を通して回収処理される。各処理ユニットＵ１〜Ｕ４では、原料ガスの供給と排出がバランスされ、処理ユニット間での異なる原料ガスによるガスコンタミを防ぐことができる。このようなガスコンタミの防止は、ガス分子の平均自由工程の大きい真空プロセスでは不可能であり、大気圧近傍の圧力下で成膜が可能な本製造装置Ｍにより可能となる。この製造装置Ｍを用いることで、半導体デバイスを高い生産性で製造することができる。   Also in the third processing unit U3 and the fourth processing unit U4, the processed raw material gas is sucked in the exhaust ducts 25, 35, and 45 and recovered through the exhaust pump 17. In each of the processing units U1 to U4, supply and discharge of the raw material gas are balanced, and gas contamination due to different raw material gases between the processing units can be prevented. Prevention of such gas contamination is impossible in a vacuum process having a large mean free path of gas molecules, and can be achieved by the present manufacturing apparatus M capable of forming a film under a pressure near atmospheric pressure. By using this manufacturing apparatus M, a semiconductor device can be manufactured with high productivity.

この後、ＴＦＴ１の上部に、図示していない別の工程で保護膜やＩＴＯ膜を成膜することにより、液晶表示装置に使用するアクティブマトリックス基板や、ＥＬ用の基板を製造することができる。また、このようにして形成された半導体デバイスは、他の半導体装置に適用できることは勿論である。   Thereafter, an active matrix substrate used for a liquid crystal display device or a substrate for EL can be manufactured by forming a protective film or an ITO film on the TFT 1 in another process (not shown). Of course, the semiconductor device formed in this way can be applied to other semiconductor devices.

このように形成された本実施形態のＴＦＴ１，１Ａは、前記のとおり、第１の半導体膜
であるｎ＋シリコン薄膜６と第２の半導体膜である結晶相を含む微結晶膜５ａとの間に、結晶相を含まない非晶質の薄膜５ｂが介在している構造となっており、バンドギャップ不整合の小さい接合構造で、粒界欠陥が少ない構造となっている。これにより、欠陥を介したトンネリング伝導によるリーク電流を小さくすることができ、ＴＦＴのオフ電流を下げることができる。 As described above, the TFTs 1 and 1A of the present embodiment formed in this way are between the n + silicon thin film 6 that is the first semiconductor film and the microcrystalline film 5a that includes the crystal phase that is the second semiconductor film. In addition, an amorphous thin film 5b that does not contain a crystal phase is interposed, and a junction structure with a small band gap mismatch and a structure with few grain boundary defects. Thereby, the leakage current due to the tunneling conduction through the defect can be reduced, and the off-current of the TFT can be reduced.

本発明の他の実施形態を図４，５に基づき詳細に説明する。図４は本発明に係る半導体デバイスの製造装置の他の実施形態を示す要部構成図、図５はさらに他の実施形態を示す要部構成図である。なお、この実施形態は前記した実施形態に対し、放電空間を形成する対向する電極の一方は複数の電極要素から構成され、この電極要素と他方の電極との距離を各電極要素ごとに変更できるように構成されていることを特徴とする。そして、他の実質的に同等の構成については同じ符号を付して詳細な説明は省略する。   Another embodiment of the present invention will be described in detail with reference to FIGS. FIG. 4 is a main part configuration diagram showing another embodiment of the semiconductor device manufacturing apparatus according to the present invention, and FIG. 5 is a main part configuration diagram showing still another embodiment. Note that this embodiment is different from the above-described embodiment in that one of the opposing electrodes forming the discharge space is composed of a plurality of electrode elements, and the distance between this electrode element and the other electrode can be changed for each electrode element. It is comprised as follows. Other substantially equivalent configurations are denoted by the same reference numerals, and detailed description thereof is omitted.

図４において、製造装置Ｍ１は対向する電極のうち、上方の電極が２対の電極要素を備えて構成されている。１対の電極５０，５０は対向する接地電極である基板トレイ１０ａとの距離Ｈ１が大きく設定され、他の対の電極５１、５１は対向する接地電極である基板トレイ１０ａとの距離Ｈ２が小さく設定されている。４つの電極には電源５２から共通する電圧のパルス状電圧が印加され、各電極と基板２との間に放電プラズマＰが形成される。各対の電極の中央部には、ガス供給源５３，５４から原料ガスがそれぞれ供給される。原料ガスが同じときには１つのガス供給源としてもよい。原料ガスは処理後に排気ダクト５５で吸引されて回収排気される。基板２は図示していない搬送機構で基板トレイ１０ａによりＸ方向に搬送される。   In FIG. 4, the manufacturing apparatus M <b> 1 is configured such that, of the opposing electrodes, the upper electrode includes two pairs of electrode elements. One pair of electrodes 50 and 50 is set to have a large distance H1 from the substrate tray 10a that is the opposing ground electrode, and the other pair of electrodes 51 and 51 is small to have a distance H2 from the substrate tray 10a that is the opposing ground electrode. Is set. A pulse voltage of a common voltage is applied to the four electrodes from the power supply 52, and a discharge plasma P is formed between each electrode and the substrate 2. Source gases are supplied from gas supply sources 53 and 54 to the center of each pair of electrodes. When the source gas is the same, one gas supply source may be used. The raw material gas is sucked and exhausted by the exhaust duct 55 after processing. The substrate 2 is transported in the X direction by the substrate tray 10a by a transport mechanism (not shown).

このように構成された製造装置Ｍ１は、１対の電極５０，５０側では電極間距離が大きく電界強度が小さいため結晶相を含まない非晶質の薄膜の成膜がなされる。また、他の対の電極５１、５１側では電極間距離が小さく電界強度が大きいため結晶相を含む微結晶薄膜の成膜がなされる。したがって、基板２をＸ方向に搬送すると、先ず電極５０側で結晶相を含まない薄膜が形成され、次いで電極５１側で結晶相を含まない薄膜の上に、結晶相を含む薄膜が積層されて形成される。   The manufacturing apparatus M1 configured in this manner forms an amorphous thin film that does not include a crystal phase because the distance between the electrodes is large and the electric field strength is small on the pair of electrodes 50 and 50 side. Further, since the distance between the electrodes is small and the electric field strength is large on the other pair of electrodes 51 and 51 side, a microcrystalline thin film including a crystal phase is formed. Therefore, when the substrate 2 is transported in the X direction, a thin film that does not include a crystalline phase is first formed on the electrode 50 side, and then a thin film that includes a crystalline phase is laminated on the thin film that does not include a crystalline phase on the electrode 51 side. It is formed.

また、図５に示す製造装置Ｍ２では、対向する電極のうち、上方の電極６０，６１が複数の電極要素６０ａ〜６０ｆと、６１ａ〜６１ｆとを備えて構成されている。各電極要素は図示していない調整機構により上下動可能に支持されており、対向する下方の電極である基板トレイ１０ａからの距離を変更できる構成となっている。図示の実施形態では、左方の電極６０と基板トレイ１０ａとの距離は小さく一定に設定され、右方の電極６１は右にいくに従って電極要素と基板トレイとの距離が徐々に大きくなるように設定されている。そして、各電極要素には、電源６２から一定の電圧が印加されるように構成されている。電極６０，６１間にはガス供給源６３から原料ガスが供給され、基板２に吹き付けられて分流し排気ダクト６５から吸引される構成となっている。   Moreover, in the manufacturing apparatus M2 shown in FIG. 5, the upper electrodes 60 and 61 among the opposing electrodes are configured to include a plurality of electrode elements 60a to 60f and 61a to 61f. Each electrode element is supported by an adjustment mechanism (not shown) so as to be movable up and down, and is configured such that the distance from the substrate tray 10a, which is an opposing lower electrode, can be changed. In the illustrated embodiment, the distance between the left electrode 60 and the substrate tray 10a is set to be small and constant, and the distance between the electrode element and the substrate tray is gradually increased as the right electrode 61 is moved to the right. Is set. Each electrode element is configured so that a constant voltage is applied from the power source 62. A raw material gas is supplied between the electrodes 60 and 61 from a gas supply source 63, blown onto the substrate 2, is divided, and is sucked from the exhaust duct 65.

このように構成された電極構造では、上方の電極要素を有する電極６０，６１に電源６２から電圧を印加すると、電極６０，６１と他方の電極である基板トレイ１０ａとの距離に応じて電界強度が異なる放電プラズマＰが発生する。すなわち、距離の小さい電極６０では電界強度が大きくなり、電極６１側では距離が徐々に大きくなるにつれて電界強度が小さくなる。したがって、電界強度の大きい電極６０と基板トレイ１０ａとの間では結晶相を含む微結晶膜が形成され、電界強度が徐々に小さくなる電極要素６１ａ〜６１ｆと基板トレイ１０ａとの間では、徐々に結晶相が少なくなり、最終的に結晶相を含まない非晶質の薄膜が形成される。   In the electrode structure configured as described above, when a voltage is applied from the power source 62 to the electrodes 60 and 61 having the upper electrode elements, the electric field strength is determined according to the distance between the electrodes 60 and 61 and the substrate tray 10a as the other electrode. Discharge plasmas P having different values are generated. That is, the electric field strength increases at the electrode 60 having a small distance, and the electric field strength decreases at the electrode 61 side as the distance gradually increases. Therefore, a microcrystalline film including a crystal phase is formed between the electrode 60 having a high electric field strength and the substrate tray 10a, and gradually between the electrode elements 61a to 61f and the substrate tray 10a, where the electric field strength gradually decreases. The crystalline phase is reduced, and finally an amorphous thin film not including the crystalline phase is formed.

この製造装置Ｍ２は、複数の電極要素を有する電極６０，６１と基板トレイ１０ａとの
距離が基板２の搬送方向Ｘに沿って徐々に大きくなるため、基板２上には微結晶膜から徐々に結晶相が少なくなって非晶質膜となるように成膜される。なお、電極の距離を最初に大きく、徐々に小さくなるように設定することにより、非晶質膜から微結晶質の膜へ徐々に変化させた薄膜を形成することもできる。 In this manufacturing apparatus M2, since the distance between the electrodes 60 and 61 having a plurality of electrode elements and the substrate tray 10a gradually increases along the transport direction X of the substrate 2, the microcrystalline film is gradually formed on the substrate 2. The film is formed so as to be an amorphous film with less crystal phase. Note that a thin film can be formed by gradually changing the distance from the amorphous film to the microcrystalline film by setting the distance between the electrodes to be initially large and gradually small.

本発明のさらに他の実施形態を図６に基づいて詳細に説明する。図６は本発明に係る半導体デバイスの製造装置のさらに他の実施形態を示す要部構成図である。なお、この実施形態は前記した実施形態に対し、放電によるプラズマ空間を形成するべく対向する電極の一方は他方の電極の対向面との距離が連続的に変化するように傾斜状態で配置されていることを特徴とする。そして、他の実質的に同等の構成については同じ符号を付して詳細な説明は省略する。   Still another embodiment of the present invention will be described in detail with reference to FIG. FIG. 6 is a main part configuration diagram showing still another embodiment of the semiconductor device manufacturing apparatus according to the present invention. In this embodiment, in contrast to the above-described embodiment, one of the opposing electrodes is arranged in an inclined state so that the distance from the opposing surface of the other electrode changes continuously to form a plasma space by discharge. It is characterized by being. Other substantially equivalent configurations are denoted by the same reference numerals, and detailed description thereof is omitted.

図６において、製造装置Ｍ３は上方の電極は、下方の電極との距離が連続的に変化するように傾斜状態で配置されている。すなわち、下方の電極は基板２を搬送する基板トレイ１０ａであり、上方の電極７０，７１は基板トレイ１０ａとの距離が徐々に変化するように、対向する面である下面が傾斜面となっている。図示の例では、２つの電極７０，７１の中央から原料ガスが供給され、電極は図において左方が低く、右方が高い傾斜面となっている。この構成により、電極７０の左方位置では電極間距離Ｈ３が小さく、電界強度が大きい構成であり、電極７１の右方位置では電極間距離Ｈ４が大きく、電界強度が小さい構成となっている。上下の対向する電極間には電源７２から一定の電圧が供給される構成であり、電極７０，７１間にガス供給源７３から原料ガスが供給され、処理済みの原料ガスは排気ダクト７５から吸引されて排気される。   In FIG. 6, in the manufacturing apparatus M3, the upper electrode is disposed in an inclined state so that the distance from the lower electrode continuously changes. In other words, the lower electrode is a substrate tray 10a that transports the substrate 2, and the upper electrodes 70 and 71 are inclined so that the lower surfaces that face each other are inclined so that the distance from the substrate tray 10a gradually changes. Yes. In the illustrated example, the source gas is supplied from the center of the two electrodes 70 and 71, and the electrode has an inclined surface having a lower left side and a higher right side in the drawing. With this configuration, the interelectrode distance H3 is small and the electric field strength is large at the left position of the electrode 70, and the interelectrode distance H4 is large and the electric field strength is small at the right position of the electrode 71. A constant voltage is supplied from the power source 72 between the upper and lower electrodes, the source gas is supplied from the gas supply source 73 between the electrodes 70 and 71, and the processed source gas is sucked from the exhaust duct 75. And exhausted.

この実施形態の製造装置Ｍ３で、シリコン薄膜を形成すると、基板２を左方から右方にＸ方向に搬送することにより、先ず左方位置では電界強度が大きいため微結晶膜を形成できる。そして、基板２を右方に搬送するに従って電界強度が小さくなるため徐々に結晶相が少なくなり、右方位置では非晶質のシリコン薄膜が形成される。このようにして成膜された基板２上のシリコン薄膜は、下層が結晶相であり、上方に行くにつれて徐々に結晶相が少なくなり、最上面は非晶質のシリコン薄膜となっている。   When the silicon thin film is formed by the manufacturing apparatus M3 of this embodiment, the microcrystalline film can be formed because the substrate 2 is transported in the X direction from the left to the right so that the electric field strength is high at the left position. As the substrate 2 is transported to the right, the electric field strength decreases, so that the crystal phase gradually decreases, and an amorphous silicon thin film is formed at the right position. The silicon thin film on the substrate 2 formed in this manner has a crystalline phase in the lower layer, the crystalline phase gradually decreases in the upward direction, and the uppermost surface is an amorphous silicon thin film.

このようにして基板２上に形成されたシリコン薄膜をＴＦＴ１，１Ａに使用すると、シリコン薄膜は微結晶膜から非晶質膜と連続的に変化させることができ、微結晶膜中の結晶粒径は１０ｎｍ程度以下の小さな粒子径となり、粒界欠陥の少ない構造とすることができる。このため、欠陥を介したトンネリング伝導によるリーク電流を小さくでき、このＴＦＴ１，１Ａを液晶表示装置等に使用したときにオフ電流を小さくでき、コントラストを高めた高品質の表示が可能となる。   When the silicon thin film thus formed on the substrate 2 is used for the TFTs 1 and 1A, the silicon thin film can be continuously changed from the microcrystalline film to the amorphous film, and the crystal grain size in the microcrystalline film can be changed. Has a small particle diameter of about 10 nm or less, and can have a structure with few grain boundary defects. For this reason, the leakage current due to the tunneling conduction through the defect can be reduced, and when the TFT1, 1A is used in a liquid crystal display device or the like, the off-current can be reduced, and high-quality display with enhanced contrast is possible.

図２に示す製造装置Ｍを使用して、ＴＦＴ１を製造する。ガラス基板２として、コーニング１７３７（厚さ０．７ｍｍ）を使用し、基板のサイズは２００×２００ｍｍとする。まず、ガラス基板２の表面にゲート電極３を形成する。本実施例では、クロムを３０００Å、スパッタリングで成膜し、ウェットエッチングでパターニングしてゲート電極３を作製する。   The TFT 1 is manufactured using the manufacturing apparatus M shown in FIG. Corning 1737 (thickness 0.7 mm) is used as the glass substrate 2 and the size of the substrate is 200 × 200 mm. First, the gate electrode 3 is formed on the surface of the glass substrate 2. In this embodiment, the gate electrode 3 is manufactured by forming a film of 3000 chrome by sputtering and patterning it by wet etching.

ゲート電極３を形成したガラス基板２を、製造装置Ｍの基板トレイ１０ａ上に載置固定し、第１処理ユニットＵ１でゲート電極３の上に、常圧プラズマＣＶＤを使用し、ガス供給源１３から原料ガス１としてＳｉＨ４ガスを１０ｓｃｃｍ、ＮＨ３ガスを５０ｓｃｃｍ、Ｎ２ガスを１ＳＬＭ供給し、電源１８から電極１１，１２に放電電圧を１２ｋＶ印加してゲート絶縁膜４を２０００Å、形成する。 The glass substrate 2 on which the gate electrode 3 is formed is placed and fixed on the substrate tray 10a of the manufacturing apparatus M, the atmospheric pressure plasma CVD is used on the gate electrode 3 in the first processing unit U1, and the gas supply source 13 is used. The source gas 1 is supplied with 10 sccm of SiH 4 gas, 50 sccm of NH 3 gas, and 1 SLM of N 2 gas, and a discharge voltage of 12 kV is applied from the power source 18 to the electrodes 11 and 12 to form a gate insulating film 4 having a thickness of 2000 mm.

このあと、常圧プラズマＣＶＤを使用して、第２処理ユニットＵ２でゲート絶縁膜４の上面に結晶相を含む微結晶シリコン薄膜５ａを形成する。すなわち、ガス供給源２３から原料ガス２として、ＳｉＨ４ガスを１０ｓｃｃｍ、Ｈ２ガスを２ＳＬＭ供給し、電源２６から放電電圧を１２ｋＶ印加して微結晶シリコン薄膜５ａを１０００Å、形成する。つぎに、第３処理ユニットＵ３で結晶相を含まないアモルファスシリコン薄膜５ｂを、原料ガス３としてＳｉＨ４ガスを１００ｓｃｃｍ、Ｈ２ガスを１ＳＬＭ供給し、放電電圧を１０ｋＶ印加して１０００Å、形成する。この処理により、活性層として機能する第２の半導体膜であるシリコン薄膜５を形成する。 Thereafter, the microcrystalline silicon thin film 5a including the crystal phase is formed on the upper surface of the gate insulating film 4 in the second processing unit U2 by using atmospheric pressure plasma CVD. That is, 10 sccm of SiH 4 gas and 2 SLM of H 2 gas are supplied from the gas supply source 23 as the raw material gas 2, and a discharge voltage of 12 kV is applied from the power source 26 to form 1000 μm of the microcrystalline silicon thin film 5 a. Next, an amorphous silicon thin film 5b containing no crystal phase is formed in the third processing unit U3 by supplying 100 sccm of SiH 4 gas and 1 SLM of H 2 gas as the source gas 3 and applying a discharge voltage of 10 kV to 1000 liters. By this treatment, a silicon thin film 5 which is a second semiconductor film functioning as an active layer is formed.

さらに、第４処理ユニットＵ４でｎ＋シリコン薄膜６を、原料ガス４としてＳｉＨ４ガスを１００ｓｃｃｍ、Ｈ２ガスを１ＳＬＭ、ＰＨ３ガスを１ｓｃｃｍ供給し、放電電圧を７ｋＶ印加して５００Å、形成する。前記の常圧プラズマＣＶＤ処理は、総て基板温度を３００℃とし、ガラス基板２を搬送機構１０で連続的に移動させ積層膜として一括成膜する。このように、製造装置Ｍでは、第１処理ユニットＵ１から第４処理ユニットＵ４まで順次搬送しながら、ゲート絶縁膜４、微結晶シリコン薄膜５ａ、アモルファスシリコン薄膜５ｂ、ｎ＋シリコン薄膜６を一括して成膜することができる。 Further, in the fourth processing unit U4, an n + silicon thin film 6 is formed as a raw material gas 4 by supplying 100 sccm of SiH 4 gas, 1 SLM of H 2 gas, and 1 sccm of PH 3 gas, and applying a discharge voltage of 7 kV to form 500 liters. . In the atmospheric pressure plasma CVD process, the substrate temperature is set to 300 ° C., and the glass substrate 2 is continuously moved by the transport mechanism 10 to form a film as a laminated film. As described above, in the manufacturing apparatus M, the gate insulating film 4, the microcrystalline silicon thin film 5a, the amorphous silicon thin film 5b, and the n + silicon thin film 6 are collectively conveyed while being sequentially transferred from the first processing unit U1 to the fourth processing unit U4. To form a film.

つぎに、図示していない工程で、ｎ＋シリコン薄膜６の上面にソース電極７とドレイン電極８を形成する。この電極の形成に際し、ゲート絶縁膜４を残して、ＴＦＴ１に対応して微結晶シリコン薄膜５ａ、アモルファスシリコン薄膜５ｂ、ｎ＋シリコン薄膜６及び電極を構成する導体層が積層されたＳｉアイランドをドライエッチングで形成すると好ましい。この処理により、ＴＦＴ１のゲート電極３の上部に、ゲート電極より幅の広いＳｉアイランドが形成される。そして、導体層をエッチング等で分割してソース電極７、ドレイン電極８を形成する。このソース電極７とドレイン電極８をマスクに、ＴＦＴ１のチャネル部（ｎ＋シリコン薄膜６の露出部）をエッチングで除去する。このようにして形成されたＴＦＴ１は、微結晶シリコン薄膜５ａ中の結晶粒径は約１０ｎｍ程度であり、粒界欠陥の少ない膜質のシリコン薄膜５が得られた。 Next, a source electrode 7 and a drain electrode 8 are formed on the upper surface of the n + silicon thin film 6 in a process not shown. When forming this electrode, the Si island in which the microcrystalline silicon thin film 5a, the amorphous silicon thin film 5b, the n + silicon thin film 6 and the conductor layer constituting the electrode are laminated corresponding to the TFT 1 is dried while leaving the gate insulating film 4. It is preferable to form by etching. By this process, a Si island wider than the gate electrode is formed on the gate electrode 3 of the TFT 1. Then, the conductor layer is divided by etching or the like to form the source electrode 7 and the drain electrode 8. Using this source electrode 7 and drain electrode 8 as a mask, the channel portion of TFT 1 (the exposed portion of n + silicon thin film 6) is removed by etching. The TFT 1 formed in this way had a crystal grain size in the microcrystalline silicon thin film 5a of about 10 nm, and a silicon thin film 5 having a film quality with few grain boundary defects was obtained.

このようにして形成したＴＦＴ１を液晶表示装置に使用するときは、図示していないが上部に保護膜兼層間膜として層間絶縁膜（ＳｉＮｘ）を減圧プラズマで形成する。ＳｉＮｘの成膜は、例えばＮ２ガス、ＳｉＨ４ガス、ＮＨ３ガスを含むガスを使用して実施される。この後、透明電極としてＩＴＯ薄膜を形成し、パターニング処理で画素電極を形成し、ドレイン電極８と接続する。ＴＦＴ１を縦横に配置することでＴＦＴがマトリックス状に配置されたアクティブマトリックス基板が製造される。 When the TFT 1 formed in this way is used in a liquid crystal display device, although not shown, an interlayer insulating film (SiNx) is formed as a protective film / interlayer film on the upper part by low pressure plasma. The film formation of SiNx is performed using, for example, a gas including N 2 gas, SiH 4 gas, and NH 3 gas. Thereafter, an ITO thin film is formed as a transparent electrode, a pixel electrode is formed by patterning, and is connected to the drain electrode 8. An active matrix substrate in which TFTs are arranged in a matrix is manufactured by arranging TFTs 1 vertically and horizontally.

図５に示す装置と同様の製造装置Ｍ２を使用し、微結晶膜と非晶質膜を連続的に組成を変化させたシリコン薄膜を形成した。ガラス基板２として、コーニング１７３７を使用し、基板直径が２００ｍｍのものを用いた。電極サイズとしては、１×２５ｃｍの電極要素を１０本並べて高圧電極（ホット電極）とした。ガラス基板の下には接地電極を兼ねたステージヒータ（図示せず）を設置した。原料ガスとして、シランガスを１０ｓｃｃｍと水素ガスを２ＳＬＭ使用し、印加電圧は１１ｋＶのパルス状電圧（１０μ秒）を３０ｋＨｚとした。電極間距離は０．５ｍｍから徐々に大きくして２ｍｍまで広げた。このようにして形成されたシリコン薄膜構造は、微結晶膜から非晶質膜へ連続的に組成を変化させることができ、微結晶膜中の結晶粒径は約１０ｎｍ程度であり、粒界欠陥の少ない膜質が得られた。   Using a manufacturing apparatus M2 similar to the apparatus shown in FIG. 5, a silicon thin film in which the composition of the microcrystalline film and the amorphous film was continuously changed was formed. As the glass substrate 2, Corning 1737 was used and the substrate diameter was 200 mm. As the electrode size, ten 1 × 25 cm electrode elements were arranged to form a high voltage electrode (hot electrode). A stage heater (not shown) that also serves as a ground electrode was placed under the glass substrate. As source gases, 10 sccm of silane gas and 2 SLM of hydrogen gas were used, and the applied voltage was 11 kV pulsed voltage (10 μsec) was 30 kHz. The distance between the electrodes was gradually increased from 0.5 mm to 2 mm. The silicon thin film structure thus formed can continuously change the composition from the microcrystalline film to the amorphous film, the crystal grain size in the microcrystalline film is about 10 nm, and the grain boundary defect A film quality with little was obtained.

以上、本発明の一実施形態について詳述したが、本発明は、前記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。例えば、前記した実施形態では、複数の処理ユ
ニットごとに原料ガスを供給するガス供給源を有する構成としたが、１つのガス供給源から複数の処理ユニットの電極間に原料ガスを供給する構成とすることもできる。 Although one embodiment of the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention described in the claims. Design changes can be made. For example, in the above-described embodiment, the gas supply source that supplies the raw material gas is provided for each of the plurality of processing units. You can also

本発明の活用例として、薄膜トランジスタと同様な接合特性を有するダイオードに適用することができ、さらに他の半導体装置や半導体デバイスの用途にも適用できる。   As an application example of the present invention, the present invention can be applied to a diode having junction characteristics similar to those of a thin film transistor, and can also be applied to other semiconductor devices and semiconductor devices.

本発明に係る半導体デバイスの一実施形態として薄膜トランジスタの断面図。1 is a cross-sectional view of a thin film transistor as an embodiment of a semiconductor device according to the present invention. （ａ）、（ｂ）はそれぞれ薄膜トランジスタの他の実施形態の断面図。(A), (b) is sectional drawing of other embodiment of a thin-film transistor, respectively. 本発明に係る半導体デバイスの製造装置の要部構成図。The principal part block diagram of the manufacturing apparatus of the semiconductor device which concerns on this invention. 半導体デバイスの製造装置の他の実施形態を示す要部構成図。The principal part block diagram which shows other embodiment of the manufacturing apparatus of a semiconductor device. 半導体デバイスの製造装置のさらに他の実施形態を示す要部構成図。The principal part block diagram which shows other embodiment of the manufacturing apparatus of a semiconductor device. 半導体デバイスの製造装置のさらに他の実施形態を示す要部構成図。The principal part block diagram which shows other embodiment of the manufacturing apparatus of a semiconductor device.

符号の説明Explanation of symbols

１，１Ａ，１Ｂ：薄膜トランジスタ（半導体デバイス）、２：ガラス基板、３：ゲート電極、４：ゲート絶縁膜、５：シリコン薄膜（第２の半導体膜）、５ａ：微結晶シリコン薄膜（結晶相を含む薄膜）、５ｂ，５ｃ：アモルファスシリコン薄膜（結晶相を含まない非晶質の薄膜）、６：ｎ＋シリコン薄膜（第１の半導体膜）、７：ソース電極、８：ドレイン電極、Ｍ，Ｍ１，Ｍ２，Ｍ３：半導体デバイスの製造装置、Ｕ１〜Ｕ４：第１〜第４処理ユニット（処理部）、１０：搬送機構（搬送手段）、１０ａ：基板トレイ（接地電極）、１１，１２，２１，２２，３１，３２，４１，４２，５０，５１，６０，６１，７０，７１：電極、１３，２３，３３，４３，５３，５４，６３，７３：ガス供給源、１４，１５，２５，３５，４５，５５，６５，７５：排気ダクト、１８，２６，３６，４６，５２，６２，７２：電源、６０ａ〜６０ｆ，６１ａ〜６１ｆ：電極要素、Ｐ：放電プラズマ 1, 1A, 1B: thin film transistor (semiconductor device), 2: glass substrate, 3: gate electrode, 4: gate insulating film, 5: silicon thin film (second semiconductor film), 5a: microcrystalline silicon thin film (crystal phase 5b, 5c: amorphous silicon thin film (amorphous thin film not including a crystalline phase), 6: n + silicon thin film (first semiconductor film), 7: source electrode, 8: drain electrode, M, M1, M2, M3: Semiconductor device manufacturing apparatus, U1-U4: First to fourth processing units (processing units), 10: Transfer mechanism (transfer means), 10a: Substrate tray (ground electrode), 11, 12, 21, 22, 31, 32, 41, 42, 50, 51, 60, 61, 70, 71: electrodes, 13, 23, 33, 43, 53, 54, 63, 73: gas supply sources, 14, 15, 25, 35, 45, 55 , 65, 75: exhaust duct, 18, 26, 36, 46, 52, 62, 72: power source, 60a-60f, 61a-61f: electrode elements, P: discharge plasma

Claims (6)

不純物を含む第１の半導体膜と、該第１の半導体膜と接合する第２の半導体膜とを有する半導体デバイスであって、
前記第２の半導体膜は、結晶相を含む薄膜と、結晶相を含まない少なくとも１つの非晶質の薄膜との積層体で構成され、前記第１の半導体膜と前記非晶質の薄膜とが接合していることを特徴とする半導体デバイス。 A semiconductor device having a first semiconductor film containing an impurity and a second semiconductor film joined to the first semiconductor film,
The second semiconductor film is composed of a laminate of a thin film including a crystalline phase and at least one amorphous thin film not including a crystalline phase, and the first semiconductor film and the amorphous thin film A semiconductor device characterized by bonding. 前記半導体デバイスは、基板上に形成した薄膜トランジスタであることを特徴とする請求項１に記載の半導体デバイス。   The semiconductor device according to claim 1, wherein the semiconductor device is a thin film transistor formed on a substrate. 対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する装置であって、
該装置は、前記電極の一方を備える処理部が複数並設され、前記複数の処理部に沿って前記被処理物を搬送させる搬送手段を備え、前記処理部ごとに電極間に印加する電界強度を変化させて結晶相を含む薄膜および／または結晶相を含まない非晶質の薄膜を形成することを特徴とする半導体デバイスの製造装置。 An apparatus for manufacturing a semiconductor device by supplying a source gas between opposing electrodes, applying a voltage between the electrodes, forming a thin film on the surface of the object to be processed by chemical vapor deposition,
The apparatus includes a plurality of processing units including one of the electrodes arranged in parallel, and includes a transport unit configured to transport the workpiece along the plurality of processing units, and the electric field strength applied between the electrodes for each processing unit. Is changed to form a thin film containing a crystalline phase and / or an amorphous thin film not containing a crystalline phase. 対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する装置であって、
前記電極の一方は、複数の電極要素から構成され、該複数の電極要素は、他方の電極との距離を各電極要素ごとに変更できるように構成されていることを特徴とする半導体デバイスの製造装置。 An apparatus for manufacturing a semiconductor device by supplying a source gas between opposing electrodes, applying a voltage between the electrodes, forming a thin film on the surface of the object to be processed by chemical vapor deposition,
One of the electrodes is composed of a plurality of electrode elements, and the plurality of electrode elements are configured such that the distance from the other electrode can be changed for each electrode element. apparatus. 対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する装置であって、
前記電極の一方は、他方の電極の対向面との距離が連続的に変化するように傾斜状態で配置されていることを特徴とする半導体デバイスの製造装置。 An apparatus for manufacturing a semiconductor device by supplying a source gas between opposing electrodes, applying a voltage between the electrodes, forming a thin film on the surface of the object to be processed by chemical vapor deposition,
One of said electrodes is arrange | positioned in the inclined state so that the distance with the opposing surface of the other electrode may change continuously, The manufacturing device of the semiconductor device characterized by the above-mentioned. 対向する電極間に原料ガスを供給し、該電極間に電圧を印加させ被処理物の表面に化学気相成長法により薄膜を形成し半導体デバイスを製造する方法であって、
前記電極間に印加される電界強度を変化させて結晶相を含む薄膜および／または結晶相を含まない非晶質の薄膜を成膜することを特徴とする半導体デバイスの製造方法。 A method of manufacturing a semiconductor device by supplying a source gas between opposing electrodes, applying a voltage between the electrodes, and forming a thin film on the surface of an object by chemical vapor deposition,
A method of manufacturing a semiconductor device, comprising: forming a thin film including a crystalline phase and / or an amorphous thin film not including a crystalline phase by changing an electric field strength applied between the electrodes.
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