JP2005311339A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に半導体ウエハ上に絶縁膜を介して電極もしくは配線を形成する方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an electrode or wiring on a semiconductor wafer via an insulating film.
図５は一般的な半導体装置の断面図を示している。半導体ウエハ５０上にゲート絶縁膜５１を介してゲート電極５２が形成され、当該ゲート電極５２に隣接するように前記ウエハ５０の表面にソース・ドレイン領域５３，５４が形成されている。従来の一般的な半導体装置の製造方法では、ゲート絶縁膜５１上にゲート電極５２形成用の導電膜を形成し、その後、前記導電膜上に選択的に形成したホトレジスト層をマスクにして、導電膜を異方性エッチングすることでゲート電極５２を形成していた。同様に、導電膜を異方性エッチングすることで配線を所定のパターンにパターニングしていた。 FIG. 5 shows a cross-sectional view of a general semiconductor device. A gate electrode 52 is formed on the semiconductor wafer 50 via a gate insulating film 51, and source / drain regions 53 and 54 are formed on the surface of the wafer 50 so as to be adjacent to the gate electrode 52. In a conventional method for manufacturing a semiconductor device, a conductive film for forming a gate electrode 52 is formed on a gate insulating film 51, and then a conductive layer is selectively formed on the conductive film using a photoresist layer as a mask. The gate electrode 52 was formed by anisotropically etching the film. Similarly, the wiring was patterned into a predetermined pattern by anisotropically etching the conductive film.
なお、本発明に関連する技術文献としては以下の公報に紹介されている。
しかし、図６に示すように、上記異方性エッチングでは、半導体ウエハ５０の表面側のゲート電極形成用、電極形成用及び配線形成用の導電膜は、ゲート電極５２、電極及び配線を残してエッチング除去されるが、前記ウエハ５０の裏面側の前記導電膜５２ａは残ることになる。特に前記ウエハ５０のベベル部（端面）５５では、前記導電膜５２ａのエッチング残り５２ｂがささくれ状態で発生していた。そのため、このエッチング残り５２ｂがその後の工程で剥がれて、ダストの原因となっていた。 However, as shown in FIG. 6, in the anisotropic etching, the conductive film for forming the gate electrode, forming the electrode, and forming the wiring on the surface side of the semiconductor wafer 50 leaves the gate electrode 52, the electrode, and the wiring. Although the etching is removed, the conductive film 52a on the back side of the wafer 50 remains. In particular, at the beveled portion (end surface) 55 of the wafer 50, the etching residue 52b of the conductive film 52a is generated in a state of rolling. For this reason, the etching residue 52b is peeled off in a subsequent process, which causes dust.
このようなダストの発生は、半導体製造現場における収量の低下や信頼性の低下となる重大な問題である。 The generation of such dust is a serious problem that results in a decrease in yield and reliability in a semiconductor manufacturing site.
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体装置の製造方法は、半導体ウエハ上に導電膜を形成する工程と、前記導電膜を等方性エッチングすることで電極もしくは配線を形成する工程とを有することを特徴とする。 The present invention has been made in view of the above problems, and its main features are as follows. That is, the method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductive film on a semiconductor wafer and a step of forming an electrode or a wiring by isotropically etching the conductive film. To do.
また、半導体ウエハ上に凹部及び凸部を形成する工程と、前記凹部及び凸部上に導電膜を形成する工程と、前記導電膜上に塗布膜を形成する工程と、前記塗布膜と前記導電膜の膜厚の所定位置まで異方性エッチングすることで前記導電膜を平坦化する工程と、その後、残りの前記導電膜を等方性エッチングすることで前記凹部に電極もしくは配線を形成する工程とを有することを特徴とする。 A step of forming recesses and protrusions on the semiconductor wafer; a step of forming a conductive film on the recesses and protrusions; a step of forming a coating film on the conductive film; and the coating film and the conductive layer A step of flattening the conductive film by anisotropic etching to a predetermined position of the film thickness, and a step of forming electrodes or wirings in the recesses by isotropic etching of the remaining conductive film It is characterized by having.
また、半導体ウエハ上に凹部及び凸部を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜を等方性エッチングすることで前記凹部に導電配線または導電プラグを形成する工程とを有することを特徴とする。 A step of forming a recess and a protrusion on the semiconductor wafer; a step of forming a conductive film on the insulating film; and forming a conductive wiring or a conductive plug in the recess by isotropic etching of the conductive film. And a step of performing.
更にまた、半導体ウエハ上に導電膜を形成する工程と、前記導電膜を異方性エッチングして電極もしくは配線を形成する工程と、前記半導体ウエハ上のベベル部以外の領域を被覆するように保護膜を形成する工程と、前記保護膜をマスクにして前記半導体ウエハの全面を等方性エッチングして前記ベベル部のエッチング残りを除去する工程とを有することを特徴とする。 Furthermore, a step of forming a conductive film on the semiconductor wafer, a step of anisotropically etching the conductive film to form an electrode or a wiring, and a protection so as to cover a region other than the bevel portion on the semiconductor wafer. A step of forming a film, and a step of isotropically etching the entire surface of the semiconductor wafer by using the protective film as a mask to remove an etching residue of the bevel portion.
本発明によれば、半導体ウエハのベベル部（端面）のエッチング残りが発生しない。もしくはエッチング残りが発生していたとしても除去することができる。従って、その後の工程において、従来問題となっていたエッチング残りの再付着による収量の低下や信頼性の低下を抑止することができる。 According to the present invention, the etching residue of the bevel portion (end surface) of the semiconductor wafer does not occur. Alternatively, even if an etching residue is generated, it can be removed. Therefore, in the subsequent steps, it is possible to suppress a decrease in yield and a decrease in reliability due to redeposition of etching residue, which has been a problem in the past.
次に、本発明による半導体装置の製造方法を、図１乃至図４を参照しながら説明する。尚、半導体装置の構造自体は、図５に示す従来のものと同等であるため、その説明は省略し、ダスト発生を防止するための製造プロセスについて詳細に説明する。 Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. Since the structure of the semiconductor device itself is the same as that of the conventional device shown in FIG. 5, the description thereof is omitted, and a manufacturing process for preventing dust generation will be described in detail.
まず、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１は、半導体ウエハ１のベベル部３（端面）を示す断面図である。 図１（ａ）に示すように、半導体ウエハ１を準備し、次に半導体ウエハ１の表面及び裏面を覆うように絶縁膜２（例えば、熱酸化法やＣＶＤ法により形成されるシリコン酸化膜）を形成する。次に、図１（ｂ）に示すように、絶縁膜２上の全面に導電膜４（例えば、ポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等）を形成する。次に、図１（ｃ）に示すように、この導電膜４上に、露光及び現像処理によりホトレジスト層５を選択的に形成する。次に、このホトレジスト層５をマスクとして、導電膜４を選択的に等方性エッチングにより除去することで、半導体装置（例えばＭＯＳトランジスタ）の電極（ゲート電極も含む）もしくはその配線４aを形成する。従来、電極もしくは配線形成に係る工程では異方性エッチングを行っていたが、本実施形態では、導電膜４を等方性エッチングすることで半導体装置の電極もしくはその配線４ａを形成している。このため、半導体ウエハ１の裏面側では導電膜４が残ったとしても、図１（ｃ）に示すように、前記ウエハ１のベベル部３では、ダストの原因となるささくれ状態のエッチング残りが発生しない。尚、本工程におけるエッチングガスは、フッ素を含むガスとして、少なくともＮＦ３かＳＦ６の単ガス、またはそれらのいずれかを含む混合ガスを使用している。 First, a method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a bevel portion 3 (end surface) of a semiconductor wafer 1. As shown in FIG. 1A, a semiconductor wafer 1 is prepared, and then an insulating film 2 (for example, a silicon oxide film formed by a thermal oxidation method or a CVD method) so as to cover the front and back surfaces of the semiconductor wafer 1. Form. Next, as shown in FIG. 1B, a conductive film 4 (for example, a polysilicon film, a tungsten silicide film, or a laminated film thereof) is formed on the entire surface of the insulating film 2. Next, as shown in FIG. 1C, a photoresist layer 5 is selectively formed on the conductive film 4 by exposure and development processing. Next, by using the photoresist layer 5 as a mask, the conductive film 4 is selectively removed by isotropic etching to form an electrode (including a gate electrode) of a semiconductor device (for example, a MOS transistor) or its wiring 4a. . Conventionally, anisotropic etching is performed in a process related to electrode or wiring formation. In this embodiment, the conductive film 4 is isotropically etched to form the electrode of the semiconductor device or the wiring 4a thereof. For this reason, even if the conductive film 4 remains on the back surface side of the semiconductor wafer 1, as shown in FIG. do not do. The etching gas used in this step is a single gas of at least NF 3 or SF 6 or a mixed gas containing either of them as a gas containing fluorine.
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図２は、半導体ウエハ１０の断面図である。まず、半導体ウエハ１０を準備し、次に半導体ウエハ１０の表面を覆うように絶縁膜１３（例えば、熱酸化法やＣＶＤ法により形成されるシリコン酸化膜）を形成する。次に、この絶縁膜１３上に更にＣＶＤ法により形成されるシリコン酸化膜やシリコン窒化膜等の絶縁膜を形成し、この絶縁膜をパターニングすることで凸部１４を選択的に形成する。尚、この凸部１４は、前記絶縁膜内にポリシリコン膜等から成る電極や配線等が形成されていてもよい。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view of the semiconductor wafer 10. First, the semiconductor wafer 10 is prepared, and then an insulating film 13 (for example, a silicon oxide film formed by a thermal oxidation method or a CVD method) is formed so as to cover the surface of the semiconductor wafer 10. Next, an insulating film such as a silicon oxide film or a silicon nitride film formed by CVD is further formed on the insulating film 13, and the convex portions 14 are selectively formed by patterning the insulating film. The convex portion 14 may be formed with an electrode, a wiring, or the like made of a polysilicon film or the like in the insulating film.
そして、凸部１４が形成されることによって凹部１５が形成され、絶縁膜１３上には凹凸が形成されることになる。絶縁膜１３上に凹部１５を形成するのは、後述するように当該凹部１５内に導電膜１１を残して、電極や配線を形成するためである。尚、前記半導体ウエハ１０の表面に形成されたソース・ドレイン領域等の拡散領域等に電極や配線を直接コンタクトする場合には、凹部１５（コンタクトホール）下の絶縁膜１３は除去されている。 Then, the concave portion 15 is formed by forming the convex portion 14, and the concave and convex portions are formed on the insulating film 13. The reason why the recess 15 is formed on the insulating film 13 is to form an electrode and wiring while leaving the conductive film 11 in the recess 15 as described later. In the case where an electrode or a wiring is in direct contact with a diffusion region such as a source / drain region formed on the surface of the semiconductor wafer 10, the insulating film 13 under the recess 15 (contact hole) is removed.
次に、絶縁膜１３上及び凸部１４、凹部１５上の全面に、導電膜１１（例えば、ポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等）を形成する。次に、導電膜１１上に塗布膜１２（例えば、レジスト膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ-Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等）を形成する。ここで、塗布膜１２は上記材料に限定されるものではない。しかし、前記導電膜１１と塗布膜１２とのエッチングレートが実質的にほぼ同等であることがエッチバックによる導電膜１１の平坦化を図る上で好ましい。 Next, a conductive film 11 (for example, a polysilicon film, a tungsten silicide film, or a laminated film thereof) is formed on the entire surface of the insulating film 13 and the protrusions 14 and the recesses 15. Next, a coating film 12 (for example, a resist film, a SOG (Spin On Glass) film, a BARC (Bottom Anti-Reflection Coating) film, or the like) is formed over the conductive film 11. Here, the coating film 12 is not limited to the above materials. However, it is preferable that the conductive film 11 and the coating film 12 have substantially the same etching rate in order to flatten the conductive film 11 by etch back.
そして、前記塗布膜１２と導電膜１１を異方性エッチングによりエッチバックする。この異方性エッチングによるエッチバックは、図２（ａ）の点線位置で示すように、導電膜１１の凸部１４上の所定膜厚位置まで行う。この工程により、前記凸部１４及び凹部１５による段差が反映されて盛り上がった状態に形成された導電膜１１部分に対しても平坦化が図れる。尚、本工程におけるエッチングガスは、少なくともＣｌ２とＣＦ４の混合ガスを使用している。
続いて、この上記工程により平坦化された残りの導電膜１１を、図２（ｂ）の点線位置で示すように、凹部１５内の所定の位置まで等方性エッチングすることで、電極もしくは配線１６を形成する。ここで、所定の位置は電極や配線１６の厚みに応じて調節する。尚、本工程におけるエッチングガスは、フッ素を含むガスとして、少なくともＮＦ３かＳＦ６の単ガス、またはそれらのいずれかを含む混合ガスを使用している。ここで、等方性と異方性の切り替えは、上述したようにエッチングガスの種類を変更し、エッチング装置のパラメータを変更することで可能となる。例えば、ＮＦ３ガスを用いることで等方性エッチングとなり、またエッチング装置の上部電極（プラズマ発生源側）にかける電圧を大きくし、下部電極にかける電圧を小さくするほど等方性が強くなる。
Then, the coating film 12 and the conductive film 11 are etched back by anisotropic etching. The etch back by anisotropic etching is performed up to a predetermined film thickness position on the convex portion 14 of the conductive film 11 as shown by the dotted line position in FIG. By this step, it is possible to flatten the conductive film 11 portion formed in a raised state reflecting the steps due to the convex portions 14 and the concave portions 15. The etching gas used in this step is at least a mixed gas of Cl 2 and CF 4 .
Subsequently, the remaining conductive film 11 planarized by the above process is isotropically etched to a predetermined position in the recess 15 as shown by a dotted line position in FIG. 16 is formed. Here, the predetermined position is adjusted according to the thickness of the electrode and the wiring 16. The etching gas used in this step is a single gas of at least NF 3 or SF 6 or a mixed gas containing either of them as a gas containing fluorine. Here, switching between isotropic property and anisotropy is possible by changing the type of etching gas and changing the parameters of the etching apparatus as described above. For example, isotropic etching is achieved by using NF 3 gas, and isotropic becomes stronger as the voltage applied to the upper electrode (plasma generation source side) of the etching apparatus is increased and the voltage applied to the lower electrode is decreased.
本発明の第２の実施形態の特徴は、凸部１４及び凹部１５による段差を反映して、それらの上に形成された導電膜１１の表面が平坦でない場合でも、塗布膜１２を形成し、異方性エッチングによりエッチバックすることで導電膜１１を一旦平坦化している点である。そして、かかる異方性エッチングによりエッチバックすることで、その後の等方性エッチング処理をより均一に行うことができる点である。 The feature of the second embodiment of the present invention is that the coating film 12 is formed even when the surface of the conductive film 11 formed thereon is not flat, reflecting the steps due to the convex portions 14 and the concave portions 15. The conductive film 11 is once flattened by etching back by anisotropic etching. And it is a point which can perform the subsequent isotropic etching process more uniformly by etching back by this anisotropic etching.
また、本実施形態では導電膜１１を等方性エッチングすることで、電極や配線１６を形成しているため、半導体ウエハ１０のベベル部においてダストの原因となるささくれ状態のエッチング残りが発生しない。 Further, in the present embodiment, the conductive film 11 is isotropically etched to form the electrodes and the wirings 16, so that no etching residue remaining in the beveled state that causes dust is generated in the bevel portion of the semiconductor wafer 10.
なお、本実施形態では絶縁膜１３上に凸部１４を形成することで凹部１５を形成しているが、本発明はこれに限定されず、例えば絶縁膜１３を選択的にエッチング除去することで絶縁膜１３上に凸部１４及び凹部１５を形成してもよい。 In this embodiment, the concave portion 15 is formed by forming the convex portion 14 on the insulating film 13. However, the present invention is not limited to this, and for example, by selectively removing the insulating film 13 by etching. The convex portion 14 and the concave portion 15 may be formed on the insulating film 13.
また、凹部１５が形成できるのであれば凸部１４は絶縁膜のみに限定されず、ポリシリコン膜などの導電材料から成る電極もしくは配線と、それを覆うシリコン酸化膜やシリコン窒化膜などの絶縁膜の積層構造であってもよい。この場合は、例えばＣＶＤ法により絶縁膜１３上にポリシリコン膜を堆積し、次にポリシリコン膜をエッチングによりパターニングする。次に、そのパターニングされたポリシリコン膜を熱酸化法やＣＶＤ法を用いてシリコン酸化膜などの絶縁膜で被覆することで、凸部１４を形成することができる。尚、前記導電材料は、ポリシリコン膜に限らず、タングステンシリサイド膜やポリシリコン膜とタングステンシリサイド膜との積層膜等でもよい。 Further, if the concave portion 15 can be formed, the convex portion 14 is not limited to an insulating film, but an electrode or wiring made of a conductive material such as a polysilicon film, and an insulating film such as a silicon oxide film or a silicon nitride film covering the electrode or wiring. The laminated structure may be used. In this case, a polysilicon film is deposited on the insulating film 13 by, for example, the CVD method, and then the polysilicon film is patterned by etching. Next, the convex portion 14 can be formed by covering the patterned polysilicon film with an insulating film such as a silicon oxide film using a thermal oxidation method or a CVD method. The conductive material is not limited to a polysilicon film, but may be a tungsten silicide film, a laminated film of a polysilicon film and a tungsten silicide film, or the like.
次に、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。第３の実施形態はコンタクトホールなどのように狭いスペースに導電膜を埋め込む場合に本発明を適用したものである。図３（ａ），（ｂ）は半導体ウエハ２０を示す断面図である。 Next, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to the drawings. In the third embodiment, the present invention is applied when a conductive film is embedded in a narrow space such as a contact hole. 3A and 3B are cross-sectional views showing the semiconductor wafer 20.
まず、半導体ウエハ２０を準備し、半導体ウエハ２０上に凹部２１ａを形成するため、半導体ウエハ２０の表面を覆うように絶縁膜２１（例えば、熱酸化により形成されるシリコン酸化膜）を形成する。半導体ウエハ２０上に凹部２１ａを形成するのは、後述するように当該凹部２１ａ内に導電膜２２を残して、導電配線や導電プラグを形成するためである。 First, the semiconductor wafer 20 is prepared, and an insulating film 21 (for example, a silicon oxide film formed by thermal oxidation) is formed so as to cover the surface of the semiconductor wafer 20 in order to form the recess 21 a on the semiconductor wafer 20. The reason why the recess 21a is formed on the semiconductor wafer 20 is to leave the conductive film 22 in the recess 21a and form conductive wirings and conductive plugs as will be described later.
次に、絶縁膜２１上に選択的にホトレジスト層を形成する。そして、当該ホトレジスト膜をマスクとして、絶縁膜２１を選択的にエッチングにより除去することで、凹部２１ａを形成する。ここで凹部２１ａは絶縁膜２１の表面から半導体ウエハ表面に到達するコンタクトホールである。 Next, a photoresist layer is selectively formed on the insulating film 21. Then, using the photoresist film as a mask, the insulating film 21 is selectively removed by etching, thereby forming the recess 21a. Here, the recess 21 a is a contact hole that reaches the surface of the semiconductor wafer from the surface of the insulating film 21.
次に、凹部２１ａを含む半導体ウエハ２０の全面に導電膜２２（例えば、ポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等）をＣＶＤ法によって形成する。次に、この導電膜２２に対して、上述した第２の実施形態と同様に、その導電膜２２の所定膜厚位置までを異方性エッチングによりエッチバックした後に、残りの導電膜２２を等方性エッチングによりエッチバックして凹部２１ａ内に導電プラグ２２ａを形成する。また、図３（ｂ）に示すように導電膜２２の全てを等方性エッチングによりエッチバックして導電プラグ２２ｂを形成するものでも良い。 Next, a conductive film 22 (for example, a polysilicon film, a tungsten silicide film, or a laminated film thereof) is formed on the entire surface of the semiconductor wafer 20 including the recess 21a by the CVD method. Next, the conductive film 22 is etched back to the predetermined film thickness position of the conductive film 22 by anisotropic etching in the same manner as in the second embodiment described above, and then the remaining conductive film 22 is removed. Etching back is performed by isotropic etching to form a conductive plug 22a in the recess 21a. Further, as shown in FIG. 3B, the conductive plug 22b may be formed by etching back the entire conductive film 22 by isotropic etching.
尚、本実施形態では、凹部２１ａは絶縁膜の表面から半導体ウエハ２０の表面に到達するコンタクトホールとしての役割を有するものであって、凹部２１ａ内に導電プラグ２２ａが形成されるが、本発明はこれに限定されない。例えば、凹部２１ａは絶縁膜の表面から半導体ウエハ２０の表面に到達するものでなくともよく、第２の実施形態と同様に凹部２１ａに導電配線を形成しても良い。 In the present embodiment, the recess 21a serves as a contact hole reaching the surface of the semiconductor wafer 20 from the surface of the insulating film, and the conductive plug 22a is formed in the recess 21a. Is not limited to this. For example, the recess 21a does not have to reach the surface of the semiconductor wafer 20 from the surface of the insulating film, and a conductive wiring may be formed in the recess 21a as in the second embodiment.
次に、本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。まず、半導体ウエハ３０を準備し、次に半導体ウエハ３０の表面及び裏面を覆うように絶縁膜３５（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）を形成する。次に、この絶縁膜３５上の全面に、例えばポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等から成る導電膜３２を形成する。次に、この導電膜３２を異方性エッチングして電極もしくは配線３１を形成する。このとき、導電膜３２を異方性エッチングしているため、図４（ａ）に示すように、半導体ウエハ３０のベベル部には導電膜３２のエッチング残り３２ａが発生している。 Next, a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings. First, the semiconductor wafer 30 is prepared, and then an insulating film 35 (for example, a silicon oxide film by a thermal oxidation method or a CVD method) is formed so as to cover the front surface and the back surface of the semiconductor wafer 30. Next, a conductive film 32 made of, for example, a polysilicon film, a tungsten silicide film, or a laminated film thereof is formed on the entire surface of the insulating film 35. Next, the conductive film 32 is anisotropically etched to form an electrode or wiring 31. At this time, since the conductive film 32 is anisotropically etched, an etching residue 32 a of the conductive film 32 is generated in the bevel portion of the semiconductor wafer 30 as shown in FIG.
次に、外部の影響から保護するため、半導体ウエハ３０のベベル部３４以外の領域を被覆するように、酸化膜やシリコン窒化膜等から成る保護膜３３を形成する。 Next, in order to protect from external influences, a protective film 33 made of an oxide film, a silicon nitride film, or the like is formed so as to cover a region other than the bevel portion 34 of the semiconductor wafer 30.
次に、図４（ｂ）に示すように前記保護膜３３をマスクにして前記半導体ウエハ３０の全面をドライエッチングもしくは液体によるウェットエッチングにて等方性エッチングすることで前記半導体ウエハ３０のベベル部３４のエッチング残り３２ａを除去する。 Next, as shown in FIG. 4B, the entire surface of the semiconductor wafer 30 is isotropically etched by dry etching or wet etching with a liquid using the protective film 33 as a mask, whereby the bevel portion of the semiconductor wafer 30 is obtained. The etching residue 32a of 34 is removed.
以上説明したように本発明によれば、半導体ウエハのベベル部における導電膜３２のエッチング残りが発生しない、もしくはエッチング残り３２ａが発生していたとしても除去することができる。従って、その後の工程において、従来問題となっていたエッチング残りの再付着による収量の低下や信頼性の低下を抑止することができる。 As described above, according to the present invention, the etching residue of the conductive film 32 in the bevel portion of the semiconductor wafer does not occur or even if the etching residue 32a is generated, it can be removed. Therefore, in the subsequent steps, it is possible to suppress a decrease in yield and a decrease in reliability due to redeposition of etching residue, which has been a problem in the past.
Claims (11)
前記導電膜を等方性エッチングすることで電極もしくは配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 Forming a conductive film on a semiconductor wafer;
And a step of forming an electrode or a wiring by isotropically etching the conductive film.
前記凹部及び凸部上に導電膜を形成する工程と、
前記導電膜上に塗布膜を形成する工程と、
前記塗布膜と前記導電膜の膜厚の所定位置まで異方性エッチングすることで前記導電膜を平坦化する工程と、
その後、残りの前記導電膜を等方性エッチングすることで前記凹部に電極もしくは配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 Forming recesses and protrusions on the semiconductor wafer;
Forming a conductive film on the concave and convex portions;
Forming a coating film on the conductive film;
Flattening the conductive film by anisotropic etching to a predetermined position of the film thickness of the coating film and the conductive film;
And then forming an electrode or a wiring in the recess by isotropically etching the remaining conductive film.
前記凹部及び凸部上に導電膜を形成する工程と、
前記導電膜を等方性エッチングすることで前記凹部に導電配線または導電プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。 Forming recesses and protrusions on the semiconductor wafer;
Forming a conductive film on the concave and convex portions;
Forming a conductive wiring or a conductive plug in the recess by isotropic etching of the conductive film.
前記導電膜に塗布膜を形成する工程と、
前記導電膜上の所定の位置まで前記導電膜を異方性エッチングすることで、前記導電膜を平坦化する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。 Before the step of forming the conductive wiring or the conductive plug,
Forming a coating film on the conductive film;
The method for manufacturing a semiconductor device according to claim 6, further comprising a step of planarizing the conductive film by anisotropically etching the conductive film to a predetermined position on the conductive film.
前記導電膜を異方性エッチングして電極もしくは配線を形成する工程と、
前記半導体ウエハ上のベベル部以外の領域を被覆するように保護膜を形成する工程と、
前記保護膜をマスクにして前記半導体ウエハの全面を等方性エッチングして前記ベベル部のエッチング残りを除去する工程とを有することを特徴とする半導体装置の製造方法。 Forming a conductive film on a semiconductor wafer;
Forming an electrode or wiring by anisotropically etching the conductive film;
Forming a protective film so as to cover a region other than the bevel portion on the semiconductor wafer;
And a step of isotropically etching the entire surface of the semiconductor wafer using the protective film as a mask to remove the etching residue of the bevel portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005084847A JP2005311339A (en) | 2004-03-25 | 2005-03-23 | Manufacturing method of semiconductor device |
Applications Claiming Priority (2)
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|---|---|---|---|
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Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013110139A (en) * | 2011-11-17 | 2013-06-06 | Tokyo Electron Ltd | Manufacturing method for semiconductor device |
-
2005
- 2005-03-23 JP JP2005084847A patent/JP2005311339A/en active Pending
Cited By (1)
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