JP2005303699A

JP2005303699A - Digital modulation circuit

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Publication number: JP2005303699A
Application number: JP2004117625A
Authority: JP
Inventors: Manabu Yamamori; 学山森
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 2004-04-13
Filing date: 2004-04-13
Publication date: 2005-10-27
Anticipated expiration: 2024-04-13
Also published as: JP4102773B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital modulation circuit capable of easily canceling DC offset when connected to a signal wave source and optimizing modulation accuracy and an adjacent channel leakage power value in a short period of time. <P>SOLUTION: This digital modulation circuit 1 mixes a plurality of signal waves to be inputted with a plurality of carriers. The digital modulation circuit 1 is provided with a plurality of bipolar transistors Q21 to Q24 in which the signal waves are inputted to bases, and with a modulation circuit part 3A for performing mixing. The digital modulation circuit 1 is provided with a DC offset adjusting part 3B for adjusting DC offset among the signal waves to be applied to the respective bases of the bipolar transistors Q21 to Q24. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、デジタル変調回路に関する。 The present invention relates to a digital modulation circuit.

従来、主にデジタル移動体通信の送信系に用いられ、デジタル変調回路と呼ばれる回路がある。 Conventionally, there is a circuit called a digital modulation circuit that is mainly used in a transmission system of digital mobile communication.

デジタル変調回路は、例えば、Ｉチャネルのベースバンド信号（ＩＮ信号、ＩＢ信号）、Ｑチャネルのベースバンド信号（ＱＮ信号、ＱＢ信号）などの信号波を搬送波によって増幅変調した後で相互に加算することにより変調波出力を得る。 The digital modulation circuit, for example, amplifies and modulates signal waves such as an I channel baseband signal (IN signal and IB signal) and a Q channel baseband signal (QN signal and QB signal) with a carrier wave, and adds them to each other. Thus, a modulated wave output is obtained.

以下、図５及び図６を参照して、従来のデジタル変調回路について説明する。 Hereinafter, a conventional digital modulation circuit will be described with reference to FIGS.

図５は従来のデジタル変調回路１００を示すブロック図であり、図６は図５のデジタル変調回路１００が備えるＩ／Ｑ変調回路１６０の構成を示す回路図である。 FIG. 5 is a block diagram showing a conventional digital modulation circuit 100, and FIG. 6 is a circuit diagram showing a configuration of an I / Q modulation circuit 160 provided in the digital modulation circuit 100 of FIG.

図５に示すように、デジタル変調回路１００は、図示しない搬送波源からの無変調信号（ＬＯｉｎｐｕｔ）の位相を９０度ずらす９０度位相回路１５０と、Ｉ／Ｑ変調回路１６０とを備えている。 As shown in FIG. 5, the digital modulation circuit 100 includes a 90-degree phase circuit 150 that shifts the phase of a non-modulated signal (LOinput) from a carrier source (not shown) by 90 degrees, and an I / Q modulation circuit 160.

このうち９０度位相回路１５０には、搬送波としての無変調信号（ＬＯｉｎｐｕｔ）が入力されるようになっている。 Of these, the 90-degree phase circuit 150 receives a non-modulated signal (LOinput) as a carrier wave.

９０度位相回路１５０は、入力される無変調信号（ＬＯｉｎｐｕｔ）から、位相が９０度ずつ異なる（位相がそれぞれ０度、９０度、１８０度、２７０度の）信号（ＬＯＩＮ、ＬＯＩＢ、ＬＯＱＮ、ＬＯＱＢ）を生成し、差動出力する。 The 90-degree phase circuit 150 is a signal (LOIN, LOIB, LOQN, LOQB) whose phase is different by 90 degrees from the input unmodulated signal (LOinput) (the phases are 0 degree, 90 degrees, 180 degrees, and 270 degrees, respectively). ) And output differentially.

他方、Ｉ／Ｑ変調回路１６０は、９０度位相回路１５０からの出力信号と、図示しないベースバンド回路からのベースバンド信号（ＩＮ信号、ＩＢ信号、ＱＮ信号、ＱＢ信号）と、をミキシングし、ＭＯＤ信号（変調波）を出力する。 On the other hand, the I / Q modulation circuit 160 mixes an output signal from the 90-degree phase circuit 150 and a baseband signal (IN signal, IB signal, QN signal, QB signal) from a baseband circuit (not shown), MOD signal (modulated wave) is output.

より具体的には、Ｉ／Ｑ変調回路１６０は、図６に示すように、搬送波としての無変調信号（ＬＯＩＮ、ＬＯＩＢ、ＬＯＱＮ、ＬＯＱＢ）が入力されるバイポーラトランジスタＱ１１１〜Ｑ１１８と、信号波としてのベースバンド信号（ＩＮ信号、ＩＢ信号、ＱＮ信号、ＱＢ信号）が入力されるバイポーラトランジスタＱ１２１〜Ｑ１２４と、抵抗Ｒ１３１及びＲ１３２と、定電流源Ｉ１４１〜Ｉ１４４と、電源１７０と、抵抗Ｒ１０１及びＲ１０２と、ＭＯＤ信号を出力するＭＯＤ端子１８０、１８１と、を備えている。 More specifically, as shown in FIG. 6, the I / Q modulation circuit 160 includes bipolar transistors Q111 to Q118 to which unmodulated signals (LOIN, LOIB, LOQN, LOQB) as carrier waves are input, and signal waves Bipolar transistors Q121 to Q124, resistors R131 and R132, constant current sources I141 to I144, a power source 170, resistors R101 and R102, to which baseband signals (IN signal, IB signal, QN signal, QB signal) are input. And MOD terminals 180 and 181 for outputting MOD signals.

このうちトランジスタＱ１１１〜Ｑ１１８は上段の差動対を構成し、トランジスタＱ１２１〜Ｑ１２４は下段の差動対を構成している。 Of these, the transistors Q111 to Q118 constitute an upper differential pair, and the transistors Q121 to Q124 constitute a lower differential pair.

トランジスタＱ１２１のベースにはベースバンド回路からのＩＮ信号が入力され、トランジスタＱ１２２のベースにはベースバンド回路からのＩＢ信号が入力される。 The IN signal from the baseband circuit is input to the base of the transistor Q121, and the IB signal from the baseband circuit is input to the base of the transistor Q122.

トランジスタＱ１２１及びＱ１２２のエミッタ間は抵抗Ｒ１３１を介して相互に接続されているとともに、トランジスタＱ１２１のエミッタは定電流源Ｉ１４１に、トランジスタＱ１２２のエミッタは定電流源Ｉ１４２に、それぞれ接続されている。また、トランジスタＱ１２１のコレクタは、トランジスタＱ１１１及びＱ１１２のエミッタどうしの接続点に接続され、同様に、トランジスタＱ１２２のコレクタは、トランジスタＱ１１３及びＱ１１４のエミッタどうしの接続点に接続されている。 The emitters of the transistors Q121 and Q122 are connected to each other via a resistor R131, the emitter of the transistor Q121 is connected to the constant current source I141, and the emitter of the transistor Q122 is connected to the constant current source I142. The collector of the transistor Q121 is connected to the connection point between the emitters of the transistors Q111 and Q112. Similarly, the collector of the transistor Q122 is connected to the connection point between the emitters of the transistors Q113 and Q114.

ここで、ＩＮ信号とＩＢ信号とは差動関係にあり、ＩＢ信号はＩＮ信号に対して位相が反転している。 Here, the IN signal and the IB signal are in a differential relationship, and the phase of the IB signal is inverted with respect to the IN signal.

また、トランジスタＱ１２３のベースにはベースバンドからのＱＮ信号が入力され、トランジスタＱ１２４のベースにはベースバンドからのＱＢ信号が入力される。 A QN signal from the baseband is input to the base of the transistor Q123, and a QB signal from the baseband is input to the base of the transistor Q124.

トランジスタＱ１２３及びＱ１２４のエミッタ間どうしは抵抗Ｒ１３２を介して相互に接続されているとともに、トランジスタＱ１２３のエミッタは定電流源Ｉ１４３に、トランジスタＱ１２４のエミッタは定電流源Ｉ１４４に、それぞれ接続されている。また、トランジスタＱ１２３のコレクタは、トランジスタＱ１１５及びＱ１１６のエミッタどうしの接続点に接続され、同様に、トランジスタＱ１２４のコレクタは、トランジスタＱ１１７及びＱ１１８のエミッタどうしの接続点に接続されている。 The emitters of the transistors Q123 and Q124 are connected to each other via a resistor R132, the emitter of the transistor Q123 is connected to the constant current source I143, and the emitter of the transistor Q124 is connected to the constant current source I144. The collector of the transistor Q123 is connected to the connection point between the emitters of the transistors Q115 and Q116. Similarly, the collector of the transistor Q124 is connected to the connection point between the emitters of the transistors Q117 and Q118.

ここで、ＱＮ信号とＱＢ信号とは差動関係にあり、ＱＢ信号はＱＮ信号に対して位相が反転している。 Here, the QN signal and the QB signal are in a differential relationship, and the phase of the QB signal is inverted with respect to the QN signal.

なお、ＩＢ信号及びＱＢ信号は、Ｉ／Ｑ変調回路１６０をバランスよく動作させるために用いられる。 The IB signal and the QB signal are used for operating the I / Q modulation circuit 160 in a balanced manner.

また、トランジスタＱ１１１及びＱ１１４の各々のベースにはＬＯＩＮ信号が入力されるようになっている。同様に、トランジスタＱ１１２及びＱ１１３の各々のベースにはＬＯＩＢ信号が入力され、トランジスタＱ１１５及びＱ１１８の各々のベースにはＬＯＱＮ信号が入力され、トランジスタＱ１１６及びＱ１１７の各々のベースにはＬＯＱＢ信号が入力される。 A LOIN signal is input to the bases of the transistors Q111 and Q114. Similarly, the LOIB signal is input to the bases of the transistors Q112 and Q113, the LOQN signal is input to the bases of the transistors Q115 and Q118, and the LOQB signal is input to the bases of the transistors Q116 and Q117. The

また、トランジスタＱ１１１、Ｑ１１３、Ｑ１１５及びＱ１１７のコレクタは、相互に共通接続されているとともに抵抗Ｒ１０１を介して電源（ＶＤＤ）１７０に接続されている。 The collectors of the transistors Q111, Q113, Q115, and Q117 are commonly connected to each other and are connected to the power source (VDD) 170 via the resistor R101.

同様に、トランジスタＱ１１２、Ｑ１１４、Ｑ１１６及びＱ１１８のコレクタは、相互に共通接続されているとともに抵抗Ｒ１０２を介して電源１７０に接続されている。 Similarly, the collectors of the transistors Q112, Q114, Q116, and Q118 are commonly connected to each other and connected to the power supply 170 via the resistor R102.

また、電源１７０の他端はグランド（ＧＮＤ）に接地されている。 The other end of the power supply 170 is grounded to the ground (GND).

一般的に、デジタル変調回路の主特性である変調精度と隣接チャネル漏洩電力は、Ｉ／Ｑ信号のＤＣオフセットの特性で左右される要素をもっている。 In general, modulation accuracy and adjacent channel leakage power, which are main characteristics of a digital modulation circuit, have elements that depend on the DC offset characteristics of the I / Q signal.

Ｉ／Ｑ信号のＤＣオフセットとしては、ベースバンド回路から出力されるＩ／Ｑ信号が有するＤＣオフセット、ベースバンド回路からＩ／Ｑ変調回路１６０までの各々の信号経路における配線抵抗の差分に起因するＤＣオフセット、デジタル変調回路が有するＤＣオフセットなどがある。 The DC offset of the I / Q signal is caused by the DC offset of the I / Q signal output from the baseband circuit and the difference in wiring resistance in each signal path from the baseband circuit to the I / Q modulation circuit 160. There are a DC offset, a DC offset of a digital modulation circuit, and the like.

なお、ＤＣオフセットを低減する従来の技術としては、例えば、特許文献１及び２の技術がある。ただし、特許文献１及び２の技術は、本発明との比較で示す図６の従来技術とは基本構成が異なる。 As conventional techniques for reducing the DC offset, for example, there are techniques disclosed in Patent Documents 1 and 2. However, the techniques of Patent Documents 1 and 2 are different in basic configuration from the conventional technique of FIG. 6 shown in comparison with the present invention.

すなわち、特許文献１の技術は、ダブルバランスミキサー回路のＦＥＴ特性のアンバランス調整を目的としているものであり、バイポーラトランジスタは用いていない。 That is, the technique of Patent Document 1 is intended for the unbalance adjustment of the FET characteristics of the double balance mixer circuit, and does not use a bipolar transistor.

また、特許文献２の技術は、通信関係ではなく映像関係で用いられる平衡変調回路のＤＣオフセットの調整を目的としている。
特開２００１−２２３５３号公報（図１）特開昭６３−１３３７０６号公報（図１） The technique of Patent Document 2 is intended to adjust the DC offset of a balanced modulation circuit used not for communication but for video.
Japanese Patent Laid-Open No. 2001-22353 (FIG. 1) JP-A-63-133706 (FIG. 1)

上記のようにデジタル変調回路の主特性である変調精度と隣接チャネル漏洩電力を左右するＤＣオフセットは、ベースバンド回路と変調回路（例えばＩ／Ｑ変調回路１６０）とを接続する配線を理想素子を用いて構成した場合には発生しない。 As described above, the DC offset that affects the modulation accuracy and the adjacent channel leakage power, which are the main characteristics of the digital modulation circuit, has an ideal element for wiring connecting the baseband circuit and the modulation circuit (for example, the I / Q modulation circuit 160). It does not occur when configured using.

しかし、ベースバンド回路と変調回路とを接続する配線を、半導体を用いて構成した場合には、トランジスタの相対精度、抵抗素子の相対精度、及び、アルミ配線の抵抗成分などの要因により、ＤＣオフセットが発生してしまう。 However, when the wiring that connects the baseband circuit and the modulation circuit is configured using a semiconductor, the DC offset is caused by factors such as the relative accuracy of the transistors, the relative accuracy of the resistance elements, and the resistance component of the aluminum wiring. Will occur.

そのため、試作の回数を増やして合わせこみを行う必要が生じ、多大な時間を有するという問題や、コストが増大してしまうという問題があった。 For this reason, it is necessary to increase the number of trial productions, and there is a problem that a lot of time is required and a cost is increased.

特許文献１の技術によれば、ＤＣオフセットをキャンセルすることが可能である。 According to the technique of Patent Document 1, it is possible to cancel the DC offset.

しかしながら、特許文献１の場合、ＦＥＴによる回路構成であるため、ゲートに電流は流れず、従って、ＦＥＴのゲートに外部から印加される電圧を微調整することによりＤＣオフセットを調整する必要がある。 However, in the case of Patent Document 1, since the circuit configuration is an FET, no current flows through the gate. Therefore, it is necessary to adjust the DC offset by finely adjusting the voltage applied from the outside to the gate of the FET.

また、特許文献２の技術の場合にもＤＣオフセットをキャンセルすることが可能である。 Also in the case of the technique of Patent Document 2, it is possible to cancel the DC offset.

しかしながら、特許文献２の場合、変調波が直列の容量（特許文献２中の符号Ｃ１）を介して平衡変調回路に入力されるようになっており、無信号の期間にてフィードバックをかけることにより変調回路自体がもつＤＣオフセットをキャンセルしてキャリアリークを低減させる構成となっている。つまり、特許文献２の場合、変調波が入力されていない期間にＤＣオフセットの調整を行うため、連続した通信においては調整することができない。 However, in the case of Patent Document 2, the modulated wave is input to the balanced modulation circuit via a serial capacitor (reference C1 in Patent Document 2), and by applying feedback in the period of no signal. The DC offset of the modulation circuit itself is canceled to reduce carrier leakage. That is, in the case of Patent Document 2, since the DC offset is adjusted during a period in which no modulated wave is input, it cannot be adjusted in continuous communication.

本発明は、上記のような問題点を解決するためになされたもので、信号波源（例えばベースバンド回路）と接続された際に容易にＤＣオフセットをキャンセルすることができ、その結果、信号波源−デジタル変調回路間の設計を短期間で行うことを可能とするとともに、デジタル変調回路の主特性である変調精度及び隣接チャネル漏洩電力の値の最適化を短期間にて行うことが可能で、しかも、ＤＣオフセットの調整のために外部から印加する電圧を微調整する必要がないとともに、連続した通信においても効果を発揮することが可能なデジタル変調回路を提供することを目的とする。 The present invention has been made to solve the above problems, and can easily cancel a DC offset when connected to a signal wave source (for example, a baseband circuit). As a result, the signal wave source -It is possible to design between digital modulation circuits in a short period of time, and it is possible to optimize the modulation accuracy and adjacent channel leakage power values, which are the main characteristics of the digital modulation circuit, in a short period of time, In addition, it is an object of the present invention to provide a digital modulation circuit that does not require fine adjustment of the voltage applied from the outside for adjusting the DC offset, and that can exhibit an effect even in continuous communication.

上記課題を解決するため、本発明のデジタル変調回路は、入力される複数の信号波と複数の搬送波とをミキシングするデジタル変調回路において、前記信号波がベースに入力される複数のバイポーラトランジスタを備えて構成され、前記ミキシングを行う変調回路部と、前記複数のバイポーラトランジスタの各々のベースに印加される前記信号波の相互間におけるＤＣオフセットを調整するＤＣオフセット調整部と、を備えることを特徴としている。 In order to solve the above-described problems, a digital modulation circuit according to the present invention includes a plurality of bipolar transistors in which a plurality of input signal waves and a plurality of carrier waves are mixed, and the signal waves are input to a base. A modulation circuit unit configured to perform the mixing, and a DC offset adjustment unit configured to adjust a DC offset between the signal waves applied to the bases of the plurality of bipolar transistors. Yes.

本発明のデジタル変調回路においては、前記ＤＣオフセット調整部は、ローカルリークをキャンセル可能な程度に前記ＤＣオフセットを調整可能に構成されていることが好ましい。 In the digital modulation circuit of the present invention, it is preferable that the DC offset adjustment unit is configured to be able to adjust the DC offset to such an extent that local leak can be canceled.

本発明のデジタル変調回路においては、前記ＤＣオフセット調整部は、変調精度特性及び隣接チャネル漏洩電力を最適化することが可能な程度に前記ＤＣオフセットを調整可能に構成されていることが好ましい。 In the digital modulation circuit of the present invention, it is preferable that the DC offset adjustment unit is configured to be able to adjust the DC offset to such an extent that the modulation accuracy characteristic and the adjacent channel leakage power can be optimized.

本発明のデジタル変調回路においては、前記ＤＣオフセット調整部は、前記複数のバイポーラトランジスタのベースへの信号波の入力経路における抵抗値を調整することにより前記ＤＣオフセットを調整することが可能に構成されていることが好ましい。 In the digital modulation circuit of the present invention, the DC offset adjustment unit is configured to be able to adjust the DC offset by adjusting a resistance value in an input path of a signal wave to the bases of the plurality of bipolar transistors. It is preferable.

本発明のデジタル変調回路においては、前記複数のバイポーラトランジスタのベースには、前記信号波としてのＩ／Ｑ信号が差動入力されることが好ましい。 In the digital modulation circuit of the present invention, it is preferable that an I / Q signal as the signal wave is differentially input to the bases of the plurality of bipolar transistors.

本発明のデジタル変調回路においては、前記複数のバイポーラトランジスタのベースには、前記信号波としてのＩ／Ｑ信号が差動入力され、前記入力経路のうち、差動関係にある一対の信号のうちの一方の信号の入力経路には固定の抵抗値を設定する一方で、前記一対の信号のうちの他方の信号の入力経路には調整可能な抵抗値を設定したことが好ましい。 In the digital modulation circuit of the present invention, an I / Q signal as the signal wave is differentially input to the bases of the plurality of bipolar transistors, and a pair of signals in a differential relationship is included in the input path. Preferably, a fixed resistance value is set for the input path of one of the signals, while an adjustable resistance value is set for the input path of the other signal of the pair of signals.

本発明のデジタル変調回路においては、ｎ（ｎは１以上の正の整数）個の抵抗のうちの何れか１つ又は複数をスイッチを用いて選択することにより前記他方の信号の入力経路の抵抗値を調整可能としたことが好ましい。 In the digital modulation circuit of the present invention, the resistance of the input path of the other signal is selected by selecting any one or more of n (n is a positive integer of 1 or more) resistors using a switch. It is preferable that the value can be adjusted.

本発明のデジタル変調回路においては、前記スイッチをｎビットのパラレルデータの各ビット信号により切替制御するようにしたことが好ましい。 In the digital modulation circuit of the present invention, it is preferable that the switch is controlled to be switched by each bit signal of n-bit parallel data.

本発明のデジタル変調回路においては、前記スイッチにより選択された抵抗との協働により並列抵抗を構成する並列抵抗構成用固定抵抗を備え、前記並列抵抗の抵抗値を調節することによりＤＣオフセットを調整可能としたことが好ましい。 The digital modulation circuit of the present invention includes a parallel resistance configuration fixed resistor that forms a parallel resistor in cooperation with the resistor selected by the switch, and adjusts the DC offset by adjusting the resistance value of the parallel resistor. It is preferable to be possible.

本発明のデジタル変調回路においては、前記スイッチにより選択された抵抗との協働により直列抵抗を構成する直列抵抗構成用固定抵抗を備え、前記直列抵抗の抵抗値を調節することによりＤＣオフセットを調整可能としたことが好ましい。 In the digital modulation circuit of the present invention, a fixed resistor for series resistance configuration that forms a series resistor in cooperation with the resistor selected by the switch is provided, and a DC offset is adjusted by adjusting a resistance value of the series resistor. It is preferable to be possible.

本発明のデジタル変調回路によれば、当該デジタル変調回路が信号波源と接続された際において、複数のバイポーラトランジスタの各々のベースに印加される信号波（例えば、ベースバンドのＩ／Ｑ信号）の相互間に生ずるＤＣオフセットを、ＤＣオフセット調整部により調整して相殺（キャンセル）することができる。 According to the digital modulation circuit of the present invention, when the digital modulation circuit is connected to a signal wave source, a signal wave (for example, baseband I / Q signal) applied to each base of the plurality of bipolar transistors. The DC offset generated between each other can be canceled (cancelled) by adjusting the DC offset adjusting unit.

よって、デジタル変調回路の特性であるローカルリーク特性を容易に最適化することができる。 Therefore, the local leak characteristic which is the characteristic of the digital modulation circuit can be easily optimized.

また、ローカルリーク特性を最適化することができるので、デジタル変調回路の特性である変調精度特性及び隣接チャネル漏洩電力特性を容易に最適化することができる。 Further, since the local leak characteristic can be optimized, the modulation accuracy characteristic and the adjacent channel leakage power characteristic, which are characteristics of the digital modulation circuit, can be easily optimized.

更に、変調回路部はＦＥＴではなくバイポーラトランジスタを備えて構成されているので、ＤＣオフセットの調整のために外部から印加する電圧を微調整する必要がない。 Furthermore, since the modulation circuit unit is configured to include a bipolar transistor instead of an FET, it is not necessary to finely adjust the voltage applied from the outside in order to adjust the DC offset.

また、ＤＣオフセットの調整を製造工程にて一度行うだけで良いため、連続した通信においても効果を発揮することができる。 In addition, since the DC offset only needs to be adjusted once in the manufacturing process, the effect can be exhibited even in continuous communication.

以下、図面を参照して、本発明に係る実施形態について説明する。 Embodiments according to the present invention will be described below with reference to the drawings.

〔第１の実施形態〕
図１は第１の実施形態に係るデジタル変調回路１を示すブロック図であり、図２は図１のデジタル変調回路１が備えるＩ／Ｑ変調回路３を示す回路図である。 [First Embodiment]
FIG. 1 is a block diagram showing a digital modulation circuit 1 according to the first embodiment, and FIG. 2 is a circuit diagram showing an I / Q modulation circuit 3 provided in the digital modulation circuit 1 of FIG.

図１に示すように、本実施形態に係るデジタル変調回路１は、図示しない搬送波源からの無変調信号（ＬＯｉｎｐｕｔ）の位相を９０度ずらす９０度位相回路２と、Ｉ／Ｑ変調回路３と、を備えて構成されている。 As shown in FIG. 1, the digital modulation circuit 1 according to this embodiment includes a 90-degree phase circuit 2 that shifts the phase of a non-modulated signal (LOinput) from a carrier wave source (not shown) by 90 degrees, an I / Q modulation circuit 3, , And is configured.

このうち９０度位相回路２は、入力される無変調信号（ＬＯｉｎｐｕｔ）から、位相が９０度ずつ異なる（位相がそれぞれ０度、９０度、１８０度、２７０度の）信号（ＬＯＩＮ、ＬＯＩＢ、ＬＯＱＮ、ＬＯＱＢ）を生成し、差動出力する。 Among them, the 90-degree phase circuit 2 is a signal (LOIN, LOIB, LOQN) whose phase is different by 90 degrees from the input unmodulated signal (LOinput) (the phases are 0 degrees, 90 degrees, 180 degrees, and 270 degrees, respectively). , LOQB) and differentially output.

他方、Ｉ／Ｑ変調回路３は、９０度位相回路２からの出力信号と、図示しないベースバンド回路から信号波として入力されるベースバンド信号（ＩＮ信号、ＩＢ信号、ＱＮ信号、ＱＢ信号）と、をＩ側（ＩＮ信号、ＩＢ信号、ＬＯＩＮ信号、ＬＯＩＢ信号）及びＱ側（ＱＮ信号、ＱＢ信号、ＬＯＱＮ信号、ＬＯＱＢ信号）でそれぞれミキシングし、ＭＯＤ信号（変調波）として出力する。 On the other hand, the I / Q modulation circuit 3 includes an output signal from the 90-degree phase circuit 2 and baseband signals (IN signal, IB signal, QN signal, QB signal) input as a signal wave from a baseband circuit (not shown). Are mixed on the I side (IN signal, IB signal, LOIN signal, LOIB signal) and Q side (QN signal, QB signal, LOQN signal, LOQB signal), respectively, and output as a MOD signal (modulated wave).

Ｉ／Ｑ変調回路３は、ＤＣオフセット調整が可能な変調回路であり、図２に示すように、ミキシングを行う変調回路部３Ａと、ＤＣオフセットを調整するＤＣオフセット調整部３Ｂと、を備えて構成されている。 The I / Q modulation circuit 3 is a modulation circuit capable of adjusting a DC offset, and includes a modulation circuit unit 3A that performs mixing and a DC offset adjustment unit 3B that adjusts the DC offset, as shown in FIG. It is configured.

このうち変調回路部３Ａは、周知の技術であるＳＳＢミキサ回路構成を成し、従来のＩ／Ｑ変調回路１６０（図６）と同様に構成されている。 Among them, the modulation circuit unit 3A has an SSB mixer circuit configuration, which is a well-known technique, and is configured in the same manner as the conventional I / Q modulation circuit 160 (FIG. 6).

すなわち、変調回路部３Ａは、搬送波としての無変調信号（ＬＯＩＮ、ＬＯＩＢ、ＬＯＱＮ、ＬＯＱＢ）が入力されるバイポーラトランジスタＱ１１〜Ｑ１８と、信号波としてのベースバンド信号（ＩＮ信号、ＩＢ信号、ＱＮ信号、ＱＢ信号）がＤＣオフセット調整部３２を介して入力されるバイポーラトランジスタＱ２１〜Ｑ２４と、抵抗Ｒ３１及びＲ３２と、定電流源Ｉ４１〜Ｉ４４と、電源７０と、抵抗Ｒ５１及びＲ５２と、ＭＯＤ信号を出力するＭＯＤ端子８０、８１と、を備えている。 That is, the modulation circuit unit 3A includes bipolar transistors Q11 to Q18 to which unmodulated signals (LOIN, LOIB, LOQN, LOQB) as carrier waves are input, and baseband signals (IN signal, IB signal, QN signal) as signal waves. , QB signal) are input via the DC offset adjustment unit 32, bipolar transistors Q21 to Q24, resistors R31 and R32, constant current sources I41 to I44, a power source 70, resistors R51 and R52, and a MOD signal. MOD terminals 80 and 81 for outputting.

このうちトランジスタＱ１１〜Ｑ１８は上段の差動対を構成し、トランジスタＱ２１〜Ｑ２４は下段の差動対を構成している。 Among these, the transistors Q11 to Q18 constitute an upper differential pair, and the transistors Q21 to Q24 constitute a lower differential pair.

トランジスタＱ１１及びＱ１４の各々のベースにはＬＯＩＮ信号が入力されるようになっている。同様に、トランジスタＱ１２及びＱ１３の各々のベースにはＬＯＩＢ信号が入力され、トランジスタＱ１５及びＱ１８の各々のベースにはＬＯＱＮ信号が入力され、トランジスタＱ１６及びＱ１７の各々のベースにはＬＯＱＢ信号が入力される。 A LOIN signal is input to the bases of the transistors Q11 and Q14. Similarly, the LOIB signal is input to the bases of the transistors Q12 and Q13, the LOQN signal is input to the bases of the transistors Q15 and Q18, and the LOQB signal is input to the bases of the transistors Q16 and Q17. The

また、トランジスタＱ１１、Ｑ１３、Ｑ１５及びＱ１７のコレクタは、相互に共通接続されているとともに抵抗Ｒ５１を介して電源（ＶＤＤ）７０に接続されている。 The collectors of the transistors Q11, Q13, Q15, and Q17 are connected in common to each other and to the power source (VDD) 70 through the resistor R51.

同様に、トランジスタＱ１２、Ｑ１４、Ｑ１６及びＱ１８のコレクタは、相互に共通接続されているとともに抵抗Ｒ５２を介して電源７０に接続されている。 Similarly, the collectors of the transistors Q12, Q14, Q16, and Q18 are commonly connected to each other and connected to the power supply 70 through the resistor R52.

また、電源７０の他端はグランド（ＧＮＤ）に接地されている。 The other end of the power supply 70 is grounded to the ground (GND).

また、トランジスタＱ２１のベースには、ベースバンド回路からのＩＮ信号がＤＣオフセット調整部３Ｂの抵抗Ｒ８１（後述）を介して入力され、トランジスタＱ２２のベースには、ベースバンドからのＩＢ信号がＤＣオフセット調整部３Ｂの並列抵抗構成部８３（後述）を介して入力される。 An IN signal from the baseband circuit is input to the base of the transistor Q21 via a resistor R81 (described later) of the DC offset adjustment unit 3B, and an IB signal from the baseband is DC offset to the base of the transistor Q22. It is input via a parallel resistance configuration unit 83 (described later) of the adjustment unit 3B.

トランジスタＱ２１及びＱ２２のエミッタ間は抵抗Ｒ３１を介して相互に接続されている。更に、トランジスタＱ２１のエミッタは定電流源Ｉ４１を介して接地（ＧＮＤに接続）され、トランジスタＱ２２のエミッタは定電流源Ｉ４２を介して接地されている。 The emitters of the transistors Q21 and Q22 are connected to each other via a resistor R31. Further, the emitter of the transistor Q21 is grounded (connected to GND) via a constant current source I41, and the emitter of the transistor Q22 is grounded via a constant current source I42.

また、トランジスタＱ２１のコレクタは、トランジスタＱ１１及びＱ１２のエミッタどうしの接続点に接続され、同様に、トランジスタＱ２２のコレクタは、トランジスタＱ１３及びＱ１４のエミッタどうしの接続点に接続されている。 The collector of the transistor Q21 is connected to the connection point between the emitters of the transistors Q11 and Q12. Similarly, the collector of the transistor Q22 is connected to the connection point between the emitters of the transistors Q13 and Q14.

また、トランジスタＱ２３のベースには、ベースバンドからのＱＮ信号がＤＣオフセット調整部３Ｂの抵抗Ｒ８２（後述）を介して入力され、トランジスタＱ２４のベースには、ベースバンドからのＱＢ信号がＤＣオフセット調整部３Ｂの並列抵抗構成部８４（後述）を介して入力される。 The QN signal from the baseband is input to the base of the transistor Q23 via a resistor R82 (described later) of the DC offset adjustment unit 3B, and the QB signal from the baseband is DC offset adjusted to the base of the transistor Q24. It is input via the parallel resistance configuration unit 84 (described later) of the unit 3B.

トランジスタＱ２３及びＱ２４のエミッタ間は抵抗Ｒ３２を介して相互に接続されているとともに、トランジスタＱ２３のエミッタは定電流源Ｉ４３に、トランジスタＱ２４のエミッタは定電流源Ｉ４４に、それぞれ接続されている。また、トランジスタＱ２３のコレクタは、トランジスタＱ１５及びＱ１６のエミッタどうしの接続点に接続され、同様に、トランジスタＱ２４のコレクタは、トランジスタＱ１７及びＱ１８のエミッタどうしの接続点に接続されている。 The emitters of the transistors Q23 and Q24 are connected to each other via a resistor R32. The emitter of the transistor Q23 is connected to the constant current source I43, and the emitter of the transistor Q24 is connected to the constant current source I44. The collector of the transistor Q23 is connected to the connection point between the emitters of the transistors Q15 and Q16. Similarly, the collector of the transistor Q24 is connected to the connection point between the emitters of the transistors Q17 and Q18.

なお、ＩＢ信号及びＱＢ信号は、Ｉ／Ｑ変調回路３をバランスよく動作させるために用いられる。 The IB signal and the QB signal are used to operate the I / Q modulation circuit 3 with good balance.

他方、ＤＣオフセット調整部３Ｂは、抵抗Ｒ８１、Ｒ８２と、並列抵抗構成部８３、８４と、を備えている。 On the other hand, the DC offset adjustment unit 3B includes resistors R81 and R82 and parallel resistance components 83 and 84.

このうち抵抗Ｒ８１は、ベースバンド回路からのＩＮ信号の入力端子６１と変調回路部３ＡのトランジスタＱ２１のベースとの間に直列に接続されている。 Of these, the resistor R81 is connected in series between the IN signal input terminal 61 from the baseband circuit and the base of the transistor Q21 of the modulation circuit section 3A.

同様に、抵抗Ｒ８２は、ベースバンド回路からのＱＮ信号の入力端子６３と変調回路部３ＡのトランジスタＱ２３のベースとの間に直列に接続されている。 Similarly, the resistor R82 is connected in series between the QN signal input terminal 63 from the baseband circuit and the base of the transistor Q23 of the modulation circuit unit 3A.

また、並列抵抗構成部８３は、ベースバンド回路からのＩＢ信号の入力端子６２と変調回路部３ＡのトランジスタＱ２２のベースとの間に直列に接続され、並列抵抗構成部８４は、ベースバンド回路からのＱＢ信号の入力端子６４と変調回路部３ＡのトランジスタＱ２４のベースとの間に直列に接続されている。 The parallel resistance configuration unit 83 is connected in series between the input terminal 62 of the IB signal from the baseband circuit and the base of the transistor Q22 of the modulation circuit unit 3A, and the parallel resistance configuration unit 84 is connected from the baseband circuit. QB signal input terminal 64 and the base of transistor Q24 of modulation circuit section 3A are connected in series.

並列抵抗構成部８３は、抵抗（並列抵抗構成用固定抵抗）Ｒ８３１と、相互に抵抗値が異なるｎ個（ｎは１以上の整数）の抵抗（抵抗Ｒ８３２ａ、Ｒ８３２ｂ、・・・、Ｒ８３２ｎ）と、各抵抗Ｒ８３２ａ〜Ｒ８３２ｎに対して１つずつ設けられたスイッチＳＷ８３３ａ、ＳＷ８３３ｂ、・・・、ＳＷ８３３ｎと、を備えて構成されている。 The parallel resistance configuration unit 83 includes a resistance (fixed resistance for parallel resistance configuration) R831, and n resistances (resistances R832a, R832b,..., R832n) having different resistance values (n is an integer of 1 or more). The switches SW833a, SW833b,..., SW833n are provided for each of the resistors R832a to R832n.

このうち抵抗Ｒ８３１は入力端子６２とトランジスタＱ２２のベースとの間に直列に接続されている。 Of these, the resistor R831 is connected in series between the input terminal 62 and the base of the transistor Q22.

また、抵抗Ｒ８３２ａ〜Ｒ８３２ｎは、各々対応するスイッチＳＷ８３３ａ〜ＳＷ８３３ｎがＯＮ状態となった際に、入力端子６２とトランジスタＱ２２のベースとの間に直列、且つ、抵抗Ｒ８３１とは並列に接続された状態となって、該抵抗Ｒ８３１との協働により並列抵抗を構成するように設けられている。 The resistors R832a to R832n are connected in series between the input terminal 62 and the base of the transistor Q22 and in parallel with the resistor R831 when the corresponding switches SW833a to SW833n are turned on. Thus, a parallel resistor is formed in cooperation with the resistor R831.

ここで、各スイッチＳＷ８３３ａ〜ＳＷ８３３ｎのうち何れか１つ又は複数が選択的にＯＮ状態とされることにより、対応する抵抗（Ｒ８３２ａ、Ｒ８３２ｂ、・・・、Ｒ８３２ｎのうちの何れか１つ又は複数）と抵抗Ｒ８３１との協働により並列抵抗が構成される。 Here, when any one or a plurality of the switches SW833a to SW833n are selectively turned on, any one or a plurality of corresponding resistors (R832a, R832b,..., R832n). ) And the resistor R831 constitute a parallel resistor.

従って、この並列抵抗の抵抗値をスイッチＳＷ８３３ａ〜ＳＷ８３３ｎのＯＮ／ＯＦＦ制御により調節することによって、入力端子６２からトランジスタＱ２２のベースまでの経路の抵抗値を調節することが可能となっている。 Therefore, the resistance value of the path from the input terminal 62 to the base of the transistor Q22 can be adjusted by adjusting the resistance value of the parallel resistor by ON / OFF control of the switches SW833a to SW833n.

並列抵抗構成部８４は、並列抵抗構成部８３と同様に構成され、抵抗Ｒ８４１と、抵抗Ｒ８４２ａ、Ｒ８４２ｂ、・・・、Ｒ８４２ｎと、各抵抗Ｒ８４２ａ〜Ｒ８４２ｎに対して１つずつ設けられたスイッチＳＷ８４３ａ、ＳＷ８４３ｂ、・・・、ＳＷ８４３ｎと、を備えている。 The parallel resistance configuration unit 84 is configured in the same manner as the parallel resistance configuration unit 83, and includes a resistor R841, resistors R842a, R842b,..., R842n, and a switch SW843a provided for each of the resistors R842a to R842n. , SW843b,..., SW843n.

ここで、抵抗Ｒ８３２ａ〜Ｒ８３２ｎ、Ｒ８４２ａ〜Ｒ８４２ｎの各抵抗値は、以下のような関係となるように設定されている。 Here, the resistance values of the resistors R832a to R832n and R842a to R842n are set to have the following relationship.

Ｒ８３２ｂ＝Ｒ８３２ａ×１／２¹
Ｒ８３２ｃ＝Ｒ８３２ａ×１／２²
・
・
・
Ｒ８３２n＝Ｒ８３２ａ×１／２ⁿ
Ｒ８３２ａ＝Ｒ８４２ａ、Ｒ８３２ｂ＝Ｒ８４２ｂ、・・・、Ｒ８３２ｎ＝Ｒ８４２ｎ
なお、各スイッチＳＷ８３３ａ〜ＳＷ８３３ｎ、並びに、ＳＷ８４３ａ〜ＳＷ８４３ｎのＯＮ／ＯＦＦ制御は、各々１ビットのパラレルデータであるデータＤ１〜Ｄｎ（つまり合計ｎビットのパラレルデータ）によりなされる。 R832b = R832a × 1/2 ¹
R832c = R832a × 1/2 ²
・
・
・
R832n = R832a × 1 / ²ⁿ
R832a = R842a, R832b = R842b,..., R832n = R842n
Note that ON / OFF control of each of the switches SW833a to SW833n and SW843a to SW843n is performed by data D1 to Dn (that is, parallel data of a total of n bits), each of which is 1-bit parallel data.

具体的には、例えば、スイッチＳＷ８３３ａ及びＳＷ８４３ａのＯＮ／ＯＦＦ制御は共通のデータＤ１により一括して行われ、同様に、スイッチＳＷ８３３ｂ及びＳＷ８４３ｂのＯＮ／ＯＦＦ制御は共通のデータＤ２により、・・・、スイッチＳＷ８３３ｎ及びＳＷ８４３ｎのＯＮ／ＯＦＦ制御は共通のデータＤｎにより、それぞれ一括して行われる。 Specifically, for example, ON / OFF control of the switches SW833a and SW843a is collectively performed by the common data D1, and similarly, ON / OFF control of the switches SW833b and SW843b is performed by the common data D2. The ON / OFF control of the switches SW833n and SW843n is collectively performed by the common data Dn.

次に、本実施形態の場合の動作を説明する。 Next, the operation in this embodiment will be described.

ＤＣオフセット調整部３Ｂには、ベースバンドからのＩ／Ｑ信号（ＩＮ，ＩＢ，ＱＮＱＢ）が、差動にて入力される。すなわち、ＩＮ信号とＩＢ信号とが差動関係にあり、ＱＮ信号とＱＢ信号とが差動関係にある。 The I / Q signals (IN, IB, QN QB) from the baseband are input to the DC offset adjustment unit 3B in a differential manner. That is, the IN signal and the IB signal are in a differential relationship, and the QN signal and the QB signal are in a differential relationship.

このうちＩＮ信号は、抵抗Ｒ８１を介して変調回路部３ＡのトランジスタＱ２１のベースへ入力される。 Of these, the IN signal is input to the base of the transistor Q21 of the modulation circuit section 3A via the resistor R81.

他方、ＩＮ信号と差動関係にあるＩＢ信号は、抵抗Ｒ８３１と、スイッチＳＷ８３３ａ〜ＳＷ８３３ｎによって選択された抵抗（抵抗Ｒ８３２ａ〜Ｒ８３２ｎのうちの何れか１つ又は複数）と、により構成される並列抵抗を介して、変調回路部３ＡのトランジスタＱ２２のベースへ入力される。 On the other hand, an IB signal having a differential relationship with the IN signal is a parallel resistor configured by a resistor R831 and a resistor (any one or more of resistors R832a to R832n) selected by the switches SW833a to SW833n. Is input to the base of the transistor Q22 of the modulation circuit section 3A.

同様に、ＱＮ信号は、抵抗Ｒ８２を介して変調回路部３ＡのトランジスタＱ２３のベースへ入力される。 Similarly, the QN signal is input to the base of the transistor Q23 of the modulation circuit unit 3A via the resistor R82.

また、ＱＮ信号と差動関係にあるＱＢ信号は、抵抗Ｒ８４１と、スイッチＳＷ８４３ａ〜ＳＷ８４３ｎによって選択された抵抗（抵抗Ｒ８４２ａ〜Ｒ８４２ｎのうちの何れか１つ又は複数）と、により構成される並列抵抗を介して、変調回路部３ＡのトランジスタＱ２４のベースへ入力される。 A QB signal having a differential relationship with the QN signal is a parallel resistor configured by a resistor R841 and a resistor (any one or more of resistors R842a to R842n) selected by the switches SW843a to SW843n. Is input to the base of the transistor Q24 of the modulation circuit section 3A.

こうして、ＤＣオフセット調整部３ＢによりＤＣオフセット調整されたＩ／Ｑ信号が変調回路部３Ａへ入力される。 In this way, the I / Q signal that has been DC offset adjusted by the DC offset adjustment unit 3B is input to the modulation circuit unit 3A.

また、上記のように９０度位相回路２により９０度位相がずらされた無変調信号（ＬＯＩＮ、ＬＯＩＢ、ＬＯＱＮ、ＬＯＱＢ）も変調回路部３Ａへ入力される。 Further, the non-modulated signal (LOIN, LOIB, LOQN, LOQB) whose phase is shifted by 90 degrees by the 90-degree phase circuit 2 as described above is also input to the modulation circuit unit 3A.

変調回路部３Ａでは、入力される無変調信号とＩ／Ｑ信号とをミキシング（後述）し、デジタル変調出力（ＭＯＤｏｕｔ）としてＭＯＤ端子８０、８１より出力する。 In the modulation circuit unit 3A, the input unmodulated signal and the I / Q signal are mixed (described later) and output from the MOD terminals 80 and 81 as a digital modulation output (MODout).

ここで、本実施形態に係るデジタル変調回路１においては、図２に示す構成のＤＣオフセット調整部３Ｂを備えるため、ベースバント回路からのＩ/Ｑ信号（ＩＮ信号、ＩＢ信号、ＱＮ信号、ＱＢ信号）のＤＣオフセットを、ｎビットパラレルデータを用いてロジック的に任意に微調整することができる。 Here, since the digital modulation circuit 1 according to the present embodiment includes the DC offset adjustment unit 3B having the configuration shown in FIG. 2, the I / Q signal (IN signal, IB signal, QN signal, QB from the baseband circuit) is provided. The DC offset of the signal) can be arbitrarily finely adjusted logically using n-bit parallel data.

以下に、ＤＣオフセット調整部３ＢでのＤＣオフセットの調整動作について説明する。 Hereinafter, the DC offset adjustment operation in the DC offset adjustment unit 3B will be described.

ＤＣオフセット調整部３Ｂは、図２のポイント（１）とポイント（２）とのＤＣオフセット、並びに、図２のポイント（３）とポイント（４）とのＤＣオフセットをキャンセルする動作を行う。 The DC offset adjustment unit 3B performs an operation of canceling the DC offset between the points (1) and (2) in FIG. 2 and the DC offset between the points (3) and (4) in FIG.

ここで、ポイント（１）、（２）のＤＣオフセット値について説明する。 Here, the DC offset values at points (1) and (2) will be described.

ポイント（１）のＤＣ値（ＤＣ（１））は、固定の抵抗値（抵抗Ｒ８１の抵抗値＝Ｒ８１）と、ベースバンドのＩＮ信号のＤＣ値（ＤＣ（ＩＮ））と、定電流源Ｉ４１、Ｉ４２の電流値と、トランジスタＱ２１のｈｆｅ（＝ｈｆｅ（Ｑ２１）と、により以下の式１で求まる。なお、定電流源Ｉ４１の電流値（＝Ｉ４１）と定電流源Ｉ４２の電流値（＝Ｉ４２）とは相互に等しくＩ４１２であるとする。また、ｈｆｅとは、バイポーラトランジスタのエミッタ接地回路におけるｈパラメータｈ₂₁のことである。 The DC value (DC (1)) of the point (1) includes a fixed resistance value (resistance value of the resistor R81 = R81), a DC value of the baseband IN signal (DC (IN)), and a constant current source I41 , I42 and hfe (= hfe (Q21) of the transistor Q21 are obtained by the following equation 1. The current value (= I41) of the constant current source I41 and the current value of the constant current source I42 (= the I42) and a I412 equal to each other. Further, the hfe, is that the h parameter h ₂₁ in grounded-emitter circuit of the bipolar transistor.

ＤＣ（１）＝（ＤＣ（ＩＮ））−（Ｒ８１）×（Ｉ４１２／ｈｆｅ（Ｑ２１））・・・（式１）
他方、ポイント（２）のＤＣ値（ＤＣ（２））は、抵抗Ｒ８３１の抵抗値（＝Ｒ８３１）と、スイッチ（ＳＷ８３３ａ〜ＳＷ８３３ｎ）により選択された抵抗値、すなわち抵抗Ｒ８３２ａ〜Ｒ８３２ｎ（抵抗値＝Ｒ８３２ａ〜Ｒ８３２ｎ）のうちの選択された何れか１つ又は複数の抵抗値と、ベースバンドのＩＢ信号のＤＣ値（ＤＣ（ＩＢ））と、定電流源Ｉ４１、Ｉ４２の電流値と、トランジスタＱ２２のｈｆｅ（＝ｈｆｅ（Ｑ２２））と、により求まる。 DC (1) = (DC (IN)) − (R81) × (I412 / hfe (Q21)) (Formula 1)
On the other hand, the DC value (DC (2)) of the point (2) is the resistance value selected by the resistance value (= R831) of the resistor R831 and the switches (SW833a to SW833n), that is, the resistors R832a to R832n (resistance value = Any one or a plurality of resistance values selected from among R832a to R832n), a DC value (DC (IB)) of a baseband IB signal, current values of constant current sources I41 and I42, and a transistor Q22 Hfe (= hfe (Q22)).

例えば、スイッチＳＷ８３３ａ〜ＳＷ８３３ｎのうちスイッチＳＷ８３３ａのみがＯＮ状態となり、抵抗Ｒ８３２ａ〜Ｒ８３２ｎのうち抵抗Ｒ８３２ａが選択された場合には、以下の式２で求まる。なお、定電流源Ｉ４１の電流値（＝Ｉ４１）と定電流源Ｉ４２の電流値（＝Ｉ４２）とは相互に等しくＩ４１２であるとする。 For example, when only the switch SW833a among the switches SW833a to SW833n is turned on and the resistor R832a is selected among the resistors R832a to R832n, the following equation 2 is obtained. It is assumed that the current value (= I41) of the constant current source I41 and the current value (= I42) of the constant current source I42 are equal to each other and I412.

ＤＣ（２）＝（ＤＣ（ＩＢ））−｛（Ｒ８３２ａ×Ｒ８３１）／（Ｒ８３２ａ＋Ｒ８３１）｝×（Ｉ４１２／ｈｆｅ（Ｑ２２））・・・（式２）
従って、上記の式１、２より、ポイント（１）、（２）のＤＣオフセット（＝ＤＣ（１−２））は、以下の式３で求まる。 DC (2) = (DC (IB)) − {(R832a × R831) / (R832a + R831)} × (I412 / hfe (Q22)) (Formula 2)
Therefore, the DC offset (= DC (1-2)) of the points (1) and (2) can be obtained by the following formula 3 from the above formulas 1 and 2.

ＤＣ（１−２）＝ＤＣ（１）−ＤＣ（２）＝｛（ＤＣ（ＩＮ））−（Ｒ８１）×（Ｉ４１２／ｈｆｅ（Ｑ２１））｝−｛（ＤＣ（ＩＢ））−｛（Ｒ８３２ａ×Ｒ８３１）／（Ｒ８３２ａ＋Ｒ８３１）｝×（Ｉ４１２／ｈｆｅ（Ｑ２２））｝・・・（式３）
また、ポイント（３）、（４）のＤＣオフセット値ＤＣ（３−４）についても、ポイント（１）、（２）のＤＣオフセット値と同様に、以下の式４により求めることができる（例えば、抵抗Ｒ８４２ａ〜Ｒ８４２ｎのうち抵抗Ｒ８４２ａのみが選択された場合）。なお、式４における記号（ＤＣ（３）、ＤＣ（４）、ＤＣ（ＱＮ）、Ｒ８２、Ｉ４３４、ｈｆｅ（Ｑ２３）、ＤＣ（ＱＢ）、Ｒ８４２ａ、Ｒ８４１、ｈｆｅ（Ｑ２４））の定義についても上記の式１乃至式３におけるのと同様である。 DC (1-2) = DC (1) -DC (2) = {(DC (IN))-(R81) * (I412 / hfe (Q21))}-{(DC (IB))-{(R832a × R831) / (R832a + R831)} × (I412 / hfe (Q22))} (Equation 3)
Further, the DC offset value DC (3-4) of the points (3) and (4) can also be obtained by the following expression 4 similarly to the DC offset value of the points (1) and (2) (for example, , When only the resistor R842a is selected from the resistors R842a to R842n). Note that the definitions of the symbols (DC (3), DC (4), DC (QN), R82, I434, hfe (Q23), DC (QB), R842a, R841, hfe (Q24)) in Equation 4 are also described above. This is the same as in the equations 1 to 3.

ＤＣ（３−４）＝ＤＣ（３）−ＤＣ（４）＝｛（ＤＣ（ＱＮ））−（Ｒ８２）×（Ｉ４３４／ｈｆｅ（Ｑ２３））｝−｛（ＤＣ（ＱＢ））−｛（Ｒ８４２ａ×Ｒ８４１）／（Ｒ８４２ａ＋Ｒ８４１）｝×（Ｉ４３４／ｈｆｅ（Ｑ２４））｝・・・（式４）
上記の式３及び式４を用いることにより、ＤＣオフセットがキャンセルされるようにＤＣオフセットの調整を行うことができる。 DC (3-4) = DC (3) -DC (4) = {(DC (QN))-(R82) * (I434 / hfe (Q23))}-{(DC (QB))-{(R842a × R841) / (R842a + R841)} × (I434 / hfe (Q24))} (Formula 4)
By using Equations 3 and 4 above, the DC offset can be adjusted so that the DC offset is canceled.

すなわち、ベースバンド側のＤＣオフセットが存在する場合におけるそのＤＣオフセット、並びに、差動トランジスタのｈｆｅ相対バラツキがキャンセルされることとなるように、ｎビットパラレルデータ（Ｄ１〜Ｄｎ）を用いて並列抵抗構成部８３、８４の抵抗値をコントロールする。 That is, when there is a DC offset on the baseband side, the parallel resistance using the n-bit parallel data (D1 to Dn) is canceled so that the DC offset and the hfe relative variation of the differential transistor are canceled. The resistance values of the constituent parts 83 and 84 are controlled.

これにより、差動関係にあるトランジスタＱ２１とＱ２２とのＤＣオフセット、並びに、トランジスタＱ２３とＱ２４とのＤＣオフセットをキャンセルすることができる。 Thereby, the DC offset between the transistors Q21 and Q22 and the DC offset between the transistors Q23 and Q24 can be canceled.

次に、ＩＮ信号及びＩＢ信号と、ＬＯＩＮ信号及びＬＯＩＢ信号とが変調回路部３Ａにてミキシングされた結果（Ｉ側でのミキシングされた結果）について説明する。 Next, a result of mixing the IN signal and the IB signal and the LOIN signal and the LOIB signal by the modulation circuit unit 3A (the result of mixing on the I side) will be described.

ＩＮ信号（＝ＩＮ）、ＩＢ信号（＝ＩＢ）、ＬＯＩＮ信号（＝ＬＯＩＮ）、ＬＯＩＢ信号（＝ＬＯＩＢ）を、それぞれ、ＩＮ＝ＤＣ（１）＋Ａｃｏｓ（ω₁ｔ）、ＩＢ＝ＤＣ（２）−Ａｃｏｓ（ω₁ｔ）、ＬＯＩＮ＝Ｂｓｉｎ（ω₂ｔ）、ＬＯＩＢ＝−Ｂｓｉｎ（ω₂ｔ）とすると、Ｉ側でのミキシングされた結果（＝ＩＮ・ＬＯＩＮ＋ＩＢ・ＬＯＩＢ）は、以下の式５で表すことができる。 IN signal (= IN), IB signal (= IB), LOIN signal (= LOIN), LOIB signal (= LOIB) are respectively IN = DC (1) + Acos (ω ₁ t), IB = DC (2) When -A cos (ω ₁ t), LOIN = B sin (ω ₂ t), LOIB = −B sin (ω ₂ t), the result of mixing on the I side (= IN · LOIN + IB · LOIB) is 5 can be represented.

ＩＮ・ＬＯＩＮ＋ＩＢ・ＬＯＩＢ＝｛ＤＣ（１）＋Ａｃｏｓ（ω₁ｔ）｝・｛Ｂｓｉｎ（ω₂ｔ）｝＋｛ＤＣ（２）−Ａｃｏｓ（ω₁ｔ）｝・｛−Ｂｓｉｎ（ω₂ｔ）｝＝２ＡＢ｛ｃｏｓ（ω₁ｔ）・ｓｉｎ（ω₂ｔ）｝＋｛ＤＣ（１）−ＤＣ（２）｝・Ｂｓｉｎ（ω₂ｔ）・・・（式５）
同様に、Ｑ側については、ＱＮ信号（＝ＱＮ）、ＱＢ信号（＝ＱＢ）、ＬＯＱＮ信号（＝ＬＯＱＮ）、ＬＯＱＢ信号（＝ＬＯＱＢ）を、それぞれ、ＱＮ＝ＤＣ（３）＋Ａｓｉｎ（ω₁ｔ）、ＱＢ＝ＤＣ（４）−Ａｓｉｎ（ω₁ｔ）、ＬＯＱＮ＝Ｂｃｏｓ（ω₂ｔ）、ＬＯＱＢ＝−Ｂｃｏｓ（ω₂ｔ）とすると、Ｑ側でのミキシングされた結果（＝ＱＮ・ＬＯＱＮ＋ＱＢ・ＬＯＱＢ）は、以下の式６で表すことができる。 IN · LOIN + IB · LOIB = {DC (1) + Acos (ω ₁ t)} · {Bsin (ω ₂ t)} + {DC (2) −Acos (ω ₁ t)} · {−Bsin (ω ₂ t) } = 2AB {cos (ω ₁ t) · sin (ω ₂ t)} + {DC (1) −DC (2)} · B sin (ω ₂ t) (Formula 5)
Similarly, for the Q side, the QN signal (= QN), the QB signal (= QB), the LOQN signal (= LOQN), and the LOQB signal (= LOQB) are respectively expressed as QN = DC (3) + Asin (ω ₁ t ), QB = DC (4) −Asin (ω ₁ t), LOQN = Bcos (ω ₂ t), LOQB = −Bcos (ω ₂ t), the result of mixing on the Q side (= QN · LOQN + QB LOQB) can be expressed by Equation 6 below.

ＱＮ・ＬＯＱＮ＋ＱＢ・ＬＯＱＢ＝２ＡＢ｛ｓｉｎ（ω₁ｔ）・ｃｏｓ（ω₂ｔ）｝＋｛ＤＣ（３）−ＤＣ（４）｝・Ｂｃｏｓ（ω₂ｔ）・・・（式６）
よって、変調回路部３Ａの出力は、以下の式７で表すことができる。 QN · LOQN + QB · LOQB = 2AB {sin (ω ₁ t) · cos (ω ₂ t)} + {DC (3) −DC (4)} · Bcos (ω ₂ t) (Formula 6)
Therefore, the output of the modulation circuit unit 3A can be expressed by the following Expression 7.

｛ＩＮ・ＬＯＩＮ＋ＩＢ・ＬＯＩＢ｝＋｛ＱＮ・ＬＯＱＮ＋ＱＢ・ＬＯＱＢ｝＝２ＡＢ｛ｃｏｓ（ω₁ｔ）・ｓｉｎ（ω₂ｔ）｝＋｛ＤＣ（１）−ＤＣ（２）｝・Ｂｓｉｎ（ω₂ｔ）＋２ＡＢ｛ｓｉｎ（ω₁ｔ）・ｃｏｓ（ω₂ｔ）｝＋｛ＤＣ（３）−ＤＣ（４）｝・Ｂｃｏｓ（ω₂ｔ）＝２ＡＢ｛ｓｉｎ（ω₁ｔ＋ω₂ｔ）｝＋｛ＤＣ（１）−ＤＣ（２）｝・Ｂｓｉｎ（ω₂ｔ）＋｛ＤＣ（３）−ＤＣ（４）｝・Ｂｃｏｓ（ω₂ｔ）・・・（式７）
本実施形態の場合、ＤＣオフセットを調整してキャンセルすることにより、ＤＣ（１）−ＤＣ（２）≒０、ＤＣ（３）−ＤＣ（４）≒０となる。 {IN · LOIN + IB · LOIB} + {QN · LOQN + QB · LOQB} = 2AB {cos (ω ₁ t) · sin (ω ₂ t)} + {DC (1) −DC (2)} · B sin (ω ₂ t ) + 2AB {sin (ω ₁ t) · cos (ω ₂ t)} + {DC (3) −DC (4)} · Bcos (ω ₂ t) = 2AB {sin (ω ₁ t + ω ₂ t)} + { DC (1) −DC (2)} · Bsin (ω ₂ t) + {DC (3) −DC (4)} · Bcos (ω ₂ t) (Expression 7)
In the case of this embodiment, by adjusting and canceling the DC offset, DC (1) −DC (2) ≈0 and DC (3) −DC (4) ≈0.

よって、式７において、ＬＯ周波数成分（ω₂ｔ）（ローカルリーク）に相当する「｛ＤＣ（１）−ＤＣ（２）｝・Ｂｓｉｎ（ω₂ｔ）＋｛ＤＣ（３）−ＤＣ（４）｝・Ｂｃｏｓ（ω₂ｔ）」が実質的にキャンセルされる（消える）ので、式７は実質的に「２ＡＢ｛ｓｉｎ（ω₁ｔ＋ω₂ｔ）｝」となる。 Therefore, in Expression 7, “{DC (1) −DC (2)} · Bsin (ω ₂ t) + {DC (3) −DC (4) corresponding to the LO frequency component (ω ₂ t) (local leak)”. )} · Bcos (ω ₂ t) ”is substantially canceled (disappears), so Equation 7 is substantially“ 2AB {sin (ω ₁ t + ω ₂ t)} ”.

このように出力成分（「２ＡＢ｛ｓｉｎ（ω₁ｔ＋ω₂ｔ）｝」）以外の成分が消えるので、デジタル変調回路１の特性である変調精度特性及び隣接チャネル漏洩電力を最適化することが可能である。 Since components other than the output component (“2AB {sin (ω ₁ t + ω ₂ t)}”) disappear in this way, it is possible to optimize the modulation accuracy characteristic and the adjacent channel leakage power, which are characteristics of the digital modulation circuit 1. It is.

以上のように、第１の実施形態によれば、ＤＣオフセット調整部３ＢによりＤＣオフセットを微調整できるので、ベースバンド回路と接続された際におけるベースバンドからのＩ／Ｑ信号のＤＣオフセット（デジタル変調回路１の配線抵抗及び該デジタル変調回路１が備えるバイポーラトランジスタの相対精度に起因するＤＣオフセット）をキャンセルすることができる。 As described above, according to the first embodiment, since the DC offset can be finely adjusted by the DC offset adjustment unit 3B, the DC offset (digital) of the I / Q signal from the baseband when it is connected to the baseband circuit. The wiring resistance of the modulation circuit 1 and the DC offset due to the relative accuracy of the bipolar transistor included in the digital modulation circuit 1 can be canceled.

また、差動回路のＤＣオフセットを微調整できるので、デジタル変調回路１の特性であるローカルリーク特性を短期間にて容易に最適化することができる。 Further, since the DC offset of the differential circuit can be finely adjusted, the local leak characteristic which is the characteristic of the digital modulation circuit 1 can be easily optimized in a short time.

また、ローカルリーク特性を容易に最適化できるので、デジタル変調回路１の特性である変調精度特性及び隣接チャネル漏洩電力特性を短期間にて容易に最適化することができる。 Further, since the local leak characteristic can be easily optimized, the modulation accuracy characteristic and the adjacent channel leakage power characteristic which are the characteristics of the digital modulation circuit 1 can be easily optimized in a short time.

更に、Ｉ／Ｑ信号のＤＣオフセットをｎビットパラレルデータを用いてロジック的に行うので、試作の回数を低減することができるため、短期間にてデジタル変調器を実現することが可能となり、コストを低減することができる。。 Further, since the DC offset of the I / Q signal is logically performed using n-bit parallel data, the number of trial productions can be reduced, so that a digital modulator can be realized in a short period of time, and the cost can be reduced. Can be reduced. .

また、Ｉ/Ｑ信号のＤＣオフセットをロジック的に微調整できるので、容易にＤＣオフセットをキャンセルすることができる。 In addition, since the DC offset of the I / Q signal can be logically adjusted, the DC offset can be easily canceled.

なお、変調回路部３ＡはＦＥＴではなくバイポーラトランジスタＱ２１〜Ｑ２４を備えて構成されているので、バイポーラトランジスタＱ２１〜Ｑ２４のベースに流れる電流を、並列抵抗構成部８３、８４の抵抗値を調節することにより制御することができる。よって、ＤＣオフセットの調整のために外部から印加する電圧を微調整する必要がない。 Since the modulation circuit unit 3A is configured to include bipolar transistors Q21 to Q24 instead of FETs, the current flowing through the bases of the bipolar transistors Q21 to Q24 is adjusted to the resistance values of the parallel resistance configuration units 83 and 84. Can be controlled. Therefore, it is not necessary to finely adjust the voltage applied from the outside for adjusting the DC offset.

また、ＤＣオフセットの調整を製造工程にて一度行うだけで良く、該調整後にＤＣオフセットがズレることがないため、連続した通信においても効果を発揮することができる。 In addition, the DC offset only needs to be adjusted once in the manufacturing process, and the DC offset does not shift after the adjustment. Therefore, the effect can be exhibited even in continuous communication.

なお、上記の第１の実施形態においては、並列抵抗構成部８３における抵抗Ｒ８３２ａ〜８３２ｎの抵抗値がそれぞれ異なり、同様に、直列抵抗構成部８４における抵抗Ｒ８４２ａ〜８４２ｎの抵抗値がそれぞれ異なる例を示したが、各抵抗Ｒ８３２ａ〜８３２ｎ、並びに、各抵抗Ｒ８４２ａ〜８４２ｎの抵抗値が同一であっても良い。 In the first embodiment, the resistance values of the resistors R832a to 832n in the parallel resistor configuration unit 83 are different from each other, and similarly, the resistance values of the resistors R842a to 842n in the series resistance configuration unit 84 are different from each other. Although shown, the resistance values of the resistors R832a to 832n and the resistors R842a to 842n may be the same.

〔第２の実施形態〕
次に、第２の実施形態について説明する。 [Second Embodiment]
Next, a second embodiment will be described.

上記の第１の実施形態の場合には、並列抵抗構成部８３，８４の並列抵抗値を選択することによりＤＣオフセットを調整する構成であるため、該抵抗値を直線的（リニア）に変化させて調整することが困難である（図４の曲線Ｌ１参照）。 In the case of the first embodiment described above, since the DC offset is adjusted by selecting the parallel resistance value of the parallel resistance components 83 and 84, the resistance value is changed linearly. Adjustment is difficult (see curve L1 in FIG. 4).

そこで、第２の実施形態では、以下に説明するようにして、上記の第１の実施形態における課題を解決する。 Therefore, in the second embodiment, the problem in the first embodiment is solved as described below.

なお、第２の実施形態に係るデジタル変調回路１は、以下に説明する点の他は上記の第１の実施形態に係るデジタル変調回路１と同様に構成されているため、同様の構成要素には同一の符号を付し、その説明を省略する。 The digital modulation circuit 1 according to the second embodiment is configured in the same manner as the digital modulation circuit 1 according to the first embodiment except for the points described below. Are denoted by the same reference numerals, and the description thereof is omitted.

図３は第２の実施形態に係るデジタル変調回路１が備えるＩ／Ｑ変調回路３を示すブロック図である。 FIG. 3 is a block diagram showing an I / Q modulation circuit 3 provided in the digital modulation circuit 1 according to the second embodiment.

図３に示すように、本実施形態の場合のデジタル変調回路１は、そのＤＣオフセット調整部３Ｂが、上記の第１の実施形態における並列抵抗構成部８３に代えて直列抵抗構成部９３を備えているとともに、並列抵抗構成部８４に代えて直列抵抗構成部９４を備えている。 As shown in FIG. 3, in the digital modulation circuit 1 in the case of this embodiment, the DC offset adjustment unit 3B includes a series resistance configuration unit 93 instead of the parallel resistance configuration unit 83 in the first embodiment. In addition, a series resistance configuration unit 94 is provided instead of the parallel resistance configuration unit 84.

直列抵抗構成部９３は、抵抗（直列抵抗構成用固定抵抗）Ｒ９３１と、相互に抵抗値が異なるｎ個（ｎは１以上の整数）の抵抗（抵抗Ｒ９３２ａ、Ｒ９３２ｂ、・・・、Ｒ９３２ｎ）と、各抵抗Ｒ９３２ａ〜Ｒ９３２ｎに対して１つずつ設けられたスイッチＳＷ９３３ａ、ＳＷ９３３ｂ、・・・、ＳＷ９３３ｎと、を備えて構成されている。 The series resistance configuration unit 93 includes a resistance (fixed resistance for series resistance configuration) R931, and n resistances (resistances R932a, R932b,..., R932n) having resistance values different from each other (n is an integer of 1 or more). The switches SW933a, SW933b,..., SW933n are provided for each of the resistors R932a to R932n.

そして、トランジスタＱ２２のベースには抵抗Ｒ９３１の一端が接続され、該抵抗Ｒ９３１の他端はスイッチＳＷ９３３ａが接続されている。このスイッチＳＷ９３３ａは、抵抗Ｒ９３２ａが抵抗Ｒ９３１との協働により直列抵抗を構成する状態としない状態とにデータＤ１により変換される。同様に、スイッチＳＷ９３３ｂ、・・・、ＳＷ９３３ｎは、抵抗Ｒ９３２ｂ、・・・、抵抗Ｒ９３２ｎが抵抗Ｒ９３１との協働により直列抵抗を構成する状態としない状態とにデータＤ２、・・・、Ｄｎにより変換される。 One end of a resistor R931 is connected to the base of the transistor Q22, and the other end of the resistor R931 is connected to a switch SW933a. The switch SW933a is converted by the data D1 into a state where the resistor R932a cooperates with the resistor R931 and does not constitute a series resistor. Similarly, the switches SW933b,..., SW933n are switched by the data D2,..., Dn to the state where the resistors R932b,. Converted.

すなわち、抵抗Ｒ９３２ａ〜Ｒ９３２ｎは、各々対応するスイッチＳＷ９３３ａ〜ＳＷ９３３ｎにより選択されて、入力端子６２とトランジスタＱ２２のベースとの間に直列、且つ、抵抗Ｒ９３１と直列に接続された状態となることにより、該抵抗Ｒ９３１との協働により直列抵抗を構成するようになっている。 That is, the resistors R932a to R932n are selected by the corresponding switches SW933a to SW933n, respectively, and are connected in series between the input terminal 62 and the base of the transistor Q22 and in series with the resistor R931. A series resistor is configured in cooperation with the resistor R931.

なお、各スイッチＳＷ９３３ａ〜ＳＷ９３３ｎは、対応する抵抗Ｒ９３２ａ〜Ｒ９３２ｎを選択しない状態では、各抵抗Ｒ９３２ａ〜Ｒ９３２ｎと並列に設けられた配線を介して入力端子６２に接続された状態となるようになっている。 Note that the switches SW933a to SW933n are connected to the input terminal 62 via wires provided in parallel with the resistors R932a to R932n when the corresponding resistors R932a to R932n are not selected. Yes.

また、直列抵抗構成部９４は、直列抵抗構成部９３と同様に構成され、抵抗（直列抵抗構成用固定抵抗）Ｒ９４１と、相互に抵抗値が異なるｎ個（ｎは１以上の整数）の抵抗（抵抗Ｒ９４２ａ、Ｒ９４２ｂ、・・・、Ｒ９４２ｎ）と、各抵抗Ｒ９４２ａ〜Ｒ９４２ｎに対して１つずつ設けられたスイッチＳＷ９４３ａ、ＳＷ９４３ｂ、・・・、ＳＷ９４３ｎと、を備えて構成されている。 The series resistance configuration unit 94 is configured in the same manner as the series resistance configuration unit 93, and has a resistance (fixed resistance for series resistance configuration) R941 and n resistances (n is an integer of 1 or more) having different resistance values. (Resistors R942a, R942b,..., R942n) and switches SW943a, SW943b,..., SW943n provided one for each of the resistors R942a to R942n.

そして、トランジスタＱ２４のベースには抵抗Ｒ９４１の一端が接続され、該抵抗Ｒ９４１の他端にはスイッチＳＷ９４３ａが接続されている。このスイッチＳＷ９４３ａは、抵抗Ｒ９４２ａが抵抗Ｒ９４１との協働により直列抵抗を構成する状態としない状態とにデータＤ１により変換される。同様に、スイッチＳＷ９４３ｂ、・・・、ＳＷ９４３ｎは、抵抗Ｒ９４２ｂ、・・・、抵抗Ｒ９４２ｎが抵抗Ｒ９４１との協働により直列抵抗を構成する状態としない状態とにデータＤ２、・・・、Ｄｎにより変換される。 One end of a resistor R941 is connected to the base of the transistor Q24, and a switch SW943a is connected to the other end of the resistor R941. The switch SW943a is converted by the data D1 between a state in which the resistor R942a forms a series resistor in cooperation with the resistor R941. Similarly, the switches SW943b,..., SW943n are switched by the data D2,..., Dn to the state in which the resistors R942b,. Converted.

すなわち、抵抗Ｒ９４２ａ〜Ｒ９４２ｎは、各々対応するスイッチＳＷ９４３ａ〜ＳＷ９４３ｎにより選択されて、入力端子６４とトランジスタＱ２４のベースとの間に直列、且つ、抵抗Ｒ９４１と直列に接続された状態となることにより、該抵抗Ｒ９４１との協働により直列抵抗を構成するようになっている。 That is, the resistors R942a to R942n are selected by the corresponding switches SW943a to SW943n, respectively, and are connected in series between the input terminal 64 and the base of the transistor Q24 and in series with the resistor R941. A series resistor is configured in cooperation with the resistor R941.

また、各スイッチＳＷ９４３ａ〜ＳＷ９４３ｎは、対応する抵抗Ｒ９４２ａ〜Ｒ９４２ｎを選択しない状態では、各抵抗Ｒ９４２ａ〜Ｒ９４２ｎと並列に設けられた配線を介して入力端子６４に接続された状態となるようになっている。 In addition, the switches SW943a to SW943n are connected to the input terminal 64 via wires provided in parallel with the resistors R942a to R942n when the corresponding resistors R942a to R942n are not selected. Yes.

ここで、抵抗Ｒ９３２ａ〜Ｒ９３２ｎ、Ｒ９４２ａ〜Ｒ９４２ｎの各抵抗値は、以下のような関係となるように設定されている。 Here, the resistance values of the resistors R932a to R932n and R942a to R942n are set to have the following relationship.

Ｒ９３２ｂ＝Ｒ９３２ａ×２¹
Ｒ９３２ｃ＝Ｒ９３２ａ×２²
・
・
・
Ｒ９３２n＝Ｒ９３２ａ×２ⁿ
Ｒ９３２ａ＝Ｒ９４２ａ、Ｒ９３２ｂ＝Ｒ９４２ｂ、・・・、Ｒ９３２ｎ＝Ｒ９４２ｎ
次に、第２の実施形態の場合の動作について説明する。 R932b = R932a × 2 ¹
R932c = R932a × 2 ²
・
・
・
R932n = R932a × ²ⁿ
R932a = R942a, R932b = R942b,..., R932n = R942n
Next, the operation in the case of the second embodiment will be described.

変調回路部３Ａについては、上記の第１の実施形態と同様の動作を行う。 The modulation circuit unit 3A performs the same operation as in the first embodiment.

また、ＤＣオフセット調整部３Ｂは、図３のポイント（１）とポイント（２）とのＤＣオフセット、並びに、図３のポイント（３）とポイント（４）とのＤＣオフセットをキャンセルする動作を行う。 Further, the DC offset adjustment unit 3B performs an operation of canceling the DC offset between the points (1) and (2) in FIG. 3 and the DC offset between the points (3) and (4) in FIG. .

ここで、図３のポイント（１）、（２）のＤＣオフセット値について説明する。 Here, the DC offset values at points (1) and (2) in FIG. 3 will be described.

ポイント（１）のＤＣ値（ＤＣ（１））は、固定の抵抗値（抵抗Ｒ８１の抵抗値＝Ｒ８１）と、ベースバンドのＩＮ信号のＤＣ値（ＤＣ（ＩＮ））と、定電流源Ｉ４１、Ｉ４２の電流値と、トランジスタＱ２１のｈｆｅ（＝ｈｆｅ（Ｑ２１）と、により以下の式８で求まる。なお、定電流源Ｉ４１の電流値（＝Ｉ４１）と定電流源Ｉ４２の電流値（＝Ｉ４２）とは相互に等しくＩ４１２であるとする。 The DC value (DC (1)) of the point (1) includes a fixed resistance value (resistance value of the resistor R81 = R81), a DC value of the baseband IN signal (DC (IN)), and a constant current source I41. , I42 and hfe (= hfe (Q21) of the transistor Q21 are obtained by the following formula 8. The current value (= I41) of the constant current source I41 and the current value of the constant current source I42 (= I42) is equal to each other and is I412.

ＤＣ（１）＝（ＤＣ（ＩＮ））＋（Ｒ８１）×（Ｉ４１２／ｈｆｅ（Ｑ２１））・・・（式８）
他方、図３のポイント（２）のＤＣ値（ＤＣ（２））は、抵抗Ｒ９３１の抵抗値（＝Ｒ９３１）と、スイッチ（ＳＷ９３３ａ〜ＳＷ９３３ｎ）により選択された抵抗値、すなわち抵抗Ｒ９３２ａ〜Ｒ９３２ｎのうち選択された抵抗の抵抗値（＝Ｒ９３２ａ〜Ｒ９３２ｎ）の和と、ベースバンドのＩＢ信号のＤＣ値（ＤＣ（ＩＢ））と、定電流源Ｉ４１、Ｉ４２の電流値と、トランジスタＱ２２のｈｆｅ（＝ｈｆｅ（Ｑ２２））と、により決まる。 DC (1) = (DC (IN)) + (R81) × (I412 / hfe (Q21)) (Equation 8)
On the other hand, the DC value (DC (2)) at the point (2) in FIG. 3 is the resistance value (= R931) of the resistor R931 and the resistance value selected by the switches (SW933a to SW933n), that is, the resistors R932a to R932n. Among them, the sum of the resistance values of the selected resistors (= R932a to R932n), the DC value (DC (IB)) of the baseband IB signal, the current values of the constant current sources I41 and I42, and the hfe ( = Hfe (Q22)).

具体的には、例えば、抵抗Ｒ９３２ａ〜Ｒ９３２ｎのうち抵抗Ｒ９３２ａのみが選択された場合には、以下の式９で決まる。なお、定電流源Ｉ４１の電流値（＝Ｉ４１）と定電流源Ｉ４２の電流値（＝Ｉ４２）とは相互に等しくＩ４１２であるとする。 Specifically, for example, when only the resistor R932a is selected from the resistors R932a to R932n, the following equation 9 is used. It is assumed that the current value (= I41) of the constant current source I41 and the current value (= I42) of the constant current source I42 are equal to each other and I412.

ＤＣ（２）＝（ＤＣ（ＩＢ））＋（Ｒ９３１＋Ｒ９３２ａ）×（Ｉ４１２／ｈｆｅ（Ｑ２２））・・・（式９）
従って、上記の式８、９より、ポイント（１）、（２）のＤＣオフセット（＝ＤＣ（１−２））は、以下の式１０で求まる。 DC (2) = (DC (IB)) + (R931 + R932a) × (I412 / hfe (Q22)) (Equation 9)
Therefore, the DC offsets (= DC (1-2)) of the points (1) and (2) can be obtained by the following formula 10 from the above formulas 8 and 9.

ＤＣ（１−２）＝ＤＣ（１）−ＤＣ（２）＝（ＤＣ（ＩＮ））＋（Ｒ８１）×（Ｉ４１２／ｈｆｅ（Ｑ２１））−（ＤＣ（ＩＢ））＋（Ｒ９３１＋Ｒ９３２ａ）×（Ｉ４１２／ｈｆｅ（Ｑ２２））・・・（式１０）
また、図３のポイント（３）、（４）のＤＣオフセット値ＤＣ（３−４）についても、ポイント（１）、（２）のＤＣオフセット値と同様に、以下の式１１により求めることができる（例えば、抵抗Ｒ９４２ａ〜Ｒ９４２ｎのうち抵抗Ｒ９４２ａのみが選択された場合）。なお、式１１における記号（ＤＣ（３）、ＤＣ（４）、ＤＣ（ＱＮ）、Ｒ８２、Ｉ４３４、ｈｆｅ（Ｑ２３）、ＤＣ（ＱＢ）、Ｒ９４２ａ、Ｒ９４１、ｈｆｅ（Ｑ２４））の定義についても上記の式８乃至式１０におけるのと同様である。 DC (1-2) = DC (1) −DC (2) = (DC (IN)) + (R81) × (I412 / hfe (Q21)) − (DC (IB)) + (R931 + R932a) × (I412) / Hfe (Q22)) (Equation 10)
Also, the DC offset value DC (3-4) at points (3) and (4) in FIG. 3 can be obtained by the following equation 11 as with the DC offset values at points (1) and (2). (For example, when only the resistor R942a is selected from the resistors R942a to R942n). Note that the definitions of the symbols (DC (3), DC (4), DC (QN), R82, I434, hfe (Q23), DC (QB), R942a, R941, hfe (Q24)) in Expression 11 are also described above. This is the same as in the equations 8 to 10.

ＤＣ（３−４）＝ＤＣ（３）−ＤＣ（４）＝（ＤＣ（ＱＮ））＋（Ｒ８２）×（Ｉ４３４／ｈｆｅ（Ｑ２３））−（ＤＣ（ＱＢ））＋（Ｒ９４１＋Ｒ９４２ａ）×（Ｉ４３４／ｈｆｅ（Ｑ２４））・・・（式１１）
上記の式１０及び式１１を用いることにより、ＤＣオフセットがキャンセルされるようにＤＣオフセットの調整を行うことができる。 DC (3-4) = DC (3) −DC (4) = (DC (QN)) + (R82) × (I434 / hfe (Q23)) − (DC (QB)) + (R941 + R942a) × (I434 / Hfe (Q24)) (Formula 11)
By using Expressions 10 and 11 above, the DC offset can be adjusted so that the DC offset is canceled.

すなわち、ベースバンド側のＤＣオフセットが存在する場合におけるそのＤＣオフセット、並びに、差動トランジスタのｈｆｅ相対バラツキがキャンセルされることとなるように、ｎビットパラレルデータ（Ｄ１〜Ｄｎ）を用いて直列抵抗構成部９３、９４の抵抗値をコントロールする。 That is, when there is a DC offset on the baseband side, the DC offset and the series resistance using n-bit parallel data (D1 to Dn) so that the hfe relative variation of the differential transistor is canceled. The resistance values of the components 93 and 94 are controlled.

ここで、本実施形態の場合、直列抵抗構成部９３、９４にて、それぞれ抵抗を適宜に直列接続することにより、各直列抵抗構成部９３、９４の抵抗値を調節するので、該抵抗値をリニア（直線的）に変化させることができる（図４の曲線Ｌ２参照）。 Here, in the case of the present embodiment, the resistance values of the series resistance components 93 and 94 are adjusted by appropriately connecting the resistors in series resistance components 93 and 94, respectively. It can be changed linearly (see a curve L2 in FIG. 4).

よって、ＤＣオフセットもリニア（直線的）に調整でき、上記の第１の実施形態の場合よりも容易にＤＣオフセットをキャンセルすることが可能である。なお、その他の動作は上記の第１の実施形態と同様である。 Therefore, the DC offset can also be adjusted linearly (linearly), and the DC offset can be canceled more easily than in the case of the first embodiment. Other operations are the same as those in the first embodiment.

以上のような第２の実施形態によれば、ＤＣオフセットをリニア（直線的）に調整することができるので、ベースバンドからのＩ／Ｑ信号のＤＣオフセットを、リニア（直線的）に調整することにより一層容易にキャンセルすることが可能である。 According to the second embodiment as described above, since the DC offset can be adjusted linearly (linearly), the DC offset of the I / Q signal from the baseband is adjusted linearly (linearly). It is possible to cancel more easily.

なお、上記の第２の実施形態においては、直列抵抗構成部９３における抵抗Ｒ９３２ａ〜９３２ｎの抵抗値がそれぞれ異なり、同様に、直列抵抗構成部９４における抵抗Ｒ９４２ａ〜９４２ｎの抵抗値がそれぞれ異なる例を示したが、各抵抗Ｒ９３２ａ〜９３２ｎ、並びに、各抵抗Ｒ９４２ａ〜９４２ｎの抵抗値が同一であっても良い。 In the second embodiment, the resistance values of the resistors R932a to 932n in the series resistance configuration unit 93 are different from each other, and similarly, the resistance values of the resistors R942a to 942n in the series resistance configuration unit 94 are different from each other. Although shown, the resistance values of the resistors R932a to 932n and the resistors R942a to 942n may be the same.

本発明の実施形態に係るデジタル変調回路を示すブロック図である。1 is a block diagram illustrating a digital modulation circuit according to an embodiment of the present invention. 第１の実施形態に係るデジタル変調回路が備えるＩ／Ｑ変調回路を示す回路図である。It is a circuit diagram which shows the I / Q modulation circuit with which the digital modulation circuit which concerns on 1st Embodiment is provided. 第２の実施形態に係るデジタル変調回路が備えるＩ／Ｑ変調回路を示す回路図である。It is a circuit diagram which shows the I / Q modulation circuit with which the digital modulation circuit which concerns on 2nd Embodiment is provided. 第１の実施形態における並列抵抗構成部、並びに、第２の実施形態における直列抵抗構成部の抵抗値可変特性を示す図である。It is a figure which shows the resistance value variable characteristic of the parallel resistance structure part in 1st Embodiment, and the series resistance structure part in 2nd Embodiment. 従来のデジタル変調回路を示すブロック図である。It is a block diagram which shows the conventional digital modulation circuit. 従来のデジタル変調回路のＩ／Ｑ変調回路（ＳＳＢミキサ回路）を示す回路図である。It is a circuit diagram which shows the I / Q modulation circuit (SSB mixer circuit) of the conventional digital modulation circuit.

符号の説明Explanation of symbols

１デジタル変調回路
２９０度位相回路
３Ｉ／Ｑ変調回路
３Ａ変調回路部
３ＢＤＣオフセット調整部
Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４バイポーラトランジスタ
Ｒ８１抵抗
８３並列抵抗構成部
Ｒ８３１抵抗（並列抵抗構成用固定抵抗）
ＳＷ８３３ａ〜ＳＷ８３３ｎスイッチ
Ｒ８３２ａ〜Ｒ８３２ｎ抵抗（スイッチにより選択される抵抗）
Ｒ８２抵抗
８４並列抵抗構成部
Ｒ８４１抵抗（並列抵抗構成用固定抵抗）
ＳＷ８４３ａ〜ＳＷ８４３ｎスイッチ
Ｒ８４２ａ〜Ｒ８４２ｎ抵抗（スイッチにより選択される抵抗）
９３直列抵抗構成部
Ｒ９３１抵抗（直列抵抗構成用固定抵抗）
ＳＷ９３３ａ〜ＳＷ９３３ｎスイッチ
Ｒ９３２ａ〜Ｒ９３２ｎ抵抗（スイッチにより選択される抵抗）
９４直列抵抗構成部
Ｒ９４１抵抗（直列抵抗構成用固定抵抗）
ＳＷ９４３ａ〜ＳＷ９４３ｎスイッチ
Ｒ９４２ａ〜Ｒ９４２ｎ抵抗（スイッチにより選択される抵抗）

DESCRIPTION OF SYMBOLS 1 Digital modulation circuit 2 90 degree phase circuit 3 I / Q modulation circuit 3A Modulation circuit part 3B DC offset adjustment part Q21, Q22, Q23, Q24 Bipolar transistor R81 Resistance 83 Parallel resistance structure part R831 Resistance (fixed resistance for parallel resistance structure)
SW833a to SW833n Switch R832a to R832n Resistance (resistance selected by the switch)
R82 Resistor 84 Parallel resistor component R841 Resistor (fixed resistor for parallel resistor configuration)
SW843a to SW843n Switch R842a to R842n Resistance (resistance selected by the switch)
93 Series Resistance Component R931 Resistance (Fixed Resistance for Series Resistance Configuration)
SW933a to SW933n Switch R932a to R932n Resistance (resistance selected by the switch)
94 Series Resistance Component R941 Resistance (Fixed Resistance for Series Resistance Configuration)
SW943a to SW943n Switch R942a to R942n Resistance (resistance selected by the switch)

Claims

入力される複数の信号波と複数の搬送波とをミキシングするデジタル変調回路において、
前記信号波がベースに入力される複数のバイポーラトランジスタを備えて構成され、前記ミキシングを行う変調回路部と、
前記複数のバイポーラトランジスタの各々のベースに印加される前記信号波の相互間におけるＤＣオフセットを調整するＤＣオフセット調整部と、
を備えることを特徴とするデジタル変調回路。 In a digital modulation circuit that mixes a plurality of input signal waves and a plurality of carrier waves,
A modulation circuit unit configured to include the plurality of bipolar transistors that input the signal wave to a base and perform the mixing;
A DC offset adjuster for adjusting a DC offset between the signal waves applied to the bases of the plurality of bipolar transistors;
A digital modulation circuit comprising:

前記ＤＣオフセット調整部は、ローカルリークをキャンセル可能な程度に前記ＤＣオフセットを調整可能に構成されていることを特徴とする請求項１に記載のデジタル変調回路。 The digital modulation circuit according to claim 1, wherein the DC offset adjustment unit is configured to be able to adjust the DC offset to such an extent that a local leak can be canceled.

前記ＤＣオフセット調整部は、変調精度特性及び隣接チャネル漏洩電力を最適化することが可能な程度に前記ＤＣオフセットを調整可能に構成されていることを特徴とする請求項１又は２に記載のデジタル変調回路。 3. The digital according to claim 1, wherein the DC offset adjustment unit is configured to be able to adjust the DC offset to such an extent that modulation accuracy characteristics and adjacent channel leakage power can be optimized. Modulation circuit.

前記ＤＣオフセット調整部は、
前記複数のバイポーラトランジスタのベースへの信号波の入力経路における抵抗値を調整することにより前記ＤＣオフセットを調整することが可能に構成されていることを特徴とする請求項１乃至３のいずれか一項に記載のデジタル変調回路。 The DC offset adjustment unit
4. The DC offset can be adjusted by adjusting a resistance value in a signal wave input path to the bases of the plurality of bipolar transistors. The digital modulation circuit according to the item.

前記複数のバイポーラトランジスタのベースには、前記信号波としてのＩ／Ｑ信号が差動入力されることを特徴とする請求項１乃至４のいずれか一項に記載のデジタル変調回路。 5. The digital modulation circuit according to claim 1, wherein an I / Q signal as the signal wave is differentially input to bases of the plurality of bipolar transistors. 6.

前記複数のバイポーラトランジスタのベースには、前記信号波としてのＩ／Ｑ信号が差動入力され、
前記入力経路のうち、差動関係にある一対の信号のうちの一方の信号の入力経路には固定の抵抗値を設定する一方で、前記一対の信号のうちの他方の信号の入力経路には調整可能な抵抗値を設定したことを特徴とする請求項４に記載のデジタル変調回路。 The I / Q signal as the signal wave is differentially input to the bases of the plurality of bipolar transistors,
Among the input paths, a fixed resistance value is set for the input path of one of the pair of signals having a differential relationship, while the input path of the other signal of the pair of signals is set for the other path. 5. The digital modulation circuit according to claim 4, wherein an adjustable resistance value is set.

ｎ（ｎは１以上の正の整数）個の抵抗のうちの何れか１つ又は複数をスイッチを用いて選択することにより前記他方の信号の入力経路の抵抗値を調整可能としたことを特徴とする請求項６に記載のデジタル変調回路。 The resistance value of the input path of the other signal can be adjusted by selecting any one or more of n (n is a positive integer of 1 or more) resistors using a switch. The digital modulation circuit according to claim 6.

前記スイッチをｎビットのパラレルデータの各ビット信号により切替制御するようにしたことを特徴とする請求項７に記載のデジタル変調回路。 8. The digital modulation circuit according to claim 7, wherein the switch is controlled to be switched by each bit signal of n-bit parallel data.

前記スイッチにより選択された抵抗との協働により並列抵抗を構成する並列抵抗構成用固定抵抗を備え、
前記並列抵抗の抵抗値を調節することによりＤＣオフセットを調整可能としたことを特徴とする請求項７又は８に記載のデジタル変調回路。 A fixed resistor for parallel resistance configuration that configures a parallel resistor in cooperation with the resistor selected by the switch;
9. The digital modulation circuit according to claim 7, wherein a DC offset can be adjusted by adjusting a resistance value of the parallel resistor.

前記スイッチにより選択された抵抗との協働により直列抵抗を構成する直列抵抗構成用固定抵抗を備え、
前記直列抵抗の抵抗値を調節することによりＤＣオフセットを調整可能としたことを特徴とする請求項７又は８に記載のデジタル変調回路。 Comprising a fixed resistor for series resistance configuration that constitutes a series resistor in cooperation with the resistor selected by the switch;
9. The digital modulation circuit according to claim 7, wherein a DC offset can be adjusted by adjusting a resistance value of the series resistor.