JP2005303499A - Spread code generator circuit and synchronizing circuit - Google Patents
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Abstract
Description
本発明は、拡散符号生成回路および同期回路に関し、特に、完全直交性を有する拡散符号を生成する拡散符号生成回路およびその拡散符号を用いてスペクトラム拡散された拡散信号をスペクトラム逆拡散する際に拡散信号と拡散符号との同期を確立する同期回路に関する。 The present invention relates to a spread code generation circuit and a synchronization circuit, and in particular, a spread code generation circuit that generates a spread code having perfect orthogonality, and spread when spectrum spread spectrum is spread using the spread code. The present invention relates to a synchronization circuit that establishes synchronization between a signal and a spread code.
信号を複数チャネル間で相互に混信なく送受信するために、スペクトラム拡散通信技術が広く用いられている。このスペクトラム拡散通信技術を利用したものの１つに、同期ＣＤＭＡ（Code Division Multiple Access：符号分割多重）方式がある。図２６は、同期ＣＤＭＡ方式を説明するための図である。
図２６において、送信機７０では、Ｎ個（Ｎは自然数）のデータ＃１〜＃Ｎが、Ｎ個の同期化された信号源から同時に出力される。これらのデータ＃１〜＃Ｎに乗算器７１1〜７１Nで符号長Ｎの拡散符号＃１〜＃Ｎを掛けてスペクトラム拡散し、得られたＮ個の拡散信号を加算器７２で合成し、アンテナ７３から送信する。
Spread spectrum communication technology is widely used to transmit and receive signals between a plurality of channels without interference. One of the methods using the spread spectrum communication technique is a synchronous CDMA (Code Division Multiple Access) system. FIG. 26 is a diagram for explaining the synchronous CDMA system.
In FIG. 26, the
拡散符号は直交性を有する符号系列であり、その代表例としてＭ系列（最長線形符号系列）符号がある。Ｍ系列符号の一例を図２７に示す。系列Ｘ1のように、「１」と「−１」とがランダムに並ぶビット列が１つのＭ系列符号を構成している。系列Ｘ1を１ビットだけシフトさせたものが系列Ｘ2であり、系列Ｘ2を１ビットだけシフトさせたものが系列Ｘ3であり、系列Ｘ3を１ビットだけシフトさせたものが系列Ｘ4である（例えば、非特許文献１参照）。
図２６における送信機７０では、従来、拡散符号＃１〜＃Ｎとして、符号長ＮのＭ系列符号を循環的にシフトさせた符号が用いられていた。例えば、拡散符号＃１〜＃４として、図２７における系列Ｘ1〜Ｘ4の符号が用いられていた。
The spreading code is a code sequence having orthogonality, and a typical example thereof is an M sequence (longest linear code sequence) code. An example of the M-sequence code is shown in FIG. Like the sequence X 1, a bit string in which “1” and “−1” are arranged at random forms one M-sequence code. The sequence X 1 shifted by 1 bit is the sequence X 2 , the sequence X 2 shifted by 1 bit is the sequence X 3 , and the sequence X 3 shifted by 1 bit is the
In the
また、図２６において、受信機８０では、アンテナ８１からの受信信号（拡散信号の和）に対し、乗算器８２で拡散符号を掛けてスペクトラム逆拡散する。例えば、拡散符号＃１を掛けると、拡散符号の直交性から、送信機７０において拡散符号＃１でスペクトラム拡散されたデータ＃１が復号される（例えば、非特許文献２参照）。
In FIG. 26, the
ここで、拡散符号＃１〜＃Ｎの１ビット期間において、データ＃１〜＃Ｎのすべての値が１の場合を考える。符号長ＮのＭ系列符号で自己相関をとると、図２８に示すように、同位相のとき（例えば、系列Ｘ1とＸ1）には「Ｎ」となるのに対し、位相が異なるとき（例えば、系列Ｘ1とＸ2〜Ｘ4）には「−１」となる。このため、拡散符号＃１〜＃Ｎでデータ＃１〜＃Ｎをスペクトラム拡散して得られた拡散信号と拡散符号＃１との自己相関値は、図２９（ａ）に示すように、それぞれ「Ｎ，−１，−１，・・・，−１」となる。したがって、拡散信号の和である受信信号を拡散符号＃１でスペクトラム逆拡散すると、そのときの自己相関値は、図２９（ｂ）に示すように、Ｎ−１×（Ｎ−１）＝１となる。このように、拡散符号＃１〜＃ＮとしてＭ系列符号を用いると、互いに位相が異なる符号間の干渉により、スペクトラム逆拡散で得られる自己相関値が「Ｎ」から「１」に低下する。このため、多数の信号の中から所望の信号のみを取り出すことが困難になるという問題があった。
Here, a case is considered where all values of
この問題は、位相が異なるときの自己相関が「０」となる完全直交性拡散符号を用いることにより解決できる。完全直交性拡散符号としては、アダマール変換の基底を用いたウォルシュ符号が一般的に用いられている（例えば、非特許文献１参照）。
しかし、ウォルシュ符号を用いてスペクトラム拡散すると、Ｍ系列符号を用いた場合と比較して、拡散信号のスペクトラムが広範囲に分布せず局在化する。このようなスペクトラムの局在化は、マルチパス（電波が建物等で反射することにより送信側から受信側にできる電波の複数経路）により受信場所毎に電波の強弱が急激に変わるフェージングを引き起こし、処理利得が低下してしまう。
This problem can be solved by using a completely orthogonal spreading code having an autocorrelation of “0” when the phases are different. As a perfect orthogonal spreading code, a Walsh code using a Hadamard transform base is generally used (for example, see Non-Patent Document 1).
However, when the spectrum is spread using the Walsh code, the spectrum of the spread signal is localized without being distributed over a wide range as compared with the case where the M-sequence code is used. Such localization of the spectrum causes fading in which the strength of the radio waves changes abruptly at each reception location due to multipath (multiple paths of radio waves that can be generated from the transmission side to the reception side when the radio waves are reflected by buildings, etc.) Processing gain is reduced.
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
このように、ウォルシュ符号等の従来の完全直交性拡散符号は、拡散信号のスペクトラムが局在化するため、それを同期ＣＤＭＡに用いても、処理利得を改善することはできなかった。このため、微弱無線規格下のような高い処理利得が要求される通信には適していなかった。
また、ウォルシュ符号等の従来の完全直交性拡散符号は、その生成回路が複雑であった（例えば、非特許文献１参照）。
As described above, the conventional perfect orthogonal spreading code such as the Walsh code localizes the spectrum of the spread signal. Therefore, even if it is used for synchronous CDMA, the processing gain cannot be improved. For this reason, it was not suitable for communications that require a high processing gain, such as under the weak wireless standard.
Further, a conventional perfect orthogonal spreading code such as a Walsh code has a complicated generation circuit (see, for example, Non-Patent Document 1).
本発明はこのような課題を解決するためになされたものであり、その目的は、拡散信号のスペクトラムが従来よりも広範囲に分布する完全直交性拡散符号を従来よりも簡単な回路構成で生成できるようにすることにある。 The present invention has been made to solve such a problem, and the object of the present invention is to generate a completely orthogonal spreading code in which the spectrum of a spread signal is distributed over a wider range than before with a simpler circuit configuration than before. There is in doing so.
このような目的を達成するために、本発明に係る拡散符号生成回路は、同一系列でそれぞれ位相が異なる複数のＭ系列符号を生成し出力するＭ系列符号生成部と、Ｍ系列符号の１周期中における所定のタイミングを検出するタイミング検出部と、所定のタイミングが検出されたときに、すべてのＭ系列符号中に値１を挿入する１値挿入部とを備えることを特徴とする。 In order to achieve such an object, a spread code generation circuit according to the present invention includes an M sequence code generation unit that generates and outputs a plurality of M sequence codes having the same sequence and different phases, and one cycle of the M sequence code. A timing detection unit for detecting a predetermined timing in the medium; and a one-value insertion unit for inserting a value of 1 into all M-sequence codes when the predetermined timing is detected.
ここで、タイミング検出部は、任意のＭ系列符号の１周期中における所定のタイミングを検出するものであってもよい。
また、１値挿入部は、値１を出力する１値出力部と、検出された所定のタイミングの次のビットでＭ系列符号生成部を停止させてその状態を保持するとともに、１値出力部を動作させて値１を出力させ、更にその次のビットからＭ系列符号生成部を再び動作させる切り替え部とを含むものであってもよい。
Here, the timing detection unit may detect a predetermined timing in one cycle of an arbitrary M-sequence code.
The 1-value insertion unit outputs a 1-value output unit, and stops the M-sequence code generation unit at the detected bit next to the predetermined timing and holds the state, and the 1-value output unit And a switching unit that causes the M-sequence code generation unit to operate again from the next bit.
また、Ｍ系列符号生成部は、シフトレジスタと、このシフトレジスタの帰還回路に接続された排他的論理和回路とからなり、タイミング検出部は、シフトレジスタの状態パターンと、予め設定された参照パターンとを対比することにより、所定のタイミングを検出するものであってもよい。
また、タイミング検出部は、Ｍ系列符号生成部で生成されたＭ系列符号のビット数を計数してＭ系列符号の１周期を検出することにより、１周期中における所定のタイミングを検出するものであってもよい。
The M-sequence code generation unit includes a shift register and an exclusive OR circuit connected to the feedback circuit of the shift register, and the timing detection unit includes a shift register state pattern and a preset reference pattern. A predetermined timing may be detected by comparing with.
The timing detection unit detects a predetermined timing in one cycle by counting the number of bits of the M sequence code generated by the M sequence code generation unit and detecting one cycle of the M sequence code. There may be.
また、Ｍ系列符号生成部および１値挿入部は、第１のクロックに基づき動作するものであってもよい。
ここで、上述した拡散符号生成回路は、Ｍ系列符号に値１が挿入された拡散符号により拡散処理されるデータ信号のクロック周波数を有する第２のクロックを生成するクロック生成回路と、第２のクロックの周波数を２n倍（ｎは自然数）に逓倍することにより第１のクロックを生成する逓倍器とを更に備えるものであってもよい。
また、上述した拡散符号生成回路は、第１のクロックを生成するクロック生成回路と、第１のクロックの周波数を１／２n（ｎは自然数）に分周する分周器とを更に備えるものであってもよい。
Further, the M-sequence code generation unit and the one-value insertion unit may operate based on the first clock.
Here, the spreading code generation circuit described above includes a clock generation circuit that generates a second clock having a clock frequency of a data signal that is spread by a spreading code in which a value of 1 is inserted into an M-sequence code, It may further comprise a multiplier that generates the first clock by multiplying the clock frequency by 2 n times (n is a natural number).
The spreading code generation circuit described above further includes a clock generation circuit that generates the first clock and a frequency divider that divides the frequency of the first clock by 1/2 n (n is a natural number). It may be.
また、本発明に係る同期回路は、受信信号をサンプリングし時系列順に保持する信号保持回路と、Ｍ系列符号中に値１が挿入された拡散符号を値１の挿入位置を移動させながら生成する拡散符号生成回路と、信号保持回路に保持されている受信信号と拡散符号生成回路で生成される拡散符号とを対応するビット毎に乗算する乗算回路と、この乗算回路でビット毎に乗算された結果を加算する加算回路と、この加算回路で加算された結果に基づき同期状態を検出しその検出結果を拡散符号生成回路へ出力する同期検出回路とを備えることを特徴とする。
The synchronization circuit according to the present invention generates a signal holding circuit that samples a received signal and holds it in time series, and a spreading code in which a
ここで、拡散符号生成回路は、同期検出回路から同期が保持されているという検出結果が入力されたときに、値１の挿入位置を１ビットずつ移動させながら拡散符号を生成するものであってもよい。また、同期検出回路から非同期という検出結果が入力されたときに、値１の挿入位置を２ビット以上移動させて拡散符号を生成するものであってもよい。
Here, the spread code generation circuit generates a spread code while moving the insertion position of the
本発明に係る拡散符号生成回路では、Ｍ系列符号の１周期中における所定のタイミングを検出し、所定のタイミングが検出されたときにＭ系列符号に値１を挿入する。このようにして生成された拡散符号は、位相が異なるときの自己相関が「０」となる完全直交性を有している。この拡散符号はまた、Ｍ系列符号を基に生成されているので、スペクトラム拡散された拡散信号のスペクトラムは、Ｍ系列符号と同じく広範囲に分布する。このため、この拡散符号をスペクトラム拡散通信に用いることにより、処理利得を改善することができる。したがって、この拡散符号生成回路は、微弱無線規格下のような高い処理利得が要求される通信にも利用することができる。
The spreading code generating circuit according to the present invention detects a predetermined timing in one cycle of the M-sequence code, and inserts a
また、この拡散符号生成回路は、Ｍ系列符号を生成するＭ系列符号生成部に、Ｍ系列符号の１周期中における所定のタイミングを検出するタイミング検出部と、そのタイミングの次のビットに値１を挿入する１値挿入部とを加えることにより構成される。このため、従来の完全直交性拡散符号の生成回路よりも、回路構成を簡易にすることができる。
In addition, the spreading code generation circuit includes an M sequence code generation unit that generates an M sequence code, a timing detection unit that detects a predetermined timing in one cycle of the M sequence code, and a
以下、本発明の一実施の形態について、図面を参照して詳細に説明する。
図１は、本発明の一実施の形態に係る拡散符号生成回路の構成を示すブロック図である。この拡散符号生成回路は、同一系列でそれぞれ位相が異なる複数のＭ系列符号を出力するＭ系列符号生成回路１と、Ｍ系列符号の１周期中における特定タイミングを検出しタイミング信号を出力するタイミング検出器２と、タイミング信号に基づきすべてのＭ系列符号中に値１を挿入し出力端子４に出力する１値挿入器３とから構成されている。なお、タイミング検出部２は、任意のＭ系列符号の１周期中における所定のタイミングを検出するものであってもよい。
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a spread code generation circuit according to an embodiment of the present invention. This spreading code generation circuit includes an M-sequence
Ｍ系列符号生成回路１には、一般的なＭ系列符号生成回路を用いることができる。図２は、Ｍ系列符号生成回路１の一構成例を示すブロック図である。この図に示すＭ系列符号生成回路１Ａは、排他的論理和による帰還タップをもつシフトレジスタにより構成されている。より具体的には、４つのＤフリップフロップ１１1，１１2，１１3，１１4からなる４段のシフトレジスタ１１と、最下位のＤフリップフロップ１１4の出力と最上位のＤフリップフロップ１１1の出力との排他的論理和をとり最上位のＤフリップフロップ１１1の入力に帰還させる排他的論理和回路１２とから構成されている。
As the M-sequence
クロックに同期してシフトレジスタ１１の状態パターンが１段ずつシフトする。各段の値Ｘ1，Ｘ2，Ｘ3，Ｘ4のそれぞれから１ビットずつ位相が異なる同一系列のＭ系列符号が得られる。
なお、Ｍ系列符号生成回路１の回路構成は、図２に示したものには限られない。例えば、シフトレジスタ１１の段数によって、Ｍ系列符号の符号長を変えることができる（ｎ段の場合の符号長は２n−１ビット）。また、排他的論理和をとる組み合わせによって、Ｍ系列符号のパターンを変えることができる。
The state pattern of the
Note that the circuit configuration of the M-sequence
次に、図１〜図３を参照し、本実施の形態に係る拡散符号生成回路の動作について説明する。図３は、この拡散符号生成回路の動作の流れを示すフローチャートである。
Ｍ系列符号生成回路１のシフトレジスタ１１を起動し（ステップＳ１）、同一系列でそれぞれ位相が異なる複数のＭ系列符号を１ビット分ずつ生成し、生成されたデータを１値挿入器３に出力する。すなわち、シフトレジスタ１１の各段の状態パターンＸ1〜Ｘ4を１ビット分だけ１値挿入器３に出力する。
１値挿入器３では、入力された状態パターンＸ1〜Ｘ4を出力端子４に出力する（ステップＳ２）。また、Ｍ系列符号の１周期中における特定タイミングであるか否かを検出する（ステップＳ３）。具体的な検出方法については後述する。
Next, the operation of the spreading code generation circuit according to the present embodiment will be described with reference to FIGS. FIG. 3 is a flowchart showing the operation flow of the spreading code generation circuit.
The
The
特定タイミングでなかった場合には（ステップＳ３，ＮＯ）、Ｍ系列符号を更に１ビット分ずつ生成し、１値挿入器３を介して出力端子４に出力する（ステップＳ２）。このステップＳ２の動作を、特定タイミングになるまで繰り返し行う。
特定タイミングとなった場合には（ステップＳ３，ＹＥＳ）、１値挿入器３により、特定タイミングの次のビットでシフトレジスタ１１を停止させる（ステップＳ４）。そして、１ビットの間、シフトレジスタ１１の状態を保持し、値１のデータ（１，１，１，１）を出力端子４に出力する（ステップＳ５）。そして、更に次のビットでシフトレジスタ１１を再び起動する（ステップＳ１）。
以上の動作を繰り返し行うことにより、Ｍ系列符号の１周期中における特定タイミングの次のビットに値１が挿入された拡散符号が生成される。
If it is not the specific timing (step S3, NO), an M-sequence code is further generated bit by bit, and is output to the
When the specific timing is reached (step S3, YES), the
By repeating the above operation, a spreading code in which the
例えば、図２７に示したＭ系列符号において、ｔｉｍｅ１を特定タイミングとすると、図４に示すように、ｔｉｍｅ１の次のｔｉｍｅ２に、すべての系列に値１のデータ（１，１，１，１）が挿入され、それ以降のデータが１ビットずつ繰り下げれる。この図では、系列Ｘ1，Ｘ2，Ｘ3，Ｘ4のそれぞれにより、拡散符号が構成される。
この拡散符号は、符号長「１５」のＭ系列符号に１ビット挿入して作成されたものであるから、その符号長は「１６」となる。一般化すれば、符号長「Ｎ（＝２n−１）」のＭ系列符号を基に作成された拡散符号の符号長は「Ｎ＋１（＝２n）」となる。
For example, in the M-sequence code shown in FIG. 27, when
Since this spreading code is created by inserting 1 bit into an M-sequence code having a code length of “15”, the code length is “16”. If generalized, the code length of the spreading code created based on the M-sequence code of code length “N (= 2 n −1)” will be “N + 1 (= 2 n )”.
図２６に示した同期ＣＤＭＡ方式の拡散符号＃１〜＃Ｎに、本実施の形態による拡散符号を適用した場合について考える。
符号長ＮのＭ系列符号を基に本実施の形態により生成された拡散符号では、すべての系列Ｘ1〜Ｘ4に同じタイミングで１ビットだけ値１が挿入されている。このため、この拡散符号の自己相関値をとると、図５に示すように、同位相のとき（例えば、系列Ｘ1とＸ1）には「Ｎ＋１」となり、位相が異なるとき（例えば、系列Ｘ1とＸ2〜Ｘ4）には「０」となる。したがって、この拡散符号は、完全直交性を有している。
Consider a case where the spreading code according to this embodiment is applied to spreading
In the spread code generated according to the present embodiment based on the M-sequence code having the code length N, the
ここで、拡散符号＃１〜＃Ｎの１ビット期間において、データ＃１〜＃Ｎのすべての値が１の場合には、拡散符号＃１〜＃Ｎでデータ＃１〜＃Ｎをスペクトラム拡散して得られた拡散信号と拡散符号＃１との自己相関値は、図６（ａ）に示すように、それぞれ「Ｎ＋１，０，０，・・・，０」となる。このように、符号間干渉が完全になくなり、しかも同位相のときの自己相関値が従来よりも大きくなる。その結果、拡散信号の和である受信信号を拡散符号＃１でスペクトラム逆拡散すると、そのときの相関値は、図６（ｂ）に示すようにＮ＋１となる。符号長ＮのＭ系列符号を用いたときの相関値は、図２９に示したように１であったから、本実施の形態による拡散符号を用いることにより、相関値はＮ＋１倍になる。このため、多数の信号の中から所望の信号のみを取り出すことが極めて容易になる。
Here, if all the values of
また、本実施の形態による拡散符号は、Ｍ系列符号を基に生成されているので、スペクトラム拡散された拡散信号のスペクトラムは、Ｍ系列符号と同じく広範囲に分布する。このため、代表的な完全直交性拡散符号であるウォルシュ符号を用いたときのようなフェージングによる処理利得の低下を防止することができる。
このように、本実施の形態による拡散符号を用いることにより、処理利得を改善することができる。したがって、本実施の形態に係る拡散符号生成回路は、微弱無線規格下のような高い処理利得が要求される通信にも利用することができる。
In addition, since the spreading code according to the present embodiment is generated based on the M-sequence code, the spectrum of the spread spectrum spread signal is distributed over a wide range as with the M-sequence code. For this reason, it is possible to prevent a decrease in processing gain due to fading as in the case of using a Walsh code which is a typical perfect orthogonal spreading code.
Thus, the processing gain can be improved by using the spreading code according to the present embodiment. Therefore, the spreading code generation circuit according to the present embodiment can be used for communications that require a high processing gain, such as under the weak wireless standard.
また、本実施の形態に係る拡散符号生成回路は、Ｍ系列符号生成回路１に、Ｍ系列符号の１周期中における特定タイミングを検出するタイミング検出器２と、そのタイミングの次のビットに値１を挿入する１値挿入器３とを加えることにより構成される。このため、ウォルシュ符号等の他の完全直交性拡散符号の生成回路よりも、回路構成を簡易にすることができる。
In addition, the spreading code generation circuit according to the present embodiment includes an M-sequence
次に、図７〜図１２を参照し、本実施の形態に係る拡散符号生成回路の構成例について説明する。図７〜図１２は、この拡散符号生成回路の構成例を示すブロック図である。
図７に示す第１構成例では、１値挿入器３Ａが、クロックの入力により値１を出力する１値出力器３１と、タイミング検出器２から入力されるタイミング信号に基づき、クロック供給先をＭ系列符号生成回路１と１値出力器３１との間で切り替えるクロック切り替え器３２と、タイミング検出器２から入力されるタイミング信号に基づき、出力端子４との接続をＭ系列符号生成回路１と１値出力器３１との間で切り替える出力切り替え器３３とから構成されている。なお、１値出力回路３１は、Ｍ系列符号生成回路１から出力される系列数と同じビット数の１値を出力する。例えば、Ｍ系列符号生成回路１から系列Ｘ1〜Ｘ4が出力される場合には、１値出力回路３１は、４ビットの１値（１，１，１，１）を出力する。
Next, a configuration example of the spreading code generation circuit according to the present embodiment will be described with reference to FIGS. 7 to 12 are block diagrams showing examples of the configuration of the spread code generation circuit.
In the first configuration example shown in FIG. 7, the
図８に示す第２構成例では、１値挿入器３Ｂにおいて、図７におけるクロック切り替え器３２の機能と出力切り替え器３３の機能とを、１つのクロック・出力切り替え器３４にもたせている。すなわち、クロック・出力切り替え器３４は、タイミング検出器２から入力されるタイミング信号に基づき、Ｍ系列符号生成回路１と１値出力器３１との間でクロック供給先および出力を切り替える。その他の部分は、第１構成例と同じである。
In the second configuration example shown in FIG. 8, in the
図９に示す第３構成例では、Ｍ系列符号生成回路１および１値出力器３１のそれぞれにクロックが独立に供給されている。そして、１値挿入器３Ｃに、タイミング信号に基づき、Ｍ系列符号生成回路１および１値出力器３１の起動と停止を交互に切り替える起動・停止切り替え器３５が設けられている。すなわち、起動・停止切り替え器３５は、Ｍ系列符号生成回路１を起動させているときには、１値出力器３１を停止させ、その逆に１値出力器３１を起動させているときには、Ｍ系列符号生成回路１を停止させる。その他の部分は、第１構成例と同じである。
In the third configuration example shown in FIG. 9, clocks are independently supplied to each of the M-sequence
図１０に示す第４構成例では、１値挿入器３Ｄにおいて、図９における起動・停止切り替え器３５の機能と出力切り替え器３３の機能とを、１つの切り替え器３６にもたせている。すなわち、切り替え器３６は、タイミング信号に基づき、Ｍ系列符号生成回路１と１値出力器３１との間で起動・停止および出力を切り替える。その他の部分は、第３構成例と同じである。
In the fourth configuration example shown in FIG. 10, in the
図１１に示す第５構成例では、１値挿入器３Ｅにおいて、図７における出力切り替え器３３が設けられていない。Ｍ系列符号生成回路１および１値出力器３１のうち出力を行わない方は、出力に対してフローティング状態をとる。その他の部分は、第１構成例と同じである。
In the fifth configuration example shown in FIG. 11, the
図１２に示す第６構成例では、１値挿入器３Ｆにおいて、図９における出力切り替え器３３が設けられていない。Ｍ系列符号生成回路１および１値出力器３１のうち出力を行わない方は、出力に対してフローティング状態をとる。その他の部分は、第３構成例と同じである。
In the sixth configuration example shown in FIG. 12, the
次に、本実施の形態に係る拡散符号生成回路について、より具体的に説明する。図１３は、拡散符号生成回路の第１構成例の一具体例を示すブロック図である。この拡散符号生成回路では、図７におけるタイミング検出器２、クロック切り替え器３２、出力切り替え器３３として、相関器２Ａ、クロック切り替え器３２Ａ、出力切り替え器３３Ａが設けられている。また、クロックを生成するクロック生成回路５が設けられている。
Next, the spreading code generation circuit according to the present embodiment will be described more specifically. FIG. 13 is a block diagram showing a specific example of the first configuration example of the spreading code generation circuit. In this spreading code generation circuit, a
ここで、相関器２Ａは、Ｍ系列符号生成回路１のシフトレジスタ１１の状態パターンと、予め設定された参照パターンとを対比することにより、Ｍ系列符号生成回路１により生成されるＭ系列符号の１周期中における特定タイミングを検出し、タイミング信号を切り替え器３２Ａ，３３Ａに出力する。参照パターンとしては、Ｍ系列符号生成回路１により生成されるＭ系列符号の特定タイミングの状態パターンが設定されている。相関器２Ａでは、この参照パターンと、Ｍ系列符号生成回路１のシフトレジスタ１１の状態パターンとの内積を求める。シフトレジスタ１１の段数をｎとすると、両パターンが一致したときには、内積がｎとなり、一致しなかったときには、ｎ−１以下の値（負の値も含む）になる。よって、内積がシフトレジスタ１１の段数に相当する値ｎとなったときに、Ｍ系列符号の特定タイミングであると判定し、タイミング信号を出力する。
Here, the
例えば、シフトレジスタ１１の段数をｎ＝４、参照パターンを（１，１，１，１）とすると、シフトレジスタ１１の状態パターン（Ｘ1，Ｘ2，Ｘ3，Ｘ4）＝（１，１，１，１）のときに両パターンの内積が４となり、（Ｘ1，Ｘ2，Ｘ3，Ｘ4）≠（１，１，１，１）のときには３以下の値（負の値も含む）となる。よって、内積が４となったとき、Ｍ系列符号の特定タイミングであると判定し、タイミング信号を出力する。
For example, if the number of stages of the
クロック切り替え器３２Ａは、スイッチＳＷ1とスイッチＳＷ2とから構成されている。スイッチＳＷ1は、クロック生成回路５からのクロックをＭ系列符号生成回路１に導くスイッチであり、スイッチＳＷ2は、クロックを１値出力器３１に導くスイッチである。相関器２Ａから入力されるタイミング信号に基づき、スイッチＳＷ1とＳＷ2とのＯＮ／ＯＦＦが交互に切り替えられる。
出力切り替え器３３Ａは、スイッチＳＷ3とスイッチＳＷ4とから構成されている。スイッチＳＷ3は、Ｍ系列符号生成回路１の出力を出力端子４に導くスイッチであり、スイッチＳＷ4は、１値出力器３１の出力を出力端子４に導くスイッチである。相関器２Ａから入力されるタイミング信号に基づき、スイッチＳＷ3とＳＷ4とのＯＮ／ＯＦＦが交互に切り替えられる。
図１４は、図１３に示した拡散符号生成回路の動作の流れを示すフローチャートである。初期状態では、クロック切り替え器３２ＡのスイッチＳＷ1がＯＮ、スイッチＳＷ2がＯＦＦであり、出力切り替え器３３ＡのスイッチＳＷ3がＯＮ、スイッチＳＷ4がＯＦＦである。
スイッチＳＷ1を介してクロックをＭ系列符号生成回路１に供給すると、Ｍ系列符号生成回路１では同一系列でそれぞれ位相が異なるｎ個のＭ系列符号を１ビット分ずつ生成する。より具体的には、クロックの入力により、Ｍ系列符号生成回路１のｎ段のシフトレジスタ１１の状態パターンが１段シフトし、シフトした状態パターンのデータが上述したｎ個のＭ系列符号の１ビット分のデータとなる。このデータを相関器２Ａに出力するとともに、スイッチＳＷ3を介して出力端子４に出力する（ステップＳ１１）。
FIG. 14 is a flowchart showing an operation flow of the spreading code generation circuit shown in FIG. In the initial state, the switch SW 1 of the
When a clock is supplied to the M-sequence
相関器２Ａでは、入力されたシフトレジスタ１１の状態パターンのデータと、予め設定された参照パターンのデータと内積を求める（ステップＳ１２）。両パターンが一致せず、その内積がシフトレジスタ１１の段数よりも小さい値、すなわちｎ−１以下になった場合には（ステップＳ１３，ＮＯ）、Ｍ系列符号の特定タイミングではないと判定し、切り替え器３２Ａ，３３Ａにタイミング信号を出力しない。このため、１ビット後にクロックが再びスイッチＳＷ1を介してＭ系列符号生成回路１に供給され、Ｍ系列符号生成回路１で生成されたデータがスイッチＳＷ3を介して出力端子４に出力される（ステップＳ１１）。このステップＳ１１の動作が、特定タイミングになるまで繰り返し行われる。
The
両パターンが一致し、その内積がシフトレジスタ１１の段数に相当する値ｎになった場合には（ステップＳ１３，ＹＥＳ）、Ｍ系列符号の特定タイミングであると判定し、切り替え器３２Ａ，３３Ａにタイミング信号を出力する。これにより、クロック切り替え器３２Ａでは、スイッチＳＷ1をＯＦＦ、スイッチＳＷ2をＯＮにし、クロック供給先をＭ系列符号生成回路１から１値出力器３１に切り替える。また、出力切り替え器３３Ａでは、スイッチＳＷ3をＯＦＦ、スイッチＳＷ4をＯＮし、出力端子４との接続をＭ系列符号生成回路１から１値出力器３１に切り替える（ステップＳ１４）。
If both patterns match and the inner product reaches a value n corresponding to the number of stages of the shift register 11 (YES in step S13), it is determined that it is the specific timing of the M-sequence code, and the
これにより、１ビット後にクロックはスイッチＳＷ2を介して１値出力器３１に供給される。１値出力器３１は、クロックの入力により、１ビットの間、値１のデータをスイッチＳＷ4を介して出力端子４に出力する（ステップＳ１５）。
また、相関器２Ａは、ステップＳ１４でタイミング信号を出力してから１ビット後に、再びタイミング信号を切り替え器３２Ａ，３３Ａに出力する。これにより、クロック切り替え器３２Ａでは、スイッチＳＷ1をＯＮ、スイッチＳＷ2をＯＦＦにし、クロック供給先を１値出力器３１からＭ系列符号生成回路１に切り替える。また、出力切り替え器３３Ａでは、スイッチＳＷ3をＯＮ、スイッチＳＷ4をＯＦＦし、出力端子４との接続を１値出力器３１からＭ系列符号生成回路１に切り替える（ステップＳ１６）。
Thus, the clock after one bit is supplied to the 1
Further, the
これにより、クロックはスイッチＳＷ1を介してＭ系列符号生成回路１に供給され、Ｍ系列符号生成回路１で生成されたデータがスイッチＳＷ3を介して出力端子４に出力される（ステップＳ１１）。
以上の動作を繰り返し行うことにより、Ｍ系列符号の１周期中における特定タイミングの次のビットに値１が挿入された拡散符号が生成される。
なお、図１５に示すように、出力切り替え器３３Ａを設けず、Ｍ系列符号生成回路１および１値出力器３１を出力端子４に共通に接続する構成としてもよい。
Thus, the clock is supplied to the M-sequence
By repeating the above operation, a spreading code in which the
As shown in FIG. 15, the
図１６は、拡散符号生成回路の第１構成例の他の具体例を示すブロック図である。この拡散符号生成回路では、図７におけるタイミング検出器２、クロック切り替え器３２、出力切り替え器３３として、タイミング検出器２Ｂ、クロック切り替え器３２Ａ、出力切り替え器３３Ａが設けられている。また、クロックを生成するクロック生成回路５が設けられている。
ここで、タイミング検出器２Ｂは、カウンタ２１とリセット回路２２とから構成されている。カウンタ２１は、Ｍ系列符号生成回路１に入力されるクロックを計数し、カウント値がＭ系列符号生成回路１で生成されるＭ系列符号の符号長に相当する値Ｎとなったときに、タイミング信号を切り替え器３２Ａ，３３Ａに出力する。リセット回路２２は、カウンタ２１のカウント値がＮとなったときに、カウント値を０に初期化する。
FIG. 16 is a block diagram showing another specific example of the first configuration example of the spreading code generation circuit. In this spread code generation circuit, a timing detector 2B, a
Here, the
上述したように、Ｍ系列符号生成回路１は、クロックの入力により、Ｍ系列符号を１ビット生成し出力する。したがって、Ｍ系列符号生成回路１に入力されるクロックをカウンタ２１で計数することにより、Ｍ系列符号生成回路１で生成されたＭ系列符号のビット数を計数することができる。Ｍ系列符号が１符号長Ｎ、すなわち１周期分生成されたときには、カウンタ２１のカウント値はＮだけ増える。よって、Ｍ系列符号の１周期中における特定タイミングが訪れたときに、カウンタ２１のカウント値をリセット回路２２で０に初期化して入力クロックの計数を開始することにより、カウント値がＮとなったときにＭ系列符号が１周期分生成され、再び特定タイミングが訪れたことがわかる。このため、カウンタ２１は、カウント値がＮとなったときに、Ｍ系列符号の特定タイミングであると判定し、タイミング信号を切り替え器３２Ａ，３３Ａに出力する。
なお、切り替え器３２Ａ，３３Ａは、図１３における切り替え器３２Ａ，３３Ａと同じものである。
As described above, the M-sequence
The
図１７は、図１６に示した拡散符号生成回路の動作の流れを示すフローチャートである。初期状態では、クロック切り替え器３２ＡのスイッチＳＷ1がＯＮ、スイッチＳＷ2がＯＦＦであり、出力切り替え器３３ＡのスイッチＳＷ3がＯＮ、スイッチＳＷ4がＯＦＦであり、カウンタ２１のカウント値が０である。
まず、カウンタ２１のカウント値を確認する。カウント値がＭ系列符号生成回路１で生成されるＭ系列符号の１符号長Ｎよりも小さい値、すなわちＮ−１以下の場合には（ステップＳ２１，ＮＯ）、Ｍ系列符号の特定タイミングではないと判定し、切り替え器３２Ａ，３３Ａにタイミング信号を出力しない。
FIG. 17 is a flowchart showing an operation flow of the spreading code generation circuit shown in FIG. In the initial state, the switch SW 1 of the
First, the count value of the counter 21 is confirmed. When the count value is a value smaller than one code length N of the M-sequence code generated by the M-sequence
１ビット後に、クロックがスイッチＳＷ1を介してＭ系列符号生成回路１に供給される。同じクロックがカウンタ２１にも供給される。このクロックの入力により、カウンタ２１では、カウント値をインクリメントして１増やす（ステップＳ２２）。また、Ｍ系列符号生成回路１では、同一系列でそれぞれ位相が異なるｎ個のＭ系列符号を１ビット分ずつ生成し、スイッチＳＷ3を介して出力端子４に出力する（ステップＳ２３）。このステップＳ２２，Ｓ２３の動作を、カウント値がＮになるまで繰り返し行う。
After 1 bit, a clock is supplied to the M-sequence
カウント値がＮになった場合には（ステップＳ１１，ＹＥＳ）、Ｍ系列符号の特定タイミングであると判定し、切り替え器３２Ａ，３３Ａにタイミング信号を出力する。これにより、クロック切り替え器３２Ａでは、スイッチＳＷ1をＯＦＦ、スイッチＳＷ2をＯＮにし、クロック供給先をＭ系列符号生成回路１から１値出力器３１に切り替える。また、出力切り替え器３３Ａでは、スイッチＳＷ3をＯＦＦ、スイッチＳＷ4をＯＮし、出力端子４との接続をＭ系列符号生成回路１から１値出力器３１に切り替える（ステップＳ２４）。
When the count value becomes N (YES in step S11), it is determined that the specific timing of the M-sequence code is reached, and a timing signal is output to the
これにより、１ビット後にクロックはスイッチＳＷ2を介して１値出力器３１に供給される。１値出力器３１は、クロックの入力により、１ビットの間、値１のデータをスイッチＳＷ4を介して出力端子４に出力する（ステップＳ２５）。
また、リセット回路２２は、カウンタ２１のカウント値を０に初期化する（ステップＳ２６）。そして、カウンタ２１は、再びタイミング信号を切り替え器３２Ａ，３３Ａに出力する。これにより、クロック切り替え器３２Ａでは、スイッチＳＷ1をＯＮ、スイッチＳＷ2をＯＦＦにし、クロック供給先を１値出力器３１からＭ系列符号生成回路１に切り替える。また、出力切り替え器３３Ａでは、スイッチＳＷ3をＯＮ、スイッチＳＷ4をＯＦＦし、出力端子４との接続を１値出力器３１からＭ系列符号生成回路１に切り替える（ステップＳ１７）。
Thus, the clock after one bit is supplied to the 1
The
以上の動作を繰り返し行うことにより、Ｍ系列符号の１周期中における特定タイミングの次のビットに値１が挿入された拡散符号が生成される。
なお、図１８に示すように、出力切り替え器３３Ａを設けず、Ｍ系列符号生成回路１および１値出力器３１を出力端子４に共通に接続する構成としてもよい。
By repeating the above operation, a spreading code in which the
As shown in FIG. 18, the
次に、クロック生成回路５について説明する。
搬送波を用いずにデータ信号を拡散符号で低電力広帯域にスペクトラム拡散し高い処理利得を得る無線通信方式においては、高周波拡散符号が求められる。しかし、高周波拡散符号の生成に必要な高速のクロックを電圧制御発振回路から直接生成することは困難である。そこで、本実施の形態では、データ信号のクロックの周波数を逓倍することにより、高速のクロックを生成する。その具体的な回路構成を図１９に示す。
Next, the
In a wireless communication system that obtains a high processing gain by spreading a data signal in a low-power wideband with a spreading code without using a carrier wave, a high-frequency spreading code is required. However, it is difficult to directly generate a high-speed clock necessary for generating a high-frequency spread code from the voltage-controlled oscillation circuit. Therefore, in this embodiment, a high-speed clock is generated by multiplying the clock frequency of the data signal. A specific circuit configuration thereof is shown in FIG.
図１９に示すクロック生成回路５Ａは、データ信号のクロックを生成するデータクロック生成回路５１と、それぞれ入力されたクロックの周波数を２倍に逓倍して出力するｎ段（ｎは自然数）の逓倍器５２1〜５２nとから構成されている。よって、データクロック生成回路５１で生成されたクロックは、ｎ段の逓倍器５２1〜５２nにより２n倍に逓倍され、最終段の逓倍器５２nから出力される。
A
上述したように、本実施の形態に係る拡散符号生成回路で生成された拡散符号の符号長は２nとなる。このため、クロック生成回路５Ａを用いることにより、データ信号用の１クロックの周波数が２n倍に逓倍され、周波数が２nに逓倍されたクロックに基づき符号長２nの拡散符号が生成される。すなわち、データ信号と、そのデータ信号をスペクトラム拡散する１符号長分の拡散符号とを、同じクロックを基に生成することが可能となる。よって、同じクロックを基に生成された拡散符号でデータ信号をスペクトラム拡散することにより、データ信号と拡散符号との同期をとるための同期回路が不要となる。
As described above, the code length of the spread code generated by the spread code generation circuit according to the present embodiment is 2 n . Therefore, by using the
また、クロック生成回路５Ａにおいて、ｎ段の逓倍器５２1〜５２nの任意の出力を取り出すスイッチ（図示せず）を設けることにより、２1，２2，・・・，２nの任意の符号長に対応したクロックを得ることができる。よって、任意の符号長の拡散符号を生成することができ、状況に応じて自由に受信側での処理利得を調整することが可能となる。
また、クロック生成回路５Ａで生成されるクロックの周波数は、データ信号のクロック周波数に比例しているので、データ信号の周波数が高速化するに伴って自動的に高速化した拡散符号を得ることが可能となる。
Further, in the
Further, since the frequency of the clock generated by the
以上では、データ信号のクロックを基に拡散符号のクロックを生成する場合について説明したが、これとは逆に拡散符号のクロックを基にデータ信号のクロックを生成してもよい。この場合には、図２０に示すように、拡散符号のクロックを生成するクロック生成回路５の出力側に、ｎ段の分周器６1〜６nが設けられる。分周器６1〜６nのそれぞれにより、クロックの周波数が１／２に分周されるので、最終段の分周器６nからは周波数が１／２nに分周されたクロックが得られる。通常、拡散符号のクロック生成回路５には、データ信号のクロック生成回路よりも低ジッタのものが用いられる。よって、拡散符号のクロックを分周することにより、低ジッタのデータ信号クロックを得ることができる。また、拡散符号のクロック生成回路５の他に、データ信号のクロック生成回路を独立して設ける必要がなくなる。
In the above description, the case where the spread code clock is generated based on the clock of the data signal has been described, but the data signal clock may be generated based on the spread code clock. In this case, as shown in FIG. 20, n stages of
なお、本実施の形態では、同一系列を１ビットずつシフトさせた４つのＭ系列符号中に同じタイミングで１値を挿入することにより拡散符号を生成する例を説明したが、１値を挿入するＭ系列符号の数は４つに限られず、Ｍ系列符号の１符号長Ｎまでの自然数であればよい。
また、本実施の形態に係る拡散符号生成回路は、同期ＣＤＭＡなどのスペクトラム拡散通信の他に、ＭＣ−ＣＤＭＡにも利用することができる。
In this embodiment, an example has been described in which a spread code is generated by inserting one value at the same timing into four M-sequence codes obtained by shifting the same sequence bit by bit. However, one value is inserted. The number of M-sequence codes is not limited to four, and may be any natural number up to one code length N of M-sequence codes.
Further, the spread code generation circuit according to the present embodiment can be used for MC-CDMA in addition to spread spectrum communication such as synchronous CDMA.
次に、本発明の他の実施の形態に係る同期回路について説明する。この同期回路は、上述した拡散符号（送信側拡散符号）を用いてスペクトラム拡散された拡散信号を受信機でスペクトラム逆拡散する際に、拡散信号と拡散符号（受信側拡散符号）との同期を確立する回路である。ここでは、同期ＣＤＭＡ方式の受信機において同期を確立する場合を例にして説明する。説明には、図２１に示すようなＭ系列符号のｔｉｍｅ１１に値１が挿入された拡散符号を用いる。
Next, a synchronization circuit according to another embodiment of the present invention will be described. This synchronization circuit synchronizes the spread signal and the spread code (receive side spread code) when the spread spectrum signal spread using the spread code (transmit side spread code) described above is despread by the receiver. It is a circuit to establish. Here, a case where synchronization is established in a synchronous CDMA receiver will be described as an example. For the description, a spreading code in which a
まず、同期回路の構成の説明に先立ち、同期が保持されている場合の同期方法について説明する。図２２に示すように、時刻Ｔ＝０において、受信機では受信側拡散符号として系列Ｘ1が生成されているものとする。受信信号には送信側拡散符号の各系列Ｘ1，Ｘ2，・・・が多重されているので、受信側拡散符号としての系列Ｘ1と受信信号に含まれる送信側拡散符号との相関をとると、図２２（ａ）に示すように送信側拡散符号の系列Ｘ1との相関値が１６、図２２（ｂ）に示すように送信側拡散符号の系列Ｘ2その他の系列との相関値が０となり、相関値の和の絶対値が１６になる。 First, prior to the description of the configuration of the synchronization circuit, a synchronization method when synchronization is maintained will be described. As shown in FIG. 22, it is assumed that sequence X 1 is generated as a reception side spreading code at the receiver at time T = 0. Since each sequence X 1 , X 2 ,... Of the transmission side spreading code is multiplexed in the reception signal, the correlation between the sequence X 1 as the reception side spreading code and the transmission side spreading code included in the reception signal is obtained. Then, as shown in FIG. 22 (a), the correlation value with the transmission side spread code sequence X 1 is 16, and as shown in FIG. 22 (b), the transmission side spread code sequence X 2 is correlated with other sequences. The value is 0, and the absolute value of the sum of correlation values is 16.
図２３に示すように、時刻Ｔ＝０から拡散符号の１ビットに相当する時間が経過し時刻Ｔ＝１（ビット）となると、受信信号に含まれる送信側拡散符号の位相が１ビット進む。図２２と図２３との間では、送信側拡散符号が右方向に１ビット移動する。この際、受信側拡散符号において、系列Ｘ1でｔｉｍｅ１１に挿入された１値とｔｉｍｅ１０の値とを交換し、系列Ｘ2を生成する。この系列Ｘ2と受信信号に含まれる送信側拡散符号との相関をとると、図２３（ａ）に示すように送信側拡散符号の系列Ｘ1その他の系列との相関値が０、図２３（ｂ）に示すように送信側拡散符号の系列Ｘ2との相関値が１６となり、相関値の和の絶対値が１６になる。
As shown in FIG. 23, when time corresponding to 1 bit of the spread code elapses from time T = 0 and time T = 1 (bit), the phase of the transmission side spread code included in the received signal advances by 1 bit. Between FIG. 22 and FIG. 23, the transmission-side spreading code moves 1 bit to the right. At this time, in the spreading code on the receiving side, the 1 value inserted in
以下同様に、拡散符号の１ビットに相当する時間が経過する毎に受信側拡散符号に挿入された１値のビットをその隣のビットと交換し１値の挿入位置を右方向に移動させていくことにより、受信側拡散符号と受信信号に含まれる送信側拡散符号との相関値（すなわち、系列Ｘ1，Ｘ2，・・・との相関値の和）の絶対値が１６になり、同期を保持することができる。
このように受信機において同期が保持されている場合には、相関値の和の絶対値が１６で一定となり、その波形は図２４（ａ）に示すようになる。これに対し、同期が保持されていない非同期の場合には、相関値の和の絶対値が一定とならず、その波形は例えば図２４（ｂ）に示すようになる。
Similarly, every time the time corresponding to one bit of the spread code elapses, the one-value bit inserted in the reception-side spread code is exchanged with the adjacent bit, and the one-value insertion position is moved to the right. As a result, the absolute value of the correlation value between the reception side spreading code and the transmission side spreading code included in the received signal (that is, the sum of the correlation values with the sequences X 1 , X 2 ,...) Becomes 16. Synchronization can be maintained.
When synchronization is maintained in the receiver in this way, the absolute value of the sum of correlation values is constant at 16, and the waveform is as shown in FIG. On the other hand, in the asynchronous case where synchronization is not maintained, the absolute value of the sum of correlation values is not constant, and the waveform thereof is as shown in FIG. 24B, for example.
次に、上述した同期方法を実現する同期回路の構成について説明する。図２５は、この同期回路の構成を示すブロック図である。この図に示す同期回路は、受信信号をサンプリングし時系列順に保持する信号保持回路９１と、Ｍ系列符号中に１値が挿入された受信側拡散符号を１値の挿入位置を移動させながら生成する拡散符号生成回路９２と、信号保持回路９１に保持されている受信信号と拡散符号生成回路９２で生成される受信側拡散符号とを対応するビット毎に乗算する複数の乗算回路９３Ａ，９３Ｂ，９３Ｃ，・・・，９３Ｉ，９３Ｊと、乗算回路９３Ａ〜９３Ｊでビット毎に乗算された結果を加算する加算回路９４と、加算回路９４による加算結果に基づき同期状態を検出しその検出結果を拡散符号生成回路９２へ出力する同期検出回路９５とから構成されている。
Next, the configuration of a synchronization circuit that realizes the synchronization method described above will be described. FIG. 25 is a block diagram showing the configuration of this synchronization circuit. The synchronization circuit shown in this figure generates a signal holding circuit 91 that samples a received signal and holds it in chronological order, and a reception side spread code in which one value is inserted in an M-sequence code while moving the insertion position of the one value. A plurality of multiplying
ここで、信号保持回路９１は、クロックに同期して受信信号をサンプリングするサンプルホールド回路（Ｓ／Ｈ）１０１と、サンプリングされた受信信号を上記クロックに同期して１ビットずつ右方向にシフトさせるシフトレジスタを構成する複数の遅延回路１０２Ａ，１０２Ｂ，・・・，１０２Ｉとから構成されている。サンプルホールド回路１０１と遅延回路１０２Ａ〜１０２Ｉと足した個数、乗算回路９３Ａ〜９３Ｊの個数は、送信側拡散符号の１符号長Ｎ＋１に等しい。
Here, the signal holding circuit 91 shifts the sampled received signal to the right by one bit in synchronization with the clock, and a sample hold circuit (S / H) 101 that samples the received signal in synchronization with the clock. It is composed of a plurality of
同期検出回路９５は、加算回路９４による加算結果の絶対値を求める絶対値出力回路１０３と、上記クロックに同期し絶対値出力回路１０３の出力をサンプリングし、連続する２つのサンプリング値の差分の絶対値を求める差分検出回路１０４と、差分検出回路１０４の出力を積分する積分回路１０５と、積分回路１０５の出力レベルと閾値とを比較し、両者の大小関係により同期状態を検出するレベル判定回路１０６とから構成されている。なお、上記クロックは、送信側拡散符号の生成に用いられたクロックと同じ周波数のクロックである。
The synchronization detection circuit 95 samples the output of the absolute
次に、この同期回路の動作について説明する。拡散符号生成回路９２から受信側拡散符号として系列Ｘ1が出力されているものとする。受信信号には送信側拡散符号の各系列Ｘ1，Ｘ2，・・・が多重されているので、信号保持回路９１に保持されている受信信号と受信側拡散符号としての系列Ｘ1とを対応するビット毎に乗算回路９３Ａ〜９３Ｊで乗算し、その乗算結果を加算回路９４で加算することにより、送信側拡散符号の各系列Ｘ1，Ｘ2，・・・と系列Ｘ1との相関値の和が求められる。
Next, the operation of this synchronization circuit will be described. It is assumed that the sequence X 1 is output from the spreading
同期検出回路９５において、相関値の和の絶対値を求め、クロックに同期してサンプリングし、連続する２つのサンプリング値の差分の絶対値を求め、その積分を求める。その結果、得られた値が閾値よりも小さい場合には、相関値の和の絶対値がほぼ一定であるので、同期が保持されていると判定し、同期保持信号を拡散符号生成回路９２へ出力する。同期保持信号が入力された拡散符号生成回路９２では、図２２および図２３を用いて説明したように、クロックに同期して、受信側拡散符号に挿入された１値のビットをその右隣のビットと交換し１値の挿入位置を１ビットずつ右方向に移動させていき、同期を保持する。
In the synchronization detection circuit 95, the absolute value of the sum of correlation values is obtained, sampled in synchronization with the clock, the absolute value of the difference between two consecutive sampling values is obtained, and the integral is obtained. As a result, when the obtained value is smaller than the threshold value, the absolute value of the sum of the correlation values is almost constant, so it is determined that synchronization is maintained, and the synchronization hold signal is sent to the spread
これに対し、相関値の和を処理した結果、得られた値が閾値よりも大きい場合には、相関値の和の絶対値が一定ではないので非同期であると判定し、同期捕捉信号を拡散符号生成回路９２へ出力する。同期捕捉信号が入力された拡散符号生成回路９２では、受信側拡散符号における１値の挿入位置を２ビット以上右方向に移動させる。これにより、受信信号に含まれる送信側拡散符号よりも受信側拡散符号の位相が１ビット以上進む。この状態で１値の挿入位置を１ビットずつ右方向に移動させていき、所定時間内に同期捕捉信号が同期保持信号に変わらない場合には、１値の挿入位置の移動量を再び変化させる。このような処理を繰り返し行うことにより、両符号の位相が一致した時点で同期を捕捉することができる。
On the other hand, if the sum of correlation values is greater than the threshold value as a result of processing, the absolute value of the sum of correlation values is not constant, so it is determined to be asynchronous, and the synchronization acquisition signal is diffused. The data is output to the
１…Ｍ系列符号生成回路、２，２Ｂ…タイミング検出器、２Ａ…相関器、３，３Ａ〜３Ｆ…１値挿入器、４…出力端子、５，５Ａ…クロック生成回路、６1〜６n…分周器、１１…シフトレジスタ、１１1〜１１4…Ｄフリップフロップ、１２…排他的論理和回路、２１…カウンタ、２２…リセット回路、３１…１値出力器、３２，３２Ａ…クロック切り替え器、３３，３３Ａ…出力切り替え器、３４…クロック・出力切り替え器、３５…起動・停止切り替え器、３６…切り替え器、５１…データクロック生成回路、５２1〜５２n…逓倍器、９１…信号保持回路、９２…拡散符号生成回路、９３Ａ〜９３Ｊ…乗算回路、９４…加算回路、９５…同期検出回路、１０１…サンプルホールド回路、１０２Ａ〜１０２Ｉ…遅延回路、１０３…絶対値出力回路、１０４…差分検出回路、１０５…積分回路、１０６…レベル判定回路、ＳＷ1〜ＳＷ4…スイッチ。
1 ... M-sequence code generation circuit, 2 and 2b ... timing detector, 2A ... correlator, 3,3A～3F ... 1 value inserter, 4 ... output terminal, 5, 5A ... clock generator, 6 1 to 6 n ... frequency divider, 11 ... shift register, 11 1 to 11 4 ... D flip-flop, 12 ... exclusive OR circuit, 21 ... counter, 22 ... reset circuit, 31 ... single value output device, 32, 32A ... clock switching vessels, 33 and 33A ... output switch, 34 ... clock output switch, 35 ... start-stop switch, 36 ... switch, 51 ... data clock generation circuit, 52 1 to 52 n ... multiplier, 91 ... signal Holding circuit, 92... Spread code generation circuit, 93 A to 93 J. Multiplier circuit, 94... Adder circuit, 95... Sync detection circuit, 101... Sample hold circuit, 102 A to 102 I. Output circuit, 104 ... difference detection circuit, 105 ... integrating circuit, 106 ... level determination circuit, SW 1 to SW 4 ... switch.
Claims (11)
前記Ｍ系列符号の１周期中における所定のタイミングを検出するタイミング検出部と、
前記所定のタイミングが検出されたときに、すべてのＭ系列符号中に値１を挿入する１値挿入部と
を備えることを特徴とする拡散符号生成回路。 An M-sequence code generation unit that generates and outputs a plurality of M-sequence codes having the same sequence and different phases,
A timing detector for detecting a predetermined timing in one cycle of the M-sequence code;
A spreading code generation circuit comprising: a one-value insertion unit that inserts a value of 1 into all M-sequence codes when the predetermined timing is detected.
前記タイミング検出部は、任意のＭ系列符号の１周期中における所定のタイミングを検出することを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to claim 1,
The said timing detection part detects the predetermined timing in 1 period of arbitrary M series codes, The spreading code generation circuit characterized by the above-mentioned.
前記１値挿入部は、
前記値１を出力する１値出力部と、
検出された前記所定のタイミングの次のビットで前記Ｍ系列符号生成部を停止させてその状態を保持するとともに、前記１値出力部を動作させて前記値１を出力させ、更にその次のビットから前記Ｍ系列符号生成部を再び動作させる切り替え部と
を含むことを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to claim 1 or 2,
The one-value insertion unit is
A 1-value output unit for outputting the value 1;
The M-sequence code generator is stopped at the next bit of the detected predetermined timing and the state is maintained, and the one-value output unit is operated to output the value 1, and the next bit And a switching unit that causes the M-sequence code generation unit to operate again.
前記Ｍ系列符号生成部は、シフトレジスタと、このシフトレジスタの帰還回路に接続された排他的論理和回路とからなり、
前記タイミング検出部は、前記シフトレジスタの状態パターンと、予め設定された参照パターンとを対比することにより、前記所定のタイミングを検出する
ことを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to any one of claims 1 to 3,
The M-sequence code generation unit includes a shift register and an exclusive OR circuit connected to a feedback circuit of the shift register,
The spread code generation circuit, wherein the timing detection unit detects the predetermined timing by comparing a state pattern of the shift register with a preset reference pattern.
前記タイミング検出部は、前記Ｍ系列符号生成部で生成された前記Ｍ系列符号のビット数を計数して前記Ｍ系列符号の１周期を検出することにより、前記１周期中における前記所定のタイミングを検出することを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to any one of claims 1 to 3,
The timing detection unit counts the number of bits of the M-sequence code generated by the M-sequence code generation unit and detects one cycle of the M-sequence code, thereby determining the predetermined timing in the one cycle. A spreading code generation circuit characterized by detecting.
前記Ｍ系列符号生成部および前記１値挿入部は、第１のクロックに基づき動作することを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to claim 1,
The spreading code generation circuit, wherein the M-sequence code generation unit and the one-value insertion unit operate based on a first clock.
前記Ｍ系列符号に前記値１が挿入された拡散符号により拡散処理されるデータ信号のクロック周波数を有する第２のクロックを生成するクロック生成回路と、
前記第２のクロックの周波数を２n倍（ｎは自然数）に逓倍することにより前記第１のクロックを生成する逓倍器と
を更に備えることを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to claim 6,
A clock generation circuit for generating a second clock having a clock frequency of a data signal to be spread-processed by a spread code in which the value 1 is inserted into the M-sequence code;
And a multiplier for generating the first clock by multiplying the frequency of the second clock by 2 n times (n is a natural number).
前記第１のクロックを生成するクロック生成回路と、
前記第１のクロックの周波数を１／２n（ｎは自然数）に分周する分周器と
を更に備えることを特徴とする拡散符号生成回路。 In the spreading code generation circuit according to claim 6,
A clock generation circuit for generating the first clock;
And a frequency divider that divides the frequency of the first clock by 1/2 n (n is a natural number).
Ｍ系列符号中に値１が挿入された拡散符号を前記値１の挿入位置を移動させながら生成する拡散符号生成回路と、
前記信号保持回路に保持されている受信信号と前記拡散符号生成回路で生成される前記拡散符号とを対応するビット毎に乗算する乗算回路と、
この乗算回路でビット毎に乗算された結果を加算する加算回路と、
この加算回路で加算された結果に基づき同期状態を検出しその検出結果を前記拡散符号生成回路へ出力する同期検出回路と
を備えることを特徴とする同期回路。 A signal holding circuit that samples the received signal and holds it in chronological order;
A spreading code generating circuit that generates a spreading code in which a value 1 is inserted in an M-sequence code while moving the insertion position of the value 1;
A multiplication circuit that multiplies the reception signal held in the signal holding circuit and the spread code generated by the spread code generation circuit for each corresponding bit;
An adder circuit for adding the results multiplied bit by bit by the multiplier circuit;
A synchronization circuit comprising: a synchronization detection circuit that detects a synchronization state based on a result added by the addition circuit and outputs the detection result to the spread code generation circuit.
前記拡散符号生成回路は、前記同期検出回路から同期が保持されているという検出結果が入力されたときに、前記値１の挿入位置を１ビットずつ移動させながら前記拡散符号を生成することを特徴とする同期回路。 The synchronization circuit according to claim 9, wherein
The spread code generation circuit generates the spread code while moving the insertion position of the value 1 bit by bit when a detection result indicating that synchronization is maintained is input from the synchronization detection circuit. Synchronous circuit.
前記拡散符号生成回路は、前記同期検出回路から非同期という検出結果が入力されたときに、前記値１の挿入位置を２ビット以上移動させて前記拡散符号を生成することを特徴とする同期回路。
The synchronization circuit according to claim 9 or 10,
The spread code generation circuit generates the spread code by moving the insertion position of the value 1 by 2 bits or more when an asynchronous detection result is input from the sync detection circuit.
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