JP2005303261A - Semiconductor device and manufacturing method therefor - Google Patents

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武雄 松木
Tomonori Aoyama
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device comprising an NMOSFET and a PMOSFET that have satisfactory current characteristics, and a method of manufacturing the same. <P>SOLUTION: A gate electrode 11 comprising a nickel silicide film 13 is formed in an NMOS region on a silicon substrate 1. Moreover, a gate electrode 10 comprising a polycrystalline silicon film 12 is formed in a PMOS region. The nickel silicide film 13 is a material that is subjected to compressive stress from the silicon substrate 1, while the polycrystalline silicon film 12 is a material that is subjected to tensile stress from the silicon substrate 1. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置およびその製造方法に関し、より詳しくは、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device including an NMOSFET and a PMOSFET on a silicon substrate and a method for manufacturing the semiconductor device.

近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。   In recent years, high integration in semiconductor integrated circuit devices has greatly advanced. In MOS (Metal Oxide Semiconductor) type semiconductor devices, miniaturization of elements such as transistors and high performance have been achieved. In particular, with regard to the gate insulating film which is one of the elements constituting the MOS structure, the thinning is rapidly progressing to cope with the miniaturization, high speed operation and low voltage of the transistor.

ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）などが用いられてきた。しかしながら、これらの材料を用いた場合には、薄膜化に伴いリーク電流が増大するという問題があった。 Conventionally, a silicon oxide film (SiO 2 film), a silicon oxynitride film (SiON film), or the like has been used as a material constituting the gate insulating film. However, when these materials are used, there is a problem that leakage current increases as the film thickness is reduced.

一方、サブ０．１μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、ゲート絶縁膜に対して、シリコン酸化膜換算膜厚で１．５ｎｍ以下の性能が必要とされる。このため、金属酸化膜または金属珪酸化膜（金属シリケート膜）などの比誘電率の大きい材料をゲート絶縁膜として用い、膜厚を大きくすることによってリーク電流を抑制することが提案されている。   On the other hand, a sub 0.1 μm generation CMOS (Complementary Metal Oxide Semiconductor) requires a performance of 1.5 nm or less in terms of a silicon oxide film with respect to a gate insulating film. For this reason, it has been proposed to use a material having a high relative dielectric constant, such as a metal oxide film or a metal silicate film (metal silicate film), as the gate insulating film, and to suppress the leakage current by increasing the film thickness.

また、閾値電圧のシフトを抑制し且つ大きな反転容量を得るために、シリコンに代わって、金属や金属窒化物などをゲート電極に用いることが検討されている。これは、使用する金属の仕事関数に応じて閾値電圧が変化することを利用したもので、金属の種類を適当に選択することによって閾値電圧を制御することが可能となる。また、金属電極はシリコン電極に比較して電極の空乏化が起こり難いので、大きな反転容量を確保することもできる。   In addition, in order to suppress the threshold voltage shift and obtain a large inversion capacitance, it has been studied to use metal, metal nitride, or the like for the gate electrode instead of silicon. This utilizes the fact that the threshold voltage changes in accordance with the work function of the metal used, and the threshold voltage can be controlled by appropriately selecting the type of metal. In addition, since the metal electrode is less likely to be depleted than the silicon electrode, a large inversion capacitance can be ensured.

半導体基板上に金属または金属窒化物を成膜する場合、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる（例えば、非特許文献１参照。）。いずれの方法においても、低抵抗性などの膜特性を確保するために、堆積は室温以上の基板温度の下で行われる。   When a metal or metal nitride film is formed over a semiconductor substrate, a CVD (Chemical Vapor Deposition) method or a PVD (Physical Vapor Deposition) method is used (see, for example, Non-Patent Document 1). In either method, the deposition is performed at a substrate temperature of room temperature or higher in order to ensure film characteristics such as low resistance.

しかしながら、基板と基板上に形成された膜とに熱膨張係数の差があると、これらの間に応力が発生する。すなわち、堆積後に基板温度が室温まで低下すると、基板上に形成された膜は体積収縮を起こすが、その程度が基板が収縮する程度よりも大きい場合には、ゲート電極はシリコン基板から引張応力を受けることになる。ゲート電極直下のチャネル領域は、変形によって引張応力を開放することができないので、その体積を減少させられる方向に力が働く。これは、あたかもチャネル領域を挟んでソース・ドレインウェルがその両側から圧されている状態になる。このため、電子の移動度が低下するようになるという問題があった。   However, if there is a difference in thermal expansion coefficient between the substrate and the film formed on the substrate, stress is generated between them. That is, when the substrate temperature is lowered to room temperature after deposition, the film formed on the substrate undergoes volume shrinkage, but when the degree is larger than the degree of shrinkage of the substrate, the gate electrode receives tensile stress from the silicon substrate. Will receive. Since the channel region directly under the gate electrode cannot release the tensile stress due to deformation, a force acts in a direction in which the volume can be reduced. This is as if the source / drain wells are pressed from both sides across the channel region. For this reason, there has been a problem that the mobility of electrons is lowered.

これに対して、ソース・ドレインウェルに圧縮応力を持つＳｉＧｅを埋め込むことによって、チャネル領域に一軸性の圧縮応力を導入し、ＰＭＯＳＦＥＴの電流駆動能力を向上させることが提案されている（例えば、非特許文献２参照。）。しかしながら、この場合、ＮＭＯＳＦＥＴは従来のままであるので、その電流駆動能力の向上は図れないという問題があった。   On the other hand, it has been proposed to improve the current driving capability of the PMOSFET by introducing uniaxial compressive stress into the channel region by embedding SiGe having compressive stress in the source / drain well (for example, non-conducting force). (See Patent Document 2). However, in this case, since the NMOSFET remains the same, there is a problem that the current drive capability cannot be improved.

また、チャネル領域のシリコンに対して引張応力を加えると、ＮＭＯＳＦＥＴのドレイン電流が増加する一方で、ＰＭＯＳＦＥＴのドレイン電流は減少することが報告されている（例えば、非特許文献３参照。）。   It has also been reported that when tensile stress is applied to silicon in the channel region, the drain current of the NMOSFET increases while the drain current of the PMOSFET decreases (see, for example, Non-Patent Document 3).

一方、近年、半導体デバイスの微細化とともに、ソース・ドレインとなるウェルの接合深さは浅くなる傾向にある。しかし、ウェルが浅くなるとウェル抵抗が増大し、デバイス特性に与える寄生抵抗の影響が無視できなくなる。そこで、このようなウェルの極浅化に伴う抵抗の増大に対処するため、ソース・ドレインウェル上に金属シリサイド層を形成することが行われている。   On the other hand, in recent years, with the miniaturization of semiconductor devices, the junction depth of wells serving as source / drain tends to become shallow. However, when the well becomes shallow, the well resistance increases, and the influence of parasitic resistance on device characteristics cannot be ignored. Therefore, in order to cope with the increase in resistance accompanying such shallow shallowing of the well, a metal silicide layer is formed on the source / drain well.

例えば、半導体基板上に、ゲート絶縁膜を介して多結晶シリコンからなるゲート電極を形成し、次いで、このゲート電極の側壁部に絶縁膜を設けた後に、ソース・ドレインウェルを自己整合的に形成する。そして、全面にニッケル膜を形成してから熱処理を行うことにより、ソース・ドレインウェル上にニッケルシリサイド膜を形成することができる（例えば、非特許文献４参照。）。この方法によれば、ゲート電極を形成する多結晶シリコンも完全にシリサイド化することが可能である。   For example, a gate electrode made of polycrystalline silicon is formed on a semiconductor substrate through a gate insulating film, and then an insulating film is provided on the side wall of the gate electrode, and then source / drain wells are formed in a self-aligned manner. To do. Then, a nickel silicide film can be formed on the source / drain well by performing a heat treatment after forming a nickel film on the entire surface (see, for example, Non-Patent Document 4). According to this method, the polycrystalline silicon forming the gate electrode can be completely silicided.

しかしながら、ＰＭＯＳＦＥＴのゲート電極にニッケルシリサイド膜を適用した場合、電流駆動能力が低下するという問題があった。   However, when a nickel silicide film is applied to the gate electrode of the PMOSFET, there is a problem that the current driving capability is lowered.

ダブリュー・サイ（Ｗ．Ｔｓａｉ）ら、“サブ１ｎｍゲート絶縁膜のスパッタＴｉＮ／ＨｆＯ２ゲートｎ／ｐＭＯＳＦＥＴ性能比較（Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｓｕｂ１ｎｍ Ｓｐｕｔｔｅｒｅｄ ＴｉＮ／ＨｆＯ２ ｎＭＯＳ ａｎｄ ｐＭＯＳＦＥＴｓ）”、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、２００３年、ｐ．３１１−３１４W. Tsai, et al., “Performance Comparison of Sub 1 nm Sputtered TiN / HfO 2 nMOS and pMOSFETs”, International Electronic Devices Conference (Interelectronic Electronics Conference) Meeting, IEDM), 2003, p. 311-314 ティー・チャニ（Ｔ．Ｃｈａｎｉ）ら、“新規４５ｎｍゲート長歪Ｓｉ−ＣＭＯＳ技術を用いた量産９０ｎｍロジックＬＳＩ（Ａ ９０ｎｍ ｈｉｇｈ Ｖｏｌｕｍｅ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ Ｆｅａｔｕｒｉｎｇ Ｎｏｖｅｌ ４５ｎｍ Ｇａｔｅ ｌｅｎｇｔｈ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ）”、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、２００３年、ｐ．９７８−９８０T. Chani et al., “A 90nm High Volume Manufacturing Logic Strained Electronic Strain Element, 45nm Gate Length Strained Si-CMOS Technology” Conference (International Electron Devices Meeting, IEDM), 2003, p. 978-980 ２００２年固体素子材料に関する国際会議予稿集（Ｅｘｔ．Ａｂｓｔ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ）、２００２年、ｐ．１４−１５2002 International Conference on Solid Device Materials (Ext. Abst. Of Solid State Device and Materials), 2002, p. 14-15 “ニッケルシリサイド金属ゲートを有する引っ張りシリコンＮＭＯＳ（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ＮＭＯＳ ｗｉｔｈ ｎｉｃｋｅｌ−ｓｉｌｉｃｉｄｅ ｍｅｔａｌ Ｇａｔｅ）”、２００３年ＶＬＳＩテクノロジーシンポジウム、２００３年、ｐ．１０１−１０２"Strained silicon NMOS with nickel-silicon metal gate" with nickel silicide metal gate, 2003 VLSI Technology Symposium, 2003, p. 101-102

本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的はＮＭＯＳＦＥＴおよびＰＭＯＳＤＦＥＴがともに良好な電流特性を有する半導体装置およびその製造方法を提供することにある。   The present invention has been made in view of such problems. That is, an object of the present invention is to provide a semiconductor device in which both NMOSFET and PMOS DFET have good current characteristics, and a method for manufacturing the same.

本発明の他の目的および利点は、以下の記載から明らかとなるであろう。   Other objects and advantages of the present invention will become apparent from the following description.

本発明にかかる第１の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、ＮＭＯＳＦＥＴのゲート電極が、シリコン基板から圧縮応力を受ける材料からなることを特徴とするものである。ここで、圧縮応力を受ける材料は金属シリサイドとすることができる。また、ＰＭＯＳＦＥＴのゲート電極は多結晶シリコンからなるものとすることができる。   A first semiconductor device according to the present invention is a semiconductor device constituted by an NMOSFET and a PMOSFET on a silicon substrate, wherein the gate electrode of the NMOSFET is made of a material that receives compressive stress from the silicon substrate. is there. Here, the material subjected to compressive stress can be a metal silicide. The gate electrode of the PMOSFET can be made of polycrystalline silicon.

また、上記第１の半導体装置において、ＰＭＯＳＦＥＴのゲート電極は、シリコン基板から引張応力を受ける材料からなるものとすることができる。ここで、引張応力を受ける材料は、金属および金属窒化物の少なくとも一方とすることができる。また、本発明の半導体装置は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのソース・ドレインウェル上に金属シリサイドが形成されていることが好ましい。   In the first semiconductor device, the gate electrode of the PMOSFET can be made of a material that receives tensile stress from the silicon substrate. Here, the material subjected to the tensile stress can be at least one of a metal and a metal nitride. In the semiconductor device of the present invention, it is preferable that metal silicide is formed on the source / drain wells of the NMOSFET and PMOSFET.

本発明にかかる第２の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、ＮＭＯＳＦＥＴが、シリコン基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成された側壁絶縁膜とを有し、ゲート電極が、ゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って形成された金属シリサイド膜を有することを特徴とするものである。この場合、ＰＭＯＳＦＥＴのゲート電極は金属膜からなるものとすることができる。   A second semiconductor device according to the present invention is a semiconductor device comprising an NMOSFET and a PMOSFET on a silicon substrate, wherein the NMOSFET is formed on the silicon substrate, and the gate insulating film is formed on the gate insulating film. A metal silicide having a formed gate electrode and a side wall insulating film formed on the side wall of the gate electrode, the gate electrode being formed along a groove formed by the gate insulating film and the side wall insulating film It is characterized by having a film. In this case, the gate electrode of the PMOSFET can be made of a metal film.

本発明にかかる第３の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、ＮＭＯＳＦＥＴが、シリコン基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成された側壁絶縁膜とを有し、ゲート電極が、金属窒化膜とこの金属窒化膜の上に形成された金属シリサイド膜とを有し、金属窒化膜および金属シリサイド膜が、いずれもゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って設けられていることを特徴とするものである。   A third semiconductor device according to the present invention is a semiconductor device comprising an NMOSFET and a PMOSFET on a silicon substrate, wherein the NMOSFET is formed on the silicon substrate, and on the gate insulating film. And a gate insulating film formed on the side wall of the gate electrode. The gate electrode includes a metal nitride film and a metal silicide film formed on the metal nitride film. Each of the metal nitride film and the metal silicide film is provided along a groove formed of a gate insulating film and a sidewall insulating film.

本発明における第１の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル（拡散層。本明細書において同じ。）領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜をゲート電極の形状に加工する工程と、シリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、シリコン膜の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成されたシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、ＰＭＯＳＦＥＴの領域にあるシリコン膜の上部にシリサイド化防止膜を形成する工程と、シリコン基板の全面に金属膜を形成する工程と、熱処理によって、ＮＭＯＳＦＥＴの領域にあるシリコン膜を金属膜がシリサイド化された金属シリサイド膜に変えるとともに、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルの上に金属シリサイド膜を形成する工程とを有することを特徴とするものである。   A first method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET. Forming a gate insulating film on the silicon substrate provided with the well region; forming a silicon film on the gate insulating film; processing the silicon film into a gate electrode; and silicon Impurities are implanted into the silicon substrate using the film as a mask to form an N-type extension region and a P-type extension region, a step of forming a sidewall insulating film on the sidewall of the silicon film, and the sidewall insulating film is formed Impurities are implanted into the silicon substrate using the silicon film as a mask, and N-type source / drain well and P-type source / drain are A step of forming a shell, a step of forming an anti-silicidation film over the silicon film in the region of the PMOSFET, a step of forming a metal film on the entire surface of the silicon substrate, and a silicon in the region of the NMOSFET by heat treatment. And forming a metal silicide film on the N-type source / drain well and the P-type source / drain well and changing the film into a metal silicide film obtained by siliciding the metal film. .

上記第１の半導体装置の製造方法は、シリサイド化防止膜を除去する工程と、シリコン基板の上に、金属シリサイド膜およびシリコン膜を埋め込むようにして層間絶縁膜を形成する工程と、この層間絶縁膜を加工して、金属シリサイド膜およびシリコン膜の表面を露出させる工程と、露出したシリコン膜を選択的に除去し、ゲート絶縁膜に至る溝部を形成する工程と、この溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とをさらに有することができる。   The first semiconductor device manufacturing method includes a step of removing the silicidation preventing film, a step of forming an interlayer insulating film on the silicon substrate so as to embed a metal silicide film and a silicon film, and the interlayer insulation. Processing the film to expose the surfaces of the metal silicide film and the silicon film; selectively removing the exposed silicon film to form a groove leading to the gate insulating film; and A step of embedding at least one of the metal nitrides.

また、本発明における第２の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工する工程と、ハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、ハードマスクおよびシリコン膜の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成されたハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルの上に第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、この第１の金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して、ハードマスクの表面を露出させる工程と、ＮＭＯＳＦＥＴの領域から露出しているハードマスクを選択的に除去する工程と、シリコン基板の全面に第２の金属膜を形成する工程と、熱処理によって、ＮＭＯＳＦＥＴの領域にあるシリコン膜を第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、ＰＭＯＳＦＥＴの領域にあるハードマスクを選択的に除去する工程と、ハードマスク除去後に露出したシリコン膜を選択的に除去し、ゲート絶縁膜に至る溝部を形成する工程と、この溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とするものである。   According to another aspect of the present invention, there is provided a second method for manufacturing a semiconductor device, comprising: a method for manufacturing a semiconductor device comprising an NMOSFET and a PMOSFET; Forming a gate insulating film thereon, forming a silicon film on the gate insulating film, forming a hard mask on the silicon film, and gate the silicon film using the hard mask. A step of processing into the shape of the electrode, a step of implanting impurities into the silicon substrate using the hard mask and the silicon film as a mask, and forming an N-type extension region and a P-type extension region; Step of forming insulating film, hard mask and silicon film on which side wall insulating film is formed Impurities are implanted into the silicon substrate as a mask to form an N-type source / drain well and a P-type source / drain well, a step of forming a first metal film on the entire surface of the silicon substrate, and a heat treatment. Forming a first metal silicide film in which the first metal film is silicided on the source / drain well and the P-type source / drain well, and on the silicon substrate after the formation of the first metal silicide film; Forming an interlayer insulating film on the substrate, processing the interlayer insulating film to expose the surface of the hard mask, selectively removing the hard mask exposed from the region of the NMOSFET, and a silicon substrate A second metal film is formed on the silicon film in the region of the NMOSFET by forming a second metal film over the entire surface and heat treatment. A step of changing to a second metal silicide film, a step of selectively removing the hard mask in the PMOSFET region, and a silicon film exposed after the hard mask removal are selectively removed to reach the gate insulating film. The method includes a step of forming a groove portion and a step of embedding at least one of a metal and a metal nitride inside the groove portion.

また、本発明における第３の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に第１のゲート絶縁膜を形成する工程と、この第１のゲート絶縁膜の上に第１のシリコン膜を形成する工程と、この第１のシリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いて第１のシリコン膜をゲート電極の形状に加工する工程と、ハードマスクおよび第１のシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、ハードマスクおよび第１のシリコン膜の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成されたハードマスクおよび第１のシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルの上に第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、この第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して、ハードマスクの表面を露出させる工程と、ＮＭＯＳＦＥＴの領域から露出しているハードマスクを選択的に除去する工程と、ハードマスク除去後に露出した第１のシリコン膜を選択的に除去する工程と、第１のシリコン膜除去後に露出した第１のゲート絶縁膜を選択的に除去し、シリコン基板に至る第１の溝部を形成する工程と、この第１の溝部の内面に第２のゲート絶縁膜を形成する工程と、この第２のゲート絶縁膜の上に第２のシリコン膜を形成する工程と、第１の溝部を除いて第２のゲート絶縁膜および第２のシリコン膜を除去する工程と、シリコン基板の全面に第２の金属膜を形成する工程と、熱処理によって、第２のシリコン膜を第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、ＰＭＯＳＦＥＴの領域にあるハードマスクを選択的に除去する工程と、ハードマスク除去後に露出した第１のシリコン膜を選択的に除去し、第１のゲート絶縁膜に至る第２の溝部を形成する工程と、この第２の溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とするものである。   A third method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET, wherein a silicon substrate provided with an element isolation region, an N-type well region, and a P-type well region is provided. A step of forming a first gate insulating film thereon, a step of forming a first silicon film on the first gate insulating film, and a step of forming a hard mask on the first silicon film And a step of processing the first silicon film into the shape of the gate electrode using the hard mask, and implanting impurities into the silicon substrate using the hard mask and the first silicon film as a mask to form an N-type extension region and a P-type A step of forming an extension region, a step of forming a sidewall insulating film on the sidewall of the hard mask and the first silicon film, and the sidewall insulation Impurities are implanted into the silicon substrate using the hard mask and the first silicon film formed as a mask to form an N-type source / drain well and a P-type source / drain well, and a first surface is formed on the entire surface of the silicon substrate. A step of forming a metal film, a step of forming a first metal silicide film in which the first metal film is silicided on the N-type source / drain well and the P-type source / drain well by heat treatment; A step of forming an interlayer insulating film on the silicon substrate after the first metal silicide film is formed; a step of processing the interlayer insulating film to expose the surface of the hard mask; A step of selectively removing the hard mask, a step of selectively removing the first silicon film exposed after removing the hard mask, The step of selectively removing the first gate insulating film exposed after the removal of the silicon film to form a first groove portion reaching the silicon substrate, and the formation of the second gate insulating film on the inner surface of the first groove portion A step of forming a second silicon film on the second gate insulating film, a step of removing the second gate insulating film and the second silicon film except for the first groove, A step of forming a second metal film on the entire surface of the substrate; a step of changing the second silicon film to a second metal silicide film obtained by silicidation of the second metal film by heat treatment; and a region of the PMOSFET. A step of selectively removing the hard mask, a step of selectively removing the first silicon film exposed after the removal of the hard mask, and forming a second groove portion reaching the first gate insulating film; Metal and metal inside the groove of And a step of embedding at least one of the metal nitrides.

また、本発明における第４の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、この犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、この犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成された犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、犠牲ゲート電極を埋め込むようにして、シリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して犠牲ゲート電極の表面を露出させる工程と、露出した犠牲ゲート電極を選択的に除去する工程と、犠牲ゲート電極の除去後に露出した犠牲ゲート絶縁膜を選択的に除去し、シリコン基板に至る溝部を形成する工程と、溝部の内面にゲート絶縁膜を形成する工程と、このゲート絶縁膜を形成した後の溝部の内面に沿うようにして金属膜を形成する工程と、この金属膜を形成した後の溝部について、ＮＭＯＳＦＥＴの領域にある溝部の内面に沿うようにして金属膜の上にシリコン膜を選択的に形成する工程と、熱処理によりシリコン膜と金属膜を反応させて、溝部の内面に沿うように金属シリサイド膜を形成する工程と、ＰＭＯＳＦＥＴの領域にある溝部の内面を除いて未反応の金属膜を除去する工程とを有することを特徴とするものである。   According to a fourth method of manufacturing the semiconductor device of the present invention, there is provided a method of manufacturing a semiconductor device including an NMOSFET and a PMOSFET, wherein a silicon substrate provided with an element isolation region, an N-type well region, and a P-type well region A step of forming a sacrificial gate insulating film thereon, a step of forming a sacrificial gate electrode on the sacrificial gate insulating film, an impurity is implanted into the silicon substrate using the sacrificial gate electrode as a mask, and an N-type extension region and P A step of forming a mold extension region, a step of forming a sidewall insulating film on the sidewall portion of the sacrificial gate electrode, an impurity is implanted into the silicon substrate using the sacrificial gate electrode on which the sidewall insulating film is formed as a mask, and an N-type source・ Process for forming drain well and P-type source / drain well and buried sacrificial gate electrode Forming an interlayer insulating film on the silicon substrate, processing the interlayer insulating film to expose the surface of the sacrificial gate electrode, selectively removing the exposed sacrificial gate electrode, The step of selectively removing the exposed sacrificial gate insulating film after removing the sacrificial gate electrode to form a trench reaching the silicon substrate, the step of forming a gate insulating film on the inner surface of the trench, and the gate insulating film were formed. A step of forming a metal film along the inner surface of the subsequent groove portion, and a silicon film on the metal film along the inner surface of the groove portion in the region of the NMOSFET with respect to the groove portion after forming the metal film. A step of selectively forming, a step of reacting the silicon film and the metal film by heat treatment to form a metal silicide film along the inner surface of the groove, and a step of forming the groove in the PMOSFET region. It is characterized in that a step of removing the unreacted metal film except for the surface.

さらに、本発明における半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、この犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、この犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、この側壁絶縁膜が形成された犠牲ゲート電極をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、犠牲ゲート電極を埋め込むようにして、シリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工して犠牲ゲート電極の表面を露出させる工程と、露出した犠牲ゲート電極を選択的に除去する工程と、犠牲ゲート電極の除去後に露出した犠牲ゲート絶縁膜を選択的に除去し、シリコン基板に至る溝部を形成する工程と、この溝部の内面にゲート絶縁膜を形成する工程と、このゲート絶縁膜を形成した後の溝部の内面に沿うようにして金属窒化膜を形成する工程と、この金属窒化膜を形成した後の溝部について、ＮＭＯＳＦＥＴの領域にある溝部の内面に沿うようにして金属窒化膜の上にシリコン膜および金属膜からなる積層膜を選択的に形成する工程と、熱処理によりシリコン膜と金属膜を反応させて、溝部の内面に沿うように金属シリサイド膜を形成する工程と、この金属シリサイド膜の下層と、ＰＭＯＳＦＥＴの領域にある溝部の内面とを除いて金属窒化膜を除去する工程とを有することを特徴とするものである。   Furthermore, the semiconductor device manufacturing method according to the present invention is a sacrificial method on a silicon substrate provided with an element isolation region, an N-type well region, and a P-type well region. A step of forming a gate insulating film, a step of forming a sacrificial gate electrode on the sacrificial gate insulating film, an impurity is implanted into the silicon substrate using the sacrificial gate electrode as a mask, and an N-type extension region and a P-type extension region Forming a sidewall insulating film on the sidewall portion of the sacrificial gate electrode, implanting impurities into the silicon substrate using the sacrificial gate electrode on which the sidewall insulating film is formed as a mask, and forming an N-type source / drain well And forming a P-type source / drain well and embedding the sacrificial gate electrode Forming an interlayer insulating film on the silicon substrate; processing the interlayer insulating film to expose the surface of the sacrificial gate electrode; selectively removing the exposed sacrificial gate electrode; The step of selectively removing the sacrificial gate insulating film exposed after the removal of the gate electrode to form a groove reaching the silicon substrate, the step of forming a gate insulating film on the inner surface of the groove, and the gate insulating film were formed. A step of forming a metal nitride film along the inner surface of the subsequent groove portion, and a groove portion after forming the metal nitride film on the metal nitride film along the inner surface of the groove portion in the region of the NMOSFET A process of selectively forming a laminated film composed of a silicon film and a metal film, and a process of forming a metal silicide film along the inner surface of the groove by reacting the silicon film with the metal film by heat treatment. When, it is characterized in that it has a lower metal silicide film, and a step of excluding the groove of the inner surface in the PMOSFET region to remove the metal nitride film.

この発明は以上説明したように、ＮＭＯＳ領域にあるゲート電極を基板から圧縮応力を受ける材料で構成するので、ＮＭＯＳＦＥＴの電流駆動能力を向上させることができる。また、ＰＭＯＳ領域にあるゲート電極を基板から引張応力を受ける材料で構成することによって、ＰＭＯＳＦＥＴの電流駆動能力を向上させることができる。   As described above, according to the present invention, since the gate electrode in the NMOS region is made of a material which receives compressive stress from the substrate, the current driving capability of the NMOSFET can be improved. Moreover, the current drive capability of the PMOSFET can be improved by configuring the gate electrode in the PMOS region with a material that receives tensile stress from the substrate.

ＮＭＯＳ領域にあるゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って形成された金属シリサイド膜は、ゲート絶縁膜と接する部分においてチャネル方向に広がろうとする。したがって、本発明によれば、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を大きくしようとする力が作用することになり、反作用として金属シリサイド膜はシリコン基板から圧縮応力を受けるようになる。また、本発明によれば、金属膜または金属窒化膜の上にシリサイド膜を積層することによって、ＮＭＯＳＦＥＴのチャネル領域に引張応力を与えている。これにより、金属または金属窒化膜の仕事関数を利用しながら、シリサイド膜の形成により発生する応力によって、電流駆動能力を向上させ且つゲート絶縁膜へのプロセスダメージを低減することが可能となる。   The metal silicide film formed along the groove formed by the gate insulating film and the sidewall insulating film in the NMOS region tends to spread in the channel direction at the portion in contact with the gate insulating film. Therefore, according to the present invention, a force to increase the lattice spacing of silicon acts on the silicon substrate in the vicinity of the gate insulating film, and as a reaction, the metal silicide film is subjected to compressive stress from the silicon substrate. Become. Further, according to the present invention, a tensile stress is applied to the channel region of the NMOSFET by laminating a silicide film on the metal film or the metal nitride film. Thus, it is possible to improve the current driving capability and reduce the process damage to the gate insulating film by the stress generated by the formation of the silicide film while using the work function of the metal or metal nitride film.

また、金属シリサイド膜とゲート絶縁膜との間に金属窒化膜が存在するので、シリサイド化される金属が、シリサイド化反応の際にシリコン基板へと拡散して行くのを防ぐことができる。   In addition, since a metal nitride film exists between the metal silicide film and the gate insulating film, it is possible to prevent the metal to be silicided from diffusing into the silicon substrate during the silicidation reaction.

また、ソース・ドレインウェルのシリサイド化と、ＮＭＯＳ領域におけるゲート電極部分でのシリサイド化とを別々の工程で行うので、それぞれ異なる金属シリサイドとすることができる。   Further, since silicidation of the source / drain well and silicidation at the gate electrode portion in the NMOS region are performed in separate steps, different metal silicides can be obtained.

さらに、ＮＭＯＳ領域に耐熱性の低いゲート絶縁膜を用いることができるので、比誘電率の大きい材料を用い、その膜厚を大きくすることによってリーク電流を抑制することが可能となる。   Furthermore, since a gate insulating film with low heat resistance can be used in the NMOS region, a leakage current can be suppressed by using a material having a large relative dielectric constant and increasing its film thickness.

図１５は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのそれぞれについて、ゲート絶縁膜およびゲート電極を下層からＳｉＯ２／ＨｆＳｉＯＮ／ＮｉＳｉの順で構成したものと、下層からＳｉＯ２／ＨｆＳｉＯＮ／ＴｉＮ／Ｗの順で構成したものとについて、ドレイン電圧とドレイン電流との関係を示したものである。ここで、ＨｆＳｉＯＮは、ＨｆＯ２とＳｉＯ２の固溶体（ＨｆＳｉＯ４）の窒化物である。図に示すように、ＮＭＯＳＦＥＴではＳｉＯ２／ＨｆＳｉＯＮ／ＮｉＳｉの構成で良好な電気的特性が得られる。一方、ＰＭＯＳＦＥＴではＳｉＯ２／ＨｆＳｉＯＮ／ＴｉＮ／Ｗの構成で電気的特性が向上する。このことより、本発明者は、ＮＭＯＳＦＥＴのゲート電極を金属シリサイドで形成し、ＰＭＯＳＦＥＴのゲート電極を金属で形成することにより優れた電気的特性を有する半導体装置が得られることを見出し、本発明に至った。以下、本発明の実施の形態について述べる。 FIG. 15 shows that each of the NMOSFET and the PMOSFET includes a gate insulating film and a gate electrode configured in the order of SiO 2 / HfSiON / NiSi from the lower layer, and SiO 2 / HfSiON / TiN / W in the order of the lower layer. Shows the relationship between drain voltage and drain current. Here, HfSiON is a nitride of a solid solution (HfSiO 4 ) of HfO 2 and SiO 2 . As shown in the figure, in the NMOSFET, good electrical characteristics can be obtained with the structure of SiO 2 / HfSiON / NiSi. On the other hand, in the PMOSFET, the electrical characteristics are improved by the configuration of SiO 2 / HfSiON / TiN / W. Accordingly, the present inventors have found that a semiconductor device having excellent electrical characteristics can be obtained by forming the gate electrode of the NMOSFET with metal silicide and forming the gate electrode of the PMOSFET with metal. It came. Hereinafter, embodiments of the present invention will be described.

実施の形態１．
図１は、本実施の形態における半導体装置の断面図の一例である。 Embodiment 1 FIG.
FIG. 1 is an example of a cross-sectional view of the semiconductor device in this embodiment.

図１において、シリコン基板１には素子分離領域２、Ｎ型ウェル領域３、Ｐ型ウェル領域４、Ｐ型エクステンション領域５、Ｎ型エクステンション領域６、Ｐ型ソース・ドレインウェル７およびＮ型ソース・ドレインウェル８が形成されている。   In FIG. 1, a silicon substrate 1 includes an element isolation region 2, an N-type well region 3, a P-type well region 4, a P-type extension region 5, an N-type extension region 6, a P-type source / drain well 7, and an N-type source. A drain well 8 is formed.

チャネル上には、ゲート絶縁膜９を介してゲート電極１０，１１が形成されている。本実施の形態においては、ＰＭＯＳ領域にあるゲート電極１０が多結晶のシリコン膜１２から形成されていて、ＮＭＯＳ領域にあるゲート電極１１がニッケルシリサイド膜１３から形成されていることを特徴としている。すなわち、ＰＭＯＳ領域にあるゲート電極を基板から引張応力を受ける材料で構成し、ＮＭＯＳ領域にあるゲート電極を基板から圧縮応力を受ける材料で構成しているので、電流単体（電子およびホール）の移動度が低下するのを抑制して電流駆動能力を向上させることができる。   Gate electrodes 10 and 11 are formed on the channel via a gate insulating film 9. The present embodiment is characterized in that the gate electrode 10 in the PMOS region is formed from a polycrystalline silicon film 12 and the gate electrode 11 in the NMOS region is formed from a nickel silicide film 13. That is, the gate electrode in the PMOS region is made of a material that receives tensile stress from the substrate, and the gate electrode in the NMOS region is made of a material that receives compressive stress from the substrate. It is possible to improve the current driving capability by suppressing the decrease in the degree.

また、図１のＰ型ソース・ドレインウェル７およびＮ型ソース・ドレインウェル８にも、ニッケルシリサイド膜１３が形成されている。このような構造とすることによって、シリサイド化の際の体積膨張によってチャネル領域がシリサイドにより押されるので、この部分におけるシリコン結晶に歪を加えることができる。   The nickel silicide film 13 is also formed in the P-type source / drain well 7 and the N-type source / drain well 8 of FIG. By adopting such a structure, the channel region is pushed by the silicide due to volume expansion during silicidation, so that strain can be applied to the silicon crystal in this portion.

次に、図２〜図４を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、図１と同じ符号を付した部分は同じものであることを示している。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. In these drawings, the same reference numerals as those in FIG. 1 indicate the same parts.

まず、シリコン基板１に素子分離領域２を形成する。その後、シリコン基板１の所定領域にＰ（リン）またはＢ（ボロン）を注入して、Ｎ型ウェル領域３およびＰ型ウェル領域４を形成する(図２(ａ))。   First, the element isolation region 2 is formed on the silicon substrate 1. Thereafter, P (phosphorus) or B (boron) is implanted into a predetermined region of the silicon substrate 1 to form an N-type well region 3 and a P-type well region 4 (FIG. 2A).

次に、シリコン基板１の上にゲート絶縁膜９を形成する（図２（ｂ））。ゲート絶縁膜９としては、例えばシリコン酸窒化膜を用いることができる。例えば、酸素雰囲気下での短時間の熱処理によって、シリコン基板１の表面に膜厚２ｎｍ程度のシリコン酸化膜を形成する。その後、アンモニア雰囲中で窒化することによって、シリコン酸窒化膜を形成することができる。尚、ゲート絶縁膜９は、シリコン酸窒化膜に限られるものではなく、シリコン酸化膜または金属酸化物の誘電体若しくはハフニウムを含む酸化物の誘電体からなる膜であってもよい。   Next, a gate insulating film 9 is formed on the silicon substrate 1 (FIG. 2B). As the gate insulating film 9, for example, a silicon oxynitride film can be used. For example, a silicon oxide film having a thickness of about 2 nm is formed on the surface of the silicon substrate 1 by a short-time heat treatment in an oxygen atmosphere. Thereafter, a silicon oxynitride film can be formed by nitriding in an ammonia atmosphere. The gate insulating film 9 is not limited to the silicon oxynitride film, and may be a film made of a silicon oxide film, a metal oxide dielectric, or an oxide dielectric containing hafnium.

次に、多結晶のシリコン膜１２を１００ｎｍ程度の膜厚で成膜した後、シリコン膜１２をゲート電極の形状に加工する(図２(ｃ))。尚、図２（ｃ）において、ＮＭＯＳ領域におけるシリコン膜１２はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。   Next, after the polycrystalline silicon film 12 is formed to a thickness of about 100 nm, the silicon film 12 is processed into the shape of the gate electrode (FIG. 2C). In FIG. 2C, the silicon film 12 in the NMOS region is a dummy gate electrode, and the gate electrode that actually operates is formed in a later step.

次に、シリコン膜１２をマスクにして、Ｎ型ウェル領域３にＢをイオン注入し、Ｐ型ウェル領域４にＰをイオン注入する。その後、熱処理による活性化を行うことによって、図３(ａ)に示すように、Ｐ型エクステンション領域５とＮ型エクステンション領域６を形成する。   Next, using the silicon film 12 as a mask, B ions are implanted into the N-type well region 3 and P ions are implanted into the P-type well region 4. Thereafter, activation by heat treatment is performed to form a P-type extension region 5 and an N-type extension region 6 as shown in FIG.

次に、側壁絶縁膜としてのシリコン窒化膜１４を全面に形成した後、反応性イオンエッチングによって、シリコン膜１２の側壁部を除いてシリコン窒化膜１４を除去する。これにより、図３（ｂ）に示す構造が得られる。尚、シリコン窒化膜の代わりにシリコン酸化膜を用いてもよい。   Next, after forming a silicon nitride film 14 as a sidewall insulating film on the entire surface, the silicon nitride film 14 is removed by reactive ion etching except for the sidewall portion of the silicon film 12. Thereby, the structure shown in FIG. 3B is obtained. A silicon oxide film may be used instead of the silicon nitride film.

次に、レジスト（図示せず）およびシリコン窒化膜１４の形成されたシリコン膜１２をマスクとして、Ｎ型ウェル領域３にＢをイオン注入する。その後、同様の方法でＰ型ウェル領域４にもＰをイオン注入する。レジストを剥離した後、熱処理による活性化を行うことによって、Ｐ型ソース・ドレインウェル７およびＮ型ソース・ドレインウェル８を形成する（図３（ｃ））。活性化のための熱処理は、例えば、１，０００℃で１秒間程度とすることができる。   Next, B is ion-implanted into the N-type well region 3 using the resist (not shown) and the silicon film 12 on which the silicon nitride film 14 is formed as a mask. Thereafter, P ions are also implanted into the P-type well region 4 in the same manner. After removing the resist, activation by heat treatment is performed to form the P-type source / drain well 7 and the N-type source / drain well 8 (FIG. 3C). The heat treatment for activation can be performed at 1,000 ° C. for about 1 second, for example.

本実施の形態においては、ＮＭＯＳＦＥＴのゲート電極を金属シリサイドで構成し、ＰＭＯＳＦＥＴのゲート電極を多結晶のシリコン膜で構成することを特徴としている。このため、ソース・ドレインウェル７，８を形成した後のシリコン基板１の全面に、シリサイド化防止膜としてのシリコン酸化膜１５を形成し、ＰＭＯＳ領域にあるシリコン膜１２の上面を除いてシリコン酸化膜１５を除去する（図４（ａ））。シリコン酸化膜１５の膜厚は、例えば１０ｎｍ程度とすることができる。   This embodiment is characterized in that the gate electrode of the NMOSFET is made of metal silicide and the gate electrode of the PMOSFET is made of a polycrystalline silicon film. Therefore, a silicon oxide film 15 as a silicidation preventing film is formed on the entire surface of the silicon substrate 1 after the source / drain wells 7 and 8 are formed, and the silicon oxide film except for the upper surface of the silicon film 12 in the PMOS region is formed. The film 15 is removed (FIG. 4A). The film thickness of the silicon oxide film 15 can be about 10 nm, for example.

次に、スパッタ法によってニッケル膜１６を全面に堆積する（図４（ｂ））。その後、熱処理を行って、ＮＭＯＳ領域にあるシリコン膜１２の全てと、ソース・ドレインウェル７，８上とをシリサイド化する。これにより、ＮＭＯＳ領域にニッケルシリサイド膜１３からなるゲート電極１１が形成される。一方、ＰＭＯＳ領域にあるシリコン膜１２の上にはシリコン酸化膜１５が形成されているので、この部分でニッケルシリサイドが形成されることはない。したがって、ＰＭＯＳ領域のゲート電極１０はシリコン膜１２からなるものとすることができる。尚、堆積するニッケル膜１６の膜厚は、例えば１０ｎｍ程度とすることができる。   Next, a nickel film 16 is deposited on the entire surface by sputtering (FIG. 4B). Thereafter, heat treatment is performed to silicide all of the silicon film 12 in the NMOS region and the source / drain wells 7 and 8. Thereby, the gate electrode 11 made of the nickel silicide film 13 is formed in the NMOS region. On the other hand, since the silicon oxide film 15 is formed on the silicon film 12 in the PMOS region, nickel silicide is not formed in this portion. Therefore, the gate electrode 10 in the PMOS region can be made of the silicon film 12. The deposited nickel film 16 can have a thickness of about 10 nm, for example.

シリサイド化を終えた後は、未反応のニッケル膜をアンモニア、過酸化水素水および水の混合溶液を用いて除去する。また、シリサイド化防止膜１５を除去することによって、図１に示す構造が得られる。   After silicidation is completed, the unreacted nickel film is removed using a mixed solution of ammonia, hydrogen peroxide solution and water. Further, the structure shown in FIG. 1 is obtained by removing the silicidation preventing film 15.

本実施の形態によれば、ＮＭＯＳＦＥＴに金属シリサイドからなるゲート電極を用いている。ここで、金属とシリサイドが反応して形成された金属シリサイドは、元のシリコンより体積膨張して形成されるので、シリコン基板から圧縮応力を受ける材料となる。従来は、ＮＭＯＳＦＥＴのゲート電極を金属または金属窒化物で形成していたので、ゲート電極はシリコン基板から引張応力を受けていた。この場合、ゲート電極直下のチャネル領域が引張応力を開放できないために、その体積を減少させられる方向に力が働いていた。一方、本発明は、シリコン基板から圧縮応力を受ける材料でゲート電極を形成するので、チャネル領域に働く力を逆向きに変えて電子の移動度を向上させることができる。   According to the present embodiment, the gate electrode made of metal silicide is used for the NMOSFET. Here, the metal silicide formed by the reaction between the metal and the silicide is formed by volume expansion from the original silicon, and thus becomes a material that receives compressive stress from the silicon substrate. Conventionally, since the gate electrode of the NMOSFET is formed of metal or metal nitride, the gate electrode is subjected to tensile stress from the silicon substrate. In this case, since the channel region directly under the gate electrode cannot release the tensile stress, a force is acting in a direction in which the volume can be reduced. On the other hand, in the present invention, since the gate electrode is formed of a material that receives compressive stress from the silicon substrate, the force acting on the channel region can be changed in the opposite direction to improve the electron mobility.

また、本実施の形態によれば、ＰＭＯＳＦＥＴに多結晶シリコンからなるゲート電極を用いている。すなわち、シリサイド化反応はＮＭＯＳ領域でのみ起こるので、シリサイド化に伴う体積膨張によって、ＰＭＯＳ領域におけるチャネル領域の体積を減少させる方向に力が働くことはない。したがって、ＰＭＯＳＦＥＴでの電流特性の低下を防ぐことができる。   Further, according to the present embodiment, the gate electrode made of polycrystalline silicon is used for the PMOSFET. That is, since the silicidation reaction occurs only in the NMOS region, the force does not act in the direction of decreasing the volume of the channel region in the PMOS region due to the volume expansion accompanying silicidation. Therefore, it is possible to prevent a decrease in current characteristics in the PMOSFET.

さらに、本実施の形態によれば、ソース・ドレインウェル上にシリサイドを形成している。したがって、シリサイド化の際の体積膨張によってチャネル領域がシリサイドで圧されるので、この部分におけるシリコン結晶に歪を加えてＰＭＯＳＦＥＴの電流駆動能力を向上させることができる。尚、ソース・ドレインウェルにシリサイドを形成することにより、ＮＭＯＳＦＥＴのチャネル領域に対しては、その体積を減少させる方向に力が働くことになる。しかし、本発明では、ＮＭＯＳＦＥＴのゲート電極をシリサイドで形成しているので、これによって上記の力は打ち消されてしまうと考えられる。すなわち、ＮＭＯＳＦＥＴに対しては、ゲート電極にシリサイドを用いた効果の方が、ソース・ドレインウェルにシリサイドを形成した効果よりも大きく作用するので、ＮＭＯＳＦＥＴのチャネル領域にはその体積を増加させる方向に力が働く。したがって、本発明によれば、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの双方の電流駆動能力を向上させることが可能になる。   Furthermore, according to the present embodiment, silicide is formed on the source / drain wells. Therefore, since the channel region is pressed by the silicide due to volume expansion during silicidation, the silicon crystal in this portion can be strained to improve the current driving capability of the PMOSFET. By forming silicide in the source / drain well, a force acts on the channel region of the NMOSFET in the direction of decreasing the volume. However, in the present invention, since the gate electrode of the NMOSFET is formed of silicide, it is considered that the above force is canceled out. That is, for the NMOSFET, the effect of using the silicide for the gate electrode acts more greatly than the effect of forming the silicide for the source / drain wells, so that the volume of the channel region of the NMOSFET is increased. Power works. Therefore, according to the present invention, it becomes possible to improve the current drive capability of both the NMOSFET and the PMOSFET.

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。   In this embodiment, the example in which silicide is formed in the source / drain well has been described, but the present invention is not limited to this. The present invention can also be applied when silicide is not formed in the source / drain wells.

実施の形態２．
図５は、本実施の形態における半導体装置の断面図の一例である。 Embodiment 2. FIG.
FIG. 5 is an example of a cross-sectional view of the semiconductor device in this embodiment.

図５において、シリコン基板１０１には素子分離領域１０２、Ｎ型ウェル領域１０３、Ｐ型ウェル領域１０４、Ｐ型エクステンション領域１０５、Ｎ型エクステンション領域１０６、Ｐ型ソース・ドレインウェル１０７およびＮ型ソース・ドレインウェル１０８が形成されている。   5, a silicon substrate 101 includes an element isolation region 102, an N-type well region 103, a P-type well region 104, a P-type extension region 105, an N-type extension region 106, a P-type source / drain well 107, and an N-type source / drain. A drain well 108 is formed.

チャネル上には、ゲート絶縁膜１０９を介してゲート電極１０１０，１０１１が形成されている。本実施の形態は、ＮＭＯＳ領域にあるゲート電極１０１１がニッケルシリサイド膜１０１３から形成されている点では実施の形態１と共通する。しかし、ＰＭＯＳ領域にあるゲート電極１０１０が、窒化チタン膜１０１７およびタングステン膜１０１８から形成されている点で実施の形態１と異なる。このような構成とすることによって、電極の空乏化を抑制して大きな反転容量を確保することが可能となる。尚、ゲート電極１０１０を構成する金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。   Gate electrodes 1010 and 1011 are formed on the channel via a gate insulating film 109. This embodiment is common to Embodiment 1 in that the gate electrode 1011 in the NMOS region is formed from the nickel silicide film 1013. However, the first embodiment is different from the first embodiment in that the gate electrode 1010 in the PMOS region is formed of the titanium nitride film 1017 and the tungsten film 1018. With such a configuration, it is possible to suppress depletion of the electrode and ensure a large inversion capacity. Note that the type of metal constituting the gate electrode 1010 may be appropriately selected according to the threshold voltage, and is not limited to the titanium nitride film or the tungsten film.

次に、図６および図７を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、図５と同じ符号を付した部分は同じものであることを示している。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. In these drawings, the same reference numerals as those in FIG. 5 indicate the same parts.

まず、実施の形態１で述べた図１〜図４と同様の工程を経て、シリコン基板１０１上のＮＭＯＳ領域にニッケルシリサイド膜１０１３からなるゲート電極１０１１を、ＰＭＯＳ領域に多結晶のシリコン膜１０１２からなるダミーゲート電極１０１９をそれぞれ形成する（図６（ａ））。尚、実施の形態１においては、ＰＭＯＳ領域の多結晶シリコンはゲート電極であった。一方、本実施の形態においては、多結晶シリコンはダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。   First, through steps similar to those shown in FIGS. 1 to 4 described in the first embodiment, the gate electrode 1011 made of the nickel silicide film 1013 is formed in the NMOS region on the silicon substrate 101, and the polycrystalline silicon film 1012 is formed in the PMOS region. A dummy gate electrode 1019 is formed (FIG. 6A). In the first embodiment, the polysilicon in the PMOS region is the gate electrode. On the other hand, in the present embodiment, polycrystalline silicon is a dummy gate electrode, and a gate electrode that actually operates is formed in a later step.

次に、層間絶縁膜１０２０をＣＶＤ法で堆積した後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によってニッケルシリサイド膜１０１３およびシリコン膜１０１２の表面が露出するように加工する(図６（ｂ）)。層間絶縁膜１０２０としては、例えばシリコン酸化膜を用いることができる。   Next, after depositing an interlayer insulating film 1020 by a CVD method, the surface of the nickel silicide film 1013 and the silicon film 1012 is processed to be exposed by a CMP (Chemical Mechanical Polishing) method (FIG. 6B). As the interlayer insulating film 1020, for example, a silicon oxide film can be used.

次に、ＰＭＯＳ領域にあるシリコン膜１０１２を選択的に除去し、図７（ａ）に示すように、ＰＭＯＳ領域のゲート電極１０１０が形成される部分に溝部を形成する。   Next, the silicon film 1012 in the PMOS region is selectively removed, and a trench is formed in the portion of the PMOS region where the gate electrode 1010 is formed, as shown in FIG.

シリコン膜１０１２の除去は、ドライエッチングによって行ってもよいし、ウェットエッチングによって行ってもよい。   The removal of the silicon film 1012 may be performed by dry etching or wet etching.

例えば、ＳＦ６ガスをエッチングガスとし、電極間にバイアスを印加しない状態で行う反応性イオンエッチングによって、シリコン膜１０１２を除去することができる。この場合、電極間に低いバイアスを印加してもよい。また、例えば、Ｃｌ２およびＢＣｌ３の混合ガスを用いた反応性イオンエッチングによっても、シリコン膜１０１２を除去することができる。尚、シリコン基板上に犠牲ゲート絶縁膜を形成する場合には、Ｃｌ２とＢＣｌ３との混合ガスにＯ２を添加することによって、犠牲ゲート絶縁膜とのエッチング選択比を大きくすることができる。 For example, the silicon film 1012 can be removed by reactive ion etching using SF 6 gas as an etching gas and applying no bias between the electrodes. In this case, a low bias may be applied between the electrodes. For example, the silicon film 1012 can also be removed by reactive ion etching using a mixed gas of Cl 2 and BCl 3 . When a sacrificial gate insulating film is formed on a silicon substrate, the etching selectivity with respect to the sacrificial gate insulating film can be increased by adding O 2 to a mixed gas of Cl 2 and BCl 3. .

また、例えば、温度８０℃〜１００℃程度の濃ＫＯＨ水溶液を用いたウェットエッチングによって、シリコン酸化膜１０１２を除去することもできる。   For example, the silicon oxide film 1012 can be removed by wet etching using a concentrated KOH aqueous solution at a temperature of about 80 ° C. to 100 ° C.

次に、全面に窒化チタン膜１０１７およびタングステン膜１０１８をこの順に堆積する（図７（ｂ））。窒化チタン膜の代わりに、他の金属膜若しくは金属窒化膜またはルテニウム酸化膜を堆積してもよい。   Next, a titanium nitride film 1017 and a tungsten film 1018 are deposited in this order on the entire surface (FIG. 7B). Instead of the titanium nitride film, another metal film or metal nitride film or ruthenium oxide film may be deposited.

次に、マスク等を用いたドライエッチングにより、ＰＭＯＳＦＥＴのゲート電極部分を除いて、窒化チタン膜１０１７およびタングステン膜１０１８を除去する。これにより、ＰＭＯＳ領域に、窒化チタン膜１０１７およびタングステン膜１０１８からなるゲート電極１０１０を形成することができる（図５）。   Next, the titanium nitride film 1017 and the tungsten film 1018 are removed except for the gate electrode portion of the PMOSFET by dry etching using a mask or the like. Thereby, the gate electrode 1010 made of the titanium nitride film 1017 and the tungsten film 1018 can be formed in the PMOS region (FIG. 5).

本実施の形態によれば、ＮＭＯＳＦＥＴに金属シリサイドからなるゲート電極を用いている。ここで、金属とシリサイドが反応して形成された金属シリサイドは、元のシリコンより体積膨張して形成されるので、シリコン基板から圧縮応力を受ける材料となる。従来は、ＮＭＯＳＦＥＴのゲート電極を金属または金属窒化物で形成していたので、ゲート電極はシリコン基板から引張応力を受けていた。この場合、ゲート電極直下のチャネル領域が引張応力を開放できないために、その体積を減少させられる方向に力が働いていた。一方、本発明は、シリコン基板から圧縮応力を受ける材料でゲート電極を形成するので、チャネル領域に働く力を逆向きに変えて電子の移動度を向上させることができる。   According to the present embodiment, the gate electrode made of metal silicide is used for the NMOSFET. Here, the metal silicide formed by the reaction between the metal and the silicide is formed by volume expansion from the original silicon, and thus becomes a material that receives compressive stress from the silicon substrate. Conventionally, since the gate electrode of the NMOSFET is formed of metal or metal nitride, the gate electrode is subjected to tensile stress from the silicon substrate. In this case, since the channel region directly under the gate electrode cannot release the tensile stress, a force is acting in a direction in which the volume can be reduced. On the other hand, in the present invention, since the gate electrode is formed of a material that receives compressive stress from the silicon substrate, the force acting on the channel region can be changed in the opposite direction to improve the electron mobility.

また、本実施の形態によれば、ＰＭＯＳＦＥＴに金属からなるゲート電極を用いている。したがって、実施の形態１で得られる効果に加えて、さらに、電極の空乏化を抑制して大きな反転容量を確保することが可能となる。金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。本実施の形態においては、例えば、チタン、タンタル、モリブデン、タングステン、ジルコニウムおよびハフニウムなどの金属および／またはこれらの金属の窒化物などを用いることができる。   Further, according to the present embodiment, the gate electrode made of metal is used for the PMOSFET. Therefore, in addition to the effect obtained in the first embodiment, it is possible to further suppress depletion of the electrode and ensure a large inversion capacitance. The type of metal may be selected as appropriate according to the threshold voltage, and is not limited to the titanium nitride film or the tungsten film. In this embodiment, for example, a metal such as titanium, tantalum, molybdenum, tungsten, zirconium, and hafnium and / or a nitride of these metals can be used.

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。   In this embodiment, the example in which silicide is formed in the source / drain well has been described, but the present invention is not limited to this. The present invention can also be applied when silicide is not formed in the source / drain wells.

実施の形態３．
図８は、本実施の形態における半導体装置の断面図の一例である。 Embodiment 3 FIG.
FIG. 8 is an example of a cross-sectional view of the semiconductor device in this embodiment.

図８において、シリコン基板２０１には素子分離領域２０２、Ｎ型ウェル領域２０３、Ｐ型ウェル領域２０４、Ｐ型エクステンション領域２０５、Ｎ型エクステンション領域２０６、Ｐ型ソース・ドレインウェル２０７およびＮ型ソース・ドレインウェル２０８が形成されている。   8, a silicon substrate 201 includes an element isolation region 202, an N-type well region 203, a P-type well region 204, a P-type extension region 205, an N-type extension region 206, a P-type source / drain well 207, and an N-type source / drain. A drain well 208 is formed.

チャネル上には、ゲート絶縁膜２０９を介してゲート電極２０１０，２０１１が形成されている。本実施の形態は、ＮＭＯＳ領域にあるゲート電極２０１１がニッケルシリサイド膜１０１３から形成されており、ＰＭＯＳ領域にあるゲート電極２０１０が窒化チタン膜１０１７およびタングステン膜１０１８から形成されている点で実施の形態１と共通する。しかし、ソース・ドレインウェル２０７，２０８に形成されたシリサイドが、ゲート電極２０１１を形成するシリサイドとは異なる金属シリサイド（コバルトシリサイド膜２０２１）である点で異なる。このような構成とすることによって、ＮＭＯＳ領域に適した金属シリサイドを用いてゲート電極を形成することができるので、ＮＭＯＳＦＥＴの電気的特性を向上させることができる。   Gate electrodes 2010 and 2011 are formed on the channel via a gate insulating film 209. In the present embodiment, the gate electrode 2011 in the NMOS region is formed from the nickel silicide film 1013, and the gate electrode 2010 in the PMOS region is formed from the titanium nitride film 1017 and the tungsten film 1018. 1 and common. However, the difference is that the silicide formed in the source / drain wells 207 and 208 is a metal silicide (cobalt silicide film 2021) different from the silicide forming the gate electrode 2011. With such a configuration, the gate electrode can be formed using metal silicide suitable for the NMOS region, so that the electrical characteristics of the NMOSFET can be improved.

次に、図９〜図１２を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、図８と同じ符号を付した部分は同じものであることを示している。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. In these drawings, the same reference numerals as those in FIG. 8 indicate the same parts.

まず、実施の形態１で述べた図２（ａ）〜図２（ｂ）と同様の工程を経て、シリコン基板２０１上にゲート絶縁膜２０９を形成する（図９（ａ））。ゲート絶縁膜２０９としては、例えばシリコン酸窒化膜を用いることができる。例えば、酸素雰囲気下での短時間の熱処理によって、シリコン基板２０１の表面に膜厚２ｎｍ程度のシリコン酸化膜を形成する。その後、アンモニア雰囲中で窒化することによって、シリコン酸窒化膜を形成することができる。尚、ゲート絶縁膜２０９は、シリコン酸窒化膜に限られるものではなく、シリコン酸化膜または金属酸化物の誘電体若しくはハフニウムを含む酸化物の誘電体からなる膜であってもよい。   First, the gate insulating film 209 is formed on the silicon substrate 201 through the same steps as those shown in FIGS. 2A to 2B described in the first embodiment (FIG. 9A). As the gate insulating film 209, for example, a silicon oxynitride film can be used. For example, a silicon oxide film having a thickness of about 2 nm is formed on the surface of the silicon substrate 201 by a short-time heat treatment in an oxygen atmosphere. Thereafter, a silicon oxynitride film can be formed by nitriding in an ammonia atmosphere. Note that the gate insulating film 209 is not limited to the silicon oxynitride film, and may be a film made of a silicon oxide film, a metal oxide dielectric, or an oxide dielectric containing hafnium.

次に、ゲート絶縁膜２０９の上に、膜厚１００ｎｍ程度である多結晶のシリコン膜２０１２を形成した後、さらに、ハードマスク２０２２としてのシリコン酸化膜を形成する。尚、シリコン酸化膜の代わりにシリコン窒化膜を形成してもよい。   Next, after a polycrystalline silicon film 2012 having a thickness of about 100 nm is formed on the gate insulating film 209, a silicon oxide film as a hard mask 2022 is further formed. A silicon nitride film may be formed instead of the silicon oxide film.

次に、ハードマスク２０２２を用いて、シリコン膜２０１２をゲート電極の形状に加工する（図９（ｂ））。この際、図に示すように、シリコン膜２０１２のエッチング終了後もハードマスク２０２２がシリコン膜２０１２上に残るようにする。尚、加工後のシリコン膜２０１２は全てダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。   Next, the silicon film 2012 is processed into the shape of the gate electrode using the hard mask 2022 (FIG. 9B). At this time, as shown in the drawing, the hard mask 2022 is left on the silicon film 2012 even after the etching of the silicon film 2012 is completed. Note that the processed silicon film 2012 is a dummy gate electrode, and the gate electrode that actually operates is formed in a later step.

次に、ハードマスク２０２２およびシリコン膜２０１２をマスクとして、Ｎ型ウェル領域２０３にＢをイオン注入し、Ｐ型ウェル領域２０４にＰをイオン注入する。その後、熱処理による活性化を行うことによって、図９(ｃ)に示すように、Ｐ型エクステンション領域２０５とＮ型エクステンション領域２０６を形成する。   Next, using the hard mask 2022 and the silicon film 2012 as a mask, B ions are implanted into the N-type well region 203 and P ions are implanted into the P-type well region 204. Thereafter, activation by heat treatment is performed to form a P-type extension region 205 and an N-type extension region 206 as shown in FIG. 9C.

次に、側壁絶縁膜としてのシリコン窒化膜２０１４を全面に形成した後、反応性イオンエッチングによって、シリコン膜２０１２およびハードマスク２０２２の側壁部を除いてシリコン窒化膜２０１４を除去する（図１０（ａ））。尚、シリコン窒化膜の代わりにシリコン酸化膜を用いてもよい。   Next, after forming a silicon nitride film 2014 as a sidewall insulating film on the entire surface, the silicon nitride film 2014 is removed by reactive ion etching except for the sidewalls of the silicon film 2012 and the hard mask 2022 (FIG. 10A). )). A silicon oxide film may be used instead of the silicon nitride film.

次に、レジスト（図示せず）並びにシリコン窒化膜２０１４の形成されたシリコン膜２０１２およびハードマスク２０２２をマスクとして、Ｎ型ウェル領域２０３にＢをイオン注入する。その後、同様の方法でＰ型ウェル領域２０４にもＰをイオン注入する。レジストを剥離した後、熱処理による活性化を行うことによって、Ｐ型ソース・ドレインウェル２０７およびＮ型ソース・ドレインウェル２０８を形成する（図１０（ｂ））。活性化のための熱処理は、例えば、１，０００℃で１秒間程度とすることができる。   Next, B is ion-implanted into the N-type well region 203 using the resist (not shown), the silicon film 2012 on which the silicon nitride film 2014 is formed, and the hard mask 2022 as a mask. Thereafter, P is ion-implanted into the P-type well region 204 in the same manner. After removing the resist, activation by heat treatment is performed to form a P-type source / drain well 207 and an N-type source / drain well 208 (FIG. 10B). The heat treatment for activation can be performed at 1,000 ° C. for about 1 second, for example.

次に、スパッタ法によって、第１の金属膜としてのコバルト膜（図示せず）を全面に堆積した後、熱処理によってシリサイド化反応を行う。このとき、シリコン膜２０１２上にはハードマスク２０２２が形成されているので、ゲート電極部分がシリサイド化されることはなく、ソース・ドレインウェル２０７，２０８のみがシリサイド化される。その後、未反応のコバルト膜を除去することによって、図１０（ｃ）に示すように、ソース・ドレインウェル２０７，２０８上にのみ、第１の金属シリサイド膜としてのコバルトシリサイド膜２０２１が形成された構造が得られる。   Next, after a cobalt film (not shown) as a first metal film is deposited on the entire surface by sputtering, a silicidation reaction is performed by heat treatment. At this time, since the hard mask 2022 is formed on the silicon film 2012, the gate electrode portion is not silicided, and only the source / drain wells 207 and 208 are silicided. Thereafter, by removing the unreacted cobalt film, a cobalt silicide film 2021 as a first metal silicide film was formed only on the source / drain wells 207 and 208 as shown in FIG. A structure is obtained.

次に、層間絶縁膜２０２０をＣＶＤ法で堆積した後、ＣＭＰ法によってハードマスク２０２２の表面が露出するように加工する(図１１（ａ）)。層間絶縁膜２０２０としては、例えば、シリコン酸化膜を用いることができる。   Next, after an interlayer insulating film 2020 is deposited by the CVD method, it is processed by the CMP method so that the surface of the hard mask 2022 is exposed (FIG. 11A). As the interlayer insulating film 2020, for example, a silicon oxide film can be used.

次に、ＰＭＯＳ領域上にレジスト膜２０２３を形成した後、レジスト膜２０２３をマスクとして、ＮＭＯＳ領域にあるハードマスク２０２２を選択的に除去する（図１１（ｂ））。   Next, after forming a resist film 2023 on the PMOS region, the hard mask 2022 in the NMOS region is selectively removed using the resist film 2023 as a mask (FIG. 11B).

ここで、ハードマスク２０２２および層間絶縁膜２０２０にシリコン酸化膜を用いた場合には、層間絶縁膜２０２０に対してハードマスク２０２２を選択的にエッチングすることはできない。したがって、ハードマスク２０２２を除去する際に、ハードマスク２０２２と同じ膜厚分の層間絶縁膜２０２０が一緒に除去されることになる。一方、ハードマスク２０２２としてシリコン窒化膜を用いた場合には、層間絶縁膜２０２０がシリコン酸化膜であってもエッチング選択比を確保することができる。また、この場合、ＣＨＦ３およびＯ２の混合ガス、ＣＨ２Ｆ２ガスまたはＣＨ３Ｆガス等をエッチングガスに用いることによって、層間絶縁膜２０２０およびシリコン膜２０１２に対するハードマスク２０２２のエッチング選択比をさらに大きくすることが可能となる。 Here, in the case where a silicon oxide film is used for the hard mask 2022 and the interlayer insulating film 2020, the hard mask 2022 cannot be selectively etched with respect to the interlayer insulating film 2020. Therefore, when the hard mask 2022 is removed, the interlayer insulating film 2020 having the same thickness as the hard mask 2022 is removed together. On the other hand, when a silicon nitride film is used as the hard mask 2022, the etching selectivity can be ensured even if the interlayer insulating film 2020 is a silicon oxide film. In this case, the etching selectivity of the hard mask 2022 with respect to the interlayer insulating film 2020 and the silicon film 2012 is increased by using a mixed gas of CHF 3 and O 2 , CH 2 F 2 gas, CH 3 F gas, or the like as an etching gas. It can be further increased.

次に、第２の金属膜としてのニッケル膜（図示せず）をＰＶＤ法によって全面に成膜する。尚、成膜は、最初にＣＶＤ法で薄い膜を形成してからＰＶＤ法に切り替えて行ってもよい。次に、熱処理を行って、ＮＭＯＳ領域にあるシリコン膜２０１２を全てシリサイド化する。これにより、ＮＭＯＳ領域に、第２の金属シリサイド膜としてのニッケルシリサイド膜２０１３からなるゲート電極２０１１が形成される。一方、ＰＭＯＳ領域にあるシリコン膜２０１２の上にはハードマスク２０２３が形成されているので、この部分でニッケルシリサイドが形成されることはない。したがって、ＰＭＯＳ領域のゲート電極部分はシリコン膜２０１２のままである。   Next, a nickel film (not shown) as a second metal film is formed on the entire surface by the PVD method. The film formation may be performed by first forming a thin film by the CVD method and then switching to the PVD method. Next, heat treatment is performed to silicide all the silicon film 2012 in the NMOS region. As a result, the gate electrode 2011 made of the nickel silicide film 2013 as the second metal silicide film is formed in the NMOS region. On the other hand, since the hard mask 2023 is formed on the silicon film 2012 in the PMOS region, nickel silicide is not formed in this portion. Accordingly, the gate electrode portion of the PMOS region remains the silicon film 2012.

シリサイド化を終えた後は、未反応のニッケル膜をアンモニア、過酸化水素水および水の混合溶液を用いて除去する。これにより、図１１（ｃ）に示す構造が得られる。尚、図１１（ｂ）では、ＮＭＯＳ領域のハードマスク２０２３を除去することによって、シリコン膜２０１２の表面は層間絶縁膜２０２０の表面より低くなる。しかし、シリサイド化により体積膨張が起こるので、ハードマスク２０２２およびシリコン膜２０１２の膜厚を予め調整しておくことによって、ニッケルシリサイド膜２０１３の表面を層間絶縁膜２０２０の表面に略一致させることができる。   After silicidation is completed, the unreacted nickel film is removed using a mixed solution of ammonia, hydrogen peroxide solution and water. Thereby, the structure shown in FIG. 11C is obtained. In FIG. 11B, the surface of the silicon film 2012 becomes lower than the surface of the interlayer insulating film 2020 by removing the hard mask 2023 in the NMOS region. However, since volume expansion occurs due to silicidation, the surface of the nickel silicide film 2013 can be made substantially coincident with the surface of the interlayer insulating film 2020 by adjusting the film thicknesses of the hard mask 2022 and the silicon film 2012 in advance. .

次に、不要となったレジスト膜２０２３を除去してから、ＮＭＯＳ領域上にレジスト膜２０２４を形成する。そして、レジスト膜２０２４をマスクとして、ＰＭＯＳ領域にあるハードマスク２０２２を選択的に除去し、さらに、シリコン膜２０１２も選択的に除去する（図１２（ａ））。   Next, after removing the resist film 2023 that is no longer required, a resist film 2024 is formed over the NMOS region. Then, using the resist film 2024 as a mask, the hard mask 2022 in the PMOS region is selectively removed, and the silicon film 2012 is also selectively removed (FIG. 12A).

本実施の形態においては、ＰＭＯＳ領域のシリコン膜２０１２を除去した後に、さらにゲート絶縁膜２０９を除去してもよい。この段階では、高温での熱処理が必要なソース・ドレインウェル２０７，２０８の形成工程やシリサイド化工程を終えているので、耐熱性の低い材料を用いて新たにゲート絶縁膜を形成することができる。   In this embodiment, the gate insulating film 209 may be further removed after the silicon film 2012 in the PMOS region is removed. At this stage, the formation process of the source / drain wells 207 and 208 that require heat treatment at a high temperature and the silicidation process are completed, so that a new gate insulating film can be formed using a material having low heat resistance. .

次に、不要となったレジスト膜２０２４を除去してから、全面に窒化チタン膜２０１７およびタングステン膜２０１８をこの順に堆積する（図１２（ｂ））。窒化チタン膜２０１７の膜厚は例えば５ｎｍ程度とすることができ、タングステン膜２０１８の膜厚は例えば１００ｎｍ程度とすることができる。   Next, the unnecessary resist film 2024 is removed, and then a titanium nitride film 2017 and a tungsten film 2018 are deposited in this order on the entire surface (FIG. 12B). The thickness of the titanium nitride film 2017 can be about 5 nm, for example, and the thickness of the tungsten film 2018 can be about 100 nm, for example.

次に、マスク等を用いたドライエッチングにより、ＰＭＯＳ領域のゲート電極部分を除いて、窒化チタン膜２０１７およびタングステン膜２０１８を除去する。これにより、ＰＭＯＳ領域に、窒化チタン膜２０１７およびタングステン膜２０１８からなるゲート電極２０１０を形成することができる（図８）。   Next, the titanium nitride film 2017 and the tungsten film 2018 are removed by dry etching using a mask or the like, except for the gate electrode portion in the PMOS region. Thereby, the gate electrode 2010 composed of the titanium nitride film 2017 and the tungsten film 2018 can be formed in the PMOS region (FIG. 8).

尚、ＰＭＯＳ領域のゲート電極に適用する金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。本実施の形態においては、例えば、チタン、タンタル、モリブデン、タングステン、ジルコニウムおよびハフニウムなどの金属および／またはこれらの金属の窒化物などを用いることができる。   Note that the type of metal applied to the gate electrode in the PMOS region may be appropriately selected according to the threshold voltage, and is not limited to the titanium nitride film or the tungsten film. In this embodiment, for example, a metal such as titanium, tantalum, molybdenum, tungsten, zirconium, and hafnium and / or a nitride of these metals can be used.

本実施の形態によれば、ソース・ドレインウェルのシリサイド化と、ＮＭＯＳ領域におけるゲート電極部分でのシリサイド化とを別々の工程で行うので、それぞれ異なる金属シリサイドとすることができる。したがって、例えば、ソース・ドレインウェルにはＣｏＳｉ２を形成し、ＮＭＯＳ領域のゲート電極にはＮｉＳｉを適用することも可能である。但し、ゲート電極をシリサイド化する際の温度が、先に形成したソース・ドレインウェルの金属シリサイドの耐熱温度を超えることがないようにする必要がある。具体的には、ソース・ドレインウェルに適用する金属シリサイドは、ゲート電極に用いる金属シリサイドよりも高い耐熱性を有するものでなければならない。例えば、ＣｏＳｉ２の形成には６００℃以上の温度での加熱が必要となるが、ＮｉＳｉの形成には４５０℃程度の加熱でよい。したがって、ＣｏＳｉ２をソース・ドレインウェルに用いた場合には問題ないが、ゲート電極に用いた場合には、シリサイド化の際に先に形成したＮｉＳｉがＮｉＳｉ２となってＮｉが析出するおそれが生じる。 According to the present embodiment, the silicidation of the source / drain well and the silicidation at the gate electrode portion in the NMOS region are performed in separate steps, so that different metal silicides can be obtained. Therefore, for example, it is possible to form CoSi 2 in the source / drain well and apply NiSi to the gate electrode in the NMOS region. However, it is necessary that the temperature at which the gate electrode is silicided does not exceed the heat resistance temperature of the metal silicide of the source / drain well formed previously. Specifically, the metal silicide applied to the source / drain wells must have higher heat resistance than the metal silicide used for the gate electrode. For example, the formation of CoSi 2 requires heating at a temperature of 600 ° C. or higher, but the formation of NiSi may be performed at a temperature of about 450 ° C. Therefore, there is no problem when CoSi 2 is used for the source / drain wells. However, when it is used for the gate electrode, NiSi previously formed during silicidation may become NiSi 2 and Ni may be precipitated. Arise.

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。   In this embodiment, the example in which silicide is formed in the source / drain well has been described, but the present invention is not limited to this. The present invention can also be applied when silicide is not formed in the source / drain wells.

実施の形態４．
図１３および図１４を用いて、本実施の形態における半導体装置の製造方法を説明する。 Embodiment 4 FIG.
A method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS.

まず、素子分離領域３０２、Ｎ型ウェル領域３０３およびＰ型ウェル領域３０４が設けられたシリコン基板３０１の上に、第１のゲート絶縁膜３０９を形成し、第１のゲート絶縁膜３０９の上に第１のシリコン膜３０１２を形成する。次に、第１のシリコン膜３０１２の上にハードマスク３０２２を形成した後、ハードマスク３０２２を用いて第１のシリコン膜３０１２をゲート電極の形状に加工する。次に、ハードマスク３０２２および第１のシリコン膜３０１２をマスクとしてシリコン基板３０１に不純物を注入し、Ｎ型エクステンション領域３０６およびＰ型エクステンション領域３０５を形成してから、ハードマスク３０２２および第１のシリコン膜３０１２の側壁部に側壁絶縁膜３０１４を形成する。次に、側壁絶縁膜３０１４が形成されたハードマスク３０２２および第１のシリコン膜３０１２をマスクとしてシリコン基板３０１に不純物を注入し、Ｎ型ソース・ドレインウェル３０８およびＰ型ソース・ドレインウェル３０７を形成する。その後、シリコン基板３０１の全面に第１の金属膜（図示せず）を形成した後、熱処理によって、Ｎ型ソース・ドレインウェル３０８およびＰ型ソース・ドレインウェル３０７の上に、第１の金属膜がシリサイド化された第１の金属シリサイド膜３０２１を形成する。次に、シリコン基板３０１の上に層間絶縁膜３０２０を形成し、層間絶縁膜３０２０を加工して、ハードマスク３０２２の表面を露出させる。   First, the first gate insulating film 309 is formed on the silicon substrate 301 provided with the element isolation region 302, the N-type well region 303, and the P-type well region 304, and the first gate insulating film 309 is formed on the first gate insulating film 309. A first silicon film 3012 is formed. Next, after a hard mask 3022 is formed over the first silicon film 3012, the first silicon film 3012 is processed into the shape of the gate electrode using the hard mask 3022. Next, impurities are implanted into the silicon substrate 301 using the hard mask 3022 and the first silicon film 3012 as a mask to form an N-type extension region 306 and a P-type extension region 305, and then the hard mask 3022 and the first silicon film A sidewall insulating film 3014 is formed on the sidewall portion of the film 3012. Next, impurities are implanted into the silicon substrate 301 using the hard mask 3022 on which the sidewall insulating film 3014 is formed and the first silicon film 3012 as a mask to form an N-type source / drain well 308 and a P-type source / drain well 307. To do. Then, after forming a first metal film (not shown) on the entire surface of the silicon substrate 301, the first metal film is formed on the N-type source / drain well 308 and the P-type source / drain well 307 by heat treatment. A first metal silicide film 3021 in which is silicided is formed. Next, an interlayer insulating film 3020 is formed on the silicon substrate 301, and the interlayer insulating film 3020 is processed to expose the surface of the hard mask 3022.

具体的には、実施の形態３で述べた図９〜図１１（ｂ）と同様の工程を経て、ＰＭＯＳ領域上にレジスト膜３０２３を形成した後、レジスト膜３０２３をマスクとして、ＮＭＯＳ領域にあるハードマスク３０２２を選択的に除去する（図１３（ａ））。さらに、レジスト膜３０２３をマスクとして、ＮＭＯＳ領域にある第１のシリコン膜としてのシリコン膜３０１２を選択的に除去する（図１３（ｂ））。例えば、ゲート絶縁膜３０９（第１のゲート絶縁膜）としてシリコン酸窒化膜を用いた場合には、ＨＢｒおよびＯ２の混合ガスまたはＳＦ６ガスなどを用いることによって、高い選択比でシリコン膜３０１２をエッチングすることが可能である。 Specifically, a resist film 3023 is formed on the PMOS region through the same steps as those in FIGS. 9 to 11B described in the third embodiment, and then in the NMOS region using the resist film 3023 as a mask. The hard mask 3022 is selectively removed (FIG. 13A). Further, using the resist film 3023 as a mask, the silicon film 3012 as the first silicon film in the NMOS region is selectively removed (FIG. 13B). For example, when a silicon oxynitride film is used as the gate insulating film 309 (first gate insulating film), a silicon film 3012 can be formed with a high selectivity by using a mixed gas of HBr and O 2 or SF 6 gas. Can be etched.

本実施の形態においては、ＮＭＯＳ領域のシリコン膜３０１２を除去した後に、さらにゲート絶縁膜３０９を除去し、新たに他のゲート絶縁膜（第２のゲート絶縁膜）を形成することを特徴としている。この段階では、高温での熱処理が必要なソース・ドレインウェル３０７，３０８の形成工程やシリサイド化工程（第１の金属シリサイド膜としてのコバルトシリサイド膜３０２１の形成）を終えているので、耐熱性の低い材料をゲート絶縁膜として用いることが可能になる。例えば、レジスト膜３０２３を除去した後、ゲート絶縁膜３０９の除去によって露出したシリコン基板３０１の上に、膜厚０．５ｎｍ程度のＳｉＯ２膜および膜厚２ｎｍ程度のＨｆＳｉＯＮ膜をこの順に堆積し、新たなゲート絶縁膜３０２５を形成する。 This embodiment is characterized in that after the silicon film 3012 in the NMOS region is removed, the gate insulating film 309 is further removed to form another gate insulating film (second gate insulating film). . At this stage, the source / drain wells 307 and 308 that require heat treatment at a high temperature and the silicidation process (formation of the cobalt silicide film 3021 as the first metal silicide film) have been completed. A low material can be used as the gate insulating film. For example, after removing the resist film 3023, a SiO 2 film having a thickness of about 0.5 nm and a HfSiON film having a thickness of about 2 nm are deposited in this order on the silicon substrate 301 exposed by the removal of the gate insulating film 309. A new gate insulating film 3025 is formed.

次に、ＮＭＯＳ領域のゲート電極部分にある第１の溝部を埋め込むようにして、ゲート絶縁膜３０２５上に、第２のシリコン膜としての多結晶のシリコン膜３０２６を形成する（図１３（ｃ））。シリコン膜３０２６の膜厚は、例えば１０ｎｍ程度とすることができる。また、ゲート絶縁膜３０２５の耐熱性を考慮して、シリコン膜３０２６の成膜にはＰＶＤ法によって行うことが好ましい。但し、ＰＶＤ法では溝部の埋め込みを十分に行うことが難しい場合には、最初にＣＶＤ法で薄い膜を形成してからＰＶＤ法に切り替えて成膜してもよい。   Next, a polycrystalline silicon film 3026 as a second silicon film is formed on the gate insulating film 3025 so as to fill the first groove portion in the gate electrode portion of the NMOS region (FIG. 13C). ). The film thickness of the silicon film 3026 can be about 10 nm, for example. In consideration of heat resistance of the gate insulating film 3025, the silicon film 3026 is preferably formed by a PVD method. However, when it is difficult to sufficiently fill the groove by the PVD method, a thin film may be formed first by the CVD method, and then the PVD method may be switched to form the film.

次に、第２の金属膜としてのニッケル膜（図示せず）をＰＶＤ法によって全面に成膜する。尚、ニッケル膜の代わりに、コバルト膜またはチタン膜などの他の金属膜を成膜してもよい。また、成膜は、最初にＣＶＤ法で薄い膜を形成してからＰＶＤ法に切り替えて行ってもよい。次に、熱処理を行って、ＮＭＯＳ領域にあるシリコン膜３０２６を全てシリサイド化する。これにより、ＮＭＯＳ領域に、第２の金属シリサイド膜としてのニッケルシリサイド膜３０１３からなるゲート電極３０１１が形成される。一方、ＰＭＯＳ領域にあるシリコン膜３０１２の上にはハードマスク３０２２が形成されているので、この部分でニッケルシリサイドが形成されることはない。したがって、ＰＭＯＳ領域のゲート電極部分はシリコン膜３０１２のままである。   Next, a nickel film (not shown) as a second metal film is formed on the entire surface by the PVD method. Instead of the nickel film, another metal film such as a cobalt film or a titanium film may be formed. The film formation may be performed by first forming a thin film by the CVD method and then switching to the PVD method. Next, heat treatment is performed to silicide all the silicon film 3026 in the NMOS region. As a result, a gate electrode 3011 made of a nickel silicide film 3013 as a second metal silicide film is formed in the NMOS region. On the other hand, since the hard mask 3022 is formed on the silicon film 3012 in the PMOS region, nickel silicide is not formed in this portion. Accordingly, the gate electrode portion in the PMOS region remains the silicon film 3012.

シリサイド化を終えた後は、未反応のニッケル膜をアンモニア、過酸化水素水および水の混合溶液を用いて除去する。これにより、図１４（ａ）に示す構造が得られる。   After silicidation is completed, the unreacted nickel film is removed using a mixed solution of ammonia, hydrogen peroxide solution and water. As a result, the structure shown in FIG.

この後は、実施の形態３で述べた図１２と同様の工程を経ることによって、ＰＭＯＳ領域に、窒化チタン膜３０１７およびタングステン膜３０１８からなるゲート電極３０１０を形成することができる（図１４（ｂ））。すなわち、ＰＭＯＳＦＥＴの領域にあるハードマスク３０２２を選択的に除去した後、露出したシリコン膜３０１２を選択的に除去して第１のゲート絶縁膜３０９に至る第２の溝部（ゲート電極３０１０に対応）を形成する。次に、この第２溝部の内面に窒化チタン膜３０１７を形成してから、窒化チタン膜３０１７の上にさらにタングステン膜３０１８を形成する。その後、第２の溝部を除いて窒化チタン膜３０１７およびタングステン膜３０１８を除去する。   Thereafter, the gate electrode 3010 composed of the titanium nitride film 3017 and the tungsten film 3018 can be formed in the PMOS region by performing the same process as FIG. 12 described in the third embodiment (FIG. 14B). )). In other words, after the hard mask 3022 in the PMOSFET region is selectively removed, the exposed silicon film 3012 is selectively removed and the second trench reaching the first gate insulating film 309 (corresponding to the gate electrode 3010). Form. Next, after forming a titanium nitride film 3017 on the inner surface of the second groove portion, a tungsten film 3018 is further formed on the titanium nitride film 3017. Thereafter, the titanium nitride film 3017 and the tungsten film 3018 are removed except for the second groove.

尚、ＰＭＯＳ領域のゲート電極に適用する金属の種類は閾値電圧に応じて適宜選択すればよく、上記の窒化チタン膜やタングステン膜に限られるものではない。本実施の形態においては、例えば、チタン、タンタル、モリブデン、タングステン、ジルコニウムおよびハフニウムなどの金属および／またはこれらの金属の窒化物などを用いることができる。   Note that the type of metal applied to the gate electrode in the PMOS region may be appropriately selected according to the threshold voltage, and is not limited to the titanium nitride film or the tungsten film. In this embodiment, for example, a metal such as titanium, tantalum, molybdenum, tungsten, zirconium, and hafnium and / or a nitride of these metals can be used.

本実施の形態によれば、実施の形態３で得られる効果に加えて、さらにＮＭＯＳ領域に耐熱性の低いゲート絶縁膜を用いることができる。したがって、金属酸化膜または金属珪酸化膜（金属シリケート膜）などの比誘電率の大きい材料を用い、その膜厚を大きくしてリーク電流を抑制することが可能となる。   According to the present embodiment, in addition to the effects obtained in the third embodiment, a gate insulating film with lower heat resistance can be used in the NMOS region. Therefore, it is possible to suppress leakage current by using a material having a large relative dielectric constant such as a metal oxide film or a metal silicate film (metal silicate film) and increasing the film thickness.

尚、本実施の形態では、ソース・ドレインウェルにシリサイドを形成する例に付いて述べたが本発明はこれに限られるものではない。ソース・ドレインウェルにシリサイドを形成しない場合にも本発明を適用することができる。   In this embodiment, the example in which silicide is formed in the source / drain well has been described, but the present invention is not limited to this. The present invention can also be applied when silicide is not formed in the source / drain wells.

実施の形態５．
まず、シリコン基板４０１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域４０２および犠牲ゲート絶縁膜４０３を形成する。犠牲ゲート絶縁膜４０３としては、例えばシリコン酸化膜などを用いることができる。次に、シリコン基板４０１のＰＭＯＳＦＥＴ領域にＰ(リン)を注入した後、同様の方法で、シリコン基板４０１のＮＭＯＳＦＥＴ領域にＢ(ボロン)を注入する。その後、熱処理により不純物を拡散させることによって、Ｎ型ウェル領域４０６およびＰ型ウェル領域４０７を形成する(図１６（ａ）)。 Embodiment 5 FIG.
First, a silicon oxide film is embedded in a predetermined region of the silicon substrate 401, and an element isolation region 402 and a sacrificial gate insulating film 403 having an STI (Shallow Trench Isolation) structure are formed. As the sacrificial gate insulating film 403, for example, a silicon oxide film or the like can be used. Next, after P (phosphorus) is implanted into the PMOSFET region of the silicon substrate 401, B (boron) is implanted into the NMOSFET region of the silicon substrate 401 by the same method. Thereafter, the N-type well region 406 and the P-type well region 407 are formed by diffusing impurities by heat treatment (FIG. 16A).

次に、犠牲ゲート絶縁膜４０３の上に、多結晶のシリコン膜４０８をＣＶＤ法によって形成した後、シリコン膜４０８をゲート電極の形状に加工する（図１６（ｂ））。ここで、シリコン膜４０８は犠牲ゲート電極であり、実際に動作するゲート電極は後工程で形成される。   Next, after a polycrystalline silicon film 408 is formed on the sacrificial gate insulating film 403 by a CVD method, the silicon film 408 is processed into the shape of a gate electrode (FIG. 16B). Here, the silicon film 408 is a sacrificial gate electrode, and the gate electrode that actually operates is formed in a later step.

次に、シリコン膜４０８をマスクとして、Ｎ型ウェル領域４０６にＢを、Ｐ型ウェル領域４０７にＰをそれぞれイオン注入する。その後、熱処理による活性化を行うことによって、Ｐ型エクステンション領域４０９とＮ型エクステンション領域４０１０を形成する（図１６（ｃ））。   Next, using the silicon film 408 as a mask, ions of B are implanted into the N-type well region 406 and P is implanted into the P-type well region 407, respectively. Thereafter, activation by heat treatment is performed to form a P-type extension region 409 and an N-type extension region 4010 (FIG. 16C).

次に、ＣＶＤ法を用いてシリコン窒化膜４０１１を全面に形成した後、反応性イオンエッチングによって、シリコン膜４０８の側壁部を残してシリコン窒化膜４０１１を除去する。その後、側壁絶縁膜としてのシリコン窒化膜４０１１が形成されたシリコン膜４０８をマスクとして、Ｎ型ウェル領域４０６にＢを、Ｐ型ウェル領域４０７にＰをそれぞれイオン注入する。その後、熱処理による活性化を行うことによって、Ｐ型ソース・ドレインウェル４０１２およびＮ型ソース・ドレインウェル４０１３を形成する（図１７（ａ））。   Next, after a silicon nitride film 4011 is formed on the entire surface by using the CVD method, the silicon nitride film 4011 is removed by reactive ion etching while leaving the side wall portion of the silicon film 408. Thereafter, B is ion-implanted into the N-type well region 406 and P is ion-implanted into the P-type well region 407 using the silicon film 408 formed with the silicon nitride film 4011 as the sidewall insulating film as a mask. Thereafter, activation by heat treatment is performed to form a P-type source / drain well 4012 and an N-type source / drain well 4013 (FIG. 17A).

次に、シリコン膜４０８の下部を除いて犠牲ゲート絶縁膜４０３を除去した後、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜して、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去することによって、ソース・ドレインウェル（４０１２，４０１３）の上にのみ選択的にニッケルシリサイド膜４０１４を形成する(図１７（ｂ）)。   Next, after removing the sacrificial gate insulating film 403 except for the lower part of the silicon film 408, a nickel film (not shown) and a titanium nitride film (not shown) are formed on the entire surface, and heat treatment is performed. Thereafter, the titanium nitride film and the unreacted nickel film are removed by etching to selectively form a nickel silicide film 4014 only on the source / drain wells (4012, 4013) (FIG. 17B).

次に、層間絶縁膜４０１５をＣＶＤ法または塗布法によって形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン膜４０８の表面が露出するまで研磨する。その後、露出したシリコン膜４０８を反応性イオンエッチングによって選択的に除去する(図１７（ｃ）)。   Next, after an interlayer insulating film 4015 is formed by a CVD method or a coating method, it is polished by a CMP (Chemical Mechanical Polishing) method until the surface of the silicon film 408 is exposed. Thereafter, the exposed silicon film 408 is selectively removed by reactive ion etching (FIG. 17C).

次に、露出した犠牲ゲート絶縁膜４０３を除去することによってシリコン基板４０１に至る溝部４０１７を形成する。そして、シリコン基板４０１の上に、新たにゲート絶縁膜４０１６を形成する（図１８（ａ））。具体的には、溝部４０１７を被覆するようにして、層間絶縁膜４０１５の上にゲート絶縁膜４０１６を形成する。   Next, a trench 4017 reaching the silicon substrate 401 is formed by removing the exposed sacrificial gate insulating film 403. Then, a new gate insulating film 4016 is formed on the silicon substrate 401 (FIG. 18A). Specifically, a gate insulating film 4016 is formed over the interlayer insulating film 4015 so as to cover the groove 4017.

ゲート絶縁膜４０１６としては、シリコン酸化膜、シリコン酸窒化膜または高誘電率の金属酸化膜などを用いることができる。尚、ゲート絶縁膜４０１６は、下から順に、シリコン酸化膜、高誘電率の金属酸化膜が積層された膜であってもよいし、シリコン酸窒化膜、高誘電率の金属酸化膜が積層された膜であってもよい。ここで、高誘電率の金属酸化膜としては、例えば、ＭｇＯ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、ＥｕＯ、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｌｕ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２またはＡｌ２Ｏ３などが挙げられる。また、ＨｆＯ２とＡｌ２Ｏ３の固溶体であるハフニウムアルミネート（ＨｆＡｌＯｘ（ｘ≧１））またはＨｆＯ２とＳｉＯ２の固溶体であるハフニウムシリケート（ＨｆｘＳｉ１−ｘＯ４）なども高誘電率の金属酸化膜として用いることができる。さらに、ハフニウムシリケートに窒素が含まれた窒化ハフニウムシリケートは、リーク電流低減の観点から高誘電率の金属酸化膜として有効である。 As the gate insulating film 4016, a silicon oxide film, a silicon oxynitride film, a metal oxide film with a high dielectric constant, or the like can be used. Note that the gate insulating film 4016 may be a film in which a silicon oxide film and a high dielectric constant metal oxide film are stacked in order from the bottom, or a silicon oxynitride film and a high dielectric constant metal oxide film are stacked. It may also be a membrane. Here, as the metal oxide film having a high dielectric constant, for example, MgO, Sc 2 O 3 , Y 2 O 3 , La 2 O 3 , Pr 2 O 3 , Nd 2 O 3 , Sm 2 O 3 , EuO, Gd 2 O 3 , Tb 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , Er 2 O 3 , Tm 2 O 3 , Lu 2 O 3 , ZrO 2 , HfO 2 , CeO 2 or Al 2 O 3 It is done. Further, hafnium aluminate (HfAlO x (x ≧ 1)) which is a solid solution of HfO 2 and Al 2 O 3 or hafnium silicate (Hf x Si 1-x O 4 ) which is a solid solution of HfO 2 and SiO 2 is also high. It can be used as a metal oxide film having a dielectric constant. Furthermore, hafnium nitride silicate in which nitrogen is contained in hafnium silicate is effective as a high dielectric constant metal oxide film from the viewpoint of reducing leakage current.

次に、溝部４０１７を被覆するようにして、ゲート絶縁膜４０１６の上に金属膜４０１８を形成する（図１８（ｂ））。金属膜４０１８としては、例えば、ニッケル膜、コバルト膜、タンタル膜、白金膜、イリジウム膜またはパラジウム膜などが挙げられる。また、金属膜４０１８の膜厚は、溝部４０１７の寸法と、次工程で形成するシリコン膜４０１９の膜厚とを比較考量して決定する。例えば、溝部４０１７の幅方向の寸法が４０ｎｍである場合、金属膜４０１８の膜厚は１０ｎｍ以下であることが好ましい。   Next, a metal film 4018 is formed on the gate insulating film 4016 so as to cover the groove 4017 (FIG. 18B). Examples of the metal film 4018 include a nickel film, a cobalt film, a tantalum film, a platinum film, an iridium film, and a palladium film. The film thickness of the metal film 4018 is determined by comparing and considering the dimension of the groove 4017 and the film thickness of the silicon film 4019 to be formed in the next step. For example, when the dimension in the width direction of the groove 4017 is 40 nm, the thickness of the metal film 4018 is preferably 10 nm or less.

次に、金属膜４０１８の上にシリコン膜４０１９を形成した後、ＮＭＯＳＦＥＴのチャネル領域を除いてシリコン膜４０１９を選択的に除去する。図１８（ｃ）は、フォトリソグラフィー法によってシリコン膜４０１９を選択的に除去した例である。この場合、マスクとの重ね合わせのマージンを確保するために、溝部４０１７の周辺の層間絶縁膜４０１５上にもシリコン膜４０１９を残している。しかし、ＣＭＰ法によって不要なシリコン膜４０１９を除去する場合には、溝部４０１７にのみシリコン膜４０１９が残る構造となる。   Next, after a silicon film 4019 is formed on the metal film 4018, the silicon film 4019 is selectively removed except for the channel region of the NMOSFET. FIG. 18C shows an example in which the silicon film 4019 is selectively removed by photolithography. In this case, the silicon film 4019 is also left on the interlayer insulating film 4015 around the groove 4017 in order to secure a margin for overlaying with the mask. However, when the unnecessary silicon film 4019 is removed by the CMP method, the silicon film 4019 remains in only the groove 4017.

本実施の形態においては、シリコン膜４０１９は、溝部４０１７を完全に埋め込まない膜厚で形成される。   In this embodiment mode, the silicon film 4019 is formed with a thickness that does not completely fill the groove 4017.

図１９は、図１８（ｃ）におけるＮＭＯＳＦＥＴのゲート電極部付近の拡大図である。ゲート長をＬ、ゲート絶縁膜４０１６の膜厚をｄ１、金属膜４０１８の膜厚をｄ２とすると、シリコン膜４０１９の膜厚ｄ３は少なくとも式（１）を満足するようにする。 FIG. 19 is an enlarged view near the gate electrode portion of the NMOSFET in FIG. When the gate length is L, the thickness of the gate insulating film 4016 is d 1 , and the thickness of the metal film 4018 is d 2 , the thickness d 3 of the silicon film 4019 satisfies at least the formula (1).

ｄ３＜（Ｌ／２）−（ｄ１＋ｄ２） （１）
d 3 <(L / 2) − (d 1 + d 2 ) (1)

次に、熱処理を行うことによって、シリコン膜４０１９を金属膜４０１８と反応させて金属シリサイド膜４０２０を形成する。熱処理の温度は、金属膜４０１８の種類によって適宜選択される。例えば、金属膜４０１８として白金膜を用いた場合には、４００℃程度の温度で熱処理することによって白金シリサイド膜を形成することができる。その後、ＰＭＯＳＦＥＴのチャネル領域を除いて、未反応の金属膜４０１８を除去することにより図２０（ａ）の構造とすることができる。   Next, a silicon silicide film 4020 is formed by reacting the silicon film 4019 with the metal film 4018 by performing heat treatment. The temperature of the heat treatment is appropriately selected depending on the type of the metal film 4018. For example, when a platinum film is used as the metal film 4018, the platinum silicide film can be formed by heat treatment at a temperature of about 400 ° C. Then, the structure of FIG. 20A can be obtained by removing the unreacted metal film 4018 except for the channel region of the PMOSFET.

その後、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴにおける各ゲート電極の表面の位置を合わせるために、各ゲート電極の溝部４０１７を適当な金属膜によって埋め込む。例えば、金属膜としてタングステン膜４０２２を用い、溝部４０１７を埋め込むようにして、タングステン膜４０２２をＣＶＤ法により全面に形成する（図２０（ｂ））。続いて、ＣＭＰ法によって、溝部４０１７を除いてタングステン膜４０２２およびゲート絶縁膜４０１６を除去する。以上の工程によって、図２１（ａ）に示す構造が得られる。また、ＣＭＰ法でなくフォトリソグラフィー法による場合には、図２１（ｂ）に示すような構造が得られる。尚、図２１（ｂ）において、ゲート絶縁膜４０１６もタングステン膜４０２２とともにパターニングされていてもよい。   Thereafter, in order to align the position of the surface of each gate electrode in the NMOSFET and the PMOSFET, the groove 4017 of each gate electrode is filled with an appropriate metal film. For example, the tungsten film 4022 is used as a metal film, and the tungsten film 4022 is formed on the entire surface by a CVD method so as to fill the groove 4017 (FIG. 20B). Subsequently, the tungsten film 4022 and the gate insulating film 4016 are removed by a CMP method except for the trench 4017. Through the above steps, the structure shown in FIG. Further, when the photolithography method is used instead of the CMP method, a structure as shown in FIG. 21B is obtained. In FIG. 21B, the gate insulating film 4016 may also be patterned together with the tungsten film 4022.

このように、本実施の形態においては、ＮＭＯＳＦＥＴのゲート電極は、ゲート絶縁膜４０１６と、側壁絶縁膜としての窒化シリコン膜４０１１とによって構成される溝部に沿って形成された金属シリサイド膜４０２０を有する。一方、ＰＭＯＳＦＥＴのゲート電極は、金属膜４０１８とタングステン膜４０２２によって構成される。本実施の形態におけるタングステン膜４０２２は、シリコン基板４０１から引張応力を受ける材料となる。   As described above, in this embodiment, the gate electrode of the NMOSFET has the metal silicide film 4020 formed along the groove formed by the gate insulating film 4016 and the silicon nitride film 4011 as the sidewall insulating film. . On the other hand, the gate electrode of the PMOSFET is composed of a metal film 4018 and a tungsten film 4022. The tungsten film 4022 in this embodiment is a material that receives tensile stress from the silicon substrate 401.

シリコン基板上に形成された金属シリサイド膜は、一般に、シリコン基板から引張応力を受けることが知られている。これは、反応に寄与したシリコンと金属との合計体積より、形成された金属シリサイドの体積の方が小さいことに起因する。すなわち、シリサイド化反応によって膜の体積収縮が起こることにより、形成された金属シリサイド膜が下地のシリコン基板に引っ張られることになるためである。   It is known that a metal silicide film formed on a silicon substrate generally receives tensile stress from the silicon substrate. This is because the volume of the formed metal silicide is smaller than the total volume of silicon and metal that contributed to the reaction. That is, when the volume shrinkage of the film occurs due to the silicidation reaction, the formed metal silicide film is pulled to the underlying silicon substrate.

一方、本実施の形態においては、ゲート電極部を完全に埋め込まずに溝部が形成される膜厚でシリコン膜を形成し、このシリコン膜を下地の金属膜と反応させて金属シリサイド膜を形成する。このようにすることによって、金属シリサイド膜は、ゲート電極部を完全に埋め込む形状とはならずにゲート電極部の内面に沿う形状となる。換言すると、金属シリサイド膜は、ゲート絶縁膜と側壁絶縁膜によって作られる溝部に沿って形成される。このため、ゲート絶縁膜と接する部分における金属シリサイド膜はチャネル方向に広がろうとするので、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を大きくしようとする力が作用することになる。これに対し、シリコン基板は、元に戻ろうとして金属シリサイド膜を圧縮しようとする結果、金属シリサイド膜は、シリコン基板から圧縮応力を受けるようになる。本実施の形態における金属シリサイド膜の膜厚は、少なくともゲート長の寸法の１／２以下であって０．５ｎｍ以上であればよい。   On the other hand, in this embodiment, a silicon film is formed with a film thickness that allows a groove to be formed without completely embedding the gate electrode portion, and this silicon film is reacted with the underlying metal film to form a metal silicide film. . By doing so, the metal silicide film does not have a shape that completely embeds the gate electrode portion but a shape that follows the inner surface of the gate electrode portion. In other words, the metal silicide film is formed along a groove formed by the gate insulating film and the sidewall insulating film. For this reason, the metal silicide film in the portion in contact with the gate insulating film tends to spread in the channel direction, so that a force for increasing the lattice spacing of silicon acts on the silicon substrate in the vicinity of the gate insulating film. In contrast, as a result of the silicon substrate trying to compress the metal silicide film in order to return to the original state, the metal silicide film is subjected to compressive stress from the silicon substrate. The thickness of the metal silicide film in this embodiment may be at least ½ or less of the gate length dimension and 0.5 nm or more.

また、ＣＶＤ法などによって形成された金属膜は、下地のシリコン基板を圧縮する方向に力を働かせる。このため、金属膜をゲート電極材料として用いることによって、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を小さくしようとする力が作用する。これに対し、シリコン基板は、元に戻ろうとして金属膜を引っ張ろうとする結果、金属膜は、シリコン基板から引張応力を受けるようになる。   In addition, a metal film formed by a CVD method or the like exerts a force in a direction in which the underlying silicon substrate is compressed. Therefore, by using the metal film as the gate electrode material, a force for reducing the lattice spacing of silicon acts on the silicon substrate in the vicinity of the gate insulating film. On the other hand, as a result of the silicon substrate trying to pull back the metal film to return to the original state, the metal film is subjected to tensile stress from the silicon substrate.

以上より、金属シリサイド膜をＮＭＯＳＦＥＴのゲート電極材料として用い、金属膜をＰＭＯＳＦＥＴのゲート電極材料として用いることによって、電気的特性に優れた半導体装置とすることができる。すなわち、ＮＭＯＳＦＥＴのゲート電極を基板から圧縮応力を受ける材料で構成し、ＰＭＯＳＦＥＴのゲート電極を基板から引張応力を受ける材料で構成しているので、電流単体（ホールおよび電子）の移動度が低下するのを抑制して、半導体装置の電流駆動能力を向上させることが可能となる。また、本実施の形態によれば、図１７（ｃ）で述べたように、露出した犠牲ゲート電極をＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴについて同時に除去することにより、全体の工程を簡略化させて半導体装置を容易に製造できるという効果も得られる。   As described above, by using the metal silicide film as the gate electrode material of the NMOSFET and using the metal film as the gate electrode material of the PMOSFET, a semiconductor device having excellent electrical characteristics can be obtained. That is, since the gate electrode of the NMOSFET is made of a material that receives compressive stress from the substrate and the gate electrode of the PMOSFET is made of a material that receives tensile stress from the substrate, the mobility of single current (holes and electrons) decreases. As a result, the current drive capability of the semiconductor device can be improved. Further, according to the present embodiment, as described in FIG. 17C, the exposed sacrificial gate electrode is simultaneously removed for the PMOSFET and the NMOSFET, thereby simplifying the entire process and making the semiconductor device easy. The effect that it can manufacture is also acquired.

尚、本実施の形態においては、シリサイド化反応を熱処理によって行ったが、閃光またはレーザ光を照射することにより行ってもよい。この方法によれば、放射する光の波長と、ゲート電極を構成する材料の吸収および反射特性を考慮することによって、ソース・ドレインウェルの表面に耐熱性の低い金属シリサイド膜を適用することが可能となる。この場合、閃光またはレーザ光がソース・ドレインウェルを照射しないようにゲート電極を配置することが好ましい。   In this embodiment, the silicidation reaction is performed by heat treatment, but may be performed by irradiating flash light or laser light. According to this method, it is possible to apply a metal silicide film having low heat resistance on the surface of the source / drain well by considering the wavelength of the emitted light and the absorption and reflection characteristics of the material constituting the gate electrode. It becomes. In this case, it is preferable to arrange the gate electrode so that flash light or laser light does not irradiate the source / drain well.

実施の形態６．
実施の形態５で説明した図１６（ａ）〜図１８（ａ）の工程にしたがって、図２２（ａ）の構造を形成する。図２２（ａ）において、５０１はシリコン基板、５０２は素子分離領域、５０６はＮ型ウェル領域、５０７はＰ型ウェル領域、５０９はＰ型エクステンション領域、５０１０はＮ型エクステンション領域、５０１１はシリコン窒化膜、５０１２はＰ型ソース・ドレインウェル、５０１３はＮ型ソース・ドレインウェル、５０１４はニッケルシリサイド膜、５０１５は層間絶縁膜、そして５０１６はゲート絶縁膜である。 Embodiment 6 FIG.
The structure shown in FIG. 22A is formed according to the steps shown in FIGS. 16A to 18A described in the fifth embodiment. 22A, reference numeral 501 denotes a silicon substrate, 502 denotes an element isolation region, 506 denotes an N-type well region, 507 denotes a P-type well region, 509 denotes a P-type extension region, 5010 denotes an N-type extension region, and 5011 denotes silicon nitride. 5012 is a P-type source / drain well, 5013 is an N-type source / drain well, 5014 is a nickel silicide film, 5015 is an interlayer insulating film, and 5016 is a gate insulating film.

ゲート絶縁膜５０１６としては、シリコン酸化膜、シリコン酸窒化膜または高誘電率の金属酸化膜などを用いることができる。尚、ゲート絶縁膜５０１６は、下から順に、シリコン酸化膜、高誘電率の金属酸化膜が積層された膜であってもよいし、シリコン酸窒化膜、高誘電率の金属酸化膜が積層された膜であってもよい。ここで、高誘電率の金属酸化膜としては、例えば、ＭｇＯ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、ＥｕＯ、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｌｕ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２またはＡｌ２Ｏ３などが挙げられる。また、ＨｆＯ２とＡｌ２Ｏ３の固溶体であるハフニウムアルミネート（ＨｆＡｌＯｘ（ｘ≧１））またはＨｆＯ２とＳｉＯ２の固溶体であるハフニウムシリケート（ＨｆｘＳｉ１−ｘＯ４）なども高誘電率の金属酸化膜として用いることができる。さらに、ハフニウムシリケートに窒素が含まれた窒化ハフニウムシリケートは、リーク電流低減の観点から高誘電率の金属酸化膜として有効である。 As the gate insulating film 5016, a silicon oxide film, a silicon oxynitride film, a metal oxide film with a high dielectric constant, or the like can be used. Note that the gate insulating film 5016 may be a film in which a silicon oxide film and a high dielectric constant metal oxide film are stacked in this order from the bottom, or a silicon oxynitride film and a high dielectric constant metal oxide film are stacked. It may also be a membrane. Here, as the metal oxide film having a high dielectric constant, for example, MgO, Sc 2 O 3 , Y 2 O 3 , La 2 O 3 , Pr 2 O 3 , Nd 2 O 3 , Sm 2 O 3 , EuO, Gd 2 O 3 , Tb 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , Er 2 O 3 , Tm 2 O 3 , Lu 2 O 3 , ZrO 2 , HfO 2 , CeO 2 or Al 2 O 3 It is done. Further, hafnium aluminate (HfAlO x (x ≧ 1)) which is a solid solution of HfO 2 and Al 2 O 3 or hafnium silicate (Hf x Si 1-x O 4 ) which is a solid solution of HfO 2 and SiO 2 is also high. It can be used as a metal oxide film having a dielectric constant. Furthermore, hafnium nitride silicate in which nitrogen is contained in hafnium silicate is effective as a high dielectric constant metal oxide film from the viewpoint of reducing leakage current.

次に、溝部５０１７の内面に沿うようにして、ゲート絶縁膜５０１６の上に金属窒化膜５０２５を形成する（図２２（ｂ））。金属窒化膜５０２５としては、例えば、窒化チタン膜、窒化タンタル膜、窒化ジルコニウム膜、窒化ハフニウム膜または窒化タングステン膜などを用いることができる。   Next, a metal nitride film 5025 is formed on the gate insulating film 5016 along the inner surface of the groove 5017 (FIG. 22B). As the metal nitride film 5025, for example, a titanium nitride film, a tantalum nitride film, a zirconium nitride film, a hafnium nitride film, a tungsten nitride film, or the like can be used.

次に、溝部５０１７の内面に沿うようにして、金属窒化膜５０２５の上に、金属膜５０１８およびシリコン膜５０１９を形成する。金属膜５０１８としては、例えば、ニッケル膜、コバルト膜、タンタル膜、白金膜、イリジウム膜、パラジウム膜、ジルコニウム膜またはハフニウム膜などが挙げられる。   Next, a metal film 5018 and a silicon film 5019 are formed on the metal nitride film 5025 along the inner surface of the groove 5017. Examples of the metal film 5018 include a nickel film, a cobalt film, a tantalum film, a platinum film, an iridium film, a palladium film, a zirconium film, and a hafnium film.

本実施の形態においては、金属窒化膜５０２５の上に、金属膜５０１８とシリコン膜５０１９からなる積層膜が形成されればよく、金属膜５０１８とシリコン膜５０１９のいずれが先に成膜されてもよい。その後、ＮＭＯＳＦＥＴのチャネル領域を除いて金属膜５０１８およびシリコン膜５０１９を選択的に除去し、図２２（ｃ）の構造とする。図２２（ｃ）では、金属膜５０１８に対してシリコン膜５０１９が下層に設けられているが、金属膜５０１８が下層であってもよい。   In this embodiment mode, a stacked film including a metal film 5018 and a silicon film 5019 may be formed over the metal nitride film 5025, regardless of which of the metal film 5018 and the silicon film 5019 is formed first. Good. Thereafter, the metal film 5018 and the silicon film 5019 are selectively removed except for the channel region of the NMOSFET to obtain the structure of FIG. In FIG. 22C, the silicon film 5019 is provided below the metal film 5018, but the metal film 5018 may be provided below.

尚、図２２（ｃ）は、フォトリソグラフィー法によって金属膜５０１８とシリコン膜５０１９を選択的に除去した例である。この場合、マスクとの重ね合わせのマージンを確保するために、溝部５０１７の周辺の金属窒化膜５０２５上にもこれらの膜を残している。しかし、ＣＭＰ法によって除去する場合には、溝部５０１７にのみ金属膜５０１８およびシリコン膜５０１９が残る構造となる。   Note that FIG. 22C shows an example in which the metal film 5018 and the silicon film 5019 are selectively removed by photolithography. In this case, these films are also left on the metal nitride film 5025 around the groove 5017 in order to ensure a margin for overlaying with the mask. However, when removed by the CMP method, the metal film 5018 and the silicon film 5019 remain only in the groove 5017.

本実施の形態においては、金属膜５０１８およびシリコン膜５０１９からなる積層膜は、溝部５０１７を完全に埋め込まない膜厚で形成される。例えば、ゲート長をＬ´、ゲート絶縁膜５０１６の膜厚をｄ４とすると、金属膜５０１８とシリコン膜５０１９からなる積層膜の膜厚ｄ５は少なくともｄ５＜（Ｌ´／２）−ｄ４の関係を満たすようにする。 In this embodiment mode, a stacked film including the metal film 5018 and the silicon film 5019 is formed with a thickness that does not completely fill the groove 5017. For example, when the gate length is L ′ and the film thickness of the gate insulating film 5016 is d 4 , the film thickness d 5 of the stacked film including the metal film 5018 and the silicon film 5019 is at least d 5 <(L ′ / 2) −d. 4 is satisfied.

次に、熱処理を行うことによって、シリコン膜５０１９を金属膜５０１８と反応させて金属シリサイド膜５０２０を形成する。熱処理の温度は、金属膜４０１８の種類によって適宜選択される。例えば、金属膜５０１８として白金膜を用いた場合には、４００℃程度の温度で熱処理することによって白金シリサイド膜を形成することができる。その後、金属シリサイド膜５０２０の下およびＰＭＯＳＦＥＴのチャネル領域を除いて、不要な金属窒化膜５０２５を除去することにより図２３（ａ）の構造とすることができる。尚、図２３（ａ）において、ゲート絶縁膜５０１６も金属窒化膜５０２５とともにパターニングされていてもよい。   Next, a metal silicide film 5020 is formed by reacting the silicon film 5019 with the metal film 5018 by performing heat treatment. The temperature of the heat treatment is appropriately selected depending on the type of the metal film 4018. For example, when a platinum film is used as the metal film 5018, the platinum silicide film can be formed by heat treatment at a temperature of about 400 ° C. Thereafter, the unnecessary metal nitride film 5025 is removed except under the metal silicide film 5020 and the channel region of the PMOSFET, whereby the structure of FIG. In FIG. 23A, the gate insulating film 5016 may also be patterned together with the metal nitride film 5025.

その後、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴにおける各ゲート電極の表面の位置を合わせるために、各ゲート電極の溝部５０１７を適当な金属膜によって埋め込む。例えば、金属膜としてタングステン膜５０２２を用い、溝部５０１７を埋め込むようにして、タングステン膜５０２２をＣＶＤ法により全面に形成する（図２３（ｂ））。続いて、ＣＭＰ法によって、溝部５０１７を除いてタングステン膜５０２２およびゲート絶縁膜５０１６を除去する。以上の工程によって、図２４（ａ）に示す構造が得られる。また、ＣＭＰ法でなくフォトリソグラフィー法による場合には、図２４（ｂ）に示すような構造が得られる。尚、図２４（ｂ）において、ゲート絶縁膜５０１６もタングステン膜５０２２とともにパターニングされていてもよい。   Thereafter, in order to align the position of the surface of each gate electrode in the NMOSFET and the PMOSFET, the groove 5017 of each gate electrode is filled with an appropriate metal film. For example, a tungsten film 5022 is used as a metal film, and the tungsten film 5022 is formed on the entire surface by a CVD method so as to fill the groove 5017 (FIG. 23B). Subsequently, the tungsten film 5022 and the gate insulating film 5016 are removed by a CMP method except for the trench 5017. The structure shown in FIG. 24A is obtained through the above steps. In addition, when the photolithography method is used instead of the CMP method, a structure as shown in FIG. 24B is obtained. In FIG. 24B, the gate insulating film 5016 may be patterned together with the tungsten film 5022.

本実施の形態によれば、ＮＭＯＳＦＥＴのゲート絶縁膜と側壁絶縁膜とによって構成される溝部に沿って金属シリサイド膜を形成するので、実施の形態５と同様に、ゲート絶縁膜と接する部分における金属シリサイド膜にチャネル方向に広がる力を生じさせることができる。このため、ゲート絶縁膜付近におけるシリコン基板には、シリコンの格子間隔を大きくしようとする力が作用する結果、シリコン基板は、元に戻ろうとして金属シリサイド膜を圧縮しようとする。したがって、金属シリサイド膜は、シリコン基板から圧縮応力を受けるようになる。   According to the present embodiment, since the metal silicide film is formed along the groove formed by the gate insulating film and the sidewall insulating film of the NMOSFET, the metal in the portion in contact with the gate insulating film is formed as in the fifth embodiment. A force spreading in the channel direction can be generated in the silicide film. For this reason, a force for increasing the lattice spacing of silicon acts on the silicon substrate in the vicinity of the gate insulating film. As a result, the silicon substrate attempts to compress the metal silicide film in order to return to the original state. Therefore, the metal silicide film receives compressive stress from the silicon substrate.

また、本実施の形態によれば、実施の形態５で得られた効果に加えて、さらに次のような効果が得られる。すなわち、金属シリサイド膜５０２０とゲート絶縁膜５０１６との間に金属窒化膜５０２５が存在するので、シリサイド化の際に、シリサイド化される金属がシリコン基板５０１へと拡散して行くのを防ぐことができる。   Further, according to the present embodiment, in addition to the effects obtained in the fifth embodiment, the following effects can be obtained. That is, since the metal nitride film 5025 exists between the metal silicide film 5020 and the gate insulating film 5016, it is possible to prevent the metal to be silicided from diffusing into the silicon substrate 501 during silicidation. it can.

尚、本実施の形態においては、シリサイド化反応を熱処理によって行ったが、閃光またはレーザ光を照射することにより行ってもよい。この方法によれば、放射する光の波長と、ゲート電極を構成する材料の吸収および反射特性を考慮することによって、ソース・ドレインウェルの表面に耐熱性の低い金属シリサイド膜を適用することが可能となる。この場合、閃光またはレーザ光がソース・ドレインウェルを照射しないようにゲート電極を配置することが好ましい。   In this embodiment, the silicidation reaction is performed by heat treatment, but may be performed by irradiating flash light or laser light. According to this method, it is possible to apply a metal silicide film having low heat resistance on the surface of the source / drain well by considering the wavelength of the emitted light and the absorption and reflection characteristics of the material constituting the gate electrode. It becomes. In this case, it is preferable to dispose the gate electrode so that flash light or laser light does not irradiate the source / drain well.

本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。例えば、実施の形態１〜６では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について述べたが、本発明はこれに限られるものではない。本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも適用可能である。   The present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in the first to sixth embodiments, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) has been described, but the present invention is not limited to this. The present invention is also applicable to a MISFET (Metal Insulator Semiconductor Field Effect Transistor).

実施の形態１における半導体装置の断面図の一例である。3 is an example of a cross-sectional view of the semiconductor device in Embodiment 1. FIG. （ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 1. FIGS. （ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 1. FIGS. （ａ）および（ｂ）は、実施の形態１による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 1. FIG. 実施の形態２における半導体装置の断面図の一例である。FIG. 3 is an example of a cross-sectional view of a semiconductor device in a second embodiment. （ａ）および（ｂ）は、実施の形態２による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 2. FIG. （ａ）および（ｂ）は、実施の形態２による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 2. FIG. 実施の形態３における半導体装置の断面図の一例である。10 is an example of a cross-sectional view of a semiconductor device in Embodiment 3. FIG. （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 3. FIG. （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 3. FIG. （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 3. FIG. （ａ）および（ｂ）は、実施の形態３による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 3. FIG. （ａ）〜（ｃ）は、実施の形態４による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 4. FIG. （ａ）および（ｂ）は、実施の形態４による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 4. FIG. ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの消費電圧と消費電流との関係を示す図の一例である。It is an example of the figure which shows the relationship between the consumption voltage and consumption current of NMOSFET and PMOSFET. （ａ）〜（ｃ）は、実施の形態５による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 5. FIG. （ａ）〜（ｃ）は、実施の形態５による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 5. FIG. （ａ）〜（ｃ）は、実施の形態５による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 5. FIG. 実施の形態５による半導体装置の製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a fifth embodiment. （ａ）および（ｂ）は、実施の形態５による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 5. FIG. （ａ）および（ｂ）は、実施の形態５による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 5. FIG. （ａ）〜（ｃ）は、実施の形態６による半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 6. FIGS. （ａ）および（ｂ）は、実施の形態６による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 6. FIG. （ａ）および（ｂ）は、実施の形態６による半導体装置の製造方法を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device by Embodiment 6. FIG.

符号の説明Explanation of symbols

１，１０１，２０１，４０１，５０１ シリコン基板
２，１０２，２０２，４０２，５０２ 素子分離領域
３，１０３，２０３，４０６，５０６ Ｎ型ウェル領域
４、１０４、２０４、４０７，５０７ Ｐ型ウェル領域
５，１０５，２０５，４０９，５０９ Ｐ型エクステンション領域
６，１０６，２０６，４０１０，５０１０ Ｎ型エクステンション領域
７，１０７，２０７，４０１２，５０１２ Ｐ型ソース・ドレインウェル
８，１０８，２０８，４０１３，５０１３ Ｎ型ソース・ドレインウェル
９，１０９，２０９，４０１６，５０１６ ゲート絶縁膜
１０，１１，１０１０，１０１１，２０１０，２０１１ ゲート電極
１２，４０８，４０１９，５０１９ シリコン膜
１３，１０１３，２０１３，４０１４，５０１４ ニッケルシリサイド膜
１４，１０１４，２０１４，４０１１，５０１１ シリコン窒化膜
２０，１０２０，２０２０，４０１５，５０１５ 層間絶縁膜
１０１７，２０１７ 窒化チタン膜
１０１８，２０１８ タングステン膜
２０２１ コバルトシリサイド膜
４０３ 犠牲ゲート絶縁膜
４０１７，５０１７ 溝部
４０１８，５０１８ 金属膜
４０２０，５０２０ 金属シリサイド膜
４０２２，５０２２ タングステン膜
５０２５ 金属窒化膜 1, 101, 201, 401, 501 Silicon substrate 2, 102, 202, 402, 502 Element isolation region 3, 103, 203, 406, 506 N-type well region 4, 104, 204, 407, 507 P-type well region 5 , 105, 205, 409, 509 P-type extension regions 6, 106, 206, 4010, 5010 N-type extension regions 7, 107, 207, 4012, 5012 P-type source / drain wells 8, 108, 208, 4013, 5013 N Type source / drain well 9, 109, 209, 4016, 5016 Gate insulating film 10, 11, 1010, 1011, 2010, 2011 Gate electrode 12, 408, 4019, 5019 Silicon film 13, 1013, 2013, 4014, 5014 Nickel silicide 14, 1014, 2014, 4011, 5011 Silicon nitride film 20, 1020, 2020, 4015, 5015 Interlayer insulating film 1017, 2017 Titanium nitride film 1018, 2018 Tungsten film 2021 Cobalt silicide film 403 Sacrificial gate insulating film 4017, 5017 Groove 4018, 5018 Metal film 4020, 5020 Metal silicide film 4022, 5022 Tungsten film 5025 Metal nitride film

Claims (15)

シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、
前記ＮＭＯＳＦＥＴのゲート電極は、前記シリコン基板から圧縮応力を受ける材料からなることを特徴とする半導体装置。 In a semiconductor device composed of an NMOSFET and a PMOSFET on a silicon substrate,
A gate electrode of the NMOSFET is made of a material that receives compressive stress from the silicon substrate. 前記圧縮応力を受ける材料は金属シリサイドである請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the material subjected to the compressive stress is a metal silicide. 前記ＰＭＯＳＦＥＴのゲート電極は多結晶シリコンからなる請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the gate electrode of the PMOSFET is made of polycrystalline silicon. 前記ＰＭＯＳＦＥＴのゲート電極は、前記シリコン基板から引張応力を受ける材料からなる請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the gate electrode of the PMOSFET is made of a material that receives tensile stress from the silicon substrate. 前記引張応力を受ける材料は、金属および金属窒化物の少なくとも一方である請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the material subjected to the tensile stress is at least one of a metal and a metal nitride. 前記ＮＭＯＳＦＥＴおよび前記ＰＭＯＳＦＥＴのソース・ドレインウェル上に金属シリサイドが形成されている請求項１〜５のいずれか１に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein metal silicide is formed on source / drain wells of the NMOSFET and the PMOSFET. シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、
前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側壁部に形成された側壁絶縁膜とを有し、
前記ゲート電極は、前記ゲート絶縁膜と前記側壁絶縁膜とによって構成される溝部に沿って形成された金属シリサイド膜を有することを特徴とする半導体装置。 In a semiconductor device composed of an NMOSFET and a PMOSFET on a silicon substrate,
The NMOSFET includes a gate insulating film formed on the silicon substrate,
A gate electrode formed on the gate insulating film;
A sidewall insulating film formed on the sidewall portion of the gate electrode,
The semiconductor device, wherein the gate electrode has a metal silicide film formed along a groove formed by the gate insulating film and the sidewall insulating film. 前記ＰＭＯＳＦＥＴのゲート電極は金属膜からなる請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein the gate electrode of the PMOSFET is made of a metal film. シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置において、
前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側壁部に形成された側壁絶縁膜とを有し、
前記ゲート電極は、金属窒化膜と該金属窒化膜の上に形成された金属シリサイド膜とを有し、
前記金属窒化膜および前記金属シリサイド膜は、いずれも前記ゲート絶縁膜と前記側壁絶縁膜とによって構成される溝部に沿って設けられていることを特徴とする半導体装置。 In a semiconductor device composed of an NMOSFET and a PMOSFET on a silicon substrate,
The NMOSFET includes a gate insulating film formed on the silicon substrate,
A gate electrode formed on the gate insulating film;
A sidewall insulating film formed on the sidewall portion of the gate electrode,
The gate electrode has a metal nitride film and a metal silicide film formed on the metal nitride film,
Both of the metal nitride film and the metal silicide film are provided along a groove formed by the gate insulating film and the sidewall insulating film. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜をゲート電極の形状に加工する工程と、
前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記シリコン膜の側壁部に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜が形成された前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
前記ＰＭＯＳＦＥＴの領域にある前記シリコン膜の上部にシリサイド化防止膜を形成する工程と、
前記シリコン基板の全面に金属膜を形成する工程と、
熱処理によって、前記ＮＭＯＳＦＥＴの領域にある前記シリコン膜を前記金属膜がシリサイド化された金属シリサイド膜に変えるとともに、前記Ｎ型ソース・ドレインウェルおよび前記Ｐ型ソース・ドレインウェルの上に前記金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET,
Forming a gate insulating film on a silicon substrate provided with an element isolation region, an N-type well region, and a P-type well region;
Forming a silicon film on the gate insulating film;
Processing the silicon film into the shape of a gate electrode;
Implanting impurities into the silicon substrate using the silicon film as a mask to form an N-type extension region and a P-type extension region;
Forming a sidewall insulating film on the sidewall portion of the silicon film;
Implanting impurities into the silicon substrate using the silicon film on which the sidewall insulating film is formed as a mask to form an N-type source / drain well and a P-type source / drain well;
Forming an anti-silicidation film on the silicon film in the PMOSFET region;
Forming a metal film on the entire surface of the silicon substrate;
By the heat treatment, the silicon film in the region of the NMOSFET is changed to a metal silicide film in which the metal film is silicided, and the metal silicide film is formed on the N-type source / drain well and the P-type source / drain well. Forming a semiconductor device. A method for manufacturing a semiconductor device, comprising: 前記シリサイド化防止膜を除去する工程と、
前記シリコン基板の上に、前記金属シリサイド膜および前記シリコン膜を埋め込むようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記金属シリサイド膜および前記シリコン膜の表面を露出させる工程と、
露出した前記シリコン膜を選択的に除去し、前記ゲート絶縁膜に至る溝部を形成する工程と、
前記溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とをさらに有する請求項１０に記載の半導体装置の製造方法。 Removing the silicidation preventing film;
Forming an interlayer insulating film on the silicon substrate so as to embed the metal silicide film and the silicon film;
Processing the interlayer insulating film to expose the surfaces of the metal silicide film and the silicon film;
Selectively removing the exposed silicon film and forming a trench leading to the gate insulating film;
The method for manufacturing a semiconductor device according to claim 10, further comprising a step of burying at least one of a metal and a metal nitride in the groove. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記シリコン膜をゲート電極の形状に加工する工程と、
前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記ハードマスクおよび前記シリコン膜の側壁部に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜が形成された前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型ソース・ドレインウェルおよび前記Ｐ型ソース・ドレインウェルの上に前記第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記ハードマスクの表面を露出させる工程と、
前記ＮＭＯＳＦＥＴの領域から露出している前記ハードマスクを選択的に除去する工程と、
前記シリコン基板の全面に第２の金属膜を形成する工程と、
熱処理によって、前記ＮＭＯＳＦＥＴの領域にある前記シリコン膜を前記第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
前記ＰＭＯＳＦＥＴの領域にある前記ハードマスクを選択的に除去する工程と、
前記ハードマスク除去後に露出した前記シリコン膜を選択的に除去し、前記ゲート絶縁膜に至る溝部を形成する工程と、
前記溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET,
Forming a gate insulating film on a silicon substrate provided with an element isolation region, an N-type well region, and a P-type well region;
Forming a silicon film on the gate insulating film;
Forming a hard mask on the silicon film;
Processing the silicon film into the shape of a gate electrode using the hard mask;
Implanting impurities into the silicon substrate using the hard mask and the silicon film as a mask to form an N-type extension region and a P-type extension region;
Forming a sidewall insulating film on the hard mask and the sidewall of the silicon film;
Implanting impurities into the silicon substrate using the hard mask and the silicon film on which the sidewall insulating film is formed as a mask to form an N-type source / drain well and a P-type source / drain well;
Forming a first metal film on the entire surface of the silicon substrate;
Forming a first metal silicide film in which the first metal film is silicided on the N-type source / drain well and the P-type source / drain well by heat treatment;
Forming an interlayer insulating film on the silicon substrate after forming the first metal silicide film;
Processing the interlayer insulating film to expose a surface of the hard mask;
Selectively removing the hard mask exposed from the region of the NMOSFET;
Forming a second metal film on the entire surface of the silicon substrate;
Changing the silicon film in the region of the NMOSFET to a second metal silicide film in which the second metal film is silicided by heat treatment;
Selectively removing the hard mask in the region of the PMOSFET;
Selectively removing the silicon film exposed after removing the hard mask, and forming a trench leading to the gate insulating film;
And a step of burying at least one of a metal and a metal nitride inside the groove. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に第１のシリコン膜を形成する工程と、
前記第１のシリコン膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第１のシリコン膜をゲート電極の形状に加工する工程と、
前記ハードマスクおよび前記第１のシリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記ハードマスクおよび前記第１のシリコン膜の側壁部に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜が形成された前記ハードマスクおよび前記第１のシリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型ソース・ドレインウェルおよび前記Ｐ型ソース・ドレインウェルの上に前記第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記ハードマスクの表面を露出させる工程と、
前記ＮＭＯＳＦＥＴの領域から露出している前記ハードマスクを選択的に除去する工程と、
前記ハードマスク除去後に露出した前記第１のシリコン膜を選択的に除去する工程と、
前記第１のシリコン膜除去後に露出した前記第１のゲート絶縁膜を選択的に除去し、前記シリコン基板に至る第１の溝部を形成する工程と、
前記第１の溝部の内面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の上に第２のシリコン膜を形成する工程と、
前記第１の溝部を除いて前記第２のゲート絶縁膜および前記第２のシリコン膜を除去する工程と、
前記シリコン基板の全面に第２の金属膜を形成する工程と、
熱処理によって、前記第２のシリコン膜を前記第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
前記ＰＭＯＳＦＥＴの領域にある前記ハードマスクを選択的に除去する工程と、
前記ハードマスク除去後に露出した前記第１のシリコン膜を選択的に除去し、前記第１のゲート絶縁膜に至る第２の溝部を形成する工程と、
前記第２の溝部の内部に金属および金属窒化物の少なくとも一方を埋め込む工程とを有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET,
Forming a first gate insulating film on a silicon substrate provided with an element isolation region, an N-type well region, and a P-type well region;
Forming a first silicon film on the first gate insulating film;
Forming a hard mask on the first silicon film;
Processing the first silicon film into the shape of a gate electrode using the hard mask;
Implanting impurities into the silicon substrate using the hard mask and the first silicon film as a mask to form an N-type extension region and a P-type extension region;
Forming a sidewall insulating film on a sidewall portion of the hard mask and the first silicon film;
Implanting impurities into the silicon substrate using the hard mask having the sidewall insulating film formed thereon and the first silicon film as a mask to form an N-type source / drain well and a P-type source / drain well;
Forming a first metal film on the entire surface of the silicon substrate;
Forming a first metal silicide film in which the first metal film is silicided on the N-type source / drain well and the P-type source / drain well by heat treatment;
Forming an interlayer insulating film on the silicon substrate after forming the first metal silicide film;
Processing the interlayer insulating film to expose a surface of the hard mask;
Selectively removing the hard mask exposed from the region of the NMOSFET;
Selectively removing the first silicon film exposed after removing the hard mask;
Selectively removing the first gate insulating film exposed after the removal of the first silicon film to form a first groove portion reaching the silicon substrate;
Forming a second gate insulating film on the inner surface of the first groove,
Forming a second silicon film on the second gate insulating film;
Removing the second gate insulating film and the second silicon film except for the first trench,
Forming a second metal film on the entire surface of the silicon substrate;
Changing the second silicon film into a second metal silicide film obtained by silicidation of the second metal film by heat treatment;
Selectively removing the hard mask in the region of the PMOSFET;
Selectively removing the first silicon film exposed after removing the hard mask to form a second trench reaching the first gate insulating film;
And a step of burying at least one of metal and metal nitride in the second groove. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、
前記犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、
前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜が形成された前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
前記犠牲ゲート電極を埋め込むようにして、前記シリコン基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して前記犠牲ゲート電極の表面を露出させる工程と、
露出した前記犠牲ゲート電極を選択的に除去する工程と、
前記犠牲ゲート電極の除去後に露出した前記犠牲ゲート絶縁膜を選択的に除去し、前記シリコン基板に至る溝部を形成する工程と、
前記溝部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後の前記溝部の内面に沿うようにして金属膜を形成する工程と、
前記金属膜形成後の前記溝部について、前記ＮＭＯＳＦＥＴの領域にある前記溝部の内面に沿うようにして前記金属膜の上にシリコン膜を選択的に形成する工程と、
熱処理により前記シリコン膜と前記金属膜を反応させて、前記溝部の内面に沿うように金属シリサイド膜を形成する工程と、
前記ＰＭＯＳＦＥＴの領域にある前記溝部の内面を除いて未反応の前記金属膜を除去する工程とを有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET,
Forming a sacrificial gate insulating film on a silicon substrate provided with an element isolation region, an N-type well region and a P-type well region;
Forming a sacrificial gate electrode on the sacrificial gate insulating film;
Implanting impurities into the silicon substrate using the sacrificial gate electrode as a mask to form an N-type extension region and a P-type extension region;
Forming a sidewall insulating film on the sidewall portion of the sacrificial gate electrode;
Implanting impurities into the silicon substrate using the sacrificial gate electrode on which the sidewall insulating film is formed as a mask to form an N-type source / drain well and a P-type source / drain well;
Forming an interlayer insulating film on the silicon substrate so as to embed the sacrificial gate electrode;
Processing the interlayer insulating film to expose the surface of the sacrificial gate electrode;
Selectively removing the exposed sacrificial gate electrode;
Selectively removing the sacrificial gate insulating film exposed after removal of the sacrificial gate electrode, and forming a trench reaching the silicon substrate;
Forming a gate insulating film on the inner surface of the groove,
Forming a metal film along the inner surface of the groove after the gate insulating film is formed;
A step of selectively forming a silicon film on the metal film along the inner surface of the groove in the region of the NMOSFET with respect to the groove after the metal film is formed;
Reacting the silicon film and the metal film by heat treatment to form a metal silicide film along the inner surface of the groove;
And a step of removing the unreacted metal film except for the inner surface of the groove in the region of the PMOSFET. ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成される半導体装置の製造方法において、
素子分離領域、Ｎ型ウェル領域およびＰ型ウェル領域が設けられたシリコン基板の上に犠牲ゲート絶縁膜を形成する工程と、
前記犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、
前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記犠牲ゲート電極の側壁部に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜が形成された前記犠牲ゲート電極をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレインウェルおよびＰ型ソース・ドレインウェルを形成する工程と、
前記犠牲ゲート電極を埋め込むようにして、前記シリコン基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して前記犠牲ゲート電極の表面を露出させる工程と、
露出した前記犠牲ゲート電極を選択的に除去する工程と、
前記犠牲ゲート電極の除去後に露出した前記犠牲ゲート絶縁膜を選択的に除去し、前記シリコン基板に至る溝部を形成する工程と、
前記溝部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後の前記溝部の内面に沿うようにして金属窒化膜を形成する工程と、
前記金属窒化膜形成後の前記溝部について、前記ＮＭＯＳＦＥＴの領域にある前記溝部の内面に沿うようにして前記金属窒化膜の上にシリコン膜および金属膜からなる積層膜を選択的に形成する工程と、
熱処理により前記シリコン膜と前記金属膜を反応させて、前記溝部の内面に沿うように金属シリサイド膜を形成する工程と、
前記金属シリサイド膜の下層と、前記ＰＭＯＳＦＥＴの領域にある前記溝部の内面とを除いて前記金属窒化膜を除去する工程とを有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device composed of an NMOSFET and a PMOSFET,
Forming a sacrificial gate insulating film on a silicon substrate provided with an element isolation region, an N-type well region and a P-type well region;
Forming a sacrificial gate electrode on the sacrificial gate insulating film;
Implanting impurities into the silicon substrate using the sacrificial gate electrode as a mask to form an N-type extension region and a P-type extension region;
Forming a sidewall insulating film on the sidewall portion of the sacrificial gate electrode;
Implanting impurities into the silicon substrate using the sacrificial gate electrode on which the sidewall insulating film is formed as a mask to form an N-type source / drain well and a P-type source / drain well;
Forming an interlayer insulating film on the silicon substrate so as to embed the sacrificial gate electrode;
Processing the interlayer insulating film to expose the surface of the sacrificial gate electrode;
Selectively removing the exposed sacrificial gate electrode;
Selectively removing the sacrificial gate insulating film exposed after removal of the sacrificial gate electrode, and forming a trench reaching the silicon substrate;
Forming a gate insulating film on the inner surface of the groove,
Forming a metal nitride film along the inner surface of the groove after forming the gate insulating film;
A step of selectively forming a laminated film made of a silicon film and a metal film on the metal nitride film along the inner surface of the groove in the region of the NMOSFET with respect to the groove after forming the metal nitride film; ,
Reacting the silicon film and the metal film by heat treatment to form a metal silicide film along the inner surface of the groove;
And a step of removing the metal nitride film except for a lower layer of the metal silicide film and an inner surface of the groove in the region of the PMOSFET.
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