JP2005303223A

JP2005303223A - Lamination ceramic chip varistor

Info

Publication number: JP2005303223A
Application number: JP2004121078A
Authority: JP
Inventors: Yasushi Kojima; 靖小島
Original assignee: Maruwa Co Ltd
Current assignee: Maruwa Co Ltd
Priority date: 2004-04-16
Filing date: 2004-04-16
Publication date: 2005-10-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a new varistor characterized in that a speed of response is made fast with respect to impulse surge, and in that a nozzle of signal line is bypassed to a ground line by shifting toward high frequency side. <P>SOLUTION: A chip shape compact 20 is formed by laminating four rectangular sheets of dielectric layers 11, 12, 13, 14 in which inner electrodes 1, 2 are formed on the front surfaces. Parts 1a, 1b, 2a, 2b of both ends, which locate at diagonal sides, of the above-mentioned inner electrodes are derived out and conducted to four external electrodes 31, 32, 33, 34 which are arranged independently with respect to the above-mentioned chip shape compact simultaneously. Furthermore, a pair of the external electrodes 31, 33, which locate near the above-mentioned diagonal sides, among the above-mentioned external electrodes are made to be input/output sides terminals of a signal line 50 including the above-mentioned first inner electrodes, and a pair of the external electrodes 32, 34 left are made to be input/output sides terminals of a ground line 90 including the above-mentioned second inner electrodes simultaneously. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電子機器に侵入するサージから同機器に組み込まれている半導体を保護したり、その半導体から発生するノイズ、特にインパルス性ノイズや高周波ノイズを除去したりするのに使用されるサージやノイズの対策部品としての積層セラミックチップバリスタに関するものである。 The present invention protects a semiconductor incorporated in an electronic device from a surge entering the electronic device, and removes a noise generated from the semiconductor, particularly an impulse noise and a high frequency noise. The present invention relates to a multilayer ceramic chip varistor as a noise countermeasure component.

落雷、静電気放電又はスイッチ回路のオン−オフ時に発生するサージやインパルス性ノイズ、すなわち電圧や電流が短時間に急激に変化するノイズが電子機器のデジタル回路に侵入すると、その電子回路が故障したり誤動作を起こしたりする。そこで、従来からそれらの対策電子部品として、前記電子回路の信号ラインに抵抗やインダクタを挿入したり、前記信号ラインとグランドとの間にコンデンサ、放電ギャップ、ツェナーダイオード又は酸化亜鉛やチタン酸ストロンチウム等の誘電体を使用するバリスタ等を接続したりする技術が採用されている。 If a lightning strike, electrostatic discharge, or surge or impulse noise that occurs when a switch circuit is turned on or off, that is, noise that changes rapidly in voltage or current in a short time, enters the digital circuit of an electronic device, the electronic circuit may fail. It may cause malfunction. Therefore, conventionally, as countermeasure electronic components, a resistor or an inductor is inserted in the signal line of the electronic circuit, or a capacitor, a discharge gap, a Zener diode, zinc oxide, strontium titanate, or the like between the signal line and the ground. For example, a technique of connecting a varistor or the like using a dielectric is used.

典型的なバリスタの構造を図面に示すと、図５に示すように、前記バリスタ４０においては、長方形面状の第一、第二内部電極１、２が短辺側に交互に表面に偏在・形成されている第一、第二誘電体層１１、１２が少なくとも１組積層されている。そして、前記第一誘電体層１１の表面側には内部電極が形成されていない被覆誘電体層１０が被覆されている。これらの誘電体層は一体化され後、焼成され、図６に示すようなチップ状成形体２０にし、そのチップ状成形体２０において互いに背面関係にある側面２０ａ、２０ｃに前記第一、第二内部電極１、２(図６において第二内部電極２は見えない)を露出させた後、図７に示すように、前記側面２０ａ、２０ｃに第一、第二外部電極３１、３２を前記第一、第二内部電極１、２と接合可能に形成することにより、積層セラミックチップバリスタ４０が得られている。
特開平５−２９１０７３号公報 A typical varistor structure is shown in the drawing. As shown in FIG. 5, in the varistor 40, the first and second internal electrodes 1 and 2 having a rectangular surface are alternately distributed on the surface on the short side. At least one set of the formed first and second dielectric layers 11 and 12 is laminated. The first dielectric layer 11 is covered with a covering dielectric layer 10 on which no internal electrode is formed. These dielectric layers are integrated and fired to form a chip-shaped molded body 20 as shown in FIG. 6, and the first and second side surfaces 20a and 20c in the chip-shaped molded body 20 are in a back relationship with each other. After exposing the internal electrodes 1 and 2 (the second internal electrode 2 is not visible in FIG. 6), the first and second external electrodes 31 and 32 are disposed on the side surfaces 20a and 20c as shown in FIG. The monolithic ceramic chip varistor 40 is obtained by forming the first and second internal electrodes 1 and 2 so that they can be joined.
JP-A-5-291073

このように周知の構造を有する積層セラミックチップバリスタ４０も相応の機能を発揮しているが、近年、ハードディスクやＤＶＤレコーダ等の情報記憶再生装置に前記バリスタをそのまま使用してみると、静電気放電等による立ち上がり、立ち下りの速いサージを受けた場合、前記装置に使用されている磁気効果抵抗素子や光磁気記憶再生素子が破壊したり、その特性が劣化したりするという問題が発生した。 The multilayer ceramic chip varistor 40 having a well-known structure as described above exhibits a corresponding function. However, in recent years, when the varistor is used as it is in an information storage / reproduction device such as a hard disk or a DVD recorder, electrostatic discharge or the like. When receiving a surge that rises and falls quickly due to the above, there arises a problem that the magneto-resistive element and magneto-optical storage / reproducing element used in the apparatus are destroyed or their characteristics are deteriorated.

これは、前記バリスタをラインとグランド間に挿入したとき、内部電極や外部電極等の導電性構成部品自体が有する電気特性、および構造的に残留インダクタンスや直列等価抵抗等がサージ吸収動作を遅延させるからである。具体的に残留インダクタンスと直列等価抵抗を考慮してその等価回路を示すと、図８のようになる。すなわち、積層セラミックチップバリスタ４０の信号線５０に対して、前記第一外部電極３１をグランド線９０の入力端子とし、第二外部電極３２を出力端子とすれば、その入出力端子間には前記積層セラミックチップバリスタ４０と並列にコンデンサが存在し、直列にそれら導電体の固有の抵抗及び残留インダクタンスが存在することになり、前記残留インダクタンス等がサージ吸収動作を遅延させる要因になり、また、前記静電気放電に発生するインパルスサージに含まれる数十ＭＨｚから数ＧＨｚに至る高周波ノイズをバイパスさせ得ない要因になるのである。なお、図８において前記抵抗及び残留インダクタンスを理解し易くするために抵抗器７０及びインダクタ８０として表現してある(以下に述べる本発明に係る等価回路においても同じ)。 This is because when the varistor is inserted between the line and the ground, the electrical characteristics of the conductive component itself such as the internal electrode and the external electrode, and the residual inductance and series equivalent resistance structurally delay the surge absorbing operation. Because. Specifically, the equivalent circuit is shown in FIG. 8 in consideration of the residual inductance and the series equivalent resistance. That is, with respect to the signal line 50 of the multilayer ceramic chip varistor 40, if the first external electrode 31 is used as the input terminal of the ground line 90 and the second external electrode 32 is used as the output terminal, the input / output terminals are not connected between the input and output terminals. A capacitor is present in parallel with the multilayer ceramic chip varistor 40, and there are inherent resistance and residual inductance of these conductors in series. The residual inductance and the like cause a delay in surge absorption operation, and This is a factor that the high frequency noise from several tens of MHz to several GHz included in the impulse surge generated in the electrostatic discharge cannot be bypassed. In FIG. 8, in order to facilitate understanding of the resistance and the residual inductance, they are represented as a resistor 70 and an inductor 80 (the same applies to an equivalent circuit according to the present invention described below).

そこで本発明者は、立ち上がり、立ち下りの速いインパルスサージに対して応答速度を遅延させる要因及び高周波ノイズのバイパスを妨げる要因等を低減可能なバリスタ構造を提案すべく、鋭意、研究したところ、バリスタの構成に必須な内部電極の一部分を複数箇所で外部に引き出して、それらを四つの外部電極に対して特異に関連付けて信号線及びグランド線に分けて構成し、それらの信号線をグランド線で挟み込んで貫通構造とし、構造的に残留インダクタンスを低減すればよいという事実を見出し、本発明を完成した。従って、本発明の課題は、立ち上がり立下りの速いインパルスサージに対して応答速度が速くするとともに、コンデンサの自己共振周波数を高周波側にシフトさせて、高周波ノイズをグランド線にバイパスさせるようにした新規なバリスタ構造を提供することにある。 In view of this, the present inventor has earnestly studied to propose a varistor structure capable of reducing factors that delay the response speed against impulse surges that rise and fall quickly, and factors that prevent high-frequency noise bypassing. A part of the internal electrodes essential to the configuration of the above are drawn to the outside at a plurality of locations, and they are individually associated with the four external electrodes and divided into signal lines and ground lines, and these signal lines are ground lines. The present invention has been completed by finding the fact that it is sufficient to reduce the residual inductance structurally by sandwiching the structure. Therefore, the problem of the present invention is that the response speed is increased with respect to an impulse surge with a fast rise and fall, and the self-resonance frequency of the capacitor is shifted to the high frequency side to bypass the high frequency noise to the ground line. Is to provide a unique varistor structure.

本発明は前記課題を解決するために、表面に方形面状の内部電極が形成されている少なくとも４枚の方形面状の誘電体層を積層させてチップ状成形体にするとともに、前記内部電極のうち、その対角寄りの両端の一部分を前記誘電体層の外方に引き出して前記チップ状成形体の側面に露出させた後、該チップ状成形体にそれぞれ独立して設けた四つの外部電極に導通し、さらに前記外部電極のうち、前記対角寄りに存在する一対の外部電極を前記第一内部電極が含まれる信号線の入出力側端子とし、残りの一対の外部電極を前記第二内部電極が含まれるグランド線の入出力側端子にした構造の積層セラミックチップバリスタとする。そして前記誘電体層として酸化亜鉛を主成分とするセラミックを使用する。 In order to solve the above problems, the present invention provides a chip-shaped molded body by laminating at least four rectangular planar dielectric layers having a rectangular planar internal electrode formed on the surface, and the internal electrode Among the four external parts provided respectively independently on the chip-shaped molded body after a part of both ends near the diagonal is drawn out of the dielectric layer and exposed to the side surface of the chip-shaped molded body. Further, among the external electrodes, a pair of external electrodes present near the diagonal are used as input / output side terminals of a signal line including the first internal electrode, and the remaining pair of external electrodes are the first external electrodes. A monolithic ceramic chip varistor having a structure in which input / output side terminals of a ground line including two internal electrodes are used. A ceramic mainly composed of zinc oxide is used as the dielectric layer.

本発明は、立ち上がり立下りの速いインパルスサージに対して応答速度を速くするとともに、コンデンサの自己共振周波数を高周波側にシフトさせて高周波ノイズをグランド線にバイパスさせるようにした新規なバリスタ構造を提供でき、その結果従来技術と異なり一つの電子部品により信号線から前記インパルスサージとノイズを同時に除去できるという優れた効果を発揮する。 The present invention provides a novel varistor structure that speeds up the response speed to an impulse surge that rises and falls quickly, and shifts the self-resonance frequency of the capacitor to the high frequency side to bypass high frequency noise to the ground line. As a result, unlike the prior art, an excellent effect is achieved in that the impulse surge and noise can be simultaneously removed from the signal line by one electronic component.

次に、図面を参照しながら本発明の最良の実施形態について説明する。図１に示すように、本発明に係る積層セラミックチップバリスタ４０は、従来技術と同様に、表側片面に方形面状の第一内部電極１が形成されているとともに酸化亜鉛を主成分とするセラミック層からなる第一誘電体層１１と、同様に方形面状の第二内部電極２が形成されているとともに前記同様のセラミック層からなる第二誘電体層１２と、第一内部電極１が形成されている第三誘電体層１３と、第二内部電極２が形成されている第四誘電体層１４とを含み、それらが順次積層されているとともに前記第一誘電体層１１の表面側に内部電極が形成されていない被覆誘電体層１０を被覆して一体化した積層体を焼成することにより得られている。 Next, the best embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1, a multilayer ceramic chip varistor 40 according to the present invention is a ceramic in which a rectangular surface-shaped first internal electrode 1 is formed on one front surface and zinc oxide is a main component, as in the prior art. A first dielectric layer 11 made of a layer, a second rectangular internal electrode 2 similarly formed, and a second dielectric layer 12 made of a ceramic layer similar to the above, and a first internal electrode 1 formed A third dielectric layer 13 that is formed, and a fourth dielectric layer 14 on which the second internal electrode 2 is formed, which are sequentially laminated, and on the surface side of the first dielectric layer 11 It is obtained by firing a laminated body that is covered and integrated with a covering dielectric layer 10 on which no internal electrode is formed.

しかしながら、本発明に係る積層セラミックチップバリスタ４０において、前記第一及び第二内部電極１、２の対角寄りの両端部には、それらの一部分が外方に延出する引出し端部１ａ、１ｂ、２ａ、２ｂがそれぞれ形成されている。そして第二、第四誘電体層１２、１４における第二内部電極１の二つの引出し端部２ａ、２ｂは、第二、第四誘電体層１２、１４の長手方向に延びる中心Ｃを基準にして第一、第三誘電体層１１、１３における第一内部電極１の二つの引出し端部１ａ、１ｂと線対照の位置に存在する。 However, in the multilayer ceramic chip varistor 40 according to the present invention, the first and second internal electrodes 1 and 2 are arranged at opposite end portions of the first and second internal electrodes 1 and 2 at their drawn end portions 1a and 1b. 2a and 2b are formed, respectively. The two leading end portions 2a and 2b of the second internal electrode 1 in the second and fourth dielectric layers 12 and 14 are based on the center C extending in the longitudinal direction of the second and fourth dielectric layers 12 and 14. In the first and third dielectric layers 11 and 13, the two lead end portions 1 a and 1 b of the first inner electrode 1 are present at the position of line contrast.

本発明に係る積層セラミックチップバリスタ４０を製作するには、上記第一、第二、第三、第四誘電体層１１、１２、１３，１４を積層するとともに、少なくとも最上層の第一誘電体層１１の上に内部電極が印刷されていない被覆誘電体層１０を被覆して一体化した後、焼成することにより、まず、図２に示すように、直方形のチップ状成形体２０を得ることから製作工程が開始される。この過程で前記チップ状成形体２０の表裏面を除く四周面のうち、長手方向の第一側面２０ａ側の第一コーナー部２１と第二側面２０ｃの第三コーナー部２３寄りの位置に、第一内部電極１の一対の第一引出し端部１ａ、１ｂ（１ａは見えない）が露出する。同様に第一側面２０ａ側の第二コーナー部２２と第四コーナー部２４寄りの位置に、第二内部電極２の一対の第二引出し端部２ａ、２b（２ａは見えない）が露出する。 In order to manufacture the multilayer ceramic chip varistor 40 according to the present invention, the first, second, third, and fourth dielectric layers 11, 12, 13, and 14 are laminated, and at least the first dielectric of the uppermost layer. By covering and integrating the covering dielectric layer 10 on which the internal electrode is not printed on the layer 11 and then firing, first, as shown in FIG. 2, a rectangular chip-shaped molded body 20 is obtained. The production process starts from this. In this process, among the four circumferential surfaces excluding the front and back surfaces of the chip-shaped molded body 20, the first corner portion 21 on the first side surface 20a side in the longitudinal direction and the third corner portion 23 on the second side surface 20c are closer to the third corner portion 23. A pair of first lead ends 1a and 1b (1a is not visible) of one internal electrode 1 are exposed. Similarly, a pair of second extraction end portions 2a and 2b (2a is not visible) of the second internal electrode 2 are exposed at positions near the second corner portion 22 and the fourth corner portion 24 on the first side face 20a side.

次にこのチップ成形体２０の前記コーナー部２１、２２、２３、２４寄り側面に対して、図３に示すように、第一、第二、第三、第四外部電極３１、３２、３３、３４を公知の手段により形成する過程を経ると、本発明に係る積層セラミックバリスタ４０が得られる。 Next, as shown in FIG. 3, the first, second, third, and fourth outer electrodes 31, 32, 33, Through the process of forming 34 by a known means, the multilayer ceramic varistor 40 according to the present invention is obtained.

得られた積層セラミックバリスタ４０の等価回路は、図４に示すように、対角関係にある一対の外部電極、例えば第一、第三外部電極３２、３３を貫通導電体とする信号線５０にすると、その信号線５０の一部を構成する二つの第一内部電極１と対極する二つの第二内部電極２をコンデンサ電極とする貫通コンデンサ６１、６２が存在し、前記のコンデンサは異常電圧が印加されたときにバリスタ４１、４２として機能する。またこのグランド線９０には残留インダクタンス８０及び直列等価抵抗７０が存在することになる。 As shown in FIG. 4, the equivalent circuit of the obtained multilayer ceramic varistor 40 is a signal line 50 having a pair of external electrodes having a diagonal relationship, for example, first and third external electrodes 32 and 33 as through conductors. Then, there exist feedthrough capacitors 61 and 62 having two second internal electrodes 2 opposite to the two first internal electrodes 1 constituting part of the signal line 50 as capacitor electrodes, and the capacitor has an abnormal voltage. When applied, it functions as a varistor 41,42. The ground line 90 has a residual inductance 80 and a series equivalent resistance 70.

本発明に係る積層セラミックバリスタ４０はこのように信号線５０に対してグランドで挟み込んだ一対２組のバリスタ４１、４２及び貫通コンデンサ６１、６２が形成されるので、構造的に残留インダクタンスと直列等価抵抗が低減され、立ち上がり立下りの速いインパルスサージに対して応答速度が速くかつ信号線の高周波ノイズをグランド端子に確実にバイパスさせるという効果を発揮する。さらにコンデンサ６１、６２とインダクタ８０の自己共振周波数が高周波側にシフトするので、従来技術で除去できなかった高周波ノイズも同時に吸収することができる。その結果、立ち上がり、立下りの速いインパルスサージと高周波ノイズ対策とを別々の電子部品により行なう必要がなくなり、従来技術に比較して部品点数を少なくすることができるとともに小型化できるという優れた効果を本発明が発揮する。 In the multilayer ceramic varistor 40 according to the present invention, a pair of varistors 41 and 42 and feedthrough capacitors 61 and 62 sandwiched between the signal line 50 and the ground are thus formed. The resistance is reduced, the response speed is fast with respect to the impulse surge having a fast rise and fall, and the high frequency noise of the signal line is reliably bypassed to the ground terminal. Furthermore, since the self-resonant frequencies of the capacitors 61 and 62 and the inductor 80 are shifted to the high frequency side, high frequency noise that could not be removed by the prior art can be absorbed simultaneously. As a result, it is not necessary to use separate electronic components for impulse surges that quickly rise and fall and countermeasures for high-frequency noise, and the excellent effect of reducing the number of components and reducing the size compared to the prior art. The present invention exhibits.

本発明はその根本的技術思想を踏襲し発明の効果を著しく損なわない限度において前記の実施形態の一部分を、例えば次のように変更して実施することができる。すなわち、前記第二内部電極２を含む導電体を信号５０にし、第一内部電極１を含む導電体をグランド線９０にすることもできる。このような態様の採用は対角関係にある外部電極を意識するだけで、いずれを信号線にしてもよいしグランド線にしてもよいという効果を発揮する。また、前記第一、第二、第三、第四誘電体層１１、１２、１３，１４を複数組反復させて積層にすることもできる。 The present invention can be practiced by changing a part of the above-described embodiment as follows, for example, within the limits that follow the fundamental technical idea and do not significantly impair the effects of the invention. That is, the conductor including the second internal electrode 2 can be the signal 50 and the conductor including the first internal electrode 1 can be the ground line 90. Adoption of such an embodiment exhibits an effect that any of the signal lines and the ground line may be used only by being aware of the diagonally related external electrodes. The first, second, third, and fourth dielectric layers 11, 12, 13, and 14 can be laminated by repeating a plurality of sets.

本発明は、電子機器分野においてインパルス性ノイズや高周波ノイズを除去したりする用途に広く利用できる。 The present invention can be widely used for applications such as removing impulsive noise and high frequency noise in the field of electronic equipment.

本発明に係るチップ状成形体の分解斜視図である。It is a disassembled perspective view of the chip-shaped molded object which concerns on this invention. 前記チップ状成形体の斜視図である。It is a perspective view of the said chip-shaped molded object. 本発明に係る積層セラミックチップバリスタの斜視図である。1 is a perspective view of a multilayer ceramic chip varistor according to the present invention. 等価回路図である。It is an equivalent circuit diagram. 従来技術に係るチップ状成形体の分解斜視図である。It is a disassembled perspective view of the chip-shaped molded object which concerns on a prior art. 従来技術に係るチップ状成形体の斜視図である。It is a perspective view of the chip-shaped molded object which concerns on a prior art. 従来技術に係る積層セラミックチップバリスタの斜視図である。It is a perspective view of the multilayer ceramic chip varistor concerning a prior art. 従来技術に係る等価回路図である。It is the equivalent circuit schematic concerning a prior art.

符号の説明Explanation of symbols

１：第一内部電極、２：第二内部電極、１０：被覆誘電体層、１１：第一誘電体層、１２：第二誘電体層、１３：第三誘電体層、１４：第四誘電体層、２０：チップ状成形体、２０ａ：側面、２０ｂ：側面、２０ｃ：側面、２０ｄ：側面、２１：第一コーナー部、２２：第二コーナー部、２３：第三コーナー部、２４：第四コーナー部、３１：第一外部電極、３２：第二外部電極、３３：第三外部電極、３４：第四外部電極、４０：積層セラミックチップバリスタ、５０：信号線、６０：コンデンサ、７０：抵抗器、８０：インダクタ、９０：グランド線、Ａ：矢印、Ｃ：長手方向中心。
整理番号ＭＰ−０４０４ 1: first internal electrode, 2: second internal electrode, 10: covering dielectric layer, 11: first dielectric layer, 12: second dielectric layer, 13: third dielectric layer, 14: fourth dielectric Body layer, 20: chip-shaped molded body, 20a: side, 20b: side, 20c: side, 20d: side, 21: first corner, 22: second corner, 23: third corner, 24: first Four corner portions, 31: first external electrode, 32: second external electrode, 33: third external electrode, 34: fourth external electrode, 40: multilayer ceramic chip varistor, 50: signal line, 60: capacitor, 70: Resistor, 80: inductor, 90: ground wire, A: arrow, C: longitudinal center.
Reference number MP-0404

Claims

表面に方形面状の内部電極１、２が形成されている少なくとも４枚の方形面状の誘電体層１１、１２、１３、１４を積層させてチップ状成形体にするとともに、前記内部電極のうち、その対角寄りの両端の一部分１ａ、１ｂ、２ａ、２ｂを前記誘電体層の外方に引き出して前記チップ状成形体の側面に露出させた後、該チップ状成形体にそれぞれ独立して設けた四つの外部電極３１，３２，３３，３４に導通し、さらに前記外部電極のうち、前記対角寄りに存在する一対の外部電極３１、３３を前記第一内部電極が含まれる信号線５０の入出力側端子とし、残りの一対の外部電極３２、３４を前記第二内部電極が含まれるグランド線９０の入出力側端子にしたことを特徴とする積層セラミックチップバリスタ。 At least four rectangular planar dielectric layers 11, 12, 13, 14 having rectangular planar internal electrodes 1, 2 formed on the surface are laminated to form a chip-shaped molded body, and the internal electrode Among them, after the portions 1a, 1b, 2a, and 2b at both ends near the diagonal are drawn out of the dielectric layer and exposed on the side surfaces of the chip-shaped molded body, they are respectively independent of the chip-shaped molded body. A signal line including the first internal electrode and a pair of external electrodes 31, 33 that are electrically connected to the four external electrodes 31, 32, 33, and 34 that are provided near the diagonal of the external electrodes. A multilayer ceramic chip varistor having 50 input / output terminals and the remaining pair of external electrodes 32 and 34 being input / output terminals of a ground wire 90 including the second internal electrode.

前記誘電体層１１、１２、１３、１４が酸化亜鉛を主成分とするセラミックである請求項１記載の積層セラミックチップバリスタ。 The multilayer ceramic chip varistor according to claim 1, wherein the dielectric layers 11, 12, 13, and 14 are ceramics mainly composed of zinc oxide.