JP2005302986A - Semiconductor device, manufacturing method and mounting structure thereof and lead frame - Google Patents
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Abstract
Description
本発明は、半導体装置、その製造方法及びその実装構造、並びにリードフレームに関するものである。 The present invention relates to a semiconductor device, a manufacturing method thereof, a mounting structure thereof, and a lead frame.
電子機器の小型高機能化に伴い、これに実装される半導体素子の高集積化とパッケージの小型化、軽量化が同時に進行している。 As electronic devices become smaller and more functional, higher integration of semiconductor elements mounted thereon and smaller and lighter packages are simultaneously progressing.
リードフレームを用いた封止型の半導体装置においても、外部端子がパッケージの周辺部にリードとして出ているＱＦＰ（Quad Flat Package）型から、より小型化できるノンリードのＱＦＮ（Quad Flat Non-lead）型が採用されてきている。 Even in a sealed semiconductor device using a lead frame, a non-lead QFN (Quad Flat Non-lead) can be further reduced from the QFP (Quad Flat Package) type in which external terminals are exposed as leads on the periphery of the package. Molds have been adopted.
しかしながら、半導体素子の高集積化により、内蔵される半導体素子の小型化と外部端子数の増加が同時に進み、外部端子数が５０ピン前後以上の半導体パッケージに関しては、内蔵される半導体素子が小型化しても外部端子数によってパッケージサイズが決まり、これが半導体装置の小型化の問題点となっている。 However, due to the high integration of semiconductor elements, the size of built-in semiconductor elements and the increase in the number of external terminals have progressed simultaneously, and the size of built-in semiconductor elements has been reduced for semiconductor packages with the number of external terminals around 50 pins or more. However, the package size is determined by the number of external terminals, which is a problem of miniaturization of the semiconductor device.
このようなリードフレームを用いた半導体装置の限界から、多ピンの半導体装置に関しては、多層配線基板（インターポーザー）に半導体素子を実装し、外部端子を平面的に配置するエリアアレイ型のＬＧＡ（Land Grid Array）型やＢＧＡ（Ball Grid Array）型が採用されている。 Due to the limitations of such a semiconductor device using a lead frame, for a multi-pin semiconductor device, an area array type LGA (mounting a semiconductor element on a multilayer wiring board (interposer) and arranging external terminals in a plane) ( Land Grid Array) and BGA (Ball Grid Array) are used.
しかしながら、これらの多層配線基板は、無機又は有機の絶縁材と配線層とを積層し、絶縁材により絶縁された層間を通して配線層を接続することになるので、製造工程が複雑であり、極めて高価になるという問題がある。 However, these multilayer wiring boards have a complicated manufacturing process and are extremely expensive because they laminate an inorganic or organic insulating material and a wiring layer and connect the wiring layers through layers insulated by the insulating material. There is a problem of becoming.
そこで、安価なリードフレームを用いた半導体パッケージが種々提案されている（例えば、後記の特許文献１、又は特許文献２参照。）。図１４は、後記の特許文献２による、多列に外部端子が形成されてなるリードフレームを用いたＬＧＡ型半導体装置の概略断面図である。このＬＧＡ型半導体装置５０は、ダイパッド５１及び微細柱状のバンプ５２がエッチング技術によって金属フレームに形成され、ダイパッド５１及びバンプ５２の各両端面が露出するようにレジンで固定して作られたリードフレーム５３に対し、そのダイパッド５１上に半導体チップ５４が搭載され、この半導体チップ５４上の電極とリードフレーム５３上のパッドとがボンディングワイヤ５５で接続され、更に半導体チップ５４及びボンディングワイヤ５５がレジンモールド５６により封止されている。
Accordingly, various semiconductor packages using inexpensive lead frames have been proposed (see, for example,
しかしながら、上記の特許文献１や特許文献２に示されているようなリードフレームを用いた半導体装置は、図１４に示すように、外部端子列が半導体素子の外側にある、いわゆるファンアウト構造となるため、パッケージサイズの小型化に課題がある。
However, the semiconductor device using the lead frame as shown in
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、パッケージサイズの小型化及びコストの低減を図ることができる、半導体装置、その製造方法及びその実装構造、並びにリードフレームを提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to reduce the package size and reduce the cost, and a semiconductor device, a manufacturing method thereof, and a mounting thereof. It is to provide a structure as well as a lead frame.
即ち、本発明は、半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置されている、半導体装置に係るものである。 That is, the present invention provides a plurality of terminal portions for connecting semiconductor elements, a plurality of external connection terminal portions, a wiring pattern portion for connecting the terminal portions and the external connection terminal portions corresponding to each other and connecting them. And a lead frame comprising an insulating material layer connecting the plurality of external connection terminal portions, wherein the semiconductor element is connected to the terminal portion, and at least the external connection terminal in the semiconductor element occupation region The present invention relates to a semiconductor device in which parts are arranged.
また、導電性素材を加工して、少なくとも半導体素子の占有領域内に外部接続端子部となる凸部を複数個形成する工程と、
前記凸部が存在する前記導電性素材の一方の面側において前記凸部間に存在する凹部に絶縁性物質を充填する工程と、
前記絶縁性物質が充填された前記一方の面側とは反対の面側において前記導電性素材を厚さ方向に部分的に除去して、前記外部接続端子部と一体に複数の配線パターン部及び端子部を形成する工程と、
前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法に係るものである（以下、本発明の第１の製造方法と称する場合がある。）。
Further, processing the conductive material, forming a plurality of convex portions to be external connection terminal portions in at least the occupied area of the semiconductor element,
A step of filling an insulative substance into the concave portions existing between the convex portions on one surface side of the conductive material where the convex portions exist;
The conductive material is partially removed in the thickness direction on a surface opposite to the one surface filled with the insulating material, and a plurality of wiring pattern portions and a plurality of wiring pattern portions integrally with the external connection terminal portion are provided. Forming a terminal portion;
Connecting the semiconductor element to the terminal portion;
A method of manufacturing a semiconductor device, comprising: cutting at least the insulating material into pieces in the outer periphery of the semiconductor element (hereinafter, referred to as a first manufacturing method of the present invention). is there.).
また、導電性素材の一方の面側を部分的に除去して肉薄部を形成する工程と、
前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記肉薄部及びその周辺域を部分的に除去して、この除去部分に複数の端子部及び配線パターン部を形成すると共に、非除去部分を前記端子部及び前記配線パターン部と一体の複数の外部接続端子部として少なくとも半導体素子占有領域内に残す工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法に係るものである（以下、本発明の第２の製造方法と称する場合がある。）。
In addition, a step of partially removing one surface side of the conductive material to form a thin portion,
Supporting the one surface side with a support;
On the other surface side of the conductive material, the thin portion and its peripheral area are partially removed to form a plurality of terminal portions and wiring pattern portions on the removed portion, and the non-removed portion is defined as the terminal portion. And a step of leaving at least in the semiconductor element occupation region as a plurality of external connection terminal portions integral with the wiring pattern portion,
Connecting the external connection terminal portions with an insulating material;
Connecting the semiconductor element to the terminal portion after removing the support;
A method of manufacturing a semiconductor device, comprising: a step of cutting at least the insulating substance into pieces in the outer periphery of the semiconductor element (hereinafter, referred to as a second manufacturing method of the present invention). is there.).
さらに、導電性素材の一方の面側に、導電性材料を所定パターンに被着することにより、複数の端子部及び配線パターン部を形成する工程と、
前記端子部及び前記配線パターン部を含む前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記導電性素材のうち前記導電性材料の被着位置の一部分を除去して少なくとも半導体素子占有領域内に複数の外部接続端子部を形成する工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法に係るものである（以下、本発明の第３の製造方法と称する場合がある。）。
Furthermore, a step of forming a plurality of terminal portions and a wiring pattern portion by applying a conductive material to a predetermined pattern on one surface side of the conductive material,
A step of supporting the one surface side including the terminal portion and the wiring pattern portion with a support;
Forming a plurality of external connection terminal portions in at least a semiconductor element occupation region by removing a portion of the conductive material on the other surface side of the conductive material to remove a part of the conductive material deposition position;
Connecting the external connection terminal portions with an insulating material;
Connecting the semiconductor element to the terminal portion after removing the support;
A method of manufacturing a semiconductor device, comprising: cutting at least the insulating material into pieces in an outer periphery of the semiconductor element (hereinafter, referred to as a third manufacturing method of the present invention). is there.).
また、半導体装置が実装基板に接続固定された実装構造であって、
前記半導体装置においては、
半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前 記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記 複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前 記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内 に前記外部接続端子部が配置されており、
かつ前記外部接続端子部が前記実装基板の接続ランドに接続固定されている、実装構造に係るものである。
The semiconductor device is a mounting structure connected and fixed to the mounting substrate,
In the semiconductor device,
A plurality of terminal portions for connecting semiconductor elements; a plurality of external connection terminal portions; a corresponding terminal portion corresponding to each other; a wiring pattern portion connecting to and connecting the external connection terminal portions; and the plurality of external connections A lead frame including an insulating material layer connecting between the connection terminal portions; the semiconductor element is connected to the terminal portion; and the external connection terminal portion is disposed at least in the semiconductor element occupation region. And
The external connection terminal portion is connected to and fixed to a connection land of the mounting substrate.
さらに、半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記複数の外部接続端子部間を連結する絶縁性物質層とからなり、前記端子部に前記半導体素子が接続されると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置される、リードフレームに係るものである。 Furthermore, a plurality of terminal portions for connecting the semiconductor elements, a plurality of external connection terminal portions, a wiring pattern portion for connecting and connecting the terminal portions and the external connection terminal portions corresponding to each other, and the plurality of the plurality of terminal portions The lead frame includes an insulating material layer that connects between the external connection terminal portions, the semiconductor element is connected to the terminal portions, and the external connection terminal portions are disposed at least in the semiconductor element occupation region. Is.
本発明によれば、前記端子部と、前記外部接続端子部と、前記配線パターン部と、前記複数の外部接続端子部間を連結する前記絶縁性物質層とからなる前記リードフレームを有し、前記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置されているので、上記した従来例のような、外部端子列が半導体素子の外側にあるファンアウト構造に比べて、半導体装置の小型化を実現することができ、かつ外部接続端子の個数を増やすことができる。 According to the present invention, the lead frame comprising the terminal portion, the external connection terminal portion, the wiring pattern portion, and the insulating material layer connecting the plurality of external connection terminal portions, Since the semiconductor element is connected to the terminal portion and the external connection terminal portion is disposed at least in the semiconductor element occupation region, the external terminal row is located outside the semiconductor element as in the conventional example described above. As compared with a certain fan-out structure, the semiconductor device can be downsized and the number of external connection terminals can be increased.
また、前記絶縁性物質層によって前記複数の外部接続端子部間が連結されているので、外枠が不要となり、前記リードフレーム上に配置するパッケージの間隔を狭くすることができると共に、端子部を外枠に連結するためのリード部を省略できる。これにより、前記リードフレーム当りのパッケージ数を増加することができ、半導体装置のコストを低減することができる。 In addition, since the plurality of external connection terminal portions are connected by the insulating material layer, an outer frame is not necessary, the interval between the packages arranged on the lead frame can be reduced, and the terminal portions are Lead portions for connecting to the outer frame can be omitted. As a result, the number of packages per lead frame can be increased, and the cost of the semiconductor device can be reduced.
また、前記絶縁性物質層によって前記複数の外部接続端子部間が連結されているので、前記リードフレームが変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。 Further, since the plurality of external connection terminal portions are connected by the insulating material layer, the lead frame can be effectively prevented from being deformed, and the dimensional accuracy can be improved.
さらに、前記配線パターン部を有することにより、前記外部接続端子部を半導体素子占有領域内に任意に自由に配置することができる。従って、本発明の半導体装置の前記実装基板への接続固定において、パターン設計の自由度の向上を図ることができる。 Furthermore, by having the wiring pattern part, the external connection terminal part can be arbitrarily arranged freely in the semiconductor element occupation region. Therefore, in connection fixing of the semiconductor device of the present invention to the mounting substrate, the degree of freedom in pattern design can be improved.
本発明において、前記端子部が外部接続端子部形成領域の外周囲に配置されていることが好ましい。 In this invention, it is preferable that the said terminal part is arrange | positioned in the outer periphery of the external connection terminal part formation area.
また、前記半導体素子がフェイスダウンで前記端子部に接続されていることが望ましい。これにより、本発明に基づく半導体装置の縦及び横方向における小型化を実現すると同時に、厚さ方向における小型化も容易に実現することができる。 Further, it is desirable that the semiconductor element is connected face-down to the terminal portion. As a result, the semiconductor device according to the present invention can be downsized in the vertical and horizontal directions, and at the same time, the downsizing in the thickness direction can be easily realized.
さらに、前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されていることが好ましい。 Furthermore, it is preferable that a region other than the terminal portion is covered with an insulating material so that the terminal portion connecting the semiconductor element is exposed.
本発明の第１の製造方法は、前記凹部に前記絶縁性物質を充填した後、前記導電性素材の前記反対側の面をエッチングして前記外部接続端子部と一体の前記配線パターン部及び前記端子部を形成し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆することが好ましい。 In the first manufacturing method of the present invention, the wiring pattern portion integrated with the external connection terminal portion is formed by etching the opposite surface of the conductive material after filling the concave portion with the insulating material and the external connection terminal portion. It is preferable to form a terminal part and to coat | cover area | regions other than the said terminal part with an insulating substance so that the said terminal part may be exposed.
本発明の第２の製造方法は、前記導電性素材の前記一方の面側をハーフエッチングして前記肉薄部を形成し、前記支持体を前記一方の面側に接着した状態で、前記導電性素材の前記他方の面側において前記肉薄部及びその周辺域をエッチングして前記端子部及び前記配線パターン部と前記外部接続端子部とを同時に形成し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆することが好ましい。 In the second manufacturing method of the present invention, the one surface side of the conductive material is half-etched to form the thin portion, and the support is bonded to the one surface side. Etching the thin part and its peripheral area on the other surface side of the material to form the terminal part, the wiring pattern part and the external connection terminal part at the same time, and further so that the terminal part is exposed It is preferable to cover the region other than the terminal portion with an insulating material.
本発明の第３の製造方法は、前記導電性材料を所定パターンにめっきして前記端子部及び前記配線パターン部を形成した後、前記一方の面側に前記支持体を被着した状態で、前記導電性素材の前記他方の面側をエッチングして前記外部接続端子部を形成すると共に、前記導電性材料を前記端子部及び前記配線パターン部として残し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆することが好ましい。 In the third manufacturing method of the present invention, after the conductive material is plated in a predetermined pattern to form the terminal portion and the wiring pattern portion, the support is attached to the one surface side. Etching the other surface side of the conductive material to form the external connection terminal portion, leaving the conductive material as the terminal portion and the wiring pattern portion, and further exposing the terminal portion It is preferable to cover the region other than the terminal portion with an insulating material.
また、本発明においては、前記端子部と前記外部接続端子部と前記配線パターン部とが同一材料によって一体形成されていてもよく、或いは、前記端子部及び前記配線パターン部と前記外部接続端子部とが互いに異なる材料によって形成されていてもよい。同一材料によって一体形成する場合、パターニング加工で容易かつ高精度に前記半導体装置を得ることができる。一方、互いに異なる材料によって形成する場合、前記外部接続端子部や前記配線パターン部の設計変更をより自由かつ容易に行うことができる。 In the present invention, the terminal portion, the external connection terminal portion, and the wiring pattern portion may be integrally formed of the same material, or the terminal portion, the wiring pattern portion, and the external connection terminal portion. And may be made of different materials. In the case of integrally forming with the same material, the semiconductor device can be obtained easily and with high precision by patterning. On the other hand, when formed from different materials, the design change of the external connection terminal portion and the wiring pattern portion can be performed more freely and easily.
以下、本発明の好ましい実施の形態を図面参照下により具体的に詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the drawings.
第１の実施の形態
図１は、本発明に基づく半導体装置の一例の概略図であり、（ａ）は概略断面図、（ｂ）は（ａ）における半導体素子２、絶縁性物質８及び絶縁性保護物質９を図示省略した概略平面図、（ｃ）は裏面概略平面図を示す。なお、図１（ａ）は、同図（ｂ）及び（ｃ）のＡ−Ａ’線概略断面図に相当する。
First Embodiment FIG. 1 is a schematic view of an example of a semiconductor device according to the present invention, where (a) is a schematic cross-sectional view, and (b) is a
図１に示すように、本発明に基づく半導体装置１は、半導体素子２を接続する複数の端子部３と、複数の外部接続端子部４と、互いに対応する端子部３及び外部接続端子部４に連設してこれらを接続する配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子占有領域２ａ内に外部接続端子部４が配置されている。端子部３は、外部接続端子部４の形成領域の外周囲に配置されている。
As shown in FIG. 1, a
また、半導体素子２はフェイスダウンで端子部３に接続する。これにより、本発明に基づく半導体装置１の縦及び横方向における小型化を実現すると同時に、厚さ方向における小型化も容易に実現することができる。
Further, the
さらに、半導体素子２を接続する端子部３が露出するように、端子部３以外の領域が絶縁性物質８によって被覆されている。また、リードフレーム７及び半導体素子２が絶縁性保護物質９により封止されている（但し、図１（ｂ）では半導体素子２、絶縁性物質８、絶縁性保護物質９は図示省略している。）。
Furthermore, a region other than the
本発明に基づく半導体装置１は、少なくとも半導体素子占有領域２ａ内に多列の外部接続端子部４を有している。従って、上記した従来例による半導体装置に比べてより小型化されたＬＧＡ又はＢＧＡタイプの半導体パッケージである。
The
本発明に基づく半導体装置１によれば、端子部３と、外部接続端子部４と、配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子占有領域２ａ内に外部接続端子部４が配置されているので、上記した従来例のような、外部端子列が半導体素子の外側にあるファンアウト構造に比べて、半導体装置１の小型化を実現することができ、かつ外部接続端子の個数を増やすことができる。
According to the
また、絶縁性物質層６によって複数の外部接続端子部４間が連結されているので、リードフレーム７が変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
In addition, since the plurality of external connection terminal portions 4 are connected by the insulating
図２は、本発明に基づく半導体装置１の実装構造の一例を示す概略断面図である。
FIG. 2 is a schematic sectional view showing an example of the mounting structure of the
図２に示すように、上記した本発明に基づく半導体装置１が実装基板１０に接続固定されている。具体的には、本発明に基づく半導体装置１における外部接続端子部４が実装基板１０の接続ランド１１に、はんだバンプ１２等により接続固定されている。
As shown in FIG. 2, the
本発明に基づく半導体装置１は、配線パターン部５によって、外部接続端子部４を少なくとも半導体素子占有領域２ａ内に任意に自由に配置することができる。従って、本発明の半導体装置１の実装基板１０への接続固定において、パターン設計の自由度の向上を図ることができる。
In the
第２の実施の形態
図３〜図５は、上記の第１の実施の形態で説明した本発明に基づく半導体装置を製造するための方法であり、本発明に基づく第１の製造方法の一例を工程順に示した概略断面図である。
Second Embodiment FIGS. 3 to 5 show a method for manufacturing a semiconductor device based on the present invention described in the first embodiment, and an example of the first manufacturing method based on the present invention. It is the schematic sectional drawing which showed these in process order.
以下に、本実施の形態による半導体装置の製造方法の一例を図面を参照して説明する。 Hereinafter, an example of a method of manufacturing a semiconductor device according to the present embodiment will be described with reference to the drawings.
まず、図３（ａ）は銅合金等の導電性素材１３である。そして、図３（ｂ）に示すように、この導電性素材１３を圧印加工、いわゆるコイニング加工して、少なくとも後述する半導体素子の占有領域内に外部接続端子部となる凸部１４を複数個形成する。
First, FIG. 3A shows a
次に、図３（ｂ）及び（ｃ）に示すように、凸部１４が存在する導電性素材１３の一方の面側１５において凸部１４間に存在する凹部１６に絶縁性物質（例えば熱硬化性エポキシ樹脂）を充填、硬化して絶縁性物質層６を形成する。このように、絶縁性物質層６によって複数の凸部１４間を連結するので、以下に示す各工程において導電性素材１３が変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
Next, as shown in FIGS. 3B and 3C, an insulating material (for example, heat) is formed in the concave portions 16 existing between the
次いで、図３（ｄ）に示すように、絶縁性物質層６を有する一方の面側１５とは反対の面側１７において導電性素材１３を研削し、平坦化する（例えば厚さ２０μｍ）。
Next, as shown in FIG. 3D, the
次に、図３（ｅ）に示すように、導電性素材１３の反対の面側１７にフォトレジスト層１８を形成する。そして、図４（ｆ）に示すように、フォトレジスト層１８を所定パターンで露光し、現像することにより、所定のレジストパターン１９を形成する。次いで、図４（ｇ）に示すように、例えば塩化第二鉄などのエッチング液を用いて導電性素材１３の反対の面側１７からエッチングを行い、外部接続端子部４と一体の配線バターン部５及び端子部３を形成する。このとき、端子部３を外部接続端子部４の形成領域の外周囲に配置することが好ましい。次いで、図４（ｈ）に示すように、導電性素材１３の反対の面側１７のレジストパターン１９を除去する。
Next, as shown in FIG. 3 (e), a
図６は、図４（ｈ）における端子部３及び配線パターン部５が存在する面側から見た概略平面図である。図６に示すように、配線パターン部５によって、外部接続端子部４を少なくとも後述する半導体素子占有領域内に任意に自由に配置することができる。
FIG. 6 is a schematic plan view seen from the surface side where the
次に、図４（ｉ）に示すように、端子部３が露出するように端子部３以外の領域を、スクリーン印刷又はフォトリソグラフィなどの手法を用いて絶縁性物質８によって被覆する。これにより、本発明に基づくリードフレーム７の作製が完了する。
Next, as shown in FIG. 4I, a region other than the
図７は、図４（ｉ）に示す本発明に基づくリードフレーム７の絶縁性物質８が存在する面側から見た概略平面図である。また、図８は、図４（ｉ）に示す本発明に基づくリードフレーム７の絶縁性物質８が存在する面とは反対の面側から見た裏面概略平面図である。本発明に基づくリードフレーム７は、少なくとも後述する半導体素子占有領域内に多列の外部接続端子部４を有し、また絶縁性物質層６によって複数の外部接続端子部４間が連結されているので、外枠が不要となり、リードフレーム７上に配置するパッケージの間隔を狭くすることができると共に、端子部３を外枠に連結するためのリード部を省略できる。これにより、リードフレーム７当りのパッケージ数を増加することができ、半導体装置のコストを低減することができる。
FIG. 7 is a schematic plan view of the
次に、図５（ｊ）に示すように、半導体素子２をフェイスダウンで端子部３に、はんだバンプ１２等によって接続する。半導体素子２をフェイスダウンで端子部３に接続することにより、本発明に基づく半導体装置の縦及び横方向における小型化を実現すると同時に、厚さ方向における小型化も容易に実現することができる。また、上述したように、端子部３が露出するように端子部３以外の領域を絶縁性物質８によって被覆しているので、半導体素子２の接続に際し、はんだ１２が不必要な領域に広がって薄くなることにより、接続強度が低下するのを防ぐことができる。
Next, as shown in FIG. 5J, the
次いで、図５（ｋ）に示すように、リードフレーム７及び半導体素子２を絶縁性保護物質９により封止する。
Next, as shown in FIG. 5 (k), the
次に、図５（ｌ）中の仮想線で示すように、半導体素子２の外周囲において絶縁性物質層６及び絶縁性保護物質９を切断して個片化する。これにより、図５（ｍ）に示すように、本発明に基づく半導体装置１を作製することができる。ここで、図示するように、半導体装置１の側面にリードの露出が無いため、図５（ｌ）の個片化の際に、金属バリの無い半導体装置１を得ることができる。
Next, as shown by phantom lines in FIG. 5L, the insulating
即ち、本発明に基づく半導体装置１は、半導体素子２を接続する複数の端子部３と、複数の外部接続端子部４と、互いに対応する端子部３及び外部接続端子部４に連設してこれらを接続する配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子２占有領域内に外部接続端子部４が配置されている。端子部３は、外部接続端子部４の形成領域の外周囲に配置されている。
That is, the
図５（ｍ）に示すように、本発明に基づく半導体装置１は、少なくとも半導体素子２占有領域内に多列の外部接続端子部４を有している。従って、上記した従来例による半導体装置に比べてより小型化されたＬＧＡ又はＢＧＡタイプの半導体パッケージである。
As shown in FIG. 5 (m), the
そして、図５（ｎ）に示すように、上記のようにして作製した本発明に基づく半導体装置１の外部接続端子部４を実装基板１０の接続ランド１１に、はんだバンプ１２等により接続固定する。
Then, as shown in FIG. 5 (n), the external connection terminal portion 4 of the
本実施の形態による本発明に基づく半導体装置１によれば、端子部３と、外部接続端子部４と、配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子２占有領域内に外部接続端子部４が配置されているので、上記した従来例のような、外部端子列が半導体素子の外側にあるファンアウト構造に比べて、半導体装置１の小型化を実現することができ、かつ外部接続端子の個数を増やすことができる。
According to the
また、絶縁性物質層６によって複数の外部接続端子部４間が連結されているので、リードフレーム７が変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
In addition, since the plurality of external connection terminal portions 4 are connected by the insulating
また、端子部３と外部接続端子部４と配線パターン部５とが同一材料によって一体形成されているので、上述したようなパターニング加工で容易かつ高精度に半導体装置１を得ることができる。
Further, since the
また、配線パターン部５によって、外部接続端子部４を少なくとも半導体素子２占有領域内に任意に自由に配置することができる。従って、本発明の半導体装置１の実装基板１０への接続固定において、パターン設計の自由度の向上を図ることができる。
Also, the external connection terminal portion 4 can be arbitrarily and freely arranged in at least the
本発明に基づく第１の製造方法によれば、従来例による一括モールドタイプの半導体製造工程で必要とされていた樹脂流れ防止用テープが不要となり、半導体装置１のコストを低減できる。
According to the first manufacturing method based on the present invention, the resin flow prevention tape required in the collective mold type semiconductor manufacturing process according to the conventional example becomes unnecessary, and the cost of the
第３の実施の形態
図９〜図１０は、上記の第１の実施の形態で説明した本発明に基づく半導体装置を製造するための方法であり、本発明に基づく第２の製造方法の一例を工程順に示した概略断面図である。
Third Embodiment FIGS. 9 to 10 show a method for manufacturing a semiconductor device based on the present invention described in the first embodiment, and an example of a second manufacturing method based on the present invention. It is the schematic sectional drawing which showed these in process order.
以下に、本実施の形態による半導体装置の製造方法の一例を図面を参照して説明する。 Hereinafter, an example of a method of manufacturing a semiconductor device according to the present embodiment will be described with reference to the drawings.
まず、図９（ａ）は銅合金材又は４２合金（４２％ニッケル−鉄合金）等の導電性素材１３である。そして、図９（ｂ）に示すように、この導電性素材１３の一方の面側にフォトレジストを塗布し、フォトレジスト層２０ａを形成する。次いで、図９（ｃ）に示すように、フォトレジスト層２０ａを所定パターンで露光し、現像することにより、所定のレジストパターン２１ａを形成する。
First, FIG. 9A shows a
次に、図９（ｄ）に示すように、導電性素材１３のレジストパターン２１ａが存在する面側をハーフエッチングして肉薄部２２を形成する。次いで、図９（ｅ）に示すように、レジストパターン２１ａを除去する。
Next, as shown in FIG. 9D, the surface side of the
次に、図９（ｆ）に示すように、導電性素材１３の一方の面側を、耐エッチング性を有する例えばポリオレフィン系粘着フィルム等の支持体２３で支持する。次いで、図１０（ｇ）に示すように、導電性素材１３の他方の面側にフォトレジストを塗布し、フォトレジスト層２０ｂを形成する。次いで、図１０（ｈ）に示すように、フォトレジスト層２０ｂを所定パターンで露光し、現像することにより、所定のレジストパターン２１ｂを形成する。
Next, as shown in FIG. 9 (f), one surface side of the
次に、図１０（ｉ）に示すように、導電性素材１３の他方の面側において肉薄部２２及びその周辺域をエッチングして端子部３及び配線パターン部５と、端子部３及び配線パターン部５と一体の複数の外部接続端子部４とを同時に形成する。このとき、外部接続端子部４を少なくとも後述する半導体素子占有領域内に形成する。また、端子部３を外部接続端子部４の形成領域の外周囲に配置することが好ましい。そして、図１０（ｊ）に示すように、レジストパターン２１ｂを除去する。
Next, as shown in FIG. 10 (i), the thin portion 22 and its peripheral area are etched on the other surface side of the
次に、図１０（ｋ）に示すように、外部接続端子部４間に熱硬化性エポキシ樹脂等の絶縁性物質を塗布し、硬化させることにより絶縁性物質層６を形成する。次いで、図１０（ｌ）に示すように、支持体２３を除去することにより、本発明に基づくリードフレーム７を作製することができる。
Next, as shown in FIG. 10 (k), an insulating
なお、本発明に基づく第２の半導体装置の製造方法において、次段工程である絶縁性物質８の塗布、半導体素子２の接続、個片化、半導体装置１の実装基板１０への実装等の工程は、上記の第２の実施の形態で説明した本発明に基づく第１の半導体装置の製造方法における図４（ｉ）〜図５（ｎ）と同様であってよい。
In the second method for manufacturing a semiconductor device according to the present invention, the following processes, such as application of the insulating material 8, connection of the
本実施の形態によれば、上述した第２の実施の形態と同様の効果が奏せられる。 According to the present embodiment, the same effects as those of the second embodiment described above can be achieved.
第４の実施の形態
図１１〜図１２は、上記の第１の実施の形態で説明した本発明に基づく半導体装置を製造するための方法であり、本発明に基づく第３の製造方法の一例を工程順に示した概略断面図である。
Fourth Embodiment FIGS. 11 to 12 show a method for manufacturing a semiconductor device based on the present invention described in the first embodiment, and an example of a third manufacturing method based on the present invention. It is the schematic sectional drawing which showed these in process order.
以下に、本実施の形態による半導体装置の製造方法の一例を図面を参照して説明する。 Hereinafter, an example of a method of manufacturing a semiconductor device according to the present embodiment will be described with reference to the drawings.
まず、図１１（ａ）は銅合金材又は４２合金（４２％ニッケル−鉄合金）等の導電性素材１３である。そして、図１１（ｂ）に示すように、この導電性素材１３の一方の面側にフォトレジストを塗布し、フォトレジスト層２４ａを形成する。次いで、図１１（ｃ）に示すように、フォトレジスト層２４ａを所定パターンで露光し、現像することにより、所定のレジストパターン２５ａを形成する。
First, FIG. 11A shows a
次に、図１１（ｄ）に示すように、導電性素材１３のレジストパターン２５ａが存在する面側に、導電性材料２６を所定パターンにめっきすることにより、複数の端子部３及び配線パターン部５を形成する。導電性材料２６としては、導電性素材１３の材質と同様であってもよく、また異なっていてもよい。具体的には、例えばＡｇ、又はＮｉ−Ａｕ等の金属を電解メッキ法によって析出させる。次いで、図１１（ｅ）に示すように、レジストパターン２５ａを除去する。
Next, as shown in FIG. 11D, a plurality of
次に、図１１（ｆ）に示すように、導電性材料２６（端子部３及び配線パターン部５）を含む導電性素材１３の一方の面側を、耐エッチング性を有する例えばポリオレフィン系粘着フィルム等の支持体２３で支持する。次いで、図１２（ｇ）に示すように、導電性素材１３の他方の面側にフォトレジストを塗布し、フォトレジスト層２４ｂを形成する。次いで、図１２（ｈ）に示すように、フォトレジスト層２４ｂを所定パターンで露光し、現像することにより、所定のレジストパターン２５ｂを形成する。
Next, as shown in FIG. 11 (f), one surface side of the
次に、図１２（ｉ）に示すように、導電性素材１３の他方の面側をエッチングして外部接続端子部４を形成すると共に、導電性材料２６を端子部３及び配線パターン部５として残す。このエッチング加工に使用するエッチング液として、例えば塩化第二鉄などの導電性素材１３のみを腐食するエッチング液を使用することにより、先に形成した端子部３及び配線パターン部５を腐蝕せず、導電性素材１３のみを蝕刻することができる。このとき、外部接続端子部４を少なくとも後述する半導体素子占有領域内に形成する。また、端子部３を外部接続端子部４の形成領域の外周囲に配置することが好ましい。ここで、端子部３及び配線パターン部５と外部接続端子部４とが互いに異なる材料によって形成されている場合、外部接続端子部４や配線パターン部５の設計変更をより自由かつ容易に行うことができ、また選択エッチング性がよい。
Next, as shown in FIG. 12 (i), the other surface side of the
そして、図１２（ｊ）に示すように、レジストパターン２５ｂを除去する。 Then, as shown in FIG. 12J, the resist pattern 25b is removed.
次に、図１２（ｋ）に示すように、外部接続端子部４間に熱硬化性エポキシ樹脂等の絶縁性物質を塗布し、硬化させることにより絶縁性物質層６を形成する。次いで、図１２（ｌ）に示すように、支持体２３を除去することにより、本発明に基づくリードフレーム７を作製することができる。
Next, as shown in FIG. 12 (k), an insulating
なお、本発明に基づく第３の半導体装置の製造方法において、次段工程である絶縁性物質８の塗布、半導体素子２の接続、個片化、半導体装置１の実装基板１０への実装等の工程は、上記の第２の実施の形態で説明した本発明に基づく第１の半導体装置の製造方法における図４（ｉ）〜図５（ｎ）と同様であってよい。
In the third method for manufacturing a semiconductor device according to the present invention, the following processes such as application of the insulating material 8, connection of the
本実施の形態によれば、上述した第２の実施の形態と同様の効果が奏せられる。 According to the present embodiment, the same effects as those of the second embodiment described above can be achieved.
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。 As mentioned above, although this invention was demonstrated based on embodiment, it cannot be overemphasized that this invention is not limited to these examples at all, and can be suitably changed in the range which does not deviate from the main point of invention.
例えば、前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されている例を説明したが、これに限らず、前記絶縁性物質によって被覆しなくてもよい。 For example, an example has been described in which the region other than the terminal portion is covered with an insulating material so that the terminal portion connecting the semiconductor element is exposed. However, the present invention is not limited thereto, and the region is covered with the insulating material. It does not have to be.
また、前記半導体素子をフェイスダウンで前記端子部と接続する例を説明したが、例えば図１３に示すように、ワイヤーボンディングによって半導体素子２を端子部３と接続することも可能である。
Moreover, although the example which connects the said semiconductor element with the said terminal part face down was demonstrated, as shown, for example in FIG. 13, it is also possible to connect the
さらに、本発明に基づく半導体装置又はリードフレームにおいては、少なくとも前記半導体素子占有領域内に前記外部接続端子部が配置されていることが重要であるが、前記外部接続端子部の一部が前記半導体素子占有領域外にあってもよい。 Furthermore, in the semiconductor device or the lead frame according to the present invention, it is important that the external connection terminal portion is disposed at least in the semiconductor element occupation region, but a part of the external connection terminal portion is the semiconductor. It may be outside the element occupation region.
１…半導体装置、２…半導体素子、２ａ…半導体素子占有領域、３…端子部、
４…外部接続端子部、５…配線パターン部、６…絶縁性物質層、７…リードフレーム、
８…絶縁性物質、９…絶縁性保護物質、１０…実装基板、１１…接続ランド、
１２…はんだバンプ、１３…導電性素材、１４…凸部、１６…凹部、
１８、２０ａ、２０ｂ、２４ａ、２４ｂ…フォトレジスト層、
１９、２１ａ、２１ｂ、２５ａ、２５ｂ…レジストパターン、２２…肉薄部、
２３…支持体、２６…導電性材料
DESCRIPTION OF
4 ... external connection terminal portion, 5 ... wiring pattern portion, 6 ... insulating material layer, 7 ... lead frame,
8 ... Insulating material, 9 ... Insulating protective material, 10 ... Mounting board, 11 ... Connection land,
12 ... Solder bump, 13 ... Conductive material, 14 ... Convex part, 16 ... Concave part,
18, 20a, 20b, 24a, 24b ... photoresist layer,
19, 21a, 21b, 25a, 25b ... resist pattern, 22 ... thin portion,
23 ... Support, 26 ... Conductive material
Claims (30)
前記凸部が存在する前記導電性素材の一方の面側において前記凸部間に存在する凹部に絶縁性物質を充填する工程と、
前記絶縁性物質が充填された前記一方の面側とは反対の面側において前記導電性素材を厚さ方向に部分的に除去して、前記外部接続端子部と一体に複数の配線パターン部及び端子部を形成する工程と、
前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法。 Processing the conductive material to form a plurality of convex portions to be external connection terminal portions in at least the occupied area of the semiconductor element; and
A step of filling an insulative substance into the concave portions existing between the convex portions on one surface side of the conductive material where the convex portions exist;
The conductive material is partially removed in the thickness direction on a surface opposite to the one surface filled with the insulating material, and a plurality of wiring pattern portions and a plurality of wiring pattern portions integrally with the external connection terminal portion are provided. Forming a terminal portion;
Connecting the semiconductor element to the terminal portion;
A method of manufacturing a semiconductor device, the method comprising: cutting at least the insulating material into pieces in an outer periphery of the semiconductor element.
前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記肉薄部及びその周辺域を部分的に除去して、この除去部分に複数の端子部及び配線パターン部を形成すると共に、非除去部分を前記端子部及び前記配線パターン部と一体の複数の外部接続端子部として少なくとも半導体素子占有領域内に残す工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法。 A step of partially removing one surface side of the conductive material to form a thin portion;
Supporting the one surface side with a support;
On the other surface side of the conductive material, the thin portion and its peripheral area are partially removed to form a plurality of terminal portions and wiring pattern portions on the removed portion, and the non-removed portion is defined as the terminal portion. And a step of leaving at least in the semiconductor element occupation region as a plurality of external connection terminal portions integral with the wiring pattern portion,
Connecting the external connection terminal portions with an insulating material;
Connecting the semiconductor element to the terminal portion after removing the support;
A method of manufacturing a semiconductor device, the method comprising: cutting at least the insulating material into pieces in an outer periphery of the semiconductor element.
前記端子部及び前記配線パターン部を含む前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記導電性素材のうち前記導電性材料の被着位置の一部分を除去して少なくとも半導体素子占有領域内に複数の外部接続端子部を形成する工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法。 A step of forming a plurality of terminal portions and a wiring pattern portion by applying a conductive material to a predetermined pattern on one surface side of the conductive material;
A step of supporting the one surface side including the terminal portion and the wiring pattern portion with a support;
Forming a plurality of external connection terminal portions in at least a semiconductor element occupation region by removing a portion of the conductive material on the other surface side of the conductive material to remove a part of the conductive material deposition position;
Connecting the external connection terminal portions with an insulating material;
Connecting the semiconductor element to the terminal portion after removing the support;
A method of manufacturing a semiconductor device, the method comprising: cutting at least the insulating material into pieces in an outer periphery of the semiconductor element.
前記半導体装置においては、
半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前 記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記 複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前 記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内 に前記外部接続端子部が配置されており、
かつ前記外部接続端子部が前記実装基板の接続ランドに接続固定されている、実装構造。 A mounting structure in which a semiconductor device is connected and fixed to a mounting board,
In the semiconductor device,
A plurality of terminal portions for connecting semiconductor elements; a plurality of external connection terminal portions; a corresponding terminal portion corresponding to each other; a wiring pattern portion connecting to and connecting the external connection terminal portions; and the plurality of external connections A lead frame including an insulating material layer connecting between the connection terminal portions; the semiconductor element is connected to the terminal portion; and the external connection terminal portion is disposed at least in the semiconductor element occupation region. And
A mounting structure in which the external connection terminal portion is connected and fixed to a connection land of the mounting board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004116580A JP2005302986A (en) | 2004-04-12 | 2004-04-12 | Semiconductor device, manufacturing method and mounting structure thereof and lead frame |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157877A (en) * | 2005-12-02 | 2007-06-21 | Sony Corp | Passive-element package and its manufacturing method, semiconductor module, and mounting structures of them |
-
2004
- 2004-04-12 JP JP2004116580A patent/JP2005302986A/en active Pending
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