JP2005302924A - Wiring board and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a capacitor near a semiconductor chip mounted on a coreless multilayer substrate by using the coreless multilayer substrate. <P>SOLUTION: A stiffener 130 is bonded to the coreless multilayer substrate 120. A ceramic substrate 150 in a size for covering an opening 132 where capacitor chips 160 are mounted is fitted in a position corresponding to the opening 132 of the stiffener 130 at the rear face of the coreless multilayer substrate 120. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体チップ取り付け用の開口部を備えた補強板に、コア層を有しない多層基板が装着された配線基板およびその製造方法に関する。   The present invention relates to a wiring board in which a multilayer board having no core layer is mounted on a reinforcing plate having an opening for attaching a semiconductor chip, and a method for manufacturing the same.

近年、半導体素子などの実装を一層高密度化しようとする要請に添って、コア層を有しない各種の多層基板が提案されている。こうした多層基板（以下、コアレス多層基板とも言う）は、コア層なしでビルドアップ層を形成し、そのセンタ付近に半導体素子（半導体ダイ）を装着している。また、このままでは、コアレス多層基板自体はヤング率が低く変形しやすいので、スティッフナーと呼ばれる金属製の補強板に取り付け、配線基板としている。かかる構造の配線基板を得るために、金属板を母材としてコアレス多層基板をビルドアップし、最後に金属板を全部または一部、エッチングなどにより除去して、配線基板を製造する方法が提案されている（特許文献１参照）。補強板としては、従来、熱膨張係数がコアレス多層基板の熱膨張係数と近い銅などが用いられていた。   In recent years, various multilayer substrates that do not have a core layer have been proposed in response to a demand for higher density mounting of semiconductor elements and the like. In such a multilayer substrate (hereinafter also referred to as a coreless multilayer substrate), a buildup layer is formed without a core layer, and a semiconductor element (semiconductor die) is mounted in the vicinity of the center. Furthermore, since the coreless multilayer substrate itself has a low Young's modulus and is easily deformed, it is attached to a metal reinforcing plate called a stiffener to form a wiring substrate. In order to obtain a wiring board having such a structure, a method of manufacturing a wiring board by building up a coreless multilayer board using a metal plate as a base material and finally removing all or part of the metal plate by etching or the like has been proposed. (See Patent Document 1). Conventionally, copper or the like having a thermal expansion coefficient close to that of the coreless multilayer substrate has been used as the reinforcing plate.

特開２００２−２６１７１号公報JP 2002-26171 A

しかしながら、こうした配線基板は、コアレス多層基板の半導体チップ取り付け箇所の裏側にコンデンサチップなどをハンダ付けすると、ハンダ付け後に、多層基板がゆがむことがあり、半導体チップを取り付けるコアレス多層基板の平坦度が悪化してしまうという問題があった。これは、コンデンサチップやハンダとコアレス多層基板の熱膨張係数が大きく異なるため、ハンダリフローの後の冷却工程で、ハンダ付け箇所に応力が発生するからである。こうした応力により、コアレス多層基板内で配線を形成している導体層の平坦度が悪化し、場合によっては、導体層に亀裂が入ってしまう。   However, in such a wiring board, when a capacitor chip or the like is soldered to the back side of the semiconductor chip attachment portion of the coreless multilayer substrate, the multilayer substrate may be distorted after soldering, and the flatness of the coreless multilayer substrate to which the semiconductor chip is attached deteriorates. There was a problem of doing. This is because the capacitor chip or solder and the coreless multilayer substrate have greatly different coefficients of thermal expansion, and stress is generated at the soldering site in the cooling step after solder reflow. Such stress deteriorates the flatness of the conductor layer forming the wiring in the coreless multilayer substrate, and in some cases, the conductor layer is cracked.

本発明は、上記の問題点を踏まえ、補強板を備え、コアレス多層基板を用いた配線基板において、ハンダ付けなどを行なってもコアレス多層基板の平坦度を損なうことがない構造および製造方法を提供することを目的とする。   In view of the above problems, the present invention provides a structure and a manufacturing method that include a reinforcing plate and that does not impair the flatness of the coreless multilayer substrate even if soldering or the like is performed on the wiring substrate using the coreless multilayer substrate. The purpose is to do.

かかる目的を達成するために本発明の配線基板は、次の構成を採った。即ち、本発明の配線基板は、
半導体チップ取り付け用の開口部を備えた補強板に、コア層を有しない多層基板が装着された配線基板であって、
前記多層基板の前記半導体チップの取り付け箇所裏側に、コンデンサを備え、前記開口部を覆う大きさの補強基板を取り付けたこと
を要旨としている。 In order to achieve this object, the wiring board of the present invention has the following configuration. That is, the wiring board of the present invention is
A wiring board in which a multilayer board without a core layer is mounted on a reinforcing plate having an opening for mounting a semiconductor chip,
The gist is that a capacitor is provided on the back side of the semiconductor chip where the semiconductor chip is attached, and a reinforcing substrate having a size covering the opening is attached.

この配線基板は、多層基板の半導体チップの取り付け箇所裏側に、コンデンサを備え、補強板に設けられた開口部を覆う大きさの補強基板を取り付けている。従って、多層基板は、補強板の開口部にあっては補強基板により保持されることになり、熱望膨張率の違いなどに起因して、多層基板に反りなどが発生し、内部の導体層などの平坦度が劣化することがない。ここで言うコア層とは、従来の配線基板のコア層として用いられているガラス繊維強化プラスチック、金属板（例えば厚み０．１ｍｍ以上の銅板等）等のことである。本発明のコア層を有しない多層基板とは、厚み０．１ｍｍ以下の箔（絶縁層）のみからなるものをいう。こうした多層基板は、コア層を有しないことから、低背化、高密度化を達成することができる。なお、絶縁層の箔は、例えば０．０５ｍｍ以下とすることができ、この場合は、一層の低背化、高密度化を図ることが可能となる。   This wiring board includes a capacitor on the back side of the semiconductor chip mounting portion of the multilayer board, and a reinforcing board having a size covering an opening provided in the reinforcing plate. Therefore, the multilayer substrate is held by the reinforcement substrate in the opening of the reinforcement plate, and the multilayer substrate warps due to a difference in thermal expansion coefficient, etc. The flatness of the film does not deteriorate. The core layer referred to here is a glass fiber reinforced plastic, a metal plate (for example, a copper plate having a thickness of 0.1 mm or more) or the like used as a core layer of a conventional wiring board. The multilayer board | substrate which does not have the core layer of this invention means what consists only of foil (insulating layer) with a thickness of 0.1 mm or less. Since such a multilayer substrate does not have a core layer, it is possible to achieve a low profile and a high density. In addition, the foil of an insulating layer can be 0.05 mm or less, for example. In this case, it becomes possible to achieve a further reduction in height and density.

ここで、補強板を、多層基板より小さな熱膨張係数の材料から形成し、補強基板を、多層基板より補強板の熱膨張係数に近似の材料から形成することができる。この場合、補強板と補強基板の熱膨張係数が近いので、配線基板の温度が変化した場合でも、応力の発生が小さく、従って全体の反りや変形は生じにくい。   Here, the reinforcing plate can be formed from a material having a smaller thermal expansion coefficient than the multilayer substrate, and the reinforcing substrate can be formed from a material closer to the thermal expansion coefficient of the reinforcing plate than the multilayer substrate. In this case, since the thermal expansion coefficients of the reinforcing plate and the reinforcing substrate are close to each other, even when the temperature of the wiring substrate is changed, the generation of stress is small, and therefore, the entire warpage and deformation are hardly generated.

補強板は、としては、４２アロイまたは３６アロイなどを用いることができる。これらの材料は、線熱膨張係数が、前者が４．３前後、後者が０．９前後と低く（単位は何れもｐｐｍ／℃、以下同じ）、かつヤング率が１４０〜１５０ＫＮ／ｍ2 程度であり、配線基板全体の熱膨張を小さく押さえることができる。また、アルミナの線熱膨張係数５．８、窒化アルミの線熱膨張係数４．４，シリコンの線熱膨張係数２．５などと近く、補強基板と補強板の熱膨張係数を近似なものとすることができる。補強基板自体の線熱膨張係数としては、１５ｐｐｍ／℃以下、更に望ましくは６ｐｐｍ／℃以下とすることができる。 As the reinforcing plate, 42 alloy or 36 alloy can be used. These materials have a coefficient of linear thermal expansion as low as about 4.3 for the former and about 0.9 for the latter (the unit is ppm / ° C., the same applies hereinafter), and Young's modulus is about 140 to 150 KN / m 2. Thus, the thermal expansion of the entire wiring board can be kept small. In addition, the linear thermal expansion coefficient of alumina is 5.8, the linear thermal expansion coefficient of aluminum nitride is 4.4, the linear thermal expansion coefficient of silicon is 2.5, etc., and the thermal expansion coefficients of the reinforcing substrate and the reinforcing plate are approximate. can do. The coefficient of linear thermal expansion of the reinforcing substrate itself can be 15 ppm / ° C. or lower, more preferably 6 ppm / ° C. or lower.

補強基板としては、剛性の高いものを用いることができる。例えばヤング率で２００ＫＮ／ｍ2 程度以上のもの、更に好ましくはヤング率が２５０ＫＮ／ｍ2 以上のものを用いることができる。こうした剛性は、セラミック基板であれば、アルミナや窒化アルミを用いることにより、実現可能である。なお、補強基板は、内部に剛性の高い部材を備えたオーガニック基板としても構成可能である。補強基板は、コンデンサをそなえるが、こうしたコンデンサは、補強基板に搭載されたコンデンサチップでも良いし、補強基板に内蔵されても良い。補強基板自体を、セラミックキャパシタとすることも可能である。 As the reinforcing substrate, a highly rigid substrate can be used. For example, a Young's modulus of about 200 KN / m 2 or more, more preferably a Young's modulus of 250 KN / m 2 or more can be used. Such rigidity can be realized by using alumina or aluminum nitride in the case of a ceramic substrate. The reinforcing substrate can also be configured as an organic substrate provided with a highly rigid member inside. The reinforcing substrate includes a capacitor. Such a capacitor may be a capacitor chip mounted on the reinforcing substrate, or may be incorporated in the reinforcing substrate. The reinforcing substrate itself can be a ceramic capacitor.

また、本発明の配線基板の製造方法は、
コア層を有しない多層基板を用いた配線基板の製造方法であって、
半導体チップ取り付け用の開口部を備えた補強板に前記多層基板を取り付け、
コンデンサを備えており前記開口部を覆う大きさの補強基板を、前記多層基板の前記半導体チップの取り付け箇所裏側にハンダ付けすること
を要旨としている。 Moreover, the manufacturing method of the wiring board of the present invention includes:
A method for manufacturing a wiring board using a multilayer board having no core layer,
Attaching the multilayer substrate to a reinforcing plate having an opening for attaching a semiconductor chip,
The gist is to solder a reinforcing substrate having a capacitor and covering the opening to the back side of the multilayer chip where the semiconductor chip is attached.

かかる配線基板の製造方法によれば、コンデンサを備えた補強基板を多層基板の半導体チップ取り付け箇所裏側にハンダ付けするが、ハンダ付けからの冷却時に、多層基板に局所的な応力が発生することがなく、多層基板の平坦度が損なわれることがない。なお、補強基板を多層基板にハンダ付けした後、補強基板と多層基板の隙間にアンダフィルを注入してもよい。   According to such a method for manufacturing a wiring board, a reinforcing board provided with a capacitor is soldered to the back side of the semiconductor chip mounting portion of the multilayer board, but local stress may be generated in the multilayer board during cooling after soldering. And the flatness of the multilayer substrate is not impaired. Note that after the reinforcing substrate is soldered to the multilayer substrate, underfill may be injected into the gap between the reinforcing substrate and the multilayer substrate.

本発明の実施の形態について次の順序で説明する。
Ａ．配線基板１１０の構成：
Ｂ．多層基板の製造方法：
Ｃ．配線基板の製造方法：
Ｄ．その他の実施例： Embodiments of the present invention will be described in the following order.
A. Configuration of wiring board 110:
B. Multilayer substrate manufacturing method:
C. Wiring board manufacturing method:
D. Other examples:

Ａ．配線基板の構成：
図１は、第１実施例の配線基板１１０の平面図、図２は、その縦断面構造を示す構成図である。両図に示すように、この配線基板１１０は、コア層を有しない多層基板（以下、コアレス多層基板という）１２０の第一主表面ＭＰ１に、補強板としての４２アロイ製のスティフナー１３０が熱硬化樹脂により接着されている。スティフナー１３０は、その中心に開口部１３２が設けられており、この開口部１３２に半導体チップ１４０が、最終的に搭載される。コアレス多層基板１２０の第二主表面ＭＰ２側であって、半導体チップ１４０の取り付け箇所に対応した位置（裏面）には、補強基板として本実施例で採用したセラミック基板１５０が取り付けられている。 A. Wiring board configuration:
FIG. 1 is a plan view of a wiring board 110 according to the first embodiment, and FIG. 2 is a configuration diagram showing a longitudinal sectional structure thereof. As shown in both figures, in this wiring board 110, a 42 alloy stiffener 130 as a reinforcing plate is thermally cured on a first main surface MP1 of a multilayer board (hereinafter referred to as a coreless multilayer board) 120 having no core layer. Bonded with resin. The stiffener 130 is provided with an opening 132 at the center thereof, and the semiconductor chip 140 is finally mounted in the opening 132. On the second main surface MP2 side of the coreless multilayer substrate 120, the ceramic substrate 150 employed in the present embodiment is attached as a reinforcing substrate at a position (back surface) corresponding to the attachment location of the semiconductor chip 140.

セラミック基板１５０は、スティフナー１３０の開口部１３２より一回り（本実施例では、一辺当たり３から５ミリ程度）大きな形状を有する。セラミック基板１５０は、窒化アルミからなり、その表面に多数のコンデンサチップ１６０がハンダ付けされている。セラミック基板１５０のコンデンサチップ１６０の取り付け側とは反対側表面には、配線パターンおよびランドが設けられており、ランドにはハンダバンプ１５２が設けられている。このハンダバンプ１５２には、高融点ハンダが用いられており、リフロー炉を通すことで、コアレス多層基板１２０の第二主表面ＭＰ２にセラミック基板１５０はハンダ付けされ、両者の電気的な接続および機械的な取付が行なわれる。本実施例では、接続端子の一種であるハンダバンプを介して、補強基板（セラミック基板）１５０はコアレス多層基板１２０に取り付けられているが、機械的な強度を高めるためには、この接続端子の少なくとも一部が、ステイフナー１３０の開口部１３２より外側領域でコアレス多層基板１２０に取り付けられることが好ましい。換言するならば、コアレス多層基板１２０が補強基板１５０の外周の接続端子と接続される領域より内側に、補強板（ステイフナ）の開口部がある構成とすることが、配線基板１１０の機械的な強度を高める上では好ましい。もとより、接続端子の全てがスティフナー１３０の開口部１３２の外側領域でコアレス多層基板１２０にハンダ付けされている構成、開口部１３２の四つの辺の少なくとも一部では接続端子が開口部の内側でハンダ付けされている構成、電気的な接続端子とは別に設けられた固定用の端子を利用して補強基板１５０がコアレス多層基板１２０に取り付けられてる構成など、種々の構成が可能である。   The ceramic substrate 150 has a shape that is slightly larger than the opening 132 of the stiffener 130 (in this embodiment, about 3 to 5 mm per side). The ceramic substrate 150 is made of aluminum nitride, and a large number of capacitor chips 160 are soldered on the surface thereof. A wiring pattern and lands are provided on the surface of the ceramic substrate 150 opposite to the capacitor chip 160 mounting side, and solder bumps 152 are provided on the lands. A high melting point solder is used for the solder bump 152, and the ceramic substrate 150 is soldered to the second main surface MP2 of the coreless multilayer substrate 120 by passing through a reflow furnace. Installation is performed. In this embodiment, the reinforcing substrate (ceramic substrate) 150 is attached to the coreless multilayer substrate 120 via solder bumps which are a kind of connection terminals. However, in order to increase mechanical strength, at least these connection terminals are used. A part is preferably attached to the coreless multilayer substrate 120 in a region outside the opening 132 of the stiffener 130. In other words, the mechanical structure of the wiring board 110 is such that the coreless multilayer board 120 has an opening of a reinforcing plate (staff) inside the region where the coreless multilayer board 120 is connected to the connection terminals on the outer periphery of the reinforcing board 150. It is preferable for increasing the strength. Of course, all of the connection terminals are soldered to the coreless multilayer substrate 120 in the outer region of the opening 132 of the stiffener 130, and the connection terminals are soldered at the inner side of the opening on at least a part of the four sides of the opening 132. Various configurations such as a configuration in which the reinforcing substrate 150 is attached to the coreless multilayer substrate 120 by using a fixing terminal provided separately from the electrical connection terminal are possible.

かかる構成を備えた配線基板１１０には、最終的には、コアレス多層基板１２０の第一主表面ＭＰ１で、スティフナー１３０の開口部１３２の内側に、半導体チップ１４０が取り付けられる。半導体チップ１４０は、セラミック基板１５０をコアレス多層基板１２０にハンダ付けした高融点ハンダより低い溶融温度のハンダを用いたハンダバンプを用いて、コアレス多層基板１２０の第一主表面ＭＰ１にハンダ付けされる。   In the wiring substrate 110 having such a configuration, the semiconductor chip 140 is finally attached to the inside of the opening 132 of the stiffener 130 on the first main surface MP1 of the coreless multilayer substrate 120. The semiconductor chip 140 is soldered to the first main surface MP1 of the coreless multilayer substrate 120 using solder bumps using solder having a melting temperature lower than that of the high melting point solder that solders the ceramic substrate 150 to the coreless multilayer substrate 120.

この結果、セラミック基板１５０上のコンデンサチップ１６０と半導体チップ１４０とは、電気的に接続される。セラミック基板１５０に搭載されたコンデンサチップ１６０は、半導体チップ１４０にとっては、いわゆるデカップリングコンデンサとして機能する。コアレス多層基板１２０は、従来の厚いコア層を備えこの間をビア電極により導通をとっている基板と比べると、インダクタンスも極めて小さいので、デカップリングコンデンサの機能を十分に引き出すことができる。   As a result, the capacitor chip 160 and the semiconductor chip 140 on the ceramic substrate 150 are electrically connected. The capacitor chip 160 mounted on the ceramic substrate 150 functions as a so-called decoupling capacitor for the semiconductor chip 140. The coreless multilayer substrate 120 has a very small inductance as compared with a conventional substrate having a thick core layer that is electrically connected by a via electrode, so that the function of the decoupling capacitor can be fully exploited.

Ｂ．コアレス多層基板の製造方法：
コアレス多層基板１２０の製造方法は種々提案されているが、ここでは、金属箔を用いた製造方法について、図３ないし図６を用いて説明する。図３ないし図６は、製造工程を表す説明図である。工程Ｓ１〜Ｓ５は、最終的には金属箔密着体５を利用して取り除かれる支持基板２０上に、積層シート体１０を形成していく工程を示している。これらの工程Ｓ１〜Ｓ５は、周知のビルドアップ法等により行なうことができる。 B. Manufacturing method of coreless multilayer substrate:
Various methods for manufacturing the coreless multilayer substrate 120 have been proposed. Here, a manufacturing method using a metal foil will be described with reference to FIGS. 3 to 6. 3 to 6 are explanatory diagrams showing the manufacturing process. Steps S <b> 1 to S <b> 5 indicate steps of forming the laminated sheet body 10 on the support substrate 20 that is finally removed using the metal foil adhesion body 5. These steps S1 to S5 can be performed by a known build-up method or the like.

コアレス多層基板１２０を製造する場合、まず、製造時において材料を支持するための支持基板２０を用意し、図３（ａ）に工程Ｓ１として示すように、この支持基板２０上に、下地誘電体シート２１を形成する。支持基板２０は、下地誘電体シート２１が密着するものであれば特には限定されないが、例えばＦＲ−４等のガラスエポキシ基板（コア層を有する旧来のコア基板に用いられる材料）を用いることができる。また、下地誘電体シート２１も、特には限定されないが、例えば後述する第一誘電体シート１１と同材料（本実施例では、エポキシを主成分とする材料）により構成することができる。   When manufacturing the coreless multilayer substrate 120, first, the support substrate 20 for supporting the material at the time of manufacture is prepared, and the underlying dielectric is formed on the support substrate 20 as shown as step S1 in FIG. A sheet 21 is formed. The support substrate 20 is not particularly limited as long as the underlying dielectric sheet 21 is in close contact, but for example, a glass epoxy substrate such as FR-4 (a material used for an old core substrate having a core layer) is used. it can. Also, the base dielectric sheet 21 is not particularly limited, but can be made of, for example, the same material as that of the first dielectric sheet 11 described later (in this embodiment, a material mainly composed of epoxy).

工程Ｓ１で下地誘電体シート２１を形成した後、次に、図３（ｂ）に工程Ｓ２として示すように、下地誘電体シート２１の主表面上に、該主表面に包含されるよう、金属箔密着体５を配置する。この金属箔密着体５は、分離可能な２つの金属箔５ａ、５ｂが密着したものである。なお、金属箔密着体５は、下地誘電体シート２１が半硬化状態で、その主表面上に配置しても良い。半硬化状態の下地誘電体シート２１上に金属箔密着体５を配置すると、以降の工程で金属箔密着体５（下側金属箔５ａ）が下地誘電体シート２１から剥れない程度の密着性が得られやすくなる。また、金属箔密着体５は、例えば２つの銅箔を金属メッキ（例えばＣｒ）を介して密着させたものを用いることができる。このような金属箔密着体５に変わって、約１ｎｍ（ナノメートル）の有機剥離層にて接着されたもの（三井金属製MicroThin（商標））を使うことも可能である。この場合、約２５ｇｆ／ｃｍ程度のピール強度で剥がすことが可能である。   After forming the base dielectric sheet 21 in step S1, next, as shown as step S2 in FIG. 3B, a metal is included on the main surface of the base dielectric sheet 21 so as to be included in the main surface. The foil adhesion body 5 is disposed. This metal foil adhesion body 5 is one in which two separable metal foils 5a and 5b are in close contact. The metal foil adhesion body 5 may be disposed on the main surface of the base dielectric sheet 21 in a semi-cured state. When the metal foil adhesion body 5 is disposed on the semi-cured base dielectric sheet 21, the adhesiveness is such that the metal foil adhesion body 5 (lower metal foil 5 a) does not peel from the base dielectric sheet 21 in the subsequent steps. Becomes easier to obtain. In addition, as the metal foil adhesion body 5, for example, two copper foils adhered through metal plating (for example, Cr) can be used. Instead of such a metal foil adhesion body 5, it is also possible to use one adhered by an organic peeling layer of about 1 nm (nanometer) (MicroThin (trademark) manufactured by Mitsui Metals). In this case, it can be peeled off with a peel strength of about 25 gf / cm.

次に、図３（ｃ）に工程Ｓ３として示したように、金属箔密着体５が配置された位置を含む下地誘電体シート２１全体に対して、第一誘電体シート１１を形成する。この結果、第一誘電体シート１１は、金属箔密着体５（上側金属箔５ｂ）を覆うと共に、金属箔密着体５の周囲領域にて下地誘電体シート２１と密着して、金属箔密着体５を封止する。なお、誘電体シートの形成は、例えば周知の真空ラミネーション法を用いることができる。   Next, as shown as step S <b> 3 in FIG. 3C, the first dielectric sheet 11 is formed on the entire base dielectric sheet 21 including the position where the metal foil adhesion body 5 is disposed. As a result, the first dielectric sheet 11 covers the metal foil adhesion body 5 (upper metal foil 5b), and is in close contact with the base dielectric sheet 21 in the peripheral region of the metal foil adhesion body 5, whereby the metal foil adhesion body 5 is sealed. The dielectric sheet can be formed using, for example, a well-known vacuum lamination method.

次に、図４（ｄ）に工程Ｓ４として示したように、第一誘電体シート１１上に、第一導体層３１をパターン形成し、また第一誘電体シート１１に、該第一導体層３１と金属箔密着体５とを接続する第一ビア導体４１を形成する。導体層は、以下に説明する他の導体層３２，３３も含めて、例えば周知のセミアディティブ法により形成することができる。また、ビア導体は、例えば周知のフォトビアプロセスによりビア孔を形成し、該ビア孔を、上記セミアディティブ法における無電解メッキ、電解メッキによって充填することにより得ることができる。いずれにせよ、ドリルなどの機械的な手法ではなく、半導体製造プロセスと同様の光学的な手法により形成するので、微細加工が可能となり、導体層やビア導体は、極めて細微な大きさとすることができる。この結果、高密度実装が可能である。   Next, as shown in step S4 in FIG. 4D, the first conductor layer 31 is patterned on the first dielectric sheet 11, and the first conductor layer 31 is formed on the first dielectric sheet 11. A first via conductor 41 that connects 31 and the metal foil adhesion body 5 is formed. The conductor layer including other conductor layers 32 and 33 described below can be formed by, for example, a known semi-additive method. The via conductor can be obtained, for example, by forming a via hole by a known photo via process and filling the via hole by electroless plating or electrolytic plating in the semi-additive method. In any case, since it is formed not by a mechanical method such as a drill but by an optical method similar to the semiconductor manufacturing process, fine processing is possible, and the conductor layer and via conductor may be extremely fine. it can. As a result, high-density mounting is possible.

次に、第一誘電体シート１１（および第一導体層３１）上に、厚み４０μｍの第二誘電体シート１２を形成し加熱硬化させる。該第二誘電体シート１２内にビア導体４２を形成するとともに、該第二誘電体シート１２上に第二導体層３２を形成する。そして、同様の工程を繰り返して、第三、第四誘電体シート１３、１４、ビア導体４３、導体層３３を形成していき、図４に工程Ｓ５として示したように、多層の積層シート体１０を形成する。第四誘電体シート１４を形成した後、第三導体層３３に対応する位置でかつ後述するハンダパンプが形成される位置については、第四誘電体シート１４は取り除かれ、図４（ｅ）に示したように、開口１４ａが形成される。   Next, the second dielectric sheet 12 having a thickness of 40 μm is formed on the first dielectric sheet 11 (and the first conductor layer 31) and cured by heating. A via conductor 42 is formed in the second dielectric sheet 12 and a second conductor layer 32 is formed on the second dielectric sheet 12. Then, the same process is repeated to form the third and fourth dielectric sheets 13 and 14, the via conductors 43, and the conductor layers 33. As shown in step S5 in FIG. 10 is formed. After the fourth dielectric sheet 14 is formed, the fourth dielectric sheet 14 is removed at a position corresponding to the third conductor layer 33 and a later-described solder bump is formed, as shown in FIG. As described above, the opening 14a is formed.

以上説明した工程Ｓ１ないし工程Ｓ５により、下地誘電体シート２１の主表面上に、該主表面に包含されるよう配された金属箔密着体５と、該金属箔密着体５を包むよう形成され、かつ該金属箔密着体５の周囲領域にて下地誘電体シート２１と密着して該金属箔密着体５を封止する第一誘電体シート１１と、を有する積層シート体１０が形成される。   Through the steps S1 to S5 described above, the metal foil adhesion body 5 disposed so as to be included in the main surface and the metal foil adhesion body 5 are formed on the main surface of the base dielectric sheet 21. And a first dielectric sheet 11 that is in close contact with the base dielectric sheet 21 in a peripheral region of the metal foil adhesion body 5 and seals the metal foil adhesion body 5 is formed. .

なお、本実施形態では、積層シート体１０は、金属箔密着体５および４層の誘電体シート１１〜１４にて構成されているが、誘電体シートの層数はこれに限られることはない。第一ないし第四誘電体シート１１〜１４は、本実施例では、エポキシを主成分とする材料にて構成した。また、第一ないし第三導体層３１〜３３と第一ないし第三ビア導体４１〜４３は銅を主成分として構成することができる。   In addition, in this embodiment, although the lamination sheet body 10 is comprised by the metal foil adhesion body 5 and the dielectric sheet 11-14 of 4 layers, the number of layers of a dielectric sheet is not restricted to this. . The 1st thru | or 4th dielectric material sheets 11-14 were comprised with the material which has an epoxy as a main component in a present Example. The first to third conductor layers 31 to 33 and the first to third via conductors 41 to 43 can be composed of copper as a main component.

本実施形態では、積層シート体１０の上側の露出した主表面が、図２に示したコアレス多層基板１２０の第二主表面ＭＰ２となるように形成されている。したがって、積層シート体１０の上側主表面をなす誘電体シート１４は、コアレス多層基板１２０の第二主表面ＭＰ２上のソルダーレジスト層ＳＲとして機能する。またその開口１４ａ内に露出する導体層３３は、コアレス多層基板１２０において、ハンダバンプが形成される金属パッドとして機能する。なお、積層シート体１０の上下、何れの表面を、図２に示したコアレス多層基板１２０の第一、第二主表面ＭＰ１，ＭＰ２とするかは、自由である。積層シート体１０の図示上側表面を、第一種表面ＭＰ１とする場合には、上側主表面をなす誘電体シート１４に、半導体チップ１４０との接合用のハンダパンプが当接する金属パッドを形成すればよい。   In the present embodiment, the exposed main surface on the upper side of the laminated sheet body 10 is formed to be the second main surface MP2 of the coreless multilayer substrate 120 shown in FIG. Therefore, the dielectric sheet 14 forming the upper main surface of the laminated sheet body 10 functions as a solder resist layer SR on the second main surface MP2 of the coreless multilayer substrate 120. The conductor layer 33 exposed in the opening 14a functions as a metal pad on which solder bumps are formed in the coreless multilayer substrate 120. In addition, it is free whether the upper and lower surfaces of the laminated sheet body 10 are the first and second main surfaces MP1 and MP2 of the coreless multilayer substrate 120 shown in FIG. When the illustrated upper surface of the laminated sheet body 10 is the first type surface MP1, a metal pad with which a solder bump for bonding to the semiconductor chip 140 abuts is formed on the dielectric sheet 14 forming the upper main surface. Good.

次に、工程Ｓ５で得られた積層シート体１０から必要な部分を、コアレス多層基板１２０として取り出す工程について説明する。金属箔を引きはがすことでコアレス多層基板１２０を得るこの製造方法では、金属箔密着体５上の領域が、コアレス多層基板１２０となるべき配線積層部１００に相当する。そこで、図４（ｆ）に工程Ｓ６として示すように、配線積層部１００の周囲領域を除去し、図５に示したように、端面１０３を露出させる。   Next, a step of taking out a necessary part from the laminated sheet body 10 obtained in step S5 as the coreless multilayer substrate 120 will be described. In this manufacturing method of obtaining the coreless multilayer substrate 120 by peeling the metal foil, the region on the metal foil adhesion body 5 corresponds to the wiring laminated portion 100 to be the coreless multilayer substrate 120. Therefore, as shown in step S6 in FIG. 4F, the peripheral region of the wiring laminated portion 100 is removed, and the end face 103 is exposed as shown in FIG.

周囲領域を除去した後の状態を、図５に工程Ｓ７として示した。図５以下では、第一誘電体シート１１などは切断されていることから、以下の説明では、これらを第一誘電体層のように呼び、第一誘電体層１１ｘのように符号「ｘ」を付けて図示する。周囲領域の除去に際しては、配線積層部１００と周囲部との境界において、その下の下地誘電体シート２１及び支持基板２０ごと、例えばブレード刃等により切断する。このようにして、配線積層部１００の周囲領域とともに、支持基板２０及び下地誘電体シート２１のうちの該周囲部下にあたる領域も除去するようにすると、端面１０３の露出が容易である。なお、図３ないし図６では、説明の都合上、図示左右方向を寸詰まりに描いてあるが、実際には、図２に示したように、配線積層部１００は、スティフナー１３０の外形形状と略同一の大きさを備えており、第一ビア導体４１が形成されている区域の周辺は、スティフナー１３０に接着される領域が広がっている。   The state after the surrounding area is removed is shown as step S7 in FIG. In FIG. 5 and subsequent figures, the first dielectric sheet 11 and the like are cut. Therefore, in the following description, these are referred to as the first dielectric layer, and the symbol “x” is denoted as the first dielectric layer 11x. It is shown with an attached. When the peripheral region is removed, the lower dielectric sheet 21 and the support substrate 20 below the boundary between the wiring laminated portion 100 and the peripheral portion are cut by, for example, a blade blade. In this manner, when the region under the peripheral portion of the support substrate 20 and the base dielectric sheet 21 is removed together with the peripheral region of the wiring laminated portion 100, the end face 103 is easily exposed. In FIGS. 3 to 6, for convenience of explanation, the horizontal direction in the drawing is drawn in a tight manner. However, actually, as shown in FIG. 2, the wiring laminated portion 100 has the outer shape of the stiffener 130. The area where the first via conductors 41 are formed has an area where the stiffener 130 is bonded to the periphery of the area where the first via conductors 41 are formed.

次に、図５に工程Ｓ８として示したように、配線積層部１００を支持基板２０から、片方の金属箔（上側金属箔５ｂ）が付着した状態で、金属箔密着体５における２つの金属箔５ａ、５ｂの界面にて剥離する。   Next, as shown as step S8 in FIG. 5, the two metal foils in the metal foil adhesion body 5 with the wiring laminated portion 100 attached from the support substrate 20 to one metal foil (upper metal foil 5b). Peel at the interface between 5a and 5b.

こうして配線積層部１００を支持基板２０から剥離した後に、図６（ｉ）に工程Ｓ９として示したように、配線積層部１００の第一誘電体層１１ｘが構成する主表面に付着した金属箔５ｂを除去する。その後、図６（ｊ）に工程Ｓ１０として示したように、第一ビア導体４１の端面に金属端子８を形成する。以上の工程により、図１，図２に示したコアレス多層基板１２０が得られる。   After the wiring laminated portion 100 is peeled from the support substrate 20 in this way, the metal foil 5b attached to the main surface formed by the first dielectric layer 11x of the wiring laminated portion 100 is shown as step S9 in FIG. Remove. Thereafter, the metal terminal 8 is formed on the end face of the first via conductor 41 as shown in step S10 in FIG. Through the above steps, the coreless multilayer substrate 120 shown in FIGS. 1 and 2 is obtained.

工程Ｓ９において、金属箔５ｂの除去は、例えばエッチングにより行なうことができる。金属箔５ｂが除去された第一誘電体層１１ｘの主表面には、内部に第一ビア導体４１が露出したビア孔１１ａが現れる。第一ビア導体４１は、金属箔５ｂをエッチングにより除去する際、多少エッチングされるので、その端面がビア孔内（例えば、開口１１ａの近傍）に位置することになる。つまり、完成した配線基板は、コア基板を有さず、かつ両主表面が誘電体層にて構成され、高分子材料からなる誘電体層１１ｘ〜１４ｘと導体層３１ｘ〜３３ｘとが交互に積層され、第一主表面をなす第一誘電体層１１ｘに貫通形成されたビア孔１１ａ内に、該第一誘電体層１１ｘ直下の第一導体層３１ｘと接続されたビア導体４１が形成されてなるとともに、このビア導体４１は、第一主表面ＭＰ１側の端面がビア孔１１ａ内に位置してなり、この端面には、金属端子８が接続された構成となる。このように、ビア導体４１の端面がビア孔１１ａ内に位置すれば、例えばハンダからなる金属端子（ハンダバンプ）８の形成が容易となるうえ、接続信頼性も確保できる。なお、ビア導体４１の端面の、第一主表面ＭＰ１からの深さ位置をＤ、ビア孔の最大径をＷとしたとき、比Ｄ／Ｗが、値０．５以下となるよう設定すると、接続信頼性の点で更に好ましい。   In step S9, the metal foil 5b can be removed, for example, by etching. A via hole 11a in which the first via conductor 41 is exposed appears on the main surface of the first dielectric layer 11x from which the metal foil 5b has been removed. Since the first via conductor 41 is slightly etched when the metal foil 5b is removed by etching, its end face is located in the via hole (for example, in the vicinity of the opening 11a). That is, the completed wiring board does not have a core board, both main surfaces are constituted by dielectric layers, and dielectric layers 11x to 14x made of a polymer material and conductor layers 31x to 33x are alternately laminated. A via conductor 41 connected to the first conductor layer 31x immediately below the first dielectric layer 11x is formed in the via hole 11a formed through the first dielectric layer 11x forming the first main surface. In addition, the end surface of the via conductor 41 on the first main surface MP1 side is positioned in the via hole 11a, and the metal terminal 8 is connected to the end surface. Thus, if the end face of the via conductor 41 is located in the via hole 11a, the metal terminals (solder bumps) 8 made of, for example, solder can be easily formed, and connection reliability can be ensured. When the depth position of the end face of the via conductor 41 from the first main surface MP1 is D and the maximum diameter of the via hole is W, the ratio D / W is set to be 0.5 or less. More preferable in terms of connection reliability.

なお、上記の実施例では、工程９で下側金属箔５ｂをすべて除去したが、図７の工程Ｓ９ａおよび工程１０ａに示したように、金属箔５ｂの一部５ｘを残し、これを利用して金属端子８を形成することもできる。すなわち、配線積層部１００を支持基板２０から剥離した後に、該配線積層部１００の第一誘電体層１１ｘが形成された主表面に付着した金属箔５ｂを、第一ビア導体４１に対応した箇所を除いて選択的に除去し（工程Ｓ９ａ）、第一ビア導体４１と接続された部分の金属箔５ｘを残存させる。その上で、残存させた金属箔５ｘの上に金属端子８を形成する（工程Ｓ１０ａ）。かかる工程によっても、完成した配線基板では、コア基板を有さず、かつ両主表面が誘電体層にて構成されるよう、高分子材料からなる誘電体層１１ｘ〜１４ｘと導体層３１〜３３とが交互に積層され、第一主表面に、金属箔５ｘを一部として構成された金属端子８を備えた構成となる。   In the above embodiment, all the lower metal foil 5b is removed in step 9, but as shown in steps S9a and 10a of FIG. 7, a part 5x of the metal foil 5b is left and used. Thus, the metal terminal 8 can be formed. That is, the metal foil 5b attached to the main surface on which the first dielectric layer 11x of the wiring laminated portion 100 is formed after the wiring laminated portion 100 is peeled from the support substrate 20 is disposed at a location corresponding to the first via conductor 41. Are selectively removed (step S9a), and the metal foil 5x connected to the first via conductor 41 is left. Then, metal terminals 8 are formed on the remaining metal foil 5x (step S10a). Also in this process, the completed wiring board does not have a core board, and the dielectric layers 11x to 14x made of a polymer material and the conductor layers 31 to 33 so that both main surfaces are constituted by dielectric layers. Are alternately laminated, and the first main surface is provided with a metal terminal 8 formed by using the metal foil 5x as a part.

Ｃ．配線基板の製造方法：
次に、配線基板１１０全体の製造方法について簡略に説明する。図８は、配線基板１１０の製造方法を示す工程図である。図示するように、先ずコアレス多層基板１２０を製造する（工程Ｓ２００）。この製造方法は、既に詳しく説明した。 C. Wiring board manufacturing method:
Next, a method for manufacturing the entire wiring board 110 will be briefly described. FIG. 8 is a process diagram showing a method for manufacturing the wiring board 110. As shown in the drawing, the coreless multilayer substrate 120 is first manufactured (step S200). This manufacturing method has already been described in detail.

次に、セラミック基板１５０にコンデンサチップ１６０を高融点ハンダを用いてハンダ付けし、コンデンサチップ１６０搭載のセラミック基板１５０を製造する（工程Ｓ２１０）。このセラミック基板１５０のコンデンサチップ１６０搭載面とは反対側に、高融点ハンダによるハンダバンプを形成し（工程Ｓ２２０）、セラミック基板１５０をコアレス多層基板１２０の第二主表面ＭＰ２に配置し（工程Ｓ２３０）、接着剤などで仮止めしてから、高温リフロー炉に入れて、セラミック基板１５０をコアレス多層基板１２０に接合する（工程Ｓ２４０）。   Next, the capacitor chip 160 is soldered to the ceramic substrate 150 using a high melting point solder, and the ceramic substrate 150 mounted with the capacitor chip 160 is manufactured (step S210). Solder bumps made of high melting point solder are formed on the opposite side of the ceramic substrate 150 from the capacitor chip 160 mounting surface (step S220), and the ceramic substrate 150 is disposed on the second main surface MP2 of the coreless multilayer substrate 120 (step S230). After temporarily fixing with an adhesive or the like, the ceramic substrate 150 is joined to the coreless multilayer substrate 120 in a high temperature reflow furnace (step S240).

次に、こうしてセラミック基板１５０が接合されたコアレス多層基板１２０を、スティフナー１３０に熱硬化性接着を用いて貼付・固定する（工程Ｓ２５０）。具体的には、スティフナー１３０の裏面に熱硬化性接着剤を塗布した後、これをコアレス多層基板１２０の第一主表面ＭＰ１に載せ、減圧容器に入れて真空に引き、１５０℃まで加熱して、樹脂を硬化させるのである。最後に、コアレス多層基板１２０の第一主表面ＭＰ１の所定の位置に、半導体チップ１４０を搭載し、低温リフロー炉に入れて、半導体チップ１４０をコアレス多層基板１２０に接合する（工程Ｓ２６０）。以上の工程により、配線基板１１０が得られる。なお、半導体チップ１４０は、ワイヤボンディングなどの手法により、コアレス多層基板１２０の端子と接続しても良い。   Next, the coreless multilayer substrate 120 to which the ceramic substrate 150 is bonded in this way is pasted and fixed to the stiffener 130 using thermosetting adhesive (step S250). Specifically, after a thermosetting adhesive is applied to the back surface of the stiffener 130, the thermosetting adhesive is placed on the first main surface MP1 of the coreless multilayer substrate 120, placed in a decompression vessel, evacuated, and heated to 150 ° C. The resin is cured. Finally, the semiconductor chip 140 is mounted at a predetermined position on the first main surface MP1 of the coreless multilayer substrate 120, and is placed in a low-temperature reflow furnace to join the semiconductor chip 140 to the coreless multilayer substrate 120 (step S260). The wiring board 110 is obtained through the above steps. The semiconductor chip 140 may be connected to the terminals of the coreless multilayer substrate 120 by a technique such as wire bonding.

こうして得られた配線基板１１０は、コアレス多層基板１２０を、スティフナー１３０とセラミック基板１５０とで、補強した形になり、特にスティフナー１３０の開口部１３２をセラミック基板１５０が覆うので、製造時の熱サイクルによって発生した応力により、コアレス多層基板１２０が歪んだり内部の導体層３１〜３３などにクラックが生じると言ったことがない。こうした応力は、
（１）コアレス多層基板１２０の第二種表面ＭＰ２にセラミック基板１５０をハンダ付けした後の冷却時、
（２）熱硬化樹脂により接着したスティフナー１３０の温度が低下するとき
などに発生する。 The wiring board 110 thus obtained has a shape in which the coreless multilayer board 120 is reinforced with the stiffener 130 and the ceramic board 150, and in particular, the ceramic board 150 covers the opening 132 of the stiffener 130. It has never been said that the coreless multilayer substrate 120 is distorted or cracks are formed in the internal conductor layers 31 to 33 due to the stress generated by. These stresses are
(1) During cooling after soldering the ceramic substrate 150 to the second-type surface MP2 of the coreless multilayer substrate 120,
(2) Occurs when the temperature of the stiffener 130 bonded by the thermosetting resin decreases.

本実施例で用いたコアレス多層基板１２０の誘電体シートの線熱膨張率は約３０ｐｐｍ／℃である。従って、上記（１）（２）の何れのケースでも、線熱膨張係数が４．４ｐｐｍ程度の窒化アルミを用いたセラミック基板１５０の収縮量や、線熱膨張係数が約４．３ｐｐｍ程度の４２アロイを用いたスティフナー１３０の収縮量は、コアレス多層基板１２０の収縮量よりかなり小さい。しかし、コアレス多層基板１２０はスティフナー１３０に広い面積で接着されており、かつスティフナー１３０の開口部１３２をセラミック基板１５０が覆っていることから、コアレス多層基板１２０の変形や反りは抑制される。従って、コアレス多層基板１２０内部の導体層に応力がかかってクラックが生じるといったこともない。   The linear thermal expansion coefficient of the dielectric sheet of the coreless multilayer substrate 120 used in this example is about 30 ppm / ° C. Therefore, in any case of the above (1) and (2), the shrinkage amount of the ceramic substrate 150 using aluminum nitride having a linear thermal expansion coefficient of about 4.4 ppm, or the linear thermal expansion coefficient of about 42 ppm. The shrinkage amount of the stiffener 130 using the alloy is considerably smaller than the shrinkage amount of the coreless multilayer substrate 120. However, since the coreless multilayer substrate 120 is bonded to the stiffener 130 in a wide area and the ceramic substrate 150 covers the opening 132 of the stiffener 130, deformation and warpage of the coreless multilayer substrate 120 are suppressed. Therefore, the conductor layer in the coreless multilayer substrate 120 is not stressed and cracks are not generated.

Ｄ．その他の実施例：
上記の実施例では、セラミック基板１５０には、複数個のコンデンサチップ１６０を搭載したが、セラミック基板１５０の内部に誘電体を挟持するように複数の内部電極を形成し、内部電極を一つおきに、セラミック基板１５０を厚み方向に貫通する第１の電極と第２の電極に接続し、セラミック基板全体を一つのセラミックコンデンサとして形成したものを用いてもよい。この場合の配線基板３１０の構造を、断面である図９に示した。この場合、セラミック基板３５０は、コンデンサはセラミック基板３５０の内部に形成されるので、大容量化が可能であり、かつ半導体チップ１４０までの距離を更に短くできるという利点が得られる。また、配線基板３１０の下面にコンデンサチップが飛び出すこともなく、プリント基板などへの実装が容易になるという利点も得られる。なお、補強基板は、セラミック基板に限られるものではなく、内部にコンデンサを内蔵したオーガニック基板などによっても実現することができる。また、こうしたオーガニック基板を採用した場合、コンデンサを形成するセラミック基板や金属板などを内蔵させ、基板全体の剛性を高めて、補強基板としての機能を強化することも望ましい。 D. Other examples:
In the above embodiment, a plurality of capacitor chips 160 are mounted on the ceramic substrate 150. However, a plurality of internal electrodes are formed so that a dielectric is sandwiched inside the ceramic substrate 150, and every other internal electrode is formed. Alternatively, the ceramic substrate 150 may be connected to the first electrode and the second electrode penetrating in the thickness direction, and the entire ceramic substrate may be formed as one ceramic capacitor. The structure of the wiring board 310 in this case is shown in FIG. In this case, since the capacitor is formed inside the ceramic substrate 350, the ceramic substrate 350 can be increased in capacity and can be further reduced in distance to the semiconductor chip 140. Further, there is an advantage that the capacitor chip does not protrude from the lower surface of the wiring board 310, and mounting on a printed circuit board becomes easy. Note that the reinforcing substrate is not limited to a ceramic substrate, and can be realized by an organic substrate with a built-in capacitor. When such an organic substrate is adopted, it is also desirable to incorporate a ceramic substrate, a metal plate, or the like that forms a capacitor to enhance the rigidity of the entire substrate and enhance the function as a reinforcing substrate.

以上本発明の実施例について説明したが、本発明はこうした実施例に何ら限定されるものではなく、発明の要旨を変更しない範囲内において種々なる態様で実施可能である。例えば、セラミック基板１５０とコアレス多層基板１２０との接続はハンダ付けではなく、銅ペーストを利用した接続でもよい。この場合、銅ペーストを装着したプリプレグを用いることも好適である。ハンダ付け後においては、アンダーフィル剤を用いても差し支えない。更に、異方導電性ゴムなどを用いて両者の接合を図ることも差し支えない。また、コアレス多層基板１２０は、金属箔密着体を用いた製造方法に代えて、旧来の金属板上にビルドアップし、エッチングなどで金属板を除去する製造方法、あるいは内層のコア材の両側にビルドアップしてからセンターで分離する製造方法、など種々の製造方法が採用可能である。補強板であるスティフナーとしては上記の実施例では、４２アロイを用いたが、３６アロイや場合によっては銅などを用いることも可能である。もとよりセラミック製の補強板を用いてもよい。   As mentioned above, although the Example of this invention was described, this invention is not limited to such an Example at all, In the range which does not change the summary of invention, it can implement in various aspects. For example, the connection between the ceramic substrate 150 and the coreless multilayer substrate 120 may be a connection using copper paste instead of soldering. In this case, it is also preferable to use a prepreg equipped with a copper paste. After soldering, an underfill agent may be used. Further, it is possible to join the two using anisotropic conductive rubber or the like. In addition, the coreless multilayer substrate 120 is built on an old metal plate instead of the manufacturing method using the metal foil adhesion body, and the manufacturing method in which the metal plate is removed by etching or the like, or on both sides of the inner core material. Various manufacturing methods such as a manufacturing method in which build-up and separation at the center can be employed. As the stiffener as a reinforcing plate, 42 alloy is used in the above embodiment, but 36 alloy or copper may be used depending on the case. Of course, a ceramic reinforcing plate may be used.

実施例の配線基板１１０の形状を示す平面図である。It is a top view which shows the shape of the wiring board 110 of an Example. 実施例の配線基板１１０の形状を示す縦断面図である。It is a longitudinal cross-sectional view which shows the shape of the wiring board 110 of an Example. コアレス多層基板１２０の製造工程Ｓ１ないしＳ３を示す説明図である。FIG. 6 is an explanatory diagram showing manufacturing steps S1 to S3 of the coreless multilayer substrate 120. コアレス多層基板１２０の製造工程Ｓ４ないしＳ６を示す説明図である。5 is an explanatory diagram showing manufacturing steps S4 to S6 of the coreless multilayer substrate 120. FIG. コアレス多層基板１２０の製造工程Ｓ７およびＳ８を示す説明図である。It is explanatory drawing which shows manufacturing process S7 and S8 of the coreless multilayer substrate 120. FIG. コアレス多層基板１２０の製造工程Ｓ９およびＳ１０を示す説明図である。It is explanatory drawing which shows manufacturing process S9 and S10 of the coreless multilayer substrate 120. FIG. コアレス多層基板１２０の他の製造工程Ｓ９ａおよびＳ１０ａを示す説明図である。It is explanatory drawing which shows other manufacturing process S9a and S10a of the coreless multilayer substrate 120. 配線基板１１０の製造工程を示す工程図である。5 is a process diagram showing a manufacturing process of the wiring substrate 110. FIG. 配線基板３１０の他の実施例を示す縦断面図である。It is a longitudinal cross-sectional view which shows the other Example of the wiring board 310. FIG.

符号の説明Explanation of symbols

５…金属箔密着体
５ａ…下側金属箔
５ｂ…上側金属箔
８…金属端子
１０…積層シート体
１１〜１４…誘電体シート
１１ｘ〜１４ｘ…誘電体層
１１ａ…ビア孔
１１ａ…開口
１４ａ…開口
２０…支持基板
２１…下地誘電体シート
３１〜３３…導体層
４１〜４３…ビア導体
１００…配線積層部
１０３…端面
１１０…配線基板
１２０…コアレス多層基板
１３０…スティフナー
１３２…開口部
１４０…半導体チップ
１５０…セラミック基板
１５２…ハンダバンプ
１６０…コンデンサチップ 5 ... Metal foil adhesion body 5a ... Lower metal foil 5b ... Upper metal foil 8 ... Metal terminal 10 ... Laminated sheet body 11-14 ... Dielectric sheet 11x-14x ... Dielectric layer 11a ... Via hole 11a ... Opening 14a ... Opening DESCRIPTION OF SYMBOLS 20 ... Support substrate 21 ... Base dielectric sheet 31-33 ... Conductor layer 41-43 ... Via conductor 100 ... Wiring laminated part 103 ... End surface 110 ... Wiring board 120 ... Coreless multilayer substrate 130 ... Stiffener 132 ... Opening 140 ... Semiconductor chip 150 ... Ceramic substrate 152 ... Solder bump 160 ... Capacitor chip

Claims (8)

半導体チップ取り付け用の開口部を備えた補強板に、コア層を有しない多層基板が装着された配線基板であって、
前記多層基板の前記半導体チップの取り付け箇所裏側に、コンデンサを備え、前記開口部を覆う大きさの補強基板を取り付けた配線基板。 A wiring board in which a multilayer board without a core layer is mounted on a reinforcing plate having an opening for mounting a semiconductor chip,
A wiring board comprising a capacitor and a reinforcing board having a size covering the opening on the back side of the multilayer chip where the semiconductor chip is attached. 前記補強基板は、少なくとも前記多層基板より剛性が高い請求項１記載の配線基板。   The wiring board according to claim 1, wherein the reinforcing substrate has higher rigidity than at least the multilayer substrate. 請求項１記載の配線基板であって、
前記補強板は、前記多層基板より小さな熱膨張係数の材料からなり、
前記補強基板は、前記多層基板より前記補強板の熱膨張係数に近似の材料からなる
配線基板。 The wiring board according to claim 1,
The reinforcing plate is made of a material having a smaller thermal expansion coefficient than the multilayer substrate,
The wiring board is made of a material closer to the thermal expansion coefficient of the reinforcing plate than the multilayer board. 前記補強板は、４２アロイまたは３６アロイである請求項３記載の配線基板。   The wiring board according to claim 3, wherein the reinforcing plate is a 42 alloy or a 36 alloy. 前記補強基板には、コンデンサチップが搭載された請求項１記載の配線基板。   The wiring board according to claim 1, wherein a capacitor chip is mounted on the reinforcing board. 前記補強基板は、コンデンサを内蔵した請求項１記載の配線基板。   The wiring board according to claim 1, wherein the reinforcing board includes a capacitor. 前記補強基板は、セラミック基板である請求項１ないし請求項６のいずれか記載の配線基板。   The wiring board according to claim 1, wherein the reinforcing substrate is a ceramic substrate. コア層を有しない多層基板を用いた配線基板の製造方法であって、
半導体チップ取り付け用の開口部を備えた補強板に前記多層基板を取り付け、
コンデンサを備えており前記開口部を覆う大きさの補強基板を、前記多層基板の前記半導体チップの取り付け箇所裏側にハンダ付けする
配線基板の製造方法。 A method for manufacturing a wiring board using a multilayer board having no core layer,
Attaching the multilayer substrate to a reinforcing plate having an opening for attaching a semiconductor chip,
A method of manufacturing a wiring board, comprising: mounting a reinforcing substrate having a capacitor and covering the opening to a back side of the multilayer chip where the semiconductor chip is attached.
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