JP2005301665A - Data processor and data processing method - Google Patents
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Abstract
Description
本発明は、データ処理装置、及び、このデータ処理装置におけるデータ処理方法に関する。 The present invention relates to a data processing device and a data processing method in the data processing device.
装置内部でデータを転送する方法として、DMA(Direct Memory Access)方式が知られている。また、DMA方式によってメモリからデータを転送する際に演算処理を行う演算処理付DMA方式が知られている(例えば、特許文献1参照。)。
以下、従来の演算処理付DMA方式について、図8及び図9を参照して説明する。
図8に示すデータ処理装置3は、従来の演算処理付DMA方式によりデータを転送する装置の一例であり、入力メモリエリア31内のデータを順次処理部30によって演算処理し、出力メモリエリア32に出力するものである。
Hereinafter, a conventional DMA system with arithmetic processing will be described with reference to FIGS.
A
処理部30の処理実行部30aは、入力インタフェース30bから入力される処理対象データAin,Bin,Cin,Dinを演算処理して、Aout,Bout,Cout,Doutを出力する。処理部30は、処理対象データAin,Bin,Cin,Dinが入力される入力インタフェース30bと、処理実行部30aの処理により生成される出力データAout,Bout,Cout,Doutを出力する出力インタフェース30cとを備える。
The
入力メモリエリア31には、処理実行部30aによる処理の複数回分に相当する処理対象データが格納され、これら複数回分の処理対象データは、いずれも、入力インタフェース30bにおける入力フォーマットに合わせて、Ain,Bin,Cin,Dinの順に4個のデータが一組となっている。
また、出力メモリエリア32には、処理実行部30aによる複数回の処理によって出力されたデータが、いずれも、出力インタフェース30cから出力されたフォーマットの通り、すなわちAout,Bout,Cout,Doutの順に格納される。
In the
Further, in the
つまり、入力メモリエリア31及び出力メモリエリア32におけるデータのフォーマットは、処理部30の入出力フォーマットに適合している。入力メモリエリア31における処理対象データのフォーマットが、処理部30の入力フォーマットと異なっている場合は、図9に示すようにフォーマットを変換する処理が必要になる。
That is, the data format in the
図9に示す入力メモリエリア31においては、処理対象データAin[0],Bin[0],Cin[0],Din[0],…が、入力インタフェース30bに入力されるフォーマットは異なり、Bin[0],Din[0],Ain[0],Cin[0],…のように並んでいる。
この場合、いったん入力メモリエリア31に格納された処理対象データを、入力インタフェース30bの入力フォーマットに合わせて並べ替える処理を実行し、並べ替えたデータを順次入力メモリエリア31から入力インタフェース30bに出力していた。
In the
In this case, the processing target data once stored in the
このように、従来の演算処理付DMA方式では、処理対象データのフォーマットを、予め、演算処理を実行する処理部の入力フォーマットに合わせておく必要があった。また、上記処理部による演算処理によって出力される出力データは、出力フォーマットの通りにメモリエリアに格納されていた。つまり処理対象データ及び出力データのフォーマットが、処理部30における入出力フォーマットの制約を受けるという問題があった。
As described above, in the conventional DMA system with arithmetic processing, the format of the processing target data needs to be matched with the input format of the processing unit that executes arithmetic processing in advance. The output data output by the arithmetic processing by the processing unit is stored in the memory area according to the output format. That is, there is a problem that the format of the processing target data and the output data is restricted by the input / output format in the
また、処理部30における入力フォーマットとは異なるフォーマットのデータを転送・処理する場合、予めデータフォーマットを変換しておく等の処理が必要になり、処理の負荷が増す上に、高速なデータ転送を妨げるおそれがあるという問題があった。
In addition, when data in a format different from the input format in the
そこで、本発明の目的は、演算処理付DMA方式において、演算処理の入出力フォーマットに制限されることなく、任意のデータフォーマットのデータを処理できるようにすることである。 Therefore, an object of the present invention is to enable processing of data in an arbitrary data format without being limited to the input / output format of arithmetic processing in the DMA system with arithmetic processing.
上記の目的を達成するために、本発明は、次のような特徴を備えている。なお、次に示す説明中、括弧書きにより実施の形態に対応する構成を一例として示す。符号等は、後述する図面参照符号等である。 In order to achieve the above object, the present invention has the following features. In the following description, a configuration corresponding to the embodiment is shown as an example in parentheses. Reference numerals and the like are reference numerals for drawings to be described later.
本発明のデータ処理装置は、処理対象データを演算処理する演算処理手段(例えば、演算処理部15)と、メモリ(例えば、メモリ22)内の処理対象データをDMA転送する処理対象データ転送手段(例えば、入力用DMA装置11)と、前記処理対象データ転送手段により転送される処理対象データを一時的に格納する第1の記憶手段(例えば、入力レジスタ12)と、前記第1の記憶手段から、少なくとも前記演算処理手段による1回の処理に必要な処理対象データを読み出し、読み出した処理対象データを前記演算処理手段の入力フォーマットに適合する状態で前記演算処理手段へ入力する入力フォーマット変換手段(例えば、フォーマット変換部14)とを備えることを特徴とする。 The data processing apparatus according to the present invention includes an arithmetic processing unit (for example, the arithmetic processing unit 15) that performs arithmetic processing on processing target data, and a processing target data transfer unit (for example, a DMA transfer of processing target data in a memory (for example, the memory 22)). For example, from the input DMA device 11), the first storage means (for example, the input register 12) for temporarily storing the processing target data transferred by the processing target data transfer means, and the first storage means , Input format conversion means for reading at least processing target data required for one processing by the arithmetic processing means, and inputting the read processing target data to the arithmetic processing means in a state suitable for the input format of the arithmetic processing means ( For example, a format conversion unit 14) is provided.
また、本発明において、前記第1の記憶手段に記憶された処理対象データの配列順序を定める設定テーブルを保持する設定テーブル保持手段(例えば、入力用ピックアップテーブル部13)をさらに備え、前記入力フォーマット変換手段が、前記第1の記憶手段に記憶された処理対象データを、前記設定テーブル保持手段により保持される設定テーブルに定められた配列順序に従って並べ、前記演算処理手段へ入力する構成としても良い。 The present invention further comprises setting table holding means (for example, an input pickup table section 13) for holding a setting table for determining the arrangement order of the processing target data stored in the first storage means. The conversion unit may arrange the processing target data stored in the first storage unit according to the arrangement order defined in the setting table held by the setting table holding unit, and input the data to the arithmetic processing unit. .
また、本発明において、前記設定テーブル保持手段に保持される設定テーブルが、前記第1の記憶手段に記憶された複数のデータのうち、特定の複数のデータと、これら特定の複数のデータの配列順序とを定めるものであって、前記入力フォーマット変換手段が、前記設定テーブル保持手段に保持される設定テーブルを参照し、当該設定テーブルに定められた特定の複数のデータを前記第1の記憶手段から読み出して、当該設定テーブルに定められた配列順序に従って並べて前記演算処理手段へ入力する構成としても良い。 In the present invention, the setting table held in the setting table holding unit includes a plurality of specific data among a plurality of data stored in the first storage unit and an arrangement of the specific plurality of data. The input format conversion means refers to the setting table held in the setting table holding means, and the first storage means stores a plurality of specific data set in the setting table. It is good also as a structure which reads out from and arranges according to the arrangement | sequence order defined in the said setting table, and inputs into the said arithmetic processing means.
また、本発明において、前記演算処理手段から出力される出力データを、所定のフォーマットに従って並べる出力フォーマット変換手段(例えば、フォーマット変換部17)と、前記出力フォーマット変換手段により並べられた出力データを一時的に格納する第2の記憶手段(例えば、出力レジスタ18)と、前記第2の記憶手段に記憶された出力データを前記メモリにDMA転送する出力データ転送手段(例えば、出力用DMA装置19)と、をさらに備える構成としても良い。 In the present invention, the output data output from the arithmetic processing means is arranged in accordance with a predetermined format. For example, the output format conversion means (for example, the format conversion section 17) and the output data arranged by the output format conversion means are temporarily stored. Second storage means (for example, output register 18) for storing the output data, and output data transfer means (for example, output DMA device 19) for DMA-transferring the output data stored in the second storage means to the memory It is good also as a structure further equipped with these.
また、本発明のデータ処理方法は、メモリ(例えば、メモリ22)内の処理対象データをDMA転送するとともに、演算処理手段(例えば、演算処理部15)によって演算処理するデータ処理方法であって、前記メモリから転送される処理対象データを第1の記憶手段(例えば、入力レジスタ12)に一時的に格納し、前記第1の記憶手段から、少なくとも前記演算処理手段による1回の処理に必要な処理対象データを読み出し、読み出した処理対象データを前記演算処理手段の入力フォーマットに適合する状態で前記演算処理手段へ入力することを特徴とする。 Further, the data processing method of the present invention is a data processing method in which processing target data in a memory (for example, the memory 22) is DMA-transferred and arithmetic processing is performed by an arithmetic processing means (for example, the arithmetic processing unit 15). Data to be processed transferred from the memory is temporarily stored in a first storage means (for example, the input register 12), and is necessary for at least one process by the arithmetic processing means from the first storage means. The processing target data is read out, and the read processing target data is input to the arithmetic processing unit in a state suitable for the input format of the arithmetic processing unit.
本発明によれば、メモリ内の処理対象データを処理対象データ転送手段によってDMA転送し、演算処理手段によって処理対象データを演算処理する場合に、転送手段により転送される処理対象データを第1の記憶手段に一時的に格納し、入力フォーマット変換手段により、第1の記憶手段から少なくとも演算処理手段による1回の処理に必要な処理対象データを読み出し、読み出した処理対象データを演算処理手段の入力フォーマットに適合する状態で演算処理手段へ入力するので、メモリからDMA転送される処理対象データのフォーマットがどのようなフォーマットであっても、演算処理手段には、当該演算処理手段の入力フォーマットに適した処理対象データが入力される。これにより、演算処理の入力フォーマットに関係なく、様々なフォーマットのデータを処理対象として演算処理付DMA転送を実行することが可能になる。 According to the present invention, when the processing target data in the memory is DMA-transferred by the processing target data transfer unit, and the processing target data is arithmetically processed by the arithmetic processing unit, the processing target data transferred by the transfer unit is the first data Temporarily stored in the storage means, the input format conversion means reads from the first storage means at least processing target data necessary for the processing by the arithmetic processing means, and the read processing target data is input to the arithmetic processing means. Since the data is input to the arithmetic processing means in conformity with the format, the arithmetic processing means is suitable for the input format of the arithmetic processing means regardless of the format of the data to be processed that is DMA-transferred from the memory. Processed data is input. This makes it possible to execute DMA transfer with arithmetic processing on data in various formats regardless of the input format of arithmetic processing.
また、本発明において、第1の記憶手段に記憶された処理対象データの配列順序を定める設定テーブルを設定テーブル保持手段によって保持し、入力フォーマット変換手段が、第1の記憶手段に記憶された処理対象データを、設定テーブル保持手段により保持される設定テーブルに定められた配列順序に従って並べ、演算処理手段へ入力する構成とした場合、入力フォーマット変換手段は、設定テーブルを参照しながら第1の記憶手段に記憶された処理対象データを読み出して並べれば良い。従って、メモリから転送される処理対象データのフォーマットと、演算処理手段の入力フォーマットに合わせた設定テーブルを保持しておくだけで、様々なフォーマットのデータに対応できる。さらに、処理対象の全データについてフォーマットを一括変換する等の処理を実行する場合に比べ、処理の負荷が小さく、極めて高速に処理を行うことができるので、DMA転送の処理速度を損なうことなく様々なフォーマットのデータを処理できる。 In the present invention, the setting table for determining the arrangement order of the processing target data stored in the first storage means is held by the setting table holding means, and the input format conversion means is the process stored in the first storage means. When the target data is arranged according to the arrangement order defined in the setting table held by the setting table holding means and is input to the arithmetic processing means, the input format conversion means refers to the setting table and stores the first memory The processing target data stored in the means may be read and arranged. Therefore, it is possible to deal with data in various formats by simply holding a setting table that matches the format of the processing target data transferred from the memory and the input format of the arithmetic processing means. Furthermore, the processing load is small and processing can be performed at a very high speed compared to the case where processing such as batch conversion of the format of all data to be processed is performed, so that various processing can be performed without impairing the DMA transfer processing speed. Can process data in various formats.
また、本発明において、設定テーブル保持手段に保持される設定テーブルが、第1の記憶手段に記憶された複数のデータのうち、特定の複数のデータと、これら複数のデータの配列順とを定めるものであって、入力フォーマット変換手段が、設定テーブル保持手段に保持される設定テーブルを参照し、当該設定テーブルに定められた特定の複数のデータを第1の記憶手段から読み出して、当該設定テーブルに定められた順序に並べて演算処理手段へ入力する構成とした場合、入力フォーマット変換手段は、第1の記憶手段に格納された特定のデータを読み出し、並べ替える処理を行うので、第1の記憶手段に格納されたデータを1回ずつ読み出しても、1個のデータを複数回にわたって読み出しても、処理に要する時間や手順は全く変化しない。すなわち、同一内容の複数のデータが演算処理手段によって処理される場合に、第1の記憶手段には当該データを1個だけ記憶させておき、入力フォーマット変換手段によって、当該データを複数回読み出すようにすれば、第1の記憶手段に記憶すべきデータの量を圧縮できる。これにより、処理速度を全く損なうことなくデータ量を圧縮できるという効果が得られる。 In the present invention, the setting table held in the setting table holding unit determines a plurality of specific data among the plurality of data stored in the first storage unit and the arrangement order of the plurality of data. The input format conversion means refers to the setting table held in the setting table holding means, reads a plurality of specific data defined in the setting table from the first storage means, and sets the setting table. When the input format conversion unit reads the specific data stored in the first storage unit and rearranges it, the input data is converted to the first storage unit. Whether the data stored in the means is read once or when one piece of data is read multiple times, the time and procedure required for the process do not change at all. . That is, when a plurality of data having the same contents are processed by the arithmetic processing means, only one piece of the data is stored in the first storage means, and the data is read out a plurality of times by the input format conversion means. If so, the amount of data to be stored in the first storage means can be compressed. As a result, it is possible to compress the amount of data without any loss in processing speed.
また、本発明において、出力フォーマット変換手段によって、演算処理手段から出力される出力データを所定のフォーマットに従って並べ、並べられた出力データを第2の記憶手段に一時的に格納し、第2の記憶手段に記憶された出力データを出力データ転送手段によってメモリにDMA転送する構成とした場合、演算処理手段による処理後に出力される出力データを、演算処理手段の出力フォーマットとは異なるフォーマットに並べ替えて、メモリに転送することが可能となるので、出力データを様々なフォーマットで得ることができる。 In the present invention, the output data output from the arithmetic processing means is arranged in accordance with a predetermined format by the output format conversion means, the arranged output data is temporarily stored in the second storage means, and the second storage When the output data stored in the means is DMA-transferred to the memory by the output data transfer means, the output data output after the processing by the arithmetic processing means is rearranged into a format different from the output format of the arithmetic processing means. Since the data can be transferred to the memory, the output data can be obtained in various formats.
以下、本発明の実施の形態を図面に基づき説明する。
図1は、本発明の実施の形態におけるデータ処理装置1の機能的構成を示すブロック図である。図1に示すようにデータ処理装置1は、シーケンス制御部10、入力用DMA装置11、入力レジスタ12、入力用ピックアップテーブル部13、フォーマット変換部14、演算処理部15、出力用ピックアップテーブル部16、フォーマット変換部17、出力レジスタ18及び出力用DMA装置19の各部を備えて構成される。
また、データ処理装置1のシーケンス制御部10、入力用DMA装置11及び出力用DMA装置19の各部はバス20に接続され、バス20を介して、CPU(Central Processing Unit)21及びメモリ22との間でデータを送受信する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a functional configuration of a
Each unit of the
シーケンス制御部10は、CPU21から入力される制御信号に従って、データ処理装置1の各部を制御する。すなわち、シーケンス制御部10は、入力用DMA装置11及び出力用DMA装置19を制御して、メモリ22との間でDMA方式によるデータの転送を実行させる。また、シーケンス制御部10は、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16を制御して、ピックアップテーブルを選択するためのカウンタのリセット等を行う。
The
入力用DMA装置11は、シーケンス制御部10の制御に従って、バス20を介してメモリ22から処理対象データを読み出して入力レジスタ12に格納する。
入力レジスタ12は、入力用DMA装置11から入力される処理対象データを一時的に格納するバッファメモリである。
The
The input register 12 is a buffer memory that temporarily stores processing target data input from the
入力用ピックアップテーブル部13は、フォーマット変換部14により参照される複数のピックアップテーブルを格納する。入力用ピックアップテーブル部13は、格納したピックアップテーブルを選択するためのカウンタ(図示略)を備え、フォーマット変換部14によってピックアップテーブルが参照される毎にカウンタをインクリメント(+1)する。
フォーマット変換部14は、入力用ピックアップテーブル部13内のカウンタ(図示略)のカウント値に基づいて、入力用ピックアップテーブル部13に格納されたピックアップテーブルを参照し、このピックアップテーブルに従って入力レジスタ12内の処理対象データを読み出し、演算処理部15へ出力する。
The input
The
演算処理部15は、フォーマット変換部14から入力された処理対象データを演算処理して出力データを生成し、フォーマット変換部17へ出力する。
出力用ピックアップテーブル部16は、フォーマット変換部17により参照される複数のピックアップテーブルを格納する。出力用ピックアップテーブル部16は、格納したピックアップテーブルを選択するためのカウンタ(図示略)を備え、フォーマット変換部17によってピックアップテーブルが参照される毎にカウンタをインクリメント(+1)する。
フォーマット変換部17は、出力用ピックアップテーブル部16内のカウンタ(図示略)のカウント値に基づいて、出力用ピックアップテーブル部16に格納されたピックアップテーブルを参照し、このピックアップテーブルに従って、演算処理部15から出力される出力データを出力レジスタ18に出力する。
The
The output
The
出力レジスタ18は、フォーマット変換部17から入力される出力データを一時的に格納するバッファメモリである。
出力用DMA装置19は、シーケンス制御部10の制御に従って出力レジスタ18に格納された出力データを読み出し、バス20を介してメモリ22に出力する。
The
The
図2は、入力用ピックアップテーブル部13に格納されるピックアップテーブルの構成例を模式的に示す図である。
図2に示すように、入力用ピックアップテーブル部13には複数のテーブルが格納され、各ピックアップテーブルを識別するためのピックアップインデックスが付されている。
FIG. 2 is a diagram schematically illustrating a configuration example of a pickup table stored in the input
As shown in FIG. 2, a plurality of tables are stored in the input
各ピックアップテーブルには、入力レジスタ12におけるアドレスが所定の順序で格納されている。例えば、図2中の「ピックアップテーブル0」には、X個のアドレス「P00」,「P01」,…,「P0x」が格納される。これらのアドレスは、入力レジスタ12内において処理対象データが格納されたアドレスを指す。また、ピックアップテーブルにおけるアドレス「P00」,「P01」,…,「P0x」の順序は、各アドレスの処理対象データを演算処理部15の入力フォーマットに合わせて並べるための順序を示す。従って、フォーマット変換部14は、「ピックアップテーブル0」のアドレス「P00」,「P01」,…,「P0x」に格納された処理対象データを入力レジスタ12から順次読み出して、「ピックアップテーブル0」における順序に従って並べることにより、処理対象データのフォーマットを演算処理部15の入力フォーマットに適合させることができる。
Each pickup table stores addresses in the
また、上述のように、入力用ピックアップテーブル部13はカウンタ(図示略)を備えている。フォーマット変換部14は、入力用ピックアップテーブル部13内のピックアップテーブルを参照する場合に、カウンタのカウント値に基づいてピックアップテーブルを選択する。例えば、カウント値が「0」の場合、フォーマット変換部14は、入力用ピックアップテーブル部13内の「ピックアップテーブル0」を参照し、カウント値が「1」の場合、フォーマット変換部14は「ピックアップテーブル1」を参照する。
従って、入力用ピックアップテーブル部13に格納された複数のピックアップテーブルは、処理の進行に伴って順番に参照される。
As described above, the input
Accordingly, the plurality of pickup tables stored in the input
なお、図2には入力用ピックアップテーブル部13内に格納されるピックアップテーブルの構成例を示したが、出力用ピックアップテーブル部16に格納されるピックアップテーブルの構成も同様である。すなわち、出力用ピックアップテーブル部16に格納されるピックアップテーブルには、出力レジスタ18において出力データが格納されるアドレスが所定の順序に従って格納されている。フォーマット変換部17は、出力用ピックアップテーブル部16内のピックアップテーブルを参照することにより、出力レジスタ18内のアドレスを取得し、取得したアドレスに出力データを順次格納する。これにより、出力レジスタ18におけるデータフォーマットを、演算処理部15の出力フォーマットに関係なく、任意のフォーマットにすることができる。
2 shows an example of the configuration of the pickup table stored in the input
図3は、データ処理装置1において、演算処理付DMA方式によりデータを処理する動作を示すフローチャートである。また、図4は、データ処理装置1によるメモリ22に格納された複数の処理対象データの処理を示す図である。
なお、メモリエリア22aは、演算処理部15によって処理されるべき処理対象データを格納する領域であり、図4に示す例ではn個の処理対象データscr_1,scr_2,…,scr_nが格納されている。また、メモリエリア22bは、演算処理部15によって生成された出力データを格納する領域であり、図4に示す例ではn個の出力データdst_1,dst_2,…,dst_nを格納する。
FIG. 3 is a flowchart showing the operation of processing data in the
The
以下、図3及び図4を参照して、データ処理装置1の動作について説明する。
まず、シーケンス制御部10は、データ処理装置1の動作状態を示すステータスを、「動作中」に更新する(図3のステップS11)。続いて、シーケンス制御部10は、入力用DMA装置11を制御することにより、1処理単位分の処理対象データをDMA転送させる(ステップS12)。
Hereinafter, the operation of the
First, the
ここで、入力用DMA装置11は、1処理単位分の処理対象データ、すなわち、メモリエリア22a内のscr_1(図4)を、バス20(図1)を介して読み出し、入力レジスタ12に格納する(図3のステップS13)。
Here, the
続いて、シーケンス制御部10は、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16を制御して、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16に格納された複数のピックアップテーブルの中からピックアップテーブルを選択するためのカウンタをリセットさせる(ステップS14)。
Subsequently, the
ここで、フォーマット変換部14は、入力用ピックアップテーブル部13内のカウンタ(図示略)のカウント値に従って、入力用ピックアップテーブル部13内のピックアップテーブルを参照し、このピックアップテーブルに従って、入力レジスタ12から処理対象データを読み出して演算処理部15に入力する(ステップS15)。
演算処理部15は、フォーマット変換部14から入力された処理対象データをもとに演算処理を実行して出力データを生成し、フォーマット変換部17に出力する(ステップS16)。
Here, the
The
演算処理部15による処理が終わると、フォーマット変換部17は、出力用ピックアップテーブル部16内のカウンタ(図示略)のカウント値に従って、出力用ピックアップテーブル部16に格納されたピックアップテーブルを参照し、このピックアップテーブルに従って、演算処理部15から出力される出力データを出力レジスタ18に格納する(ステップS17)。
When the processing by the
さらに、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16は、内蔵するカウンタのカウント値をインクリメント(+1)する(ステップS18)。
Further, the input
シーケンス制御部10は、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16内のカウンタのカウント値が、予め指定された指定値に達したか否かを判定する(ステップS19)。
ここで、指定値とは、すなわち、入力用DMA装置11によってメモリエリア22a(図4)から読み出され、入力レジスタ12に格納されたscr_1の全部を処理したか否かを示す指標となる値である。例えば、処理対象データscr_1が、演算処理部15によって1回に処理可能な量を超えるデータを含む場合、入力レジスタ12内の処理対象データscr_1を全部処理するためには、演算処理部15によって複数回の処理を行う必要がある。この場合、演算処理部15によって実行すべき処理の回数を予め求めておき、その回数を指定値としておけば、入力レジスタ12内の全ての処理対象データを確実に処理できる。
The
Here, the specified value is a value indicating whether or not all of the scr_1 read from the
入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16内のカウンタのカウント値が指定値に達していなければ(図3のステップS19;No)、データ処理装置1の動作はステップS15に戻る。
If the count values of the counters in the input
また、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16内のカウンタのカウント値が指定値に達した場合(ステップS19;Yes)、シーケンス制御部10は、出力用DMA装置19を制御して、出力レジスタ18に格納された1処理単位分の出力データをメモリ22(図1)へDMA転送させ、メモリエリア22b(図4)にdst_1として格納する(図3のステップS20)。
When the count values of the counters in the input
その後、シーケンス制御部10は、バス20(図1)を介してCPU21から入力される制御信号に従って、全ての処理が完了したか否かを判定する(ステップS21)。全ての処理が完了した状態とは、すなわち、図4に示すメモリエリア22a内のn個の処理対象データscr_1,scr_2,…,scr_nが、全て演算処理部15によって処理され、メモリエリア22bにn個の出力データdst_1,dst_2,…,dst_nが格納された状態を指す。
Thereafter, the
図3のステップS21において、データ処理装置1による処理が完了していなければ、データ処理装置1の動作はステップS11に戻り、メモリエリア22a(図4)に格納された次の処理対象データを処理する。また、処理が完了した場合(図3のステップS21;Yes)、シーケンス制御部10は、データ処理装置1の動作状態を示すステータスを「アイドル状態」に更新して(ステップS22)、本処理を終了する。
In step S21 of FIG. 3, if the processing by the
図5は、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16に格納されるピックアップテーブルの具体的な構成例と、ピックアップテーブルに基づく処理を示す説明図である。
FIG. 5 is an explanatory diagram illustrating a specific configuration example of the pickup table stored in the input
なお、図5において、シーケンス制御部10、入力用DMA装置11、出力用DMA装置19、バス20、CPU21及びメモリ22の各部については図示を省略する。また、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16については、その中に格納されるピックアップテーブル13a,16aのみを図示する。
In FIG. 5, the
演算処理部15は、演算処理を実行する処理実行部15aと、処理実行部15aにより処理される情報の入力を受け付ける入力インタフェース15bと、処理実行部15aによる処理により生成されるデータを出力する出力インタフェース15cとを備える。
以下、処理対象データ及び出力データには、処理実行部15aによって処理・生成される順序を示す添え字[0]〜[3]を付す。
The
Hereinafter, subscripts [0] to [3] indicating the order of processing and generation by the
図5に示す例において、演算処理部15は、Ain,Bin,Cin,Dinの4つの処理対象データに基づく演算処理を実行し、出力データAout,Bout,Cout,Doutを出力する。
入力レジスタ12には、No.0〜Fの16アドレスに対応づけて、処理対象データBin[0],Din[0],Ain[0],Cin[0],…,Bin[3],Din[3],Ain[3],Cin[3]が格納される。これら16個の処理対象データは、演算処理部15による4回の演算処理によって処理される。
In the example shown in FIG. 5, the
In the
ピックアップテーブル13aには、入力レジスタ12内の16個のデータを演算処理部15の入力フォーマットに合わせてAin,Bin,Cin,Dinの順に並べるため、データの配列順序と入力レジスタ12内のアドレスとが対応づけて格納される。
In the pickup table 13a, 16 data in the
フォーマット変換部14は、まず、ピックアップテーブル13a中、最初に処理される処理対象データアドレスを示すデータ2,0,3,1を参照し、入力レジスタ12のアドレス2,0,3,1に格納された処理対象データAin[0],Bin[0],Cin[0],Din[0]を読み出す。これにより、入力レジスタ12内の処理対象データBin[0],Din[0],Ain[0],Cin[0]が、入力インタフェース15bの入力フォーマットに合わせてAin[0],Bin[0],Cin[0],Din[0]の順に並べられ、演算処理部15の処理実行部15aに入力される。
The
そして、入力インタフェース15bに入力されたデータAin[0],Bin[0],Cin[0],Din[0]に基づいて、処理実行部15aによる処理が実行されると、出力インタフェース15cから、最初の処理による出力データAout[0],Bout[0],Cout[0],Dout[0]が出力される。
フォーマット変換部17は、ピックアップテーブル16aを参照し、最初の出力データAout[0],Bout[0],Cout[0],Dout[0]を格納すべき出力レジスタ18内のアドレス0,1,2,3を取得し、このアドレス0,1,2,3に、Aout[0],Bout[0],Cout[0],Dout[0]を、それぞれ格納する。
When the processing by the
The
以後、同様に、入力レジスタ12内の処理対象データBin[1],Din[1],Ain[1],Cin[1],…,Bin[3],Din[3],Ain[3],Cin[3]が、フォーマット変換部14によって、入力インタフェース15bの入力フォーマットに合わせて並べられ、演算処理部15によって処理され、出力データAout[1],Bout[1],Cout[1],Dout[1],…,Aout[3],Bout[3],Cout[3],Dout[3]が、ピックアップテーブル16aにより定められるフォーマットで出力レジスタ18に格納される。
Thereafter, similarly, the processing target data Bin [1], Din [1], Ain [1], Cin [1], ..., Bin [3], Din [3], Ain [3], in the
以上のように、本発明を適用した実施の形態におけるデータ処理装置1は、DMA転送によりメモリ22から入力レジスタ12に転送された処理対象データが、演算処理部15によって処理され、処理後の出力データが出力レジスタ18に格納される一連の動作において、フォーマット変換部14によって、入力レジスタ12に格納された処理対象データが、入力用ピックアップテーブル部13内のピックアップテーブルに基づく順序で並べられ、演算処理部15の入力フォーマットに適合する状態で演算処理部15に入力される。
これにより、入力レジスタ12に格納された処理対象データのフォーマットが、演算処理部15の入力フォーマットと異なっていても速やかに処理できるので、様々なデータフォーマットのデータを、効率よく高速に処理できる。
As described above, in the
Thereby, even if the format of the processing target data stored in the
また、入力用ピックアップテーブル部13に格納されるピックアップテーブルは、入力レジスタ12におけるアドレスを指定するものであるから、入力レジスタ12内の処理対象データを細かく指定できる。これにより、演算処理部15による複数回の処理において同一のデータを用いる場合には、当該データを一つだけ入力レジスタ12に格納し、複数のピックアップテーブルにおいて当該データのアドレスを指定するようにすれば、フォーマット変換部14によって当該データが処理される毎に、入力レジスタ12からの読み出しが行われ、演算処理部15に入力される。従って、入力レジスタ12に同一のデータを複数格納する必要がなく、これら複数のデータを一つだけにすることができるので、入力レジスタ12のデータ量を圧縮できる。また、入力レジスタ12における1つのデータを複数回読み出す処理は、複数のデータを1回ずつ読み出す処理と全く同一の手順で行われるので、処理速度を損なうことなくデータ量を圧縮できるという利点がある。
Further, since the pickup table stored in the input
さらに、演算処理部15の処理により生成された出力データについても、フォーマット変換部17により、演算処理部15からの出力フォーマットに関係なく、ピックアップテーブルに従って出力レジスタ18に格納される。このため、演算処理後に出力されるデータのフォーマットを任意のフォーマットにすることができる。
Further, the output data generated by the processing of the
このように、データ処理装置1によれば、様々なデータフォーマットに容易に対応することができ、どのようなフォーマットのデータであっても、効率よく高速に処理できるという利点がある。
As described above, the
なお、上記実施の形態において、図4に示すメモリエリア22a,22bの容量や、メモリエリア22a,22bに格納されるデータscr_1,…,scr_n,dst_1,…,dst_nのサイズ等は、任意に変更可能である。また、メモリエリア22aに格納されるデータscr_1,…,scr_nを、それぞれ分割して複数回にわたって処理する構成としても良い。さらに、入力レジスタ12及び出力レジスタ18を1つのメモリとして実装することも可能である。この場合、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16に格納されるピックアップテーブルには、同一メモリ内におけるアドレスが格納されることになる。なお、入力レジスタ12のアドレスまたは出力レジスタ18のアドレスをオフセットしておくことにより、ピックアップテーブルに格納されるアドレスを小さくすることができる。
In the above embodiment, the capacity of the
ここで、上記実施の形態におけるデータ処理装置1のより具体的な例として、本発明を、YUVフォーマットの映像信号をRGBフォーマットに変換する映像変換処理に適用した場合について、実施例として説明する。
Here, as a more specific example of the
図6は、本発明を適用したデータ処理装置1において、YUV映像信号をRGB信号に変換する映像変換処理を実行する場合を示す図である。なお、図6において、CPU21及びメモリ22については図示を省略する。
FIG. 6 is a diagram showing a case where the
図6に示す例において、データ処理装置1は、YUV444(YUV4:4:4)フォーマットのデータをRGBフォーマットのデータに変換する処理を実行する。
この処理では、YUV444フォーマットのY(輝度信号)、U(輝度信号と赤色成分の差)、V(輝度信号と青色成分の差)の3つのデータをもとに、1ピクセル分のRGBデータを生成する。
演算処理部15は、Y,U,Vの3つのデータをもとに演算処理を行って、R,G,Bのデータを生成するYUV−RGB変換処理部15d、入力インタフェース15e、及び、出力インタフェース15fを備える。
In the example shown in FIG. 6, the
In this process, RGB data for one pixel is obtained based on three data of Y (luminance signal), U (difference between luminance signal and red component), and V (difference between luminance signal and blue component) in the YUV444 format. Generate.
The
本実施例1では、12個のY,U,Vデータから、4ピクセル分のRGBデータを生成する処理を例にとって、その手順について説明する。
入力レジスタ12には、12個のY,U,Vデータが、YUVフォーマットに従って、U,V,Yの順に格納されている。一方、演算処理部15の入力インタフェース15eの入力フォーマットは、Y,U,Vの順にデータが並んだものである。
In the first embodiment, a procedure for generating RGB data for four pixels from twelve pieces of Y, U, and V data will be described as an example.
The input register 12
手順1.シーケンス制御部10により入力用DMA装置11を制御して、処理対象データを格納したメモリ22(図示略)から12個の処理対象データを入力レジスタ12に転送する。
手順2.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13bにおけるTBL0を参照し、最初に処理されるY,U,Vの各処理対象データのアドレスS1,S0,S2を取得し、このアドレスに従って入力レジスタ12内の処理対象データY0,U0,V0を読み出し、入力インタフェース15eに入力する。
手順3.YUV−RGB変換処理部15dにより、YUV→RGB変換処理を実行し、出力データR0,G0,B0を生成して出力インタフェース15fから出力する。
手順4.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16bにおけるTBL0を参照し、最初に出力されるR,G,Bの各出力データのアドレスD0,D1,D2を取得し、このアドレスに従って、出力インタフェース15fから出力された出力データR0,G0,B0を出力レジスタ18に格納する。
手順5.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13bにおけるTBL1を参照し、処理対象データのアドレスS4,S3,S5を取得し、このアドレスに従って入力レジスタ12内の処理対象データY1,U1,V1を読み出し、入力インタフェース15eに入力する。
手順6.YUV−RGB変換処理部15dにより、YUV→RGB変換処理を実行し、出力データR1,G1,B1を生成して出力インタフェース15fから出力する。
手順7.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16bにおけるTBL1を参照し、出力データのアドレスD3,D4,D5を取得し、このアドレスに従って、出力インタフェース15fから出力された出力データR1,G1,B1を出力レジスタ18に格納する。
手順8.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13bにおけるTBL2を参照し、処理対象データのアドレスS7,S6,S8を取得して、このアドレスに従って入力レジスタ12内の処理対象データY2,U2,V2を読み出し、入力インタフェース15eに入力する。
手順9.YUV−RGB変換処理部15dにより、YUV→RGB変換処理を実行し、出力データR2,G2,B2を生成して出力インタフェース15fから出力する。
手順10.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16bにおけるTBL2を参照し、出力データのアドレスD6,D7,D8を取得して、このアドレスに従って、出力インタフェース15fから出力された出力データR2,G2,B2を出力レジスタ18に格納する。
手順11.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13bにおけるTBL3を参照し、処理対象データのアドレスS10,S9,S11を取得して、このアドレスに従って入力レジスタ12内の処理対象データY3,U3,V3を読み出し、入力インタフェース15eに入力する。
手順12.YUV−RGB変換処理部15dによりYUV→RGB変換処理を実行し、出力データR3,G3,B3を生成して出力インタフェース15fから出力する。
手順13.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16bにおけるTBL3を参照し、出力データのアドレスD9,D10,D11を取得して、このアドレスに従って、出力インタフェース15fから出力された出力データR3,G3,B3を出力レジスタ18に格納する。
手順14.シーケンス制御部10の制御により、出力レジスタ18に格納された出力データを出力用DMA装置19によってメモリ22(図示略)にDMA転送する。
手順15.手順1〜14の処理を、メモリ22(図示略)内の全ての処理対象データが処理されるまで繰り返し実行する。
以上のように、本実施例1で、フォーマット変換部14は、U,Y,Vの順にデータが並ぶYUVフォーマットの処理対象データを、Y,U,Vの順にデータが並ぶフォーマットに変換して演算処理部15に入力するので、YUVフォーマットのデータを高速に処理し、RGBフォーマットの映像データを得ることができる。
As described above, in the first embodiment, the
また、YUVフォーマットにおいてU,Y,Vの順に並ぶ処理対象データを、フォーマット変換部14によって、入力インタフェース15eの入力フォーマットであるY,U,Vの順に並べ替えるので、予め、全ての処理対象データを変換する等の処理が不要である。従って、入力用DMA装置11は、メモリ22(図示略)から入力レジスタ12へ、YUVフォーマットのデータをそのまま転送すれば良い。これにより、DMA転送の速度を損なうことなく、データを処理できる。
Further, since the processing target data arranged in the order of U, Y, V in the YUV format is rearranged in the order of Y, U, V, which is the input format of the
図7は、本発明を適用したデータ処理装置1において、YUV映像信号をRGB信号に変換する映像変換処理を実行する場合を示す図であり、YUV422フォーマットのデータをRGBフォーマットのデータに変換する処理を示す。なお、図7において、CPU21及びメモリ22については図示を省略する。
FIG. 7 is a diagram showing a case where a video conversion process for converting a YUV video signal into an RGB signal is executed in the
YUV422(YUV4:2:2)フォーマットのデータをRGBフォーマットに変換する場合、Y×2,U×1,V×1の4個のデータから2ピクセルのRGBデータを生成する。すなわち、一つのUデータ及びVデータを用いて1ピクセルのRGBデータを生成する処理を2回実行するので、Uデータ及びVデータは、それぞれ2回利用されることになる。 When converting data in YUV422 (YUV4: 2: 2) format to RGB format, RGB data of 2 pixels is generated from four data of Y × 2, U × 1, and V × 1. That is, the process of generating RGB data of one pixel using one U data and V data is executed twice, so that the U data and V data are used twice.
本実施例2では、8個のY,U,Vデータから、4ピクセル分のRGBデータを生成する処理を例にとって、その手順について説明する。 In the second embodiment, a procedure for generating RGB data for four pixels from eight pieces of Y, U, and V data will be described as an example.
手順1.シーケンス制御部10により入力用DMA装置11を制御して、処理対象データを格納したメモリ22(図示略)から8個の処理対象データを入力レジスタ12に転送する。
手順2.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13cにおけるTBL0を参照し、最初に処理されるY,U,Vの各処理対象データのアドレスS1,S0,S2を取得し、このアドレスに従って入力レジスタ12内の処理対象データY0,U0,V0を読み出し、入力インタフェース15eに入力する。
手順3.YUV−RGB変換処理部15dにより、YUV→RGB変換処理を実行し、出力データR0,G0,B0を生成して出力インタフェース15fから出力する。
手順4.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16cにおけるTBL0を参照し、最初に出力されるR,G,Bの各出力データのアドレスD0,D1,D2を取得し、このアドレスに従って、出力インタフェース15fから出力された出力データR0,G0,B0を出力レジスタ18に格納する。
手順5.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13cにおけるTBL1を参照し、処理対象データのアドレスS3,S0,S2を取得し、このアドレスに従って入力レジスタ12内の処理対象データY1,U0,V0を読み出して、入力インタフェース15eに入力する。
手順6.YUV−RGB変換処理部15dにより、YUV→RGB変換処理を実行し、出力データR1,G1,B1を生成して出力インタフェース15fから出力する。
手順7.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16cにおけるTBL1を参照し、出力データのアドレスD3,D4,D5を取得し、このアドレスに従って、出力インタフェース15fから出力された出力データR1,G1,B1を出力レジスタ18に格納する。
手順8.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13cにおけるTBL2を参照し、処理対象データのアドレスS5,S4.S6を取得して、このアドレスに従って入力レジスタ12内の処理対象データY2,U2,V2を読み出し、入力インタフェース15eに入力する。
手順9.YUV−RGB変換処理部15dにより、YUV→RGB変換処理を実行し、出力データR2,G2,B2を生成して出力インタフェース15fから出力する。
手順10.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16cにおけるTBL2を参照し、出力データのアドレスD6,D7,D8を取得して、このアドレスに従って、出力インタフェース15fから出力された出力データR2,G2,B2を出力レジスタ18に格納する。
手順11.フォーマット変換部14により、入力用ピックアップテーブル部13内のピックアップテーブル13cにおけるTBL3を参照し、処理対象データのアドレスS7,S4,S6を取得して、このアドレスに従って入力レジスタ12内の処理対象データY3,U2,V2を読み出し、入力インタフェース15eに入力する。
手順12.YUV−RGB変換処理部15dによりYUV→RGB変換処理を実行し、出力データR3,G3,B3を生成して出力インタフェース15fから出力する。
手順13.フォーマット変換部17により、出力用ピックアップテーブル部16内のピックアップテーブル16cにおけるTBL3を参照し、出力データのアドレスD9,D10,D11を取得して、このアドレスに従って、出力インタフェース15fから出力された出力データR3,G3,B3を出力レジスタ18に格納する。
手順14.シーケンス制御部10の制御により、出力レジスタ18に格納された出力データを出力用DMA装置19によってメモリ22(図示略)にDMA転送する。
手順15.手順1〜14の処理を、メモリ22(図示略)内の全ての処理対象データが処理されるまで繰り返し実行する。
以上説明したように、本実施例2のデータ処理装置1においては、ピックアップテーブル13cを適宜設定することで、入力レジスタ12に格納された8個のデータを、3個ずつ読み出して演算処理部15に入力し、4回の処理を行うことができる。すなわち、上記の手順1〜14においては、入力レジスタ12内の処理対象データU0,U2,Y0,Y2は、それぞれ2回ずつ読み出されて入力インタフェース15eに入力される。
このように、データ処理装置1によれば、1個のデータを複数回の処理において用いる場合に、予めデータをコピーしてデータの数を揃えるといった処理を必要としないので、様々なフォーマットのデータを効率よく高速に処理できる。
さらに、入力レジスタ12内の1個のデータを複数回読み出す場合の処理は、ピックアップテーブルの内容が異なるだけで、入力レジスタ12内のデータを1回ずつ読み出す処理と全く同様である。従って、処理速度に全く影響を与えることなく、データ量を圧縮できる。
As described above, in the
As described above, according to the
Furthermore, the process for reading a single data in the input register 12 a plurality of times is exactly the same as the process for reading the data in the
なお、上記実施例1及び2においては、4ピクセルのRGBデータを生成する場合について説明したが、本発明はこれに限定されるものではなく、1処理単位の設定はハードウェアの仕様等に基づいて適宜変更可能である。また、入力用ピックアップテーブル部13及び出力用ピックアップテーブル部16を一体として実装することも可能であり、入力レジスタ12に格納されるデータのサイズ等のその他の具体的な細部構成についても、任意に変更可能であることは勿論である。
In the first and second embodiments, the case of generating RGB data of 4 pixels has been described. However, the present invention is not limited to this, and the setting of one processing unit is based on the hardware specifications and the like. Can be changed as appropriate. Further, the input
1 データ処理装置
10 シーケンス制御部
11 入力用DMA装置
12 入力レジスタ
13 入力用ピックアップテーブル部
14 フォーマット変換部
15 演算処理部
16 出力用ピックアップテーブル部
17 フォーマット変換部
18 出力レジスタ
19 出力用DMA装置
20 バス
21 CPU
22 メモリ
DESCRIPTION OF
22 memory
Claims (5)
メモリ内の処理対象データをDMA転送する処理対象データ転送手段と、
前記処理対象データ転送手段により転送される処理対象データを一時的に格納する第1の記憶手段と、
前記第1の記憶手段から、少なくとも前記演算処理手段による1回の処理に必要な処理対象データを読み出し、読み出した処理対象データを前記演算処理手段の入力フォーマットに適合する状態で前記演算処理手段へ入力する入力フォーマット変換手段と、
を備えることを特徴とするデータ処理装置。 Arithmetic processing means for arithmetically processing the processing target data;
Processing target data transfer means for DMA transfer of processing target data in the memory;
First storage means for temporarily storing processing target data transferred by the processing target data transfer means;
The processing target data required for at least one process by the arithmetic processing unit is read from the first storage unit, and the read processing target data is transferred to the arithmetic processing unit in a state suitable for the input format of the arithmetic processing unit. Input format conversion means for input;
A data processing apparatus comprising:
前記入力フォーマット変換手段は、前記第1の記憶手段に記憶された処理対象データを、前記設定テーブル保持手段により保持される設定テーブルに定められた配列順序に従って並べ、前記演算処理手段へ入力すること、
を特徴とする請求項1記載のデータ処理装置。 A setting table holding unit for holding a setting table for determining an arrangement order of the processing target data stored in the first storage unit;
The input format conversion means arranges the processing target data stored in the first storage means in accordance with an arrangement order defined in a setting table held by the setting table holding means, and inputs the data to the arithmetic processing means. ,
The data processing apparatus according to claim 1.
前記入力フォーマット変換手段は、前記設定テーブル保持手段に保持される設定テーブルを参照し、当該設定テーブルに定められた特定の複数のデータを前記第1の記憶手段から読み出して、当該設定テーブルに定められた配列順序に従って並べて前記演算処理手段へ入力することを特徴とする請求項2記載のデータ処理装置。 The setting table held in the setting table holding means defines a plurality of specific data among a plurality of data stored in the first storage means, and an arrangement order of the plurality of specific data. There,
The input format conversion means refers to a setting table held in the setting table holding means, reads a plurality of specific data set in the setting table from the first storage means, and sets the setting table in the setting table. 3. The data processing apparatus according to claim 2, wherein the data processing devices are arranged in accordance with the arranged order and input to the arithmetic processing means.
前記出力フォーマット変換手段により並べられた出力データを一時的に格納する第2の記憶手段と、
前記第2の記憶手段に記憶された出力データを前記メモリにDMA転送する出力データ転送手段と、
をさらに備えることを特徴とする請求項1から3のいずれかに記載のデータ処理装置。 Output format conversion means for arranging the output data output from the arithmetic processing means according to a predetermined format;
Second storage means for temporarily storing the output data arranged by the output format conversion means;
Output data transfer means for DMA-transferring the output data stored in the second storage means to the memory;
The data processing apparatus according to claim 1, further comprising:
前記メモリから転送される処理対象データを第1の記憶手段に一時的に格納し、
前記第1の記憶手段から、少なくとも前記演算処理手段による1回の処理に必要な処理対象データを読み出し、読み出した処理対象データを前記演算処理手段の入力フォーマットに適合する状態で前記演算処理手段へ入力すること、
を特徴とするデータ処理方法。 A data processing method for performing DMA transfer of processing target data in a memory and performing arithmetic processing by arithmetic processing means,
Temporarily storing the processing target data transferred from the memory in the first storage means;
The processing target data required for at least one process by the arithmetic processing unit is read from the first storage unit, and the read processing target data is transferred to the arithmetic processing unit in a state suitable for the input format of the arithmetic processing unit. Typing,
A data processing method characterized by the above.
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