JP2005292062A - Inspection method and manufacturing method for multichip module - Google Patents

Inspection method and manufacturing method for multichip module Download PDF

Info

Publication number
JP2005292062A
JP2005292062A JP2004110631A JP2004110631A JP2005292062A JP 2005292062 A JP2005292062 A JP 2005292062A JP 2004110631 A JP2004110631 A JP 2004110631A JP 2004110631 A JP2004110631 A JP 2004110631A JP 2005292062 A JP2005292062 A JP 2005292062A
Authority
JP
Japan
Prior art keywords
inspection
chip
burn
multichip module
wafer state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004110631A
Other languages
Japanese (ja)
Inventor
Shigemasa Oyamada
成聖 小山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2004110631A priority Critical patent/JP2005292062A/en
Publication of JP2005292062A publication Critical patent/JP2005292062A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inspecting method for a multichip module, which reduces the cost necessary for conforming item judging inspection and improves the inspection efficiency of the conforming item judging inspection, and to provide a manufacturing method for the multichip module. <P>SOLUTION: A JTAG circuit and a required circuit are formed respectively in a plurality of chip regions, arranged in a semiconductor substrate in a wafer state, and after mounting semiconductor chips on respective chip regions, a prescribed signal is input to a terminal for inspection in the JTAG circuit; and a burn-in test is carried out for each chip region in the wafer state, as it is, and then the semiconductor substrate in the wafer state is cut off at each chip region. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、マルチチップモジュールの検査方法及び製造方法に関するものである。   The present invention relates to a multichip module inspection method and manufacturing method.

近年の半導体装置の高集積化にともなって、同一の半導体基板に複数の半導体チップを実装し、1つの半導体装置としてパッケージングしたマルチチップモジュールが開発されている。   With the recent high integration of semiconductor devices, multi-chip modules have been developed in which a plurality of semiconductor chips are mounted on the same semiconductor substrate and packaged as one semiconductor device.

このマルチチップモジュールは、出荷前に複数種類の良否判定検査を行い、この良否判定検査で良品と判定されたものだけを出荷するようにしていた。   This multi-chip module is subjected to a plurality of types of pass / fail judgment inspection before shipment, and only those that are determined to be non-defective by the pass / fail judgment inspection are shipped.

この良否判定検査の1つとしてバーンイン検査がある。   There is a burn-in inspection as one of the quality determination inspections.

このバーンイン検査は、マルチチップモジュールに通常の使用時よりも高い温度の下で通常の使用時よりも高い電圧を印加するなどの所定の負荷をかけ、この所定の負荷をかけた状態で所定時間動作させることにより、初期不良を生じたマルチチップモジュールを排除する検査である（たとえば、特許文献１参照。）。   This burn-in inspection applies a predetermined load such as applying a voltage higher than that during normal use to the multichip module at a temperature higher than that during normal use, and with this predetermined load applied for a predetermined time. This is an inspection that eliminates a multichip module that has caused an initial failure by operating (see, for example, Patent Document 1).

このバーンイン検査を行う際は、まず、マルチチップモジュールをバーンインボードに設けたソケットに取付ける。   When performing this burn-in inspection, first, the multichip module is attached to a socket provided on the burn-in board.

このソケットには、マルチチップモジュールの入出力端子の本数と同数の検査用の端子が設けられており、マルチチップモジュールをソケットに取付ける際は、マルチチップモジュールの各入出力端子とソケットの各端子とを正確に位置合わせした後に接続して取付けていた。   This socket has the same number of test terminals as the number of input / output terminals of the multichip module. When installing the multichip module in the socket, each input / output terminal of the multichip module and each terminal of the socket Were attached after being accurately aligned.

次に、マルチチップモジュールを取付けたバーンインボードをバーンイン装置の内部に設置し、マルチチップモジュールに対して上記した所定の負荷をかけた状態で、各端子からマルチチップモジュールに所定の検査信号を入力して所定時間動作させ、正常に動作したマルチチップモジュールだけを良品と判定していた。
特開平7-174818号公報 Next, a burn-in board with a multi-chip module installed is installed inside the burn-in device, and a predetermined inspection signal is input from each terminal to the multi-chip module with the above-mentioned predetermined load applied Thus, only a multichip module that has been operated normally for a predetermined time and has been operated normally was determined to be a non-defective product.
JP-A-7-74818

ところが、マルチチップモジュールは、複数の半導体チップを有しているため、その入出力端子の本数が単体の半導体チップに比べてはるかに多く、高集積化を図るために入出力端子同士の間隔も非常に狭く形成されている。   However, since the multichip module has a plurality of semiconductor chips, the number of input / output terminals is much larger than that of a single semiconductor chip, and the interval between the input / output terminals is also increased for higher integration. It is very narrow.

そのため、上記従来のバーンイン検査のように、マルチチップモジュールの各入出力端子とソケットの各端子とを接続してバーンイン検査を行うためには、単体の半導体チップ用のソケットよりもはるかに本数が多い端子を有するとともに、各端子同士の間隔をより一層狭く形成したマルチチップモジュール専用のソケットを用いなければならず、単体の半導体チップ用のソケットに比べて非常に高価となってしまい、バーンイン検査に要するコストが増大するおそれがあった。   Therefore, in order to perform burn-in inspection by connecting each input / output terminal of the multichip module and each terminal of the socket as in the conventional burn-in inspection, the number is much larger than the socket for a single semiconductor chip. A socket dedicated to a multi-chip module that has many terminals and the spacing between each terminal is much narrower must be used, making it extremely expensive compared to a socket for a single semiconductor chip, and burn-in inspection There is a possibility that the cost required for the increase.

特に、複数の半導体チップを同一の半導体基板に実装したマルチチップモジュールの場合には、バーンイン検査によりマルチチップモジュールを構成する半導体チップのうちの１つの半導体チップが不良であると、このマルチチップモジュール全体を廃棄しなければならなかったため、製品の歩留まりが低下するおそれがあった。   In particular, in the case of a multichip module in which a plurality of semiconductor chips are mounted on the same semiconductor substrate, if one of the semiconductor chips constituting the multichip module is defective by burn-in inspection, this multichip module Since the entire product had to be discarded, the product yield could be reduced.

そこで、請求項1に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に半導体チップをそれぞれ実装した後に、各チップ領域毎に切断して形成されるマルチチップモジュールの検査方法において、各チップ領域に所要の回路とともにＪＴＡＧ回路を形成しておき、このＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行うこととした。   Accordingly, in the present invention according to claim 1, in the inspection method of the multichip module formed by cutting each of the chip regions after mounting the semiconductor chips respectively on the plurality of chip regions provided on the semiconductor substrate in the wafer state A JTAG circuit is formed in each chip area together with a required circuit, and a predetermined signal is input to an inspection terminal of the JTAG circuit to perform a burn-in inspection on each chip area in a wafer state.

また、請求項2に係る本発明では、各チップ領域に複数の半導体チップを実装する場合には、個々の半導体チップを実装する度にバーンイン検査を行うこととした。   In the present invention according to claim 2, when a plurality of semiconductor chips are mounted in each chip region, the burn-in inspection is performed every time each semiconductor chip is mounted.

また、請求項3に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、ＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の半導体基板を各チップ領域毎に切断することとした。   In the present invention according to claim 3, a JTAG circuit is formed together with a required circuit in a plurality of chip regions provided on a semiconductor substrate in a wafer state, and a semiconductor chip is mounted on each chip region, and then the JTAG circuit is inspected. A predetermined signal is input to the terminal for performing a burn-in inspection for each chip region in the wafer state, and then the semiconductor substrate in the wafer state is cut for each chip region.

本発明は、以下に記載するような効果を奏する。   The present invention has the following effects.

請求項1に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に半導体チップをそれぞれ実装した後に、各チップ領域毎に切断して形成されるマルチチップモジュールの検査方法において、各チップ領域に所要の回路とともにＪＴＡＧ回路を形成しておき、このＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行うこととしたため、バーンイン検査に用いる検査用の端子は、ＪＴＡＧ回路を動作させるための数本の端子だけを用いればよく、マルチチップモジュール専用の高価なソケットを用いる必要がなくなり、バーンイン検査に要するコストを低減することができる。   In the present invention according to claim 1, in the inspection method of the multi-chip module formed by cutting each chip region after mounting the semiconductor chip on each of the plurality of chip regions provided on the semiconductor substrate in the wafer state, Since a JTAG circuit is formed in the chip area together with a required circuit, a predetermined signal is input to the inspection terminal of the JTAG circuit, and the burn-in inspection for each chip area is performed in the wafer state. Only a few terminals for operating the JTAG circuit need be used as the inspection terminals to be used, and it is not necessary to use an expensive socket dedicated to the multichip module, and the cost required for burn-in inspection can be reduced.

さらに、ウエハ状態の半導体基板上に形成した複数のマルチチップモジュールに対して同時にバーンイン検査を行うことができるので、バーンイン検査の検査効率を向上させることができる。   Furthermore, since the burn-in inspection can be simultaneously performed on a plurality of multichip modules formed on the semiconductor substrate in the wafer state, the inspection efficiency of the burn-in inspection can be improved.

また、請求項2に係る本発明では、各チップ領域に複数の半導体チップを実装する場合には、個々の半導体チップを実装する度にバーンイン検査を行うこととしたため、マルチチップモジュールを製造した後に、マルチチップモジュール全体を廃棄するといったことがなくなり、マルチチップモジュールの歩留まりを向上させることができる。   Further, in the present invention according to claim 2, when a plurality of semiconductor chips are mounted in each chip region, since the burn-in inspection is performed every time each semiconductor chip is mounted, the multi-chip module is manufactured. Thus, the entire multichip module is not discarded, and the yield of the multichip module can be improved.

また、請求項3に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、ＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の半導体基板を各チップ領域毎に切断することとしたため、半導体チップを実装する度にＪＴＡＧ回路を用いたバーンイン検査を行うことで信頼性の高いマルチチップモジュールを低コストで製造することができる。   In the present invention according to claim 3, a JTAG circuit is formed together with a required circuit in a plurality of chip regions provided on a semiconductor substrate in a wafer state, and a semiconductor chip is mounted on each chip region, and then the JTAG circuit is inspected. A predetermined signal is input to the terminal for performing a burn-in inspection for each chip area in the wafer state, and then the semiconductor substrate in the wafer state is cut for each chip area. By performing burn-in inspection using a JTAG circuit, a highly reliable multi-chip module can be manufactured at low cost.

本発明に係るマルチチップモジュールの製造方法は、まず、ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とＪＴＡＧ回路とをそれぞれ形成する。   In the method for manufacturing a multichip module according to the present invention, first, a required circuit and a JTAG circuit are respectively formed in a plurality of chip regions provided on a semiconductor substrate in a wafer state.

次に、各チップ領域に半導体チップをそれぞれ実装する。   Next, a semiconductor chip is mounted in each chip area.

バーンインボードに半導体基板をウエハ状態のままで取付ける。   A semiconductor substrate is mounted on the burn-in board in a wafer state.

このバーンインボードには、各ＪＴＡＧ回路の5本の検査用端子と接続するための5本の検査用端子を設けている。   This burn-in board is provided with five inspection terminals for connection to the five inspection terminals of each JTAG circuit.

そして、このバーンインボードに設けている各端子とＪＴＡＧ回路の各検査用端子とを接続させることにより半導体基板をバーンインボードに取付けた後、ＪＴＡＧ回路の検査用端子から所定の信号を入力する。   Then, after connecting the semiconductor substrate to the burn-in board by connecting each terminal provided on the burn-in board and each test terminal of the JTAG circuit, a predetermined signal is inputted from the test terminal of the JTAG circuit.

次に、このバーンインボードをバーンイン装置の内部に設置した後、ウエハ状態のままで複数の半導体チップに対して同時にバーンイン検査を行うようにしている。   Next, after the burn-in board is installed in the burn-in apparatus, a burn-in inspection is simultaneously performed on a plurality of semiconductor chips in the wafer state.

このように、このマルチチップモジュールのバーンイン検査では、バーンイン検査に用いる検査用端子は、ＪＴＡＧ回路を動作させるための5本の検査用端子だけを用いればよく、マルチチップモジュール専用の高価なソケットを用いる必要がなくなり、バーンイン検査に要するコストを削減することができる。   As described above, in the burn-in inspection of the multichip module, only five inspection terminals for operating the JTAG circuit need be used as the inspection terminals used for the burn-in inspection, and an expensive socket dedicated to the multichip module is used. There is no need to use it, and the cost required for burn-in inspection can be reduced.

また、ウエハ状態の半導体基板上に形成した全てのマルチチップモジュールに対して同時にバーンイン検査を行うようにしているため、バーンイン検査の検査効率を向上させることができる。   In addition, since the burn-in inspection is simultaneously performed on all the multichip modules formed on the semiconductor substrate in the wafer state, the inspection efficiency of the burn-in inspection can be improved.

また、各チップ領域に複数の半導体チップを同一平面上に実装したり、或いは、複数の半導体チップを重積して実装する場合には、個々の半導体チップを実装する度にバーンイン検査を行い、前回のバーンイン検査で良品と判定されたチップ領域にのみ順次半導体チップを実装する。   In addition, when mounting a plurality of semiconductor chips on each chip area on the same plane, or mounting a plurality of semiconductor chips stacked, a burn-in inspection is performed each time each semiconductor chip is mounted, Semiconductor chips are sequentially mounted only in the chip area determined to be non-defective in the previous burn-in inspection.

そのため、マルチチップモジュールを製造した後に、マルチチップモジュール全体を廃棄するといったことがなくなるので、半導体基板及び半導体チップを有効に利用することができる。   Therefore, after the multichip module is manufactured, the entire multichip module is not discarded, so that the semiconductor substrate and the semiconductor chip can be used effectively.

特に、初めに比較的安価な半導体チップを実装して1度目のバーンイン検査を行い、その後、このバーンイン検査で良品と判定されたチップ領域だけに比較的高価な半導体チップを実装するようにした場合には、比較的高価な半導体チップを無駄に半導体基板上に実装することを未然に防止することができる。   In particular, when a relatively inexpensive semiconductor chip is first mounted and a first burn-in inspection is performed, and then a relatively expensive semiconductor chip is mounted only on a chip area determined to be a non-defective product by this burn-in inspection. Therefore, it is possible to prevent a relatively expensive semiconductor chip from being mounted on a semiconductor substrate in vain.

そして、このようなバーンイン検査を終了した後、ウエハ状態の半導体基板を各チップ領域毎に切断し、上記したバーンイン検査で良品と判断したしたものだけを選別することによりマルチチップモジュールを製造するようにしている。   Then, after such burn-in inspection is completed, the semiconductor substrate in a wafer state is cut into each chip region, and only those that are judged to be non-defective products by the above-described burn-in inspection are selected to manufacture a multichip module. I have to.

このように、マルチチップモジュールを製造する際、半導体チップを半導体基板上に実装する度にバーンイン検査を行うようにしており、さらにバーンイン検査に用いる検査用端子の本数を減少させることにより、信頼性の高いマルチチップモジュールを低コストで製造することができる。   As described above, when a multichip module is manufactured, a burn-in inspection is performed every time a semiconductor chip is mounted on a semiconductor substrate, and reliability is reduced by reducing the number of inspection terminals used for the burn-in inspection. High multi-chip module can be manufactured at low cost.

以下に、本発明に係るマルチチップモジュールの検査方法及び製造方法について図面を参照しながら具体的に説明する。   Hereinafter, a method for inspecting and manufacturing a multichip module according to the present invention will be specifically described with reference to the drawings.

まず、図1に示すように、ウエハ状態の半導体基板（以下、「ウエハ」という。）1の各チップ領域2に、トランジスタやキャパシタなどの所要の回路を形成するとともに、マルチチップモジュール3の入出力端子4とＪＴＡＧ回路5とを予め形成しておく。   First, as shown in FIG. 1, necessary circuits such as transistors and capacitors are formed in each chip region 2 of a semiconductor substrate (hereinafter referred to as “wafer”) 1 in a wafer state, and the multi-chip module 3 is inserted. An output terminal 4 and a JTAG circuit 5 are formed in advance.

このＪＴＡＧ回路5は、後にチップ領域2に実装する複数の半導体チップのすべての入出力端子と接続する位置にそれぞれ設けたバウンダリスキャンセル（以下、「ＢＳＣ」という。）6と、このＢＳＣ6を制御するＪＴＡＧコントローラ7と、検査結果のデータと期待値のデータとを比較するコンパレータ8と、ＪＴＡＧコントローラ7の制御信号を入力する4本の入力端子と検査結果のデータを出力する1本の出力端子からなるＪＴＡＧ用インターフェースポート9とから構成している。   This JTAG circuit 5 controls the boundary scan cell (hereinafter referred to as “BSC”) 6 provided at a position to be connected to all input / output terminals of a plurality of semiconductor chips to be mounted in the chip area 2 later, and this BSC 6. JTAG controller 7, comparator 8 for comparing inspection result data and expected value data, four input terminals for inputting control signals of JTAG controller 7, and one output terminal for outputting inspection result data It consists of a JTAG interface port 9 consisting of

そして、ＪＴＡＧコントローラ7と全てのＢＳＣ6とコンパレータ8とは全て直列に接続しており、検査用のデータ及び検査結果のデータを転送する経路であるバウンダリスキャンパス（以下、「ＢＳＰ」という。）10を形成している。   The JTAG controller 7, all the BSCs 6 and the comparators 8 are all connected in series, and a boundary scan campus (hereinafter referred to as “BSP”) 10 is a path for transferring inspection data and inspection result data. Is forming.

また、ＪＴＡＧコントローラ7は、ＪＴＡＧ用インターフェースポート9から入力される制御信号に基づいて様々な検査用パターンをＢＳＣ6に出力するパターンジェネレータ（図示略）と、コンパレータが出力する比較結果のデータを一時的に格納するレジスタ（図示略）とを有している。   The JTAG controller 7 temporarily outputs a pattern generator (not shown) that outputs various inspection patterns to the BSC 6 based on a control signal input from the JTAG interface port 9 and comparison result data output by the comparator. And a register (not shown).

次に、図2に示すように、マルチチップモジュール3の入出力端子4及びＪＴＡＧ回路5を形成した各チップ領域2に第1の半導体チップであるメモリ11を実装する。   Next, as shown in FIG. 2, a memory 11 as a first semiconductor chip is mounted in each chip region 2 where the input / output terminals 4 and the JTAG circuit 5 of the multichip module 3 are formed.

このとき実装するメモリ11は、メモリ11の全ての入出力端子（図示略）と、これに対応した各ＢＳＣ6とがそれぞれ接続する位置に実装する。   The memory 11 to be mounted at this time is mounted at a position where all the input / output terminals (not shown) of the memory 11 are connected to the corresponding BSCs 6.

ここで、1度目のバーンイン検査を行う。   Here, the first burn-in inspection is performed.

1度目のバーンイン検査では、まず、各チップ領域2にメモリ11を実装したウエハ1をバーンインボードに取付ける。   In the first burn-in inspection, first, the wafer 1 having the memory 11 mounted on each chip area 2 is attached to the burn-in board.

このとき、バーンインボードは、ウエハ１上の各チップ領域2との接合部にＪＴＡＧ用インターフェースポート9と接続するための検査用の端子が5本ずつ設けている。   At this time, the burn-in board is provided with five inspection terminals for connection to the JTAG interface port 9 at the junctions with the chip regions 2 on the wafer 1.

そして、この5本の端子とＪＴＡＧ用インターフェースポート9の4本の入力端子及び1本の出力端子とを接続させてウエハ1をバーンインボードに取付ける。   Then, the five terminals are connected to the four input terminals and one output terminal of the JTAG interface port 9 to attach the wafer 1 to the burn-in board.

このように、各チップ領域2につき5本の端子を用いてウエハ1をバーンインボードに取付けることができるため、従来のように半導体チップの入出力端子と同数の端子を有する非常に高価な専用のソケットを用いる必要がないので、バーンイン検査に要するコストを大幅に削減することができる。   In this way, since the wafer 1 can be attached to the burn-in board using five terminals for each chip area 2, a very expensive dedicated circuit having the same number of terminals as the input / output terminals of the semiconductor chip as in the prior art. Since there is no need to use a socket, the cost required for burn-in inspection can be greatly reduced.

次に、このバーンインボードに取付けたウエハ1をバーンイン装置の内部に設置し、バーンイン装置の内部の温度を130℃程度まで上昇させる。   Next, the wafer 1 attached to the burn-in board is placed inside the burn-in apparatus, and the temperature inside the burn-in apparatus is raised to about 130 ° C.

次に、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7にバーンイン検査用の書き込み制御信号を入力する。   Next, a write control signal for burn-in inspection is input from the JTAG interface port 9 to the JTAG controller 7.

ＪＴＡＧコントローラ7は、この書き込み制御信号に基づいてパターンジェネレータを起動し、所定の検査パターンをＢＳＰ10上のＢＳＣ6を介してメモリ11に記憶させる。   The JTAG controller 7 activates the pattern generator based on the write control signal, and stores a predetermined inspection pattern in the memory 11 via the BSC 6 on the BSP 10.

次に、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7に読み出し制御信号を入力する。   Next, a read control signal is input from the JTAG interface port 9 to the JTAG controller 7.

ＪＴＡＧコントローラ7は、この読み出し制御信号に基づいて先ほどメモリ11に記憶させた所定の検査パターンを各ＢＳＣ6に読み出し、この読み出した所定の検査パターンを検査結果パターンとしてＢＳＰ10を通してコンパレータ8に入力する。   Based on this read control signal, the JTAG controller 7 reads the predetermined inspection pattern previously stored in the memory 11 to each BSC 6 and inputs the read predetermined inspection pattern as an inspection result pattern to the comparator 8 through the BSP 10.

次に、コンパレータ8は、ＢＳＰ10から入力された検査結果パターンとメモリ11に記憶させた所定の検査パターンとを各ＢＳＣ6毎に比較し、この比較結果を比較結果データとしてＪＴＡＧコントローラ7に設けたレジスタに格納させる。   Next, the comparator 8 compares the inspection result pattern input from the BSP 10 with the predetermined inspection pattern stored in the memory 11 for each BSC 6 and registers the comparison result as comparison result data in the JTAG controller 7. To store.

次に、このメモリ11への検査パターンの記憶と、検査結果パターンの読み出しと、比較結果データの格納とを所定時間のうちに複数回繰り返して行う。   Next, the storage of the inspection pattern in the memory 11, the reading of the inspection result pattern, and the storage of the comparison result data are repeated a plurality of times within a predetermined time.

そして、所定時間が経過した後に、レジスタに格納した複数の比較結果データをＪＴＡＧ用インターフェースポート9から外部のホストコンピュータに読み出し、この複数の比較結果データに基づいてメモリの良否判定を行って1度目のバーンイン検査を終了する。   After a predetermined time elapses, a plurality of comparison result data stored in the register is read from the JTAG interface port 9 to an external host computer, and the quality of the memory is determined based on the plurality of comparison result data. The burn-in inspection is completed.

次に、1度目のバーンイン検査を終了したバーンインボードをバーンイン装置から取り出し、図3に示すように、チップ領域2に第2の半導体チップであるＣＰＵ12を実装する。   Next, the burn-in board for which the first burn-in inspection has been completed is taken out from the burn-in apparatus, and the CPU 12 as the second semiconductor chip is mounted in the chip region 2 as shown in FIG.

このとき実装するＣＰＵ12は、ＣＰＵ12の全ての入出力端子（図示略）と、これらに対応したＢＳＣ6とがそれぞれ接続する位置に実装する。   The CPU 12 to be mounted at this time is mounted at a position where all the input / output terminals (not shown) of the CPU 12 are connected to the corresponding BSC 6.

特に、ここでは、1度目のバーンイン検査で不良と判定されたＮＧチップ領域13には、ＣＰＵ12を実装せず、1度目のバーンイン検査で良品と判定されたＧＯＯＤチップ領域14にのみＣＰＵ12を実装するようにしている。   In particular, here, the CPU 12 is not mounted in the NG chip area 13 determined to be defective in the first burn-in inspection, but is mounted only in the GOOD chip area 14 determined to be non-defective in the first burn-in inspection. I am doing so.

そのため、比較的に安価なメモリ11と比較的高価なＣＰＵ12とを有するマルチチップモジュール3を製造するにあたって、最終的に比較的安価なメモリ11の不良のために、正常に動作する比較的高価なＣＰＵ12を無駄に廃棄するといったことを未然に防止することができる。   Therefore, in manufacturing the multi-chip module 3 having the relatively inexpensive memory 11 and the relatively expensive CPU 12, it is relatively expensive to operate normally due to the failure of the relatively inexpensive memory 11. It is possible to prevent the CPU 12 from being discarded in vain.

次に、2度目のバーン検査を行う。   Next, a second burn inspection is performed.

2度目のバーンイン検査では、まず、上記したメモリ11とＣＰＵ12とを実装したウエハ1を１度目のバーンイン検査の際と同様に再度バーンインボードに取付けた後、バーンイン装置の内部に設置し、その後、このウエハ1に実装したメモリ11とＣＰＵ12とに所定の負荷をかける。   In the second burn-in inspection, first, the wafer 1 on which the memory 11 and the CPU 12 are mounted is mounted on the burn-in board again in the same manner as the first burn-in inspection, and then installed in the burn-in apparatus. A predetermined load is applied to the memory 11 and the CPU 12 mounted on the wafer 1.

次に、メモリ11とＣＰＵ12とに所定の負荷をかけた状態で、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7にＣＰＵ12とメモリ11とを動作させる動作制御信号を入力する。   Next, an operation control signal for operating the CPU 12 and the memory 11 is input from the JTAG interface port 9 to the JTAG controller 7 with a predetermined load applied to the memory 11 and the CPU 12.

ＪＴＡＧコントローラ7は、この動作制御信号に基づいてＣＰＵ12に所定の処理を行わせる。   The JTAG controller 7 causes the CPU 12 to perform predetermined processing based on this operation control signal.

次に、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7にＣＰＵ12の処理結果を読み出すための処理結果読み出し制御信号を入力する。   Next, a processing result read control signal for reading the processing result of the CPU 12 is input from the JTAG interface port 9 to the JTAG controller 7.

ＪＴＡＧコントローラ7は、この処理結果読み出し制御信号に基づいてＣＰＵ12が行った所定の処理の結果をＣＰＵ12の各入出力端子から対応する各ＢＳＣ6に処理結果データとして読み出し、ＢＳＰ10を通してコンパレータ8に入力する。   The JTAG controller 7 reads out the result of the predetermined processing performed by the CPU 12 based on this processing result read control signal from each input / output terminal of the CPU 12 to the corresponding BSC 6 as processing result data, and inputs it to the comparator 8 through the BSP 10.

コンパレータ8は、この処理結果データとこの処理の期待値のデータとを比較して、この比較結果を処理結果比較データとしてＪＴＡＧコントローラ7に設けたレジスタに格納させる。   The comparator 8 compares this processing result data with the expected value data of this processing, and stores this comparison result in a register provided in the JTAG controller 7 as processing result comparison data.

次に、このＣＰＵ12の処理と、処理結果データの読み出しと、処理結果比較データの格納とを所定時間のうちに複数回繰り返し行う。   Next, the processing of the CPU 12, the reading of the processing result data, and the storage of the processing result comparison data are repeated a plurality of times within a predetermined time.

そして、所定時間が経過した後に、レジスタに格納した複数の処理結果比較データをＪＴＡＧ用インターフェースポート9から外部のホストコンピュータに読み出し、この複数の処理結果比較データに基づいてＣＰＵ12の良否判定を行って2度目のバーンイン検査を終了する。   After a predetermined time has elapsed, a plurality of processing result comparison data stored in the register is read from the JTAG interface port 9 to an external host computer, and the CPU 12 determines whether the CPU 12 is good or bad based on the plurality of processing result comparison data. End the second burn-in inspection.

次に、2度目のバーンイン検査を終了したウエハ１をバーンイン装置から取り出した後、ウエハ1をバーンインボードから取り外す。   Next, after the wafer 1 for which the second burn-in inspection has been completed is taken out from the burn-in apparatus, the wafer 1 is removed from the burn-in board.

最後に、図4に示すように、このウエハ1を各チップ領域毎に切断し、1度目及び2度目のバーンイン検査で良品と判定したものだけを選別してマルチチップモジュール3を製造する。   Finally, as shown in FIG. 4, the wafer 1 is cut for each chip region, and only those determined as non-defective products by the first and second burn-in inspections are selected to manufacture the multichip module 3.

なお、本実施の形態では、チップ領域2の同一平面上に2個の半導体チップを実装したマルチチップモジュールを例に挙げて説明したが、本発明は、これに限らず、半導体チップの上面にさらに別の半導体チップを重積して実装するマルチチップモジュールに対しても適用することができる。   In the present embodiment, a multichip module in which two semiconductor chips are mounted on the same plane of the chip region 2 has been described as an example. However, the present invention is not limited to this, and the present invention is not limited to this. Further, the present invention can be applied to a multichip module in which other semiconductor chips are stacked and mounted.

また、バーンイン検査を行う際に半導体チップにかける負荷は、温度に限らず、通常使用時よりも高い電圧を印加したり、通常使用時よりも低い周波数の信号を入力するなど、半導体チップに対して所定のストレスを印加できるものであれば、任意の負荷を用いても良い。   In addition, the load applied to the semiconductor chip when performing burn-in inspection is not limited to temperature, but a voltage higher than that during normal use or a signal having a frequency lower than that during normal use is input to the semiconductor chip. As long as a predetermined stress can be applied, an arbitrary load may be used.

本発明に係るマルチチップモジュールの製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the multichip module which concerns on this invention. 本発明に係るマルチチップモジュールの製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the multichip module which concerns on this invention. 本発明に係るマルチチップモジュールの製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the multichip module which concerns on this invention. 本発明に係るマルチチップモジュールの製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the multichip module which concerns on this invention.

符号の説明Explanation of symbols

１ ウエハ
２ チップ領域
３ マルチチップモジュール
４ 入出力端子
５ ＪＴＡＧ回路
６ バウンダリスキャンセル（ＢＳＣ）
７ ＪＴＡＧコントローラ
８ コンパレータ
９ ＪＴＡＧ用インターフェースポート
１０ バウンダリスキャンパス（ＢＳＰ）
１１ メモリ
１２ ＣＰＵ
１３ ＮＧチップ領域
１４ ＧＯＯＤチップ領域 1 Wafer 2 Chip Area 3 Multichip Module 4 Input / Output Terminal 5 JTAG Circuit 6 Boundary Cancel (BSC)
7 JTAG controller 8 Comparator 9 JTAG interface port 10 Boundarys campus (BSP)
11 Memory 12 CPU
13 NG chip area 14 GOOD chip area

Claims (3)

ウエハ状態の半導体基板に設けた複数のチップ領域に半導体チップをそれぞれ実装した後に、各チップ領域毎に切断して形成されるマルチチップモジュールの検査方法において、
前記各チップ領域に所要の回路とともにＪＴＡＧ回路を形成しておき、このＪＴＡＧ回路の検査用端子に所定の信号を入力して前記各チップ領域に対するバーンイン検査をウエハ状態のままで行うことを特徴とするマルチチップモジュールの検査方法。 In the inspection method of a multichip module formed by cutting each chip area after mounting semiconductor chips on a plurality of chip areas provided on a semiconductor substrate in a wafer state,
A JTAG circuit is formed together with a required circuit in each chip area, and a predetermined signal is input to an inspection terminal of the JTAG circuit to perform a burn-in inspection on each chip area in a wafer state. Inspection method for multichip modules. 前記各チップ領域に複数の前記半導体チップを実装する場合には、個々の前記半導体チップを実装する度に前記バーンイン検査を行うことを特徴とする請求項1に記載のマルチチップモジュールの検査方法。   2. The multi-chip module inspection method according to claim 1, wherein when a plurality of the semiconductor chips are mounted in each of the chip regions, the burn-in inspection is performed every time the individual semiconductor chips are mounted. ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、前記ＪＴＡＧ回路の検査用端子に所定の信号を入力して前記各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の前記半導体基板を前記各チップ領域毎に切断することを特徴とするマルチチップモジュールの製造方法。




















A JTAG circuit is formed together with a required circuit in a plurality of chip regions provided on a semiconductor substrate in a wafer state, and a semiconductor chip is mounted on each chip region. Then, a predetermined signal is input to an inspection terminal of the JTAG circuit. A method of manufacturing a multi-chip module, wherein the burn-in inspection for each chip region is performed in a wafer state, and then the semiconductor substrate in the wafer state is cut for each chip region.




















JP2004110631A 2004-04-05 2004-04-05 Inspection method and manufacturing method for multichip module Pending JP2005292062A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004110631A JP2005292062A (en) 2004-04-05 2004-04-05 Inspection method and manufacturing method for multichip module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004110631A JP2005292062A (en) 2004-04-05 2004-04-05 Inspection method and manufacturing method for multichip module

Publications (1)

Publication Number Publication Date
JP2005292062A true JP2005292062A (en) 2005-10-20

Family

ID=35325139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004110631A Pending JP2005292062A (en) 2004-04-05 2004-04-05 Inspection method and manufacturing method for multichip module

Country Status (1)

Country Link
JP (1) JP2005292062A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134901A (en) * 2005-11-09 2007-05-31 Technology Alliance Group Inc Power control unit of mounting substrate and semiconductor substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134901A (en) * 2005-11-09 2007-05-31 Technology Alliance Group Inc Power control unit of mounting substrate and semiconductor substrate

Similar Documents

Publication Publication Date Title
US5807762A (en) Multi-chip module system and method of fabrication
US6871307B2 (en) Efficient test structure for non-volatile memory and other semiconductor integrated circuits
US7906982B1 (en) Interface apparatus and methods of testing integrated circuits using the same
US20060242497A1 (en) Circuit and method for test and repair
JP2017534872A (en) Assembly of equipment for probe card inspection
JP3031883B2 (en) Inspection board capable of jointly inspecting integrated circuit devices operating in a merged data output mode and a standard operation mode
TWI763594B (en) Semiconductor chip and burn-in test method thereof
JP3509001B2 (en) Semiconductor integrated circuit having self-diagnosis test circuit function and method of testing semiconductor integrated circuit
JP2005292062A (en) Inspection method and manufacturing method for multichip module
KR100842909B1 (en) Scan method of Burn-in test
KR100821095B1 (en) Test device for the semiconductor and the testing method thereof
JPH0312099A (en) Method of testing recording element with series data transmission path
US20040196061A1 (en) Socket or adapter device for semiconductor devices, method for testing semiconductor devices, and system comprising at least one socket or adapter device
JP4137082B2 (en) Semiconductor device testing equipment
KR100408984B1 (en) Test board for burn-in test and PC base test
KR100252303B1 (en) Tester for semiconductor chip slave
US20050122124A1 (en) Semiconductor manufacturing device and semiconductor manufacturing method
KR19980025897A (en) MOBTORING BURN-IN TESTOR (MBT)
JP2005156479A (en) Semiconductor integrated circuit device and its test method
JPH11109000A (en) Apparatus for testing connection of semiconductor device
JP2009229135A (en) Module equipped with test chip
JP2008232769A (en) Electronic device and determining method of connection quality using it
KR20100069367A (en) Circuit for improving test coverage and semiconductor memory device having improved test coverage
JP2001060653A (en) Test corresponding semiconductor integrated circuit and its testing method
JP2008090989A (en) Semiconductor memory device