JP2005285163A - 電源回路及び該電源回路を備えた半導体記憶装置 - Google Patents

Abstract

【課題】
スタンバイ時の消費電流の低減を図るとともに、リード時昇圧電圧の変動を抑止低減する電源回路及び該電源回路を備えた半導体記憶装置の提供。
【解決手段】
外部電源電位Ｖｃｃよりも高い電圧でワード線を駆動する半導体記憶装置において、外部電源電位を昇圧して第１の電位Ｖｐｏｏｌの昇圧電圧を出力する昇圧回路１０１と、スタンバイ状態のときの昇圧回路の出力電位を蓄積する補助容量１０２と、スタンバイ状態のとき、ワード線駆動電源線１０９に第１の電位Ｖｐｏｏｌを分圧した第２の電位Ｖｒｅａｄを供給し、動作時にオフするスイッチ１０５と、動作時に、第１の電位Ｖｐｏｏｌを駆動電源電位として受け、第２の電位Ｖｒｅａｄでワード線駆動電源線１０９を駆動する増幅回路１０４とを備えている。
【選択図】
図１

Description

本発明は、電源回路及び半導体記憶装置に関し、特に、外部電源端子から供給される電源電位を昇圧した電位を用いる半導体記憶装置に用いて好適とされる電源回路に関する。

ＥＥＰＲＯＭ（電気的にプログラム及び消去可能な読み出し専用メモリ）等の半導体記憶装置においては、外部電源端子に供給される電源電圧Ｖｃｃ（例えば１．８Ｖ）を半導体記憶装置内部の昇圧回路で昇圧した昇圧電位（例えば６Ｖ）が、ワード線を駆動するワードドライバの駆動電源（「ワード線駆動電源」ともいう）として供給される。なお、ワードドライバは、入力されたＸアドレスをデコードするＸデコーダで選択されたワード線を該昇圧電位に駆動する。

図６は、ワードドライバの駆動電源を供給する給電線（本明細書では「ワード線駆動電源線」という）に、昇圧電位Ｖｗｏｒｄ（ワード線電源電位）を供給する構成の一典型例を示した図である。図６を参照すると、ワード線駆動電源線２２は、図示されない複数のワードドライバの電源として接続されており、外部電源電圧Ｖｃｃ（例えば１．８Ｖ）を、昇圧回路２０で昇圧した電位（例えば６Ｖ）が、ワード線駆動電源線２２に供給される。このワード線駆動電源線２２には、安定化容量２１が接続されている。

図７は、図６の昇圧回路２０の典型的な構成を模式的に例示した図である。図７を参照すると、昇圧回路２０は、昇圧回路２０の出力電圧を例えば分圧抵抗２０２_１、２０２_２で分圧した電圧を比較回路２０３を基準電圧Ｖｒｅｆと電圧比較し、昇圧回路２０の出力電圧が下がり、基準電圧Ｖｒｅｆ以下となると、比較回路２０３からの比較結果出力信号に基づき、リングオシレータ等の発振器（ＯＳＣ）２０４を制御して発振を開始させ、発振クロックをチャージポンプ２０１に供給し、チャージポンプ２０１は、容量（不図示）に電荷を蓄積して昇圧動作を行い出力平滑容量（不図示）に蓄積する。

ところで、スタンバイ制御されるＥＥＰＲＯＭにおいて、スタンバイ状態（待機状態）の時に、リードアクセスは行われず、ワードドライバは活性化されない。すなわち、スタンバイ状態のとき、ワード線は選択されず、ワードドライバがワード線を駆動することはない。このため、スタンバイ状態のとき、昇圧回路２０の昇圧動作は停止される（ただし、ワード線駆動電源線は例えば６Ｖ電位に保持される）。

携帯電話機、デジタルカメラ、カメラ付き携帯電話機、ＰＤＡ（Personal Digital Assistant）等の電子機器には、不揮発性メモリとしてＥＥＰＲＯＭが搭載されている。バッテリ駆動型の携帯機器において、低消費電力化が求められており、スタンバイ状態における昇圧回路の低消費電力化が要請される。

例えば図７の昇圧回路２０において、抵抗２０２_１、２０２_２の直列合成抵抗をＲとし、分圧抵抗２０２_１、２０２_２に流れる電流をＩとすると、Ｉ＝Ｖ／Ｒとされ、パワー（電力）は、ＶＩ＝Ｖ^２／Ｒであることから、抵抗２０２_１、２０２_２の抵抗値を高抵抗とすれば、パワーは低減する。しかしながら、抵抗２０２_１、２０２_２を高抵抗とすると、比較回路２０３の入力のＣＲ時定数が増大し、比較回路２０３の反転入力端子（−）に入力される信号波形の応答が遅くなる。また、図７において、発振器２０４は、比較回路２０３の入力信号が基準電圧Ｖｒｅｆ以下となると発振動作するが、比較回路２０３の応答が遅くなると、発振器２０４の発振動作も遅れ、スタンバイ状態から、リード動作への切替時に、活性化されたワードドライバの動作によるワード線駆動電源電位の低下に充分に対処できず、選択セルのデータの読み出し不良を招く可能性もある。

スタンバイ状態からリード動作に移行するとき、ワード線駆動電源電位（「リード時昇圧電位」ともいう）を維持するには、図７の比較回路２０３の反応速度を高速化する構成とすればよい。この場合、スタンバイ状態からリード動作に移行時に失われる電荷の供給を、即時に行うことはできるものの、図７の抵抗２０２_１、２０２_２を低抵抗とすると、スタンバイ時の消費電流が増大してしまう。

なお、後述される本発明に関連する技術を開示した刊行物として、２つの昇圧回路を備えた構成を開示した後記特許文献１の記載も参照される。この特許文献１には、電源電圧が低下しても安定してワード線電位に用いられる昇圧電圧を供給する半導体集積回路（ワード線昇圧方式のＤＲＡＭ）として、第１、第２の昇圧回路を備え、第２の昇圧回路は、第１の昇圧回路が生成するワード線電位となる昇圧電圧Ｖｐｐよりも高い第２の昇圧電圧Ｖｐｐ＋αを生成し、静電容量素子に電荷が蓄積され、昇圧電圧Ｖｐｐをしきい値と比較する比較回路を備え、電源電圧Ｖｃｃの低下によりＶｐｐが該しきい値よりも下がると、比較回路は、制御信号をスイッチング部に出力して、静電容量素子に蓄積されていた電荷が、電圧Ｖｐｐとして供給されるようにした構成が開示されている。しかしながら、この特許文献１に記載された構成は、単に、高電圧Ｖｐｐが該しきい値よりも下がると、Ｖｐｐ＋αを生成する第２の昇圧回路側に切り替えるというだけのものである。なお、フラッシュメモリの場合、昇圧電圧、すなわち、ＥＥＰＲＯＭのゲート電圧がＶＰＰ＋αとなることは、読み出しモードにおける読み出しディスターブ（ソフト書き込みを誘発する）を加速する要因ともなる。

特開２０００−２６８５６２号公報（第３頁、第１図）

上記したように、図７に示した構成においては、抵抗２０２_１、２０２_２を低抵抗とするとスタンバイ時の消費電流が増加する。一方、抵抗２０２_１、２０２_２を高抵抗とすると、スタンバイ時の消費電流は減少するが、スタンバイ状態からリード動作への切替時の応答が遅延し、これにより、ワード線駆動電源線電位の落ち込み、あるいはばらつきが大きくなる、という問題がある。

そこで、折衷案として、例えば、図８に示すように、スタンバイ状態とリード動作の切替を制御するスタンバイ／リード切替信号が、スタンバイ状態を示すときオンし、リード動作を示すときオフするスイッチ２０５を、ワード線駆動電源線２２と、抵抗２０２_１との間に備え、スタンバイ／リード切替信号をインバータ２０８で反転した信号でオン・オフ制御され、スタンバイ／リード切替信号がリード動作を示すときオンし、スタンバイ状態を示すときオフするスイッチ２０６を、ワード線駆動電源線２２と、抵抗２０７_１との間に備え、抵抗２０２_１、２０２_２を高抵抗とし、抵抗２０７_１、２０７_２を低抵抗とする構成の利用も考えられる。スタンバイ状態時には、比較回路２０３への分圧電圧を供給する抵抗として、抵抗２０２_１、２０２_２の組が、オン状態のスイッチ２０５によって選択され、リード動作時には、低抵抗の抵抗２０７_１、２０７_２の組がオン状態のスイッチ２０６によって選択される。そして、スタンバイ状態時には、抵抗２０２_１、２０２_２による分圧電圧が、リード動作時には、抵抗２０７_１、２０７_２による分圧電圧が、スイッチ２０９で選択されて、比較回路２０３に供給される。

しかしながら、図８に示した構成のように、スタンバイ時の昇圧電圧維持動作と、リード時昇圧電圧維持動作の２つのモードに分ける構成とした場合、スタンバイ状態からリード動作に切り替わるときの、制御ばらつきが大きい、という問題点を有している。

図９は、この問題点を説明するための図であり、本願発明者による研究・検討結果に基づくものである。

スタンバイ状態の時、ＥＥＰＲＯＭの外部から入力されるチップイネーブ信号ＣＥＢが活性化され（ロウレベルでアクティブ）、リード動作に切り替わると、昇圧回路２０（図６参照）の応答の遅れにより、リード動作時の選択ワード線に接続されるワードドライバのワード線駆動動作により、安定化容量２１（図６参照）から、電荷が順次失われていき、これを補うための昇圧動作に時間的にもばらつきが生じる。その結果、リード時のワード線駆動電源線２２の電位Ｖｗｏｒｄの変動が大きくなる。

図９に示す例では、ｔａのスタンバイ状態からリード動作への切替時点から、ｔｂの時点までは、昇圧回路２０の昇圧動作が十分でなく、リード動作毎に、ワード線駆動電源線２２の電位Ｖｗｏｒｄのピーク値が順次下がっている。かかる昇圧電位の変動は、スタンバイ状態からリード動作への切替えにより、例えば図８の比較回路２０３の抵抗を高抵抗２０２_１、２０２_２から低抵抗２０７_１、２０７_２側に切り替えＣＲ時定数を小さくした場合であっても、発振器２０４の発振の時間的な変動等により、昇圧回路２０の動作が遅れると、昇圧回路２０の出力電位の変動がより大となる。

なお、図９の時点ｔｂ以降は、昇圧回路２０が動作し、ワード線駆動電源電位Ｖｗｏｒｄのピーク電位が、順次上昇を開始する。なお、図９において、チップイネーブル信号ＣＥＢが活性化されたのち、リード動作５サイクル（Ｘアドレスが５回変化）後に、昇圧動作が働き始めるように描かれているが、あくまで、説明のためである。

図９に示したように、スタンバイ状態からリード動作への切替時、リード時昇圧電圧の低下が大きいことは、データ読み出し時のエラー等の原因ともなる。

したがって、本発明の目的は、スタンバイ時の消費電流の低減を図るとともに、リード時昇圧電圧の変動を抑止低減する電源回路及び該電源回路を備えた半導体記憶装置を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下のような構成とされる。

本発明の１つのアスペクト（側面）に係る電源回路は、第１の電位を出力する昇圧回路と、前記昇圧回路の出力電位を蓄積する容量と、前記第１の電位と異なる第２の電位を出力する回路と、スタンバイ制御信号に基づき、スタンバイ状態の時に、オン状態とされ、前記第２の電位を出力端子に出力し、動作時には、オフ状態とされるスイッチと、スタンバイ制御信号に基づき、スタンバイ状態の時に、非活性状態とされ、動作時には、活性状態とされ、前記昇圧回路から出力される前記第１の電位を駆動電源電位として受け、前記第２の電位にて前記出力端子を駆動出力する増幅回路と、を備えている。

本発明において、前記第２の電位は、前記第１の電位よりも低く、前記第２の電位を出力する回路は、前記昇圧回路から出力される前記第１の電位を分圧して前記第２の電位を出力するか、又は、別の昇圧回路を、前記第２の電位を出力する回路として設け、前記第２の電位を昇圧して生成する。

本発明の１つのアスペクト（側面）に係る電源回路は、第１の電位を出力する昇圧回路と、前記昇圧回路から出力される前記第１の電位を分圧してなる第２の電位を生成する分圧回路と、安定化容量に接続されるとともに、給電対象の１つ又は複数の負荷回路に接続される給電線と、前記昇圧回路の出力電位を蓄積する補助容量と、前記分圧回路の出力と前記給電線との間に接続され、スタンバイ制御信号がスタンバイ状態を示すときにオンし、前記スタンバイ制御信号が動作状態を示すとき、オフするスイッチと、前記第２の電位を入力電位として受け、前記給電線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ制御信号がスタンバイ状態を示すときに非活性状態とされ、前記スタンバイ制御信号が動作状態を示すときに活性化され、前記第２の電位で、前記給電線を駆動する増幅回路と、を備え、前記スタンバイ状態から動作状態に移行したときに失われる電荷を、前記補助容量から供給する構成とされる。

本発明の他のアスペクト（側面）に係る電源回路は、第１の電位を出力する第１の昇圧回路と、前記第１の昇圧回路の出力電位を蓄積する補助容量と、前記第１の電位よりも低い第２の電位を出力する第２の昇圧回路と、安定化容量に接続されるとともに、給電対象の１つ又は複数の負荷回路に接続される給電線と、前記第２の昇圧回路の出力と、前記給電線との間に接続され、スタンバイ制御信号がスタンバイ状態を示すときオンし、前記スタンバイ制御信号が動作状態を示すときオフするスイッチと、前記第２の昇圧回路からの前記第２の電位を入力として受け、前記給電線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ制御信号がスタンバイ状態を示すとき非活性化され、前記スタンバイ制御信号が動作状態を示すとき活性化され、前記第２の電位で、前記給電線に駆動する増幅回路と、を備え、前記スタンバイ状態から動作状態に移行したときに失われる電荷を前記補助容量から供給する。

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、装置外部から与えられた電源電位を受け、前記電源電位を昇圧して第１の電位を出力する昇圧回路と、前記昇圧回路の出力電位を蓄積する容量と、前記第１の電位と異なる第２の電位を出力する回路と、入力されるスタンバイ／アクセス切替信号に基づき、スタンバイ状態の時に、オン状態とされ、前記第２の電位を、ワード線を駆動する回路の電源線（「ワード線駆動電源線」という）に出力し、アクセス動作時には、オフ状態とされるスイッチと、スタンバイ／アクセス切替信号に基づき、スタンバイ状態の時に、非活性状態とされ、アクセス動作時には、活性状態とされ、前記昇圧回路から出力される前記第１の電位を駆動電源電位として受け、前記第２の電位にて、前記ワード線駆動電源線を駆動出力する増幅回路と、を備えている。本発明において、前記第２の電位は、前記第１の電位よりも低く、前記第２の電位を出力する回路は、前記昇圧回路から出力される前記第１の電位を分圧して前記第２の電位を出力するか、又は、別の昇圧回路から、前記第２の電位を生成する構成とされる。

本発明の他のアスペクト（側面）に係る半導体記憶装置は、半導体記憶装置外部から与えられた電源電位を受け、前記電源電位を昇圧して第１の電位を出力する昇圧回路と、前記昇圧回路から出力される前記第１の電位を分圧してなる第２の電位を生成する分圧回路と、安定化容量に接続されるとともに、ワード線を駆動する回路に駆動電源を給電するワード線駆動電源線と、前記昇圧回路の出力電位を蓄積する補助容量と、前記分圧回路の出力と前記ワード線駆動電源線との間に接続され、入力されるスタンバイ／アクセス切替信号がスタンバイ状態を示すときにオンし、前記スタンバイ／アクセス切替信号がアクセス動作を示すとき、オフするスイッチと、前記第２の電位を入力電位として受け、前記ワード線駆動電源線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ／アクセス切替信号がスタンバイ状態を示すときに非活性状態とされ、前記スタンバイ／アクセス切替信号がアクセス動作を示すときに活性化され、前記第２の電位で、前記ワード線駆動電源線を駆動する増幅回路と、を備えている。

本発明の他のアスペクト（側面）に係る半導体記憶装置は、半導体記憶装置外部から与えられた電源電位を受け、前記電源電位を昇圧して第１の電位を出力する第１の昇圧回路と、前記第１の電位よりも低い第２の電位を出力する第２の昇圧回路と、前記第１の昇圧回路の出力電位を蓄積する補助容量と、安定化容量に接続されるとともに、ワード線を駆動する回路に駆動電源を給電するワード線駆動電源線と、前記第２の昇圧回路の出力と、前記ワード線駆動電源線との間に接続され、入力されるスタンバイ／アクセス切替信号がスタンバイ状態を示すときオンし、前記スタンバイ／アクセス切替信号がアクセス動作状態を示すときオフするスイッチと、前記第２の昇圧回路からの前記第２の電位を入力として受け、前記ワード線駆動電源線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ／アクセス切替信号がスタンバイ状態を示すとき非活性化され、前記スタンバイ／アクセス切替信号がアクセス動作状態を示すとき活性化され、前記第２の電位で前記ワード線駆動電源線に駆動する増幅回路とを備えている。

本発明によれば、スタンバイ時の昇圧回路の消費電力の低減を図りながら、スタンバイから動作時における給電線に供給する昇圧電位の変動を抑えることができる。

本発明をさらに詳細に説述すべく、添付図面を参照して、発明を実施するための最良の形態について以下に説明する。図１は、本発明の第１の実施の形態の構成を示す図である。

図１を参照すると、本発明の第１の実施の形態に係る半導体記憶装置は、外部電源電位Ｖｃｃ（例えば１．８Ｖ）よりも高い電圧でワード線を駆動する半導体記憶装置であり、外部電源電位Ｖｃｃを入力し、Ｖｃｃよりも高い電位の昇圧電位Ｖｐｏｏｌ（例えば７Ｖ）を出力する昇圧回路１０１と、昇圧回路１０１の出力ノード１０６に一端が接続され他端が例えばグランド電位に接続された補助容量１０２と、昇圧回路１０１の出力ノード１０６とグランド間に接続され、昇圧回路１０１の昇圧電圧Ｖｐｏｏｌを分圧した電圧（例えば６Ｖ）をタップから出力する分圧抵抗１０７_１、１０７_２と、分圧抵抗１０７_１、１０７_２の接続点（タップ）に入力端子が接続され、昇圧電位Ｖｐｏｏｌを駆動電源電位として受け、スタンバイ／リード切替信号により、活性化／非活性化が制御される増幅回路（ＡＭＰ）１０４と、分圧抵抗１０７_１、１０７_２の接続点に一端が接続され、他端がワード線駆動電源線１０９に接続され、スタンバイ／リード切替信号により、オン・オフ制御されるスイッチ１０５と、を備えている。ワード線駆動電源線１０９は、増幅回路１０４の出力端子に接続されるともと、一端がグランドに接続された安定化容量１０３の他端に接続されている。ワード線駆動電源線１０９は、図示されないワードドライバ（Ｘデコーダの出力を受けワード線を駆動する）の電源パッドに接続されている。

増幅回路１０４は、スタンバイ／リード切替信号により、スタンバイ時には、非活性化状態とされ（動作を停止）、増幅回路１０４の出力はハイインピーダンス状態とされ、リード動作時には、活性状態に切替制御される。

スイッチ１０５は、スタンバイ／リード切替信号により、スタンバイ時にはオン状態とされ、リード動作時には、オフ状態とされる。スタンバイ／リード切替信号は、半導体記憶装置外部から制御端子（ＣＥＢ）に入力されるチップイネーブル信号ＣＥＢに基づき、半導体記憶装置内部で生成される制御信号である。

図２は、図１に示した本実施例の動作を説明するためのタイミング波形図である。図２には、半導体記憶装置外部から制御端子（ＣＥＢ）に入力されるチップイネーブル信号ＣＥＢ、Ｘアドレス、Ｖｐｏｏｌ（ノード１０６の電位）、Ｖｒｅａｄ（ノード１０８の電位）、Ｖｗｏｒｄ（ノード１０９の電位）の波形の推移の一例が模式的に示されている。図１及び図２を参照して、以下に、第１の実施の形態の動作を説明する。

チップイネーブル信号ＣＥＢが非活性状態（ハイレベル）のとき、スタンバイ／リード切替信号はスタンバイ状態とされ、増幅回路１０４は非活性化状態とされ、その出力は、ハイインピーダンス状態とされる。一方、スイッチ１０５は、オン状態とされる。したがって、スタンバイ状態のとき、昇圧回路１０１の昇圧電圧Ｖｐｏｏｌを抵抗１０７_１、１０７_２で分圧した電圧Ｖｒｅａｄ（例えば６Ｖ）が、オン状態のスイッチ１０５を介して、ワード線駆動電源線１０９に供給される。ワード線駆動電源線１０９の電位はＶｒｅａｄとされる。

チップイネーブル信号ＣＥＢが活性状態（ロウレベル）とされ、リード動作時、スイッチ１０５は、オフ状態とされ、増幅回路１０４が活性状態とされる。増幅回路１０４は、昇圧電圧Ｖｐｏｏｌを抵抗１０７_１、１０７_２で分圧した電圧Ｖｒｅａｄを受け、ワード線駆動電源線１０９を、電圧Ｖｒｅａｄに駆動する。

増幅回路１０４は、好ましくは、ボルテージフォロワ構成とされ、ワード線駆動電源線１０９の電圧Ｖｗｏｒｄは、増幅回路１０４の入力電圧Ｖｒｅａｄと同相とされる。昇圧電位Ｖｐｏｏｌを抵抗１０７_１、１０７_２で分圧した電圧Ｖｒｅａｄ（図１のノード１０８の電位）は、リード動作時、昇圧電圧Ｖｐｏｏｌと同相とされ、増幅回路１０４で駆動されるワード線駆動電源線１０９の電圧Ｖｗｏｒｄも、Ｖｐｏｏｌと同相とされる。

本実施例においては、スタンバイ状態からリード動作への切替時に、リード動作時の電荷は、スタンバイ時に蓄積されていた補助容量１０２から供給される。このため、スタンバイ状態からリード動作への切替時における、ワード線駆動電源線１０９の電位Ｖｗｏｒｄの変動は、図９に示した従来の構成の場合と比べ、抑止・低減されている。

すなわち、昇圧回路１０１から出力される昇圧電位Ｖｐｏｏｌのピークは、スタンバイ状態からリード動作への切替時に、電荷が失われるたびに順次下がっていくものの、補助容量１０２からの電荷が供給される分、ワード線駆動電源線１０９の電位の低下の変動幅は、図９に示した例と比べて小さい。

なお、図１において、電位Ｖｒｅａｄを生成する抵抗１０７_１、１０７_２を高抵抗で構成し、スタンバイ時、リード動作時とも、消費電力の低減を図る構成としてもよいことは勿論である。

次に、本発明の第２の実施形態の構成について説明する。図３は、本発明の第２の実施形態の構成を示す図である。図３を参照すると、本発明の第２の実施形態に係る半導体記憶装置は、外部電源電位Ｖｃｃ（例えば１．８Ｖ）を入力し、Ｖｃｃよりも高い電位の昇圧電位Ｖｐｏｏｌ（例えば７Ｖ）を出力する昇圧回路１０１と、昇圧回路１０１の出力ノード１０６に一端が接続され他端が接地された補助容量１０２と、Ｖｃｃよりも高い電位の昇圧電位Ｖｒｅａｄ（例えば６Ｖ）を出力する昇圧回路１１０と、を備えている。ただし、ＶｒｅａｄはＶｐｏｏｌよりも低い電位とされる。

昇圧回路１１０の出力電位Ｖｒｅａｄは、増幅回路１０４の入力端子に入力されるとともに、スタンバイ／リード切替信号によりオン・オフ制御されるスイッチ１０５の一端に入力され、スイッチ１０５の他端は、ワード線駆動電源線１０９に接続され、増幅回路１０２の出力端子は、ワード線駆動電源線１０９に接続されている。前記第１の実施の形態と同様、本実施形態においても、ワード線駆動電源線１０９には、安定化容量１０３が接続されている。

前記第１の実施の形態と同様、第２の実施の形態においても、増幅回路１０４は、スタンバイ／リード切替信号により、スタンバイ時には非活性化状態とされ、出力端子はハイインピーダンス状態とされ、リード動作時に活性状態とされる。

また、スイッチ１０５は、スタンバイ／リード切替信号により、スタンバイ時にはオン状態とされ、リード動作時にオフ状態とされる。スタンバイ／リード切替信号は、半導体記憶装置外部から制御端子（ピン）に入力されるチップイネーブル信号ＣＥＢに基づき半導体記憶装置内部で生成される制御信号である。

図４は、図３に示した本実施の形態の動作を説明するためのタイミング波形図である。図４には、半導体記憶装置外部から制御端子（ＣＥＢ）に入力されるチップイネーブル信号ＣＥＢ、Ｘアドレス、Ｖｐｏｏｌ（ノード１０６の電位）、Ｖｒｅａｄ（ノード１０８の電位）、Ｖｗｏｒｄ（ワード線駆動電源線１０９の電位）の波形の推移の一例が模式的に示されている。図３及び図４を参照して、以下に、第２の実施の形態の動作を説明する。

チップイネーブル信号ＣＥＢが非活性状態（ハイレベル）のとき、スタンバイ／リード切替信号はスタンバイ状態とされ、増幅回路１０４は、非活性化状態とされ、その出力はハイインピーダンス状態とされ、スイッチ１０５は、オン状態とされる。したがって、スタンバイ状態のとき、ワード線駆動電源線１０９には、昇圧回路１１０からの電圧Ｖｒｅａｄがスイッチ１０５を介して供給される。

チップイネーブル信号ＣＥＢが活性状態（ロウレベル）となり、スタンバイ／リード切替信号がリード動作を示す時、スイッチ１０５はオフ状態とされ、増幅回路１０４は活性状態とされ、昇圧回路１１０の出力電位Ｖｒｅａｄを入力端子に受け、ワード線駆動電源線１０９を、電位Ｖｒｅａｄで駆動する。

前記第１の実施の形態と相違して、第２の実施の形態では、リード動作時にも、昇圧回路１１０の出力電位Ｖｒｅａｄ（ノード１０８の電位）は一定に保持される。これは、昇圧回路１１０の出力は、入力インピーダンスが高い増幅回路１０４に接続され、リード動作時に、スイッチ１０５はオフとされるため、出力電位Ｖｒｅａｄ（ノード１０８）の電荷は失われないためである。

増幅回路１０４は、入力電圧と同一電圧で出力端子を駆動するボルテージフォロワ構成とされる。リード動作時の電荷は、スタンバイ時に電荷を蓄積した補助容量１０２から供給されるため、スタンバイ状態からリード動作への切替時における、ワード線駆動電源線１０９の電位Ｖｗｏｒｄの変動は、図９に示した従来の場合と比べて、特段に低減されている。

また、増幅回路１０４は、電圧Ｖｒｅａｄでワード線駆動電源線１０９を駆動している。このため、昇圧回路１０１から出力される昇圧電圧Ｖｐｏｏｌのピークは、リード動作により電荷が失われるたびに順次下がっていくものの、ワード線駆動電源線１０９の電位のピーク値は、各リードサイクルにおいて、６Ｖ（Ｖｒｅａｄ）に復帰している。すなわち、ピーク値は６Ｖに維持されている。このため、選択セルのワード線には、６Ｖのワード線電源が供給され、リード動作を安定化させている。

図５は、図１及び図３に示した実施例における、増幅回路１０４とスイッチ１０５の構成の一実施例を示す図である。

図５を参照すると、増幅回路１０４は、差動増幅回路で構成されており、差動対に定電流を供給する定電流源をなすＮＭＯＳトランジスタＭＮ３と、ＮＭＯＳトランジスタＭＮ３のドレインにソースが共通に接続されて差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、差動対の能動負荷をなすカレントミラー回路（ＰＭＯＳトランジスタＭＰ１、ＭＰ２）とを備え、カレントミラーを構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、電位Ｖｐｏｏｌ（図１又は図３のノード１０６）に接続されている。定電流源をなすＮＭＯＳトランジスタＭＮ３は、ソースがグランドに接続され、ゲートにスタンバイ／リード切替信号を入力とするＮＭＯＳトランジスタＮＭ３のドレインに接続されている。

差動対の出力（トランジスタＭＮ１とＭＰ１のドレインの接続点）は、ソースがＶｐｏｏｌ（ノード１０６）に接続され、ドレインがワード線駆動電源線１０９に接続され、出力増幅段をなすＰＭＯＳトランジスタＭＰ４のゲートに接続されている。

ＰＭＯＳトランジスタＭＰ４のドレインとワード線駆動電源線１０９との接続点は、抵抗Ｒを介してＮＭＯＳトランジスタＭＮ５のドレインに接続され、ＮＭＯＳトランジスタＭＮ５のソースはグランドに接続され、そのゲートは、スタンバイ／リード切替信号に接続されている。

また、スタンバイ／リード切替信号はレベルシフト回路１１１に入力されてレベルシフトされ、レベルシフトされたスタンバイ／リード切替信号をゲートに入力し、ソースが電源Ｖｐｏｏｌ（ノード１０６）に接続され、ドレインが、出力増幅段のＰＭＯＳトランジスタＭＰ４のゲートに接続されたＰＭＯＳトランジスタＭＰ３を備えている。

さらに、Ｖｒｅａｄ（図１又は図３のノード１０８）にソースが接続され、ゲートにレベルシフトされたスタンバイ／リード切替信号を入力とするＰＭＯＳトランジスタＭＰ５と、ワード線駆動電源線１０９にソースが接続され、ゲートに、レベルシフトされたスタンバイ／リード切替信号を入力とし、ドレインが、ＰＭＯＳトランジスタＭＰ５のドレインと接続されたＰＭＯＳトランジスタＭＰ６を備えている。

差動対のＮＭＯＳトランジスタＭＮ１のゲート（非反転入力端子）に電位Ｖｒｅａｄを受け、差動対のＮＭＯＳトランジスタＭＮ２のゲート（反転入力端子）には、差動増幅回路の出力端子（図５ではワード線駆動電源線１０９）が接続されており、ボルテージフォロワ増幅器を構成している。

また、ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６は、図１、図３のスイッチ１０５を構成している。

レベルシフト回路１１１は、ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６のオン・オフを制御するためのスタンバイ／リード切替信号を、昇圧電圧Ｖｐｏｏｌ、Ｖｒｅａｄ対応の振幅の信号にレベルシフトする。ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６をオフする場合、ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６のゲートに入力されるスタンバイ／リード切替信号の電位をＶｒｅａｄとする。一方、ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６をオンする場合、ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６のゲートに入力されるスタンバイ／リード切替信号の電位はグランド電位とされる。なお、Ｖｒｅａｄと、ワード線駆動電源線１０９間に縦済みされたＰＭＯＳトランジスタＭＰ５、ＭＰ６は、ワード線駆動電源線１０９から、Ｖｒｅａｄ（ノード１０８）への電流の逆流を阻止する。

図５に示した差動増幅回路の動作について以下に説明する。

本実施例において、スタンバイ状態のとき、スタンバイ／リード切替信号は、ロウレベルとされ、定電流源ＮＭＯＳトランジスタＭＮ４、及び、出力増幅段のＮＭＯＳトランジスタＭＮ５はともにオフ状態とされる。そして、スタンバイ／リード切替信号は、ロウレベルとされるため、ＰＭＯＳトランジスタＭＰ３がオンして、ＰＭＯＳトランジスタＭＰ４のゲートを電位Ｖｐｏｏｌとする。このため、出力増幅段のＰＭＯＳトランジスタＭＰ４はオフし、差動増幅回路の出力はハイインピーダンス状態とされる。一方、ＰＭＯＳトランジスタＭＰ５、ＭＰ６はオン状態とされるため、ワード線駆動電源線１０９には、図１又は図３のノード１０８の電位Ｖｒｅａｄ（６Ｖ）が供給される。

このように、本実施例によれば、スタンバイ状態のとき、増幅回路１０４における電源電流パスが遮断されて、増幅回路１０４の動作が停止され、消費電力の低減を図っている。

本実施例において、リード動作のとき、スタンバイ／リード切替信号はハイレベルとされ、定電流源ＮＭＯＳトランジスタＭＮ４、及び、出力増幅段のＮＭＯＳトランジスタＭＮ５はオン状態とされ、差動増幅回路は活性化される。また、ＰＭＯＳトランジスタＭＰ３、ＭＰ５、ＭＰ６がオフして、出力増幅段のＰＭＯＳトランジスタＭＰ４は、そのゲートに、差動対（ＭＮ１、ＭＮ２）の出力を受けて、ワード線駆動電源線１０９を充電駆動する。なお、スタンバイ／リード切替信号がハイレベルのとき、ワード線駆動電源線１０９に抵抗Ｒを介して接続されるＮＭＯＳトランジスタＭＮ５は、ワード線駆動電源線１０９を放電駆動する。差動対（ＭＮ１、ＭＮ２）の反転入力端子（ＮＭＯＳトランジスタＭＮ２のゲート）の電位が、電位Ｖｒｅａｄよりも低下すると、一時的に、差動対の一方のＮＭＯＳトランジスタＭＮ２に流れる電流（ドレイン−ソース電流）が減少し、差動対の他方のＮＭＯＳトランジスタＭＮ１に流れる電流（ドレイン−ソース電流）が増加し、ＰＭＯＳトランジスタＭＰ３のゲート電位が低下して、ＰＭＯＳトランジスタＭＰ３に流れる電流（ドレイン−ソース電流）が増加し、ワード線駆動電源線１０９の電位を上昇させる。一方、差動対（ＭＮ１、ＭＮ２）の反転入力端子（ＮＭＯＳトランジスタＭＮ２のゲート）の電位が、電位Ｖｒｅａｄよりも高くなると、一時的に、差動対の一方のＮＭＯＳトランジスタＭＮ２に流れる電流（ドレイン−ソース電流）が増加し、差動対の他方のＮＭＯＳトランジスタＭＮ１に流れる電流（ドレイン−ソース電流）が減少し、ＰＭＯＳトランジスタＭＰ３のゲート電位が上昇して、ＰＭＯＳトランジスタＭＰ３に流れる電流（ドレイン−ソース電流）が減少し、ワード線駆動電源線１０９の電位を下降させる。このように、図５の差動増幅回路は、非反転入力端子に入力される電位Ｖｒｅａｄと同相でワード線駆動電源線１０９を駆動するボルテージフォロワ回路として機能する。なお、ＰＭＯＳトランジスタＭＰ４のドレインとゲート間に、容量素子（発振防止用の容量素子）を備えてもよいことは勿論である。

なお、図１に示した上記実施の形態等において、昇圧回路１０１としては、図８に示したように、スタンバイ／リード切替制御信号によりスイッチで高抵抗と低抵抗を切り替える構成としてもよいことは勿論である。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、スタンバイ状態とアクティブ状態の切替を行う任意の電源回路に適用することができる。また、本発明は半導体記憶装置の昇圧回路への適用に限定されるものでなく、任意の電子装置に適用可能であることは勿論である。

本発明の第１の実施形態の構成を示す図である。 本発明の第１の実施形態の動作の一例を説明するためのタイミング波形図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第２の実施形態の動作の一例を説明するためのタイミング波形図である。 本発明における増幅回路とスイッチの構成の一実施例を示す図である。 従来のワード線電源を供給する電源回路の構成を示す図である。 昇圧回路を説明するための図である。 抵抗切替型の昇圧回路を説明するための図である。 図６の動作を説明する波形図である。

符号の説明

２０ 昇圧回路
２１ 安定化容量
２２ ワード線駆動電源線
１０１ 昇圧回路
１０２ 補助容量
１０３ 安定化容量
１０４ 増幅回路
１０５ スイッチ
１０６ ノード（Ｖｐｏｏｌ電位）
１０７_１、１０７_２ 抵抗
１０８ ノード（Ｖｒｅａｄ電位）
１０９ ワード線駆動電源線
１１０ 昇圧回路
１１１ レベルシフト回路
２０１ チャージポンプ
２０２_１、２０２_２ 抵抗
２０３ 比較回路
２０４ 発振器
２０５ スイッチ
２０６ スイッチ
２０８ インバータ
２０９ スイッチ

Claims (12)

1. 第１の電位を出力する昇圧回路と、
   前記昇圧回路の出力電位を蓄積する容量と、
   前記第１の電位と異なる第２の電位を出力する回路と、
   スタンバイ制御信号に基づき、スタンバイ状態の時に、オン状態とされ、前記第２の電位を出力端子に出力し、動作時には、オフ状態とされるスイッチと、
   前記スタンバイ制御信号に基づき、スタンバイ状態の時に、非活性状態とされ、動作時には、活性状態とされ、前記昇圧回路から出力される前記第１の電位を駆動電源電位として受け、前記第２の電位にて前記出力端子を駆動出力する増幅回路と、
   を備えている、ことを特徴とする電源回路。
2. 前記第２の電位は、前記第１の電位よりも低く、
   前記第２の電位を出力する回路は、前記昇圧回路から出力される前記第１の電位を分圧して前記第２の電位を出力するか、又は、
   前記第２の電位を出力する回路が、前記昇圧回路とは別の昇圧回路よりなり、前記別の昇圧回路で前記第２の電位を生成する、ことを特徴とする請求項１に記載の電源回路。
3. 第１の電位を出力する昇圧回路と、
   前記昇圧回路から出力される前記第１の電位を分圧してなる第２の電位を生成する分圧回路と、
   安定化容量に接続されるとともに、給電対象の１つ又は複数の負荷回路に接続される給電線と、
   前記昇圧回路の出力電位を蓄積する補助容量と、
   前記分圧回路の出力と、前記給電線との間に接続され、スタンバイ制御信号がスタンバイ状態を示すときにオンし、前記スタンバイ制御信号が動作状態を示すとき、オフするスイッチと、
   前記第２の電位を入力電位として受け、前記給電線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ制御信号がスタンバイ状態を示すときに非活性状態とされ、前記スタンバイ制御信号が動作状態を示すときに活性化され、前記第２の電位で、前記給電線を駆動する増幅回路と、
   を備え、前記スタンバイ状態から動作状態に移行したときに失われる電荷を、前記補助容量から供給する、ことを特徴とする電源回路。
4. 第１の電位を出力する第１の昇圧回路と、
   前記第１の昇圧回路の出力電位を蓄積する補助容量と、
   前記第１の電位よりも低い第２の電位を出力する第２の昇圧回路と、
   安定化容量に接続されるとともに、給電対象の１つ又は複数の負荷回路に接続される給電線と、
   前記第２の昇圧回路の出力と、前記給電線との間に接続され、スタンバイ制御信号がスタンバイ状態を示すときオンし、前記スタンバイ制御信号が動作状態を示すときオフするスイッチと、
   前記第２の昇圧回路からの前記第２の電位を入力として受け、前記給電線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ制御信号がスタンバイ状態を示すとき非活性化され、前記スタンバイ制御信号が動作状態を示すとき活性化され、前記第２の電位で、前記給電線に駆動する増幅回路と、
   を備え、前記スタンバイ状態から動作状態に移行したときに失われる電荷を前記補助容量から供給する、ことを特徴とする電源回路。
5. 前記増幅回路は、前記第２の電位を非反転入力端子に受け、前記増幅回路の出力電圧を反転入力端子に受けるボルテージフォロワ構成とされている、ことを特徴とする請求項１乃至４のいずれか一に記載の電源回路。
6. 請求項１乃至５のいずれか一に記載の電源回路を備えた半導体装置。
7. 請求項１乃至５のいずれか一に記載の電源回路を備えた電子装置。
8. 半導体記憶装置外部から与えられた電源電位を受け、前記電源電位を昇圧して第１の電位を出力する昇圧回路と、
   前記昇圧回路の出力電位を蓄積する容量と、
   前記第１の電位と異なる第２の電位を出力する回路と、
   入力されるスタンバイ／アクセス切替信号に基づき、スタンバイ状態の時に、オン状態とされ、前記第２の電位を、ワード線を駆動する回路の電源線（「ワード線駆動電源線」という）に出力し、アクセス動作時には、オフ状態とされるスイッチと、
   前記スタンバイ／アクセス切替信号に基づき、スタンバイ状態の時に、非活性状態とされ、アクセス動作時には、活性状態とされ、前記昇圧回路から出力される前記第１の電位を駆動電源電位として受け、前記第２の電位にて、前記ワード線駆動電源線を駆動出力する増幅回路と、
   を備えている、ことを特徴とする半導体記憶装置。
9. 前記第２の電位は、前記第１の電位よりも低く、
   前記第２の電位を出力する回路は、前記昇圧回路から出力される前記第１の電位を分圧して前記第２の電位を出力するか、又は、
   前記第２の電位を出力する回路が、前記昇圧回路とは別の昇圧回路よりなり、前記別の昇圧回路で前記第２の電位を生成する、ことを特徴とする請求項８に記載の半導体記憶装置。
10. 半導体記憶装置外部から与えられた電源電位を受け、前記電源電位を昇圧して第１の電位を出力する昇圧回路と、
    前記昇圧回路から出力される前記第１の電位を分圧してなる第２の電位を生成する分圧回路と、
    安定化容量に接続されるとともに、ワード線を駆動する回路に駆動電源を給電するワード線駆動電源線と、
    前記昇圧回路の出力電位を蓄積する補助容量と、
    前記分圧回路の出力と、前記ワード線駆動電源線との間に接続され、入力されるスタンバイ／アクセス切替信号がスタンバイ状態を示すときにオンし、前記スタンバイ／アクセス切替信号がアクセス動作を示すとき、オフするスイッチと、
    前記第２の電位を入力電位として受け、前記ワード線駆動電源線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ／アクセス切替信号がスタンバイ状態を示すときに非活性状態とされ、前記スタンバイ／アクセス切替信号がアクセス動作を示すときに活性化され、前記第２の電位で、前記ワード線駆動電源線を駆動する増幅回路と、
    を備えている、ことを特徴とする半導体記憶装置。
11. 半導体記憶装置外部から与えられた電源電位を受け、前記電源電位を昇圧して第１の電位を出力する第１の昇圧回路と、
    前記第１の電位よりも低い第２の電位を出力する第２の昇圧回路と、
    前記第１の昇圧回路の出力電位を蓄積する補助容量と、
    安定化容量に接続されるとともに、ワード線を駆動する回路に駆動電源を給電するワード線駆動電源線と、
    前記第２の昇圧回路の出力と、前記ワード線駆動電源線との間に接続され、入力されるスタンバイ／アクセス切替信号がスタンバイ状態を示すときオンし、前記スタンバイ／アクセス切替信号がアクセス動作状態を示すときオフするスイッチと、
    前記第２の昇圧回路からの前記第２の電位を入力として受け、前記ワード線駆動電源線に出力が接続され、前記昇圧回路の前記第１の電位を駆動電源電位として受け、前記スタンバイ／アクセス切替信号がスタンバイ状態を示すとき非活性化され、前記スタンバイ／アクセス切替信号がアクセス動作状態を示すとき活性化され、前記第２の電位で、前記ワード線駆動電源線に駆動する増幅回路と、
    を備えている、ことを特徴とする半導体記憶装置。
12. 前記増幅回路は、前記第２の電位を非反転入力端子に受け、前記増幅回路の出力電位を反転入力端子に受けるボルテージフォロワ構成とされている、ことを特徴とする請求項８乃至１１のいずれか一に記載の半導体記憶装置。

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