JP2005277459A - デジタル位相同期ループ回路及びこのデジタル位相同期ループ回路の制御方法 - Google Patents
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Abstract
【解決手段】比較部113において、外部クロック信号と内部クロック信号とを位相比較して時間差及び位相差を検出し、これら時間差及び位相差を電圧制御水晶発振器12に対する制御信号として出力する際に、その制御信号のピーク値に対応する補正値をメモリ114から読み出し、この補正値に一定係数を乗算して絶対値を小さくした後に、この補正値を制御信号のピーク値に加算して補正を行なうようにした。
【選択図】 図3
Description
そこで、この発明の目的は、簡単な構成で、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくし得るデジタル位相同期ループ回路及びこのデジタル位相同期ループ回路の制御方法を提供することにある。
入力される外部クロック信号と発振器から発生される内部クロック信号とを位相比較することで両信号間の時間差及び位相差を検出し、この時間差及び位相差に基づいて該発振器の発振周波数を制御して外部クロック信号と内部クロック信号とを位相同期させるデジタル位相同期ループ回路であって、発振器に対する階段状の制御信号の変化量に応じた補正値を生成し、制御信号の単位段階長に比して長い周期ごとに、補正値に基づいて制御信号を補正する補正手段を備えるようにしたものである。
この構成によれば、補正値と制御信号の振幅値とを対応付けた補正テーブルを用いるようにしたので、簡単な手順で制御信号の補正を行なうことができる。
この構成によれば、制御信号が収束するまでの時間をさらに短くすることができ、また収束後の揺らぎも小さくて済む。
図1はこの発明を適用した単一周波数網による地上波デジタル放送システムの概略構成を示すブロック図である。図1において、Aは標準電波の発信源であり、放送局B及び中継局Cはそれぞれ40kHzの標準電波を受信するための受信アンテナAT及び標準電波受信機RXを備えている。
ここで、送信局B及び中継局Cの共通するエリアに受信端末Dが存在するとき、この受信端末Dは各局B,CからのOFDM信号を受信可能であり、この受信端末Dが移動端末の場合には、ダイバーシチ受信によって移動中でも良好な受信が可能となる。
外部クロック信号は、デジタルPLL回路11に入力され、電圧制御水晶発振器12から出力される内部クロック信号と位相比較される。この位相比較結果に対応する制御値は、ループフィルタ13にて電圧制御水晶発振器12の制御電圧に変換されて電圧制御水晶発振器12に供給される。
デジタルPLL回路11は、外部クロックカウンタ111と、内部クロックカウンタ112と、比較部113と、メモリ114とを備えている。すなわち、外部クロック信号は、外部クロックカウンタ111に入力されてカウントされ、そのカウンタ値が比較部113に供給される。また、内部クロック信号は、内部クロックカウンタ112に入力されてカウントされ、そのカウンタ値が比較部113に供給される。
外部クロック信号に対して内部クロック信号が遅い場合に、制御信号は、図4に示すように階段状に増加していく。そして、制御信号が連続で増加し続け、補正値16の点まで増加したところで減少に変わるとする。
これにより、演算で求められた制御信号の振幅値への加減算の値が小さくなっていき、同時に制御信号の変化も小さくなっていく。収束後は、制御信号の変化が1となるため、係数を乗じた値が0(整数未満切り捨て)になり、何ら関与していないことと同じになる。一方、外部クロック信号が断になった場合など、制御信号の変化が大きくなれば、自動的に加減算の値も大きくなる。
上記補正を行なう際に、比較部113は図6に示す制御手順を実行する。
まず、比較部113は、電圧制御水晶発振器12に対する制御信号の波形を監視し(ステップST6a)、ピーク値を示すか否かの判断を行なう(ステップST6b)。ここで、ピーク値、つまり増加から減少または減少から増加に変わる点でない場合には(No)、比較部113は再度ステップST6aに移行するが、ピーク値を示す場合に(Yes)、その振幅値に対応する補正値をメモリ114から読み出し(ステップST6c)、その補正値に一定係数を乗算した後(ステップST6d)、制御信号の振幅値に補正値を加算する(ステップST6e)。
以後、比較部113は、制御信号が収束するか否かの判断を行ない(ステップST6f)、収束するまで上記ステップST6a乃至ステップST6eの処理を繰り返し実行する。そして、収束したならば、比較部113は処理を終了する。
従って、段階を切り替えるための判定回路や切替回路を用いることなく、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくすることができ、補正精度の向上に伴う処理負荷の増大及びコストアップを抑制することができる。
なお、この発明は上記実施形態に限定されるものではない。
例えば、上記実施形態では、補正値に一定係数を乗算する例について説明したが、予め複数の係数を保持しておき、制御信号の変化量に応じて係数を選択して補正値に乗算するようにしてもよい。
また、上記実施形態では、補正テーブルを用いる例について説明したが、制御信号をバッファに保持し、この保持した制御信号から収束が短時間で行なわれるように補正値を計算により求めるようにしてもよい。さらに、制御信号のピーク値で補正を行なうようにしたが、ピーク値以外の点で制御信号の単位段階長に比して長い補正周期で補正を行なうようにしても収束までの時間を短くすることができる。
Claims (5)
- 入力される外部クロック信号と発振器から発生される内部クロック信号とを位相比較することで両信号間の時間差及び位相差を検出し、この時間差及び位相差に基づいて該発振器の発振周波数を制御して前記外部クロック信号と前記内部クロック信号とを位相同期させるデジタル位相同期ループ回路であって、
前記発振器に対する階段状の制御信号の変化量に応じた補正値を生成し、前記制御信号の単位段階長に比して長い周期ごとに、前記補正値に基づいて前記制御信号を補正する補正手段を具備したことを特徴とするデジタル位相同期ループ回路。 - 前記補正手段は、前記補正値を前記制御信号の振幅値に対応付けた補正テーブルを格納する記憶手段を備え、前記補正テーブルから前記制御信号の振幅値に対応する補正値を読み出して前記制御信号に加算することを特徴とする請求項1記載のデジタル位相同期ループ回路。
- 前記補正手段は、前記制御信号の波形を監視する監視手段と、この監視手段の監視結果に基づき前記制御信号が増加から減少に変わる時点または減少から増加に変わる時点で、前記補正値の絶対値を小さくするべく該補正値に予め決められた係数を乗算し、この乗算結果に基づいて前記制御信号を補正する制御手段とを備えることを特徴とする請求項1記載のデジタル位相同期ループ回路。
- デジタル放送番組の映像信号を処理するデジタル放送番組処理装置に用いられ、このデジタル放送番組処理装置の映像処理に供されることを特徴とする請求項1記載のデジタル位相同期ループ回路。
- 入力される外部クロック信号と発振器から発生される内部クロック信号とを位相比較することで両信号間の時間差及び位相差を検出し、この時間差及び位相差に基づいて該発振器の発振周波数を制御して前記外部クロック信号と前記内部クロック信号とを位相同期させるデジタル位相同期ループ回路に使用される制御方法であって、
前記発振器に対する階段状の制御信号の変化量に応じた補正値を生成し、
前記制御信号の単位段階長に比して長い周期ごとに、前記補正値に基づいて前記制御信号を補正することを特徴とするデジタル位相同期ループ回路の制御方法。
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---|---|---|---|---|
WO2007102478A1 (ja) * | 2006-03-07 | 2007-09-13 | Matsushita Electric Industrial Co., Ltd. | 周波数シンセサイザ、無線通信システム、及び半導体装置 |
JP2011120211A (ja) * | 2009-11-09 | 2011-06-16 | Toshiba Corp | デジタルpll回路とその制御方法 |
JP2011223444A (ja) * | 2010-04-13 | 2011-11-04 | Nippon Telegr & Teleph Corp <Ntt> | 無線通信システムの基地局装置および基地局装置の周波数誤差補償方法 |
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---|---|---|---|---|
WO2007102478A1 (ja) * | 2006-03-07 | 2007-09-13 | Matsushita Electric Industrial Co., Ltd. | 周波数シンセサイザ、無線通信システム、及び半導体装置 |
JP2011120211A (ja) * | 2009-11-09 | 2011-06-16 | Toshiba Corp | デジタルpll回路とその制御方法 |
US8248122B2 (en) | 2009-11-09 | 2012-08-21 | Kabushiki Kaisha Toshiba | Digital PLL circuit and method of controlling the same |
JP2011223444A (ja) * | 2010-04-13 | 2011-11-04 | Nippon Telegr & Teleph Corp <Ntt> | 無線通信システムの基地局装置および基地局装置の周波数誤差補償方法 |
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