JP2005268438A

JP2005268438A - Field effect transistor and method for manufacturing same

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Publication number: JP2005268438A
Application number: JP2004076780A
Authority: JP
Inventors: Tomotoshi Satou; 知稔佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2005-09-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a field effect transistor and its manufacturing method for simplifying circuit configurations, and for reducing the chip size. <P>SOLUTION: In this vertical field effect transistor laminated in its thickness direction, at least either an NOR circuit or an NAND circuit among logical circuits is realized according to the arrangement positions of a semiconductor layer and a gate electrode 4. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、電界効果トランジスタおよびその作製方法に関し、縦型の電界効果トランジスタに適用される技術に関する。 The present invention relates to a field effect transistor and a manufacturing method thereof, and relates to a technique applied to a vertical field effect transistor.

電界効果トランジスタ（略称ＭＯＳＦＥＴ）は、従来からホトリソグラフィー技術を用いて、半導体基板上に平面上に作られ、大量生産を可能とし、産業として大きな発展を遂げてきた。またＭＯＳＦＥＴの高集積化などによってＭＯＳＦＥＴのサイズ自体の小型化が図られている。 BACKGROUND ART Field effect transistors (abbreviated as MOSFETs) have been conventionally developed on a semiconductor substrate on a flat surface by using photolithography technology, enabling mass production, and have achieved great development as an industry. Also, the size of the MOSFET itself has been reduced by increasing the integration of the MOSFET.

近年、ＭＯＳＦＥＴを縦型にする技術が提案されている（たとえば特許文献１および２参照）。特許文献１には、縦型ＭＯＳＦＥＴによるＣ−ＭＯＳインバータロジックの作製技術が開示されている。図９は、従来の縦型の電界効果トランジスタの断面図である。特許文献２の縦型ＭＯＳＦＥＴは、半導体基板６０とＮ型拡散層６１とゲート電極６２とＰ型半導体層６３とドレイン電極６２とを備える。本構成によってＮＡＮＤ回路を実現可能である。 In recent years, a technique for making a MOSFET a vertical type has been proposed (see, for example, Patent Documents 1 and 2). Patent Document 1 discloses a technique for producing a C-MOS inverter logic using a vertical MOSFET. FIG. 9 is a cross-sectional view of a conventional vertical field effect transistor. The vertical MOSFET of Patent Document 2 includes a semiconductor substrate 60, an N-type diffusion layer 61, a gate electrode 62, a P-type semiconductor layer 63, and a drain electrode 62. With this configuration, a NAND circuit can be realized.

特開平６−２１４６７号公報JP-A-6-21467 特開平１０−９３０８３号公報JP-A-10-93083

従来のＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴサイズの小型化に伴って、ドレインおよびソース電極間のリーク電流が大きくなる。またＣ−ＭＯＳ回路を平面上に展開した場合、異なる電源で動作するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを作製して配設する必要がある。それ故、ウェル構造などが複雑化するため、プロセスが長くなり歩留まりが低下する。 In the conventional MOSFET, the leakage current between the drain and source electrodes increases as the MOSFET size is reduced. Further, when the C-MOS circuit is developed on a plane, it is necessary to produce and arrange an N-type MOSFET and a P-type MOSFET that operate with different power sources. Therefore, since the well structure and the like become complicated, the process becomes long and the yield decreases.

特許文献１の技術では、単に縦型ＭＯＳＦＥＴが開示されているだけで、論理回路の基本であるＮＡＮＤ回路およびＮＯＲ回路については何ら開示、示唆されていない。換言すれば、特許文献１の技術では、論理回路を実現するための構成に相当するものは皆無である。 The technology of Patent Document 1 merely discloses a vertical MOSFET, and does not disclose or suggest a NAND circuit and a NOR circuit that are basic logic circuits. In other words, none of the techniques of Patent Document 1 corresponds to a configuration for realizing a logic circuit.

特許文献２の技術においては、ＮＡＮＤ回路の構造は開示されているものの、ＮＯＲ回路については開示、示唆されていない。このような回路構成によれば、ドモルガン則を用いて全ての回路構成を実現し得るが、次のような問題がある。つまり縦型ＭＯＳＦＥＴによる集積回路を作製する場合には、１つの縦型トランジスタで１つの論理回路を実現し得るので、ＮＡＮＤ回路とドモルガン則とを用いて、論理回路を展開すると、回路の数が増加する。すなわち縦型トランジスタ数が増加するため、回路規模が大きくなる。したがってチップサイズの増大を招く。 In the technique of Patent Document 2, although the structure of the NAND circuit is disclosed, the NOR circuit is not disclosed or suggested. According to such a circuit configuration, all circuit configurations can be realized using the Domorgan rule, but there are the following problems. In other words, when an integrated circuit using a vertical MOSFET is manufactured, one logic circuit can be realized by one vertical transistor. Therefore, when a logic circuit is developed using a NAND circuit and the Domorgan rule, the number of circuits is reduced. To increase. That is, since the number of vertical transistors increases, the circuit scale increases. Therefore, the chip size increases.

本発明の目的は、回路構造を簡単化するとともに、チップサイズを縮小化することができる電界効果トランジスタおよびその作製方法を提供することである。 An object of the present invention is to provide a field effect transistor and a manufacturing method thereof that can simplify a circuit structure and reduce a chip size.

本発明は、異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る柱状の半導体層と、
柱状の半導体層の側壁に配設される複数のゲート電極とを備え、
これら柱状の半導体層および複数のゲート電極が、前記厚み方向に積層される積層体を成すことを特徴とする電界効果トランジスタである。 The present invention provides a columnar semiconductor layer in which semiconductor layers of different conductivity types are stacked in the thickness direction of a semiconductor substrate;
A plurality of gate electrodes disposed on the side wall of the columnar semiconductor layer,
The columnar semiconductor layer and the plurality of gate electrodes form a stacked body stacked in the thickness direction.

本発明に従えば、柱状の半導体層には、異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る。この柱状の半導体層の側壁には、複数のゲート電極が配設される。これら柱状の半導体層および複数のゲート電極は、厚み方向に積層される積層体を成す。 According to the present invention, semiconductor layers having different conductivity types are stacked on the columnar semiconductor layer in the thickness direction of the semiconductor substrate. A plurality of gate electrodes are disposed on the side wall of the columnar semiconductor layer. These columnar semiconductor layers and the plurality of gate electrodes form a stacked body that is stacked in the thickness direction.

また本発明は、ゲート電極は、ソース電極およびドレイン電極間を電気的に並列に配置することを特徴とする。 In the invention, it is preferable that the gate electrode is electrically arranged between the source electrode and the drain electrode in parallel.

本発明に従えば、ソースおよびドレイン電極間が電気的に並列に配置される構成になるので、論理回路のうちＮＯＲ回路を実現することができる。 According to the present invention, since the source and drain electrodes are electrically arranged in parallel, a NOR circuit among the logic circuits can be realized.

また本発明は、ゲート電極は、ソース電極およびドレイン電極間を電気的に直列に配置することを特徴とする。 In the invention, it is preferable that the gate electrode is electrically arranged in series between the source electrode and the drain electrode.

本発明に従えば、ソースおよびドレイン電極間が電気的に直列に配置される構成になるので、論理回路のうちＮＡＮＤ回路を実現することができる。 According to the present invention, since the source and drain electrodes are electrically arranged in series, a NAND circuit among the logic circuits can be realized.

また本発明は、前記電界効果トランジスタのうち、Ｎチャンネル型電界効果トランジスタのゲート電極とＰチャンネル型電界効果トランジスタのゲート電極とを電気的に接続するとともに、前記Ｎチャンネル型電界効果トランジスタのドレイン電極とＰチャンネル型電界効果トランジスタのドレイン電極とを電気的に接続して成るＣ−ＭＯＳ型ロジックデバイスである。 According to the present invention, among the field effect transistors, a gate electrode of an N-channel field effect transistor and a gate electrode of a P-channel field effect transistor are electrically connected, and a drain electrode of the N-channel field effect transistor. And a C-MOS type logic device in which a drain electrode of a P-channel field effect transistor is electrically connected.

本発明に従えば、Ｎチャンネル型電界効果トランジスタのゲート電極と、Ｐチャンネル型電界効果トランジスタのゲート電極とが電気的に接続される。しかもＮチャンネル型電界効果トランジスタのドレイン電極と、Ｐチャンネル型電界効果トランジスタのドレイン電極とが電気的に接続される。このようにＣ−ＭＯＳ型ロジックデバイスを実現することができる。 According to the present invention, the gate electrode of the N-channel field effect transistor and the gate electrode of the P-channel field effect transistor are electrically connected. In addition, the drain electrode of the N-channel field effect transistor and the drain electrode of the P-channel field effect transistor are electrically connected. In this way, a C-MOS type logic device can be realized.

また本発明は、半導体基板に拡散層を形成する第１工程と、
第１工程の後、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる第２工程と、
半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする第３工程とを有することを特徴とする電界効果トランジスタの作製方法である。 The present invention also includes a first step of forming a diffusion layer on a semiconductor substrate,
After the first step, a second step of epitaxially growing the semiconductor layer along the thickness direction of the semiconductor substrate;
And a third step of forming a gate insulating film on the semiconductor substrate and the epitaxially grown semiconductor layer and then patterning the gate electrode.

本発明に従えば、第１工程において、半導体基板に拡散層を形成する。第１工程の後第２工程において、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる。第３工程においては、半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする。 According to the present invention, in the first step, a diffusion layer is formed on the semiconductor substrate. In the second step after the first step, the semiconductor layer is epitaxially grown along the thickness direction of the semiconductor substrate. In the third step, a gate insulating film is formed on the semiconductor substrate and the epitaxially grown semiconductor layer, and then the gate electrode is patterned.

また本発明は、パターニングしたゲート電極に対し絶縁体層を形成し、前記厚み方向に沿ってさらに半導体層をエピタキシャル成長させる第４工程と、
第４工程でエピタキシャル成長させたエピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する第５工程と、
前記ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、第３工程でパターニングされたゲート電極と他のゲート電極との導通を図るためのコンタクトを形成する第６工程と、
他のゲート電極を形成する第７工程とを有することを特徴とする。 The present invention also includes a fourth step of forming an insulator layer on the patterned gate electrode and further epitaxially growing a semiconductor layer along the thickness direction,
A fifth step of removing a layer facing the gate insulating film and the insulator layer from the epitaxially grown layer epitaxially grown in the fourth step;
A sixth step of forming a gate insulating film on the gate insulating film, the insulator layer, and the epitaxial growth layer, and then forming a contact for conducting electrical connection between the gate electrode patterned in the third step and another gate electrode When,
And a seventh step of forming another gate electrode.

本発明に従えば、第４工程において、パターニングしたゲート電極に対し絶縁体層を形成し、半導体層をさらにエピタキシャル成長させる。第５工程において、エピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する。第６工程において、ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、コンタクトを形成する。第７工程においては、他のゲート電極を形成する。 According to the present invention, in the fourth step, an insulator layer is formed on the patterned gate electrode, and the semiconductor layer is further epitaxially grown. In the fifth step, the layers facing the gate insulating film and the insulator layer are removed from the epitaxial growth layer. In the sixth step, a gate insulating film is formed on the gate insulating film, the insulator layer, and the epitaxial growth layer, and then a contact is formed. In the seventh step, another gate electrode is formed.

本発明によれば、柱状の半導体層には、異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る。この柱状の半導体層の側壁には、複数のゲート電極が配設される。これら柱状の半導体層および複数のゲート電極は、厚み方向に積層される積層体を成す。このような構成によって、次のような効果を奏する。つまり柱状の半導体層の側壁に、複数のゲート電極が配設されることで、柱状の半導体層のうちソースおよびドレイン電極間を並列に配置することが可能となる。柱状の半導体層および複数のゲート電極を厚み方向に積層することで、ソースおよびドレイン電極間を直列に配置することが可能となる。 According to the present invention, semiconductor layers having different conductivity types are stacked on the columnar semiconductor layer in the thickness direction of the semiconductor substrate. A plurality of gate electrodes are disposed on the side wall of the columnar semiconductor layer. These columnar semiconductor layers and the plurality of gate electrodes form a stacked body that is stacked in the thickness direction. Such a configuration provides the following effects. That is, by providing a plurality of gate electrodes on the side wall of the columnar semiconductor layer, the source and drain electrodes of the columnar semiconductor layer can be arranged in parallel. By stacking the columnar semiconductor layer and the plurality of gate electrodes in the thickness direction, the source and drain electrodes can be arranged in series.

したがって厚み方向に積層される縦型の電界効果トランジスタにおいて、半導体層とゲート電極との配設位置によって、論理回路のうちＮＯＲ回路およびＮＡＮＤ回路の少なくともいずれか一方を実現することが可能となる。換言すれば、ゲート電極の繋ぎ方によって、縦型の電界効果トランジスタをＮＯＲ回路またはＮＡＮＤ回路として選択的に使用することが可能となる。それ故、全ての論理回路を実現できるだけでなく、従来技術よりも回路構造を簡単化し、かつ回路規模を縮小することができる。これによってチップサイズを縮小することができる。 Therefore, in the vertical field effect transistor stacked in the thickness direction, it is possible to realize at least one of the NOR circuit and the NAND circuit among the logic circuits depending on the arrangement position of the semiconductor layer and the gate electrode. In other words, a vertical field effect transistor can be selectively used as a NOR circuit or a NAND circuit depending on how the gate electrodes are connected. Therefore, not only all logic circuits can be realized, but also the circuit structure can be simplified and the circuit scale can be reduced as compared with the prior art. As a result, the chip size can be reduced.

また本発明によれば、ソースおよびドレイン電極間が電気的に並列に配置される構成になるので、論理回路のうちＮＯＲ回路を実現することができる。 Further, according to the present invention, the source and drain electrodes are electrically arranged in parallel, so that a NOR circuit among the logic circuits can be realized.

また本発明によれば、ソースおよびドレイン電極間が電気的に直列に配置される構成になるので、論理回路のうちＮＡＮＤ回路を実現することができる。 Further, according to the present invention, since the source and drain electrodes are arranged in series electrically, a NAND circuit among the logic circuits can be realized.

また本発明によれば、Ｎチャンネル型電界効果トランジスタのゲート電極と、Ｐチャンネル型電界効果トランジスタのゲート電極とが電気的に接続される。しかもＮチャンネル型電界効果トランジスタのドレイン電極と、Ｐチャンネル型電界効果トランジスタのドレイン電極とが電気的に接続される。このようにＣ−ＭＯＳ型ロジックデバイスを実現することができる。したがって半導体基板の状態では、片側の電源しか存在しないので、ウェルの絶縁不良による電源間のショートを解消することができる。さらにウェルによる寄生サイリスタが存在しないので、ラッチアップなどの不具合も解消し得る。 According to the present invention, the gate electrode of the N-channel field effect transistor and the gate electrode of the P-channel field effect transistor are electrically connected. In addition, the drain electrode of the N-channel field effect transistor and the drain electrode of the P-channel field effect transistor are electrically connected. In this way, a C-MOS type logic device can be realized. Therefore, in the state of the semiconductor substrate, since only one power source exists, a short circuit between power sources due to well insulation failure can be eliminated. Furthermore, since there is no parasitic thyristor due to the well, problems such as latch-up can be solved.

また本発明によれば、第１工程で半導体基板に拡散層を形成した後、第２工程において、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる。第３工程においては、半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする。このように半導体層とゲート電極との配設位置を規定することが可能となる。換言すれば、ゲート電極の繋ぎ方によって、縦型の電界効果トランジスタを論理回路のうちの１つとして選択的に使用することが可能となる。したがって論理回路の実現を図るだけでなく、従来技術よりも回路構造を簡単化し、かつ回路規模を縮小することができる。 According to the invention, after the diffusion layer is formed on the semiconductor substrate in the first step, the semiconductor layer is epitaxially grown along the thickness direction of the semiconductor substrate in the second step. In the third step, a gate insulating film is formed on the semiconductor substrate and the epitaxially grown semiconductor layer, and then the gate electrode is patterned. In this way, it is possible to define the arrangement positions of the semiconductor layer and the gate electrode. In other words, the vertical field effect transistor can be selectively used as one of the logic circuits depending on how the gate electrodes are connected. Therefore, not only can the logic circuit be realized, but also the circuit structure can be simplified and the circuit scale can be reduced as compared with the prior art.

また本発明によれば、第４工程において、パターニングしたゲート電極に対し絶縁体層を形成し、半導体層をさらにエピタキシャル成長させる。第５工程において、エピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する。第６工程において、ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、コンタクトを形成する。第７工程においては、他のゲート電極を形成する。このようにゲート電極の配設位置を規定することで、縦型の電界効果トランジスタを論理回路のうちの１つとして選択的に使用することが可能となる。 According to the invention, in the fourth step, an insulator layer is formed on the patterned gate electrode, and the semiconductor layer is further epitaxially grown. In the fifth step, the layers facing the gate insulating film and the insulator layer are removed from the epitaxial growth layer. In the sixth step, a gate insulating film is formed on the gate insulating film, the insulator layer, and the epitaxial growth layer, and then a contact is formed. In the seventh step, another gate electrode is formed. By defining the arrangement position of the gate electrode in this manner, the vertical field effect transistor can be selectively used as one of the logic circuits.

図１は、本発明の実施形態に係る縦型の電界効果トランジスタ１を概略示す斜視図である。縦型の電界効果トランジスタ１（略称：縦型ＭＯＳＦＥＴ）は、半導体基板２、エピタキシャル成長で形成した柱体３、ゲート電極４、チャンネル５、図示外のゲート酸化膜および層間絶縁膜などを有する。半導体基板２が載置支持され、この半導体基板２の一表面部に、積層体である柱体３が立設されている。柱体３は、後述する「縦型ＭＯＳＦＥＴ柱」と同義である。柱体３は六面体を成し、前記一表面部に対し略垂直に延びるように形成されている。前記「略垂直」方向は、垂直方向を含む。以後、柱体３の延び方向をｚ方向と定義し、柱体３の一辺に平行な方向をｘ方向と定義し、柱体３の他辺に平行な方向をｙ方向と定義する。ｚ方向を縦方向という場合がある。 FIG. 1 is a perspective view schematically showing a vertical field effect transistor 1 according to an embodiment of the present invention. A vertical field effect transistor 1 (abbreviation: vertical MOSFET) includes a semiconductor substrate 2, a columnar body 3 formed by epitaxial growth, a gate electrode 4, a channel 5, a gate oxide film and an interlayer insulating film not shown. A semiconductor substrate 2 is placed and supported, and a pillar 3 that is a stacked body is erected on one surface portion of the semiconductor substrate 2. The column 3 is synonymous with a “vertical MOSFET column” described later. The column 3 is a hexahedron and is formed so as to extend substantially perpendicular to the one surface portion. The “substantially vertical” direction includes a vertical direction. Hereinafter, the extending direction of the column 3 is defined as the z direction, the direction parallel to one side of the column 3 is defined as the x direction, and the direction parallel to the other side of the column 3 is defined as the y direction. The z direction may be referred to as the vertical direction.

柱体３には、そのｚ方向一定間隔置きにチャンネル５が形成される。柱体３の４つの側面部で、かつチャンネル層を覆う４つの側面部には、それぞれゲート電極４が突設されている。しかも柱体３におけるｚ方向の同一段に、４つのゲート電極４が配設されるうえ、柱体３のｚ方向に沿って、４段分のゲート電極４（つまり合計１６個のゲート電極４）が配設されるようになっている。このように、柱体３の各段に形成されるゲート電極数と、ゲート電極４が配設される段数とを一致させる構成になっている。 In the column 3, channels 5 are formed at regular intervals in the z direction. Gate electrodes 4 protrude from the four side surfaces of the column 3 and the four side surfaces covering the channel layer. In addition, four gate electrodes 4 are arranged at the same stage in the z direction of the column 3, and four gate electrodes 4 (that is, a total of 16 gate electrodes 4) along the z direction of the column 3. ) Is arranged. In this way, the number of gate electrodes formed at each stage of the column 3 is configured to match the number of stages at which the gate electrode 4 is disposed.

本実施形態においては、柱体３の全ての側面部にそれぞれゲート電極４を配設する構成になっているが、必ずしもこの形態に限定されるものではない。１つのチャンネル層を覆う１つの側面部には、１つのゲート電極４が配設されているが、必ずしもこの構成に限定されるものではない。たとえば１つのチャンネル層を覆う１つの側面部に、複数のゲート電極４を配設する構成にすることも可能である。 In the present embodiment, the gate electrodes 4 are arranged on all the side surfaces of the column 3, but the present invention is not necessarily limited to this configuration. One gate electrode 4 is disposed on one side surface covering one channel layer, but the configuration is not necessarily limited to this. For example, a plurality of gate electrodes 4 may be arranged on one side surface covering one channel layer.

後述する縦型ＭＯＳＦＥＴ１の作製プロセスによって、たとえばｚ方向に隣接する２つのゲート電極４ａ，４ｂを論理回路入力として用い、２入力ＮＡＮＤ回路を当該トランジスタ部分で実現し得る。またｘおよびｙ方向に隣接する２つのゲート電極４ａ，４ｃを論理回路入力として用い、２入力ＮＯＲ回路を当該トランジスタ部分で実現し得る。 By a process for manufacturing the vertical MOSFET 1 described later, for example, a two-input NAND circuit can be realized with the transistor portion using two gate electrodes 4a and 4b adjacent in the z direction as logic circuit inputs. Further, using two gate electrodes 4a and 4c adjacent in the x and y directions as logic circuit inputs, a two-input NOR circuit can be realized by the transistor portion.

図２は、ＮＡＮＤ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。図３は、ＮＯＲ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。ここで同一の柱体３をゲート電極４と協働してＮＡＮＤ回路、ＮＯＲ回路に作り分ける方法を概略説明する。ただし前記縦型ＭＯＳＦＥＴ１と同一の部材には同一の符号を付し、その詳細な説明は省略する。図２に示すように、たとえばＮＡＮＤ回路を構成する場合には、同一段つまりｚ方向における同一段において、ＮＯＲ回路を構成する全てのゲート電極を接続し、１つの入力４Ａとする。各段においても、前記と同様にＮＯＲ回路を構成する全てのゲート電極を接続し、１つの入力４Ｂ（４Ｃ，４Ｄ）とする。このような構成によってＮＡＮＤ回路の入力を実現することができる。 FIG. 2 is a perspective view showing an example of a gate electrode connection method in the case of configuring a NAND circuit. FIG. 3 is a perspective view showing an example of a gate electrode connection method when a NOR circuit is configured. Here, a method for forming the same column 3 into a NAND circuit and a NOR circuit in cooperation with the gate electrode 4 will be schematically described. However, the same members as those of the vertical MOSFET 1 are denoted by the same reference numerals, and detailed description thereof is omitted. As shown in FIG. 2, for example, when configuring a NAND circuit, all the gate electrodes constituting the NOR circuit are connected in one stage 4A in the same stage, that is, the same stage in the z direction. Also in each stage, all the gate electrodes constituting the NOR circuit are connected in the same manner as described above to provide one input 4B (4C, 4D). With such a configuration, the input of the NAND circuit can be realized.

図３に示すように、たとえばＮＯＲ回路を構成する場合には、柱体３の同一側面部に形成した全てのゲート電極を接続する。これによって異なる系統のゲート接続４α，４βを実現し得る。ｘおよびｙ方向に隣接するゲート電極であって、異なる系統のゲート電極でもってＮＯＲ回路の入力を実現することができる。本実施形態においては、同一側面部に形成したゲート電極を選択して接続しているが、必ずしもこの構成に限定されるものではない。たとえば異なる側面部に形成したゲート電極を選択して接続することも可能である。 As shown in FIG. 3, for example, when configuring a NOR circuit, all gate electrodes formed on the same side surface portion of the column 3 are connected. Thereby, gate connections 4α and 4β of different systems can be realized. The input of the NOR circuit can be realized by the gate electrodes adjacent to each other in the x and y directions and different types of gate electrodes. In the present embodiment, the gate electrodes formed on the same side surface portion are selected and connected, but the present invention is not necessarily limited to this configuration. For example, it is possible to select and connect gate electrodes formed on different side surfaces.

図４は、本実施形態に係る縦型の電界効果トランジスタの作製方法を表すフローチャートである。ステップｓ０で本フローをスタートさせ、ステップｓ１において、拡散層を形成する。次にステップｓ２に移行し、半導体層をエピタキシャル成長させる。次にステップｓ３において、半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする。次にステップｓ４に移行し、エピタキシャル成長させたエピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する。その後、ステップｓ５に移行する。ステップｓ５では、前記ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、ステップｓ３でパターニングされたゲート電極と他のゲート電極との導通を図るためのコンタクトを形成する。その後、ステップｓ７において、他のゲート電極を形成する。 FIG. 4 is a flowchart showing a method for manufacturing a vertical field effect transistor according to this embodiment. This flow is started at step s0, and a diffusion layer is formed at step s1. Next, it transfers to step s2 and makes a semiconductor layer grow epitaxially. Next, in step s3, a gate insulating film is formed on the semiconductor substrate and the epitaxially grown semiconductor layer, and then the gate electrode is patterned. Next, the process proceeds to step s4, and the layers facing the gate insulating film and the insulator layer are removed from the epitaxially grown epitaxially grown layers. Thereafter, the process proceeds to step s5. In step s5, a gate insulating film is formed on the gate insulating film, the insulator layer, and the epitaxial growth layer, and then a contact for establishing electrical connection between the gate electrode patterned in step s3 and another gate electrode is formed. . Thereafter, in step s7, another gate electrode is formed.

図５、図６および図７は、縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。本実施形態においては、たとえばＮチャンネルＭＯＳＦＥＴの場合の半導体型が適用される。図５（１）に示すように、先ずＰ型半導体基板２に、電源（あるいはグランド）を供給するためのＮ型拡散層６を、たとえば熱拡散法またはイオン注入法などを用いて形成する。次に図５（２）に示すように、下地の結晶方位に従ったエピタキシャル半導体膜を形成させる。つまりソース電極７のＮ^＋半導体層、チャンネル５のＰ⁻半導体層、ドレイン電極８のＮ^＋半導体層の順にエピタキシャル成長させる。チャンネル５となるＰ⁻半導体層のｚ方向厚さが、いわゆるゲート長（チャンネル長ともいう）に相当する。なおソース電極７のＮ^＋半導体層としては４００ｎｍ、チャンネル５のＰ⁻半導体層としては２００ｎｍ、ドレイン電極８のＮ^＋半導体層としては２５０ｎｍのエピタキシャル膜をそれぞれ形成した。このように縦型ＭＯＳＦＥＴ１の１段分のエピタキシャル成長を実施し得る。 5, FIG. 6 and FIG. 7 are diagrams for explaining the formation process of the vertical field effect transistor step by step in detail. In the present embodiment, for example, a semiconductor type in the case of an N-channel MOSFET is applied. As shown in FIG. 5A, first, an N-type diffusion layer 6 for supplying power (or ground) is formed on a P-type semiconductor substrate 2 by using, for example, a thermal diffusion method or an ion implantation method. Next, as shown in FIG. 5B, an epitaxial semiconductor film is formed in accordance with the underlying crystal orientation. That is, the N ⁺ semiconductor layer of the source electrode 7, the P ⁻ semiconductor layer of the channel 5, and the N ⁺ semiconductor layer of the drain electrode 8 are epitaxially grown in this order. The z-direction thickness of the P ⁻ semiconductor layer serving as the channel 5 corresponds to a so-called gate length (also referred to as channel length). An epitaxial film of 400 nm was formed as the N ⁺ semiconductor layer of the source electrode 7, 200 nm was formed as the P ⁻ semiconductor layer of the channel 5, and 250 nm was formed as the N ⁺ semiconductor layer of the drain electrode 8. Thus, the epitaxial growth for one stage of the vertical MOSFET 1 can be performed.

次に図５（３）に示すように、前述のエピタキシャル成長させたエピタキシャル成長層を、柱状に微細加工する。具体的には、ホトリソグラフィーを用いてレジストマスクを形成し、反応性異方性エッチング（略称ＲＩＥ）など、異方性が強いエッチング手法を用いて微細に加工する。ＳＦ_６およびＯ_２ガスを用いた並行平板型ＲＩＥを用いた。その後、図５（４）に示すように、柱状のエピタキシャル成長層および半導体基板２に対し、ゲート絶縁膜９を形成する。このゲート絶縁膜９は、たとえば化学的気相成長法（略称ＣＶＤ）など、等方的に成膜できるプロセスを選択する。本実施形態においては、テトラエチルオルソシリケート（略称ＴＥＯＳ）を用いて、プラズマＣＶＤ装置を使用してゲート絶縁膜９を形成する。 Next, as shown in FIG. 5 (3), the epitaxially grown epitaxially grown layer is finely processed into a columnar shape. Specifically, a resist mask is formed using photolithography, and finely processed using an etching method with strong anisotropy such as reactive anisotropic etching (abbreviation RIE). A parallel plate RIE using SF ₆ and O ₂ gas was used. Thereafter, a gate insulating film 9 is formed on the columnar epitaxial growth layer and the semiconductor substrate 2 as shown in FIG. The gate insulating film 9 is selected from a process capable of isotropically forming, for example, chemical vapor deposition (abbreviated as CVD). In this embodiment, the gate insulating film 9 is formed using a plasma CVD apparatus using tetraethyl orthosilicate (abbreviated as TEOS).

次に図５（５）に示すように、たとえばスパッタ法によってＳｉＯ_２膜１０およびポリシリコン膜１１を形成する。前記スパッタ法以外の物理的堆積法を適用してもよい。このようなスパッタ法を含む物理的堆積法を適用することで、ＳｉＯ_２膜１０およびポリシリコン膜１１を順次ボトムアップ的に堆積することが可能となる。したがって凹部１２を埋めるように膜形成することができる。ＳｉＯ_２膜１０を介在させることで、チャンネル層とポリシリコン層とのｚ方向高さを合わせることができるうえ、ｚ方向一端つまり下部の電源層との間にできる浮遊容量を減らすことができる。ＭＯＳＦＥＴの場合には、チャンネル層とゲート電極４との位置合わせに要求される精度は、高くないので、スパッタの堆積レートのみで制御して成膜する。ゲート電極４のポリシリコン膜１１は、チャンネル層よりもやや厚めにして、チャンネル層を完全に覆うように形成する。 Next, as shown in FIG. 5 (5), the SiO ₂ film 10 and the polysilicon film 11 are formed by, eg, sputtering. A physical deposition method other than the sputtering method may be applied. By applying a physical deposition method including such a sputtering method, the SiO ₂ film 10 and the polysilicon film 11 can be sequentially deposited in a bottom-up manner. Therefore, a film can be formed so as to fill the recess 12. By interposing the SiO ₂ film 10, the height in the z direction between the channel layer and the polysilicon layer can be matched, and stray capacitance formed between one end in the z direction, that is, the lower power supply layer can be reduced. In the case of a MOSFET, the accuracy required for alignment between the channel layer and the gate electrode 4 is not high, so that the film is formed by controlling only the deposition rate of sputtering. The polysilicon film 11 of the gate electrode 4 is formed slightly thicker than the channel layer so as to completely cover the channel layer.

次に図６（１）に示すように、ゲート電極４を微細加工によってパターニングする。具体的にはホトリソグラフィーを用いてレジストマスクを形成し、ＲＩＥなど異方性の強いエッチング手法で加工する。このときＮＯＲ回路にする部分は、ゲート電極４を複数に分割する。ＮＡＮＤ回路にする部分は、柱状のエピタキシャル成長膜を囲むままにし、隣接するゲート電極４との分離のみを行う。 Next, as shown in FIG. 6A, the gate electrode 4 is patterned by fine processing. Specifically, a resist mask is formed using photolithography and processed by a highly anisotropic etching method such as RIE. At this time, the gate electrode 4 is divided into a plurality of parts for forming a NOR circuit. The part to be a NAND circuit is left surrounding the columnar epitaxial growth film and only separated from the adjacent gate electrode 4.

その後、図６（２）に示すように、パターニングしたゲート電極４の周囲であって、外方に臨むゲート電極４の周囲を絶縁体１３で埋める。これによってゲート電極４の分離を図る。詳細には、先ずゲート電極４のレジストマスクを残して、ＳｉＯ_２をスパッタし、ゲート電極４の周囲を埋める。次にレジストマスクを除去し、ｚ方向の一表面部、つまり全面にＳｉＯ_２をスパッタする。その後、エピタキシャル層のｚ方向一表面部に堆積したＳｉＯ_２をエッチング除去する。 Thereafter, as shown in FIG. 6B, the periphery of the patterned gate electrode 4 and the periphery of the gate electrode 4 facing outward is filled with an insulator 13. Thereby, the gate electrode 4 is separated. Specifically, first, the resist mask of the gate electrode 4 is left, and SiO ₂ is sputtered to fill the periphery of the gate electrode 4. Next, the resist mask is removed, and SiO ₂ is sputtered on one surface portion in the z direction, that is, the entire surface. Thereafter, SiO ₂ deposited on one surface portion in the z direction of the epitaxial layer is removed by etching.

次に図６（３）に示すように、次段のＭＯＳＦＥＴのための半導体層をエピタキシャル成長させる。つまり柱状の半導体層のｚ方向一方には、結晶構造の揃ったエピタキシャル膜１４ができる。一方、酸化膜上は結晶構造が異なるので、酸化膜のｚ方向一方には、結晶構造が乱れたポリシリコン膜１５として成長する。それらポリシリコン膜１５の膜厚は、ｚ方向基端部からｚ方向一方に向かうに従って順次、２５０ｎｍ、２００ｎｍ、２５０ｎｍに規定する。縦方向つまりｚ方向に形成されるトランジスタは、２００ｎｍのチャンネル領域に対して、ドレイン電極領域が５００ｎｍになるように規定する。このようにドレイン電極領域を、チャンネル領域に対してｚ方向に厚く形成することで、縦トランジスタ柱の同一段に形成されたＮＯＲ接続されるトランジスタ動作を安定させ得る。 Next, as shown in FIG. 6C, a semiconductor layer for the next-stage MOSFET is epitaxially grown. That is, an epitaxial film 14 having a uniform crystal structure is formed on one side of the columnar semiconductor layer in the z direction. On the other hand, since the crystal structure is different on the oxide film, it grows as a polysilicon film 15 with a disordered crystal structure on one side in the z direction of the oxide film. The film thicknesses of the polysilicon films 15 are sequentially defined as 250 nm, 200 nm, and 250 nm from the base end in the z direction toward one side in the z direction. The transistor formed in the vertical direction, that is, the z direction is defined such that the drain electrode region is 500 nm with respect to the channel region of 200 nm. Thus, by forming the drain electrode region thick in the z direction with respect to the channel region, the operation of the NOR-connected transistor formed in the same stage of the vertical transistor column can be stabilized.

その後、図６（４）に示すように、結晶構造が乱れたポリシリコン膜１５をエッチング除去する。つまりホトリソグラフィーを用いてレジストマスクを形成し、ＲＩＥなどの異方性の強いエッチング手法で、前記ポリシリコン膜１５をエッチング除去する。次に図７（１）に示すように、柱状のエピタキシャル成長層１４および絶縁体１３に対して、ゲート絶縁膜１６を形成する。このゲート絶縁膜１６は、たとえば化学的気相成長法（略称ＣＶＤ）など、等方的に成膜できるプロセスを選択する。本実施形態においては、テトラエチルオルソシリケート（略称ＴＥＯＳ）を用いて、プラズマＣＶＤ装置を使用してゲート絶縁膜１６を形成する。 Thereafter, as shown in FIG. 6D, the polysilicon film 15 having a disordered crystal structure is removed by etching. That is, a resist mask is formed using photolithography, and the polysilicon film 15 is removed by etching using a highly anisotropic etching method such as RIE. Next, as shown in FIG. 7A, a gate insulating film 16 is formed on the columnar epitaxial growth layer 14 and the insulator 13. The gate insulating film 16 is selected from a process capable of isotropically forming, for example, chemical vapor deposition (abbreviated as CVD). In this embodiment, the gate insulating film 16 is formed using tetraethylorthosilicate (abbreviated as TEOS) using a plasma CVD apparatus.

その後、図７（２）に示すように、他のゲート電極４とのコンタクト１７を形成する。つまりホトリソグラフィーを用いてレジストマスクを形成し、ＲＩＥなど異邦性の強いエッチング手法でコンタクト１７を形成する。次に図７（３）に示すように、たとえばスパッタ法によってゲート電極４であるポリシリコン膜を形成する。つまり先に形成されたゲート電極４とのコンタクトにポリシリコンが充填され、先に形成されたゲート電極４との接続も同時に行う。前記スパッタ法以外の物理的堆積法を適用してもよい。以後、図６（１）で示すプロセスを繰り返し、縦型ＭＯＳＦＥＴ柱を半導体基板の一表面部に形成する。 Thereafter, as shown in FIG. 7B, a contact 17 with another gate electrode 4 is formed. That is, a resist mask is formed using photolithography, and the contact 17 is formed by a highly heterogeneous etching method such as RIE. Next, as shown in FIG. 7C, a polysilicon film which is the gate electrode 4 is formed by, for example, sputtering. That is, polysilicon is filled in the contact with the previously formed gate electrode 4, and the connection with the previously formed gate electrode 4 is simultaneously performed. A physical deposition method other than the sputtering method may be applied. Thereafter, the process shown in FIG. 6A is repeated to form a vertical MOSFET pillar on one surface of the semiconductor substrate.

以上説明した縦型ＭＯＳＦＥＴ１によれば、特に図６（１）に示すように、ゲート電極４を微細加工によってパターニングする。このときＮＯＲ回路にする部分は、ゲート電極４を複数に分割する。ＮＡＮＤ回路にする部分は、柱状のエピタキシャル成長膜１４を囲むままにし、隣接するゲート電極４との分離のみを行う。したがって縦型ＭＯＳＦＥＴ１において、半導体層とゲート電極４との配設位置によって、論理回路のうちのＮＯＲ回路およびＮＡＮＤ回路を実現することができる。換言すれば、ゲート電極４の繋ぎ方によって、縦型のＭＯＳＦＥＴ１をＮＯＲ回路またはＮＡＮＤ回路として選択的に使用することができる。それ故、全ての論理回路を実現できるだけでなく、従来技術よりも回路構造を簡単化し、かつ回路規模を縮小することができる。これによってチップサイズを縮小することができる。 According to the vertical MOSFET 1 described above, the gate electrode 4 is patterned by microfabrication, particularly as shown in FIG. At this time, the gate electrode 4 is divided into a plurality of parts for forming a NOR circuit. A portion to be a NAND circuit is left surrounding the columnar epitaxial growth film 14 and only separated from the adjacent gate electrode 4. Therefore, in the vertical MOSFET 1, a NOR circuit and a NAND circuit among the logic circuits can be realized depending on the arrangement position of the semiconductor layer and the gate electrode 4. In other words, the vertical MOSFET 1 can be selectively used as a NOR circuit or a NAND circuit depending on how the gate electrodes 4 are connected. Therefore, not only all the logic circuits can be realized, but also the circuit structure can be simplified and the circuit scale can be reduced as compared with the prior art. As a result, the chip size can be reduced.

縦型ＭＯＳＦＥＴ柱３は六面体を成しており、その各側面部にゲート電極４が配設される。この六面体を成す縦型ＭＯＳＦＥＴ柱３を、ｘｙ方向を含む仮想平面で切断して見た断面形状は矩形状となるので、次の効果を奏する。つまり縦型ＭＯＳＦＥＴ柱３を、半導体基板主面上に配置する場合、スペース的に効率良く配置することができる。たとえば半導体基板主面上に、複数の縦型ＭＯＳＦＥＴ柱３を配置する際に、隣接する縦型ＭＯＳＦＥＴ柱３の距離を極力短くすることが可能となる。本実施形態においては、六面体を成す縦型ＭＯＳＦＥＴ柱を適用しているが、必ずしもこの形態に限定されるものではない。たとえば縦型ＭＯＳＦＥＴ柱を六角柱に形成してもよい。この六角柱に形成した縦型ＭＯＳＦＥＴ柱を、ｘｙ方向を含む仮想平面で切断して見た断面形状は六角形となるので、前記と同様にこの縦型ＭＯＳＦＥＴ柱を、半導体基板主面上に配置する場合にも、スペース的に効率良く配置することができる。 The vertical MOSFET pillar 3 forms a hexahedron, and a gate electrode 4 is disposed on each side surface portion thereof. Since the cross-sectional shape of the vertical MOSFET pillar 3 forming the hexahedron cut by a virtual plane including the xy direction is rectangular, the following effects are obtained. That is, when the vertical MOSFET pillar 3 is disposed on the main surface of the semiconductor substrate, it can be efficiently disposed in a space. For example, when arranging a plurality of vertical MOSFET pillars 3 on the main surface of the semiconductor substrate, the distance between adjacent vertical MOSFET pillars 3 can be made as short as possible. In the present embodiment, a vertical MOSFET pillar having a hexahedron is applied, but the present invention is not necessarily limited to this form. For example, the vertical MOSFET pillar may be formed as a hexagonal pillar. Since the cross-sectional shape of the vertical MOSFET column formed on the hexagonal column cut by a virtual plane including the xy direction is a hexagonal shape, the vertical MOSFET column is formed on the main surface of the semiconductor substrate in the same manner as described above. Also when arrange | positioning, it can arrange | position efficiently in space.

また本実施形態に係る縦型ＭＯＳＦＥＴ１によれば、縦型ＭＯＳＦＥＴ柱３のｚ方向の各段に形成されるゲート電極数と、ゲート電極４が配設される段数とを一致させる構成になっているので、次の効果を奏する。矩形状の断面形状を有する六面体の縦型ＭＯＳＦＥＴ柱３において、４つの側面部にそれぞれ１つずつゲート電極４を形成した場合、４入力のＮＯＲ回路となる。このとき縦型ＭＯＳＦＥＴ１を４段積層することでｚ方向つまり縦方向では４つのＮＡＮＤ回路の構成となる。したがって合計１６個のゲート電極４の繋ぎ方を選択することで、４入力ＮＯＲ回路および４入力ＮＡＮＤ回路を、同一の縦型ＭＯＳＦＥＴ柱３で実現することができる。 Further, according to the vertical MOSFET 1 according to the present embodiment, the number of gate electrodes formed at each stage in the z direction of the vertical MOSFET pillar 3 is made to coincide with the number of stages at which the gate electrode 4 is disposed. Therefore, the following effects are achieved. In the hexahedral vertical MOSFET pillar 3 having a rectangular cross-sectional shape, when one gate electrode 4 is formed on each of the four side surfaces, a 4-input NOR circuit is formed. At this time, by stacking four vertical MOSFETs 1 in the z direction, that is, in the vertical direction, four NAND circuits are configured. Therefore, by selecting a connection method of a total of 16 gate electrodes 4, a 4-input NOR circuit and a 4-input NAND circuit can be realized by the same vertical MOSFET pillar 3.

図８は、本発明の実施形態に係る３段インバータを示し、図８（１）は、縦型の電界効果トランジスタを用いた３段インバータ回路の断面図、図８（２）は、３段インバータロジックを直列にした回路図である。本実施形態に係るＣ−ＭＯＳ型ロジックデバイスは、二つの半導体基板に形成した導電型の異なる縦型ＭＯＳＦＥＴ柱が積層されて構成される。図８においては、一つの縦型ＭＯＳＦＥＴ柱は二つのＭＯＳＦＥＴを積層したもので簡略化して示す。Ｃ−ＭＯＳ型ロジックデバイス２０は、一方および他方の縦型ＭＯＳＦＥＴ２１，２２と、インターポーザ基板２３とを有する。つまり一方の縦型ＭＯＳＦＥＴ２１は、インターポーザ基板２３を介して他方の縦型ＭＯＳＦＥＴ２２に積層されている。この積層方向をｚ方向として以後説明する。 8 shows a three-stage inverter according to an embodiment of the present invention, FIG. 8 (1) is a sectional view of a three-stage inverter circuit using a vertical field effect transistor, and FIG. 8 (2) is a three-stage inverter. It is the circuit diagram which made the inverter logic in series. The C-MOS type logic device according to this embodiment is configured by stacking vertical MOSFET pillars of different conductivity types formed on two semiconductor substrates. In FIG. 8, one vertical MOSFET column is a simplified view of two MOSFETs stacked. The C-MOS type logic device 20 has one and other vertical MOSFETs 21 and 22 and an interposer substrate 23. That is, one vertical MOSFET 21 is stacked on the other vertical MOSFET 22 via the interposer substrate 23. This stacking direction will be described below as the z direction.

一方の縦型ＭＯＳＦＥＴ２１は、Ｎ型半導体基板２４、Ｐチャンネル型の縦型ＭＯＳＦＥＴ柱２５およびゲート電極２６を有する。Ｎ型半導体基板２４のｚ方向一方側の表面部にＰ型拡散層２７が形成される。このＰ型拡散層２７は、たとえば熱拡散法またはイオン注入法などを用いて形成される。Ｎ型半導体基板２４のｚ方向一方には、エピタキシャル成長させた半導体層、つまり縦型ＭＯＳＦＥＴ柱２５が形成される。この縦型ＭＯＳＦＥＴ柱２５の側面部に沿って、ゲート電極２６が形成される。 One vertical MOSFET 21 has an N-type semiconductor substrate 24, a P-channel vertical MOSFET pillar 25, and a gate electrode 26. A P-type diffusion layer 27 is formed on the surface portion on one side in the z direction of the N-type semiconductor substrate 24. The P-type diffusion layer 27 is formed using, for example, a thermal diffusion method or an ion implantation method. On one side in the z direction of the N-type semiconductor substrate 24, an epitaxially grown semiconductor layer, that is, a vertical MOSFET pillar 25 is formed. A gate electrode 26 is formed along the side surface of the vertical MOSFET pillar 25.

他方の縦型ＭＯＳＦＥＴ２２は、Ｐ型半導体基板２８、Ｎチャンネル型の縦型ＭＯＳＦＥＴ柱２９およびゲート電極３０を有する。Ｐ型半導体基板２８のｚ方向他方側の表面部にＮ型拡散層３１が形成される。このＮ型拡散層３１は、たとえば熱拡散法またはイオン注入法などを用いて形成される。Ｐ型半導体基板２８のｚ方向他方には、エピタキシャル成長させた半導体層、つまり縦型ＭＯＳＦＥＴ柱２９が形成される。この縦型ＭＯＳＦＥＴ柱２９の側面部に沿って、ゲート電極３０が形成される。 The other vertical MOSFET 22 includes a P-type semiconductor substrate 28, an N-channel vertical MOSFET pillar 29, and a gate electrode 30. An N-type diffusion layer 31 is formed on the surface of the P-type semiconductor substrate 28 on the other side in the z direction. The N type diffusion layer 31 is formed using, for example, a thermal diffusion method or an ion implantation method. On the other side of the P-type semiconductor substrate 28 in the z direction, an epitaxially grown semiconductor layer, that is, a vertical MOSFET pillar 29 is formed. A gate electrode 30 is formed along the side surface of the vertical MOSFET pillar 29.

インターポーザ基板２３には、３段インバータ回路の入力および出力端子３２，３３、インバータ間の接続端子３４、第１および第２の配線３５，３６が形成されている。これら配線のうち第１の配線３５は、Ｎチャンネル型の縦型ＭＯＳＦＥＴ柱２９に形成されるゲート電極３０と、Ｐチャンネル型の縦型ＭＯＳＦＥＴ柱２５に形成されるゲート電極２６とを電気的に繋ぐ機能を有する。第２の配線３６は、Ｎチャンネル型の縦型ＭＯＳＦＥＴ柱２９に形成されるドレイン電極と、Ｐチャンネル型の縦型ＭＯＳＦＥＴ柱２５に形成されるドレイン電極とを電気的に繋ぐ機能を有する。インバータとして動作させるため、Ｎチャンネル型およびＰチャンネル型の全ての縦型ＭＯＳＦＥＴ２１，２２のゲート電極２６，３０を束ねて入力とする。さらにＮチャンネル型の縦型ＭＯＳＦＥＴ２１およびＰチャンネル型の縦型ＭＯＳＦＥＴ２２のそれぞれのドレイン電極を接続した部分が出力となる。 On the interposer substrate 23, input and output terminals 32 and 33 of a three-stage inverter circuit, a connection terminal 34 between the inverters, and first and second wirings 35 and 36 are formed. Among these wirings, the first wiring 35 electrically connects the gate electrode 30 formed on the N-channel type vertical MOSFET column 29 and the gate electrode 26 formed on the P-channel type vertical MOSFET column 25. Has a function to connect. The second wiring 36 has a function of electrically connecting the drain electrode formed in the N-channel type vertical MOSFET column 29 and the drain electrode formed in the P-channel type vertical MOSFET column 25. In order to operate as an inverter, the gate electrodes 26 and 30 of all the vertical MOSFETs 21 and 22 of the N-channel type and the P-channel type are bundled as inputs. Furthermore, the portion where the drain electrodes of the N-channel type vertical MOSFET 21 and the P-channel type vertical MOSFET 22 are connected is the output.

インターポーザ基板２３は、シリコンウェハー上に犠牲層としての金属膜（Ａｌ）を形成し、その後、ポリイミド膜を使った銅ポリイミド多層膜を形成する。ポリイミドは感光性ポリイミド材料を用い、層間のコンタクトはポリイミドを感光させエッチングによって形成する。配線のＣｕは、ホトレジストで配線にする部分を溝としたパターンを形成し、Ｃｕを全面にスパッタ、またはレジスト除去する際に同時に余分のＣｕを除去するリフトオフ法を用いる。これによって１μｍピッチのＣｕ配線基板を形成し、配線インターポーザつまりインターポーザ基板２３とする。 The interposer substrate 23 forms a metal film (Al) as a sacrificial layer on a silicon wafer, and then forms a copper polyimide multilayer film using a polyimide film. The polyimide uses a photosensitive polyimide material, and the contact between the layers is formed by exposing the polyimide to etching. For the Cu of the wiring, a lift-off method is used in which a pattern is formed by using a photoresist as a groove to form a groove, and when Cu is sputtered over the entire surface or when the resist is removed, excess Cu is removed at the same time. As a result, a 1 μm pitch Cu wiring substrate is formed and used as a wiring interposer, that is, an interposer substrate 23.

接続は、フリップチップボンダーを用いて、先ず、Ｎチャンネル型ＭＯＳＦＥＴ２２が形成された半導体基板２８に、シリコンウェハー上に形成した配線インターポーザ２３を接続し、犠牲層をエッチング除去する。次にＰチャンネル型ＭＯＳＦＥＴ２１を形成された半導体基板２４と、配線インターポーザ２３が実装されたＮチャンネル半導体基板２８を接続する。いずれもシリコンを基板に用いているため、接続時の必要十分な位置決め精度を得ることができ、繰り返しパターン認識を行うことで、±０．５μｍ以下の位置決め精度で接続が可能である。フリップチップ法としてはたとえば熱圧着法を用いる。 For the connection, first, a wiring interposer 23 formed on a silicon wafer is connected to the semiconductor substrate 28 on which the N-channel MOSFET 22 is formed using a flip chip bonder, and the sacrificial layer is etched away. Next, the semiconductor substrate 24 on which the P-channel MOSFET 21 is formed and the N-channel semiconductor substrate 28 on which the wiring interposer 23 is mounted are connected. In any case, since silicon is used for the substrate, necessary and sufficient positioning accuracy at the time of connection can be obtained, and connection can be made with positioning accuracy of ± 0.5 μm or less by performing repeated pattern recognition. As the flip chip method, for example, a thermocompression bonding method is used.

前述したようにインターポーザ基板の第１および第２の配線３５，３６によって、導電型の異なる縦型ＭＯＳＦＥＴを電気的に接続することで、Ｃ−ＭＯＳロジック回路として動作する。前述の入力端子が、所望の動作をさせるための回路の一部となる場合には、外部から接続されず、他の回路から接続されることもある。また出力端子は他の回路へ接続されることもある。 As described above, the vertical MOSFETs having different conductivity types are electrically connected by the first and second wirings 35 and 36 of the interposer substrate, thereby operating as a C-MOS logic circuit. When the above-described input terminal is part of a circuit for performing a desired operation, the input terminal is not connected from the outside but may be connected from another circuit. The output terminal may be connected to another circuit.

このようにＮチャンネル型の縦型ＭＯＳＦＥＴを形成した半導体基板と、Ｐチャンネル型の縦型ＭＯＳＦＥＴを形成した半導体基板とを、配線インターポーザを介して接続することでＣ−ＭＯＳ型ロジックデバイスを構成する場合には、ウェルの絶縁不良による電源間のショートを解消することができる。さらにウェルによる寄生サイリスタが存在しないので、ラッチアップなどの不具合も解消し得る。 Thus, a C-MOS type logic device is configured by connecting a semiconductor substrate on which an N-channel type vertical MOSFET is formed and a semiconductor substrate on which a P-channel type vertical MOSFET is formed via a wiring interposer. In this case, it is possible to eliminate a short circuit between power sources due to poor insulation of the well. Furthermore, since there is no parasitic thyristor due to the well, problems such as latch-up can be solved.

本発明の実施形態に係る縦型の電界効果トランジスタ１を概略示す斜視図である。1 is a perspective view schematically showing a vertical field effect transistor 1 according to an embodiment of the present invention. ＮＡＮＤ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。It is a perspective view which shows an example of the contact method of the gate electrode in the case of comprising a NAND circuit. ＮＯＲ回路を構成する場合のゲート電極の連絡方法の一例を示す斜視図である。It is a perspective view which shows an example of the contact method of the gate electrode in the case of comprising a NOR circuit. 本実施形態に係る縦型の電界効果トランジスタの作製方法を表すフローチャートである。5 is a flowchart showing a method for manufacturing a vertical field effect transistor according to the embodiment. 縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。It is a figure explaining the formation process of a vertical field effect transistor in steps and in detail. 縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。It is a figure explaining the formation process of a vertical field effect transistor in steps and in detail. 縦型の電界効果トランジスタの形成プロセスを段階的にかつ詳細に説明する図である。It is a figure explaining the formation process of a vertical field effect transistor in steps and in detail. 本発明の実施形態に係る３段インバータを示し、図８（１）は、縦型の電界効果トランジスタを用いた３段インバータ回路の断面図、図８（２）は、３段インバータロジックを直列にした回路図である。FIG. 8A shows a three-stage inverter according to an embodiment of the present invention, FIG. 8A is a cross-sectional view of a three-stage inverter circuit using a vertical field effect transistor, and FIG. 8B is a series of three-stage inverter logic. FIG. 従来の縦型の電界効果トランジスタの断面図である。It is sectional drawing of the conventional vertical field effect transistor.

符号の説明Explanation of symbols

１縦型ＭＯＳＦＥＴ
２半導体基板
３縦型ＭＯＳＦＥＴ柱
４ゲート電極
７ソース電極
８ドレイン電極 1 Vertical MOSFET
2 Semiconductor substrate 3 Vertical MOSFET pillar 4 Gate electrode 7 Source electrode 8 Drain electrode

Claims

異なる導電型の半導体層が半導体基板の厚み方向に積層されて成る柱状の半導体層と、
柱状の半導体層の側壁に配設される複数のゲート電極とを備え、
これら柱状の半導体層および複数のゲート電極が、前記厚み方向に積層される積層体を成すことを特徴とする電界効果トランジスタ。 A columnar semiconductor layer in which semiconductor layers of different conductivity types are stacked in the thickness direction of the semiconductor substrate;
A plurality of gate electrodes disposed on the side wall of the columnar semiconductor layer,
A field effect transistor, characterized in that these columnar semiconductor layers and a plurality of gate electrodes form a laminated body laminated in the thickness direction.

ゲート電極は、ソース電極およびドレイン電極間を電気的に並列に配置することを特徴とする請求項１に記載の電界効果トランジスタ。 The field effect transistor according to claim 1, wherein the gate electrode is electrically arranged in parallel between the source electrode and the drain electrode.

ゲート電極は、ソース電極およびドレイン電極間を電気的に直列に配置することを特徴とする請求項１または２に記載の電界効果トランジスタ。 3. The field effect transistor according to claim 1, wherein the gate electrode is electrically arranged in series between the source electrode and the drain electrode.

請求項１〜３のうちのいずれか１つの電界効果トランジスタのうち、Ｎチャンネル型電界効果トランジスタのゲート電極とＰチャンネル型電界効果トランジスタのゲート電極とを電気的に接続するとともに、前記Ｎチャンネル型電界効果トランジスタのドレイン電極とＰチャンネル型電界効果トランジスタのドレイン電極とを電気的に接続して成るＣ−ＭＯＳ型ロジックデバイス。 Among the field effect transistors according to any one of claims 1 to 3, a gate electrode of an N-channel field effect transistor and a gate electrode of a P-channel field effect transistor are electrically connected, and the N-channel type A C-MOS type logic device formed by electrically connecting a drain electrode of a field effect transistor and a drain electrode of a P-channel type field effect transistor.

半導体基板に拡散層を形成する第１工程と、
第１工程の後、半導体基板の厚み方向に沿って半導体層をエピタキシャル成長させる第２工程と、
半導体基板およびエピタキシャル成長させた半導体層に対しゲート絶縁膜を形成し、その後、ゲート電極をパターニングする第３工程とを有することを特徴とする電界効果トランジスタの作製方法。 A first step of forming a diffusion layer on a semiconductor substrate;
After the first step, a second step of epitaxially growing the semiconductor layer along the thickness direction of the semiconductor substrate;
And a third step of forming a gate insulating film on the semiconductor substrate and the epitaxially grown semiconductor layer, and then patterning the gate electrode.

パターニングしたゲート電極に対し絶縁体層を形成し、前記厚み方向に沿ってさらに半導体層をエピタキシャル成長させる第４工程と、
第４工程でエピタキシャル成長させたエピタキシャル成長層のうち、ゲート絶縁膜および絶縁体層に臨む層を除去する第５工程と、
前記ゲート絶縁膜、絶縁体層およびエピタキシャル成長層に対しゲート絶縁膜を形成し、その後、第３工程でパターニングされたゲート電極と他のゲート電極との導通を図るためのコンタクトを形成する第６工程と、
他のゲート電極を形成する第７工程とを有することを特徴とする請求項５に記載の電界効果トランジスタの作製方法。 A fourth step of forming an insulator layer on the patterned gate electrode and further epitaxially growing a semiconductor layer along the thickness direction;
A fifth step of removing a layer facing the gate insulating film and the insulator layer from the epitaxially grown layer epitaxially grown in the fourth step;
A sixth step of forming a gate insulating film on the gate insulating film, the insulator layer, and the epitaxial growth layer, and then forming a contact for conducting electrical connection between the gate electrode patterned in the third step and another gate electrode When,
6. The method of manufacturing a field effect transistor according to claim 5, further comprising a seventh step of forming another gate electrode.