JP2005268395A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a highly effective chip guard ring structure for preventing mechanical stress from being propagated to the inside of a chip. <P>SOLUTION: A chip guard ring includes: metal wires 5, 7, 8, 10 having horizontally extending areas inside low dielectric constant insulating film layers 21, 22, 23, 24; and metal wires 4, 6, 9 connected to the metal wires and vertically passed through the low dielectric constant insulating film layers 21, 22, 24. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置に係り、例えば、チップガードリングの構造に関する。   The present invention relates to a semiconductor device, for example, a structure of a chip guard ring.

近年のＬＳＩ製造プロセスの微細化の進展に伴い、配線遅延の問題が顕在化している。これは、配線の幅が細くなることによる配線抵抗の増大、および配線間隔が狭くなることによる配線容量の増大により、いわゆるＲＣ時定数が増加し、トランジスタのスイッチング時の伝播遅延時間が増大することによる。この対策として、配線抵抗を下げるためには配線材料にＣｕ（銅）を用い、配線容量を下げるためには層間絶縁膜には低誘電率の絶縁膜を用いることが行われている。   With the recent progress in miniaturization of LSI manufacturing processes, the problem of wiring delay has become apparent. This is because the so-called RC time constant increases due to an increase in wiring resistance due to the narrowing of the wiring width, and an increase in wiring capacitance due to a narrowing of the wiring interval, resulting in an increase in propagation delay time during transistor switching. by. As countermeasures, Cu (copper) is used as a wiring material to reduce wiring resistance, and an insulating film having a low dielectric constant is used as an interlayer insulating film to reduce wiring capacity.

低誘電率を有する絶縁膜としては、炭素添加シリコン酸化膜（ＳｉＯＣ）、フッ素添加シリコン酸化膜（ＳｉＯＦ）、ポリイミド系有機化合物、フッ素系有機化合物などがあり、さらに膜中に気孔を有する多孔質膜の実用化が図られている。   Examples of the insulating film having a low dielectric constant include a carbon-added silicon oxide film (SiOC), a fluorine-added silicon oxide film (SiOF), a polyimide-based organic compound, a fluorine-based organic compound, and a porous material having pores in the film. Practical use of membranes is being attempted.

ところが、このような低誘電率絶縁膜は、従来のシリコン酸化物絶縁膜に比べて、機械的強度が弱く、また、他の材料との密着性が低いという性質を一般的に有している。そのため、半導体チップをダイシングするときにチップ端部に加わる機械的ストレスによって、他の層間膜材料との界面で低誘電率絶縁膜が剥がれやすい、ということが問題点として挙げられている。   However, such a low dielectric constant insulating film generally has properties such that mechanical strength is weaker and adhesion to other materials is lower than that of a conventional silicon oxide insulating film. . For this reason, it has been pointed out that the low dielectric constant insulating film is easily peeled off at the interface with other interlayer film materials due to mechanical stress applied to the chip end when dicing the semiconductor chip.

このようなダイシングによる低誘電率絶縁膜の剥離を防止するため、チップ端部からチップ内部への機械的ストレスの伝達を防ぐ対策が採られている。その一つとして、チップ周辺部にチップを取り囲むように多層のＣｕ配線層を設け、その各Ｃｕ配線層をチップ断面の縦方向にビアで接続した構造（チップガードリング）を設けることが提案されている（例えば、特許文献１参照。）。   In order to prevent peeling of the low dielectric constant insulating film due to such dicing, measures are taken to prevent transmission of mechanical stress from the end of the chip to the inside of the chip. As one of them, it is proposed to provide a structure (chip guard ring) in which a multilayer Cu wiring layer is provided around the chip so as to surround the chip, and each Cu wiring layer is connected by a via in the vertical direction of the chip cross section. (For example, refer to Patent Document 1).

しかしながら、上述のような構造のチップガードリングでは、Ｃｕ配線層間の縦方向の接続が単純な構造であるため、機械的なストレスのチップ内部方向への伝達を十分に防ぎきれないという問題があった。
特開２００３−２４３４０１号公報 （第４−６ページ、図２、図５） However, the chip guard ring having the above-described structure has a problem that the vertical connection between the Cu wiring layers is a simple structure, and therefore it is not possible to sufficiently prevent transmission of mechanical stress in the chip internal direction. It was.
JP 2003-243401 A (page 4-6, FIG. 2, FIG. 5)

したがって、本発明の目的は、機械的なストレスがチップ内部へ伝達することを防止する効果の高いチップガードリング構造を有する半導体装置を提供することにある。   Accordingly, an object of the present invention is to provide a semiconductor device having a chip guard ring structure that is highly effective in preventing mechanical stress from being transmitted into the chip.

本発明の一態様によれば、半導体基板上に少なくともいくつかの低誘電率絶縁膜層を含む絶縁膜層によって絶縁された多層の金属配線層を有する半導体装置であって、チップ外縁部に沿って前記金属配線層の各層で前記チップを１周する金属配線からなるチップガードリングをチップ外縁部からチップ中心部に向かって少なくとも２重に備え、前記絶縁膜層の各層において前記チップガードリングの少なくとも１つは前記絶縁膜層内に前記絶縁膜層に平行に延伸する領域を有することを特徴とする半導体装置が提供される。   According to one aspect of the present invention, there is provided a semiconductor device having a multilayer metal wiring layer insulated by an insulating film layer including at least some low dielectric constant insulating film layers on a semiconductor substrate, along the outer edge of the chip. Chip guard rings made of metal wiring that goes around the chip in each layer of the metal wiring layer are provided at least twice from the outer edge of the chip toward the center of the chip, and in each layer of the insulating film layer, the chip guard ring At least one of the insulating film layers has a region extending in parallel with the insulating film layer. A semiconductor device is provided.

本発明によれば、チップガードリングが機械的なストレスのチップ内部への伝達を防止する効果が高いので、層間絶縁膜として用いられる低誘電率絶縁膜が他の層間材から剥離し難くなる。   According to the present invention, since the chip guard ring has a high effect of preventing transmission of mechanical stress to the inside of the chip, the low dielectric constant insulating film used as the interlayer insulating film is difficult to peel from other interlayer materials.

以下、本発明の実施例を図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の第１の実施例に係る半導体装置の模式断面図であり、特に、多層配線構造を持つ本実施例の半導体装置におけるチップガードリングの構造を中心に示した図である。ここで、本実施例におけるチップガードリングは、半導体装置のチップの外縁部にチップを１周するように配置された金属配線であり、その配置例を図２のチップ平面図に示す。図２では、チップ１０１の外縁部に２重に配置されたチップガードリング１０１、１０２の例を示す。この平面図では最上層の金属配線のみが示されるが、チップガードリングは多層配線層の各層に設けられる。また、チップガードリングは、２重の配置に限るものではなく、さらにいくつかのチップガードリングをチップガードリング１０２の内側に配置してもよい。   FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention, and particularly shows a chip guard ring structure in the semiconductor device of this embodiment having a multilayer wiring structure. . Here, the chip guard ring in the present embodiment is a metal wiring arranged so as to make one round of the chip around the outer edge of the chip of the semiconductor device, and an example of the arrangement is shown in the chip plan view of FIG. In FIG. 2, an example of the chip guard rings 101 and 102 that are doubly arranged on the outer edge portion of the chip 101 is shown. In this plan view, only the uppermost metal wiring is shown, but the chip guard ring is provided in each layer of the multilayer wiring layer. Further, the chip guard ring is not limited to the double arrangement, and some chip guard rings may be arranged inside the chip guard ring 102.

図１は、図２に示したチップガードリング１０１、１０２を線ＳＳ´に沿って切断した断面を示したものである。   FIG. 1 shows a cross section of the chip guard rings 101 and 102 shown in FIG. 2 cut along a line SS ′.

ここで、本実施例におけるチップガードリングの構造を説明する前に本実施例の半導体装置について説明する。   Here, before describing the structure of the chip guard ring in the present embodiment, the semiconductor device of the present embodiment will be described.

本実施例の半導体装置は、金属配線材料に例えばＣｕを用い、半導体基板１上に８層の金属配線層が絶縁膜層をはさんで形成されているものである。このような多層の配線層を用いる半導体装置では、通常、半導体基板に近い下層の数層はローカル配線層と呼ばれて主に半導体素子相互の接続のために使われ、半導体基板から遠い上層の数層はグローバル配線層と呼ばれて主に電源ラインなどに使われる。   In the semiconductor device of this embodiment, for example, Cu is used as the metal wiring material, and eight metal wiring layers are formed on the semiconductor substrate 1 with the insulating film layer interposed therebetween. In a semiconductor device using such a multilayer wiring layer, usually, several lower layers close to the semiconductor substrate are called local wiring layers and are mainly used for connecting semiconductor elements, and upper layers far from the semiconductor substrate. Several layers are called global wiring layers and are mainly used for power lines.

このような配線層の使い分けをした場合、ローカル配線層での配線遅延が半導体素子の動作速度に影響を及ぼす。そのため、ローカル配線層では金属配線間の容量を減らすため、金属配線層間の絶縁膜に低誘電率材料が用いられる。   When such wiring layers are properly used, the wiring delay in the local wiring layer affects the operation speed of the semiconductor element. Therefore, in the local wiring layer, a low dielectric constant material is used for the insulating film between the metal wiring layers in order to reduce the capacitance between the metal wirings.

本実施例では、ローカル配線層が５層あるため、半導体基板１の上の酸化物絶縁膜層２の上に第１の低誘電率絶縁膜層２１、その上に酸化物絶縁膜層３１をはさんで第２の低誘電率絶縁膜層２２、その上に酸化物絶縁膜層３２をはさんで第３の低誘電率絶縁膜層２３、その上に酸化物絶縁膜層３３をはさんで第４の低誘電率絶縁膜層２４の計４層の低誘電率絶縁膜層が使用されている。   In this embodiment, since there are five local wiring layers, the first low dielectric constant insulating film layer 21 is formed on the oxide insulating film layer 2 on the semiconductor substrate 1, and the oxide insulating film layer 31 is formed thereon. The second low dielectric constant insulating film layer 22, the oxide insulating film layer 32 sandwiched between them, the third low dielectric constant insulating film layer 23, and the oxide insulating film layer 33 sandwiched therebetween. Thus, a total of four low dielectric constant insulating film layers, ie, the fourth low dielectric constant insulating film layer 24 are used.

一方、グローバル配線層では、配線容量がそれほど問題にならないため、通常の酸化物絶縁材料が用いられる。すなわち、酸化物絶縁膜層３４の上に、酸化物膜絶縁膜層４１、４２、４３が順次積層されている。そして最上層には保護膜としてパッシベーション膜層４４が形成されている。   On the other hand, in the global wiring layer, since the wiring capacity is not a problem, a normal oxide insulating material is used. That is, the oxide film insulating film layers 41, 42, and 43 are sequentially stacked on the oxide insulating film layer 34. A passivation film layer 44 is formed as a protective film on the uppermost layer.

次に、本実施例におけるチップガードリングの構造を説明する。ここで、図２のチップガードリング１０１、１０２は、図１においては金属配線３〜１５で表わされる。これらの金属配線は製造工程においてダマシン法で形成されるため、絶縁膜層を貫通して埋め込むことができる。   Next, the structure of the tip guard ring in the present embodiment will be described. Here, the chip guard rings 101 and 102 in FIG. 2 are represented by metal wirings 3 to 15 in FIG. 1. Since these metal wirings are formed by the damascene method in the manufacturing process, they can be embedded through the insulating film layer.

本実施例における構造では、各低誘電率絶縁膜層において、２つのチップガードリングのいずれかが低誘電率絶縁膜層中に水平に延びる領域を有している。すなわち、低誘電率絶縁膜層２１では金属配線５、低誘電率絶縁膜層２２では金属配線７、低誘電率絶縁膜層２３では金属配線８、低誘電率絶縁膜層２４では金属配線１０が低誘電率絶縁膜層中に水平に伸びている。そして、このように低誘電率絶縁膜層中に水平に伸びた金属配線は、上下からその間の低誘電率絶縁膜層を挟み込んでいる。   In the structure in this embodiment, in each low dielectric constant insulating film layer, one of the two chip guard rings has a region extending horizontally in the low dielectric constant insulating film layer. That is, the metal wiring 5 is formed in the low dielectric constant insulating film layer 21, the metal wiring 7 is formed in the low dielectric constant insulating film layer 22, the metal wiring 8 is formed in the low dielectric constant insulating film layer 23, and the metal wiring 10 is formed in the low dielectric constant insulating film layer 24. The low dielectric constant insulating film layer extends horizontally. In this way, the metal wiring extending horizontally in the low dielectric constant insulating film layer sandwiches the low dielectric constant insulating film layer therebetween from above and below.

このような低誘電率絶縁膜層中に水平に伸びた金属配線は、低誘電率絶縁膜層が層間膜界面から剥離して上下に広がろうとする力を抑止する効果を持つ。   Such a metal wiring extending horizontally in the low dielectric constant insulating film layer has an effect of suppressing the force that the low dielectric constant insulating film layer peels off from the interlayer film interface and spreads up and down.

また、２つのチップガードリングは、絶縁膜層を垂直方向に貫通する金属配線４、７、６、８、９、１１、１２、１３によって接続されている。これにより、低誘電率絶縁膜層中に延びる金属配線の両端は垂直方向の金属配線に接続される。   Further, the two chip guard rings are connected by metal wirings 4, 7, 6, 8, 9, 11, 12, and 13 that penetrate the insulating film layer in the vertical direction. Thus, both ends of the metal wiring extending into the low dielectric constant insulating film layer are connected to the metal wiring in the vertical direction.

このような構造のチップガードリングにダイシングによるチップ端部からの水平方向の機械的ストレスが加わると、機械的ストレスは金属配線と低誘電率絶縁膜層の界面に誘導され、チップガードリングの端部で、機械的ストレスは水平方向と垂直方向に分散される。図３にその様子を示す。   When a mechanical stress in the horizontal direction from the end of the chip due to dicing is applied to the chip guard ring having such a structure, the mechanical stress is induced at the interface between the metal wiring and the low dielectric constant insulating film layer, and the end of the chip guard ring. The mechanical stress is distributed horizontally and vertically. This is shown in FIG.

図３は、図１の金属配線５付近を例にチップ端部から水平に加わる機械的ストレスがチップガードリングによって水平方向と垂直方向に分散される様子を示したものである。   FIG. 3 shows a state in which the mechanical stress applied horizontally from the end of the chip is distributed in the horizontal direction and the vertical direction by the chip guard ring in the vicinity of the metal wiring 5 in FIG.

チップ端部から水平に加わる機械的ストレスは、金属配線５と低誘電率絶縁膜層２１の界面に誘導されて、まず金属配線５の端部Ａで水平方向と垂直方向に分散され、この分散された水平方向の機械的ストレスは、さらに金属配線５の端部Ｂで水平方向と垂直方向に分散される。このように金属配線５の両端で分散されて小さくなった水平方向の機械的ストレスは、さらに金属配線４の端部Ｃで水平方向と垂直方向に分散され、チップ内部への伝達が抑制される。   Mechanical stress applied horizontally from the end of the chip is induced at the interface between the metal wiring 5 and the low dielectric constant insulating film layer 21, and is first dispersed at the end A of the metal wiring 5 in the horizontal and vertical directions. The generated horizontal mechanical stress is further distributed in the horizontal and vertical directions at the end B of the metal wiring 5. The mechanical stress in the horizontal direction, which is reduced by being distributed at both ends of the metal wiring 5 in this way, is further distributed in the horizontal direction and the vertical direction at the end C of the metal wiring 4, and transmission to the inside of the chip is suppressed. .

また、このとき金属配線５と低誘電率絶縁膜層２１の界面領域が広いことも機械的ストレスの誘導に効果がある。   At this time, the wide interface region between the metal wiring 5 and the low dielectric constant insulating film layer 21 is also effective in inducing mechanical stress.

このような本実施例の半導体装置によれば、低誘電率絶縁膜層中に水平に延びる金属配線が持つ剥離抑制効果と、この水平に延びる金属配線およびその両端に垂直に接続される金属配線で構成されるチップガードリング構造によってチップ端部から水平に加わる機械的ストレスのチップ内部への伝達を緩和する効果により、低誘電率絶縁膜層の剥離を防止することができる。   According to such a semiconductor device of this embodiment, the metal wiring extending horizontally in the low dielectric constant insulating film layer has a delamination suppressing effect, the metal wiring extending horizontally, and the metal wiring vertically connected to both ends thereof. With the chip guard ring structure configured as described above, peeling of the low dielectric constant insulating film layer can be prevented by the effect of mitigating the transmission of mechanical stress applied horizontally from the end of the chip to the inside of the chip.

図４は、本発明の第２の実施例に係る半導体装置の模式断面図であり、第１の実施例とは異なる構造を持つチップガードリングの例を示すものである。本実施例の半導体装置の多層構造は、第１の実施例の半導体装置と同じである。したがって、絶縁層膜には図１と同じ符号を付け、ここではその詳細な説明を省略する。   FIG. 4 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention, and shows an example of a chip guard ring having a structure different from that of the first embodiment. The multilayer structure of the semiconductor device of this embodiment is the same as that of the semiconductor device of the first embodiment. Therefore, the same reference numerals as those in FIG. 1 are given to the insulating layer films, and detailed description thereof is omitted here.

本実施例におけるチップガードリングは、金属配線５１〜６３で構成される。本実施例でも各低誘電率絶縁膜層において、２つのチップガードリングのいずれかが低誘電率絶縁膜層中に水平に延びる領域を有している。すなわち、金属配線５３、５４、５６、５８が、それぞれ低誘電率絶縁膜層２１、２２、２３、２４の中で水平に延びている。また、金属配線５３、５４、５６、５８は、その端部に垂直方向の金属配線を有している。   The chip guard ring in the present embodiment is composed of metal wirings 51 to 63. Also in this embodiment, in each low dielectric constant insulating film layer, one of the two chip guard rings has a region extending horizontally in the low dielectric constant insulating film layer. That is, the metal wirings 53, 54, 56, and 58 extend horizontally in the low dielectric constant insulating film layers 21, 22, 23, and 24, respectively. Further, the metal wirings 53, 54, 56, and 58 have metal wirings in the vertical direction at their ends.

これにより、本実施例の構造のチップガードリングおいても、低誘電率絶縁膜層が層間膜界面から剥離して上下に広がろうとすることを抑止できるとともに、チップ端部から加わる水平方向の機械的ストレスを水平方向と垂直方向に分散することができる
本実施例のチップガードリングの構造が第１の実施例のチップガードリングの構造と異なる点は、２つのチップガードリングの中間に垂直方向の金属配線がないことである。すなわち、図１の金属配線７および１１が、その左端に垂直方向の金属配線を有しているのに対して、図２の金属配線７および１１が、その左端に垂直方向の金属配線を有さない。 As a result, even in the chip guard ring having the structure of this embodiment, the low dielectric constant insulating film layer can be prevented from peeling off from the interlayer interface and spreading upward and downward, and the horizontal direction applied from the end of the chip. Mechanical stress can be distributed in the horizontal and vertical directions. The structure of the chip guard ring of this embodiment is different from the structure of the chip guard ring of the first embodiment in that it is perpendicular to the middle of the two chip guard rings. There is no metal wiring in the direction. That is, metal wirings 7 and 11 in FIG. 1 have a vertical metal wiring at the left end, whereas metal wirings 7 and 11 in FIG. 2 have a vertical metal wiring at the left end. No.

このような本実施例の半導体装置によれば、２つのチップガードリングの中間に垂直方向の金属配線がないことにより、チップガードリング間の距離を小さくすることができ、チップガードリングの配置に要する面積を少なくすることができる。   According to the semiconductor device of this embodiment, since there is no vertical metal wiring between the two chip guard rings, the distance between the chip guard rings can be reduced, and the chip guard ring can be arranged. The required area can be reduced.

図５は、本発明の第３の実施例に係る半導体装置の模式断面図であり、第１および第２の実施例とは異なる構造を持つチップガードリングの例を示すものである。本実施例においても、半導体装置の多層構造は第１の実施例の半導体装置と同じである。したがって、絶縁層膜には図１と同じ符号を付け、ここではその詳細な説明を省略する。   FIG. 5 is a schematic cross-sectional view of a semiconductor device according to a third embodiment of the present invention, showing an example of a chip guard ring having a structure different from those of the first and second embodiments. Also in this embodiment, the multilayer structure of the semiconductor device is the same as that of the semiconductor device of the first embodiment. Therefore, the same reference numerals as those in FIG. 1 are given to the insulating layer films, and detailed description thereof is omitted here.

本実施例におけるチップガードリングは、金属配線７１〜８６で構成される。本実施例の構造では、２つのチップガードリング間の接続はなく、それぞれ独立に配置されている。ただし、２つのチップガードリングは、交互に低誘電率絶縁膜層に水平に延びる配線層を有している。すなわち、金属配線層７４、７５、７８、７９が、それぞれ低誘電率絶縁膜層２１、２２、２３、２４の中で水平に延びている。   The chip guard ring in the present embodiment is composed of metal wirings 71 to 86. In the structure of this embodiment, there is no connection between the two chip guard rings, and they are arranged independently. However, the two chip guard rings have wiring layers extending alternately horizontally on the low dielectric constant insulating film layers. That is, the metal wiring layers 74, 75, 78, and 79 extend horizontally in the low dielectric constant insulating film layers 21, 22, 23, and 24, respectively.

そして、それぞれのチップガードリングは、垂直方向の金属配線によって最下層から最上層まで１つにつながっている。したがって、本実施例の構造のチップガードリングにおいても、低誘電率絶縁膜層が層間膜界面から剥離して上下に広がろうとすることを抑止できるとともに、チップ端部から加わる水平方向の機械的ストレスを水平方向と垂直方向に分散することができる。   Each chip guard ring is connected to one from the lowermost layer to the uppermost layer by vertical metal wiring. Therefore, even in the chip guard ring having the structure of this embodiment, the low dielectric constant insulating film layer can be prevented from peeling off from the interlayer film interface and spreading upward and downward, and the horizontal mechanical force applied from the chip end portion can be suppressed. Stress can be distributed horizontally and vertically.

上述したように、本実施例におけるチップガードリングは、１つ１つ独立している。したがって、ガードリングの数を増やしたい場合、第１および第２の実施例では２本１組で増やさなければならなかったのに対して、本実施例では１本単位で増加させることができる。   As described above, the tip guard rings in this embodiment are independent one by one. Therefore, when it is desired to increase the number of guard rings, the number of guard rings must be increased by one in the first and second embodiments, whereas in the present embodiment, it can be increased by one.

このような本実施例の半導体装置によれば、チップガードリングの数を１本単位で調整することができる。   According to the semiconductor device of this embodiment, the number of chip guard rings can be adjusted in units of one.

本発明の第１の実施例に係る半導体装置の模式断面図。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施例に係るチップガードリングの配置の例を示すチップ平面図。The chip top view which shows the example of arrangement | positioning of the chip guard ring which concerns on the Example of this invention. 本発明の第１の実施例に係る半導体装置における機械的ストレスの様子を説明するための模式断面図。1 is a schematic cross-sectional view for explaining a state of mechanical stress in a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施例に係る半導体装置の模式断面図。FIG. 6 is a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention. 本発明の第３の実施例に係る半導体装置の模式断面図。FIG. 6 is a schematic cross-sectional view of a semiconductor device according to a third embodiment of the present invention.

符号の説明Explanation of symbols

１ 半導体基板
２、３１〜３４、４１〜４３ 酸化物絶縁膜層
３〜１５、５１〜６３、７１〜８６ 金属配線層
２１〜２４ 低誘電率絶縁膜層
４４ パッシベーション膜層
１０１ チップ
１０２、１０３ チップガードリング DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2, 31-34, 41-43 Oxide insulating film layer 3-15, 51-63, 71-86 Metal wiring layer 21-24 Low dielectric constant insulating film layer 44 Passivation film layer 101 Chip 102, 103 chip Guard ring

Claims (5)

半導体基板上に少なくともいくつかの低誘電率絶縁膜層を含む絶縁膜層によって絶縁された多層の金属配線層を有する半導体装置であって、
チップ外縁部に沿って前記金属配線層の各層で前記チップを１周する金属配線からなるチップガードリングをチップ外縁部からチップ中心部に向かって少なくとも２重に備え、
前記絶縁膜層の各層において前記チップガードリングの少なくとも１つは前記絶縁膜層内に前記絶縁膜層に平行に延伸する領域を有することを特徴とする半導体装置。 A semiconductor device having a multilayer metal wiring layer insulated by an insulating film layer including at least some low dielectric constant insulating film layers on a semiconductor substrate,
A chip guard ring made of metal wiring that goes around the chip in each layer of the metal wiring layer along the chip outer edge is provided at least twice from the chip outer edge toward the chip center,
In each of the insulating film layers, at least one of the chip guard rings has a region extending in parallel to the insulating film layer in the insulating film layer. 前記平行に延伸する領域が、他のチップガードリングと接続されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the parallel extending region is connected to another chip guard ring. 前記平行に延伸する領域が、前記絶縁膜を貫通する金属を介して他のチップガードリングと接続されていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the parallel extending region is connected to another chip guard ring through a metal penetrating the insulating film. 前記平行に延伸する領域が存在する前記絶縁膜層が、隣接する２つのチップガードリングの間で交互に異なることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the insulating film layers in which the regions extending in parallel exist alternately differ between two adjacent chip guard rings. 前記隣接する２つのチップガードリングのそれぞれが、前記絶縁膜を貫通する金属によって最上層の金属配線層から最下層の金属配線層まで接続されていることを特徴とする請求項４に記載の半導体装置。   5. The semiconductor according to claim 4, wherein each of the two adjacent chip guard rings is connected from the uppermost metal wiring layer to the lowermost metal wiring layer by a metal penetrating the insulating film. apparatus.
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KR100724213B1 (en) 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 Guard ring of a semiconductor device
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