JP2005266089A - Display apparatus - Google Patents

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Kenji Otsuka
健志 大塚
Hiroyuki Kase
裕之 賀勢
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Sanyo Electric Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display apparatus in which unevenness of luminance is suppressed while also suppressing increase of power consumption. <P>SOLUTION: In a first pixel 12 which is one of a plurality of pixels arranged in a matrix state in the display apparatus 10, a first OLED (Organic Light Emitting Diode) 16 is a current driving type optical device. A first transistor 20 as a driving circuit drives the first OLED 16. An operational amplifier 14 amplifies a data signal for controlling the first transistor 20. A first sample hold circuit 28 holds an output of the operational amplifier 14. A voltage drop value on a signal line to which a driving current of the first OLED 16 flows is returned to an input of the operational amplifier 14 by negative feedback. While an output of the operational amplifiers 14 is held by the first sample hold circuit 28, operation of the operational amplifier 14 is stopped. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、表示装置に関し、特に有機ＥＬを用いた表示装置の技術に関する。   The present invention relates to a display device, and more particularly to a technology of a display device using an organic EL.

有機エレクトロルミネッセンス（以下、「有機ＥＬ」という。）表示装置が、新たな平面型表示装置として注目されている。有機ＥＬ表示装置は、現在広く普及している液晶表示装置を席巻する日も近いと目されており、実用化、量産化に向けて熾烈な開発競争の最中にある。   An organic electroluminescence (hereinafter referred to as “organic EL”) display device has attracted attention as a new flat display device. The organic EL display device is expected to take over the currently widely used liquid crystal display devices, and is in the midst of intense development competition for practical use and mass production.

有機ＥＬ表示装置の駆動方式には、大きく分けて、アナログ駆動方式とデジタル駆動方式の２種類がある。アナログ駆動方式は、各有機ＥＬ素子にデータ電圧に応じた大きさの電流を供給して、データ電圧に応じた輝度で点灯させる方式である。有機ＥＬ素子の駆動にはトランジスタが用いられるが、そのトランジスタには特性にばらつきが大きいため、各画素の駆動電流もばらつき、輝度むらが生じるおそれがある。そうした輝度むらを抑えるために様々な対策が施されている（例えば、特許文献１参照）。
特開２００２−９１３７７号公報 特開２００３−５８１０６号公報 There are roughly two types of driving methods for organic EL display devices: an analog driving method and a digital driving method. The analog drive method is a method in which a current having a magnitude corresponding to the data voltage is supplied to each organic EL element, and the organic EL element is lit at a luminance corresponding to the data voltage. A transistor is used for driving the organic EL element. However, since the transistor has a large variation in characteristics, the driving current of each pixel also varies, which may cause uneven brightness. Various measures are taken to suppress such luminance unevenness (see, for example, Patent Document 1).
JP 2002-91377 A JP 2003-58106 A

特許文献１に記載された構成では、有機ＥＬ素子の発光状態を維持するためには各画素の演算増幅器を常時オンさせておく必要があり、その分、消費電力が増大してしまう。   In the configuration described in Patent Document 1, it is necessary to always turn on the operational amplifier of each pixel in order to maintain the light emission state of the organic EL element, and the power consumption increases accordingly.

本発明は上記背景の下でなされたものであり、本発明の目的は、消費電力の増大を抑えつつ輝度むらを改善した表示装置を提供することにある。   The present invention has been made under the above-described background, and an object of the present invention is to provide a display device that improves luminance unevenness while suppressing an increase in power consumption.

上記課題を解決するために、本発明のある態様の表示装置は、行列状に配置された複数の画素を備える。複数の画素のそれぞれは、電流駆動型の光学素子と、光学素子を駆動する駆動回路と、駆動回路を制御するためのデータ信号が入力される演算増幅器と、演算増幅器の出力を保持するサンプルホールド回路と、光学素子の駆動電流に応じた電圧値を検出する検出回路と、検出された電圧値を演算増幅器の入力へ帰還させる帰還回路と、を含む。   In order to solve the above problems, a display device according to an aspect of the present invention includes a plurality of pixels arranged in a matrix. Each of the plurality of pixels includes a current-driven optical element, a drive circuit that drives the optical element, an operational amplifier that receives a data signal for controlling the drive circuit, and a sample hold that holds the output of the operational amplifier The circuit includes a detection circuit that detects a voltage value corresponding to the drive current of the optical element, and a feedback circuit that feeds back the detected voltage value to the input of the operational amplifier.

ここで、光学素子として、有機発光ダイオード（Organic Light Emitting Diode）が想定できるがこれに限る趣旨ではない。駆動回路として、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が想定できるが、これに限る趣旨ではない。サンプルホールド回路は、トランジスタと容量の組合せで構成されてもよい。検出回路は、電圧降下を生じる抵抗を含んでもよい。   Here, an organic light emitting diode can be assumed as the optical element, but the present invention is not limited to this. As the driving circuit, a MOS (Metal Oxide Semiconductor) transistor or a thin film transistor (TFT) can be assumed, but the present invention is not limited to this. The sample and hold circuit may be configured by a combination of a transistor and a capacitor. The detection circuit may include a resistor that causes a voltage drop.

この態様によると、データ信号を増幅した値をサンプルホールド回路が保持する間、演算増幅器をオフする形態を選択でき、その場合消費電力の増大を抑制することができる。また、各画素に演算増幅器を設けたことによって、検出回路からの帰還路が比較的短く、帰還回路における配線抵抗と容量を低減でき、高速動作に有利となる。   According to this aspect, it is possible to select a mode in which the operational amplifier is turned off while the sample hold circuit holds a value obtained by amplifying the data signal. In this case, it is possible to suppress an increase in power consumption. Further, by providing an operational amplifier for each pixel, the feedback path from the detection circuit is relatively short, and the wiring resistance and capacitance in the feedback circuit can be reduced, which is advantageous for high-speed operation.

演算増幅器は、サンプルホールド回路によって演算増幅器の出力が保持される間、消費電力が減少するよう制御されてもよい。例えば、演算増幅器は、サンプルホールド回路によって演算増幅器の出力が保持される間、その動作が停止されてもよい。これにより、演算増幅器の動作やオンオフを細かく制御でき、消費電力を効率よく低減できる。   The operational amplifier may be controlled to reduce power consumption while the output of the operational amplifier is held by the sample and hold circuit. For example, the operation of the operational amplifier may be stopped while the output of the operational amplifier is held by the sample and hold circuit. Thereby, the operation and on / off of the operational amplifier can be finely controlled, and the power consumption can be efficiently reduced.

演算増幅器は、複数の画素のうち少なくとも２以上の画素によって共用され、帰還回路には、帰還を遮断するスイッチング素子が設けられてもよい。これにより、演算増幅器のためのスペースを節約でき、開口率を高めることができる。なお、ここでいうスイッチング素子は、トランジスタであってもよい。   The operational amplifier may be shared by at least two or more pixels among the plurality of pixels, and the feedback circuit may be provided with a switching element that blocks feedback. This saves space for the operational amplifier and increases the aperture ratio. Note that the switching element herein may be a transistor.

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明によれば、表示装置において消費電力を抑えながら輝度むらを改善することができる。   According to the present invention, it is possible to improve luminance unevenness while suppressing power consumption in a display device.

（実施例１）
図１は、実施例１における表示装置に含まれる画素の基本構成を示す。表示装置１０において、第１画素１２は、第１有機発光ダイオード（以下、「有機発光ダイオード」を「ＯＬＥＤ」という。）１６、第１トランジスタ２０、第２トランジスタ２２、演算増幅器１４、第３トランジスタ２６、第１抵抗１８、第１保持容量２４を有する。第１ＯＬＥＤ１６は、電流駆動型の光学素子であり、電流が流れたときにその電流値に応じた強度で発光する。第１トランジスタ２０、第２トランジスタ２２、および第３トランジスタ２６は、それぞれｐチャネルＭＯＳトランジスタである。第１トランジスタ２０は、第１ＯＬＥＤ１６の発光を駆動する駆動回路として機能する。第２トランジスタ２２は、第１トランジスタ２０による発光の駆動を制御する。第３トランジスタ２６は、演算増幅器１４へのバイアス電圧の供給を制御する制御回路として機能する。演算増幅器１４は、第１トランジスタ２０のゲート電極に設定すべき輝度データを増幅する。 (Example 1)
FIG. 1 illustrates a basic configuration of pixels included in the display device according to the first embodiment. In the display device 10, the first pixel 12 includes a first organic light emitting diode (hereinafter, “organic light emitting diode” is referred to as “OLED”) 16, a first transistor 20, a second transistor 22, an operational amplifier 14, and a third transistor. 26, a first resistor 18, and a first holding capacitor 24. The first OLED 16 is a current-driven optical element, and emits light with an intensity corresponding to the current value when a current flows. First transistor 20, second transistor 22, and third transistor 26 are each a p-channel MOS transistor. The first transistor 20 functions as a drive circuit that drives the light emission of the first OLED 16. The second transistor 22 controls driving of light emission by the first transistor 20. The third transistor 26 functions as a control circuit that controls supply of a bias voltage to the operational amplifier 14. The operational amplifier 14 amplifies luminance data to be set for the gate electrode of the first transistor 20.

第１ＯＬＥＤ１６は、負極が接地電位（−５Ｖ）に接続され、陽極が第１トランジスタ２０のドレイン電極に接続される。第１トランジスタ２０のソース電極は、第１抵抗１８を介して第１電源電位ＶＤＤ１（５Ｖ）と接続される。第１トランジスタ２０のゲート電極は、第２トランジスタ２２のソース電極（またはドレイン電極）と接続される。第２トランジスタ２２のドレイン電極（またはソース電極）は、演算増幅器１４の出力端子と接続される。第２トランジスタ２２のゲート電極は、第１選択信号線ＳＬ１と接続される。演算増幅器１４は、正入力端子が第１データ信号線ＤＬ１に接続され、負入力端子が第１抵抗１８と第１トランジスタ２０の間のノードと接続される。第１抵抗１８と第１トランジスタ２０の間のノードは、第１ＯＬＥＤ１６の駆動電流に応じた電圧値、すなわち第１抵抗１８の電圧降下の値を検出する検出回路として機能する。また、第１抵抗１８と第１トランジスタ２０の間のノードから演算増幅器１４の負入力端子への入力は負帰還入力となり、帰還回路として機能する。 The first OLED 16 has a negative electrode connected to the ground potential (−5 V) and an anode connected to the drain electrode of the first transistor 20. The source electrode of the first transistor 20 is connected to the first power supply potential V DD 1 (5 V) via the first resistor 18. The gate electrode of the first transistor 20 is connected to the source electrode (or drain electrode) of the second transistor 22. The drain electrode (or source electrode) of the second transistor 22 is connected to the output terminal of the operational amplifier 14. The gate electrode of the second transistor 22 is connected to the first selection signal line SL1. The operational amplifier 14 has a positive input terminal connected to the first data signal line DL 1 and a negative input terminal connected to a node between the first resistor 18 and the first transistor 20. A node between the first resistor 18 and the first transistor 20 functions as a detection circuit that detects a voltage value corresponding to the drive current of the first OLED 16, that is, a voltage drop value of the first resistor 18. Further, the input from the node between the first resistor 18 and the first transistor 20 to the negative input terminal of the operational amplifier 14 becomes a negative feedback input and functions as a feedback circuit.

演算増幅器１４は、正電源端子が第３トランジスタ２６を介して第２電源電位ＶＤＤ２に接続され、負電源端子が負電位ＶＳＳに接続される。第２電源電位ＶＤＤ２は１０Ｖであり、負電位ＶＳＳが−３Ｖである。第３トランジスタ２６は、ソース電極が第２電源電位ＶＤＤ２と接続され、ドレイン電極が演算増幅器１４の正電源端子に接続される。第３トランジスタ２６のゲート電極は、第１バイアス制御信号線ＢＬ１と接続される。第１トランジスタ２０のゲート電極は、第１抵抗１８の高圧側の一端と第１トランジスタ２０のゲート電極の間に第１保持容量２４が設けられる。第２トランジスタ２２および第１保持容量２４は、演算増幅器１４の出力端子に接続された第１サンプルホールド回路２８を形成する。 Operational amplifier 14, the positive power supply terminal is connected to the second power supply potential V DD 2 via the third transistor 26, the negative power supply terminal is connected to the negative potential V SS. The second power supply potential V DD 2 is 10V, the negative potential V SS is -3 V. The third transistor 26 has a source electrode connected to the second power supply potential V DD 2 and a drain electrode connected to the positive power supply terminal of the operational amplifier 14. The gate electrode of the third transistor 26 is connected to the first bias control signal line BL1. As for the gate electrode of the first transistor 20, a first storage capacitor 24 is provided between one end on the high voltage side of the first resistor 18 and the gate electrode of the first transistor 20. The second transistor 22 and the first holding capacitor 24 form a first sample and hold circuit 28 connected to the output terminal of the operational amplifier 14.

第１データ信号線ＤＬ１から入力され演算増幅器１４により増幅されるデータ信号は、第１選択信号線ＳＬ１から入力される選択信号により第２トランジスタ２２がオンされたときに、第１トランジスタ２０のゲート電極に設定される。第１トランジスタ２０は、ゲート電極に設定されたデータ信号に応じた強度でオンし、そのオンの度合いに応じた電流が流れて第１ＯＬＥＤ１６が発光する。第２トランジスタ２２がオフされ、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号により第３トランジスタ２６がオフされて演算増幅器１４へのバイアス電圧の供給が停止されても、データ信号の値は第１トランジスタ２０のゲート電極と第１保持容量２４の間のノードに保持される。したがって、第１トランジスタ２０はオンのままとなり、第１ＯＬＥＤ１６は発光状態が維持される。   The data signal input from the first data signal line DL1 and amplified by the operational amplifier 14 is the gate of the first transistor 20 when the second transistor 22 is turned on by the selection signal input from the first selection signal line SL1. Set to electrode. The first transistor 20 is turned on with an intensity corresponding to the data signal set to the gate electrode, and a current corresponding to the degree of ON flows, and the first OLED 16 emits light. Even if the second transistor 22 is turned off and the third transistor 26 is turned off by the bias control signal input from the first bias control signal line BL1, and the supply of the bias voltage to the operational amplifier 14 is stopped, the value of the data signal Is held at a node between the gate electrode of the first transistor 20 and the first storage capacitor 24. Accordingly, the first transistor 20 remains on, and the first OLED 16 is maintained in the light emitting state.

一方、第１抵抗１８による電圧降下の値が演算増幅器１４の負入力端子に帰還され、第１データ信号線ＤＬ１からのデータ信号との差分が演算増幅器１４により増幅される。したがって、第１抵抗１８と第１トランジスタ２０の間に第１データ信号線ＤＬ１からのデータ信号の電圧が現れ、その電圧に応じた電流によって第１ＯＬＥＤ１６が発光する。このように、第１トランジスタ２０の特性ばらつきによる影響を軽減でき、第１ＯＬＥＤ１６を所望の強度にて発光させることができるので、輝度むらの発生を抑制できる。また、第１サンプルホールド回路２８が演算増幅器１４の後段に接続されているので、第１サンプルホールド回路２８により輝度データが保持される間は演算増幅器１４をオフにでき、消費電力を低減させることができる。さらに、演算増幅器１４を第１画素１２等の各画素の内部に設けるので、演算増幅器１４への帰還回路の配線抵抗と容量を低減できるので、高速動作に有利である。   On the other hand, the value of the voltage drop due to the first resistor 18 is fed back to the negative input terminal of the operational amplifier 14, and the difference from the data signal from the first data signal line DL1 is amplified by the operational amplifier 14. Therefore, the voltage of the data signal from the first data signal line DL1 appears between the first resistor 18 and the first transistor 20, and the first OLED 16 emits light with a current corresponding to the voltage. As described above, the influence due to the characteristic variation of the first transistor 20 can be reduced, and the first OLED 16 can emit light with a desired intensity, so that the occurrence of uneven brightness can be suppressed. Further, since the first sample hold circuit 28 is connected to the subsequent stage of the operational amplifier 14, the operational amplifier 14 can be turned off while the luminance data is held by the first sample hold circuit 28, thereby reducing power consumption. Can do. Furthermore, since the operational amplifier 14 is provided inside each pixel such as the first pixel 12, the wiring resistance and capacitance of the feedback circuit to the operational amplifier 14 can be reduced, which is advantageous for high-speed operation.

なお、演算増幅器１４をオフするときに生じるノイズの影響を抑制するために、第２トランジスタ２２をオフにした後で演算増幅器１４をオフするのが望ましい。また、第１トランジスタ２０を流れる電流が減少したときに第１抵抗１８の両端に生じる電圧降下の値は第１電源電位ＶＤＤ１の値に近づく。したがって、演算増幅器１４にバイアス電圧を供給する第２電源電位ＶＤＤ２の値を、第１抵抗１８に接続する第１電源電位ＶＤＤ１より高くするのが望ましい。これにより、第１抵抗１８近辺の電圧範囲を容易に演算増幅器１４の動作範囲に合わせることができる。 In order to suppress the influence of noise generated when the operational amplifier 14 is turned off, it is desirable to turn off the operational amplifier 14 after the second transistor 22 is turned off. In addition, the value of the voltage drop that occurs across the first resistor 18 when the current flowing through the first transistor 20 decreases approaches the value of the first power supply potential V DD 1. Therefore, it is desirable that the value of the second power supply potential V DD 2 that supplies the bias voltage to the operational amplifier 14 be higher than the first power supply potential V DD 1 connected to the first resistor 18. Thereby, the voltage range in the vicinity of the first resistor 18 can be easily adjusted to the operation range of the operational amplifier 14.

第１抵抗１８の値は以下の値が望ましい。消費電力を低減させる観点から第１電源電位ＶＤＤ１を低くするためには、第１抵抗１８の抵抗値を低くして電圧降下を抑えた方がよい。しかし、第１トランジスタ２０の特性ばらつきを抑制する観点からは第１抵抗１８の抵抗値を高くした方がよい。演算増幅器１４のオフセットばらつきをＶｏｆｓ［Ｖ］、電流のばらつきの仕様をＩｍｉｓ［Ａ］以内に抑えるとすると、第１抵抗１８の抵抗値はＶｏｆｓ／Ｉｍｉｓ以上にする必要がある。Ｖｏｆｓを２０ｍＶ、電流ばらつきの仕様を電流値１００ｎＡのときに１０％以内、とするとＩｍｉｓ＝１０ｎＡとなる。この場合、第１抵抗１８の抵抗値は２０ｍ／１０ｎ＝２ＭΩ以上とするのが望ましい。 The value of the first resistor 18 is preferably as follows. In order to reduce the first power supply potential V DD 1 from the viewpoint of reducing power consumption, it is better to reduce the resistance value of the first resistor 18 to suppress the voltage drop. However, it is better to increase the resistance value of the first resistor 18 from the viewpoint of suppressing the characteristic variation of the first transistor 20. If the offset variation of the operational amplifier 14 is suppressed to V ofs [V] and the specification of the current variation is suppressed to within I mis [A], the resistance value of the first resistor 18 needs to be equal to or greater than V ofs / I mis . If V ofs is 20 mV and the current variation specification is within 10% when the current value is 100 nA, then I mis = 10 nA. In this case, the resistance value of the first resistor 18 is desirably 20 m / 10n = 2 MΩ or more.

図２は、実施例１における表示装置に含まれる画素の詳細な回路構成を示す。ただし、演算増幅器１４の内部構成以外は、図１に記載した通りなのでその説明を省略する。本図において演算増幅器１４は、第４トランジスタ３０、第５トランジスタ３２、第６トランジスタ３４、第７トランジスタ３６を有する。第４トランジスタ３０および第５トランジスタ３２はｐチャネルＭＯＳトランジスタであり、第６トランジスタ３４および第７トランジスタ３６はｎチャネルＭＯＳトランジスタである。第４トランジスタ３０のゲート電極は演算増幅器１４の正入力端子であり、第１データ信号線ＤＬ１からデータ信号が入力される。第５トランジスタ３２のゲート電極は演算増幅器１４の負入力端子であり、第１抵抗１８と第１トランジスタ２０の間のノードに接続される。第４トランジスタ３０と第５トランジスタ３２の共通するソース電極は第３トランジスタ２６を介して第２電源電位ＶＤＤ２に接続される。 FIG. 2 shows a detailed circuit configuration of a pixel included in the display device according to the first embodiment. However, since the configuration other than the internal configuration of the operational amplifier 14 is as described in FIG. In the figure, the operational amplifier 14 includes a fourth transistor 30, a fifth transistor 32, a sixth transistor 34, and a seventh transistor 36. The fourth transistor 30 and the fifth transistor 32 are p-channel MOS transistors, and the sixth transistor 34 and the seventh transistor 36 are n-channel MOS transistors. The gate electrode of the fourth transistor 30 is a positive input terminal of the operational amplifier 14, and a data signal is input from the first data signal line DL1. The gate electrode of the fifth transistor 32 is a negative input terminal of the operational amplifier 14 and is connected to a node between the first resistor 18 and the first transistor 20. A common source electrode of the fourth transistor 30 and the fifth transistor 32 is connected to the second power supply potential V DD 2 via the third transistor 26.

第４トランジスタ３０のドレイン電極は第６トランジスタ３４のドレイン電極に接続され、第５トランジスタ３２のドレイン電極は第７トランジスタ３６のドレイン電極に接続される。第６トランジスタ３４のドレイン電極とゲート電極は短絡される。第５トランジスタ３２と第７トランジスタ３６の共通するドレイン電極は演算増幅器１４の出力端子を形成し、第２トランジスタ２２のドレイン電極（またはソース電極）に接続される。第６トランジスタ３４と第７トランジスタ３６の共通するソース電極は、負電位ＶＳＳに接続される。 The drain electrode of the fourth transistor 30 is connected to the drain electrode of the sixth transistor 34, and the drain electrode of the fifth transistor 32 is connected to the drain electrode of the seventh transistor 36. The drain electrode and the gate electrode of the sixth transistor 34 are short-circuited. The common drain electrode of the fifth transistor 32 and the seventh transistor 36 forms the output terminal of the operational amplifier 14 and is connected to the drain electrode (or source electrode) of the second transistor 22. Common source electrode of the sixth transistor 34 and the seventh transistor 36 is connected to the negative potential V SS.

第４トランジスタ３０のゲート電極にデータ信号が入力されると、そのデータ信号の電圧と等しい電圧が第５トランジスタ３２のゲート電極、すなわち第１抵抗１８と第１トランジスタ２０の間のノードに現れる。また、第４トランジスタ３０と第５トランジスタ３２のサイズ比の関係と、第６トランジスタ３４と第７トランジスタ３６のサイズ比の関係に応じた電圧が演算増幅器１４の出力端子から第１トランジスタ２０のゲート電極へ出力される。   When a data signal is input to the gate electrode of the fourth transistor 30, a voltage equal to the voltage of the data signal appears at the gate electrode of the fifth transistor 32, that is, the node between the first resistor 18 and the first transistor 20. Further, a voltage corresponding to the relationship between the size ratios of the fourth transistor 30 and the fifth transistor 32 and the relationship between the size ratios of the sixth transistor 34 and the seventh transistor 36 is supplied from the output terminal of the operational amplifier 14 to the gate of the first transistor 20. Output to the electrode.

図３は、表示装置に含まれる複数の画素の配置関係を示す。表示装置１０においては、複数の画素が行列状に配置される。例えば、１行目に第１画素１２、第３画素４２等の複数の画素が水平方向に配置され、２行目に第３画素４２、第４画素４４等の複数の画素が水平方向に配置される。第１画素１２は、第１バイアス制御信号線ＢＬ１、第１選択信号線ＳＬ１、第１データ信号線ＤＬ１と接続され、第２画素４０は、第１バイアス制御信号線ＢＬ１、第１選択信号線ＳＬ１、第２データ信号線ＤＬ２と接続される。第３画素４２は、第２バイアス制御信号線ＢＬ２、第２選択信号線ＳＬ２、第１データ信号線ＤＬ１と接続され、第４画素４４は、第２バイアス制御信号線ＢＬ２、第２選択信号線ＳＬ２、第２データ信号線ＤＬ２と接続される。このように、第１バイアス制御信号線ＢＬ１、第２バイアス制御信号線ＢＬ２、第１選択信号線ＳＬ１、第２選択信号線ＳＬ２はそれぞれ水平方向に並んだ複数の画素で共用され、第１データ信号線ＤＬ１、第２データ信号線ＤＬ２はそれぞれ垂直方向に並んだ複数の画素で共用される。   FIG. 3 shows an arrangement relationship of a plurality of pixels included in the display device. In the display device 10, a plurality of pixels are arranged in a matrix. For example, a plurality of pixels such as the first pixel 12 and the third pixel 42 are arranged in the horizontal direction in the first row, and a plurality of pixels such as the third pixel 42 and the fourth pixel 44 are arranged in the horizontal direction in the second row. Is done. The first pixel 12 is connected to the first bias control signal line BL1, the first selection signal line SL1, and the first data signal line DL1, and the second pixel 40 includes the first bias control signal line BL1 and the first selection signal line. SL1 is connected to the second data signal line DL2. The third pixel 42 is connected to the second bias control signal line BL2, the second selection signal line SL2, and the first data signal line DL1, and the fourth pixel 44 is the second bias control signal line BL2 and the second selection signal line. SL2 is connected to the second data signal line DL2. In this way, the first bias control signal line BL1, the second bias control signal line BL2, the first selection signal line SL1, and the second selection signal line SL2 are shared by a plurality of pixels arranged in the horizontal direction, and the first data The signal line DL1 and the second data signal line DL2 are shared by a plurality of pixels arranged in the vertical direction.

図４は、各画素に入力される各信号の第１の例における状態変化を示すタイムチャートである。まず、第１画素１２の制御として、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号がローになり演算増幅器１４がオンされ、第１選択信号線ＳＬ１から入力される選択信号がローになり第２トランジスタ２２がオンされる。データ信号がリセット電圧になっているので、第１トランジスタ２０を流れる電流の値がリセットされ、第１ＯＬＥＤ１６が非発光状態となる。データ信号が第１画素１２へ入力すべき輝度データである第１データ電圧へ変化するにしたがって第１トランジスタ２０を流れる電流の値が上昇し、第１ＯＬＥＤ１６が発光する。その後、選択信号がハイになり第２トランジスタ２２がオフされ、バイアス制御信号がハイになり演算増幅器１４がオフされると、データ信号の電圧が第１サンプルホールド回路２８に保持されるので、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧へ変化しても第１トランジスタ２０を流れる電流の値は固定され、第１ＯＬＥＤ１６の発光が維持される。なお、第１画素１２が制御される間、第１画素１２と同じ行に配置された第２画素４０等の他の画素も同時に制御される。   FIG. 4 is a time chart showing a state change in the first example of each signal input to each pixel. First, as a control of the first pixel 12, when the data signal input from the first data signal line DL1 is in the reset voltage state, the bias control signal input from the first bias control signal line BL1 becomes low and the operational amplifier 14 Is turned on, the selection signal input from the first selection signal line SL1 becomes low, and the second transistor 22 is turned on. Since the data signal is at the reset voltage, the value of the current flowing through the first transistor 20 is reset, and the first OLED 16 enters a non-light emitting state. As the data signal changes to the first data voltage, which is the luminance data to be input to the first pixel 12, the value of the current flowing through the first transistor 20 increases and the first OLED 16 emits light. After that, when the selection signal becomes high and the second transistor 22 is turned off, and when the bias control signal becomes high and the operational amplifier 14 is turned off, the voltage of the data signal is held in the first sample and hold circuit 28. Even if the data signal input from one data signal line DL1 changes to the reset voltage, the value of the current flowing through the first transistor 20 is fixed, and the light emission of the first OLED 16 is maintained. Note that while the first pixel 12 is controlled, other pixels such as the second pixel 40 arranged in the same row as the first pixel 12 are simultaneously controlled.

続いて第３画素４２等、次の行に配置された画素の制御として、第１画素１２の制御と同様の動作を繰り返す。すなわち、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第２バイアス制御信号線ＢＬ２から入力されるバイアス制御信号がローになり、第２選択信号線ＳＬ２から入力される選択信号がローになると、第３画素４２を流れる電流の値がリセットされ、第３画素４２のＯＬＥＤが非発光状態となる。データ信号が第３画素４２へ入力すべき輝度データである第２データ電圧へ変化するにしたがって第３画素４２を流れる電流の値が上昇し、第３画素４２のＯＬＥＤが発光する。その後、選択信号がハイになり、バイアス制御信号がハイになると、データ信号の電圧が保持されるので、データ信号がリセット電圧へ変化しても第３画素４２を流れる電流の値は固定され、発光が維持される。なお、第３画素４２が制御される間、第３画素４２と同じ行に配置された第４画素４４等の他の画素も同時に制御される。以上のような制御を行ごとに繰り返すことにより、行列状に配置された全画素を制御する。   Subsequently, as the control of the pixels arranged in the next row, such as the third pixel 42, the same operation as the control of the first pixel 12 is repeated. That is, when the data signal input from the first data signal line DL1 is in the reset voltage state, the bias control signal input from the second bias control signal line BL2 goes low and is input from the second selection signal line SL2. When the selection signal becomes low, the value of the current flowing through the third pixel 42 is reset, and the OLED of the third pixel 42 enters a non-light emitting state. As the data signal changes to the second data voltage that is luminance data to be input to the third pixel 42, the value of the current flowing through the third pixel 42 increases, and the OLED of the third pixel 42 emits light. After that, when the selection signal becomes high and the bias control signal becomes high, the voltage of the data signal is held, so even if the data signal changes to the reset voltage, the value of the current flowing through the third pixel 42 is fixed, Luminescence is maintained. While the third pixel 42 is controlled, other pixels such as the fourth pixel 44 arranged in the same row as the third pixel 42 are simultaneously controlled. By repeating the above control for each row, all the pixels arranged in a matrix are controlled.

図５は、各画素に入力される各信号の第２の例における状態変化を示すタイムチャートである。第２の例においては、各行の画素に輝度データを入力する前に、１画面分の制御期間に相当するリセット期間が設けられた制御方法である。まず、第１画素１２の制御として、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号がローになり演算増幅器１４がオンされ、第１選択信号線ＳＬ１から入力される選択信号がローになり第２トランジスタ２２がオンされる。データ信号がリセット電圧になっているので、第１トランジスタ２０を流れる電流の値がリセットされ、第１ＯＬＥＤ１６が非発光状態となる。その状態で、選択信号がハイになり第２トランジスタ２２がオフされ、バイアス制御信号がハイになり演算増幅器１４がオフされると、データ信号のリセット電圧が第１サンプルホールド回路２８に保持されるので、第１ＯＬＥＤ１６の非発光状態が維持される。第１画素１２が制御される間、第１画素１２と同じ行に配置された第２画素４０等の他の画素も同時に制御される。   FIG. 5 is a time chart showing a state change in the second example of each signal input to each pixel. The second example is a control method in which a reset period corresponding to a control period for one screen is provided before luminance data is input to pixels in each row. First, as a control of the first pixel 12, when the data signal input from the first data signal line DL1 is in the reset voltage state, the bias control signal input from the first bias control signal line BL1 becomes low and the operational amplifier 14 Is turned on, the selection signal input from the first selection signal line SL1 becomes low, and the second transistor 22 is turned on. Since the data signal is at the reset voltage, the value of the current flowing through the first transistor 20 is reset, and the first OLED 16 enters a non-light emitting state. In this state, when the selection signal becomes high and the second transistor 22 is turned off, and when the bias control signal becomes high and the operational amplifier 14 is turned off, the reset voltage of the data signal is held in the first sample hold circuit 28. Therefore, the non-light emitting state of the first OLED 16 is maintained. While the first pixel 12 is controlled, other pixels such as the second pixel 40 arranged in the same row as the first pixel 12 are simultaneously controlled.

続いて第３画素４２等、次の行に配置された画素の制御として、第１画素１２の制御と同様の動作を繰り返す。すなわち、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第２バイアス制御信号線ＢＬ２から入力されるバイアス制御信号がローになり、第２選択信号線ＳＬ２から入力される選択信号がローになると、第３画素４２を流れる電流の値がリセットされ、第３画素４２のＯＬＥＤが非発光状態となる。その後、選択信号がハイになり、バイアス制御信号がハイになると、データ信号のリセット電圧が保持されるので、第３画素４２のＯＬＥＤの非発光状態が維持される。第３画素４２が制御される間、第３画素４２と同じ行に配置された第４画素４４等の他の画素も同時に制御される。   Subsequently, as the control of the pixels arranged in the next row, such as the third pixel 42, the same operation as the control of the first pixel 12 is repeated. That is, when the data signal input from the first data signal line DL1 is in the reset voltage state, the bias control signal input from the second bias control signal line BL2 goes low and is input from the second selection signal line SL2. When the selection signal becomes low, the value of the current flowing through the third pixel 42 is reset, and the OLED of the third pixel 42 enters a non-light emitting state. Thereafter, when the selection signal becomes high and the bias control signal becomes high, the reset voltage of the data signal is held, so that the non-light emitting state of the OLED of the third pixel 42 is maintained. While the third pixel 42 is controlled, other pixels such as the fourth pixel 44 arranged in the same row as the third pixel 42 are simultaneously controlled.

以上のような制御を行ごとに繰り返し、行列状に配置された全画素を制御した後、第１画素１２の制御に戻る。まず、データ信号がリセット電圧から第１データ電圧へ変化し、その状態で、バイアス制御信号がローになり演算増幅器１４がオンされ、選択信号がローになり第２トランジスタ２２がオンされると、第１トランジスタ２０に電流が流れて第１ＯＬＥＤ１６が発光する。その状態で、選択信号がハイになり第２トランジスタ２２がオフされ、バイアス制御信号がハイになり演算増幅器１４がオフされると、データ信号の電圧が第１サンプルホールド回路２８に保持されるので、第１ＯＬＥＤ１６の発光状態が維持される。第１画素１２が制御される間、第１画素１２と同じ行に配置された第２画素４０等の他の画素も同時に制御される。   The above control is repeated for each row, and after controlling all the pixels arranged in a matrix, the control returns to the first pixel 12. First, when the data signal changes from the reset voltage to the first data voltage, the bias control signal becomes low and the operational amplifier 14 is turned on, and the selection signal becomes low and the second transistor 22 is turned on. A current flows through the first transistor 20 and the first OLED 16 emits light. In this state, when the selection signal becomes high and the second transistor 22 is turned off, and when the bias control signal becomes high and the operational amplifier 14 is turned off, the voltage of the data signal is held in the first sample hold circuit 28. The light emission state of the first OLED 16 is maintained. While the first pixel 12 is controlled, other pixels such as the second pixel 40 arranged in the same row as the first pixel 12 are simultaneously controlled.

続いて第３画素４２等、次の行に配置された画素の制御として、第１画素１２の制御と同様の動作を繰り返す。すなわち、データ信号がリセット電圧から第２データ電圧へ変化し、バイアス制御信号がローになり、選択信号がローになると、第３画素４２に電流が流れてＯＬＥＤが発光する。その後、選択信号がハイになり、バイアス制御信号がハイになると、データ信号の電圧が保持されるので、第３画素４２のＯＬＥＤの発光状態が維持される。第３画素４２が制御される間、第３画素４２と同じ行に配置された第４画素４４等の他の画素も同時に制御される。   Subsequently, as the control of the pixels arranged in the next row, such as the third pixel 42, the same operation as the control of the first pixel 12 is repeated. That is, when the data signal changes from the reset voltage to the second data voltage, the bias control signal goes low, and the selection signal goes low, current flows through the third pixel 42 and the OLED emits light. Thereafter, when the selection signal becomes high and the bias control signal becomes high, the voltage of the data signal is held, so that the light emitting state of the OLED of the third pixel 42 is maintained. While the third pixel 42 is controlled, other pixels such as the fourth pixel 44 arranged in the same row as the third pixel 42 are simultaneously controlled.

以上のように、第２の例により各信号を制御する場合、各画素の発光前に十分な非発光状態が確保されるので、動画再生においてフィールド間で画像が重なって見えるといった画質低下を防止することができる。   As described above, when each signal is controlled according to the second example, a sufficient non-light-emitting state is ensured before the light emission of each pixel, so that it is possible to prevent deterioration in image quality such that images appear to overlap each other during moving image playback. can do.

（実施例２）
本実施例における表示装置は、ＯＬＥＤの電圧降下値に基づいて帰還制御する点で、抵抗の電圧降下値に基づいて帰還制御する実施例１と異なる。以下、実施例１との相違点を中心に説明し、共通する構成の説明を適宜省略する。 (Example 2)
The display device in the present embodiment is different from the first embodiment in which feedback control is performed based on the voltage drop value of the resistor in that feedback control is performed based on the voltage drop value of the OLED. Hereinafter, the description will focus on the differences from the first embodiment, and the description of the common configuration will be omitted as appropriate.

図６は、実施例２における表示装置に含まれる画素の詳細な回路構成を示す。本実施例においては、第４トランジスタ３０のゲート電極が第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードに接続され、第５トランジスタ３２のゲート電極が第１データ信号線ＤＬ１に接続される。第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードは、第１ＯＬＥＤ１６の駆動電流に応じた電圧値、すなわち第１ＯＬＥＤ１６の電圧降下の値を検出する検出回路として機能する。第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードから第４トランジスタ３０へ帰還する経路は帰還回路として機能する。なお、第１電源電位ＶＤＤ１と第１トランジスタ２０の間に電圧降下測定用の第１抵抗１８が設けられていない。他の構成は、実施例１における図２に示される構成と同様である。 FIG. 6 shows a detailed circuit configuration of a pixel included in the display device according to the second embodiment. In this embodiment, the gate electrode of the fourth transistor 30 is connected to the node between the first transistor 20 and the first OLED 16, and the gate electrode of the fifth transistor 32 is connected to the first data signal line DL1. A node between the first transistor 20 and the first OLED 16 functions as a detection circuit that detects a voltage value corresponding to the driving current of the first OLED 16, that is, a voltage drop value of the first OLED 16. A path returning from the node between the first transistor 20 and the first OLED 16 to the fourth transistor 30 functions as a feedback circuit. Note that the first resistor 18 for voltage drop measurement is not provided between the first power supply potential V DD 1 and the first transistor 20. Other configurations are the same as those shown in FIG. 2 in the first embodiment.

本実施例においては、第５トランジスタ３２に入力されたデータ信号の電位が第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードに現れる。したがって、第１トランジスタ２０の特性ばらつきによる影響を軽減でき、第１ＯＬＥＤ１６を所望の強度にて発光させることができるので、輝度むらの発生を抑制できる。また、第１サンプルホールド回路２８が演算増幅器１４の後段に接続されているので、第１サンプルホールド回路２８により輝度データが保持される間は演算増幅器１４をオフにでき、消費電力を低減させることができる。さらに、演算増幅器１４を第１画素１２等の各画素の内部に設けるので、演算増幅器１４への帰還回路の配線抵抗と容量を低減できるので、高速動作に有利である。   In the present embodiment, the potential of the data signal input to the fifth transistor 32 appears at a node between the first transistor 20 and the first OLED 16. Therefore, the influence due to the characteristic variation of the first transistor 20 can be reduced, and the first OLED 16 can emit light with a desired intensity, so that the occurrence of uneven brightness can be suppressed. Further, since the first sample hold circuit 28 is connected to the subsequent stage of the operational amplifier 14, the operational amplifier 14 can be turned off while the luminance data is held by the first sample hold circuit 28, thereby reducing power consumption. Can do. Furthermore, since the operational amplifier 14 is provided inside each pixel such as the first pixel 12, the wiring resistance and capacitance of the feedback circuit to the operational amplifier 14 can be reduced, which is advantageous for high-speed operation.

（実施例３）
本実施例においては、演算増幅器を複数の画素で共用する点で、各画素に１つずつ演算増幅器を設けた実施例１および２と異なる。以下、実施例１または２との相違点を中心に説明し、共通する構成の説明を適宜省略する。 (Example 3)
The present embodiment is different from Embodiments 1 and 2 in which an operational amplifier is shared by a plurality of pixels, and one operational amplifier is provided for each pixel. Hereinafter, the description will focus on differences from the first or second embodiment, and a description of common configurations will be omitted as appropriate.

図７は、実施例３において複数の画素が演算増幅器を共用する構成を示す。本実施例においては、演算増幅器１４の負入力端子に、第１画素１２の第１抵抗１８における電圧降下値と、第３画素４２の第２抵抗５４における電圧降下値が帰還入力される。   FIG. 7 shows a configuration in which a plurality of pixels share an operational amplifier in the third embodiment. In this embodiment, the voltage drop value at the first resistor 18 of the first pixel 12 and the voltage drop value at the second resistor 54 of the third pixel 42 are fed back to the negative input terminal of the operational amplifier 14.

本実施例における第１画素１２の構成は、実施例１の図１に示される第１画素１２の構成とほぼ同様である。ただし、演算増幅器１４の負入力端子は、第１画素１２の第１抵抗１８と第１トランジスタ２０の間のノードに第８トランジスタ４８を介して接続される。第８トランジスタ４８のゲート電極は第１選択信号線ＳＬ１に接続されるので、選択信号にしたがって第２トランジスタ２２とともにオンオフ制御される。   The configuration of the first pixel 12 in the present embodiment is substantially the same as the configuration of the first pixel 12 shown in FIG. However, the negative input terminal of the operational amplifier 14 is connected to a node between the first resistor 18 and the first transistor 20 of the first pixel 12 via the eighth transistor 48. Since the gate electrode of the eighth transistor 48 is connected to the first selection signal line SL1, on / off control is performed together with the second transistor 22 in accordance with the selection signal.

第３画素４２は、第１画素１２の構成を垂直方向へ対称的に配置させた構成である。第２ＯＬＥＤ５０の陰極は接地され、陽極は第９トランジスタ５２のドレイン電極に接続される。第９トランジスタ５２のソース電極は、第２抵抗５４を介して第３電源電位ＶＤＤ３に接続される。第９トランジスタ５２のゲート電極は第１０トランジスタ５６のソース電極（またはドレイン電極）と接続される。第２抵抗５４と第３電源電位ＶＤＤ３の間のノードと、第９トランジスタ５２のゲート電極の間には第２保持容量５８が設けられる。第１０トランジスタ５６のドレイン電極（またはソース電極）は、演算増幅器１４の出力端子に接続される。演算増幅器１４は第１画素１２との共用であり、演算増幅器１４の負入力端子は第２抵抗５４と第９トランジスタ５２の間のノードに第１１トランジスタ６２を介して接続される。第１１トランジスタ６２のゲート電極は第２選択信号線ＳＬ２に接続されるので、選択信号にしたがって第１０トランジスタ５６とともにオンオフ制御される。第１０トランジスタ５６と第２保持容量５８は第２サンプルホールド回路６０を構成する。 The third pixel 42 has a configuration in which the configuration of the first pixel 12 is symmetrically arranged in the vertical direction. The cathode of the second OLED 50 is grounded, and the anode is connected to the drain electrode of the ninth transistor 52. The source electrode of the ninth transistor 52 is connected to the third power supply potential V DD 3 through the second resistor 54. The gate electrode of the ninth transistor 52 is connected to the source electrode (or drain electrode) of the tenth transistor 56. A second storage capacitor 58 is provided between the node between the second resistor 54 and the third power supply potential V DD 3 and the gate electrode of the ninth transistor 52. The drain electrode (or source electrode) of the tenth transistor 56 is connected to the output terminal of the operational amplifier 14. The operational amplifier 14 is shared with the first pixel 12, and the negative input terminal of the operational amplifier 14 is connected to the node between the second resistor 54 and the ninth transistor 52 via the eleventh transistor 62. Since the gate electrode of the eleventh transistor 62 is connected to the second selection signal line SL2, on / off control is performed together with the tenth transistor 56 in accordance with the selection signal. The tenth transistor 56 and the second holding capacitor 58 constitute a second sample and hold circuit 60.

第８トランジスタ４８および第１１トランジスタ６２は、それぞれ第１画素１２の帰還回路または第３画素４２の帰還回路を遮断するスイッチング素子として機能する。   The eighth transistor 48 and the eleventh transistor 62 function as switching elements that block the feedback circuit of the first pixel 12 or the feedback circuit of the third pixel 42, respectively.

以上の構成において、第１画素１２を制御するときには、第１選択信号線ＳＬ１から入力される選択信号により第２トランジスタ２２および第８トランジスタ４８がオンされると、第１データ信号線ＤＬ１から入力されるデータ信号が演算増幅器１４により増幅され第２トランジスタ２２を介して第１トランジスタ２０のゲート電極へ設定される。また、その電圧が第８トランジスタ４８を介して第１抵抗１８と第１トランジスタ２０の間のノードに現れるので、第１トランジスタ２０の特性のばらつきに左右されずにデータ信号に応じた強度にて第１ＯＬＥＤ１６が発光する。   In the above configuration, when the first pixel 12 is controlled, when the second transistor 22 and the eighth transistor 48 are turned on by the selection signal input from the first selection signal line SL1, the input from the first data signal line DL1 is performed. The data signal is amplified by the operational amplifier 14 and set to the gate electrode of the first transistor 20 via the second transistor 22. Further, since the voltage appears at the node between the first resistor 18 and the first transistor 20 via the eighth transistor 48, the intensity according to the data signal is not affected by the variation in the characteristics of the first transistor 20. The first OLED 16 emits light.

同様に、第３画素４２を制御するときは、第２選択信号線ＳＬ２から入力される選択信号により第１０トランジスタ５６および第１１トランジスタ６２がオンされると、第１データ信号線ＤＬ１から入力されるデータ信号が演算増幅器１４により増幅され第１０トランジスタ５６を介して第９トランジスタ５２のゲート電極に設定される。また、その電圧が第１１トランジスタ６２を介して第２抵抗５４と第９トランジスタ５２の間のノードに現れるので、第９トランジスタ５２の特性のばらつきに左右されずにデータ信号に応じた強度にて第２ＯＬＥＤ５０が発光する。   Similarly, when the third pixel 42 is controlled, when the tenth transistor 56 and the eleventh transistor 62 are turned on by the selection signal input from the second selection signal line SL2, the third pixel 42 is input from the first data signal line DL1. The data signal is amplified by the operational amplifier 14 and set to the gate electrode of the ninth transistor 52 through the tenth transistor 56. In addition, since the voltage appears at a node between the second resistor 54 and the ninth transistor 52 via the eleventh transistor 62, it has an intensity corresponding to the data signal without being affected by variations in the characteristics of the ninth transistor 52. The second OLED 50 emits light.

以上のように、演算増幅器１４を第１画素１２と第３画素４２で共用することにより、全体として演算増幅器の個数を削減して各画素の開口率を高めることができる。また、共用する演算増幅器１４を第１画素１２と第３画素４２の中間位置に設けることにより、演算増幅器１４に接続する配線長を削減するのが望ましい。   As described above, by sharing the operational amplifier 14 between the first pixel 12 and the third pixel 42, the number of operational amplifiers as a whole can be reduced and the aperture ratio of each pixel can be increased. Further, it is desirable to reduce the wiring length connected to the operational amplifier 14 by providing the shared operational amplifier 14 at an intermediate position between the first pixel 12 and the third pixel 42.

図８は、実施例３における各画素に入力される各信号の状態変化を示すタイムチャートである。まず、第１画素１２の制御として、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧から第１データ電圧に変化し、さらにリセット電圧に戻る間の各信号制御の過程は、実施例１における図５の動作と同様である。その後、データ信号がリセット電圧の状態のまま、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号がローになり演算増幅器１４がオンされ、第２選択信号線ＳＬ２がローになり第１０トランジスタ５６および第１１トランジスタ６２がオンされると、第３画素４２に流れる電流がリセットされ、第２ＯＬＥＤ５０が非発光状態となる。データ信号が第２データ電圧へ変化するにしたがって、第３画素４２に流れる電流の値が上昇し、第２ＯＬＥＤ５０が発光する。このような制御により、演算増幅器１４への帰還元を第８トランジスタ４８と第１１トランジスタ６２により第１画素１２と第３画素４２で切り替えて共用し、第１ＯＬＥＤ１６と第２ＯＬＥＤ５０を発光させる。   FIG. 8 is a time chart illustrating a state change of each signal input to each pixel in the third embodiment. First, as the control of the first pixel 12, the process of each signal control while the data signal input from the first data signal line DL1 changes from the reset voltage to the first data voltage and returns to the reset voltage is described in the embodiment. 1 is the same as the operation of FIG. Thereafter, while the data signal remains in the reset voltage state, the bias control signal input from the first bias control signal line BL1 goes low, the operational amplifier 14 is turned on, the second selection signal line SL2 goes low, and the tenth transistor. When 56 and the eleventh transistor 62 are turned on, the current flowing through the third pixel 42 is reset, and the second OLED 50 enters a non-light emitting state. As the data signal changes to the second data voltage, the value of the current flowing through the third pixel 42 increases and the second OLED 50 emits light. By such control, the feedback source to the operational amplifier 14 is switched between the first pixel 12 and the third pixel 42 by the eighth transistor 48 and the eleventh transistor 62, and the first OLED 16 and the second OLED 50 are caused to emit light.

なお、図７では１つの演算増幅器１４を２つの画素で共用する例を示したが、演算増幅器１４を３つ以上の画素で共用してもよい。その場合は、さらに演算増幅器のためのスペースを削減して開口率を高めることができる。   Although FIG. 7 shows an example in which one operational amplifier 14 is shared by two pixels, the operational amplifier 14 may be shared by three or more pixels. In that case, the space for the operational amplifier can be further reduced to increase the aperture ratio.

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。   The present invention has been described based on the embodiments. This embodiment is an exemplification, and it is understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and such modifications are also within the scope of the present invention. . Hereinafter, modifications will be described.

実施例３の構成において、各信号の制御を実施例１の図５と同様の方式で制御した。変形例においては、実施例３の構成にて実施例１の図６と同様の方式で各信号を制御してもよい。すなわち、１画面分を制御する期間にわたって全画素を非発光状態にした後で、各画素に順次データ信号を入力してそれぞれを発光させることにより、動画再生におけるフィールド間で画像が重なって見えるといった画質低下を防止することができる。   In the configuration of the third embodiment, each signal was controlled in the same manner as in FIG. 5 of the first embodiment. In the modification, each signal may be controlled in the configuration of the third embodiment in the same manner as in FIG. 6 of the first embodiment. In other words, after all the pixels are set to the non-light emitting state over the period for controlling one screen, the data signals are sequentially input to the respective pixels to emit the light so that the images appear to overlap between the fields in the moving image reproduction. Image quality deterioration can be prevented.

実施例３においては、各画素に設けた抵抗における電圧降下値を演算増幅器１４に帰還させる構成を説明した。変形例においては、実施例３のように演算増幅器１４を複数の画素で共用しつつ、各画素のＯＬＥＤにおける電圧降下値を演算増幅器１４に帰還させる構成としてもよい。この場合もまた、駆動素子の特性ばらつきに左右されずに輝度データに応じた強度でＯＬＥＤを発光させることができる。   In the third embodiment, the configuration in which the voltage drop value in the resistor provided in each pixel is fed back to the operational amplifier 14 has been described. In the modification, the operational amplifier 14 may be shared by a plurality of pixels as in the third embodiment, and the voltage drop value in the OLED of each pixel may be fed back to the operational amplifier 14. Also in this case, the OLED can emit light with an intensity according to the luminance data without being influenced by the characteristic variation of the driving element.

各実施例においては、駆動回路やスイッチング素子として用いるトランジスタに関してｐチャネルＭＯＳトランジスタとｎチャネルトランジスタを例示した。変形例においては、他のトランジスタを用いてもよい。例えば、駆動回路としてｎチャネルＭＯＳトランジスタを用いし、サンプルホールド回路内のトランジスタとしてｎチャネルＭＯＳトランジスタを用いてもよい。   In each embodiment, a p-channel MOS transistor and an n-channel transistor are exemplified as transistors used as a drive circuit and a switching element. In the modification, other transistors may be used. For example, an n-channel MOS transistor may be used as the driving circuit, and an n-channel MOS transistor may be used as the transistor in the sample and hold circuit.

実施例１における表示装置に含まれる画素の基本構成を示す図である。3 is a diagram illustrating a basic configuration of a pixel included in a display device in Example 1. FIG. 実施例１における表示装置に含まれる画素の詳細な回路構成を示す図である。3 is a diagram illustrating a detailed circuit configuration of a pixel included in the display device in Example 1. FIG. 表示装置に含まれる複数の画素の配置関係を示す図である。It is a figure which shows the arrangement | positioning relationship of the some pixel contained in a display apparatus. 各画素に入力される各信号の第１の例における状態変化を示すタイムチャートである。It is a time chart which shows the state change in the 1st example of each signal inputted into each pixel. 各画素に入力される各信号の第２の例における状態変化を示すタイムチャートである。It is a time chart which shows the state change in the 2nd example of each signal inputted into each pixel. 実施例２における表示装置に含まれる画素の詳細な回路構成を示す図である。6 is a diagram illustrating a detailed circuit configuration of a pixel included in a display device in Example 2. FIG. 実施例３において複数の画素が演算増幅器を共用する構成を示す図である。FIG. 10 is a diagram illustrating a configuration in which a plurality of pixels share an operational amplifier in Example 3. 実施例３における各画素に入力される各信号の状態変化を示すタイムチャートである。12 is a time chart illustrating a state change of each signal input to each pixel in Example 3.

符号の説明Explanation of symbols

１０ 表示装置、 １２ 第１画素、 １４ 第１演算増幅器、 １６ 第１ＯＬＥＤ、 １８ 第１抵抗、 ２０ 第１トランジスタ、 ２２ 第２トランジスタ、 ２４ 第１保持容量、 ２６ 第３トランジスタ、 ２８ 第１サンプルホールド回路。
DESCRIPTION OF SYMBOLS 10 Display apparatus, 12 1st pixel, 14 1st operational amplifier, 16 1st OLED, 18 1st resistance, 20 1st transistor, 22 2nd transistor, 24 1st holding capacity, 26 3rd transistor, 28 1st sample hold circuit.

Claims (3)

行列状に配置された複数の画素を備え、
前記複数の画素のそれぞれは、
電流駆動型の光学素子と、
前記光学素子を駆動する駆動回路と、
前記駆動回路を制御するためのデータ信号が入力される演算増幅器と、
前記演算増幅器の出力を保持するサンプルホールド回路と、
前記光学素子の駆動電流に応じた電圧値を検出する検出回路と、
前記検出された電圧値を前記演算増幅器の入力へ帰還させる帰還回路と、
を含むことを特徴とする表示装置。 A plurality of pixels arranged in a matrix,
Each of the plurality of pixels is
A current-driven optical element;
A drive circuit for driving the optical element;
An operational amplifier to which a data signal for controlling the drive circuit is input;
A sample hold circuit for holding the output of the operational amplifier;
A detection circuit for detecting a voltage value corresponding to the drive current of the optical element;
A feedback circuit for feeding back the detected voltage value to the input of the operational amplifier;
A display device comprising: 前記演算増幅器は、前記サンプルホールド回路によって前記演算増幅器の出力が保持される間、消費電力が減少するよう制御されることを特徴とする請求項１に記載の表示装置。   The display device according to claim 1, wherein the operational amplifier is controlled to reduce power consumption while the output of the operational amplifier is held by the sample and hold circuit. 前記演算増幅器は、前記複数の画素のうち少なくとも２以上の画素によって共用され、
前記帰還回路には、前記帰還を遮断するスイッチング素子が設けられることを特徴とする請求項１または２に記載の表示装置。
The operational amplifier is shared by at least two or more of the plurality of pixels;
The display device according to claim 1, wherein the feedback circuit includes a switching element that blocks the feedback.
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