JP2005260128A - 半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージ - Google Patents
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Abstract
【課題】 半導体素子の占有面積を増加させることなく放熱特性を向上させることができ、さらには、半導体素子の向きを判別することができ、さらに加えて素子固有の情報を持たせることができる半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージ(WLCSP)を提供する。
【解決手段】 本発明のWLCSPは、シリコン基板1の実装面1aとは反対側の裏面1bに溝3を複数本、互いに平行に形成したことを特徴とする。
【選択図】 図1
【解決手段】 本発明のWLCSPは、シリコン基板1の実装面1aとは反対側の裏面1bに溝3を複数本、互いに平行に形成したことを特徴とする。
【選択図】 図1
Description
本発明は、半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージ(WLCSP)に関し、特に、半導体素子の占有面積を拡大することなく放熱効果を向上させることが可能な技術に関するものである。
近年、IC、LSI等の半導体装置の高速化、高集積化に伴い、半導体装置からの発熱を効率よく放出するために様々な構造のものが提案され、実用に供されている。
一方、ノート型パーソナルコンピュータ、デジタル式カメラ付き携帯用電話機等におけるように、電子機器の小型化、薄厚化、軽量化の進歩はめざましく、従来のデュアルインタイプの半導体素子に替わってチップサイズの半導体素子が用いられてきている。
一方、ノート型パーソナルコンピュータ、デジタル式カメラ付き携帯用電話機等におけるように、電子機器の小型化、薄厚化、軽量化の進歩はめざましく、従来のデュアルインタイプの半導体素子に替わってチップサイズの半導体素子が用いられてきている。
チップサイズの半導体素子としては、例えば、半導体素子が金属バンプを介してキャリア用基板に接続され、このキャリア用基板の下面にプリント配線基板上に実装するための金属バンプが形成されたチップサイズパッケージ(CSP)があり、最近では、電子回路が形成された半導体基板の実装面に外部接続用の金属パッドが形成されたウエハレベル・チップサイズ・パッケージ(WLCSP)も提案されている。
例えば、従来のCSPでは、半導体素子の放熱性を高めるために、実装面とは反対側の平坦面に貼り付けた熱伝導性シートに金属放熱体を接触させ、この金属放熱体に形成された複数の溝それぞれに金属放熱板を挿入し、この金属放熱板により半導体素子から発生する熱を放熱した構造(例えば、特許文献1参照)、このCSPの実装面とは反対側の平坦面に表面が高低差を有する凹凸面とされた凹凸皮膜が形成され、この凹凸皮膜により半導体素子から発生する熱を放熱した構造(例えば、特許文献2参照)等が提案されている。
特開平10−321775号公報
特開平11−67998号公報
ところで、従来の金属放熱板を用いた構造では、CSPの実装面とは反対側の平坦面に金属放熱体を設けたものであるから、この平坦面の表面積が限られてしまい、放熱効果が限定的なものとなるという問題点があった。
また、凹凸皮膜を形成した構造では、表面を凹凸面としたために表面積が若干増加し、放熱効果も増加するものの、表面積が限られてしまい、放熱効果が限定的なものとなるという問題点は相変わらず残る。
さらに、従来のWLCSPの場合には、表面の面積が非常に狭いために、その表面にマーキングスペースを取る余裕がなく、素子の向き等を判別することができないという問題点もあった。
また、凹凸皮膜を形成した構造では、表面を凹凸面としたために表面積が若干増加し、放熱効果も増加するものの、表面積が限られてしまい、放熱効果が限定的なものとなるという問題点は相変わらず残る。
さらに、従来のWLCSPの場合には、表面の面積が非常に狭いために、その表面にマーキングスペースを取る余裕がなく、素子の向き等を判別することができないという問題点もあった。
本発明は、上記の事情に鑑みてなされたものであって、半導体素子の占有面積を増加させることなく放熱特性を向上させることができ、さらには、半導体素子の向きを判別することができ、さらに加えて素子固有の情報を持たせることができる半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージを提供することを目的とする。
上記課題を解決するために、本発明は次の様な半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージを提供した。
すなわち、本発明の半導体素子は、電子回路が形成された半導体基板の実装面とは反対側の主面に、放熱用の溝または凹部を形成してなることを特徴とする。
この半導体素子では、電子回路が形成された半導体基板の実装面とは反対側の主面に、放熱用の溝または凹部を形成したことにより、この溝または凹部が形成された分、主面の表面積が拡大し、前記電子回路から発生する熱を放熱するための表面積が増加する。その結果、半導体基板の占有面積を増加させることなく放熱特性が向上する。
すなわち、本発明の半導体素子は、電子回路が形成された半導体基板の実装面とは反対側の主面に、放熱用の溝または凹部を形成してなることを特徴とする。
この半導体素子では、電子回路が形成された半導体基板の実装面とは反対側の主面に、放熱用の溝または凹部を形成したことにより、この溝または凹部が形成された分、主面の表面積が拡大し、前記電子回路から発生する熱を放熱するための表面積が増加する。その結果、半導体基板の占有面積を増加させることなく放熱特性が向上する。
前記主面上に、前記半導体基板より熱伝導率の高い高熱伝導物質を介して放熱部材を設けてもよい。
この様な構成とすることにより、前記電子回路から発生する熱が容易に放熱され、放熱特性がさらに向上する。
この様な構成とすることにより、前記電子回路から発生する熱が容易に放熱され、放熱特性がさらに向上する。
前記溝を複数本とし、これらの溝を前記主面上の一方向に沿って互いに平行に形成してなることが好ましい。
前記複数本の溝のうち、配列方向の両端の溝それぞれの前記半導体基板の端からの距離は、互いに異なることが好ましい。
この様な構成とすることにより、放熱特性が向上することに加えて、これらの溝全体の形状により、主面の方向性を示すことが可能になる。
前記複数本の溝のうち、配列方向の両端の溝それぞれの前記半導体基板の端からの距離は、互いに異なることが好ましい。
この様な構成とすることにより、放熱特性が向上することに加えて、これらの溝全体の形状により、主面の方向性を示すことが可能になる。
前記複数本の溝のうち、配列方向の両端の溝の幅を互いに異なることとしてもよい。
この様な構成によっても、放熱特性が向上することに加えて、これらの溝全体の形状により、主面の方向性を示すことが可能になる。
この様な構成によっても、放熱特性が向上することに加えて、これらの溝全体の形状により、主面の方向性を示すことが可能になる。
前記複数本の溝それぞれの幅、隣り合う溝との間隔、のいずれか一方または双方を変化させることにより、これらの溝に識別情報を付与したこととしてもよい。
この様な構成とすることにより、放熱特性の向上及び主面の方向性に加えて、これらの溝全体の形状に付与される識別情報を半導体レーザ等の発光素子を用いて容易に読み出すことが可能になる。これにより、半導体素子の識別や管理が容易になる。
この様な構成とすることにより、放熱特性の向上及び主面の方向性に加えて、これらの溝全体の形状に付与される識別情報を半導体レーザ等の発光素子を用いて容易に読み出すことが可能になる。これにより、半導体素子の識別や管理が容易になる。
前記凹部を複数個とし、これらの凹部を前記主面上に規則的にまたは無秩序に形成してなることが好ましい。
前記主面上に、前記凹部が形成されない領域を設けてもよい。
この様な構成とすることにより、放熱特性が向上することに加えて、この凹部が形成されない領域により、主面の方向性を示すことが可能になる。
前記主面上に、前記凹部が形成されない領域を設けてもよい。
この様な構成とすることにより、放熱特性が向上することに加えて、この凹部が形成されない領域により、主面の方向性を示すことが可能になる。
前記複数個の凹部のうち、少なくとも1つの凹部をその形状または大きさが他の凹部と異なることとしてもよい。
この様な構成によっても、放熱特性が向上することに加えて、形状または大きさが他の凹部と異なる凹部により、主面の方向性を示すことが可能になる。
この様な構成によっても、放熱特性が向上することに加えて、形状または大きさが他の凹部と異なる凹部により、主面の方向性を示すことが可能になる。
前記複数個の凹部の開口の幅、隣り合う凹部との間隔、のいずれか一方または双方を変化させることにより、これらの凹部に識別情報を付与したこととしてもよい。
この様な構成とすることにより、放熱特性の向上及び主面の方向性に加えて、凹部の開口の幅、隣り合う凹部との間隔を変化させることにより、これらの凹部全体の形状に付与される識別情報を半導体レーザ等の発光素子を用いて容易に読み出すことが可能になる。これにより、半導体素子の識別や管理が容易になる。
この様な構成とすることにより、放熱特性の向上及び主面の方向性に加えて、凹部の開口の幅、隣り合う凹部との間隔を変化させることにより、これらの凹部全体の形状に付与される識別情報を半導体レーザ等の発光素子を用いて容易に読み出すことが可能になる。これにより、半導体素子の識別や管理が容易になる。
本発明のウエハレベル・チップサイズ・パッケージは、本発明の半導体素子を備えてなることを特徴とする。
このウエハレベル・チップサイズ・パッケージでは、本発明の半導体素子を備えたことにより、放熱特性が向上し、さらに、主面の方向性を示すことが可能になり、さらに加えて、識別情報を付与することで半導体素子の識別や管理が容易になる。
このウエハレベル・チップサイズ・パッケージでは、本発明の半導体素子を備えたことにより、放熱特性が向上し、さらに、主面の方向性を示すことが可能になり、さらに加えて、識別情報を付与することで半導体素子の識別や管理が容易になる。
本発明の半導体素子によれば、電子回路が形成された半導体基板の実装面とは反対側の主面に、放熱用の溝または凹部を形成したので、半導体基板の占有面積を増加させることなく、その主面の表面積を拡大させることができ、その結果、放熱特性を向上させることができる。
前記主面上に、前記半導体基板より熱伝導率の高い高熱伝導物質を介して放熱部材を設ければ、前記電子回路から発生する熱を容易に放熱させることができ、放熱特性をさらに向上させることができる。
複数本の溝のうち、配列方向の両端の溝それぞれの前記半導体基板の端からの距離を互いに異なることとするか、あるいは、配列方向の両端の溝の幅を互いに異なることとすれば、放熱特性を向上させ得ることに加えて、これらの溝全体の形状により、主面の方向性を示すことができる。
前記複数本の溝それぞれの幅、隣り合う溝との間隔、のいずれか一方または双方を変化させれば、放熱特性の向上及び主面の方向性に加えて、これらの溝全体の形状に付与される識別情報を半導体レーザ等の発光素子を用いて容易に読み出すことができ、したがって、半導体素子の識別や管理を容易に行うことができる。
前記主面上に複数の凹部を規則的にまたは無秩序に形成し、かつ、この主面上に前記凹部が形成されない領域を設けるとするか、あるいは、少なくとも1つの凹部をその形状または大きさが他の凹部と異なることとすれば、放熱特性を向上させ得ることに加えて、この凹部が形成されない領域により、主面の方向性を示すことができる。
前記主面上に複数の凹部を規則的にまたは無秩序に形成し、かつ、この主面上に前記凹部が形成されない領域を設けるとするか、あるいは、少なくとも1つの凹部をその形状または大きさが他の凹部と異なることとすれば、放熱特性を向上させ得ることに加えて、この凹部が形成されない領域により、主面の方向性を示すことができる。
前記複数個の凹部の開口の幅、隣り合う凹部との間隔、のいずれか一方または双方を変化させれば、放熱特性の向上及び主面の方向性に加えて、これらの凹部全体の形状に付与される識別情報を半導体レーザ等の発光素子を用いて容易に読み出すことができ、したがって、半導体素子の識別や管理を容易に行うことができる。
本発明のウエハレベル・チップサイズ・パッケージによれば、本発明の半導体素子を備えたので、半導体基板の専有面積を増加させることなく、その放熱特性を向上させることができ、さらに、主面の方向性を示すことができ、さらに加えて、識別情報を付与することで半導体素子の識別や管理を容易に行うことができる。
本発明の半導体素子及びそれを備えたウエハレベル・チップサイズ・パッケージの各実施の形態について図面に基づき説明する。
「第1の実施形態」
図1は本発明の第1の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す斜視図、図2は同正面図、図3は同側面図であり、図において、符号1は集積回路(電子回路:図示略)等が形成された平面視矩形状のシリコン基板(半導体基板)、2はシリコン基板1の実装面1aの周縁部に沿って矩形状に配置された縦断面が半楕円形状の外部接続用の金属パッド、3は実装面1aとは反対側の裏面(主面)1bに互いに平行に形成された断面矩形状の溝である。
「第1の実施形態」
図1は本発明の第1の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す斜視図、図2は同正面図、図3は同側面図であり、図において、符号1は集積回路(電子回路:図示略)等が形成された平面視矩形状のシリコン基板(半導体基板)、2はシリコン基板1の実装面1aの周縁部に沿って矩形状に配置された縦断面が半楕円形状の外部接続用の金属パッド、3は実装面1aとは反対側の裏面(主面)1bに互いに平行に形成された断面矩形状の溝である。
ここで、溝3の深さdは、深ければ深い程、裏面1bの表面積を増大させることができるが、深すぎた場合、シリコン基板1の強度が低下するので、シリコン基板1の厚みtの20%〜50%程度が好ましい。
例えば、シリコン基板1の大きさを5mm角、その厚みtを500μmとしたとき、溝3の深さdは100〜250μm、好ましくは150±30μmとなる。また、幅wは200〜500μm、好ましくは250±25μm、溝3の間隔sは200〜500μm程、好ましくは250±25μmである。
例えば、溝3が5〜10本程度となるように形成することができる。
例えば、シリコン基板1の大きさを5mm角、その厚みtを500μmとしたとき、溝3の深さdは100〜250μm、好ましくは150±30μmとなる。また、幅wは200〜500μm、好ましくは250±25μm、溝3の間隔sは200〜500μm程、好ましくは250±25μmである。
例えば、溝3が5〜10本程度となるように形成することができる。
このWLCSPを作製するには、まず、シリコン基板1の実装面1aに集積回路、必要に応じて各種センサ等の素子を、この実装面1aの周縁部に金属パッド2を形成するためのバンプ(図示略)を、それぞれ形成し、これらの上にバンプを除きパッシベーション膜を形成してこれらの回路や素子を保護する。
次いで、シリコン基板1の裏面1bに、グラインダ等の切削装置を用いて溝3を形成する。
この様にして、本実施形態のWLCSPを作製することができる。
次いで、シリコン基板1の裏面1bに、グラインダ等の切削装置を用いて溝3を形成する。
この様にして、本実施形態のWLCSPを作製することができる。
本実施形態のWLCSPによれば、シリコン基板1の実装面1aとは反対側の裏面1bに溝3を複数本、互いに平行に形成したので、シリコン基板1の占有面積を増加させることなしに裏面1bの表面積を拡大させることができ、その結果、WLCSPの放熱特性を向上させることができる。
本実施形態のWLCSPの製造方法によれば、シリコン基板1の裏面1bに、グラインダ等の切削装置を用いて溝3を形成するので、簡単な装置のみでしかも安価に溝3を形成することができ、製造コストを増大させる虞もない。
「第2の実施形態」
図4は本発明の第2の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、溝3をグラインダ等の切削装置を用いて形成したために、溝3の断面が矩形状となったのに対し、本実施形態のWLCSPでは、シリコン基板1の結晶面に沿って異方性エッチングを施したために、裏面1bに形成された溝11の断面が三角形状となっている点である。
図4は本発明の第2の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、溝3をグラインダ等の切削装置を用いて形成したために、溝3の断面が矩形状となったのに対し、本実施形態のWLCSPでは、シリコン基板1の結晶面に沿って異方性エッチングを施したために、裏面1bに形成された溝11の断面が三角形状となっている点である。
この溝11の断面が三角形状であることから、第1の実施形態の溝3と同等の放熱特性を有するためには、溝11の幅w及び深さdを調整する必要がある。
幅w及び深さdは、異方性エッチングの際のエッチング液の組成及びエッチング条件を変えることにより、調整することができる。
例えば、シリコン基板1の実装面1aとは反対側の裏面1bに二酸化ケイ素層を一部形成し、この二酸化ケイ素層で覆われていないシリコン基板1の一部を、水酸化カリウム水溶液を用いて90℃にてエッチングすることができる。
本実施形態のWLCSPにおいても、第1の実施形態のWLCSPと同等の効果を奏することができる。
幅w及び深さdは、異方性エッチングの際のエッチング液の組成及びエッチング条件を変えることにより、調整することができる。
例えば、シリコン基板1の実装面1aとは反対側の裏面1bに二酸化ケイ素層を一部形成し、この二酸化ケイ素層で覆われていないシリコン基板1の一部を、水酸化カリウム水溶液を用いて90℃にてエッチングすることができる。
本実施形態のWLCSPにおいても、第1の実施形態のWLCSPと同等の効果を奏することができる。
「第3の実施形態」
図5は本発明の第3の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、配列方向の両端の溝3、3それぞれのシリコン基板1の端からの距離が等しいのに対し、本実施形態のWLCSPでは、配列方向の一方の端の溝3のシリコン基板1の端からの距離D1と、他方の端の溝3のシリコン基板1の端からの距離D2が異なる点である。
図5は本発明の第3の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、配列方向の両端の溝3、3それぞれのシリコン基板1の端からの距離が等しいのに対し、本実施形態のWLCSPでは、配列方向の一方の端の溝3のシリコン基板1の端からの距離D1と、他方の端の溝3のシリコン基板1の端からの距離D2が異なる点である。
本実施形態のWLCSPにおいても、第1の実施形態のWLCSPと同等の効果を奏することができる。
しかも、一方の溝3のシリコン基板1の端からの距離D1と、他方の溝3のシリコン基板1の端からの距離D2が互いに異なるので、これらの距離D1、D2の違いを半導体レーザ等を用いて検知することにより、裏面1bの方向を検知することができる。
しかも、一方の溝3のシリコン基板1の端からの距離D1と、他方の溝3のシリコン基板1の端からの距離D2が互いに異なるので、これらの距離D1、D2の違いを半導体レーザ等を用いて検知することにより、裏面1bの方向を検知することができる。
「第4の実施形態」
図6は本発明の第4の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、溝3、3、…の幅wが全て同一であったのに対し、本実施形態のWLCSPでは、配列方向の一方の端の溝21の幅w2が他の溝3、3、…の幅wと異なる点である。
図6は本発明の第4の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、溝3、3、…の幅wが全て同一であったのに対し、本実施形態のWLCSPでは、配列方向の一方の端の溝21の幅w2が他の溝3、3、…の幅wと異なる点である。
本実施形態のWLCSPにおいても、第1の実施形態のWLCSPと同等の効果を奏することができる。
しかも、一方の端の溝21の幅w2が他の溝3、3、…の幅wと異なるので、これらの幅w、w2の違いを半導体レーザ等を用いて検知することにより、裏面1bの方向を検知することができる。
しかも、一方の端の溝21の幅w2が他の溝3、3、…の幅wと異なるので、これらの幅w、w2の違いを半導体レーザ等を用いて検知することにより、裏面1bの方向を検知することができる。
「第5の実施形態」
図7は本発明の第5の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、溝3、3、…の幅wが全て同一であったのに対し、本実施形態のWLCSPでは、幅の異なる複数種の溝31〜33を所定の間隔で形成することにより、これらの溝31〜33全体にバーコード等の情報識別機能を持たせた点である。
ここでは、幅w1の溝31、幅w2の溝32、幅w3の溝33という様に、幅が異なる3種類の溝31〜33をバーコード等の情報識別機能を有するように、所定の規則に従って形成した。
図7は本発明の第5の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す正面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、溝3、3、…の幅wが全て同一であったのに対し、本実施形態のWLCSPでは、幅の異なる複数種の溝31〜33を所定の間隔で形成することにより、これらの溝31〜33全体にバーコード等の情報識別機能を持たせた点である。
ここでは、幅w1の溝31、幅w2の溝32、幅w3の溝33という様に、幅が異なる3種類の溝31〜33をバーコード等の情報識別機能を有するように、所定の規則に従って形成した。
本実施形態のWLCSPにおいても、第1の実施形態のWLCSPと同等の効果を奏することができる。
しかも、幅が異なる3種類の溝31〜33を所定の規則に従って形成することとしたので、これらの幅w1〜w3の違いを半導体レーザ等を用いて検知することにより、裏面1bの向きを識別することができ、これらの溝31〜33を含めた全体の形状という形でWLCSPに付与された個々の識別情報を、半導体レーザ等を用いて容易に読み出すことができる。したがって、個々のWLCSP、またはそれらに搭載されたチップの識別や管理を容易に行うことができる。
しかも、幅が異なる3種類の溝31〜33を所定の規則に従って形成することとしたので、これらの幅w1〜w3の違いを半導体レーザ等を用いて検知することにより、裏面1bの向きを識別することができ、これらの溝31〜33を含めた全体の形状という形でWLCSPに付与された個々の識別情報を、半導体レーザ等を用いて容易に読み出すことができる。したがって、個々のWLCSP、またはそれらに搭載されたチップの識別や管理を容易に行うことができる。
なお、ここでは、幅が異なる3種類の溝31〜33を所定の規則に従って形成することとしたが、溝31〜33の幅を同一とし、隣り合う溝間の間隔を変えることによっても、溝31〜33全体に識別情報を付与することができる。
この場合、間隔の違いを半導体レーザ等を用いて検知することにより、上記のWLCSPと全く同様に、これらの溝31〜33全体の形状に付与される識別情報を読み出すことができる。
この場合、間隔の違いを半導体レーザ等を用いて検知することにより、上記のWLCSPと全く同様に、これらの溝31〜33全体の形状に付与される識別情報を読み出すことができる。
「第6の実施形態」
図8は本発明の第6の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す平面図、図9は図8のA−A線に沿う断面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、シリコン基板1の裏面1bに溝3を複数本互いに平行に形成したのに対し、本実施形態のWLCSPでは、シリコン基板1の裏面1bに同一半径の穴41をマトリックス状に形成し、さらに、この裏面1bの1つの角部に穴41を形成しない平坦な領域42を設けた点である。
図8は本発明の第6の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す平面図、図9は図8のA−A線に沿う断面図であり、本実施形態のWLCSPが第1の実施形態のWLCSPと異なる点は、第1の実施形態のWLCSPでは、シリコン基板1の裏面1bに溝3を複数本互いに平行に形成したのに対し、本実施形態のWLCSPでは、シリコン基板1の裏面1bに同一半径の穴41をマトリックス状に形成し、さらに、この裏面1bの1つの角部に穴41を形成しない平坦な領域42を設けた点である。
穴41の深さdは、シリコン基板1の厚みtの20%〜50%程度が好ましい。
例えば、シリコン基板1の大きさを5mm角、その厚みtを500μmとした場合、穴41の深さdは100〜250μm、好ましくは180±30μm、また、半径rは200〜300μm、好ましくは250±25μm、穴41の間隔sは100〜200μm、好ましくは250±25μmである。
例えば、穴41が5〜10個程度となるように形成することができる。
例えば、シリコン基板1の大きさを5mm角、その厚みtを500μmとした場合、穴41の深さdは100〜250μm、好ましくは180±30μm、また、半径rは200〜300μm、好ましくは250±25μm、穴41の間隔sは100〜200μm、好ましくは250±25μmである。
例えば、穴41が5〜10個程度となるように形成することができる。
このWLCSPを作製するには、まず、シリコン基板1の実装面1aに集積回路、必要に応じて各種センサ等の素子を、この実装面1aの周縁部に金属パッド2を形成するためのバンプ(図示略)を、それぞれ形成し、これらの上にバンプを除きパッシベーション膜を形成してこれらの回路や素子を保護する。
次いで、シリコン基板1の裏面1bに、公知のフォトリソグラフィ技術により、感光性樹脂を塗布し、その後パターニングし、このパターニングされた感光性樹脂をマスクとして等方性エッチングまたは異方性エッチングにより穴41を形成する。
エッチングは、ドライエッチング、ウェットエッチングのいずれも可能である。また、エッチングを施す替わりに、第1の実施形態と同様に、切削装置を用いて穴41を加工してもよい。
以上により、本実施形態のWLCSPを作製することができる。
エッチングは、ドライエッチング、ウェットエッチングのいずれも可能である。また、エッチングを施す替わりに、第1の実施形態と同様に、切削装置を用いて穴41を加工してもよい。
以上により、本実施形態のWLCSPを作製することができる。
本実施形態のWLCSPにおいても、第1の実施形態のWLCSPと同等の効果を奏することができる。
しかも、シリコン基板1の裏面1bの1つの角部に穴41を形成しない平坦な領域42を設けたので、この領域42を半導体レーザ等にて検知することにより、裏面1bの方向を検知することができる。
しかも、シリコン基板1の裏面1bの1つの角部に穴41を形成しない平坦な領域42を設けたので、この領域42を半導体レーザ等にて検知することにより、裏面1bの方向を検知することができる。
なお、ここでは、同一半径の穴41をマトリックス状に形成したが、半径が異なる複数種の穴をマトリックス状に形成してもよい。
この場合、半径が異なる複数種の穴全体に識別情報を付与することができる。したがって、それぞれの穴の半径の違いを半導体レーザ等を用いて検知することにより、これらの穴全体に付与される識別情報を読み出すことができる。
この場合、半径が異なる複数種の穴全体に識別情報を付与することができる。したがって、それぞれの穴の半径の違いを半導体レーザ等を用いて検知することにより、これらの穴全体に付与される識別情報を読み出すことができる。
「第7の実施形態」
図10は本発明の第7の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す平面図であり、本実施形態のWLCSPが第6の実施形態のWLCSPと異なる点は、第6の実施形態のWLCSPでは、シリコン基板1の裏面1bの1つの角部に穴41を形成しない平坦な領域42を設けたのに対し、本実施形態のWLCSPでは、この角部に、穴41と異なる半径の穴51を形成した点である。
本実施形態のWLCSPにおいても、第6の実施形態のWLCSPと同等の効果を奏することができる。
図10は本発明の第7の実施形態のウエハレベル・チップサイズ・パッケージ(WLCSP)を示す平面図であり、本実施形態のWLCSPが第6の実施形態のWLCSPと異なる点は、第6の実施形態のWLCSPでは、シリコン基板1の裏面1bの1つの角部に穴41を形成しない平坦な領域42を設けたのに対し、本実施形態のWLCSPでは、この角部に、穴41と異なる半径の穴51を形成した点である。
本実施形態のWLCSPにおいても、第6の実施形態のWLCSPと同等の効果を奏することができる。
本発明は、集積回路等が形成されたシリコン基板1の実装面1aとは反対側の裏面1bに、放熱用の溝3、11、21、31〜33または凹部41を形成したものであるから、WLCSPはもちろんのこと、この種以外のCSP、あるいはボール・グリッド・アレイ(BGA)等の半導体チップにも適用可能であり、その工業的効果は非常に大きなものである。
1…シリコン基板、1a…実装面、1b…裏面、2…金属パッド、3、11、21、31〜33…溝、41、51…穴、42…平坦な領域。
Claims (11)
- 電子回路が形成された半導体基板の実装面とは反対側の主面に、放熱用の溝または凹部を形成してなることを特徴とする半導体素子。
- 前記主面上に、前記半導体基板より熱伝導率の高い高熱伝導物質を介して放熱部材を設けてなることを特徴とする請求項1記載の半導体素子。
- 前記溝を複数本とし、これらの溝を前記主面上の一方向に沿って互いに平行に形成してなることを特徴とする請求項1または2記載の半導体素子。
- 前記複数本の溝のうち、配列方向の両端の溝それぞれの前記半導体基板の端からの距離は、互いに異なることを特徴とする請求項3記載の半導体素子。
- 前記複数本の溝のうち、配列方向の両端の溝の幅は、互いに異なることを特徴とする請求項3記載の半導体素子。
- 前記複数本の溝それぞれの幅、隣り合う溝との間隔、のいずれか一方または双方を変化させることにより、これらの溝に識別情報を付与したことを特徴とする請求項3記載の半導体素子。
- 前記凹部を複数個とし、これらの凹部を前記主面上に規則的にまたは無秩序に形成してなることを特徴とする請求項1または2記載の半導体素子。
- 前記主面上に、前記凹部が形成されない領域を設けてなることを特徴とする請求項7記載の半導体素子。
- 前記複数個の凹部のうち、少なくとも1つの凹部はその形状または大きさが他の凹部と異なることを特徴とする請求項7または8記載の半導体素子。
- 前記複数個の凹部の開口の幅、隣り合う凹部との間隔、のいずれか一方または双方を変化させることにより、これらの凹部に識別情報を付与したことを特徴とする請求項7または8記載の半導体素子。
- 請求項1ないし10のいずれか1項記載の半導体素子を備えてなることを特徴とするウエハレベル・チップサイズ・パッケージ。
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Cited By (1)
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