JP2005258453A - Drive circuit for display device - Google Patents
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Abstract
Description
本発明は、能動行列型の平面型表示装置のための駆動回路に関し、特に、２５６階調以上の階調表示を実現する液晶表示装置のための駆動回路に関する。 The present invention relates to a drive circuit for an active matrix type flat display device, and more particularly to a drive circuit for a liquid crystal display device that realizes gradation display of 256 gradations or more.
図１５は、従来の駆動回路の構成を示す。この駆動回路は、３ビットデジタル駆動器における１出力に対応する回路である。 FIG. 15 shows a configuration of a conventional drive circuit. This drive circuit is a circuit corresponding to one output in a 3-bit digital driver.
図１５に示される駆動回路は、標本化記憶部１３１と、保持記憶部１３２と、出力回路１３３とを含む。標本化パルスＴsmpの立ち上がりエッジに応答して、３ビットデジタルデータＤ0〜Ｄ2が標本化記憶部１３１に格納される。標本化記憶部１３１に格納されたデジタルデータは、出力パルスＯＰの立ち上がりエッジに応答して、保持記憶部１３２に移され、そこで保持される。出力回路１３３は、保持記憶部１３２に保持されたデジタルデータの値に応じて、外部から供給される階調電圧Ｖ0〜Ｖ7にのうちの１つを出力電圧Ｏｕｔとして出力する。
The drive circuit shown in FIG. 15 includes a
図１６は、出力回路１３３の構成を示す。出力回路１３３は、３対８デコーダ１４１と８つのアナログスイッチＡＳＷ0〜ＡＳＷ7とを含んでいる。デコーダ１４１は、デジタルデータの値に応じてアナログスイッチＡＳＷ0〜ＡＳＷ7のいずれか１つをオン状態とする。その結果、オン状態となったアナログスイッチに供給される階調電圧が出力電圧Ｏｕｔとして出力される。
FIG. 16 shows the configuration of the
図１５および図１６に示される構成を有するデジタル駆動器は、構造が簡単なことに加えて、回路自体の電力消費もわずかであるという長所があり、従来より広く使用されてきた。このような構成を有するデジタル駆動器は、例えば、下記の文献に記載されている。 The digital driver having the configuration shown in FIG. 15 and FIG. 16 has the advantage that the power consumption of the circuit itself is small in addition to the simple structure, and has been widely used conventionally. The digital driver having such a configuration is described in the following document, for example.
Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ａ Ｌｏｗ Ｖｏｌｔａｇｅ ＳｏｕｒｃｅＤｒｉｖｅｒ ｆｏｒ Ｌａｒｇｅ ＴＦＴ−ＬＣＤ Ｓｙｓｔｅｍ ｆｏｒＣｏｍｐｕｔｅｒ Ａｐｌｉｃａｔｉｏｎｓ
Ｈ．Ｏｋａｄａ ｅｔ ａｌ.１９９１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉ
ｓｐｌａｙ ＲｅｓｅａｒｃｈＣｏｎｆｅｒｅｎｃｅ ｐ．１１１−ｐ．１１４
上述した構成を有するデジタル駆動器は、表示すべき階調の数と同じ数の階調電源を必要とする。このことは、３ビットデジタル駆動器においては問題とならないが、それ以上のビット数のデジタル駆動器においては問題となり得る。階調電源の数が多くなりすぎるからである。特に、上述した構成を有するデジタル駆動器を用いて６ビット以上の高多階調を実現することは、実質的に不可能であると言ってよい。
Development of a Low Voltage SourceDriver for Large TFT-LCD System for Computer Applications
H. Okada et al. 1991 International Di
spray Research Conference p. 111-p. 114
The digital driver having the above-described configuration requires the same number of gradation power supplies as the number of gradations to be displayed. This is not a problem for 3-bit digital drivers, but can be a problem for digital drivers with more bits. This is because the number of gradation power sources becomes too large. In particular, it can be said that it is substantially impossible to realize a high multi-gradation of 6 bits or more using the digital driver having the above-described configuration.
このような問題点を解決するために、外部から与えられる階調電圧の間に補間電圧を生成することにより、多階調を実現する種々の手法が提案されている。 In order to solve such a problem, various methods for realizing multi-gradation by generating an interpolation voltage between gradation voltages given from the outside have been proposed.
例えば、特開平５−２７３５２０号公報は、そのような手法の１つを示している。特開平５−２７３５２０号公報は、駆動器内部の抵抗を利用して階調電圧の間に補間電圧を生成する回路を示している。この回路は、階調電圧と補間電圧のうちのいずれか１つを選択し、選択された電圧を緩衝増幅器を介して表示体のデータ線に出力する。 For example, Japanese Patent Laid-Open No. 5-273520 shows one such technique. Japanese Patent Application Laid-Open No. 5-273520 shows a circuit that generates an interpolation voltage between gradation voltages using a resistance inside a driver. This circuit selects one of the gradation voltage and the interpolation voltage, and outputs the selected voltage to the data line of the display body via the buffer amplifier.
図１７は、特開平５−２７３５２０号公報に示される駆動回路１５１と分圧回路１５２の構成を示す。駆動回路１５１は、４ビットデジタル駆動器における１出力に対応する回路である。
FIG. 17 shows a configuration of the
分圧回路１５２は、外部から与えられる５個の階調電圧Ｖ0、Ｖ4、Ｖ8、Ｖ12、Ｖ15を抵抗を用いて分圧することにより、隣接する階調電圧間にそれぞれ１以上の補間電圧を生成する。その結果、５個の階調電圧と１１個の補間電圧の合計１６個の電圧Ｖ0〜Ｖ15が駆動回路１５１に供給される。
The voltage dividing
駆動回路１５１は、デジタルデータの値に応じて、分圧回路１５２から供給される１６個の電圧Ｖ0〜Ｖ15のうちのいずれか１つを選択し、選択された電圧を緩衝増幅器１５７を介して出力する。
The
以下、図１８〜図２０を参照して、特開平５−２７３５２０号公報に示される手法を６ビットデジタル駆動器に適用した場合における、駆動回路１６１と分圧回路１６２の構成を説明する。
Hereinafter, the configuration of the
図１８（ａ）は、分圧回路１６２の構成を示す。分圧回路１６２は、外部から与えられる９個の階調電圧Ｖ0、Ｖ8、Ｖ16、Ｖ24、Ｖ32、Ｖ40、Ｖ48、Ｖ56、Ｖ64を抵抗を用いて分圧することにより、隣接する階調電圧間にそれぞれ７個の補間電圧を生成する。その結果、８個の階調電圧と５６個の補間電圧の合計６４個の電圧Ｖ0〜Ｖ63が駆動回路１６１に供給される。
FIG. 18A shows the configuration of the voltage dividing
図１８（ｂ）は、図１８（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ8との間の抵抗配列を示す。階調電圧Ｖ0と階調電圧Ｖ8との間に直列に接続された８個の抵抗Ｒが設けられる。他の階調電圧間の抵抗配列も同様である。 FIG. 18B shows a resistance arrangement between the gradation voltage V0 and the gradation voltage V8 shown in FIG. Eight resistors R connected in series are provided between the gradation voltage V0 and the gradation voltage V8. The same applies to the resistance arrangement between the other gradation voltages.
図１９は、駆動回路１６１の構成を示す。駆動回路１６１は、６ビットデジタル駆動器における１出力に対応する回路である。
FIG. 19 shows the configuration of the
図２０は、出力回路１７３（図１９）の構成を示す。出力回路１７３は、６対６４デコーダ１８１と６４個のアナログスイッチＡＳＷ0〜ＡＳＷ63とを含んでいる。アナログスイッチＡＳＷ0〜ＡＳＷ63には、分圧回路１６２から供給される６４個の電圧電圧Ｖ0〜Ｖ63がそれぞれ入力されている。デコーダ１８１は、デジタルデータの値に応じてアナログスイッチＡＳＷ0〜ＡＳＷ63のいずれか１つをオン状態とする。その結果、オン状態となったアナログスイッチに供給される電圧が緩衝増幅器１８３を介して出力電圧Ｏｕｔとして出力される。
FIG. 20 shows the configuration of the output circuit 173 (FIG. 19). The
以下、図２１〜図２３を参照して、特開平５−２７３５２０号公報に示される手法を８ビットデジタル駆動器に適用した場合における、駆動回路１９１と分圧回路１９２の構成を説明する。
Hereinafter, the configuration of the
図２１（ａ）は、分圧回路１９２の構成を示す。分圧回路１９２は、外部から与えられる９個の階調電圧Ｖ0、Ｖ32、Ｖ64、Ｖ96、Ｖ128、Ｖ160、Ｖ192、Ｖ224、Ｖ256を抵抗を用いて分圧することにより、隣接する階調電圧間にそれぞれ３１個の補間電圧を生成する。その結果、８個の階調電圧と２４８個の補間電圧の合計２５６個の電圧Ｖ0〜Ｖ255が駆動回路１９１に供給される。
FIG. 21A shows the configuration of the voltage dividing
図２１（ｂ）は、図２１（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ32との間の抵抗配列を示す。階調電圧Ｖ0と階調電圧Ｖ32との間に直列に接続された３２個の抵抗Ｒが設けられる。他の階調電圧間の抵抗配列も同様である。 FIG. 21B shows a resistor array between the gradation voltage V0 and the gradation voltage V32 shown in FIG. 32 resistors R connected in series are provided between the gradation voltage V0 and the gradation voltage V32. The same applies to the resistance arrangement between the other gradation voltages.
図２２は、駆動回路１９１の構成を示す。駆動回路１９１は、８ビットデジタル駆動器における１出力に対応する回路である。
FIG. 22 shows the configuration of the
図２３は、出力回路２０３（図２２）の構成を示す。出力回路２０３は、８対２５６デコーダ２１１と２５６個のアナログスイッチＡＳＷ0〜ＡＳＷ256とを含んでいる。アナログスイッチＡＳＷ0〜ＡＳＷ256には、分圧回路１９２から供給される２５６個の電圧Ｖ0〜Ｖ255がそれぞれ入力されている。デコーダ２１１は、デジタルデータの値に応じてアナログスイッチＡＳＷ0〜ＡＳＷ255のいずれか１つをオン状態とする。その結果、オン状態となったアナログスイッチに供給される電圧が緩衝増幅器２１３を介して出力電圧Ｏｕｔとして出力される。
FIG. 23 shows the configuration of the output circuit 203 (FIG. 22). The
従来の手法によれば、６ビットデジタル駆動器は、分圧回路１６２のために６４個の抵抗を必要とする。隣接する階調電圧間に８個の抵抗を必要とするからである。これに対し、８ビットデジタル駆動器は、分圧回路１９２のために２５６個の抵抗を必要とする。隣接する階調電圧間に３２個の抵抗を必要とするからである。
According to the conventional method, the 6-bit digital driver requires 64 resistors for the voltage dividing
このように、８ビットデジタル駆動器は、６ビットデジタル駆動器に比較して、４倍の数の抵抗を必要とする。このことは、分圧回路に必要とされる面積を増大させる。 Thus, an 8-bit digital driver requires four times as many resistors as a 6-bit digital driver. This increases the area required for the voltage divider circuit.
また、６ビットデジタル駆動器では分圧回路１６２から６４個の電圧Ｖ0〜Ｖ63が駆動回路１６１に供給されるの対し、８ビットデジタル駆動器では分圧回路１９２から２５６個の電圧Ｖ0〜Ｖ255が駆動回路１９１に供給される。
In the 6-bit digital driver, 64 voltages V0 to V63 are supplied from the
分圧回路から出力される電圧は、電圧供給線路を介して駆動回路に供給される。従って、８ビットデジタル駆動器は、６ビットデジタル駆動器に比較して、４倍の数の電圧供給線路を必要とすることになる。このことは、電圧供給線路の占める面積を４倍にし、結果としてチップ面積の増大を招く。 The voltage output from the voltage dividing circuit is supplied to the drive circuit via the voltage supply line. Therefore, the 8-bit digital driver requires four times as many voltage supply lines as the 6-bit digital driver. This quadruples the area occupied by the voltage supply line, resulting in an increase in chip area.
さらに、８ビットデジタル駆動器の出力回路２０３は、６ビットデジタル駆動器の出力回路１７３に比較して、何倍もの大きさになってしまう。８ビットデジタル駆動器の出力回路２０３に含まれる８対２５６デコーダ２１１は、６ビットデジタル駆動器の出力回路１７３に含まれる６対６４デコーダ１８１に比較して、はるかに多数の論理ゲート数を必要とするからである。また、８ビットデジタル駆動器の出力回路２０３は、６ビットデジタル駆動器の出力回路１７３に比較して、４倍の数のアナログスイッチを必要とするからである。
Further, the
なお、デコーダは論理ゲートの組み合わせによって実現される必要は必ずしもない。例えば、デコーダは、リードオンリーメモリ（ＲＯＭ）によって実現され得る。この場合にも、８対２５６デコーダ２１１が６対６４デコーダ１８１に比較して大幅に大きくなってしまうことに変わりはない。
Note that the decoder is not necessarily realized by a combination of logic gates. For example, the decoder can be realized by a read-only memory (ROM). In this case as well, the 8-to-256
１つの駆動器は、駆動端子と同数の出力回路を有する。従って、出力回路の大きさが増大することは、駆動器を構成するＬＳＩの大きさを大幅に増大させる原因となる。 One driver has the same number of output circuits as drive terminals. Therefore, an increase in the size of the output circuit causes a significant increase in the size of the LSI constituting the driver.
例えば、駆動器は、２４０個の駆動端子を有すると仮定する。この場合において、１つの出力回路の大きさが５０ゲートに相当する場合には、駆動器全体の大きさは１２０００（＝５０×２４０）ゲートに相当する。これに対し、１つの出力回路の大きさが１００ゲートに相当する場合には、駆動器全体の大きさは２４０００（＝１００×２４０）ゲートに相当する。 For example, assume that the driver has 240 drive terminals. In this case, when the size of one output circuit corresponds to 50 gates, the size of the entire driver corresponds to 12000 (= 50 × 240) gates. On the other hand, when the size of one output circuit corresponds to 100 gates, the size of the entire driver corresponds to 24000 (= 100 × 240) gates.
このように、１つの駆動回路では１００ゲートの増加にすぎなくても、駆動器全体では１２０００ゲートも増加してしまうのである。 Thus, even if the number of gates is only 100 gates in one drive circuit, the number of gates in the entire driver is increased by 12,000.
以上に述べた理由により、従来の手法によれば、８ビットデジタル駆動器は、６ビットデジタル駆動器に比較して大幅に大きくなってしまう。このことは、８ビットデジタル駆動器の実現を実質的に不可能にする。 For the reasons described above, according to the conventional method, the 8-bit digital driver becomes significantly larger than the 6-bit digital driver. This makes the realization of an 8-bit digital driver virtually impossible.
本発明は、かかる問題点に鑑みてなされたものであり、回路規模の増大を伴うことなしに実用的な８ビットデジタル駆動器を実現する駆動回路を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide a drive circuit that realizes a practical 8-bit digital driver without increasing the circuit scale.
本発明は、第１ビット部分と第２ビット部分とを含むデジタルデータに応じて複数の階調を表示する表示装置の駆動回路であって、外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、該第１電圧を受け取る第１インピーダンス変換器と、該第２電圧を受け取る第２インピーダンス変換器と、を備えており、
該第２分圧回路は、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力とを分圧することにより、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力との間に該複数の第２補間電圧を生成し、該第１インピーダンス変換器および該第２インピーダンス変換器が１出力期間内で第２選択回路の出力負荷の電圧値を定常状態に到達させる能力を有することを特徴とする駆動回路である。
The present invention is a drive circuit for a display device that displays a plurality of gradations according to digital data including a first bit portion and a second bit portion, and divides a plurality of gradation voltages applied from the outside. A first voltage dividing circuit for generating a plurality of first interpolation voltages between the plurality of gradation voltages, and the plurality of gradation voltages and the plurality of gradations according to the first bit portion of the digital data. A first selection circuit that selects a first voltage and a second voltage that is different from the first voltage from among the first interpolation voltage, and the first voltage and the second voltage are divided by dividing the first voltage. A second voltage dividing circuit for generating a plurality of second interpolation voltages between the voltage and the second voltage, and at least one of the first voltage and the second voltage in accordance with the second bit portion of the digital data. A second selection circuit that selects one of the plurality of second interpolation voltages and the first voltage; A first impedance converter for receiving comprises a second impedance converter for receiving the second voltage, and
The second voltage dividing circuit divides the output of the first impedance converter and the output of the second impedance converter, thereby providing an output of the first impedance converter and an output of the second impedance converter. The plurality of second interpolation voltages are generated during the period, and the first impedance converter and the second impedance converter allow the voltage value of the output load of the second selection circuit to reach a steady state within one output period. It is a drive circuit characterized by having.
また、本発明は、第１ビット部分と第２ビット部分とを含むデジタルデータに応じて複数の階調を表示する表示装置の駆動回路であって、外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、を備えており、該第１選択回路の該第１電圧と該第２電圧とを選択する場合の抵抗値が、該第２分圧回路の該第２補間電圧を生成するための抵抗値に含まれることを特徴とする駆動回路である。 The present invention also provides a driving circuit for a display device that displays a plurality of gradations according to digital data including a first bit portion and a second bit portion, and divides a plurality of gradation voltages applied from the outside. A first voltage dividing circuit that generates a plurality of first interpolation voltages between the plurality of gradation voltages, and the plurality of gradation voltages and the plurality of gradation voltages according to the first bit portion of the digital data. A first selection circuit that selects a first voltage and a second voltage different from the first voltage among a plurality of first interpolation voltages; and dividing the first voltage and the second voltage, A second voltage dividing circuit for generating a plurality of second interpolation voltages between the first voltage and the second voltage; and the first voltage and the second voltage in accordance with the second bit portion of the digital data. And a second selection circuit for selecting one of the plurality of second interpolation voltages. And a resistance value for selecting the first voltage and the second voltage of the first selection circuit is included in the resistance value for generating the second interpolation voltage of the second voltage dividing circuit. This is a drive circuit characterized by that.
また、本発明は、前記第２分圧回路が、直列に接続された複数の抵抗を含んでおり、前記第１選択回路の前記第１電圧と前記第２電圧とを選択する場合の抵抗値ｒＯＮと、前記第２分圧回路の直列接続抵抗の内の両端の２個の抵抗の抵抗値ｒ´と、それ以外の抵抗の抵抗値ｒとの関係が、ｒＯＮ＋ｒ´＝ｒであってもよい。
また、本発明は、前記駆動回路が、前記第２選択回路の出力に接続される第３インピーダンス変換器をさらに備えている請求項１または２のいずれかに記
以下、作用について説明する。
In the present invention, the second voltage dividing circuit includes a plurality of resistors connected in series, and the resistance value when the first selection circuit and the second voltage of the first selection circuit are selected. Even if rON + r ′ = r, the relationship between rON, the resistance value r ′ of the two resistors at both ends of the series-connected resistors of the second voltage dividing circuit, and the resistance value r of the other resistors is rON + r ′ = r Good.
In the present invention, the drive circuit further includes a third impedance converter connected to the output of the second selection circuit. The operation will be described below.
第１ビット部分と第２ビット部分とを含むデジタルデータが駆動回路に供給される。第１分圧回路は、外部から与えられる複数の階調電圧を分圧することにより、その複数の階調電圧の間に複数の第１補間電圧を生成する。外部から与えられる複数の階調電圧と第１分圧回路によって生成された複数の第１補間電圧とは第１選択回路に供給される。第１選択回路は、デジタルデータの第１ビット部分に応じて、複数の階調電圧と複数の第１補間電圧とのうち第１電圧と第２電圧とを選択する。ここで、第１電圧と第２電圧とは互いに異なる電圧である。第１電圧と第２電圧とは第２分圧回路に供給される。第２分圧回路は、第１電圧と第２電圧とを分圧することにより、第１電圧と第２電圧との間に複数の第２補間電圧を生成する。第１電圧と第２電圧と第２分圧回路によって生成された複数の第２補間電圧とは第２選択回路に供給される。第２選択回路は、デジタルデータの第２ビット部分に応じて、第１電圧と第２電圧の少なくとも一方と複数の第２補間電圧とのうち１つを選択する。第２選択回路によって選択された電圧は、表示装置に表示される複数の階調のうちの１つに対応しており、表示装置のデータラインに出力される。このようにして、デジタルデータの値に対応する階調が表示装置に表示される。 Digital data including the first bit portion and the second bit portion is supplied to the driving circuit. The first voltage dividing circuit divides a plurality of gradation voltages given from the outside to generate a plurality of first interpolation voltages between the plurality of gradation voltages. A plurality of gradation voltages supplied from the outside and a plurality of first interpolation voltages generated by the first voltage dividing circuit are supplied to the first selection circuit. The first selection circuit selects a first voltage and a second voltage from among the plurality of gradation voltages and the plurality of first interpolation voltages according to the first bit portion of the digital data. Here, the first voltage and the second voltage are different from each other. The first voltage and the second voltage are supplied to the second voltage dividing circuit. The second voltage dividing circuit generates a plurality of second interpolation voltages between the first voltage and the second voltage by dividing the first voltage and the second voltage. The first voltage, the second voltage, and the plurality of second interpolation voltages generated by the second voltage dividing circuit are supplied to the second selection circuit. The second selection circuit selects at least one of the first voltage, the second voltage, and the plurality of second interpolation voltages according to the second bit portion of the digital data. The voltage selected by the second selection circuit corresponds to one of a plurality of gradations displayed on the display device, and is output to the data line of the display device. In this way, the gradation corresponding to the value of the digital data is displayed on the display device.
第２選択回路の出力に接続されるインピーダンス変換器を駆動回路がさらに備えている場合には、第２分圧回路からインピーダンス変換器に分岐する電流の大きさは、第２分圧回路における抵抗を流れる電流に比べて無視できるほど小さい。これにより、第２分圧回路による正確な分圧が実現される。 When the drive circuit further includes an impedance converter connected to the output of the second selection circuit, the magnitude of the current branched from the second voltage divider circuit to the impedance converter is the resistance in the second voltage divider circuit. Is negligibly small compared to the current flowing through Thereby, accurate voltage division by the second voltage dividing circuit is realized.
本発明によれば、８ビットデジタル駆動器のような高多階調の駆動器を実現することが可能となる。なお、本発明は８ビット以外のデジタル駆動器、例えば６ビットデジタル駆動器にも適用できることは言うまでもない。その場合、例えば、デジタルデータの上位３ビットを分圧回路１０に負担させ、下位８ビットを各出力回路３３内の分圧回路４２に負担させることなどが考えられる。もちろん、８ビットの場合も含めて各種の変形を行ない得ることは言うまでもない。
According to the present invention, it is possible to realize a high-gradation driver such as an 8-bit digital driver. Needless to say, the present invention can also be applied to digital drivers other than 8-bit, for example, 6-bit digital drivers. In this case, for example, it is conceivable to load the upper 3 bits of the digital data to the
以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（実施の形態１）
図１は、本発明による８ビットデジタル駆動器１の構成を示す。駆動器１は、分圧回路１０とｎ個の駆動回路２０−１〜２０−ｎとを含んでいる。ここで、ｎは正の整数である。
(Embodiment 1)
FIG. 1 shows the configuration of an 8-bit
分圧回路１０は、外部から与えられる９個の階調電圧Ｖ0、Ｖ32、Ｖ64、・・・、Ｖ224、Ｖ256を分圧することにより、２４個の補間電圧を生成する。分圧回路１０は、階調電圧と補間電圧とを含む合計３３個の電圧Ｖ0、Ｖ8、Ｖ16、・・・、Ｖ248、Ｖ256を出力する。以下、本明細書では、９個の階調電圧をＶ32i（ｉ＝０，１，２，・・・，８）と表記し、分圧回路１０から出力される３３個の電圧をＶ8i（ｉ＝０，１，２，・・・，３２）と表記する。
The
図１に示される例では、分圧回路１０は、ｎ個の駆動回路２０−１〜２０−ｎに共通して設けられている。このような構成は、回路を共通化することにより回路規模を削減する点で好ましい。しかし、本発明はこのような構成に限られない。ｎ個の駆動回路２０−１〜２０−ｎのそれぞれについて別個の分圧回路を設けるようにしてもよい。
In the example shown in FIG. 1, the
駆動回路２０−１〜２０−ｎのそれぞれは、分圧回路１０から供給される電圧Ｖ8i（ｉ＝０，１，２，・・・，３２）に基づいて、デジタルデータに対応する出力電圧Ｏｕｔをデータライン（図示せず）に出力する。例えば、デジタルデータが８ビットからなる場合には、２8（＝２５６）種類の出力電圧Ｏｕｔが出力される。出力パルスＯＰによって規定される１出力期間の間、データラインは絵素（図示せず）に接続され、出力電圧Ｏｕｔに基づいて絵素が充電される。このようにして、２8（＝２５６）階調の表示が実現される。
Each of the drive circuits 20-1 to 20-n is based on the voltage V8i (i = 0, 1, 2,..., 32) supplied from the
図２（ａ）は、図１に示される分圧回路１０の構成を示す。分圧回路１０には、９個の階調電圧Ｖ32i（ｉ＝０，２，・・・，８）が入力される。分圧回路１０は、階調電圧Ｖ32i（ｉ＝０，２，・・・，８）のうち隣接する２つの階調電圧間にそれぞれ４つの抵抗Ｒを有している。分圧回路１０は、これらの抵抗Ｒにより階調電圧Ｖ32i（ｉ＝０，２，・・・，８）を分圧することにより、２４個の補間電圧を生成する。このようにして、分圧回路１０は、階調電圧と補間電圧とを含む合計３３個の電圧Ｖ8i（ｉ＝０，１，２，・・・，３２）を出力する。階調電圧と補間電圧とを合わせた電圧の総数は、駆動器が扱うデジタルデータのビット数によって決まる出力電圧数の１／２より小さくなるように設計される。
FIG. 2A shows a configuration of the
図２（ｂ）は、図２（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ32との間の抵抗配列を示す。他の階調電圧間の抵抗配列も同様である。 FIG. 2B shows a resistor array between the gradation voltage V0 and the gradation voltage V32 shown in FIG. The same applies to the resistance arrangement between the other gradation voltages.
図３（ａ）は、分圧回路１０の他の構成を示す。図３（ａ）に示される例では、分圧回路１０からの各出力に対応してインピーダンス変換器１１が設けられている。インピーダンス変換器１１は、高い入力インピーダンスを低い出力インピーダンスに変換する。インピーダンス変換器１１によれば、入力電圧がそのまま出力電圧となるが、入力側にはほとんど電流が流入せず、出力側から大きな電流を取り出すことができる。インピーダンス変換器１１としては、例えば、ボルテージフォロワ(voltage follower)などが使用される。
FIG. 3A shows another configuration of the
インピーダンス変換器１１を設けることにより、分圧回路１０は、大きな負荷を駆動することができる。従って、分圧回路１０が複数の駆動回路２０−１〜２０−ｎに接続される場合には、分圧回路１０は各出力に対応するインピーダンス変換器１１を含むことが好ましい。
By providing the
図３（ｂ）は、図３（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ32との間の抵抗配列を示す。他の階調電圧間の抵抗配列も同様である。 FIG. 3B shows a resistor array between the gradation voltage V0 and the gradation voltage V32 shown in FIG. The same applies to the resistance arrangement between the other gradation voltages.
図４は、図１に示される駆動回路２０−１の構成を示す。駆動回路２０−１は、８ビットデジタル駆動器における１出力に対応する回路である。 FIG. 4 shows the configuration of the drive circuit 20-1 shown in FIG. The drive circuit 20-1 is a circuit corresponding to one output in the 8-bit digital driver.
駆動回路２０−１は、標本化記憶部３１と、保持記憶部３２と、出力回路３３とを含む。標本化パルスＴsmpの立ち上がりエッジに応答して、８ビットデジタルデータＤ0〜Ｄ7が標本化記憶部３１に格納される。標本化記憶部３１に格納されたデジタルデータは、出力パルスＯＰの立ち上がりエッジに応答して、保持記憶部３２に移され、そこで保持される。出力回路３３は、分圧回路１０から供給される電圧Ｖ8i（ｉ＝０，１，２，・・・，３２）に基づいて、保持記憶部３２に保持されたデジタルデータの値に対応する出力電圧Ｏｕｔを出力する。
The drive circuit 20-1 includes a
図１に示される駆動回路２０−２〜２０−ｎの構成は、上述した駆動回路２０−１の構成と同様である。従って、ここではその説明を省略する。 The configuration of the drive circuits 20-2 to 20-n shown in FIG. 1 is the same as the configuration of the drive circuit 20-1. Therefore, the description is omitted here.
図５は、図４に示される出力回路３３の構成を示す。出力回路３３は、論理回路４１と、分圧回路４２と、論理回路４３と、インピーダンス変換器４４とを含んでいる。
FIG. 5 shows the configuration of the
論理回路４１は、８ビットのデジタルデータのうち上位５ビットを受け取り、上位５ビットの値に基づいて、３２個の制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248のうちのいずれか１つを能動にし、かつ、３２個の制御信号Ｓ8’、Ｓ16’、Ｓ24’、・・・、Ｓ256’のうちのいずれか１つを能動にする。
The
制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248は、アナログスイッチ（アナログゲート）ＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248にそれぞれ供給される。制御信号Ｓ8’、Ｓ16’、Ｓ24’、・・・、Ｓ256’は、アナログスイッチ（アナログゲート）ＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’にそれぞれ供給される。これらのアナログスイッチのそれぞれは、入力される制御信号が能動の場合にオン状態となるように構成されている。 The control signals S0, S8, S16,..., S248 are supplied to analog switches (analog gates) ASW0, ASW8, ASW16,. The control signals S8 ', S16', S24 ', ..., S256' are supplied to analog switches (analog gates) ASW8 ', ASW16', ASW24 ', ..., ASW256', respectively. Each of these analog switches is configured to be turned on when an input control signal is active.
アナログスイッチＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248には、分圧回路１０から電圧Ｖ0、Ｖ8、Ｖ16、・・・、Ｖ248がそれぞれ供給される。アナログスイッチＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’には、分圧回路１０から電圧Ｖ8、Ｖ16、Ｖ24、・・・、Ｖ256がそれぞれ供給される。これらのアナログスイッチのそれぞれは、オン状態の場合に入力される電圧をそのまま出力するように構成されている。
The analog switches ASW0, ASW8, ASW16,..., ASW248 are supplied with voltages V0, V8, V16,. The analog switches ASW8 ', ASW16', ASW24 ', ..., ASW256' are supplied with voltages V8, V16, V24, ..., V256 from the
分圧回路４２は、直列に接続された８個の抵抗ｒを含んでいる。８個の抵抗ｒはそれぞれ等価な抵抗値を有する。アナログスイッチＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248から出力される電圧は、直列に接続された８個の抵抗ｒの一端に印加される。アナログスイッチＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’から出力される電圧は、直列に接続された８個の抵抗ｒの他端に印加される。分圧回路４２は、直列に接続された８個の抵抗ｒの両端に印加された電圧を分圧することにより、接続点Ｐ0、Ｐ1、Ｐ2、・・・、Ｐ7において相異なる８個の電圧を発生させる。接続点Ｐ0における電圧は、アナログスイッチＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248から出力される電圧に等しい。接続点Ｐ1、Ｐ2、・・・、Ｐ7における電圧は、抵抗ｒの数に応じて分圧された電圧に等しい。
The
論理回路４３は、８ビットのデジタルデータのうち下位３ビットを受け取り、下位３ビットの値に基づいて、８個の制御信号ｔ0〜ｔ7のうちのいずれか１つを能動にする。
The
制御信号ｔ0〜ｔ7は、アナログスイッチ（アナログゲート）ＡＳＷｔ0〜ＡＳＷｔ7にそれぞれ供給される。これらのアナログスイッチのそれぞれは、入力される制御信号が能動の場合にオン状態となるように構成されている。 The control signals t0 to t7 are supplied to analog switches (analog gates) ASWt0 to ASWt7, respectively. Each of these analog switches is configured to be turned on when an input control signal is active.
アナログスイッチＡＳＷｔ0〜ＡＳＷｔ7には、分圧回路４２において得られた８個の電圧がそれぞれ供給される。これらのアナログスイッチのそれぞれは、オン状態の場合に入力される電圧をそのまま出力するように構成されている。
The eight voltages obtained by the
このようにして、デジタルデータの下位３ビットの値に応じて、分圧回路４２において得られた８個の電圧のうちのいずれか１つが論理回路４３によって選択され、選択された電圧がインピーダンス変換器４４に出力される。インピーダンス変換器４４の機能および動作は、上述したインピーダンス変換器１１の機能および動作と同様である。従って、ここではその説明を省略する。
In this way, according to the value of the lower 3 bits of the digital data, any one of the eight voltages obtained in the
分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7における電圧は、アナログスイッチＡＳＷｔ0〜ＡＳＷｔ7を介して入力インピーダンスが非常に大きなインピーダンス変換器４４に入力される。その結果、分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7からインピーダンス変換器４４に分岐する電流の大きさは、分圧回路４２内の抵抗ｒを流れる電流の大きさに比べて無視できるほど小さい。これにより、正確な分圧が実現される。
The voltage at the connection points P1, P2,..., P7 of the
なお、駆動すべき負荷が小さい場合には、インピーダンス変換器４４は、省略されてもよい。
If the load to be driven is small, the
表１は、論理回路４１に入力されるデジタルデータの上位ビットＤ7〜Ｄ3の値と論理回路４２から出力される制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248の値との間の関係を規定する論理表である。
Table 1 shows the relationship between the values of the upper bits D7 to D3 of the digital data input to the
表２は、論理回路４１に入力されるデジタルデータの上位ビットＤ7〜Ｄ3の値と論理回路４２から出力される制御信号Ｓ8’、Ｓ16’、Ｓ24’・・・、Ｓ256’の値との間の関係を規定する論理表である。
Table 2 shows the relationship between the values of the upper bits D7 to D3 of the digital data input to the
表３は、論理回路４３に入力されるデジタルデータの下位ビットＤ2〜Ｄ0の値と論理回路４３から出力される制御信号ｔ0〜ｔ7の値との間の関係を規定する論理表である。
Table 3 is a logic table that defines the relationship between the values of the lower bits D2 to D0 of the digital data input to the
以下、１０進法表記で値４を有するデジタルデータＤ7〜Ｄ0が入力された場合における出力回路３３の動作を説明する。この場合、（Ｄ7，Ｄ6，Ｄ5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0）＝（０，０，０，０，０，１，０，０）である。
The operation of the
論理回路４１は、表１に示される論理表に従い、制御信号Ｓ0を能動にする。デジタルデータの上位５ビットＤ7〜Ｄ3の値はいずれも”０”だからである。その結果、アナログスイッチＡＳＷ0を介して電圧Ｖ0が分圧回路４２の一端に印加される。
The
また、論理回路４１は、表２に示される論理表に従い、制御信号Ｓ8’を能動にする。デジタルデータの上位５ビットＤ7〜Ｄ3の値はいずれも”０”だからである。その結果、アナログスイッチＡＳＷ8’を介して電圧Ｖ8が分圧回路４２の他端に印加される。
The
論理回路４２は、表３に示される論理表に従い、制御信号ｔ4を能動にする。デジタルデータの下位３ビットＤ2〜Ｄ0の値はそれぞれ”１”、”０”、”０”だからである。その結果、アナログスイッチＡＳＷｔ4を介して分圧回路４２の接続点Ｐ4における電圧がインピーダンス変換器４４に出力される。
The
分圧回路４２の接続点Ｐ4における電圧は、（４Ｖ0＋４Ｖ8）／８（＝（Ｖ0＋Ｖ8）／２）に等しい。電圧Ｖ0が印加される分圧回路４２の一方の端点と接続点Ｐ4との間には直列に接続された４個の抵抗ｒが存在し、電圧Ｖ8が印加される分圧回路４２の他方の端点と接続点Ｐ4との間にも直列に接続された４個の抵抗ｒが存在するからである。
The voltage at the connection point P4 of the
このようにして、出力回路３３は、１０進法表記で値４を有するデジタルデータに対して、電圧（４Ｖ0＋４Ｖ8）／８（＝（Ｖ0＋Ｖ8）／２）を出力する。
In this way, the
なお、論理回路４１は、表１および表２に規定される動作を実現するものであれば、どのような構造を有するものでもかまわない。例えば、論理回路４１は、論理積、論理和などの論理素子の組み合わせによって実現されてもよく、リードオンリーメモリ（ＲＯＭ）によって実現されてもよい。論理回路４２についても同様である。
The
以下、本発明を実際の駆動器に適用する場合に考慮すべき事項について説明する。 Hereinafter, matters to be considered when the present invention is applied to an actual driver will be described.
本発明を実際の駆動器に適用する場合に考慮すべき第１の事項は、出力回路３３における、アナログスイッチのオン抵抗ｒONの値と分圧回路４２における抵抗ｒの値との関係である。
The first matter to be considered when the present invention is applied to an actual driver is the relationship between the value of the on-resistance rON of the analog switch and the value of the resistance r in the
図６は、アナログスイッチＡＳＷ0とＡＳＷ8’がオン状態である場合における分圧回路４２の等価回路を示す。分圧回路４２の一端には電圧Ｖ0が印加され、分圧回路４２の他端には電圧Ｖ8が印加される。
FIG. 6 shows an equivalent circuit of the
図６において、ｒONは、アナログスイッチのオン抵抗を示す。このように、分圧回路４２に含まれる８個の抵抗ｒの両端にオン抵抗ｒONがさらに追加された形となる。その結果、分圧回路４２の接続点Ｐ0〜Ｐ7における電圧は、分圧回路４２の両端に印加される電圧を８等分することにより得られる電圧と等しくならない。
In FIG. 6, rON represents the on-resistance of the analog switch. As described above, the ON resistance rON is further added to both ends of the eight resistances r included in the
このような偏差をできるだけ小さくするためには、オン抵抗ｒONを抵抗ｒに比べてできるだけ小さくすることが好ましい。ただし、オン抵抗ｒONを抵抗ｒに比べて大幅に小さくすること（例えば、１／１０以下にすること）はチップ寸法を大きくするという欠点を引き起こす。 In order to make such a deviation as small as possible, it is preferable to make the on-resistance rON as small as possible compared to the resistance r. However, making the on-resistance rON much smaller than the resistance r (for example, 1/10 or less) causes a disadvantage of increasing the chip size.
図７は、このような観点から改良された分圧回路５２を含む出力回路３３’の構成を示す。
FIG. 7 shows a configuration of an
分圧回路５２は、直列に接続された８個の抵抗を含む。その８個の抵抗のうち両端の２個の抵抗ｒ’の値はｒ’であり、その他の抵抗ｒの値ｒと異なっている。値ｒ’は、ｒON＋ｒ’＝ｒという式を満たすように設計される。
The
図８は、アナログスイッチＡＳＷ0とＡＳＷ8’がオン状態である場合における分圧回路５２の等価回路を示す。ｒON＋ｒ’＝ｒであることから、分圧回路５２の接続点Ｐ0〜Ｐ7における電圧は、分圧回路５２の両端に印加される電圧を８等分することにより得られる電圧と等しくなる。
FIG. 8 shows an equivalent circuit of the
この場合、分圧回路５２の接続点Ｐ0における電圧は使用されない。オン抵抗ｒONによる電圧降下（または電圧上昇）により、分圧回路５２の一方の端点に印加される電圧Ｖ0と接続点Ｐ0の電圧とは等しくならないからである。例えば、ｒON＝ｒ’である場合には、接続点Ｐ0の電圧は、（１５Ｖ0＋Ｖ8）／１６となってしまう。
In this case, the voltage at the connection point P0 of the
論理回路５１は、デジタルデータの下位３ビットの値がすべて”０”である場合には、上位５ビットの値にかかわらず、制御信号Ｓ8’、Ｓ16’、Ｓ24’・・・、Ｓ256’をすべて非能動とする。その結果、アナログスイッチＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’はすべてオフ状態とされる。これにより、論理回路５１からアナログスイッチＡＳＷ8i、分圧回路５２、アナログスイッチＡＳＷ8i’を介して論理回路５１に至る電流ループ（あるいは、その逆方向の電流ループ）が遮断される。
When the values of the lower 3 bits of the digital data are all “0”, the
論理回路５１から出力される制御信号Ｓ8’、Ｓ16’、Ｓ24’・・・、Ｓ256’の値は、デジタルデータの下位３ビットの値がすべて”０”である場合を除いて、表２に示すとおりである。
The values of the control signals S8 ′, S16 ′, S24 ′,..., S256 ′ output from the
論理回路５１から出力される制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248の値は、デジタルデータの下位３ビットの値がすべて”０”であるか否かにかかわらず、表１に示すとおりである。
The values of the control signals S0, S8, S16,..., S248 output from the
このような論理回路５１の制御は、表１および表２に示す論理表に、デジタルデータの下位３ビットの値がすべて”０”である場合の論理を追加することにより実現することができる。
Such control of the
論理回路５３は、デジタルデータの下位３ビットの値がすべて”０”である場合には、制御信号ｔ1〜ｔ7のうちのいずれか１つを能動とする。デジタルデータの下位３ビットの値がすべて”０”である場合に能動となる制御信号は、制御信号ｔ1〜ｔ7のうちのいずれであってもよい。分圧回路５２の接続点Ｐ1〜Ｐ7における電圧は、いずれも、分圧回路５２の一方の端点に印加される電圧と等しくなるからである。
The
デジタルデータの下位３ビットの値がすべて”０”である場合には、上述したように、論理回路５１から分圧回路５２を経て論理回路５１に至る電流ループが遮断される。オン抵抗ｒONと抵抗ｒ’と抵抗ｒには電流が流れないため、それらの抵抗による電圧降下（または電圧上昇）が生じない。従って、分圧回路５２の接続点Ｐ1〜Ｐ7における電圧は、いずれも、分圧回路５２の一方の端点に印加される電圧と等しくなる。
When the values of the lower 3 bits of the digital data are all “0”, the current loop from the
表４は、論理回路５３に入力されるデジタルデータの下位ビットＤ2〜Ｄ0の値と論理回路５３から出力される制御信号ｔ1〜ｔ7の値との間の関係を規定する論理表である。
Table 4 is a logic table that defines the relationship between the values of the lower bits D2 to D0 of the digital data input to the
このように、改良された分圧回路５２を含む出力回路３３’では、アナログスイッチＡＳＷ0が不要となる。従って、出力回路３３’は、図５に示される出力回路３３に比較して、アナログスイッチの数を削減することができるという利点がある。また、デジタルデータの下位３ビットの値がすべて”０”である場合に電圧変動をゼロにすることができるという利点もある。一方、出力回路３３’は、図５に示される出力回路３３に比較して、論理回路５１が僅かながら複雑になるため論理ゲートの数が増加するという欠点がある。これらの利点と欠点とを比較考量して、出力回路３３の代わりに出力回路３３’を採用するか否かを決定すればよい。
Thus, in the
本発明を実際の駆動器に適用する場合に考慮すべき第２の事項は、分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7からインピーダンス変換器４４に分岐する電流の大きさである。
The second matter to be considered when the present invention is applied to an actual driver is the magnitude of the current that branches from the connection points P1, P2,..., P7 of the
アナログスイッチＡＳＷｔ0〜ＡＳＷｔ7のうちのいずれか１つがオン状態となった直後の過渡状態においては、分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7からインピーダンス変換器４４に分岐する電流が僅かながら流れる。アナログスイッチの入力容量とインピーダンス変換器４４の入力容量とを充電するための電荷が供給されるからである。
In a transient state immediately after any one of the analog switches ASWt0 to ASWt7 is turned on, a current branched from the connection points P1, P2,..., P7 of the
しかし、定常状態に達した後は、アナログスイッチの構造に依存してそのアナログスイッチの内部で発生する漏洩電流と、インピーダンス変換器４４の入力インピーダンスと漏洩電流とに基づく電流とが流れるにすぎない。これらの電流は分圧回路４２内の抵抗ｒを流れる電流に比べて一般に桁違いに小さい。
However, after reaching the steady state, depending on the structure of the analog switch, a leakage current generated inside the analog switch and a current based on the input impedance and the leakage current of the
従って、分圧回路４２内の抵抗ｒの値は、上述した漏洩電流が実質的に無視できるように決定されることが好ましい。例えば、そのような抵抗ｒの値は、１．２５Ｍオームである。しかし、抵抗ｒの値は、本発明にとって本質的ではない。抵抗ｒの値は、１．２５Ｍオームに限定されない。半導体の設計、製造技術は猛烈な勢いで進歩しつつある。従って、現在の技術を前提にして抵抗ｒの値に制約を与えることは無意味である。
Therefore, the value of the resistance r in the
一般に、抵抗が存在する回路に電流が流れれば、電圧降下（または電圧上昇）が生じる。従って、駆動器を実際に設計するに当たっては、電流が流れる回路と、電流が流れない回路とを明確に区別する必要がある。さらに、電流が流れる回路については、電圧降下（または電圧上昇）の影響を必要に応じて考慮する必要がある。 Generally, when a current flows through a circuit in which a resistor exists, a voltage drop (or voltage rise) occurs. Therefore, in actually designing the driver, it is necessary to clearly distinguish between a circuit through which a current flows and a circuit through which no current flows. Furthermore, for a circuit through which a current flows, it is necessary to consider the influence of a voltage drop (or voltage rise) as necessary.
本発明を実際の駆動器に適用する場合に考慮すべき第３の事項は、分割回路１０における抵抗Ｒの値と出力回路３３における抵抗ｒの値との比である。
A third matter to be considered when the present invention is applied to an actual driver is the ratio between the value of the resistor R in the dividing
図９は、駆動回路２０−１〜２０−ｎのすべてが分圧回路１０から出力される電圧Ｖ0と電圧Ｖ8とをさらに分圧することによって得られる電圧を出力する場合における駆動器１の等価回路を示す。
FIG. 9 shows an equivalent circuit of the
図９において、Ｒは分圧回路１０における抵抗、ｒは分圧回路４２における抵抗、ｒ１は分圧回路１０から駆動回路２０−１に含まれる分圧回路４２までの線路の抵抗、Δｒは駆動回路２０−１〜２０−ｎに含まれる各分圧回路４２間の線路の抵抗を示す。ここで、抵抗ｒ１の値と抵抗Δｒの値は、抵抗ｒの値と抵抗Ｒの値に比較すると遥かに小さい。従って、分圧回路１０の接続点ＰV8から分岐する電流を考える場合には、抵抗ｒ１の値と抵抗Δｒの値は無視してよい。電圧Ｖ0＞電圧Ｖ8である場合には、分圧回路１０の接続点ＰV8に電流が流入し、電圧Ｖ0＜電圧Ｖ8である場合には、分圧回路の接続点ＰV8から電流が流出する。
In FIG. 9, R is the resistance in the
抵抗ｒ１の値と抵抗Δｒの値を無視した場合には、図９に示す等価回路は、図１０に示す回路に変形される。ｎ個の抵抗配列が並列に接続されているからである。ｎ個の抵抗配列のそれぞれは、直列に接続された８個の抵抗ｒを含んでいる。 When the value of the resistor r1 and the value of the resistor Δr are ignored, the equivalent circuit shown in FIG. 9 is transformed into the circuit shown in FIG. This is because n resistor arrays are connected in parallel. Each of the n resistor arrays includes eight resistors r connected in series.
なお、駆動器１に複数の分圧回路を設けることにより、１つの分圧回路が負担する１出力対応の駆動回路の数を減らすこともできる。この場合には、ｎの代わりにＮを用いればよい。ここで、Ｎは、分圧回路１０によって分圧された電圧が供給される駆動回路の数であり、Ｎ≦ｎである。以降の説明では、ｎ＝Ｎであると仮定する。
In addition, by providing the
図１０に示される回路から、Ｒ＞＞８ｒ／ｎ、すなわち、ｎＲ／８ｒ＞＞１（比ｎＲ／８ｒが１より十分に大きい）が成立するように抵抗Ｒの値と抵抗ｒの値とを決めれば、分圧回路１０の各接続点から分岐する電流による電圧変動は実質的に無視できることがわかる。比ｎＲ／８ｒが１に近づくにつれて分圧回路１０によって分圧される電圧に生じる偏差が大きくなる。ここで、「駆動回路２０−１〜２０−ｎのすべてが分圧回路１０から出力される電圧Ｖ0と電圧Ｖ8とをさらに分圧することによって得られる電圧を出力する」という条件は、分圧回路１０の各接続点から分岐する電流が最大になる条件であることに留意されたい。
From the circuit shown in FIG. 10, the values of the resistance R and the resistance r are set so that R >> 8r / n, that is, nR / 8r >> 1 (ratio nR / 8r is sufficiently larger than 1). , It can be seen that the voltage fluctuation due to the current branched from each connection point of the
ｒ＝１．２５Ｍオーム、かつ、ｎ＝１００であると仮定する。この場合、Ｒ＝１Ｋオームならば比ｎＲ／８ｒ＝１００となるから、比ｎＲ／８ｒ＞＞１が成立する。従って、分圧回路１０の各接続点から分岐する電流による電圧変動は無視できる。実際には、比ｎＲ／８ｒが１００であることが必要とされることは少ない。しかし、比ｎＲ／８ｒは１０程度より大きいことが望ましい。
Assume r = 1.25 M ohms and n = 100. In this case, if R = 1K ohms, the ratio nR / 8r = 100, and the ratio nR / 8r >> 1 is established. Therefore, the voltage fluctuation due to the current branched from each connection point of the
本発明を実際の駆動器に適用する場合に考慮すべき第４の事項は、分圧回路１０から駆動回路２０−１〜２０−ｎのそれぞれに至るまでの線路の抵抗による影響である。
A fourth matter to be considered when the present invention is applied to an actual driver is the influence of line resistance from the
ｒ＝１．２５Ｍオーム、｜Ｖ0−Ｖ8｜が０．１Ｖ、ｎ＝１００であると仮定する。この場合、線路を流れる最大電流は０．１／（１０Ｍ／１００）＝１０-6Ａとなる。線路の抵抗に基づく出力偏差を０．０１Ｖ以内にとどめたい場合には、線路の抵抗は、０．０１／１０-6＝１０4Ωを越えないように決定される。 なお、上述した最大電流が実際に流れるのは、分圧回路１０から駆動回路２０−１に至る線路部分（図９のｒ１の抵抗部分）のみであり、それ以降の線路は、各駆動回路に分岐する電流分だけ、次第に減少していく。従って、実際の線路の抵抗の条件は、上述した条件より若干緩くても良い。しかし、上述した条件の下で線路の抵抗を計算することは、線路の抵抗を見積もる上で非常に有効である。
Assume that r = 1.25 Mohm, | V0−V8 | is 0.1 V, and n = 100. In this case, the maximum current flowing through the line is 0.1 / (10 M / 100) = 10 −6 A. When it is desired to keep the output deviation based on the resistance of the line within 0.01V, the resistance of the line is determined not to exceed 0.01/10@-6 = 10 @ 4 .OMEGA. Note that the maximum current described above actually flows only in the line portion (the resistance portion r1 in FIG. 9) from the
（実施の形態２）
図１１は、出力回路３３の他の構成を示す。図１１において、図５に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
(Embodiment 2)
FIG. 11 shows another configuration of the
図１１に示される例では、デジタルデータの上位５ビットの値に応じて選択された電圧は、インピーダンス変換器６１および６２を介して分圧回路４２に入力されている。インピーダンス変換器６１および６２の入力インピーダンスは十分に大きく、出力インピーダンスは選択される電圧の開放状態での電圧差と分圧回路４２における抵抗ｒとによって決定される電流を十分に流せるだけ小さい。
In the example shown in FIG. 11, the voltage selected according to the value of the upper 5 bits of the digital data is input to the
例えば、抵抗ｒの値が１．２５ＫΩであり、かつ、選択される電圧の電位差が０．１Ｖであると仮定する。この場合、分圧回路４２において直列に接続された抵抗ｒを流れる電流は、０．１／（１．２５×８）＝０．０１ｍＡとなる。インピーダンス変換器６１および６２の出力インピーダンスは０．０１ｍＡの電流を出力しても実質的に電圧変動が生じないほど十分に小さい。例えば、出力インピーダンスが１００Ωであれば、電圧変動は１ｍＶ以下となる。電圧変動が１ｍＶ以下であることは、一般には、十分に無視できる範囲内である。
For example, it is assumed that the value of the resistance r is 1.25 KΩ and the potential difference between the selected voltages is 0.1V. In this case, the current flowing through the resistor r connected in series in the
インピーダンス変換器６１および６２の出力インピーダンスは、正方向の電流と負方向の電流の両方について定義されている。すなわち、インピーダンス変換器６１および６２の出力側は、この例の場合では、０．０１ｍＡの電流を１ｍＶ以下の電圧変動で、流し出すことも流し込むことも可能なように構成されている。 インピーダンス変換器６１および６２の入力インピーダンスの大きさは、流れ込む電流が十分に小さく、すべての出力回路の対応するインピーダンス変換器に流れ込む電流の総量が、線路に与える電圧降下（または電圧上昇）および分圧回路１０の接続点に与える分岐電流の影響が無視できる値となるほど十分に大きい。なお、その値の考察は、先の例で説明した考察と本質的に同様に行なえるので省略する。
The output impedances of the
インピーダンス変換回路６１の出力端の電圧がインピーダンス変換回路６２の出力端の電圧より大きい場合には、インピーダンス変換回路６１から０．０１ｍＡの電流が流れ出し、分圧回路４２を通ってインピーダンス変換回路６２に流れ込む。インピーダンス変換回路６１とインピーダンス変換回路６２との間の電圧差は分圧回路４２によって分圧される。分圧回路４２における点Ｐ0〜Ｐ7における電圧のうち論理回路４３によって選択された電圧がインピーダンス変換器４４を介して出力される。
When the voltage at the output terminal of the
なお、分圧回路４２を流れる電流は、インピーダンス変換回路６１および６２のうち電圧の高い方から低い方へ流れるのであり、以上に説明した同等の機能を結果的に実現できれば、インピーダンス変換回路６１および６２はいかなる形態の能動素子であってもよい。実施の形態２の優れている点は、分圧回路４２における抵抗ｒの値を比較的自由に決めることができる点である。
The current flowing through the
分圧回路４２における抵抗ｒの値のばらつきは、分圧される電圧の偏差を発生させる。従って、駆動器を量産するプロセス等の設備によってその精度と抵抗値との間に相関がある。この値を無理に大きく設計すると、量産設備によっては分圧回路４２における抵抗ｒの値のばらつきが大きくなってしまう。実施の形態２では、このようなことに比較的拘束されずに駆動器を設計することができる。
Variation in the value of the resistance r in the
ただし、インピーダンス変換回路６１および６２を設けることは、インピーダンス変換回路６１および６２を設けないことに比べて必ずしも有利であるとは限らない。インピーダンス変換回路６１および６２を設けることは、設計上または量産上の追加的な負担を生むこともあるからである。駆動器の仕様、量産する工場設備や特性の測定設備などの条件に応じて、インピーダンス変換器６１および６２を設けるか否かを決定すればよい。
However, providing the
（実施の形態３）
図１２は、出力回路３３の他の構成を示す。図１２において、図１１に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
(Embodiment 3)
FIG. 12 shows another configuration of the
図１２に示される出力回路３３は、図１１に示される出力回路３３に比較して、インピーダンス変換器４４が省略されている点で異なっている。さらに、インピーダンス変換器７１および７２の出力特性としては、負荷である表示体のデータ線を充電（放電）するに十分なほど出力電流容量が大きくなっている。ただし、インピーダンス変換器７１および７２の出力インピーダンス自体は、実施の形態２で説明した条件と変わることはない。すなわち、出力インピーダンスを不必要に小さくする必要はない。
The
図１３は、データ線の等価回路を示す。このような等価回路によって表される負荷に電圧を印加した場合、十分に時間が経過した後は、駆動器からはもはや電流は流れなくなる。その負荷の容量に十分に電荷が充電されることにより、系が定常状態となるからである。 FIG. 13 shows an equivalent circuit of data lines. When a voltage is applied to a load represented by such an equivalent circuit, no current flows from the driver after a sufficient time has elapsed. This is because the system is brought into a steady state by sufficiently charging the load capacity.
例えば、図１２において、論理回路４３から出力される制御信号ｔ2が能動となり、対応するアナログスイッチＡＳＷｔ2がオン状態となっている場合を考える。この場合、分圧回路４２における接続点Ｐt2の電圧と図１３の点Ｐの電圧が等しくなったところで系は定常状態となり、分圧回路４２における接続点Ｐt2から出力側に分岐する電流はもはや実質的に０となる。従って、分圧回路４２における接続点Ｐt2の電圧（すなわち、負荷の電圧）は、分圧回路４２によって正確に分圧された電圧となる。
For example, consider the case in FIG. 12 where the control signal t2 output from the
インピーダンス変換器７１および７２は、所定の期間内で、負荷を十分に充電するだけの電荷を供給する能力を有していることが必要とされる。所定の期間とは、例えば、１出力期間（一般に、駆動器が１つのデータに対する値を出力する期間）である。
The
過渡状態においては、インピーダンス変換器７１および７２が電圧変動を起こしてもかまわない。重要なことは、インピーダンス変換器７１および７２が所定の期間内に系を定常状態に達せしむるだけの電荷供給能力（吸収能力）を有していること、系が定常状態に達した段階で実施の形態２において説明したのと同様の条件が成立し、出力電圧の変動が極小となることである。
In the transient state, the
（実施の形態４）
図１４は、出力回路３３の他の構成を示す。図１４において、図５に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
(Embodiment 4)
FIG. 14 shows another configuration of the
図１４に示される例では、分圧回路８２は、直列に接続された抵抗ｒの代わりに、直列に接続された容量ｃを含んでいる。分圧回路８２の両端に印加される電圧に従って分圧回路８２の各容量ｃの電荷が安定状態になった後は、漏れ電流を除いて、電流が分圧回路８２を流れることはない。その結果、分圧回路８２が直列に接続された抵抗ｒを含んでいる場合のように、電流が流れることによる電圧変動は発生しない。ただし、アナログスイッチの入力容量成分などの各部の容量が電荷を分散させ電圧変動の原因となるので、設計にあたってその注意は必要である。
In the example shown in FIG. 14, the
また、分圧回路１０を直列に接続された抵抗Ｒによって構成する代わりに、直列に接続された容量Ｃによって構成することも可能である。なお、分圧回路１０に容量を用いる場合の容量値の関係は、上述した抵抗を用いる場合と同様の考察により決定することができる。
Further, instead of configuring the
分圧回路に容量を用いる場合の有利な点は、分圧回路に抵抗を用いる場合に流れる貫通電流が流れないことである。しかし、階調電圧の波形が矩形である場合には、容量が充放電されることになる。 An advantage of using a capacitor in the voltage dividing circuit is that no through current flows when a resistor is used in the voltage dividing circuit. However, when the waveform of the gradation voltage is rectangular, the capacity is charged / discharged.
従って、容量と抵抗のどちらを用いる方が有利であるかは、充放電のための消費電力の増大と、貫通電流が流れないことによる消費電力の削減との差し引きにより評価される。 Therefore, whether it is more advantageous to use a capacitor or a resistor is evaluated by subtraction between an increase in power consumption for charging / discharging and a reduction in power consumption due to no through current flowing.
なお、以上の説明では、能動行列型液晶表示装置を駆動することを前提として説明を行ったが、本発明自体は必ずしも能動行列型液晶表示装置の駆動回路に限定されるものではない。画素に印加する電圧をデータに対応して変化させることで階調表示を行う全ての表示装置に対して本発明が有効であることは言うまでもない。 In the above description, the description has been made on the assumption that the active matrix type liquid crystal display device is driven. However, the present invention itself is not necessarily limited to the driving circuit of the active matrix type liquid crystal display device. It goes without saying that the present invention is effective for all display devices that perform gradation display by changing the voltage applied to the pixel in accordance with the data.
１ 駆動器
１０ 分圧回路
１１ インピーダンス変換器
２０−１〜２０−ｎ 駆動回路
３１ 標本化記憶部
３２ 保持記憶部
３３ 出力回路
４１ 論理回路
４２ 分圧回路
４３ 論理回路
４４ インピーダンス変換器
５１ 論理回路
５２ 分圧回路
５３ 論理回路
５４ インピーダンス変換器
６１、６２ インピーダンス変換器
７１、７２ インピーダンス変換器
８２ 分圧回路
DESCRIPTION OF
Claims (4)
外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、
該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、
該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、
該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、
該第１電圧を受け取る第１インピーダンス変換器と、
該第２電圧を受け取る第２インピーダンス変換器と、を備えており、
該第２分圧回路は、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力とを分圧することにより、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力との間に該複数の第２補間電圧を生成し、該第１インピーダンス変換器および該第２インピーダンス変換器が１出力期間内で第２選択回路の出力負荷の電圧値を定常状態に到達させる能力を有することを特徴とする駆動回路。 A driving circuit for a display device that displays a plurality of gradations according to digital data including a first bit portion and a second bit portion,
A first voltage dividing circuit that generates a plurality of first interpolation voltages between the plurality of gradation voltages by dividing a plurality of gradation voltages applied from the outside;
A first voltage for selecting a first voltage and a second voltage different from the first voltage from the plurality of gradation voltages and the plurality of first interpolation voltages according to the first bit portion of the digital data. A selection circuit;
A second voltage dividing circuit that generates a plurality of second interpolation voltages between the first voltage and the second voltage by dividing the first voltage and the second voltage;
A second selection circuit for selecting at least one of the first voltage, the second voltage, and the plurality of second interpolation voltages according to the second bit portion of the digital data;
A first impedance converter for receiving the first voltage;
A second impedance converter for receiving the second voltage,
The second voltage dividing circuit divides the output of the first impedance converter and the output of the second impedance converter, thereby providing an output of the first impedance converter and an output of the second impedance converter. The plurality of second interpolation voltages are generated during the period, and the first impedance converter and the second impedance converter allow the voltage value of the output load of the second selection circuit to reach a steady state within one output period. A drive circuit comprising:
外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、
該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、
該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、
該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、を備えており、
該第１選択回路の該第１電圧と該第２電圧とを選択する場合の抵抗値が、該第２分圧回路の該第２補間電圧を生成するための抵抗値に含まれることを特徴とする駆動回路。 A driving circuit for a display device that displays a plurality of gradations according to digital data including a first bit portion and a second bit portion,
A first voltage dividing circuit that generates a plurality of first interpolation voltages between the plurality of gradation voltages by dividing a plurality of gradation voltages applied from the outside;
A first voltage for selecting a first voltage and a second voltage different from the first voltage from the plurality of gradation voltages and the plurality of first interpolation voltages according to the first bit portion of the digital data. A selection circuit;
A second voltage dividing circuit that generates a plurality of second interpolation voltages between the first voltage and the second voltage by dividing the first voltage and the second voltage;
A second selection circuit that selects at least one of the first voltage, the second voltage, and the plurality of second interpolation voltages in accordance with the second bit portion of the digital data. And
The resistance value when the first selection circuit selects the first voltage and the second voltage is included in the resistance value for generating the second interpolation voltage of the second voltage dividing circuit. Drive circuit.
前記第１選択回路の前記第１電圧と前記第２電圧とを選択する場合の抵抗値ｒＯＮと、前記第２分圧回路の直列接続抵抗の内の両端の２個の抵抗の抵抗値ｒ´と、それ以外の抵抗の抵抗値ｒとの関係が、ｒＯＮ＋ｒ´＝ｒであることを特徴とする、請求項２に記載の駆動回路。 The second voltage dividing circuit includes a plurality of resistors connected in series,
A resistance value rON for selecting the first voltage and the second voltage of the first selection circuit, and a resistance value r ′ of two resistances at both ends of the series connection resistance of the second voltage dividing circuit The drive circuit according to claim 2, wherein the relationship between the resistance value r and the resistance value r of other resistors is rON + r ′ = r.
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|---|---|---|---|---|
| JP2008058398A (en) * | 2006-08-29 | 2008-03-13 | Optrex Corp | Driving device of organic el display device |
| JP2012118550A (en) * | 2007-08-21 | 2012-06-21 | Silicon Works Co Ltd | Display drive device |
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2005
- 2005-03-29 JP JP2005093520A patent/JP2005258453A/en active Pending
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