JP2005252951A - Solid-state image pickup device - Google Patents
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Abstract
Description
本発明は、カメラなどに用いられるCMOSセンサ等の固体撮像素子に係り、特にX−Yアドレス型の固体撮像装置に関する。 The present invention relates to a solid-state imaging device such as a CMOS sensor used for a camera or the like, and more particularly to an XY address type solid-state imaging device.
近年、固体撮像素子はCCDに比べてその駆動パルスが大幅に簡略化することができるCMOSセンサが用いられるようになっている(例えば特許文献1参照)。図4は、一般的なCMOSセンサチップの構成を示したブロック図である。CMOSセンサチップ101は、画素アレイブロック102、垂直駆動回路103、シャッタ駆動回路104、CDS(Correlated Double Sampling)回路105、水平駆動回路106、AGC(Auto Gain Controller)回路107、A/D変換回路108、タイミングジェネレータ109、画素出力線110を有している。
In recent years, CMOS sensors whose driving pulses can be greatly simplified as compared with CCDs have been used for solid-state imaging devices (see, for example, Patent Document 1). FIG. 4 is a block diagram showing a configuration of a general CMOS sensor chip. The
画素アレイブロック102は、1つまたは複数の光電変換素子を含む画素を2次元状に配列して形成され、更に各画素からの画素出力線や各画素を駆動するための複数の信号配線で構成されている。垂直駆動回路103は、画素からの読み出し行を選択するための信号を画素アレイブロック102に供給する。シャッタ駆動回路104は垂直駆動回路103と同じ様に画素を行選択するもので、垂直駆動回路103の選択動作の間隔を調節することにより、光電変換素子への露光時間(蓄積時間)を調節することが出来る。
The
垂直駆動回路103で選択された行から読み出された信号は、1列または複数列毎に配置されたCDS回路105に入力される。CDS回路105は、各画素からリセットレベルと信号レベルを受け取り、両者の差を取ることにより、画素毎の固定パターンノイズを除去する回路である。水平駆動回路106は、CDS処理され、各列に保存されている信号を順番に選択するもので、選択された列の信号は、後段のAGC回路107に受け渡され、ここで、信号の振幅を一定のレベルにした後、A/D変換回路108でデジタル信号に変換されてセンサチップ外へ出力される。また、上記した各機能ブロックは、タイミングジェネレータ109内部で発生された信号により駆動される。
The signal read from the row selected by the
以上のブロック構成はCMOSセンサの一例であり、A/D変換回路108をチップ内部に持たないもの、各列に持つものや、CDS回路を一つだけ持つもの、CDSブロック、AGC回路等、出力系統が多数存在するもの等がある。画素アレイブロック102の各画素からCDS回路105への読み出しは、列毎に設けられた画素出力線110を介して行われる。
The above block configuration is an example of a CMOS sensor, and the output does not include the A /
図5は、単位画素の構成と、この単位画素からCDS回路105へと信号を読み出す際の駆動波形及び画素出力線の電位の様子を示した図である。図5(A)に示した単位画素201は、光電変換素子202と、光電変換素子202に蓄積された信号電荷を増幅するトランジスタ203と、この光電変換素子202の出力電圧を入力部204に読み出す転送トランジスタ206と、入力部204をリセットするリセットトランジスタ205と、読み出し行を選択してトランジスタ203を画素出力線207(図4の画素出力線110の1本に相当)に接続する選択トランジスタ208から構成される。上記画素出力線207には信号を読み出してサンプリングするためのCDS回路105と、画素出力線207に一定電流を供給するためのトランジスタ209が接続され、このトランジスタ209のゲートは、一定電位でバイアスされている。
FIG. 5 is a diagram illustrating a configuration of a unit pixel, a driving waveform when a signal is read from the unit pixel to the
図5(B)は、トランジスタ206のゲートを駆動する信号波形(転送信号)100をトランジスタ205のゲートを駆動する信号波形(リセット信号)200を、トランジスタ208のゲートを駆動する信号波形(選択信号)300を、入力部204の電位波形 (FD電位)400を、画素出力線207の電位500を示している。
FIG. 5B shows a signal waveform (transfer signal) 100 for driving the gate of the
まず、選択信号300がハイレベルになることにより、読み出し行のトランジスタ208がオンしてトランジスタ203が画素出力線207と接続される。次に、リセット信号200がハイレベルになり、トランジスタ205がオンしての入力部204が電源線210に接続され、電源電圧レベルになってリセットされる。次にリセット信号200をローレベルにすると、トランジスタ205がオフになって電源線210から切り離されるが、カップリング容量により、増幅トランジスタ203の入力部204の電位が若干落ちる。
First, when the
その後、転送信号100をハイレベルにしてトランジスタ206をオンすることにより、単位画素201の光電変換素子202に蓄積された信号電荷をトランジスタ203の入力部204に転送する。これにより信号電荷は、トランジスタ203により増幅され、トランジスタ208を介して画素出力線207に出力される。この信号電荷の転送が終わり、十分時間が経った後、選択信号300をローレベルにしてトランジスタ208をオフすることにより、画素を画素出力線207から切り離す。
Thereafter, the signal charge accumulated in the
ここで、画素出力線207の電位は、トランジスタ203の入力部204の電位変動に追従する。CDS回路105では、図5(B)の500で示した波形と点線が交差する辺りのリセットレベル、信号レベルの電位を減算することにより、画素毎の固定パターンノイズの除去を行う。このCDS回路105からの出力は上記の様に、入力部204のリセットレベルと画素205から出力される信号レベルとの差である。
ところで、チップ101の外部で測定されるCMOSセンサチップ101の出力信号は、単位画素201の出力信号がCDS回路105、AGC回路107、A/D変換回路108等の回路を通って出力される。そのため、CMOSセンサチップ101外で測定される出力信号レベルに対する画素出力は未知であり、リセットレベルと信号レベルの差にゲインが掛かった信号のみであった。したがって、通常、光電変換素子202で光から変換された電子数は、出力信号電圧と各部のゲインから計算して求められるが、CDS回路105、AGC回路107等のゲイン等が設計値からずれた場合には、上記のように直接画素出力(画素出力線207)を測定することができないため、実際の信号電荷量とは異なる計算結果になる恐れがあった。従って、この信号電荷量にもとづいて、例えば画素の階調表現がどの程度か見積もると、誤差が生じる不都合があった。
By the way, the output signal of the
本発明は前記事情に鑑み案出されたものであって、本発明の目的は、CDS回路やAGC回路及びA/D変換回路のゲイン等のばらつきの影響を受けないようにして画素の出力電位を外部に取り出すようにすることができる固体撮像装置を提供することにある。 The present invention has been devised in view of the above circumstances, and an object of the present invention is to prevent the output potential of a pixel from being affected by variations in gains of CDS circuits, AGC circuits, and A / D conversion circuits. An object of the present invention is to provide a solid-state imaging device capable of taking out the camera.
本発明は上記目的を達成するため、複数の画素をマトリックス状に配列して形成される受光面を有する固体撮像装置であって、前記各画素に含まれる光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線に接続されて、前記固体撮像装置の外部に画素出力線の信号を直接取り出す信号送出手段を具備することを特徴とする。 In order to achieve the above object, the present invention is a solid-state imaging device having a light receiving surface formed by arranging a plurality of pixels in a matrix, and the potential of the photoelectric conversion element included in each pixel or proportional to this potential The signal output means is connected to a pixel output line for transmitting the processed signal from the light receiving surface to the outside and directly takes out the signal of the pixel output line to the outside of the solid-state imaging device.
このように本発明の固体撮像装置では、画素を構成する光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線に、バッファなどの信号送出手段を接続し、このバッファを介して光電変換素子の電位又はこの電位に比例した信号(画素の出力電位に同じ)を直接固体撮像装置の外部端子に出力することにより、CDS回路やAGC回路及びA/D変換回路を通さないで光電変換素子の電位又はこの電位に比例した信号を直接チップ外部に取り出すことができる。このため、CDS回路やAGC回路及びA/D変換回路のゲインや特性のばらつきの影響を受けない光電変換素子の電位又はこの電位に比例した信号に基づいて、この光電変換素子で光から変換された電子数を精度良く計算によって求めることができ、固体撮像装置の階調具合などを正確に見積もることができる。 Thus, in the solid-state imaging device of the present invention, the signal output means such as a buffer is connected to the pixel output line that transmits the potential of the photoelectric conversion element constituting the pixel or a signal proportional to the potential to the outside from the light receiving surface, By directly outputting the potential of the photoelectric conversion element or a signal proportional to this potential (same as the output potential of the pixel) to the external terminal of the solid-state imaging device via this buffer, a CDS circuit, an AGC circuit, and an A / D conversion circuit Without passing through, the potential of the photoelectric conversion element or a signal proportional to the potential can be directly taken out of the chip. For this reason, light is converted from light by the photoelectric conversion element based on the potential of the photoelectric conversion element that is not affected by variations in the gain and characteristics of the CDS circuit, AGC circuit, and A / D conversion circuit, or a signal proportional to the potential. Thus, the number of electrons can be obtained with high accuracy and the gradation of the solid-state imaging device can be accurately estimated.
本発明によれば、画素を構成する光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線からバッファを介して前記光電変換素子の電位又はこの電位に比例した信号を固体撮像装置の外部端子に直接出力することにより、CDS回路やAGC回路及びA/D変換回路のゲイン等のばらつきの影響を受けないようにして画素のリセットレベル、出力レベルの電位を外部に取り出すようにすることができるため、前記直接外部に取り出された前記光電変換素子の電位又はこの電位に比例した信号に基づいて、光電変換素子で光から変換された電子数を精度良く求めることができ、固体撮像装置の階調具合などを正確に見積もることができる。
また、左右、中央それぞれの列(又は行)の画素出力線の電位を前記バッファを介して外部に取り出すようにしておけば、左右、中央それぞれの列の画素から出力されるリセットレベル、出力レベルの信号レベルを測定して比較できるため、シェーディングの原因調査を容易に行うことができると共に、後段の信号処理でシェーディングに対する補正をかける際の正確な情報を得ることができ、精度の高い補正を行うことができる。
また、前記バッファを介して外部に取り出された前記光電変換素子の電位又はこの電位に比例した信号を用いて、画素の特性や不具合など様々な解析を精度よく且つ容易に行うことができ、不具合時の対応、量産時のテストなどを迅速に行うことができる。
According to the present invention, the potential of the photoelectric conversion element constituting the pixel or the signal proportional to the potential is transmitted from the pixel output line to the outside from the light receiving surface via the buffer, and is proportional to the potential of the photoelectric conversion element or the potential. By directly outputting the signal to the external terminal of the solid-state imaging device, the pixel reset level and output level potential are externally controlled without being affected by variations in the gain of the CDS circuit, AGC circuit, and A / D conversion circuit. Therefore, the number of electrons converted from light by the photoelectric conversion element can be accurately obtained based on the potential of the photoelectric conversion element directly taken out to the outside or a signal proportional to the potential. It is possible to accurately estimate the gradation level of the solid-state imaging device.
If the potentials of the pixel output lines in the left and right and center columns (or rows) are extracted to the outside via the buffer, the reset level and output level output from the pixels in the left and right and center columns respectively. The signal level can be measured and compared, making it easy to investigate the cause of shading and to obtain accurate information for correcting shading in the subsequent signal processing. It can be carried out.
In addition, using the potential of the photoelectric conversion element taken out through the buffer or a signal proportional to the potential, various analyzes such as pixel characteristics and defects can be accurately and easily performed. It is possible to quickly respond to time and test during mass production.
CDS回路やAGC回路及びA/D変換回路のゲイン等のばらつきの影響を受けないようにして画素の出力電位を外部に取り出すようにする目的を、画素を構成する光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線からバッファなどの信号送出手段を介してチップ外部に直接取り出すことによって実現した。 For the purpose of taking out the output potential of the pixel outside without being affected by variations in the gain of the CDS circuit, AGC circuit and A / D conversion circuit, the potential of the photoelectric conversion element constituting the pixel or this potential is used. This is realized by directly taking out a signal proportional to the signal from the pixel output line that transmits the signal from the light receiving surface to the outside of the chip through a signal transmission means such as a buffer.
図1は、本発明の第1の実施の形態に係る固体撮像装置の構成を示したブロック図である。固体撮像装置(CMOSセンサチップ)401は、画素アレイブロック402、垂直駆動回路403、シャッタ駆動回路404、CDS回路405、水平駆動回路406、AGC回路407、A/D変換回路408、タイミングジェネレータ409、画素出力線410、バッファ411を有している。尚、このバッファ411の出力側は固体撮像装置401の筐体に植設されている出力端子(図示せず)に接続されている。
FIG. 1 is a block diagram showing the configuration of the solid-state imaging device according to the first embodiment of the present invention. A solid-state imaging device (CMOS sensor chip) 401 includes a
次に本実施の形態の動作について説明する。垂直駆動回路403で選択された行の画素アレイブロック402の画素から読み出された信号は、1列または複数列毎に配置されたCDS回路405に画素出力線410を通して入力される。画素から読み出された信号はCDS回路405により画素毎の固定パターンノイズが除去される。水平駆動回路406は、CDS回路405によりCDS処理され、各列に保存されている信号を順番に選択するもので、選択された列の信号がAGC回路407に入力されて所定のレベルになった後、A/D変換回路408でデジタル信号に変換されてセンサチップ外へ出力される。
Next, the operation of the present embodiment will be described. Signals read from the pixels of the
ここで、本実施の形態では図中右端の列の画素出力線410はボルテージフォロア等バッファ411に接続され、このバッファ411を通して、画素出力線410上の画素から読み出された信号がチップ外に出力される。この読み出された信号は図2に示すように単位画素301を構成する光電変換素子302の出力電圧をトランジスタ303で増幅し、トランジスタ308を通して画素出力線307(図1の画素出力線410の1本に相当する)上に出力された電圧になる。
Here, in the present embodiment, the pixel output line 410 in the rightmost column in the drawing is connected to a
まず、リセット信号200を一定時間ハイレベルにしてトランジスタ305をオンし、オフして入力部304をリセットレベルにする。その後、転送信号100を一定時間ハイレベルにしてトランジスタ306をオンした後、オフして十分な時間が経つと、入力部304が光電変換素子302の出力電圧に対応した信号レベルになる。この一連の画素駆動により変化する、入力部304の電位は、バッファ411を介して、CMOSセンサチップ401外に取り出す事が出来る。
First, the
本実施の形態によれば、単位画素301からの画素出力線307(図1の画素出力線410の1本に相当する)の電位をバッファ411を介して直接チップ外部で測定できるため、CDS回路405、AGC回路407、A/D変換回路408のゲインや特性のばらつきの影響を受けずに、画素出力線307の電位レベルを測定することができる。これにより、単位画素301の信号レベル(光電変換素子302の出力電位)の真値を従来よりも確実且つ信頼性高く測定することができるようになり、この測定値より光電変換素子302で光を電子に変換する時の電子数を精度良く算出することができ、この電子数からこの固体撮像装置の階調を精度よく見積もることができる。
According to the present embodiment, since the potential of the pixel output line 307 (corresponding to one of the pixel output lines 410 in FIG. 1) from the unit pixel 301 can be directly measured outside the chip via the
また、画素出力線410の電位レベル、例えばリセットレベルや信号レベルを直接測定することができるため、固体撮像装置の不具合時の対応、量産時のテストを迅速に行うことができる。また、バッファ411の出力信号とCDS回路405、AGC回路407、A/D変換回路408を経てCMOSセンサチップ401外部に出力された信号とを比べることにより、CDS回路405,AGC回路407,A/D変換回路408の動作についてもチェックすることができる。
Further, since the potential level of the pixel output line 410, for example, the reset level and the signal level can be directly measured, it is possible to quickly deal with a failure of the solid-state imaging device and a test at the time of mass production. Further, by comparing the output signal of the
なお、画素アレイブロック402はマトリックス状に配列された複数の画素を有しているが、列方向に配列された複数の画素からの出力信号を画素アレイブロック402の外部に伝送するように列毎に画素出力線410が配線される場合と、行方向に配列された複数の画素からの出力信号を画素アレイブロック402の外部に伝送するように行毎に画素出力線410が配線される場合とがあるが、バッファ411はこれら複数の画素出力線のいずれかひとつに接続されていれば良い。
Note that the
図3は、本発明の第2の実施の形態に係る固体撮像装置の構成を示したブロック図である。本実施の形態の固体撮像装置(CMOSセンサチップ)501は、画素アレイブロック502の画素出力線511の右端、左端及び中央列の画素出力線に接続される3個のバッファ512、513、514を備え、3本の画素出力線の電位をチップ外に取り出す構成である。他の構成は図1に示した第1の実施の形態と同様で、同様の動作を行う。
FIG. 3 is a block diagram showing a configuration of a solid-state imaging device according to the second embodiment of the present invention. The solid-state imaging device (CMOS sensor chip) 501 of this embodiment includes three
ここで、固体撮像装置501の画素数が上がり、画素アレイブロック502の規模が大きくなると、一様な光を照射したにも拘わらず、画素アレイブロック502の左右、中央付近の画素列でそれぞれ出力が異なる現象が生じることがあり、このような現象をシェーディングと称している。シェーディングは、光学的にも電気的にも起こりうる現象で、従来の固体撮像装置の構成ではその原因調査は困難である。
Here, when the number of pixels of the solid-state imaging device 501 increases and the scale of the
本実施の形態によれば、画素アレイブロック502からの左右、中央それぞれの列の画素出力線511の電位をチップ外部から直接測定できるようにしておけば、左右、中央それぞれの列の画素から出力されるリセット、信号レベルを測定して比較できるため、シェーディングの原因調査を容易に行うことができると共に、後段の信号処理でシェーディングに対する補正をかける際の情報を得ることができ、精度の高い補正を行うことができる。本実施の形態の他の効果は第1の実施の形態に示した効果と同様である。
According to the present embodiment, if the potentials of the pixel output lines 511 in the left and right and center columns from the
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。上記実施の形態では、画素出力線410の右端の画素出力線と、画素出力線510の左、右端及び中央の画素出力線からそれらの信号電位をチップ外に取り出す構成であったが、信号電位を取り出す画素出力線は上記構成に限らず、任意の1本以上の画素出力線の電位を外部に取り出しても同様の効果がある。信号電位を取り出す画素出力線(2本以上)が多いほど、例えばシェーディングに対するより多くの情報を得ることができると共に、チップに不具合があった場合の解析情報を多く取れ、補正や解析を詳細に行うことができる。しかし、信号電位を取り出す画素出力線が多くなればなるほど、バッファの数や外部出力端子の数が多くなってチップの回路規模が大きくなってしまうため、適切な数があることはいうまでもない。 In addition, this invention is not limited to the said embodiment, In the range which does not deviate from the summary, it can implement also with another various form in a concrete structure, a function, an effect | action, and an effect. In the above embodiment, the signal potential is taken out of the chip from the pixel output line at the right end of the pixel output line 410 and the pixel output lines at the left, right end, and center of the pixel output line 510. The pixel output line for taking out is not limited to the above configuration, and the same effect can be obtained by taking out the potential of any one or more pixel output lines to the outside. The more pixel output lines (two or more) from which signal potentials are extracted, the more information can be obtained for shading, for example, and more analysis information can be obtained when there is a defect in the chip, and correction and analysis are detailed. It can be carried out. However, as the number of pixel output lines from which signal potentials are extracted increases, the number of buffers and the number of external output terminals increase, which increases the circuit scale of the chip. .
301……単位画素、302……光電変換素子、303、305、306、308……トランジスタ、304……入力部、307、410、511……画素出力線、401、501……固体撮像装置(CMOSセンサチップ)、402、502……画素アレイブロック、403……垂直駆動回路、404……シャッタ駆動回路、405……CDS回路、406……水平駆動回路、407……AGC回路、408……A/D変換回路、409……タイミングジェネレータ、411、512、513、514……バッファ。
301: Unit pixel 302:
Claims (8)
前記各画素に含まれる光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線に接続されて、前記固体撮像装置の外部に画素出力線の信号を直接取り出す信号送出手段を具備する、
ことを特徴とする固体撮像装置。 A solid-state imaging device having a light receiving surface formed by arranging a plurality of pixels in a matrix,
A signal connected to a pixel output line for transmitting a potential of a photoelectric conversion element included in each pixel or a signal proportional to the potential from the light receiving surface to the outside, and directly taking out a signal of the pixel output line from the solid-state imaging device Comprising delivery means;
A solid-state imaging device.
The solid-state imaging device according to claim 1, wherein the solid-state imaging device is a CMOS sensor chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004063785A JP4453404B2 (en) | 2004-03-08 | 2004-03-08 | Solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005252951A true JP2005252951A (en) | 2005-09-15 |
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ID=35032979
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11743448B2 (en) | 2020-03-10 | 2023-08-29 | Canon Kabushiki Kaisha | Electronic device, system, and method of controlling electronic device |
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JP7471871B2 (en) | 2020-03-10 | 2024-04-22 | キヤノン株式会社 | ELECTRONIC DEVICE, SYSTEM, AND METHOD FOR CONTROLLING ELECTRONIC DEVICE |
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Publication number | Publication date |
---|---|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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