JP2005252590A - A/d converter device - Google Patents

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JP2005252590A JP2004059349A JP2004059349A JP2005252590A JP 2005252590 A JP2005252590 A JP 2005252590A JP 2004059349 A JP2004059349 A JP 2004059349A JP 2004059349 A JP2004059349 A JP 2004059349A JP 2005252590 A JP2005252590 A JP 2005252590A
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宏一 小滝
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an A/D converter device capable of precisely measuring linearity errors in an AD converter, using a small circuit scale. <P>SOLUTION: The A/D converter device 1 has the A/D converter 30 for converting a test signal AT from a ramp wave generator 10 to a digital signal, in synchronization with a clock signal CLK from a clock generator 20. In this case, an error measurement circuit 50 for measuring differential linearity errors in the AD converter 30 comprises a register 52 for observing timing, where 1 LSB of the output of the AD converter 30 is changed; a digital comparator 53; a register/a divider 54 for storing the average value of a counted value required for allowing the 1LSB of the A/D converter 30 to change; a maximum/minimum determination and register 55 for monitoring the maximum and minimum values of the counted value; and a division section 56 for dividing the maximum and minimum values of the counted value by the average value. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、クロック信号に同期してアナログ信号をデジタル信号に変換するＡＤ変換器を備えたＡＤ変換装置に関する。   The present invention relates to an AD conversion apparatus including an AD converter that converts an analog signal into a digital signal in synchronization with a clock signal.

従来より、半導体チップ上に形成されたＡＤ変換器の直線性誤差を測定するにあたり、正弦波やランプ波等のアナログ信号を入力し、そのアナログ信号の入力電位それぞれに対応して得られたＡＤ変換後のデジタルコードを、半導体チップ上に形成された出力バッファを経由してその半導体チップの外部に設けられた記憶装置に記憶し、記憶されたデジタルコードに基づいてＡＤ変換器の直線性誤差を求めるということが行なわれている（例えば、特許文献１、特許文献２参照）。
特開平１−１７４１１９号公報 特開平１０−２６８００４号公報 Conventionally, when measuring the linearity error of an AD converter formed on a semiconductor chip, an analog signal such as a sine wave or a ramp wave is input, and the AD obtained corresponding to each input potential of the analog signal The converted digital code is stored in a storage device provided outside the semiconductor chip via an output buffer formed on the semiconductor chip, and the linearity error of the AD converter based on the stored digital code (For example, refer to Patent Document 1 and Patent Document 2).
JP-A-1-174119 JP-A-10-268004

上述した従来の技術は、ＡＤ変換器の直線性誤差を測定するにあたり、ＡＤ変換後のデジタルコードを、半導体チップ上に形成された出力バッファ回路を経由して外部の記憶装置に出力するものであるため、出力バッファのスイッチング動作に伴って発生するノイズの影響を受け易く、従ってＡＤ変換器の直線性誤差を精度よく測定するのは困難である。また、半導体チップ上に、ＡＤ変換器からのデジタルコードを外部に出力するための出力端子を備える必要がある。さらに、高速分解能を有するＡＤ変換器においては、大きな記憶容量を有する記憶装置を外部に設ける必要がある。   The conventional technique described above outputs digital code after AD conversion to an external storage device via an output buffer circuit formed on a semiconductor chip when measuring the linearity error of the AD converter. For this reason, it is easily affected by noise generated by the switching operation of the output buffer, and it is difficult to accurately measure the linearity error of the AD converter. Moreover, it is necessary to provide an output terminal for outputting the digital code from the AD converter to the outside on the semiconductor chip. Furthermore, in an AD converter having a high resolution, it is necessary to provide a storage device having a large storage capacity outside.

本発明は、上記事情に鑑み、小さな回路規模でＡＤ変換器の直線性誤差を高精度に測定することができるＡＤ変換装置を提供することを目的とする。   In view of the above circumstances, an object of the present invention is to provide an AD converter capable of measuring a linearity error of an AD converter with high accuracy with a small circuit scale.

上記目的を達成する本発明のＡＤ変換装置は、クロック信号に同期してアナログ信号をデジタル信号に変換するＡＤ変換器を備えたＡＤ変換装置において、
上記ＡＤ変換器に時間的な変化が既知のアナログのテスト信号を供給するテスト信号発生器と、
上記クロック信号に同期したクロックをカウントするカウンタと、
上記ＡＤ変換器に上記テスト信号が供給されそのＡＤ変換器の出力が変化したときの上記カウンタのカウント値をモニタすることによりそのＡＤ変換器の直線性誤差を測定する誤差測定回路とを備えたことを特徴とする。 An AD converter of the present invention that achieves the above object is an AD converter including an AD converter that converts an analog signal into a digital signal in synchronization with a clock signal.
A test signal generator for supplying an analog test signal whose temporal change is known to the AD converter;
A counter for counting clocks synchronized with the clock signal;
An error measuring circuit for measuring the linearity error of the AD converter by monitoring the count value of the counter when the test signal is supplied to the AD converter and the output of the AD converter changes. It is characterized by that.

本発明のＡＤ変換装置は、ＡＤ変換器の出力が変化したときのカウント値をモニタすることによりそのＡＤ変換器の直線性誤差を測定するものであるため、従来の、ＡＤ変換後のデジタルコードを出力バッファ回路や出力端子を経由して外部の記憶装置に出力する技術と比較し、それら出力バッファ回路や出力端子は不要であり、ノイズの影響を受け難く、後述する実施形態に示すように簡単な回路構成で済む。従って、小さな回路規模でＡＤ変換器の直線性誤差を高精度に測定することができる。   Since the AD converter of the present invention measures the linearity error of the AD converter by monitoring the count value when the output of the AD converter changes, the conventional digital code after AD conversion is used. Compared with the technology that outputs to the external storage device via the output buffer circuit and the output terminal, the output buffer circuit and the output terminal are unnecessary and are not easily affected by noise, as shown in the embodiments described later. A simple circuit configuration is sufficient. Therefore, the linearity error of the AD converter can be measured with high accuracy with a small circuit scale.

ここで、本発明のＡＤ変換装置における上記テスト信号発生器が、時間的に直線的に変化するテスト信号を発生するものであり、
上記誤差測定回路が、
上記ＡＤ変換器の出力が１ＬＳＢ変化したタイミングを観測する観測部と、
上記ＡＤ変換器の出力が１ＬＳＢ変化するのに要する、上記カウンタのカウント値の平均値を記憶する平均値記憶部と、
上記ＡＤ変換器の出力が１ＬＳＢ変化したときの上記カウンタのカウント値の最大値および最小値をモニタするモニタ部と、
上記モニタ部でモニタされた最大値および最小値を上記平均値記憶部に記憶された平均値で除算することにより微分直線性誤差を求める除算部とを備えたものであることが好ましい。 Here, the test signal generator in the AD converter of the present invention generates a test signal that changes linearly with time,
The error measurement circuit is
An observation unit for observing the timing when the output of the AD converter changes by 1 LSB;
An average value storage unit for storing an average value of count values of the counter, which is required for the output of the AD converter to change by 1 LSB;
A monitor unit for monitoring the maximum value and the minimum value of the counter value when the output of the AD converter changes by 1 LSB;
It is preferable to include a division unit that obtains a differential linearity error by dividing the maximum value and the minimum value monitored by the monitor unit by the average value stored in the average value storage unit.

このようなテスト信号発生器および誤差測定回路を備えると、ＡＤ変換器の直線性誤差のうちの微分直線性誤差を、小さな回路規模で高精度に測定することができる。   When such a test signal generator and an error measurement circuit are provided, the differential linearity error among the linearity errors of the AD converter can be measured with high accuracy with a small circuit scale.

また、本発明のＡＤ変換装置における上記テスト信号発生器が、時間的に直線的に変化するテスト信号を発生するものであり、
上記誤差測定回路が、
上記ＡＤ変換器の出力が１ＬＳＢ変化したタイミングを観測する観測部と、
上記ＡＤ変換器の出力が１ＬＳＢ変化するのに要する、上記カウンタのカウント値の平均値を記憶する平均値記憶部と、
上記ＡＤ変換器の出力の変化に合わせて、その出力が１ＬＳＢ変化するタイミングにおける誤差ゼロのカウント値に相当する標準値を更新して記憶する標準値記憶部と、
上記ＡＤ変換器の出力が１ＬＳＢ変化したときの上記カウンタのカウント値と上記標準値記憶部に記憶された標準値との差分を求める減算部と、
上記減算部により求められた差分の最大値および最小値をモニタするモニタ部と、
上記モニタ部でモニタされた最大値および最小値を上記平均値記憶部に記憶された平均値で除算することにより積分直線性誤差を求める除算部とを備えたものであることも好ましい態様である。 Further, the test signal generator in the AD converter of the present invention generates a test signal that changes linearly with time,
The error measurement circuit is
An observation unit for observing the timing when the output of the AD converter changes by 1 LSB;
An average value storage unit for storing an average value of count values of the counter, which is required for the output of the AD converter to change by 1 LSB;
A standard value storage unit that updates and stores a standard value corresponding to a count value of zero error at a timing when the output changes by 1 LSB in accordance with a change in the output of the AD converter,
A subtraction unit for obtaining a difference between the count value of the counter when the output of the AD converter has changed by 1 LSB and the standard value stored in the standard value storage unit;
A monitor unit for monitoring the maximum value and the minimum value of the difference obtained by the subtraction unit;
It is also a preferred aspect that the apparatus includes a division unit that obtains an integral linearity error by dividing the maximum value and minimum value monitored by the monitor unit by the average value stored in the average value storage unit. .

このようなテスト信号発生器および誤差測定回路を備えると、ＡＤ変換器の直線性誤差のうちの積分直線性誤差を、小さな回路規模で高精度に測定することができる。   When such a test signal generator and an error measurement circuit are provided, the integral linearity error among the linearity errors of the AD converter can be measured with high accuracy with a small circuit scale.

本発明のＡＤ変換装置によれば、小さな回路規模でＡＤ変換器の直線性誤差を高精度に測定することができる。   According to the AD conversion apparatus of the present invention, the linearity error of the AD converter can be measured with high accuracy with a small circuit scale.

以下、図面を参照して本発明の実施の形態を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明のＡＤ変換装置の第１実施形態の回路構成を示すブロック図である。   FIG. 1 is a block diagram showing a circuit configuration of a first embodiment of an AD converter according to the present invention.

図１に示すＡＤ変換装置１には、時間的な変化が既知のアナログのテスト信号ＡＴを供給するランプ波発生器１０（本発明にいうテスト信号発生器の一例に相当）が備えられている。詳細には、このランプ波発生器１０は、時間的に直線的に変化するランプ波信号であるテスト信号ＡＴを発生する。   The AD converter 1 shown in FIG. 1 includes a ramp generator 10 (corresponding to an example of the test signal generator according to the present invention) that supplies an analog test signal AT whose temporal change is known. . Specifically, the ramp generator 10 generates a test signal AT that is a ramp signal that changes linearly with time.

また、ＡＤ変換装置１には、クロック信号ＣＬＫを発生するクロック発生器２０が備えられている。   In addition, the AD conversion apparatus 1 includes a clock generator 20 that generates a clock signal CLK.

さらに、ＡＤ変換装置１には、クロック端子ＣＫにクロック信号ＣＬＫが入力されるとともに入力端子ＩＮにテスト信号ＡＴが入力されて、クロック信号ＣＬＫに同期してテスト信号ＡＴをデジタル信号Ｄに変換して出力端子ＯＵＴから出力するＡＤ変換器３０が備えられている。   Further, the AD converter 1 receives the clock signal CLK at the clock terminal CK and the test signal AT at the input terminal IN, and converts the test signal AT to the digital signal D in synchronization with the clock signal CLK. An AD converter 30 for outputting from the output terminal OUT is provided.

また、ＡＤ変換装置１には、クロック端子ＣＫに入力されたクロック信号ＣＬＫに同期したクロックをカウントして出力端子ＯＵＴからカウント値を出力するカウンタ４０が備えられている。   In addition, the AD conversion apparatus 1 includes a counter 40 that counts a clock synchronized with the clock signal CLK input to the clock terminal CK and outputs a count value from the output terminal OUT.

さらに、ＡＤ変換装置１には、ＡＤ変換器３０にテスト信号ＡＴが供給されＡＤ変換器３０の出力が変化したときのカウンタ４０のカウント値をモニタすることによりＡＤ変換器３０の直線性誤差のうちの微分直線性誤差を測定する誤差測定回路５０（本発明にいう誤差測定回路の一例に相当）が備えられている。この誤差測定回路５０は、ＺＳ／ＦＳ検出器５１と、レジスタ５２と、デジタル比較器５３と、レジスタ／除算器５４と、最大／最小判断＆レジスタ５５と、除算器５６とから構成されている。   Further, the AD converter 1 monitors the linearity error of the AD converter 30 by monitoring the count value of the counter 40 when the test signal AT is supplied to the AD converter 30 and the output of the AD converter 30 changes. An error measurement circuit 50 (corresponding to an example of the error measurement circuit according to the present invention) for measuring the differential linearity error is provided. The error measurement circuit 50 includes a ZS / FS detector 51, a register 52, a digital comparator 53, a register / divider 54, a maximum / minimum judgment & register 55, and a divider 56. .

ＺＳ／ＦＳ検出器５１は、ＡＤ変換器３０から出力されるデジタル信号Ｄが表わす最初の変換コードであるゼロ・スケール（ＺＳ）コードおよび最終の変換コードであるフル・スケール（ＦＳ）コードが入力された時点で、ＺＳ検出信号およびＦＳ検出信号を出力する。これらの検出信号は、カウンタ４０のリセット端子ＲＳＴに入力されるとともに、レジスタ／除算器５４および除算器５６に入力される。   The ZS / FS detector 51 receives a zero scale (ZS) code which is the first conversion code represented by the digital signal D output from the AD converter 30 and a full scale (FS) code which is the final conversion code. At that time, the ZS detection signal and the FS detection signal are output. These detection signals are input to the reset terminal RST of the counter 40 and to the register / divider 54 and the divider 56.

レジスタ５２およびデジタル比較器５３は、本発明にいう観測部の一例に相当し、ＡＤ変換器３０の出力が１ＬＳＢ変化したタイミングを観測する。具体的には、レジスタ５２には、ＡＤ変換器３０からの前回の変換コードが格納される。デジタル比較器５３では、レジスタ５２からの前回の変換コードと今回の変換コードとが比較されて、ＡＤ変換器３０の出力が１ＬＳＢ変化したタイミングが観測され、デジタル比較器５３からその旨を示すトリガ信号が出力される。レジスタ５２は、このトリガ信号を受けて今回の変換コードを格納する。カウンタ４０は、このトリガ信号を受けて、後述する最大／最小判断＆レジスタ５５に１ＬＳＢ変化した時点におけるカウント値を入力し、その後、カウント値をリセットする。   The register 52 and the digital comparator 53 correspond to an example of an observation unit according to the present invention, and observe the timing at which the output of the AD converter 30 changes by 1 LSB. Specifically, the previous conversion code from the AD converter 30 is stored in the register 52. In the digital comparator 53, the previous conversion code from the register 52 is compared with the current conversion code, and the timing at which the output of the AD converter 30 changes by 1 LSB is observed. A signal is output. The register 52 receives this trigger signal and stores the current conversion code. Upon receiving this trigger signal, the counter 40 inputs a count value at the time when 1 LSB has changed to a maximum / minimum determination & register 55 described later, and then resets the count value.

レジスタ／除算器５４（本発明にいう平均値記憶部の一例に相当）は、ＡＤ変換器３０の出力が１ＬＳＢ変化するのに要する、カウンタ４０のカウント値の平均値を記憶する。具体的には、レジスタ／除算器５４には、予め、ＺＳ／ＦＳ検出器５１からＺＳ検出信号が出力された時点からＦＳ検出信号が出力された時点までのカウント値を階調数で除算した１ＬＳＢあたりのカウント数が保存される。   A register / divider 54 (corresponding to an example of an average value storage unit according to the present invention) stores an average value of count values of the counter 40 required for the output of the AD converter 30 to change by 1 LSB. Specifically, the register / divider 54 previously divides the count value from the time when the ZS detection signal is output from the ZS / FS detector 51 to the time when the FS detection signal is output by the number of gradations. The number of counts per LSB is stored.

最大／最小判断＆レジスタ５５（本発明にいうモニタ部の一例に相当）は、ＡＤ変換器３０の出力が１ＬＳＢ変化したときのカウンタ４０のカウント値の最大値および最小値をモニタする。即ち、最大／最小判断＆レジスタ５５は、カウンタ４０からのカウント値をデジタル比較器５３からのトリガ信号で取り込み、取り込まれたカウント値が最大（もしくは最小）であるか否かを判断し、カウント値が最大（もしくは最小）であると判断した場合は、そのカウント値のみを保存する。このようにして、カウント値の最大値および最小値をモニタする。   The maximum / minimum determination & register 55 (corresponding to an example of the monitor unit in the present invention) monitors the maximum value and the minimum value of the counter value 40 when the output of the AD converter 30 changes by 1 LSB. That is, the maximum / minimum determination & register 55 captures the count value from the counter 40 with the trigger signal from the digital comparator 53, determines whether the captured count value is the maximum (or minimum), and counts When it is determined that the value is maximum (or minimum), only the count value is stored. In this way, the maximum value and the minimum value of the count value are monitored.

除算器５６は、ＺＳ／ＦＳ検出器５１からＦＳ検出信号が出力されたタイミングで、最大／最小判断＆レジスタ５５でモニタされた最大値および最小値をレジスタ／除算器５４に記憶された平均値で除算することにより微分直線性誤差を求める。   The divider 56 calculates the maximum value and the minimum value monitored by the maximum / minimum determination & register 55 at the timing when the FS detection signal is output from the ZS / FS detector 51, and the average value stored in the register / divider 54. The differential linearity error is obtained by dividing by.

図２は、図１に示すＡＤ変換装置における測定例を示すグラフである。   FIG. 2 is a graph showing an example of measurement in the AD converter shown in FIG.

図２の横軸は、カウンタ４０から出力される、テスト信号ＡＴのアナログ入力電位に対応するカウント値を示す。また、図２の縦軸は、ＡＤ変換器３０から出力されるデジタル信号Ｄが表わす変換コードを示す。さらに、２点鎖線で示すグラフＡは、理想的にＡＤ変換された場合の変換コードからなるグラフであり、また実線で示すグラフＢは、実際に観測された場合の変換コードからなるグラフである。   The horizontal axis of FIG. 2 indicates the count value corresponding to the analog input potential of the test signal AT output from the counter 40. The vertical axis in FIG. 2 indicates a conversion code represented by the digital signal D output from the AD converter 30. Furthermore, a graph A indicated by a two-dot chain line is a graph composed of a conversion code when ideally AD-converted, and a graph B indicated by a solid line is a graph composed of a conversion code when actually observed. .

図１を参照して説明したように、ＡＤ変換器３０から出力される最初の変換コードであるゼロ・スケール（ＺＳ）コードから最終の変換コードであるフル・スケール（ＦＳ）コードに到達するまでに必要なカウント値の中から、１ＬＳＢに相当するカウント値を算出し、このカウント値と、変換コードが１ＬＳＢ変化する間に増加したカウント値とを比較することで、微分直線性誤差を測定する。この図２に示す測定例では、ＡＤ変換器３０から出力される変換コードが平均的に１ＬＳＢ増えるのに必要なアナログの入力変化（＝１ＬＳＢ：即ちカウント値の増分）を、１０カウント値とする（図２中の横軸の１目盛の間には、１０回の変換結果が含まれることとなる）。この時、観測されたＡＤ変換器３０の変換コードが１ＬＳＢ変化する間のカウント値の最大が１４、最小が６であったとすると、このＡＤ変換器３０の微分直線性誤差は±０．４となる。   As described with reference to FIG. 1, from the zero scale (ZS) code, which is the first conversion code output from the AD converter 30, until the full scale (FS) code, which is the final conversion code, is reached. The count value corresponding to 1 LSB is calculated from the count values necessary for the above, and the differential linearity error is measured by comparing this count value with the count value increased while the conversion code changes by 1 LSB. . In the measurement example shown in FIG. 2, an analog input change (= 1LSB: that is, increment of count value) necessary for the conversion code output from the AD converter 30 to increase by 1 LSB on average is 10 count values. (The result of conversion 10 times is included in one scale on the horizontal axis in FIG. 2). At this time, if the maximum of the count value while the observed conversion code of the AD converter 30 changes by 1 LSB is 14 and the minimum is 6, the differential linearity error of the AD converter 30 is ± 0.4. Become.

このように、本発明の第１実施形態のＡＤ変換装置１は、ＡＤ変換器３０の出力が変化したときのカウント値を上記誤差測定回路５０でモニタすることによりそのＡＤ変換器３０の微分直線性誤差を測定するものであるため、従来の、ＡＤ変換後のデジタルコードを出力バッファ回路や出力端子を経由して外部の記憶装置に出力する技術と比較し、それら出力バッファ回路や出力端子は不要であり、ノイズの影響を受け難く、上記誤差測定回路５０は図１に示すように簡単な回路構成で済む。従って、小さな回路規模でＡＤ変換器３０の微分直線性誤差を高精度に測定することができる。   As described above, the AD conversion apparatus 1 according to the first embodiment of the present invention monitors the count value when the output of the AD converter 30 is changed by the error measurement circuit 50 to thereby differentiate the differential line of the AD converter 30. Compared with the conventional technique of outputting digital code after AD conversion to an external storage device via an output buffer circuit or output terminal, the output buffer circuit and output terminal are The error measurement circuit 50 is not necessary and hardly affected by noise, and the error measurement circuit 50 may have a simple circuit configuration as shown in FIG. Therefore, the differential linearity error of the AD converter 30 can be measured with high accuracy with a small circuit scale.

図３は、本発明のＡＤ変換装置の第２実施形態の回路構成を示すブロック図である。   FIG. 3 is a block diagram showing a circuit configuration of the second embodiment of the AD conversion apparatus of the present invention.

尚、図１に示すＡＤ変換装置１と同じ構成要素には同一の符号を付して説明する。   Note that the same components as those of the AD conversion apparatus 1 shown in FIG.

図３に示すＡＤ変換装置２には、前述した、ランプ波発生器１０、クロック発生器２０、およびＡＤ変換器３０が備えられている。   The AD converter 2 shown in FIG. 3 includes the ramp wave generator 10, the clock generator 20, and the AD converter 30 described above.

また、ＡＤ変換装置２には、クロック端子ＣＫに入力されたクロック信号ＣＬＫに同期したクロックをカウントして出力端子ＯＵＴからカウント値を出力するカウンタ２４０が備えられている。   Further, the AD converter 2 is provided with a counter 240 that counts a clock synchronized with the clock signal CLK input to the clock terminal CK and outputs a count value from the output terminal OUT.

さらに、ＡＤ変換装置２には、ＡＤ変換器３０にテスト信号ＡＴが供給されＡＤ変換器３０の出力が変化したときのカウンタ４０のカウント値をモニタすることによりＡＤ変換器３０の直線性誤差のうちの積分直線性誤差を測定する誤差測定回路２５０（本発明にいう誤差測定回路の他の一例に相当）が備えられている。この誤差測定回路２５０は、前述したＺＳ／ＦＳ検出器５１，レジスタ５２，デジタル比較器５３，レジスタ／除算器５４と、レジスタ／加算器２５１と、減算器２５２と、最大／最小判断＆レジスタ２５３と、除算器２５４とから構成されている。   Furthermore, the AD converter 2 monitors the linearity error of the AD converter 30 by monitoring the count value of the counter 40 when the test signal AT is supplied to the AD converter 30 and the output of the AD converter 30 changes. An error measurement circuit 250 for measuring the integral linearity error (corresponding to another example of the error measurement circuit according to the present invention) is provided. The error measurement circuit 250 includes the above-described ZS / FS detector 51, register 52, digital comparator 53, register / divider 54, register / adder 251, subtractor 252, maximum / minimum determination & register 253. And a divider 254.

ＺＳ／ＦＳ検出器５１は、ＺＳ検出信号およびＦＳ検出信号を出力する。これらの検出信号は、カウンタ２４０のリセット端子ＲＳＴに入力されるとともに、レジスタ／除算器５４および除算器２５４に入力される。   The ZS / FS detector 51 outputs a ZS detection signal and an FS detection signal. These detection signals are input to the reset terminal RST of the counter 240 and also input to the register / divider 54 and the divider 254.

レジスタ５２には、ＡＤ変換器３０からの前回の変換コードが格納される。また、デジタル比較器５３では、レジスタ５２からの前回の変換コードと今回の変換コードとが比較されて、ＡＤ変換器３０の出力が１ＬＳＢ変化したタイミングが観測され、デジタル比較器５３からその旨を示すトリガ信号が出力される。このトリガ信号は、レジスタ５２，レジスタ／加算器２５１，減算器２５２，最大／最小判断＆レジスタ２５３に入力される。レジスタ５２は、このトリガ信号を受けて今回の変換コードを格納する。   The register 52 stores the previous conversion code from the AD converter 30. In the digital comparator 53, the previous conversion code from the register 52 is compared with the current conversion code, and the timing at which the output of the AD converter 30 changes by 1 LSB is observed. The trigger signal shown is output. This trigger signal is input to the register 52, the register / adder 251, the subtractor 252, the maximum / minimum judgment & register 253. The register 52 receives this trigger signal and stores the current conversion code.

レジスタ／除算器５４は、ＡＤ変換器３０の出力が１ＬＳＢ変化するのに要する、カウンタ２４０のカウント値の平均値を記憶する。具体的には、レジスタ／除算器５４には、予め、ＺＳ／ＦＳ検出器５１からＺＳ検出信号が出力された時点からＦＳ検出信号が出力された時点までのカウント値を階調数で除算した１ＬＳＢあたりのカウント数が保存される。   The register / divider 54 stores the average value of the count values of the counter 240 required for the output of the AD converter 30 to change by 1 LSB. Specifically, the register / divider 54 previously divides the count value from the time when the ZS detection signal is output from the ZS / FS detector 51 to the time when the FS detection signal is output by the number of gradations. The number of counts per LSB is stored.

レジスタ／加算器２５１は、本発明にいう標準値記憶部の一例に相当し、ＡＤ変換器３０の出力の変化に合わせて、その出力が１ＬＳＢ変化するタイミングにおける誤差ゼロのカウント値に相当する標準値を更新して記憶する。具体的には、レジスタ／加算器２５１には、デジタル比較器５３からのトリガ信号でレジスタ／除算器５４からの１ＬＳＢあたりのカウント数が加算される。   The register / adder 251 corresponds to an example of a standard value storage unit according to the present invention, and a standard corresponding to a zero error count value at a timing when the output changes by 1 LSB in accordance with a change in the output of the AD converter 30. Update the value and store it. Specifically, the count number per 1 LSB from the register / divider 54 is added to the register / adder 251 by the trigger signal from the digital comparator 53.

減算器２５２は、本発明にいう減算部の一例に相当し、ＡＤ変換器３０の出力が１ＬＳＢ変化したときのカウンタ２４０のカウント値とレジスタ／加算器２５１に記憶された標準値との差分を求める。   The subtractor 252 corresponds to an example of a subtracting unit according to the present invention, and the difference between the count value of the counter 240 and the standard value stored in the register / adder 251 when the output of the AD converter 30 changes by 1 LSB. Ask.

最大／最小判断＆レジスタ２５３（本発明にいうモニタ部の他の一例に相当）は、減算器２５２により求められた差分の最大値および最小値をモニタする。即ち、最大／最小判断＆レジスタ２５３は、減算器２５２からの差分をデジタル比較器５３からのトリガ信号で取り込み、差分が最大（もしくは最小）であるか否かを判断し、差分が最大（もしくは最小）であると判断した場合は、その差分のみを保存する。このようにして、差分の最大値および最小値をモニタする。   The maximum / minimum determination & register 253 (corresponding to another example of the monitor unit according to the present invention) monitors the maximum value and the minimum value of the difference obtained by the subtractor 252. That is, the maximum / minimum determination & register 253 takes the difference from the subtractor 252 with the trigger signal from the digital comparator 53, determines whether the difference is maximum (or minimum), and determines whether the difference is maximum (or If it is determined that it is (minimum), only the difference is saved. In this way, the maximum value and the minimum value of the difference are monitored.

除算器２５４は、ＺＳ／ＦＳ検出器５１からＦＳ検出信号が出力されたタイミングで、最大／最小判断＆レジスタ２５３でモニタされた最大値および最小値をレジスタ／除算器５４に記憶された平均値で除算することにより積分直線性誤差を求める。   The divider 254 averages the maximum value and the minimum value monitored by the maximum / minimum determination & register 253 stored in the register / divider 54 at the timing when the FS detection signal is output from the ZS / FS detector 51. The integral linearity error is obtained by dividing by.

図４は、図３に示すＡＤ変換装置における測定例を示すグラフである。   FIG. 4 is a graph showing an example of measurement in the AD converter shown in FIG.

図４の横軸は、カウンタ２４０から出力される、テスト信号ＡＴのアナログ入力電位に対応するカウント値を示す。また、図４の縦軸は、ＡＤ変換器３０から出力されるデジタル信号Ｄが表わす変換コードを示す。さらに、２点鎖線で示すグラフＡは、理想的にＡＤ変換された場合の変換コードからなるグラフであり、また実線で示すグラフＢは、実際に観測された場合の変換コードからなるグラフである。   The horizontal axis of FIG. 4 shows the count value corresponding to the analog input potential of the test signal AT output from the counter 240. The vertical axis in FIG. 4 indicates a conversion code represented by the digital signal D output from the AD converter 30. Furthermore, a graph A indicated by a two-dot chain line is a graph composed of a conversion code when ideally AD-converted, and a graph B indicated by a solid line is a graph composed of a conversion code when actually observed. .

このＡＤ変換装置２では、予め、ＺＳ／ＦＳ検出器５１からＺＳ検出信号が出力された時点からＦＳ検出信号が出力された時点までのカウント値を測定しておき、ＡＤ変換器３０から出力される最初の変換コードであるゼロ・スケール（ＺＳ）コードと最終の変換コードであるフル・スケール（ＦＳ）コードとの２点間を直線補間して、図４に示す２点鎖線で示すグラフＡが表わすエンドポイントラインに相当するカウント値と変換コードの関係を示す直線の傾きを求める。このカウント値と変換コードの関係と、実際に観測されたカウント値と変換コードの関係とを比較することで、積分直線性誤差を測定する。この図４に示す測定例では、図２に示す微分直線性誤差の測定の場合と同様に、１ＬＳＢに相当するカウント値を１０と仮定する。１ＬＳＢは１０カウント値であるから、変換コードＮにおけるカウント値は、（ＺＳコードにおけるカウント値）＋１０・Ｎになることが予想される。これと、実際に観測された変換コードがＮになるときのカウント値を比較した際のずれが積分直線性誤差になる。図４に示した例では、変換コードＮになる点におけるずれは６カウント分であるので０．６ＬＳＢとなる。   In this AD conversion apparatus 2, the count value from the time when the ZS detection signal is output from the ZS / FS detector 51 to the time when the FS detection signal is output is measured in advance and output from the AD converter 30. A graph A indicated by a two-dot chain line shown in FIG. 4 by linear interpolation between two points of a zero scale (ZS) code which is the first conversion code and a full scale (FS) code which is the final conversion code. The slope of the straight line indicating the relationship between the count value corresponding to the end point line represented by and the conversion code is obtained. The integral linearity error is measured by comparing the relationship between the count value and the conversion code with the relationship between the actually observed count value and the conversion code. In the measurement example shown in FIG. 4, the count value corresponding to 1 LSB is assumed to be 10 as in the case of the differential linearity error measurement shown in FIG. 2. Since 1LSB is a 10 count value, the count value in the conversion code N is expected to be (count value in the ZS code) + 10 · N. The difference between this and the count value when the actually observed conversion code is N becomes an integral linearity error. In the example shown in FIG. 4, since the shift at the point where the conversion code N is obtained is 6 counts, it is 0.6 LSB.

本発明の第２実施形態のＡＤ変換装置２は、ＡＤ変換器３０の出力が変化したときのカウント値を上記誤差測定回路２５０でモニタすることによりそのＡＤ変換器３０の積分直線性誤差を測定するものであるため、従来の、ＡＤ変換後のデジタルコードを出力バッファ回路や出力端子を経由して外部の記憶装置に出力する技術と比較し、それら出力バッファ回路や出力端子は不要であり、ノイズの影響を受け難く、上記誤差測定回路２５０は図３に示すように簡単な回路構成で済む。従って、小さな回路規模でＡＤ変換器３０の積分直線性誤差を高精度に測定することができる。   The AD converter 2 according to the second embodiment of the present invention measures the integral linearity error of the AD converter 30 by monitoring the count value when the output of the AD converter 30 is changed by the error measuring circuit 250. Compared with the conventional technique of outputting digital code after AD conversion to an external storage device via an output buffer circuit or output terminal, these output buffer circuit and output terminal are unnecessary, The error measurement circuit 250 is not easily affected by noise, and has a simple circuit configuration as shown in FIG. Therefore, the integral linearity error of the AD converter 30 can be measured with high accuracy with a small circuit scale.

本発明のＡＤ変換装置の第１実施形態の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of 1st Embodiment of the AD converter of this invention. 図１に示すＡＤ変換装置における測定例を示すグラフである。It is a graph which shows the example of a measurement in the AD converter shown in FIG. 本発明のＡＤ変換装置の第２実施形態の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of 2nd Embodiment of AD converter of this invention. 図３に示すＡＤ変換装置における測定例を示すグラフである。It is a graph which shows the example of a measurement in the AD converter shown in FIG.

符号の説明Explanation of symbols

１，２ ＡＤ変換装置
１０ ランプ波発生器
２０ クロック発生器
３０ ＡＤ変換器
４０，２４０ カウンタ
５０，２５０ 誤差測定回路
５１ ＺＳ／ＦＳ検出器
５２ レジスタ
５３ デジタル比較器
５４ レジスタ／除算器
５５，２５３ 最大／最小判断＆レジスタ
５６，２５４ 除算器
２５１ レジスタ／加算器
２５２ 減算器 1, 2 AD converter 10 Ramp wave generator 20 Clock generator 30 AD converter 40, 240 Counter 50, 250 Error measurement circuit 51 ZS / FS detector 52 Register 53 Digital comparator 54 Register / divider 55,253 Maximum / Minimum judgment & register 56,254 Divider 251 Register / Adder 252 Subtractor

Claims (3)

クロック信号に同期してアナログ信号をデジタル信号に変換するＡＤ変換器を備えたＡＤ変換装置において、
前記ＡＤ変換器に時間的な変化が既知のアナログのテスト信号を供給するテスト信号発生器と、
前記クロック信号に同期したクロックをカウントするカウンタと、
前記ＡＤ変換器に前記テスト信号が供給され該ＡＤ変換器の出力が変化したときの前記カウンタのカウント値をモニタすることにより該ＡＤ変換器の直線性誤差を測定する誤差測定回路とを備えたことを特徴とするＡＤ変換装置。 In an AD converter including an AD converter that converts an analog signal into a digital signal in synchronization with a clock signal,
A test signal generator for supplying an analog test signal having a known temporal change to the AD converter;
A counter for counting clocks synchronized with the clock signal;
An error measurement circuit that measures the linearity error of the AD converter by monitoring the count value of the counter when the test signal is supplied to the AD converter and the output of the AD converter changes. An AD converter characterized by that. 前記テスト信号発生器が、時間的に直線的に変化するテスト信号を発生するものであり、
前記誤差測定回路が、
前記ＡＤ変換器の出力が１ＬＳＢ変化したタイミングを観測する観測部と、
前記ＡＤ変換器の出力が１ＬＳＢ変化するのに要する、前記カウンタのカウント値の平均値を記憶する平均値記憶部と、
前記ＡＤ変換器の出力が１ＬＳＢ変化したときの前記カウンタのカウント値の最大値および最小値をモニタするモニタ部と、
前記モニタ部でモニタされた最大値および最小値を前記平均値記憶部に記憶された平均値で除算することにより微分直線性誤差を求める除算部とを備えたものであることを特徴とする請求項１記載のＡＤ変換装置。 The test signal generator generates a test signal that varies linearly in time;
The error measuring circuit is
An observation unit for observing the timing when the output of the AD converter changes by 1 LSB;
An average value storage unit for storing an average value of count values of the counter, which is required for the output of the AD converter to change by 1 LSB;
A monitor unit for monitoring the maximum value and the minimum value of the counter value when the output of the AD converter changes by 1 LSB;
And a division unit for obtaining a differential linearity error by dividing the maximum value and the minimum value monitored by the monitor unit by an average value stored in the average value storage unit. Item 2. The AD conversion device according to Item 1. 前記テスト信号発生器が、時間的に直線的に変化するテスト信号を発生するものであり、
前記誤差測定回路が、
前記ＡＤ変換器の出力が１ＬＳＢ変化したタイミングを観測する観測部と、
前記ＡＤ変換器の出力が１ＬＳＢ変化するのに要する、前記カウンタのカウント値の平均値を記憶する平均値記憶部と、
前記ＡＤ変換器の出力の変化に合わせて、該出力が１ＬＳＢ変化するタイミングにおける誤差ゼロのカウント値に相当する標準値を更新して記憶する標準値記憶部と、
前記ＡＤ変換器の出力が１ＬＳＢ変化したときの前記カウンタのカウント値と前記標準値記憶部に記憶された標準値との差分を求める減算部と、
前記減算部により求められた差分の最大値および最小値をモニタするモニタ部と、
前記モニタ部でモニタされた最大値および最小値を前記平均値記憶部に記憶された平均値で除算することにより積分直線性誤差を求める除算部とを備えたものであることを特徴とする請求項１記載のＡＤ変換装置。 The test signal generator generates a test signal that varies linearly in time;
The error measuring circuit is
An observation unit for observing the timing at which the output of the AD converter has changed by 1 LSB;
An average value storage unit for storing an average value of count values of the counter, which is required for the output of the AD converter to change by 1 LSB;
A standard value storage unit that updates and stores a standard value corresponding to a count value of zero error at a timing when the output changes by 1 LSB in accordance with a change in the output of the AD converter;
A subtraction unit for obtaining a difference between the count value of the counter when the output of the AD converter has changed by 1 LSB and the standard value stored in the standard value storage unit;
A monitor unit for monitoring the maximum value and the minimum value of the difference obtained by the subtraction unit;
And a division unit for obtaining an integral linearity error by dividing the maximum value and the minimum value monitored by the monitor unit by an average value stored in the average value storage unit. Item 2. The AD converter according to Item 1.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017511052A (en) * 2014-02-28 2017-04-13 日本テキサス・インスツルメンツ株式会社 On-chip analog-to-digital converter (ADC) linearity test for embedded devices

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* Cited by examiner, † Cited by third party
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JP2017511052A (en) * 2014-02-28 2017-04-13 日本テキサス・インスツルメンツ株式会社 On-chip analog-to-digital converter (ADC) linearity test for embedded devices

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