JP2005229461A

JP2005229461A - 保護回路内蔵パワーｍｏｓ集積回路

Info

Publication number: JP2005229461A
Application number: JP2004037900A
Authority: JP
Inventors: Yukio Tsunetsugu; 幸男常次
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-02-16
Filing date: 2004-02-16
Publication date: 2005-08-25

Abstract

【課題】不要な電力損失を抑制し、高集積度で低価格な保護回路内蔵パワーＭＯＳ集積回路を提供する。
【解決手段】入力端子１１およびグランド１２間に接続された過電流検出コンパレータ１４の比較出力が供給される過電流時出力電流断続回路１５の出力がゲート電極に接続され、ソース・ドレイン電極が出力端子１８及び前記グランド１２間に接続された出力ＭＯＳトランジスタ１７と並列に、前記出力端子１８及び前記グラン１２間に接続され、その出力が前記過電流検出コンパレータ１４に入力信号として供給される出力電流検出回路１９とを備え、前記回路１５は、前記コンパレータ１４がセット信号として供給され、前記出力電流検出回路がリセット入力信号として供給されるフリップフロップ回路ＲＳ／ＦＦより、コンデンサＣ１の充電電圧が供給され、ＲＳ／ＦＦのリセット入力信号として供給するインバータ回路Ｕとを備えた。
【選択図】図１

Description

本発明は保護回路内蔵パワーＭＯＳ集積回路に関し、特に複合ＭＯＳプロセスを用いた保護回路内蔵パワーＭＯＳ集積回路に関するものである。

従来、出力パワーＭＯＳトランジスタを過熱あるいは過電流から保護するための保護回路内蔵パワーＭＯＳ集積回路には各種の回路が知られている（特許文献１、図１参照）（特許文献２、図１参照）。他方、これらの回路を製造するプロセスとして、複合ＭＯＳプロセスと呼ばれるプロセスが実用化されている。この複合ＭＯＳプロセスにおいては、利用可能な素子はＮ−ＭＯＳ、ポリ抵抗、ポリダイオードに制限される。ＮＭＯＳは制御用の横型ＭＯＳと出力用のＤＭＯＳがある。

このような複合ＭＯＳプロセスを用いて製造されるパワーＭＯＳ集積回路において、出力ＭＯＳトランジスタを過電流から保護するシステムとして、過電流が生じたとき、出力ＭＯＳトランジスタを断続制御するシステムが知られている。
特開２０００−１０１０８０号公報特開平１０−２４２８２４号公報

上述したような従来の断続制御保護するシステムは、出力MOSトランジスタの入力容量を利用しオフ時間を決定しているので、オフ時において出力MOSトランジスタのゲート・ソース電極Vgs間に電荷が残ることにより、若干のドレイン電流が流れ不要な電力損失が生ずる。素子破壊を防止する為には、出力MOSトランジスタの拡大化もしくは過電流値を低めにし、保護時の電流密度を押さえる必要があるが、この結果、コストアップを招き、あるいは、目標とする電気的特性を得ることが困難であるという問題を生ずる。

本発明はかかる従来の問題点を改善し、不要な電力損失を抑制し、高集積度で低価格な保護回路内蔵パワーＭＯＳ集積回路を提供することを目的とするものである。

本発明の保護回路内蔵パワーＭＯＳ集積回路は、入力端子およびグランド間に接続された過電流検出コンパレータと、この過電流検出コンパレータの比較出力が供給される過電流時出力電流断続回路と、この過電流時出力電流断続回路の出力がゲート電極に接続され、ソース・ドレイン電極が出力端子及び前記グランド間に接続された出力ＭＯＳトランジスタと、この出力ＭＯＳトランジスタと並列に、前記出力端子及び前記グランド間に接続され、その出力が前記過電流検出コンパレータに入力信号として供給される出力電流検出回路とを備え、前記過電流時出力電流断続回路は、前記過電流検出コンパレータの比較出力がセット入力信号として供給され、前記出力電流検出回路の出力がリセット入力信号として供給されるフリップフロップ回路と、このフリップフロップ回路の出力により、充電制御されるコンデンサと、このコンデンサの充電電圧が供給され、その出力を前記フリップフロップ回路のリセット入力信号として供給するインバータ回路とを備えたことを特徴とするものである。

また、本発明の保護回路内蔵パワーＭＯＳ集積回路においては、前記入力端子およびグランド間に接続された過熱検出コンパレータと、この過熱検出コンパレータの比較出力及び前記過電流検出コンパレータの比較出力が供給され、そのいずれか一方または両方を前記出力ＭＯＳトランジスタおよび前記出力電流検出回路に供給するＯＲ回路とをさらに備えたことを特徴とするものである。

さらに、本発明の保護回路内蔵パワーＭＯＳ集積回路においては、前記過電流検出コンパレータ、前記過電流時出力電流断続回路、前記出力電流検出回路、前記出力ＭＯＳトランジスタあるいは前記過熱検出コンパレータは、ＮチャンネルＭＯＳトランジスタ、ポリシリコン抵抗あるいはポリシリコンダイオードのいずれかにより構成されていることえたことを特徴とするものである。

本発明によれば、出力ＭＯＳトランジスタのオフ制御時において、ドレイン電流を完全に遮断でき、これによって出力ＭＯＳトランジスタの電力損失を低減することができる。この結果、出力ＭＯＳトランジスタの電流密度を大きくすることができるため、でチップ面積を縮小することができる。

以下、本発明の実施形態につき、図面を用いて詳細に説明する。

図１は本発明の保護回路内蔵パワーＭＯＳ集積回路の１実施形態を示すブロック図である。この回路は、入力端子１１およびグランド（接地）１２間に、過熱検出コンパレータ１３および過電流検出コンパレータ１４が並列に接続されている。過電流検出コンパレータ１４の比較出力は、過電流時出力電流断続回路１５を介してＯＲ回路１６に、一方の入力信号として供給される。過熱検出コンパレータ１３の比較出力は、ＯＲ回路１６に他方の入力信号として供給される。ＯＲ回路１６の出力は、出力ＭＯＳトランジスタ１７のゲート電極に供給されている。出力ＭＯＳトランジスタ１７のドレイン電極にはパワーＭＯＳ集積回路の出力端子１８が接続され、ソース電極はグランド１２に接続されている。パワーＭＯＳ集積回路の出力端子１８とグランド１２には、出力ＭＯＳトランジスタ１７と並列に出力電流検出回路１９が接続されている。この出力電流検出回路１９の検出出力は、過電流検出コンパレータ１４に入力信号として供給されている。

図２（Ａ）は過熱検出コンパレータ１３のブロック図、図２（Ｂ）はその回路図である。図２（Ａ）において、端子ＩＮ１、ＧＮは図１の入力端子１１およびグランド（接地）１２に接続される端子であり、端子ＴＳＤは出力端子である。これらの端子は図２（Ｂ）においても同様に表示されている。同図において、ＭＮ１〜ＭＮ７はｎ型ＭＯＳトランジスタ、Ｒ１〜Ｒ８はポリシリコン抵抗、そしてＤ１、Ｄ２はポリシリコンダイオードである。

この過電流検出コンパレータの動作概略は次の通りである。端子ＩN1からPRE_REGを通して、入力電圧はラフにレギュレーションされる。その下流にR3を介しダイオード接続されたＭＮ４が接続されている。温度が低い時、ＭＮ３のゲート電極であるＶＴ端子の電位はそのＶｔｈよりかなり低めに設定されて、端子ＴＳＤを構成するパッド電位はＬＯＷレベルとなっている。その時ＭＮ７はオンしていて、ダイオードＤ１、Ｄ２にはＲ６に相当した分多くの電流が流れている。温度が上がるとダイオードのＶＦが下がり、ＶＴ端子の電圧も温度に比例して上昇する。また温度検出用ＭＯＳトランジスタであるのＭＮ３の閾値は負の温度係数を持ち、下に示す関係式で過熱温度が決まる。過熱状態ではＴＳＤパット電圧はＨＩＧＨに反転され、出力ＭＯＳのゲートを遮断する回路に導かれる。過熱時にはＭＮ７がオフされ、過熱検出直前のＶＴ端子電圧よりも上がるので温度がかなり下がらないとＴＳＤパッド電位がＬＯＷに反転しない。これは回路が温度におけるヒステリシスを有するためである。

図３（Ａ）は過電流検出コンパレータ１４のブロック図、図３（Ｂ）はその回路図である。図３（Ａ）において、端子ＩＮ１、ＧＮは図１の入力端子１１およびグランド（接地）１２に接続される端子であり、端子ＳＣは出力端子、端子ＶＳＥＮは、出力電流検出回路１９の検出出力が供給される入力端子である。これらの端子は図３（Ｂ）においても同様に表示されている。同図において、ＭＮ１〜ＭＮ５はｎ型ＭＯＳトランジスタ、Ｒ１はポリシリコン抵抗、そしてＤ１、Ｄ２、Ｄ３はポリシリコンダイオードである。

この過電流検出コンパレータ１４の動作概略は次の通りである。ＶＳＥＮ端子には図１の出力電流検出回路１９のＭＯＳトランジスタ（ＭＮ１）のソース電極に接続されている。このソース電極は電流検出抵抗Ｒ５に接続され、ここで電流は電圧に変換される。出力ＭＯＳトランジスタ１７(ＭＮ２)のソース電流Ｉｄｍａｉｎと出力電流検出回路１９のＭＯＳトランジスタ（ＭＮ１）の分流比はソース面積比nに半比例し
Ｉｍａｉｎ＝Ｎ×Ｉｓｅｎｓｅ
で与えられる。このとき、両トランジスタのゲート・ソース間電圧差が十分小さい時
Ｖｔｈは大となる。いま、
ＶＳＥＮ＝Ｒ５×Ｉｓｅｎ＝（Ｉｍａｉｎ／Ｎ） ×Ｒ５
とすると、出力ＭＯＳトランジスタ１７のソース電流が小さい時ＶＳＥＮはほぼ０Ｖであり、図３（Ｂ）のＭＮ４とＭＮ５のＬ/Ｗ比の関係からＳＣ端子はＬＯＷレベル(略０Ｖ)である。過電流状態となると過電流検出コンパレータ１４が反転しＳＣ=ＨＩＧＨレベルとなる。

図４（Ａ）は過電流時出力電流断続回路１５を構成するＲＳフリップフロップ（ＲＳ−Ｆ／Ｆ）回路のブロック図、図４（Ｂ）はその回路図である。図４（Ａ）において、端子ＩＮ１、ＧＮは図１の入力端子１１およびグランド（接地）１２に接続される端子であり、ＳＥＴ、ＲＥＳＥＴは入力端子、Ｑ、ＱＢＡＲは出力端子である。これらの端子は図４（Ｂ）においても同様に表示されている。同図において、ＭＮ１〜ＭＮ７はｎ型ＭＯＳトランジスタである。

このRS-F/Fは過電流状態を保持するフリップフロップである。図１の入力端子ＩＮに電源が投入された状態では、図４（Ｂ）のＭＯＳトランジスタＭＮ１を介してフリップフロップ回路に電源が供給され、その出力端子ＱにはＱ=ＬＯＷ、ＱＢＡＲ=ＨＩＧＨで出力が固定される。この状態においては、図１の出力ＭＯＳトランジスタ１７はオンする。図４（Ｂ）のＳＥＴ入力端子に過電流検出コンパレータ１４からの出力電流信号が入ると、この端子はＨＩＧＨとなり、フリップフロップ回路の出力はＱ=ＨＩＧＨ、ＱＢＡＲ=ＬＯＷに反転する。

図１のＯＲ回路１６においては、過熱検出コンパレータ１３および過電流検出コンパレータ１４の出力信号はそれぞれＭＯＳトランジスタＭＮ６とＭＮ５のゲート電極に供給され、ここでＮＯＲ論理処理が行われ、ＭＯＳトランジスタＭＮ９による反転信号ＯＲでゲートシャントトランジスタＭＮ７のゲートをドライブし、結果として出力ＭＯＳトランジスタＭＮ１、ＭＮ２のゲートが０Ｖとなって出力電流は遮断される。

図１の過電流時出力電流断続回路１５は、ＲＳ−Ｆ／Ｆ回路の出力が供給されるインバータ回路Ｕ２、Ｕ３、Ｕ４を含んでいる。図５（Ａ）はこれらのインバータ回路Ｕ２、Ｕ３あるいはＵ４のブロック図、図５（Ｂ）はそれらの回路図である。図５（Ａ）において、端子ＩＮ１、ＧＮは図１の入力端子１１およびグランド（接地）１２に接続される端子であり、端子Ａは入力端子、端子Ｙは出力端子である。これらの端子は図５（Ｂ）においても同様に表示されている。同図において、ＭＮ１、ＭＮ２はｎ型ＭＯＳトランジスタである。

過電流時出力電流断続回路１５は、さらに、インバータ回路Ｕ２の出力がゲート電極に供給されるＭＯＳトランジスタＭＮ８、このＭＯＳトランジスタＭＮ８のソース・ドレイン電極間に接続されたコンデンサＣ１を備えている。このコンデンサＣ１は、図示してないが、ＭＯＳトランジスタのゲート容量を利用する。このコンデンサＣ１には、入力端子１１からＭＯＳトランジスタＭＮ３を介して電源電圧が供給され、充電される。このコンデンサＣ１の充電電圧は、インバータ回路Ｕ３、Ｕ４を直列に介して、ＲＳ−Ｆ／Ｆ回路のＲＥＳＥＴ端子にフィードバックされる。過電流時出力電流断続回路１５のＲＳ−Ｆ／Ｆ回路を除く回路は、Ｄｕｔｙ回路を構成し、過電流から一定の時間経過してＤｕｔｙ回路の出力がＨＩＧＨ信号となり、これをＲＥＳＥＴ端子に印加されたＲＳ−Ｆ／Ｆ回路は反転し、解除状態(Ｑ=ＬＯＷ、ＱＢＡＲ=ＨＩ)となる。この結果、図１の出力ＭＯＳトランジスタ１７はオンする。過電流時出力電流断続回路１５は、負荷状態が改善すなわち、過電流状態から抜け出さない限り、このような電流のＯＮ/ＯＦＦを繰り返す。この状態をＤｕｔｙ動作と言っている。そして負荷の異常状態が解除されるとＤｕｔｙ回路は自己復帰し、出力ＭＯＳトランジスタ１７はオン状態に維持される。

以上説明した本発明の保護回路内蔵パワーＭＯＳ集積回路によれば、出力ＭＯＳトランジスタのオフ制御時において、ドレイン電流を完全に遮断でき、これによって出力ＭＯＳトランジスタの電力損失を低減することができる。この結果、出力ＭＯＳトランジスタの電流密度を大きくすることができるため、でチップ面積を縮小することができる。

また、過電流時における過電流時出力電流断続回路１５のオフ時間を、コンデンサＣ１を含むＤｕｔｙ回路により、出力MOSトランジスタの入力容量とは独立に設定することができる。したがって、出力MOSトランジスタの出力電流のラインナップ化が容易である。

本発明の保護回路内蔵パワーＭＯＳ集積回路の１実施形態を示すブロック図である。図２（Ａ）は過熱検出コンパレータ１３のブロック図、図２（Ｂ）はその回路図である。図３（Ａ）は過電流検出コンパレータ１４のブロック図、図３（Ｂ）はその回路図である。図４（Ａ）は過電流時出力電流断続回路１５を構成するＲＳフリップフロップ（ＲＳ−Ｆ／Ｆ）回路のブロック図、図４（Ｂ）はその回路図である。図５（Ａ）はこれらのインバータ回路Ｕ２、Ｕ３あるいはＵ４のブロック図、図５（Ｂ）はそれらの回路図である。

符号の説明

１１入力端子
１２グランド（接地）
１３過熱検出コンパレータ
１４過電流検出コンパレータ
１５過電流時出力電流断続回路
１６ＯＲ回路
１７出力ＭＯＳトランジスタ
１８出力端子
１９出力電流検出回路

Claims

入力端子およびグランド間に接続された過電流検出コンパレータと、この過電流検出コンパレータの比較出力が供給される過電流時出力電流断続回路と、この過電流時出力電流断続回路の出力がゲート電極に接続され、ソース・ドレイン電極が出力端子及び前記グランド間に接続された出力ＭＯＳトランジスタと、この出力ＭＯＳトランジスタと並列に、前記出力端子及び前記グランド間に接続され、その出力が前記過電流検出コンパレータに入力信号として供給される出力電流検出回路とを備え、前記過電流時出力電流断続回路は、前記過電流検出コンパレータの比較出力がセット入力信号として供給され、前記出力電流検出回路の出力がリセット入力信号として供給されるフリップフロップ回路と、このフリップフロップ回路の出力により、充電制御されるコンデンサと、このコンデンサの充電電圧が供給され、その出力を前記フリップフロップ回路のリセット入力信号として供給するインバータ回路とを備えたことを特徴とする保護回路内蔵パワーＭＯＳ集積回路。
前記入力端子およびグランド間に接続された過熱検出コンパレータと、この過熱検出コンパレータの比較出力及び前記過電流検出コンパレータの比較出力が供給され、そのいずれか一方または両方を前記出力ＭＯＳトランジスタおよび前記出力電流検出回路に供給するＯＲ回路とをさらに備えたことを特徴とする請求項１記載の保護回路内蔵パワーＭＯＳ集積回路。
前記過電流検出コンパレータ、前記過電流時出力電流断続回路、前記出力電流検出回路、前記出力ＭＯＳトランジスタあるいは前記過熱検出コンパレータは、ＮチャンネルＭＯＳトランジスタ、ポリシリコン抵抗あるいはポリシリコンダイオードのいずれかにより構成されていることえたことを特徴とする請求項１または２記載の保護回路内蔵パワーＭＯＳ集積回路。