JP2005227625A - Display device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、画素毎に発光素子が設けられた表示装置に関する。特に、画素毎にトランジスタが設けられ、発光素子の発光を制御するアクティブマトリクス型の表示装置に関する。 The present invention relates to a display device in which a light emitting element is provided for each pixel. In particular, the present invention relates to an active matrix display device in which a transistor is provided for each pixel and controls light emission of a light emitting element.
発光素子は自ら発光するため視認性が高く、発光素子を用いた表示装置は液晶表示装置（ＬＣＤ）で必要となるバックライトが要らず、薄型化に最適であると共に、視野角にも制限がない。そのため、発光素子を用いた表示装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されており、近年では携帯電話やデジタルスチルカメラ等の電子機器に搭載されるなど、実用化が行われている。 The light emitting element emits light by itself and has high visibility, and a display device using the light emitting element does not require a backlight required for a liquid crystal display (LCD), is optimal for thinning, and has a limited viewing angle. Absent. For this reason, a display device using a light emitting element has attracted attention as a display device that replaces a CRT or LCD, and has recently been put into practical use such as being mounted on an electronic device such as a mobile phone or a digital still camera.
特に、発光素子としてＯＬＥＤ（Organic Light Emitting Diode）を用いた表示装置（以下、ＯＬＥＤ表示装置と表記する）が注目されている。ＯＬＥＤ表示装置は、応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。 In particular, a display device using an OLED (Organic Light Emitting Diode) as a light emitting element (hereinafter referred to as an OLED display device) has been attracting attention. OLED display devices are attracting attention as next-generation flat panel displays because they have advantages such as excellent response, operation at a low voltage, and wide viewing angle.
ＯＬＥＤ表示装置は、パッシブマトリクス型とアクティブマトリクス型とに分類できる。アクティブマトリクス型はビデオ信号の入力後も発光素子への電流の供給をある程度維持することができるので、パネルの大型化、高精細化に伴い、アクティブマトリクス型が採用されるようになりつつある。アクティブマトリクス型のＯＬＥＤ表示装置において、各画素への輝度情報の書き込みを電圧信号で行う手法と、電流信号で行う手法とがある。前者を電圧書き込み型、後者を電流書き込み型と呼ぶ。これらの駆動方法について、以下に簡単に説明する。 OLED display devices can be classified into a passive matrix type and an active matrix type. Since the active matrix type can maintain a certain amount of current supplied to the light-emitting element even after the video signal is input, the active matrix type is being adopted as the panel is increased in size and definition. In an active matrix OLED display device, there are a method of writing luminance information to each pixel using a voltage signal and a method of using a current signal. The former is called a voltage writing type, and the latter is called a current writing type. These driving methods will be briefly described below.
従来の電圧書き込み型のＯＬＥＤ表示装置の画素の構成例を図３０に示す。図３０において、各画素それぞれに２つのＴＦＴ（第１のTFT及び第２のTFT）と、容量素子と、ＯＬＥＤ素子とが配置される。第１のTFT（以下、選択ＴＦＴと表記する）３００１のゲート電極は、ゲート信号線３００２に接続され、ソース端子とドレイン端子の一方の端子は、ソース信号線３００３に接続されている。選択ＴFT３００１のソース端子とドレイン端子のもう一方は、第２のＴＦＴ（以下、駆動ＴＦＴと表記する）３００４のゲート電極及び容量素子（以下、保持容量と表記する）３００７の一方の電極に接続されている。保持容量３００７の他方の電極は、電源線３００５に接続されている。駆動ＴＦＴ３００４のソース端子とドレイン端子の一方は、電源線３００５に接続され、他方は、ＯＬＥＤ素子３００６の第１の電極３００６ａに接続されている。ＯＬＥＤ素子３００６の第２の電極３００６ｂは、一定の電位が与えられている。
FIG. 30 shows a configuration example of a pixel of a conventional voltage writing type OLED display device. In FIG. 30, two TFTs (first TFT and second TFT), a capacitor element, and an OLED element are arranged for each pixel. A gate electrode of a first TFT (hereinafter referred to as a selection TFT) 3001 is connected to a
ここで、ＯＬＥＤ素子３００６の駆動ＴＦＴ３００４と接続されている側の電極、つまり第１の電極３００６ａを、画素電極と呼び、第２の電極３００６ｂを対向電極と呼ぶ。図３０において、選択ＴＦＴ３００１をｎチャネル型ＴＦＴ、駆動ＴＦＴ３００４をｐチャネル型ＴＦＴ、ＯＬＥＤ素子の第１の電極３００６ａを陽極、第２の電極３００６ｂを陰極とし、第２の電極３００６ｂの電位を０（Ｖ）とした構成を示し、この画素を有する表示装置の駆動方法について、以下に説明する。
Here, the electrode connected to the driving TFT 3004 of the
ゲート信号線３００２に信号が入力され、導通状態となった選択ＴＦＴ３００１において、ソース信号線３００３より信号電圧が入力される。ソース信号線３００３に入力される信号電圧によって、保持容量３００７に電荷が蓄積される。保持容量３００７に保持された電圧に応じて、電源線３００５から駆動ＴＦＴ３００４のソース・ドレイン間を介して、ＯＬＥＤ素子３００６に電流が流れ、ＯＬＥＤ素子３００６は発光する。図３０に示した構成の画素を有する電圧書き込み型の表示装置には、アナログ方式と、デジタル方式の２つの駆動方法がある。以下、この２つの方式を、電圧書き込み型アナログ方式、電圧書き込み型デジタル方式と呼ぶことにする。
A signal is input from the
電圧書き込み型アナログ方式の駆動方法では、各画素の駆動ＴＦＴ３００４のゲート電圧（ゲート・ソース間電圧）を変化させることによって、駆動ＴＦＴ３００４のドレイン電流を変化させる。こうして、ＯＬＥＤ素子３００６を流れる電流を変化させ、輝度を変化させる方式である。中間調を表現するためには、ゲート電圧に対して、ドレイン電流の変化が大きな領域で駆動ＴＦＴ３００４を動作させる。
In the voltage writing type analog driving method, the drain current of the driving
上述の電圧書き込み型アナログ方式の場合、各画素に、同じ電位を有する信号をソース信号線３００３より入力した場合に、駆動ＴＦＴ３００４の電流特性のばらつきによるドレイン電流のばらつきによるドレイン電流の変動を受けて、ＯＬＥＤ素子３００６を流れる電流が大きくばらつくという問題がある。駆動ＴＦＴ３００４の電流特性のばらつきは、閾値電圧やキャリア移動度等のパラメータに影響されている。
In the case of the above-described voltage writing analog method, when a signal having the same potential is input to each pixel from the
上述した駆動ＴＦＴ３００４の電流特性のばらつきの影響を低減するため、電圧書き込み型デジタル方式の駆動方法が提案されている。電圧書き込み型デジタル方式の駆動方法では、各画素のＯＬＥＤ３００６は一定の輝度で発行／非発光の２つの状態が選択される。このとき、図３０における駆動ＴＦＴ３００４は、各画素の電源線３００５とＯＬＥＤ３００６の画素電極３００６ａの接続を選択するスイッチとして働く。電圧書き込み型デジタル方式において、ＯＬＥＤ３００６が発光している際、駆動ＴＦＴ３００４は、ソース・ドレイン間電圧Ｖdsの絶対値がゲート電圧Ｖgsから閾値電圧Ｖthを引いた電圧Ｖgs−Ｖthの絶対値より小さな動作領域である線形領域、特に、ゲート電圧の絶対値が大きな領域で動作する。この場合、この領域で動作するＴＦＴ３００４は、閾値電圧等のばらつきによるドレイン電流のばらつきは小さいため、ＯＬＥＤ３００６を流れる電流のばらつきを抑え、発行輝度の変動を抑えることができる。
In order to reduce the influence of the variation in current characteristics of the driving
一方、電流書き込み型アナログ方式の画素を有する表示装置では、各画素に信号線（ソース信号線）により信号電流が入力される。ここで信号電流は、ビデオ信号の輝度情報に線形に対応する電流信号である。入力された電流信号をドレイン電流とするＴＦＴのゲート電圧が、容量部に保持される。こうして画素には、ソース信号線より信号電流が入力されなくなった後も、容量部によって記憶された電流をＯＬＥＤに流し続ける。このようにソース信号線に入力する信号電流を変化させることでＯＬＥＤに流れる電流を変化させ、ＯＬＥＤの発光輝度を制御し階調を表現する。 On the other hand, in a display device having current writing type analog pixels, a signal current is input to each pixel through a signal line (source signal line). Here, the signal current is a current signal linearly corresponding to the luminance information of the video signal. The gate voltage of the TFT having the input current signal as the drain current is held in the capacitor portion. In this way, even after the signal current is no longer input to the pixel from the source signal line, the current stored in the capacitor is continuously supplied to the OLED. In this way, by changing the signal current input to the source signal line, the current flowing through the OLED is changed, and the light emission luminance of the OLED is controlled to express gradation.
電流書き込み型アナログ方式の画素の例として、図３２に「ＩＤＷ‘00p235:Active Matrix PolyLED Displays」に開示されている画素構成を示し、その駆動方法を説明する。図３２において、画素はＯＬＥＤ３３０６、選択ＴＦＴ３３０１、駆動ＴＦＴ３３０３、容量素子（保持容量）３３０５、保持ＴＦＴ３３０２、発光ＴＦＴ３３０４、ソース信号線３３０７、第１のゲート信号線３３０８、第２のゲート信号線３３０９、第３のゲート信号線３３１０、電源線３３１１によって構成されている。
FIG. 32 shows a pixel configuration disclosed in “IDW′00p235: Active Matrix PolyLED Displays” as an example of a current writing type analog method pixel, and a driving method thereof will be described. In FIG. 32, a pixel includes an OLED 3306, a selection TFT 3301, a driving TFT 3303, a capacitor element (holding capacitor) 3305, a holding TFT 3302, a
選択ＴFT３３０１のゲート電極は、第１のゲート信号線３３０８に接続されている。選択ＴFT３３０１のソース端子とドレイン端子は、一方はソース信号線３３０７に接続され、もう一方は、駆動ＴＦＴ３３０３のソース端子またはドレイン端子、保持ＴＦＴ３３０２のソース端子またはドレイン端子及び発光ＴＦＴ３３０４のソース端子またはドレイン端子に接続されている。保持ＴＦＴ３３０２のソース端子とドレイン端子で、選択ＴＦＴ３３０１と接続されていない側は、保持容量３３０５の一方の電極及び駆動ＴFT３３０３のゲート電極に接続されている。保持容量３００５の保持TFT３３０２と接続されていない側は、電源線３３１１に接続されている。保持ＴFT３３０２のゲート電極は、第２のゲート信号線３３０９に接続されている。駆動ＴFT３３０３のソース端子とドレイン端子で、選択ＴＦＴ３３０１と接続されていない側は、電源線３３１１に接続されている。発光ＴＦＴ３３０４のソース端子とドレイン端子で、選択ＴＦＴ３３０１と接続されていない側は、ＯＬＥＤ素子３３０６の一方の電極３３０６ａと接続されている。発光ＴＦＴ３３０４のゲート電極は、第３のゲート信号線３３１０に接続されている。ＯＬＥＤ素子３３０６の他方の電極３３０６ｂは、一定の電位に保たれている。
The gate electrode of the selection TFT 3301 is connected to the first
なお、ＯＬＥＤ素子３３０６の２つの電極３３０６ａ及び３３０６ｂのうち、発光ＴＦＴ３３０４に接続されている側の電極３３０６ａを画素電極と呼び、他方の電極３３０６ｂを対向電極と呼ぶ。図３２に示す構成の画素において、ソース信号線に入力する信号電流の電流値は、ビデオ信号入力電流源３３１２により制御される構成とする。なお実際には、複数の画素列に対応する複数のビデオ信号入力電流源３３１２は、ソース信号線駆動回路の一部に相当する。ここでは、選択ＴＦＴ３３０１、保持ＴＦＴ３３０２及び発光ＴＦＴ３３０４をｎチャネル型ＴＦＴとし、駆動ＴＦＴ３３０３をｐチャネル型ＴＦＴとし、画素電極３３０６ａを陽極とした構成の画素を示している。
Of the two
図３２の構成の画素の駆動方法を図３９及び図４０を用いて説明する。なお、図３９において選択ＴＦＴ３３０１、保持ＴＦＴ３３０２及び発光ＴＦＴ３３０４は、導通状態・非導通状態がわかりやすいように、スイッチで表記した。また、（ＴＡ１）〜（ＴＡ４）それぞれの画素の状態は、図４０のタイミングチャートにおける期間ＴＡ１〜ＴＡ４の状態に対応している。
A driving method of the pixel having the configuration shown in FIG. 32 will be described with reference to FIGS. Note that in FIG. 39, the selection TFT 3301, the holding TFT 3302, and the light-emitting
図４０において、Ｇ＿１、Ｇ＿２、Ｇ＿３はそれぞれ、第１のゲート信号線３３０８、第２のゲート信号線３３０９、第３のゲート信号線３３１０の電位を示す。また、｜Ｖgs｜は、駆動ＴＦＴ３３０３のゲート電圧（ゲート・ソース間電圧）の絶対値である。ＩOLEDは、ＯＬＥＤ３３０６を流れる電流である。ＩVideoは、ビデオ信号入力電流源３３１２によって定められた電流値である。
In FIG. 40, G_1, G_2, and G_3 indicate potentials of the first
期間ＴＡ１において、第１のゲート信号線３３０８に入力された信号によって、選択ＴＦＴ３３０１が導通状態となり、また第２のゲート信号線３３０９に入力された信号によって、保持ＴＦＴ３３０２が導通状態となると、電源線３３１１が駆動ＴＦＴ３３０３及び選択ＴＦＴ３３０１を介して、ソース信号線３３０７と接続される。ソース信号線３３０７には、ビデオ信号入力電流源３３１２によって定められた電流量ＩVideoが流れるため、十分に時間が経過し定常状態となると、駆動ＴＦＴ３３０３のドレイン電流はＩVideoとなり、ドレイン電流ＩVideoに対応するゲート電圧が、保持容量３００５に保持される。このとき、発光ＴＦＴ３３０４は非導通状態である。保持容量３００５に電圧が保持され、駆動ＴＦＴ３３０３のドレイン電流がＩVideoに定まった後、期間ＴＡ２において、第２のゲート信号線３３０９の信号が変化し、保持ＴＦＴ３３０２が非導通状態となる。
In the period TA1, when the
次に期間ＴＡ３において、第１のゲート信号線３３０８の信号が変化し、選択ＴＦＴ３３０１が非導通状態となる。また期間ＴＡ４において、第３のゲート信号線３３１０に入力された信号によって、発光ＴＦＴ３３０４が導通状態となると、信号電流ＩVideoが、電源線３３１１より駆動ＴＦＴ３３０３のソース・ドレイン間を介してＯＬＥＤ３３０６に入力される。こうして、ＯＬＥＤ３３０６は、信号電流ＩVideoに応じた輝度で発光する。
Next, in the period TA3, the signal of the first
期間ＴＡ１〜ＴＡ４の一連の動作を信号電流ＩVideoの書き込み動作と呼ぶ。その際、信号電流ＩVideoをアナログ的に変化させることによって、ＯＬＥＤ３３０６の輝度を変化させ、階調を表現する。
A series of operations in the periods TA1 to TA4 is referred to as a signal current I Video write operation. At that time, the luminance of the
なお図４０のタイミングチャートにおいて、期間ＴＡ１では駆動用ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖgs｜は、時間の経過と共に増加し、ドレイン電流ＩVideoに対応するゲート電圧を保持する動作を示している。これは、保持容量３３０５に電荷が保持されていない状態からの書き込み動作を行う場合や、直前の書き込み動作において保持された駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖgs｜が、次の書き込み動作において、ビデオ信号入力電流源３３１２により定められる所定のドレイン電流を流す際の駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖgs｜より小さい場合に相当する。
Note that in the timing chart of FIG. 40, the absolute value | Vgs | of the gate voltage of the driving
これに限らず、直前の書き込み動作において保持された駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖgs｜が、次の書き込み動作においてビデオ信号入力電流源３３１２により定められる所定のドレイン電流を流す際の駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖgs｜より大きい場合は、期間ＴＡ１では駆動用ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖgs｜は、時間の経過と共に減少し、ドレイン電流ＩVideoに対応するゲート電圧を保持する動作となる。
Not limited to this, the absolute value | Vgs | of the gate voltage of the
上記のような、電流書き込み型アナログ方式の表示装置では、駆動ＴＦＴ３３０３は飽和領域で動作する。駆動ＴＦＴ３３０３のドレインは、ソース信号線３３０７より入力される信号電流によって定められている。つまり、駆動ＴＦＴ３３０３は、閾値電圧や移動度等のばらつきがあっても、一定のドレイン電流を流し続けるようにゲート電圧が自動的に変化する。
In the current writing type analog display device as described above, the driving
ＯＬＥＤ素子において、その陽極と陰極間の電圧と、流れる電流量の関係（Ｉ−Ｖ特性）は、ＯＬＥＤ素子を使用する環境温度や、ＯＬＥＤ素子の劣化等の影響によって変化する。そのため、従来の電圧書き込み型のデジタル方式に代表されるような、駆動ＴＦＴを線型領域で動作させる表示装置では、ＯＬＥＤ素子の両電極間に一定の電圧を印加している場合においても、ＯＬＥＤ素子の劣化等の影響に伴い両電極間を流れる電流が変化してしまうという問題がある。 In the OLED element, the relationship between the voltage between the anode and the cathode and the amount of flowing current (IV characteristic) varies depending on the environmental temperature in which the OLED element is used, the deterioration of the OLED element, and the like. Therefore, in a display device in which a driving TFT is operated in a linear region as represented by a conventional voltage writing type digital method, even when a constant voltage is applied between both electrodes of the OLED element, the OLED element There is a problem that the current flowing between the two electrodes changes due to the influence of deterioration or the like.
一方、図３２に示したような画素構成を有する、従来の電流書き込み型の駆動方法を用いる表示装置においては、一定電流をＯＬＥＤ素子に流すことによって輝度を表現する。電流書き込み型の画素では、駆動ＴＦＴ３３０３は、飽和領域で動作している。そのため、ＯＬＥＤ素子３００６の劣化前後において、ＯＬＥＤ素子３００６の両電極間の電圧は変化するが、ＯＬＥＤ素子３００６を流れる電流はほぼ一定の値に保たれる。
On the other hand, in a display device having a pixel configuration as shown in FIG. 32 and using a conventional current writing type driving method, luminance is expressed by flowing a constant current through the OLED element. In the current writing type pixel, the driving
しかし、電流書き込み型の駆動方法では、各画素で表示を行う毎に、信号電流に応じた電荷を各画素の容量部（保持容量）に保持し直す必要がある。この時、信号電流が小さな場合ほど、画素に信号を書き込む際に、保持容量に所定の電荷を保持するための時間が長く必要となるため、信号電流の素早い書き込みが困難である。また、信号電流が小さな場合は、信号電流の書き込みが行われる画素以外の、同じソース信号線に接続された複数の画素による漏れ電流等のノイズの影響が大きく、正確な輝度で画素を発光させることができない危険性が高い。 However, in the current writing type driving method, each time display is performed in each pixel, the charge corresponding to the signal current needs to be held again in the capacitor portion (holding capacitor) of each pixel. At this time, the smaller the signal current is, the longer it takes to hold a predetermined charge in the storage capacitor when writing a signal to the pixel, so that it is difficult to write the signal current quickly. In addition, when the signal current is small, the influence of noise such as leakage current due to a plurality of pixels connected to the same source signal line other than the pixel where the signal current is written is large, and the pixel emits light with accurate luminance. There is a high risk that it cannot be done.
更に、従来の電流書き込み型の表示装置において、各画素に信号電流を入力するビデオ信号入力電流源は、各画素列毎に設けられるが、それら全ての電流特性を揃える必要がある。そのため、多結晶半導体薄膜などの半導体薄膜を用いたトランジスタでは、電流特性の揃ったビデオ信号入力電流源を作製するのは困難である。よって、ビデオ信号入力電流源は、単結晶ＩＣ基板上に作製される。一方、画素が形成される基板は、コスト等の面から、ガラス等の絶縁基板（絶縁表面を有する基板）上に作製されるのが一般的である。そこで、画素が形成された基板上に、ビデオ信号入力電流源が作製された単結晶ＩＣ基板を貼り付ける必要がある。そのため、コストが高い、貼り付けの際に必要となる面積が大きく画素領域周辺の額縁の面積を小さくすることができない等の問題がある。 Furthermore, in a conventional current writing type display device, a video signal input current source for inputting a signal current to each pixel is provided for each pixel column. However, it is necessary to make all these current characteristics uniform. Therefore, it is difficult to manufacture a video signal input current source with uniform current characteristics in a transistor using a semiconductor thin film such as a polycrystalline semiconductor thin film. Therefore, the video signal input current source is manufactured on the single crystal IC substrate. On the other hand, a substrate on which pixels are formed is generally manufactured on an insulating substrate such as glass (a substrate having an insulating surface) from the viewpoint of cost and the like. Therefore, it is necessary to attach a single crystal IC substrate on which a video signal input current source is manufactured on a substrate on which pixels are formed. Therefore, there are problems that the cost is high, the area required for pasting is large, and the area of the frame around the pixel region cannot be reduced.
また、一般的にアクティブマトリクス型の表示装置の作製において、ＴＦＴや配線等のパターニングにリソグラフィ法が用いられている。リソグラフィ法を用いる場合、フォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を行なう必要があるため、作製工程が複雑になり、コストが高くなる。さらにリソグラフィ法には高価な露光用のマスク（フォトマスク）が必要であることも、表示装置の作製に費やされるコストが抑えられない一因になっている。また、上記したように、画素部における回路構成が複雑になればなる程、それに対応したフォトマスクが必要になってくる。そして、成膜後、エッチングにより除去されてしまう部分が大部分であるため、材料が無駄になり、コスト削減という観点から好ましくない。また、無駄になる大部分の材料は結局廃棄されてしまうので、製造コストに影響を及ぼすばかりか、環境負荷の増大を招いていた。 In general, in the production of an active matrix display device, a lithography method is used for patterning TFTs and wirings. When the lithography method is used, a series of steps such as formation of a photoresist, exposure, development, etching, and peeling are required, so that the manufacturing process becomes complicated and the cost increases. Further, the lithography method requires an expensive exposure mask (photomask), which is one of the reasons why the cost for manufacturing a display device cannot be suppressed. In addition, as described above, the more complicated the circuit configuration in the pixel portion, the more necessary a photomask corresponding to it. Further, since most of the portion that is removed by etching after film formation is used, the material is wasted, which is not preferable from the viewpoint of cost reduction. In addition, most of the material that is wasted is eventually discarded, which not only affects the manufacturing cost but also increases the environmental load.
また、パネルが大型化されると必然的に配線が長くなるため、配線抵抗により信号が遅延するという問題が生じる。この場合、配線を厚くして断面積を広げれば、配線抵抗を下げることができ、よって信号の遅延を回避できると考えられる。しかし、リソグラフィ法を用いて配線を形成する場合、配線の厚さはせいぜい２００〜４００μｍ程度であり、それ以上厚いとエッチングの工程に時間がかかって望ましくない。 Moreover, since the wiring becomes inevitably longer when the panel is enlarged, there arises a problem that the signal is delayed due to the wiring resistance. In this case, it is considered that if the wiring is thickened and the cross-sectional area is widened, the wiring resistance can be lowered, and thus signal delay can be avoided. However, when the wiring is formed by using the lithography method, the thickness of the wiring is about 200 to 400 μm at most, and if it is thicker than that, it takes time for the etching process, which is not desirable.
本発明は、上述した問題に鑑み、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能であり、且つ各画素への信号の書き込み速度が速く、正確な階調が表現可能な表示装置の提案を課題とする。さらに本発明は、配線の作製工程に費やされるコストおよび時間を抑え、小型化可能な表示装置及びその作製方法を提供することを目的とする。 In view of the above-described problems, the present invention makes it possible to cause a light-emitting element to emit light at a constant luminance regardless of a change in current characteristics due to deterioration or the like, and to write signals to each pixel at a high speed and accurately. An object is to propose a display device capable of expressing a tone. It is another object of the present invention to provide a display device and a manufacturing method thereof that can reduce the size and cost of the wiring manufacturing process.
本発明による表示装置は、画素を含み、第１の電流を電圧に変換する手段と、変換された前記電圧を保持する手段と、保持された前記電圧を第２の電流に変換する手段と、デジタルの映像信号によって、前記第２の電流を発光素子に流す手段と、を有することから成ることを特徴としている。
前記保持された前記電圧を第２の電流に変換する手段は、前記第１の電流と電流値の等しい第２の電流、又は、前記第１の電流と電流値が比例する第２の電流へ変換する手段であることを含む。
この発明に依る表示装置は、前記デジタルの映像信号とは別の信号によって、前記第２の電流を前記発光素子に流さないようにする手段を有することを含むことを特徴としている。
The display device according to the present invention includes a pixel, means for converting a first current into a voltage, means for holding the converted voltage, means for converting the held voltage into a second current, And means for causing the second current to flow through the light emitting element in accordance with a digital video signal.
The means for converting the held voltage into a second current is a second current having a current value equal to the first current, or a second current having a current value proportional to the first current. Including means for converting.
The display device according to the present invention includes means for preventing the second current from flowing to the light emitting element by a signal different from the digital video signal.
また、本発明による表示装置は、複数の画素を有し、複数の画素はそれぞれ一定の電流を流す電流源回路と、デジタルの映像信号によって、オン・オフが切り替えられるスイッチ部と、発光素子と、電源線とを有し、電流源回路およびスイッチ部は少なくとも一つのトランジスタを有しており、電流源回路のトランジスタのゲート電極、前記スイッチ部のトランジスタのゲート電極または前記電源線のいずれかが、液滴吐出法または印刷法を用いて形成されている。なお、電流源回路とスイッチ部と発光素子は、電源線と電源基準線の間に直列に接続されていることを特徴としている。 In addition, a display device according to the present invention includes a plurality of pixels, each of the plurality of pixels including a current source circuit that supplies a constant current, a switch unit that is turned on and off by a digital video signal, a light emitting element, The power source line, and the current source circuit and the switch unit have at least one transistor, and the gate electrode of the transistor of the current source circuit, the gate electrode of the transistor of the switch unit, or the power source line The droplet discharge method or the printing method is used. Note that the current source circuit, the switch unit, and the light emitting element are connected in series between the power supply line and the power supply reference line.
更に、本発明の表示装置は、第１の端子と第２の端子とを有し第１の端子と前記第２の端子間を流れる電流を一定に定める電流源回路と、第３の端子と第４の端子とを有しデジタルの映像信号によって第３の端子と前記第４の端子間の導通状態・非導通状態を切り替えるスイッチ部と、電源線と、電源基準線とを有する画素を含み、第３の端子と第４の端子間の導通状態が選択されたとき、第１の端子と第２の端子間を流れる電流が発光素子の陽極と陰極間を流れるように電源線と電源基準線の間に、電流源回路、スイッチ部および前記発光素子が接続されており、電流源回路のトランジスタのゲート電極、スイッチ部のトランジスタのゲート電極、電源線または電源基準線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴としている。 Furthermore, the display device of the present invention includes a current source circuit having a first terminal and a second terminal, and a current source circuit for determining a constant current flowing between the first terminal and the second terminal, a third terminal, A pixel having a fourth terminal and a switch section for switching a conductive state / non-conductive state between the third terminal and the fourth terminal by a digital video signal, a power supply line, and a power supply reference line When the conduction state between the third terminal and the fourth terminal is selected, the power supply line and the power supply reference are set such that the current flowing between the first terminal and the second terminal flows between the anode and the cathode of the light emitting element. The current source circuit, the switch unit, and the light emitting element are connected between the lines, and the gate electrode of the transistor of the current source circuit, the gate electrode of the transistor of the switch unit, the power supply line, or the power supply reference line is liquid It is formed using the droplet discharge method or printing method. It is characterized in.
また、本発明による表示装置は、第１の電流を第１のトランジスタのドレイン電流とする手段と、第１のトランジスタのゲート電圧を保持する手段と、ゲート電圧を第１のトランジスタと極性が等しい第２のトランジスタのゲート電圧とする手段と、デジタルの映像信号によって、第２のトランジスタのドレイン電流を発光素子に流す手段を有しており、第１のトランジスタのゲート電極または第２のトランジスタのゲート電極のうち少なくとも一方が、液滴吐出法または印刷法を用いて形成されている。前記表示装置において、第１のトランジスタのゲート長とゲート幅の比は、第２のトランジスタのゲート長とゲート幅の比と異なることと共に、第１のトランジスタのゲート電極とドレイン端子を電気的に接続する手段を有することを含む。
また、前記表示装置は、デジタルの映像信号とは別の信号によって、第２のトランジスタのドレイン電流を発光素子に流さないようにする手段を有することを特徴としている。
Further, the display device according to the present invention has a means for setting the first current to be the drain current of the first transistor, a means for holding the gate voltage of the first transistor, and the gate voltage having the same polarity as the first transistor. Means for setting the gate voltage of the second transistor, and means for causing the drain current of the second transistor to flow to the light-emitting element by a digital video signal, and the gate electrode of the first transistor or the second transistor At least one of the gate electrodes is formed using a droplet discharge method or a printing method. In the display device, the ratio of the gate length to the gate width of the first transistor is different from the ratio of the gate length to the gate width of the second transistor, and the gate electrode and the drain terminal of the first transistor are electrically connected to each other. Including means for connecting.
The display device includes means for preventing the drain current of the second transistor from flowing to the light emitting element by a signal different from the digital video signal.
本発明による表示装置は、第１の電流をトランジスタに入力してトランジスタのドレイン電流とする手段と、トランジスタのゲート電圧を保持する手段と、デジタルの映像信号によってトランジスタのソース・ドレイン端子間に電圧を印加して、保持されたゲート電圧によって定まるトランジスタのドレイン電流を発光素子に流す手段を有しており、さらにトランジスタのゲート電極が液滴吐出法または印刷法を用いて形成されていることを特徴としている。
前記表示装置は、さらに、トランジスタのゲート電極とドレイン端子を電気的に接続する手段を有することを含むと共に、前記デジタルの映像信号とは別の信号によって、トランジスタのドレイン電流を発光素子に流さないようにする手段を有することを含むことを特徴としている。
The display device according to the present invention includes a means for inputting a first current to a transistor to obtain a drain current of the transistor, a means for holding the gate voltage of the transistor, and a voltage between the source and drain terminals of the transistor by a digital video signal. And the transistor drain current determined by the held gate voltage is supplied to the light emitting element, and the transistor gate electrode is formed by a droplet discharge method or a printing method. It is a feature.
The display device further includes means for electrically connecting the gate electrode and the drain terminal of the transistor, and does not cause the drain current of the transistor to flow through the light emitting element by a signal different from the digital video signal. It has the means to make it include, It is characterized by including.
本発明では、上記構成を有する表示装置を、スクリーン印刷法、オフセット印刷法に代表される印刷法、または液滴吐出法を用いて形成する。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。上記印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、信号線、走査線に代表される各種配線、ＴＦＴのゲート電極、発光素子の電極などを形成することが可能になる。ただし、本発明の表示装置は、パターンを形成する全ての工程に、印刷法または液滴吐出法を用いる必要はない。例えば、配線およびゲート電極の形成には印刷法または液滴吐出法を用い、半導体膜のパターニングにはリソグラフィ法を用いる、というように、少なくとも一部の工程において印刷法または液滴吐出法を用いていればよい。またパターニングの際に用いるマスクを、印刷法または液滴吐出法で形成してもよい。 In the present invention, the display device having the above structure is formed using a screen printing method, a printing method typified by an offset printing method, or a droplet discharge method. The droplet discharge method means a method of forming a predetermined pattern by discharging droplets containing a predetermined composition from the pores, and includes an ink jet method and the like in its category. By using the above printing method and droplet discharge method, various wirings typified by signal lines and scanning lines, TFT gate electrodes, light emitting element electrodes, etc. can be formed without using an exposure mask. become. However, in the display device of the present invention, it is not necessary to use a printing method or a droplet discharge method for all the steps of forming a pattern. For example, a printing method or a droplet discharge method is used in at least a part of the process, for example, a printing method or a droplet discharge method is used for forming a wiring and a gate electrode, and a lithography method is used for patterning a semiconductor film. It only has to be. In addition, a mask used for patterning may be formed by a printing method or a droplet discharge method.
本発明は、少なくとも一つのトランジスタを有する電流源回路と、少なくとも一つのトランジスタを有するスイッチ部と、発光素子とを電源基準線と電源線の間に直列に接続し、電流源回路のトランジスタのゲート電極、スイッチ部のトランジスタのゲート電極、電源線基準線または電源線のいずれかを、液滴吐出法または印刷法を用いて形成することを特徴としている。 According to the present invention, a current source circuit having at least one transistor, a switch unit having at least one transistor, and a light emitting element are connected in series between a power supply reference line and a power supply line, and a gate of the transistor of the current source circuit Any one of the electrode, the gate electrode of the transistor in the switch portion, the power supply line reference line, or the power supply line is formed using a droplet discharge method or a printing method.
また、本発明は、第１の電流を第１のトランジスタのドレイン電流とし、第１のトランジスタのゲート電圧を保持し、ゲート電圧を前記第１のトランジスタと極性が等しい第２のトランジスタのゲート電圧とし、デジタルの映像信号によって、第２のトランジスタのドレイン電流を発光素子に流す手段を有し、第１のトランジスタのゲート電極または第２のトランジスタのゲート電極のうち少なくとも一方を、液滴吐出法または印刷法を用いて形成することを特徴としている。さらに、第１のトランジスタのゲート長とゲート幅の比を、第２のトランジスタのゲート長とゲート幅の比と異なるように形成してもよい。 According to the present invention, the first current is the drain current of the first transistor, the gate voltage of the first transistor is held, and the gate voltage is the gate voltage of the second transistor having the same polarity as the first transistor. And means for flowing a drain current of the second transistor to the light emitting element by a digital video signal, and at least one of the gate electrode of the first transistor and the gate electrode of the second transistor is subjected to a droplet discharge method. Alternatively, it is formed using a printing method. Further, the ratio of the gate length and the gate width of the first transistor may be different from the ratio of the gate length and the gate width of the second transistor.
また、本発明は、第１の電流をトランジスタに入力してトランジスタのドレイン電流とし、トランジスタのゲート電圧を保持し、デジタルの映像信号によってトランジスタのソース・ドレイン端子間に電圧を印加して、保持されたゲート電圧によって定まる前期トランジスタのドレイン電流を発光素子に流す手段を有しており、トランジスタのゲート電極を液滴吐出法または印刷法を用いて形成することを特徴としている。 In the present invention, the first current is input to the transistor to be the drain current of the transistor, the gate voltage of the transistor is held, and the voltage is applied between the source and drain terminals of the transistor by a digital video signal and held. The transistor has means for flowing the drain current of the previous transistor, which is determined by the gate voltage, to the light emitting element, and the gate electrode of the transistor is formed by a droplet discharge method or a printing method.
上記構成において、発光素子は第１の電極と、第２の電極と、第１の電極と第２の電極の間に形成された電界発光層とを有し、第１の電極、第２の電極または電界発光層のいずれかを、液滴吐出法を用いて形成することを特徴としている。 In the above structure, the light-emitting element includes a first electrode, a second electrode, and an electroluminescent layer formed between the first electrode and the second electrode. Either the electrode or the electroluminescent layer is formed using a droplet discharge method.
本発明は、デジタルの映像信号を用いることによって、スイッチ部のオン・オフ（導通・非導通）を切り替える。また、電流源回路を流れる一定電流の大きさは、画素外部より入力される制御信号によって定められる。スイッチ部がオン状態の場合は、発光素子には、電流源回路によって定まる一定電流が流れ発光する。スイッチ部がオフ状態の場合、発光素子には電流が流れず発光しない。このように、スイッチ部のオン・オフを映像信号によって制御し階調を表現する。 The present invention switches on / off (conductive / non-conductive) of the switch unit by using a digital video signal. Further, the magnitude of the constant current flowing through the current source circuit is determined by a control signal input from the outside of the pixel. When the switch unit is in the ON state, a constant current determined by the current source circuit flows through the light emitting element to emit light. When the switch portion is in an off state, no current flows through the light emitting element and no light is emitted. In this way, the gradation is expressed by controlling the on / off of the switch unit by the video signal.
複数のスイッチ部を設けた場合、それら複数のスイッチ部それぞれのオン・オフを切り替える信号は、映像信号であっても、その他の任意の信号であっても、また、映像信号とその他の任意の信号の両方であっても良い。ただし、複数のスイッチ部のうち少なくとも１つのスイッチ部は、映像信号によってオン・オフが切り替えられる必要がある。例えば、電源基準線と電源線との間に、発光素子と、第１のスイッチ部と第２のスイッチ部と電流源回路とが直列に接続された構成の場合、第１のスイッチ部は、映像信号によってオン・オフを切り替え、第２のスイッチ部は、映像信号とは異なる信号によってオン・オフを切り替えられる構成とすることができる。又は、第１のスイッチ部、第２のスイッチ部が共に、映像信号によってオン・オフが切り替えられるような構成とすることもできる。 When a plurality of switch units are provided, the signal for switching on / off of each of the plurality of switch units may be a video signal, any other arbitrary signal, or a video signal and any other arbitrary signal. Both signals may be used. However, at least one of the plurality of switch units needs to be switched on / off by a video signal. For example, when the light emitting element, the first switch unit, the second switch unit, and the current source circuit are connected in series between the power supply reference line and the power supply line, the first switch unit is The second switch unit can be switched on / off by a signal different from the video signal. Alternatively, both the first switch unit and the second switch unit can be configured to be switched on / off by a video signal.
本発明の表示装置では、スイッチ部を駆動する映像信号とは別に、電流源回路を流れる一定電流を定めるための制御信号を入力する。制御信号としては、電圧信号でも電流信号でもどちらでもよい。また、電流源回路に制御信号を入力するタイミングは、任意に定めることができる。電流源回路への制御信号の入力は、スイッチ部への映像信号の入力に同期させて行っても良いし非同期で行っても良い。 In the display device of the present invention, a control signal for determining a constant current flowing through the current source circuit is input separately from the video signal for driving the switch unit. The control signal may be either a voltage signal or a current signal. The timing for inputting the control signal to the current source circuit can be arbitrarily determined. The input of the control signal to the current source circuit may be performed in synchronization with the input of the video signal to the switch unit or may be performed asynchronously.
本発明の表示装置では、画像表示を行う際に発光素子に流れる電流は一定に保たれるため、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能である。 In the display device of the present invention, since the current flowing through the light emitting element is kept constant when performing image display, the light emitting element can emit light with a constant luminance regardless of a change in current characteristics due to deterioration or the like. .
本発明の表示装置では、各画素に配置した電流源回路を流れる電流の大きさは、映像信号とは別の信号によって制御され、常に一定である。また、デジタルの映像信号を用いてスイッチ部を駆動し、発光素子に一定電流を流すか流さないかを選択して、発光状態・非発光状態を切り替え、デジタル方式で階調を表現する点に特徴を有する。 In the display device of the present invention, the magnitude of the current flowing through the current source circuit arranged in each pixel is controlled by a signal different from the video signal and is always constant. In addition, the digital video signal is used to drive the switch unit, select whether or not to pass a constant current through the light-emitting element, switch between the light-emitting state and non-light-emitting state, and express the gradation in a digital manner. Has characteristics.
本発明により、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能となり、且つ各画素への信号の書き込み速度が速く、正確な階調が表現可能である駆動方法を提供することができる。 According to the present invention, it is possible to cause a light emitting element to emit light with a constant luminance regardless of a change in current characteristics due to deterioration or the like, and a signal writing speed to each pixel is fast and accurate gradation can be expressed. A method can be provided.
また本発明では液滴吐出法、印刷法を用いてパターンを形成することで、リソグラフィ法で行なわれるフォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を簡略化することができる。また、液滴吐出法、印刷法だと、リソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、露光装置の作製に費やされるコストを抑えることができる。 Further, in the present invention, by forming a pattern using a droplet discharge method or a printing method, a series of steps such as photoresist film formation, exposure, development, etching, and peeling performed by a lithography method can be simplified. it can. Further, unlike the lithography method, the droplet discharge method and the printing method do not waste material that is removed by etching. Further, since it is not necessary to use an expensive exposure mask, it is possible to suppress the cost spent for manufacturing the exposure apparatus.
さらに、リソグラフィ法とは異なり、配線を形成するためにエッチングを行なう必要がないため、配線を形成する工程に費やされる時間をリソグラフィ法の場合に比べて著しく短くすることが可能である。特に配線の厚さを０．５μｍ以上、より望ましくは２μｍ以上で形成する場合、配線抵抗を抑えることができるので、配線の作製工程に費やされる時間を抑えつつ、表示装置の大型化に伴う配線抵抗の上昇を抑えることができる。 Further, unlike the lithography method, it is not necessary to perform etching in order to form the wiring, so that the time spent for the process of forming the wiring can be significantly shortened compared to the case of the lithography method. In particular, when the wiring is formed with a thickness of 0.5 μm or more, more desirably 2 μm or more, the wiring resistance can be suppressed. Therefore, the wiring accompanying the increase in the size of the display device while suppressing the time spent in the wiring manufacturing process. An increase in resistance can be suppressed.
図１（Ａ）に、本発明の表示装置における画素の構成の模式図を示す。図１（Ａ）において、各画素１００は、走査線Ｇ、映像信号入力線Ｓ、電源線Ｗ、スイッチ部１０１、電流源回路１０２及び発光素子１０６によって構成される。
各画素１００において、スイッチ部１０１は端子Ｃ及び端子Ｄを有する。発光素子１０６の画素電極１０６ａは、スイッチ部の端子Ｄと接続される。スイッチ部の端子Ｃは、電流源回路１０２の端子Ｂと接続される。電流源回路１０２の端子Ａは電源線Ｗと接続されている。電流源回路１０２は、円の中に矢印を配置した記号によって模式的に示す。電流源回路１０２はこの記号の矢印の方向、つまり端子Ａから端子Ｂの方向に、正の一定電流を流す回路であるとする。端子Ａ又は端子Ｂの一方を電流源回路１０２の入力端子、他方を電流源回路１０２の出力端子と呼ぶ。
FIG. 1A is a schematic diagram of a pixel structure in a display device of the present invention. In FIG. 1A, each
In each
発光状態を選択する信号が映像信号入力線Ｓより入力された画素１００では、スイッチ部１０１の端子Ｃと端子Ｄ間が導通状態となる。こうして、スイッチ部１０１の端子Ｃと端子Ｄ間及び電流源回路１０２の端子Ａと端子Ｂ間を介して、発光素子１０６の画素電極１０６ａと電源線Ｗが接続される。
In the
スイッチ部１０１は、走査線Ｇより入力される信号によって映像信号入力線Ｓ上の映像信号の画素への入力を切り替える第１のスイッチと、画素に入力された映像信号によってオン・オフが切り替えられる第２のスイッチとを有する。第２のスイッチのオン・オフを切り替えることによって、スイッチ部の端子Ｃと端子Ｄの間の導通及び非導通状態が切り替えられる。端子Ｃ又は端子Ｄの一方をスイッチ部１０１の入力端子、他方をスイッチ部１０１の出力端子と呼ぶ。
発光素子１０６は、画素電極１０６ａから対向電極１０６ｂへ、又はその逆の方向に電流を流し、その電流に応じて輝度が変化する素子を示す。
The
The light-emitting
図１（Ａ）では、電流源回路１０２の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃと端子Ｄ間を介して、発光素子１０６の画素電極１０６ａに接続されているので、発光素子１０６の画素電極１０６ａは陽極となり、対向電極１０６ｂは陰極となる。このとき、発光素子１０６の対向電極１０６ｂに与えられている電位Ｖcomは、電源線Ｗの電位より低く設定されている。電位Ｖcomは、電源基準線（図示せず）によって与えられている。
In FIG. 1A, the terminal A of the
一方、電流源回路１０２の端子Ａが、スイッチ部１０１の端子Ｃに接続され、端子Ｂが電源線Ｗに接続される構造としてもよい。このとき、発光素子１０６の画素電極１０６ａは陰極となり、対向電極１０６ｂは陽極となる。発光素子１０６の対向電極１０６ｂに与えられている電位Ｖcomは、電源線Ｗの電位より高く設定されている。
On the other hand, the terminal A of the
また、電流源回路１０２とスイッチ部１０１と発光素子１０６の接続順序は任意でよいため、例えば、電流源回路１０２は、スイッチ部１０１と発光素子１０６の間に配置されていても良い。つまり、電流源回路１０２の端子Ｂが発光素子１０６の画素電極１０６ａと接続され、電流源回路１０２の端子Ａがスイッチ部１０１の端子Ｄと接続され、スイッチ部１０１の端子Ｃが電源線Ｗに接続された構造であっても良い。更に、電流源回路１０２の端子Ａと端子Ｂとが反転した構造であっても良い。つまり、電流源回路１０２の端子Ａが発光素子１０６の画素電極１０６ａと接続され、電流源回路１０２の端子Ｂがスイッチ部１０１の端子Ｄと接続され、スイッチ部１０１の端子Ｃが電源線Ｗと接続された構成であってもよい。この場合、発光素子１０６の画素電極１０６ａは陰極となり、対向電極は１０６ｂは陽極となる。このとき、発光素子１０６の対向電極１０６ｂに与えられている電位Ｖcomは、電源線Ｗの電位より高く設定されている。
Further, since the connection order of the
スイッチ部１０１において、端子Ｃと端子Ｄの間が導通状態となった画素１００では、電流源回路１０２によって定まる一定電流が発光素子１０６に入力され、発光素子１０６は発光する。
In the
電流源回路１０２の基本構造の例を図１（Ｂ）及び図１（Ｃ）に示す。各画素の電流源回路を流れる一定電流が、電流信号によって定められる電流源回路の例を挙げる。このような構成の電流源回路を、電流制御型電流源回路と呼ぶ。図１（Ｂ）及び図１（Ｃ）中の端子Ａ及び端子Ｂは、図１（Ａ）中、端子Ａ及び端子Ｂに対応する。
Examples of the basic structure of the
図１（Ｂ）及び図１（Ｃ）において、電流源回路１０２はトランジスタ（電流源トランジスタ）１１２と容量素子（電流源容量）１１１とを有する。飽和領域で動作する電流源トランジスタ１１２のドレイン電流が、画素の外部より入力された一定電流（以下、基準電流と表記する）に対応する一定電流（以下、画素基準電流と表記する）となる。つまり、画素の外部より一定電流（基準電流）が入力される。このときのゲート電圧Ｖgs（以下、画素対応基準電圧と表記する）が、電流源容量１１１によって保持されると、電流源トランジスタ１１２が飽和領域で動作する場合には、基準電流に対応した一定電流（画素基準電流）がドレイン電流として電流源トランジスタ１１２及び発光素子１０６に流れる。こうして、外部の電流源より基準電流が入力されなくなった後も、電流源トランジスタ１１２はソース・ドレイン間に電圧が印加されると、電流源容量１１１に保持された画素対応基準電圧に応じて画素基準電流を流す。なお、電流源容量１１１は、他のトランジスタのゲート容量などを利用することにより省略することも可能である。
In FIG. 1B and FIG. 1C, the
各画素に配置された電流源容量１１１において、電流源トランジスタ１１２が画素基準電流を流すのに必要なゲート電圧を取得し保持する動作を、画素の設定動作と呼ぶ。
なお、本発明におけるトランジスタとしては、薄膜トランジスタ（ＴＦＴ）でも、単結晶トランジスタ等のトランジスタでもどちらでも良い。また、有機物を利用したトランジスタでもよい。
例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタとすることができる。薄膜トランジスタとしては、活性層として多結晶半導体、セミアモルファス半導体（微結晶半導体）または非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴ、セミアモルファスシリコンを用いたＴＦＴまたはアモルファスシリコンを用いたＴＦＴとすることができる。
In the
Note that the transistor in the present invention may be either a thin film transistor (TFT) or a transistor such as a single crystal transistor. Alternatively, a transistor using an organic material may be used.
For example, the single crystal transistor can be a transistor formed using SOI technology. As the thin film transistor, a polycrystalline semiconductor, a semi-amorphous semiconductor (microcrystalline semiconductor), or an amorphous semiconductor may be used as an active layer. For example, a TFT using polysilicon, a TFT using semi-amorphous silicon, or a TFT using amorphous silicon can be used.
セミアモルファス半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ-1よりも低周波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。 A semi-amorphous semiconductor is a film containing a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal). This semi-amorphous semiconductor is a semiconductor having a third state which is stable in terms of free energy, and is a crystalline one having a short-range order and having a lattice strain, and having a grain size of 0.5 to 20 nm. It can be dispersed in a single crystal semiconductor. The semi-amorphous semiconductor has its Raman spectrum shifted to a lower frequency side than 520 cm −1 , and diffraction peaks of (111) and (220) that are derived from the Si crystal lattice are observed in X-ray diffraction. . Further, hydrogen or halogen is contained at least 1 atomic% or more as a neutralizing agent for dangling bonds. Here, for convenience, such a semiconductor is referred to as a semi-amorphous semiconductor (SAS). Furthermore, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a good semi-amorphous semiconductor can be obtained.
電流源回路１０２において、電流源トランジスタ１１２にドレイン電流が流れる場合、電流源容量１１１の一方の電極は電流源トランジスタ１１２のゲート電極と接続され、他方（図中、端子Ａ2で示す）は一定電位が与えられる。電流源容量１１１に保持された電荷によって、電流源トランジスタ１１２のゲート電極の電位（ゲート電位）が保存される。ここで、端子Ａ2の電位と電流源トランジスタ１１２のソース端子の電位とは、同じであっても良いし異なっていても良いが、電流源トランジスタに画素基準電流が流れる際はいつも、それぞれの端子間の電位差は、同じとする。こうして、電流源トランジスタ１１２に画素基準電流が流れる際のゲート電圧Ｖgs（画素対応基準電圧）は保持される。飽和領域で動作するトランジスタでは、ゲート電圧Ｖgsに応じてドレイン電流も変化する。従って、ソース端子の電位が変化しても、ゲート電圧Ｖgsは一定であるように、端子Ａ2はソース端子に接続されていることが望ましい。なお、図１（Ｂ）と図１（Ｃ）では、電流源トランジスタ１１２の極性が異なる。図１（Ｂ）では、電流源トランジスタ１１２は、ｐチャネル型であり、図１（Ｃ）ではｎチャネル型である。2
In the
図１（Ａ）のように接続されている場合には、電流源トランジスタ１１２がｐチャネル型の場合、電流源トランジスタ１１２はソース端子からドレイン端子に電流を流す。また、電流源トランジスタ１１２がｎチャネル型の場合、電流源トランジスタ１１２のドレイン端子からソース端子に電流を流す。よって、電流源トランジスタ１１２がｐチャネル型の場合、電流源トランジスタ１１２のソース端子は端子Ａに接続され、ドレイン端子は端子Ｂに接続される。一方、電流源トランジスタ１１２がｎチャネル型の場合、電流源トランジスタ１１２のドレイン端子は端子Ａに接続され、ソース端子は端子Ｂに接続される。
In the case of connection as shown in FIG. 1A, when the
画素基準電流を、画素外部より入力される電流信号（基準電流）によって制御する手段としては、大きく分けて２つの方法がある。 There are roughly two methods for controlling the pixel reference current by a current signal (reference current) input from the outside of the pixel.
１つは、カレントミラー方式と名付けた方式である。カレントミラー回路は、ゲート電極が電気的に接続された１対のトランジスタを有し、一方のトランジスタのゲート電極とドレイン端子が電気的に接続された構成を有する。カレントミラー方式では、カレントミラー回路を構成する１対のトランジスタのうち、一方のトランジスタを電流源トランジスタ１１２とし、他方のトランジスタをカレントトランジスタとする。カレントトランジスタのドレイン端子とゲート電極を電気的に接続して、そのソース・ドレイン間に基準電流を入力する手法である。
One is a method named the current mirror method. The current mirror circuit includes a pair of transistors whose gate electrodes are electrically connected, and the gate electrode and drain terminal of one transistor are electrically connected. In the current mirror method, one transistor of the pair of transistors constituting the current mirror circuit is the
もう１つは、同一トランジスタ方式と名付けた方式である。同一トランジスタ方式は、ドレイン端子とゲート電極が電気的に接続された電流源トランジスタ１１２のソース・ドレイン間に、基準電流を直接入力する手法である。なお、同一トランジスタ方式の変形として、マルチゲート方式と呼ぶものもある。
The other method is named the same transistor method. The same transistor method is a method in which a reference current is directly input between the source and drain of a
カレントミラー方式を用いる電流源回路を、カレントミラー方式の電流源回路と呼び、同一トランジスタ方式を用いる電流源回路を、同一トランジスタ方式の電流源回路と呼び、マルチゲート方式を用いる電流回路をマルチゲート方式の電流源回路と呼ぶ。電流源回路１０２は、一旦、基準電流を入力し画素対応基準電圧を電流源容量１１１に保持する、画素の設定動作を行った後は、電流源容量１１１に保持された電荷が放電しない限り、再び基準電流を入力する動作を必要としない。
A current source circuit using a current mirror system is called a current mirror system current source circuit, a current source circuit using the same transistor system is called an identical transistor system current source circuit, and a current circuit using a multi-gate system is a multi-gate circuit. This is called a current source circuit. The
電流源容量１１１に保持された電荷は、実際には、漏れ電流の影響や様々なノイズによって時間が経過すると変化してしまう。そこで、定期的に、画素の設定動作を繰り返す必要がある。しかし、一旦、画素の設定動作を行った後に、定期的に行う画素の設定動作では、漏れ電流によって電流源容量１１１に保持された電荷が変化した分のみ、電荷を保持し直せばよい。そのため、はじめの画素の設定動作と比較して、その後定期的に行う画素の設定動作に要する時間は短くてすむ。
The electric charge held in the
次に、本発明の表示装置のより具体的な構成とその作製方法について、図４〜図７を用いて説明する。 Next, a more specific structure of the display device of the present invention and a manufacturing method thereof will be described with reference to FIGS.
まず図４（Ａ）に示すように、ＴＦＴ及び発光素子を形成する基板２００を用意する。具体的に基板２００は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ＳＵＳ基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。基板２００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。
First, as shown in FIG. 4A, a
上述した基板２００の表面に、液滴吐出法、印刷法を用いて形成される導電膜または絶縁膜の密着性を高めるための前処理を施す。密着性を高めることができる方法として、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を基板２００の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属や金属化合物を基板２００の表面に付着させる方法、基板２００の表面に大気圧下または減圧下においてプラズマ処理を施し表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む絶縁膜（以下、シロキサン系絶縁膜と呼ぶ）等が挙げられる。シロキサン系絶縁膜は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。
The surface of the
なお、基板２００に付着させる金属または金属化合物が導電性を有する場合、半導体素子の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、基板２００の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。
Note that when the metal or the metal compound attached to the
本実施の形態では、光触媒反応により密着性を高めることができるＺｎＯまたはＴｉＯ2などの光触媒を基板２００の表面に付着させる。具体的には、ＺｎＯまたはＴｉＯ2を溶媒に分散させ、基板２００の表面に撒布したり、Ｚｎの化合物またはＴｉの化合物を基板２００の表面に付着させた後、酸化させたり、ゾル−ゲル法を用いたりすることで、結果的にＺｎＯまたはＴｉＯ2を基板２００の表面に付着させることができる。
In this embodiment mode, a photocatalyst such as ZnO or TiO 2 that can improve adhesion by a photocatalytic reaction is attached to the surface of the
次に密着性を高めるための前処理が施された基板２００の表面上に、液滴吐出法または各種印刷法を用いて、ゲート電極２０１〜２０３を形成する。具体的に、ゲート電極２０１〜２０３には、Ａｇ、Ａｕ、Ｃｕ、Ｐｄなどの金属、金属化合物を１つまたは複数有する導電材料を用いる。なお、分散剤により凝集を抑え、溶液に分散させることができるならば、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることも可能である。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層されたゲート電極を形成することも可能である。但し、吐出口から吐出する組成物は、比抵抗値を考慮して、Ａｕ、Ａｇ、Ｃｕのいずれかの材料を溶媒に溶解又は分散させたものを用いることが好適であり、より好適には、低抵抗な銀、銅を用いるとよい。但し、Ａｇ、Ｃｕを用いる場合には、不純物対策のため、合わせてバリア膜を設けるとよい。バリア膜としては、窒化珪素膜やニッケルボロン（ＮｉＢ）を用いることができる。
Next,
また、導電性材料の周りに他の導電性材料がコーティングされ、複数の層になっている粒子でも良い。例えば、ＣｕをＡｇでコートした導電粒子やＣｕの周りにニッケルボロン（ＮｉＢ）がコーティングされ、その周囲にＡｇがコーティングされている３層構造の粒子などを用いても良い。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いる。組成物の粘度は２０ｃｐ以下が好適であり、これは、乾燥が起こることを防止したり、吐出口から組成物を円滑に吐出できるようにしたりするためである。また、組成物の表面張力は、４０ｍＮ／ｍ以下が好適である。但し、用いる溶媒や、用途に合わせて、組成物の粘度等は適宜調整するとよい。一例として、ＩＴＯや、有機インジウム、有機スズを溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・Ｓ、Ａｇを溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・Ｓ、Ａｕを溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・Ｓに設定するとよい。 Alternatively, particles in which a conductive material is coated with another conductive material to form a plurality of layers may be used. For example, conductive particles in which Cu is coated with Ag, or particles having a three-layer structure in which nickel boron (NiB) is coated around Cu and Ag is coated around it may be used. As the solvent, esters such as butyl acetate and ethyl acetate, alcohols such as isopropyl alcohol and ethyl alcohol, organic solvents such as methyl ethyl ketone and acetone are used. The viscosity of the composition is preferably 20 cp or less, in order to prevent drying from occurring or to allow the composition to be smoothly discharged from the discharge port. The surface tension of the composition is preferably 40 mN / m or less. However, the viscosity and the like of the composition may be appropriately adjusted according to the solvent to be used and the application. As an example, the viscosity of a composition in which ITO, organic indium, or organic tin is dissolved or dispersed in a solvent is 5 to 20 mPa · S, and the viscosity of a composition in which Ag is dissolved or dispersed in a solvent is 5 to 20 mPa · S. The viscosity of the composition in which Au is dissolved or dispersed in a solvent is preferably set to 5 to 20 mPa · S.
液滴吐出手段に用いるノズルの径は、０．１〜５０μｍ（好適には０．６〜２６μｍ、）に設定し、ノズルから吐出される組成物の吐出量は０．００００１ｐｌ〜５０ｐｌ（好適には０．０００１〜４０ｐｌ）に設定する。この吐出量は、ノズルの径の大きさに比例して増加する。また、被処理物とノズル吐出口との距離は、所望の箇所に滴下するために、できる限り近づけておくことが好ましく、好適には０．１〜２ｍｍ程度に設定する。なお、ノズル径を変えずとも、圧電素子に印可されるパルス電圧を変えることによって吐出量を制御することもできる。これらの吐出条件は、線幅が約１０μｍ以下となるように設定しておくのが望ましい。 The diameter of the nozzle used for the droplet discharge means is set to 0.1 to 50 μm (preferably 0.6 to 26 μm), and the discharge amount of the composition discharged from the nozzle is 0.00001 pl to 50 pl (preferably Is set to 0.0001 to 40 pl). This discharge amount increases in proportion to the size of the nozzle diameter. Further, the distance between the object to be processed and the nozzle outlet is preferably as close as possible in order to drop it at a desired location, and is preferably set to about 0.1 to 2 mm. In addition, the ejection amount can be controlled by changing the pulse voltage applied to the piezoelectric element without changing the nozzle diameter. These discharge conditions are preferably set so that the line width is about 10 μm or less.
液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。具体的に本実施の形態では、テトラデカンにＡｇを分散させた溶液を滴下し、２００℃〜３００℃で１ｍｉｎ〜５０ｈｒ焼成することで溶媒を除去し、ゲート電極２０１〜２０３を形成する。有機系の溶媒を用いる場合、上記焼成を酸素雰囲気下で行なうことで、効率的に溶媒を除去することができ、ゲート電極２０１〜２０３の抵抗をより下げることができる。なお図示しないが、この工程でゲート電極２０１に接続した走査線も、同時に形成することができる。
In the case of using a droplet discharge method, a conductive material dispersed in an organic or inorganic solvent is dropped from a nozzle and then dried or baked at room temperature. Specifically, in this embodiment, a solution in which Ag is dispersed in tetradecane is dropped, and the solvent is removed by baking at 200 ° C. to 300 ° C. for 1 min to 50 hr, whereby the
ここで、液滴吐出法でＡｇを吐出する前に、酸化チタンを基板の表面に付着させた場合における、Ａｇの密着性の評価について説明する。まずガラス基板上にスパッタ法を用いてチタンを１〜５ｎｍの膜厚で成膜した。そして２３０℃の焼成により成膜したチタンを酸化し、酸化チタンとした。このとき、酸化チタンで形成されている膜のシート抵抗を測定したところ、装置の測定可能の下限値１×１０-6Ω／□よりも低くなったため、十分絶縁性が高いことが確認された。 Here, the evaluation of the adhesiveness of Ag when titanium oxide is adhered to the surface of the substrate before Ag is ejected by the droplet ejection method will be described. First, a titanium film having a thickness of 1 to 5 nm was formed on a glass substrate by sputtering. The titanium film formed by baking at 230 ° C. was oxidized to form titanium oxide. At this time, when the sheet resistance of the film formed of titanium oxide was measured, it became lower than the lower limit of 1 × 10 −6 Ω / □ that can be measured by the apparatus, so that it was confirmed that the insulation was sufficiently high. .
次に、液滴吐出法を用いてＡｇを１６箇所のエリアに滴下した後、２３０℃で焼成した。なお焼成後、１６箇所の各エリアに形成された、短冊形のＡｇ膜の寸法は、長さ１ｃｍ、幅２００〜３００μｍ、厚さ４００〜５００ｎｍとなった。 Next, Ag was dropped onto 16 areas using a droplet discharge method, and then fired at 230 ° C. In addition, after baking, the dimension of the strip-shaped Ag film | membrane formed in each area of 16 places became length 1cm, width 200-300 micrometers, and thickness 400-500 nm.
上記Ａｇ膜が形成された基板に、カプトン（Ｒ）テープを貼った後、該テープを剥がしてＡｇ膜の密着性を確認したところ、テープを剥がした後もＡｇ膜の剥離は見られなかった。また上記Ａｇ膜が形成された基板を、０．５ｗｔ％のＨＦ水溶液に１分間浸した後、流水洗浄を行うことで膜の密着性を確認したところ、全てのＡｇ膜が剥がれず基板上に残存していた。なお、チタン酸化膜を溶媒に分散させた溶液を、基板の表面に撒布することで、酸化チタンを基板の表面に付着させた場合も、同様の結果が得られた。ちなみに、素のガラス基板、表面をＣＭＰ研磨したガラス基板、非晶質珪素膜、窒化珪素膜または酸化珪素膜を形成したガラス基板を用いた場合には、若干の違いはあるものの、いずれも数本程度しかＡｇ膜は残存しなかった。従って、酸化チタンにより高い密着性が得られていると考えられる。 After a Kapton (R) tape was applied to the substrate on which the Ag film was formed, the tape was peeled off to confirm the adhesion of the Ag film. As a result, no peeling of the Ag film was observed even after the tape was removed. . Further, the substrate on which the Ag film was formed was immersed in a 0.5 wt% HF aqueous solution for 1 minute and then washed with running water to confirm the adhesion of the film. It remained. The same result was obtained when titanium oxide was adhered to the surface of the substrate by spreading a solution in which the titanium oxide film was dispersed in the solvent on the surface of the substrate. By the way, when using a bare glass substrate, a glass substrate with a CMP polished surface, a glass substrate on which an amorphous silicon film, a silicon nitride film or a silicon oxide film is formed, there are some differences, but there are Only about this amount of Ag film remained. Therefore, it is considered that high adhesion is obtained by titanium oxide.
次に、ゲート電極２０１〜２０３および配線２０４を覆うようにゲート絶縁膜２０５を形成する。ゲート絶縁膜２０５は、例えば酸化珪素、窒化珪素または窒化酸化珪素等の絶縁膜を用いることができる。ゲート絶縁膜２０５は、単層の絶縁膜を用いても良いし、複数の絶縁膜を積層していても良い。本実施の形態では、窒化珪素、酸化珪素、窒化珪素が順に積層された絶縁膜を、ゲート絶縁膜２０５として用いる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。低い成膜温度でゲートリーク電流を抑えることができる緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。また窒化アルミニウムをゲート絶縁膜２０５として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効率的に発散させることができる。
Next, a
次に図４（Ｂ）に示すように、発光素子が有する第１の電極２０６をゲート絶縁膜２０５上に形成する。なお本実施の形態では、第１の電極２０６が陽極、後に形成される第２の電極２３６が陰極に相当するが、本発明はこの構成に限定されない。第１の電極２０６が陰極、第２の電極２３６が陽極に相当していても良い。
Next, as illustrated in FIG. 4B, the
陽極には、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯとする）や、酸化珪素を含んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。また陽極として上記透光性酸化物導電材料の他に、例えばＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。 For the anode, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and gallium-added zinc oxide (GZO) can be used. . Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO) or indium oxide containing silicon oxide mixed with 2 to 20% zinc oxide (ZnO) may be used. In addition to the light-transmitting oxide conductive material as an anode, in addition to a single layer film made of, for example, one or more of TiN, ZrN, Ti, W, Ni, Pt, Cr, Ag, Al, etc., titanium nitride and A stack of a film containing aluminum as its main component, a three-layer structure of a titanium nitride film, a film containing aluminum as its main component, and a titanium nitride film can be used. However, when light is extracted from the anode side with a material other than the light-transmitting oxide conductive material, the light-transmitting oxide film is formed to have a film thickness that allows light to pass (preferably about 5 nm to 30 nm).
なお、第１の電極２０６は、スパッタ法、液滴吐出法または印刷法を用いて形成することが可能である。液滴吐出法または印刷法を用いる場合、マスクを用いなくても第１の電極２０６を形成することが可能である。またスパッタ法を用いる場合でも、リソグラフィ法において用いるレジストを、液滴吐出法または印刷法で形成することで、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。
Note that the
また、第１の電極２０６は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またＣＭＰ法を用いた研磨後に、陽極の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。
Further, the
次に、図４（Ｃ）に示すように、第１の半導体膜２０７を形成する。第１の半導体膜２０７は非晶質（アモルファス）半導体またはセミアモルファス半導体（ＳＡＳ）で形成することができる。また多結晶半導体膜を用いていても良い。本実施の形態では、第１の半導体膜２０７としてセミアモルファス半導体を用いる。セミアモルファス半導体は、非晶質半導体よりも結晶性が高く高い移動度が得られ、また多結晶半導体と異なり結晶化させるための工程を増やさずとも形成することができる。
Next, as shown in FIG. 4C, a
非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4、Ｓｉ2Ｈ6が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。 An amorphous semiconductor can be obtained by glow discharge decomposition of a silicide gas. Typical silicide gases include SiH 4 and Si 2 H 6 . This silicide gas may be diluted with hydrogen, hydrogen and helium.
またＳＡＳも珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲルマニウム化気体、Ｆ2などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。ＳＡＳを第１の半導体膜として用いたＴＦＴは、１〜１０cm2/Vsecや、それ以上の移動度を得ることができる。 SAS can also be obtained by glow discharge decomposition of silicide gas. A typical silicide gas is SiH 4 , and in addition, Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4 and the like can be used. In addition, it is easy to form a SAS by diluting and using this silicide gas with hydrogen or a gas obtained by adding one or more kinds of rare gas elements selected from helium, argon, krypton, and neon to hydrogen. It can be. It is preferable to dilute the silicide gas at a dilution rate in the range of 2 to 1000 times. Furthermore, a carbide gas such as CH 4 or C 2 H 6 , a germanium gas such as GeH 4 or GeF 4 , F 2 or the like is mixed in the silicide gas, so that the energy bandwidth is 1.5-2. You may adjust to 4 eV or 0.9-1.1 eV. A TFT using SAS as the first semiconductor film can obtain a mobility of 1 to 10 cm 2 / Vsec or more.
また異なるガスで形成されたＳＡＳを複数積層することで、第１の半導体膜を形成しても良い。例えば、上述した各種ガスのうち、弗素原子を含むガスを用いて形成されたＳＡＳと、水素原子を含むガスを用いて形成されたＳＡＳとを積層して、第１の半導体膜を形成することができる。 Alternatively, the first semiconductor film may be formed by stacking a plurality of SAS formed of different gases. For example, among the various gases described above, a first semiconductor film is formed by stacking a SAS formed using a gas containing a fluorine atom and a SAS formed using a gas containing a hydrogen atom. Can do.
グロー放電分解による被膜の反応生成は減圧下または大気圧下で行なうことができる。減圧下で行なう場合、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲で行なえば良い。グロー放電を形成するための電力は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚの高周波電力を供給すれば良い。圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚとする。基板加熱温度は３００℃以下でよく、好ましくは１００〜２５０℃とする。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は１×１０20ａｔｏｍｓ／ｃｍ3以下とすることが望ましく、特に、酸素濃度は５×１０19ａｔｏｍｓ／ｃｍ3以下、好ましくは１×１０19ａｔｏｍｓ／ｃｍ3以下とする。 The reaction production of the coating by glow discharge decomposition can be performed under reduced pressure or atmospheric pressure. When performed under reduced pressure, the pressure may be approximately in the range of 0.1 Pa to 133 Pa. The power for forming the glow discharge may be high frequency power of 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The pressure is in the range of approximately 0.1 Pa to 133 Pa, and the power supply frequency is 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature may be 300 ° C. or less, preferably 100 to 250 ° C. As an impurity element in the film, impurities of atmospheric components such as oxygen, nitrogen, and carbon are desirably 1 × 10 20 atoms / cm 3 or less, and in particular, the oxygen concentration is preferably 5 × 10 19 atoms / cm 3 or less. Is 1 × 10 19 atoms / cm 3 or less.
なお、Ｓｉ2Ｈ6と、ＧｅＦ4またはＦ2とを用いて半導体膜を形成する場合、半導体膜のより基板に近い側から結晶が成長するので、基板に近い側ほど半導体膜の結晶性が高い。よって、ゲート電極が第１の半導体膜よりも基板により近いボトムゲート型のＴＦＴの場合、第１の半導体膜のうち基板に近い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Note that in the case where a semiconductor film is formed using Si 2 H 6 and GeF 4 or F 2 , crystals grow from a side closer to the substrate of the semiconductor film, so that the crystallinity of the semiconductor film becomes closer to the side closer to the substrate. high. Therefore, in the case of a bottom-gate TFT whose gate electrode is closer to the substrate than the first semiconductor film, a region having high crystallinity on the side close to the substrate in the first semiconductor film can be used as a channel formation region. Suitable for, can increase the mobility more.
また、ＳｉＨ4と、Ｈ2とを用いて半導体膜を形成する場合、半導体膜の表面により近い側ほど大きい結晶粒が得られる。よって、第１の半導体膜がゲート電極よりも基板により近いトップゲート型のＴＦＴの場合、第１の半導体膜のうち基板から遠い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Further, when a semiconductor film is formed using SiH 4 and H 2 , larger crystal grains can be obtained on the side closer to the surface of the semiconductor film. Therefore, in the case of a top-gate TFT in which the first semiconductor film is closer to the substrate than the gate electrode, a region having high crystallinity on the side far from the substrate in the first semiconductor film can be used as a channel formation region. Suitable for, can increase the mobility more.
また、ＳＡＳは、価電子制御を目的とした不純物を意図的に添加しないときに弱いｎ型の導電型を示す。これは、アモルファス半導体を成膜するときよりも高い電力のグロー放電を行なうため酸素が半導体膜中に混入しやすいためである。そこで、ＴＦＴのチャネル形成領域を設ける第１の半導体膜に対しては、ｐ型を付与する不純物を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物としては、代表的には硼素であり、Ｂ2Ｈ6、ＢＦ3などの不純物気体を１ｐｐｍ〜１０００ｐｐｍの割合で珪化物気体に混入させると良い。例えば、ｐ型を付与する不純物としてボロンを用いる場合、該ボロンの濃度を１×１０14〜６×１０16atoms/cm3とすると良い。 In addition, SAS shows a weak n-type conductivity when impurities intended for valence electron control are not intentionally added. This is because oxygen is easily mixed into the semiconductor film because glow discharge with higher power is performed than when an amorphous semiconductor is formed. Therefore, the threshold value can be controlled by adding an impurity imparting p-type to the first semiconductor film provided with the channel formation region of the TFT at the same time as or after the film formation. It becomes possible. The impurity imparting p-type is typically boron, and an impurity gas such as B 2 H 6 or BF 3 may be mixed in the silicide gas at a rate of 1 ppm to 1000 ppm. For example, when boron is used as an impurity imparting p-type conductivity, the boron concentration is preferably 1 × 10 14 to 6 × 10 16 atoms / cm 3 .
次に、第１の半導体膜２０７のうち、チャネル形成領域となる部分と重なるように、第１の半導体膜２０７上に保護膜２０８〜２１０を形成する。保護膜２０８〜２１０は液滴吐出法または印刷法を用いて形成しても良いし、ＣＶＤ法、スパッタ法などを用いて形成しても良い。保護膜２０８〜２１０として、酸化珪素、窒化珪素、窒化酸化珪素などの無機絶縁膜、シロキサン系絶縁膜などを用いることができる。またこれらの膜を積層し、保護膜２０８〜２１０として用いても良い。本実施の形態では、プラズマＣＶＤ法で形成された窒化珪素、液滴吐出法で形成されたシロキサン系絶縁膜を積層して、保護膜２０８〜２１０として用いる。この場合、窒化珪素のパターニングは、液滴吐出法で形成されたシロキサン系絶縁膜をマスクとして用い行なうことができる。
Next,
次に図５（Ａ）に示すように、第１の半導体膜２０７のパターニングを行なう。第１の半導体膜２０７のパターニングは、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。後者の場合、露光用のマスクを別途用意しておく必要がなくなり、コストの削減に繋がる。本実施の形態では、液滴吐出法で形成されたレジスト２１１を用い、パターニングする例を示す。なおレジスト２１１は、ポリイミド、アクリルなどの有機樹脂を用いることができる。そして、レジスト２１１を用いたドライエッチングにより、パターニングされた第１の半導体膜２１２、２１３が形成される。
Next, as shown in FIG. 5A, the
次に図５（Ｂ）に示すように、ゲート絶縁膜２０５の一部をエッチングにより選択的に除去し、配線２０４の一部を露出させる。ゲート絶縁膜２０５のエッチングには、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。後者の場合、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。
Next, as shown in FIG. 5B, part of the
次に図５（Ｃ）に示すように、パターニング後の第１の半導体膜２１２、２１３を覆うように、第２の半導体膜２１４を形成する。第２の半導体膜２１４には、一導電型を付与する不純物を添加しておく。ｐチャネル型のＴＦＴを形成する場合には、ｐ型を付与する不純物として、Ｂ2Ｈ6、ＢＦ3などの不純物気体を珪化物気体に混入させると良い。例えば、ｐ型を付与する不純物としてボロンを用いる場合、該ボロンの濃度を１×１０14〜６×１０16atoms/cm3とすると良い。また、ｎチャネル型のＴＦＴを形成する場合には、第２の半導体膜２１４に、ｎ型を付与する不純物、例えばリンを添加すれば良い。具体的には、珪化物気体にＰＨ3などの不純物気体を加え、第２の半導体膜２１４を形成すれば良い。一導電型を有する第２の半導体膜２１４は、第１の半導体膜２１２、２１３と同様にセミアモルファス半導体、非晶質半導体で形成することができる。
Next, as shown in FIG. 5C, a
なお本実施の形態では、第２の半導体膜２１４を第１の半導体膜２１２、２１３と接するように形成しているが、本発明はこの構成に限定されない。第１の半導体膜２１２、２１３と第２の半導体膜２１４の間に、ＬＤＤ領域として機能する第３の半導体膜を形成しておいても良い。この場合、第３の半導体膜は、セミアモルファス半導体または非晶質半導体で形成する。
Note that in this embodiment mode, the
次に図６（Ａ）に示すように、配線２１５〜２１９を液滴吐出法または印刷法を用いて形成し、該配線２１５〜２１９をマスクとして用い、第２の半導体膜２１４をエッチングする。第２の半導体膜２１４のエッチングは、真空雰囲気下もしくは大気圧雰囲気下におけるドライエッチングで行なうことができる。上記エッチングにより、第２の半導体膜２１４からソース領域またはドレイン領域として機能する、第２の半導体２２０〜２２５が形成され、さらに第１の電極２０６の一部が露出される。第２の半導体膜２１４をエッチングする際、保護膜２０８〜２１０によって、第１の半導体膜２１２、２１３がオーバーエッチングされるのを防ぐことができる。
Next, as illustrated in FIG. 6A, wirings 215 to 219 are formed by a droplet discharge method or a printing method, and the
配線２１５〜２１９は、ゲート電極２０１〜２０３と同様に形成することができる。具体的には、Ａｇ、Ａｕ、Ｃｕ、Ｐｄなどの金属、金属化合物を１つまたは複数有する導電材料を用いる。液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。分散剤により凝集を抑え、溶液に分散させることができるならば、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることも可能である。焼成は酸素雰囲気下で行ない、配線２１５〜２１９の抵抗を下げるようにしても良い。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層された配線２１５〜２１９を形成することも可能である。
The
上記工程によって、ＴＦＴ２３０、２３１、２３２が形成される。
Through the above process,
次に図６（Ｂ）に示すように、ＴＦＴ２３０と、ＴＦＴ２３１と、ＴＦＴ２３２と、第１の電極２０６の端部とを覆うように、隔壁２３３を形成する。隔壁２３３は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁２３３に用い、第１の電極２０６上に開口部２３４を形成し、その開口部２３４の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、第１の電極２０６と後に形成される第２の電極２３６とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また隔壁２３３自体を、液滴吐出法または印刷法で形成することもできる。なお隔壁２３３は開口部２３４を有している。
Next, as illustrated in FIG. 6B, a
次に電界発光層２３５を形成する前に、隔壁２３３及び第１の電極２０６に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０-7Ｔｏｒｒ以下とし、可能であるならば３×１０-8Ｔｏｒｒ以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層を成膜する場合、電界発光層を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。また真空ベークの前または後に、第１の電極２０６に紫外線を照射してもよい。
Next, before the
なお、本実施の形態では、後に形成されるパッシベーション膜２３７を窒化珪素で形成しており、該パッシベーション膜２３７と、第２の電極２０６とが接している。窒化珪素または窒化酸化珪素を含む絶縁膜上に接するように、ＩＴＳＯなどの透光性酸化物導電材料と酸化珪素を含む導電膜を用い、発光素子の第１の電極または第２の電極を形成することで、上述したどの材料の組み合わせよりも、発光素子の輝度を高めることができる。また、第１の電極２０６にＩＴＳＯを用いた場合、含まれる酸化珪素によって水分が付着しやすいので、上述した真空ベークは特に有効である。
Note that in this embodiment mode, a
そして、隔壁２３３の開口部２３４において第１の電極２０６と接するように、電界発光層２３５を形成する。電界発光層２３５は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陽極に相当する第１の電極２０６上に、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層する。なお第１の電極２０６が陰極に相当する場合は、電界発光層２３５を、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層に積層して形成する。
Then, an
なおモノクロの画像を表示する場合、もしくは白色の発光素子とカラーフィルターを用いてカラーの画像を表示する場合、電界発光層２３５の構造は全ての画素において同じである。三原色の光をそれぞれ発する３つの発光素子を用いてカラーの画像を表示する場合、電界発光層２３５は、対応する色ごとに材料、積層する層または膜厚を変えて塗り分けても良い。電界発光層を塗り分ける場合、液滴吐出法は材料の無駄がなく、工程も簡素化できるので、非常に有効である。なおカラーは、混色を用いたフルカラーであっても良いし、単一の色相を有する複数の画素を特定のエリアごとに配したエリアカラーであっても良い。
Note that when a monochrome image is displayed or when a color image is displayed using a white light emitting element and a color filter, the structure of the
なおカラーフィルターは、特定の波長領域の光を透過させることができる着色層と、場合によっては該着色層に加え、可視光を遮蔽することができる遮蔽膜とを有する場合がある。そしてカラーフィルターは、発光素子を封止するためのカバー材上に形成する場合もあれば、素子基板に形成する場合もありうる。いずれの場合においても、着色層または遮蔽膜は、印刷法または液滴吐出法を用いて形成することが可能である。 Note that the color filter may include a colored layer that can transmit light in a specific wavelength region and, in some cases, a shielding film that can shield visible light in addition to the colored layer. The color filter may be formed on a cover material for sealing the light emitting element or may be formed on an element substrate. In any case, the colored layer or the shielding film can be formed using a printing method or a droplet discharge method.
また電界発光層２３５は、高分子系有機化合物、中分子系有機化合物、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
The
そして電界発光層２３５を覆うように、第２の電極２３６を形成する。本実施の形態では、第２の電極２３６は陰極に相当する。第２の電極２３６の作製方法は、蒸着法、スパッタ法、液滴吐出法などを材料に合わせて使い分けることが好ましい。
Then, a
陰極は、仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ2、ＣａＮ）の他、ＹｂやＥｒ等の希土類金属を用いることができる。また電子注入層を設ける場合、Ａｌなどの他の導電層を用いることも可能である。また陰極側から光を取り出す場合は、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯとする）や、酸化珪素を含んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、後に形成される電界発光層２３５に電子注入層を設けるのが望ましい。また透光性酸化物導電材料を用いずとも、陰極を光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成することで、陰極側から光を取り出すことができる。この場合、該陰極の上または下に接するように透光性酸化物導電材料を用いて透光性を有する導電層を形成し、陰極のシート抵抗を抑えるようにしても良い。
As the cathode, a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function can be used. Specifically, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof ( In addition to CaF 2 and CaN, rare earth metals such as Yb and Er can be used. When an electron injection layer is provided, other conductive layers such as Al can be used. When light is extracted from the cathode side, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and gallium-added zinc oxide (GZO) are used. It is possible to use. Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO) or indium oxide containing silicon oxide mixed with 2 to 20% zinc oxide (ZnO) may be used. In the case of using a light-transmitting oxide conductive material, it is desirable to provide an electron injection layer in the
隔壁２３３の開口部２３４において、第１の電極２０６と電界発光層２３５と第２の電極２３６が重なり合うことで、発光素子２３８が形成されている。
In the
なお、発光素子２３８からの光の取り出しは、第１の電極２０６側からであっても良いし、第２の電極２３６側からであっても良いし、その両方からであっても良い。上記３つの構成にうち、目的とする構成に合わせて、陽極、陰極ぞれぞれの材料及び膜厚を選択するようにする。本実施の形態のように第２の電極２３６側から光の取り出す場合、第１の電極２０６側から光の取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。
Note that light extraction from the light-emitting
なお発光素子２３８を覆うようにパッシベーション膜２３７を形成しても良い。パッシベーション膜２３７は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法やＣＶＤ法などで形成された窒化珪素膜等を用いるのが望ましい。また、例えば窒化炭素膜と窒化珪素を積層した膜、ポリスチレンを積層した膜など、をパッシベーション膜２３７として用いても良い。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすいが内部応力の低い膜とを積層させて、パッシベーション膜２３７として用いることも可能である。本実施の形態では窒化珪素を用いる。パッシベーション膜２３７として窒化珪素を用いる場合、低い成膜温度で緻密なパッシベーション膜２３７を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、パッシベーション膜２３７中に混入させると良い。
Note that a
なお実際には、図６（Ｂ）に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。 Actually, when the state shown in FIG. 6B is completed, the protective film (laminate film, ultraviolet curable resin film, etc.) or cover material with high air tightness and less outgassing is used so as not to be exposed to the outside air. It is preferable to enclose (enclose).
なお本実施の形態では、画素部を形成する工程について説明したが、セミアモルファス半導体を第１の半導体膜として用いる場合、走査線駆動回路を画素部と同じ基板上に形成することが可能である。またアモルファス半導体を用いたＴＦＴで画素部を形成し、該画素部が形成された基板に別途形成された駆動回路を貼り付けても良い。 Note that although a process for forming a pixel portion is described in this embodiment mode, a scan line driver circuit can be formed over the same substrate as the pixel portion when a semi-amorphous semiconductor is used as the first semiconductor film. . Alternatively, a pixel portion may be formed using a TFT using an amorphous semiconductor, and a separately formed driver circuit may be attached to the substrate on which the pixel portion is formed.
（実施の形態１）
図４〜図７では、第１の半導体膜と第２の半導体膜を別々の工程でパターニングしているが、本発明の表示装置はこの作製方法に限定されない。本実施の形態では図８を用いて、第１の半導体膜と第２の半導体膜を同一のマスクを用いてパターニングする例について説明する。
(Embodiment 1)
4A to 7B, the first semiconductor film and the second semiconductor film are patterned in separate steps; however, the display device of the present invention is not limited to this manufacturing method. In this embodiment, an example in which the first semiconductor film and the second semiconductor film are patterned using the same mask will be described with reference to FIGS.
まず上述した作製方法に従って、図４（Ｃ）に示す状態まで同様に作製する。次に図８（Ａ）に示すように、第１の半導体膜２０７をパターニングする前に、第２の半導体膜２５０を成膜する。ＬＤＤ領域として用いる第３の半導体膜を形成する場合は、第１の半導体膜２０７を形成した後、第３の半導体膜を形成し、それから第２の半導体膜２５０を形成する。次に図８（Ｂ）に示すように、液滴吐出法または印刷法で形成したレジスト２５１をマスクとして用い、第１の半導体膜２０７及び第２の半導体膜２５０をパターニングする。図８（Ｂ）において、２５２、２５３はパターニング後の第１の半導体膜、は２５４、２５５はパターニング後の第２の半導体膜に相当する。
First, according to the manufacturing method described above, the manufacturing process is similarly performed up to the state shown in FIG. Next, as shown in FIG. 8A, before the
次に図８（Ｃ）に示すように、レジスト２５１を除去した後に、液滴吐出法または印刷法で配線２５６〜２６０を形成する。そして配線２５６〜２６０をマスクとして用い、第２の半導体膜２５４、２５５を更にパターニングすることで、ソース領域またはドレイン領域として機能する第２の半導体膜２６１〜２６５が形成される。そして後は、図４〜図６に示した作製方法と同様に、隔壁、電界発光層、第２の電極を形成することができる。
Next, as shown in FIG. 8C, after the resist 251 is removed,
図８に示した作製方法を用いる場合、第１の電極２０６と配線２５９とが直接接するので、該接続部分における接触抵抗を低くすることができる。
When the manufacturing method illustrated in FIGS. 8A to 8C is used, the
また図４〜図６に示した作製方法及び図８に示した作製方法では、第２の半導体膜と、該第２の半導体膜に接している配線とを形成する前に、第１の電極を形成している例を示しているが、本発明はこの構成に限定されない。図９（Ａ）に、図４〜図６に示した作製方法において、第２の半導体膜と、該第２の半導体膜に接している配線とを形成した後に、第１の電極を形成した、画素の断面図を示す。ただし図９（Ａ）では、ＴＦＴ６３０、を示す。
In the manufacturing method illustrated in FIGS. 4 to 6 and the manufacturing method illustrated in FIG. 8, the first electrode is formed before the second semiconductor film and the wiring in contact with the second semiconductor film are formed. However, the present invention is not limited to this configuration. 9A, the first electrode is formed after the second semiconductor film and the wiring in contact with the second semiconductor film are formed in the manufacturing method illustrated in FIGS. FIG. 3 shows a cross-sectional view of a pixel. Note that the
図９（Ａ）において、６０１、６０２は、ソース領域またはドレイン領域として機能する第２の半導体膜に相当し、第２の半導体膜６０１上に接するように配線６０３が、第２の半導体膜６０２上に接するように配線６０４が形成されている。なお図９（Ａ）では、第１の半導体膜６０５と第２の半導体膜６０１、６０２とを、図４〜図６に示した場合のように、異なるマスクを用いたパターニングにより形成しているが、本発明はこの構成に限定されず、図８の場合のように同じマスクを用いてパターニングしていても良い。そして図９（Ａ）では、配線６０３上に接するように、第１の電極６０６が形成されている。図９（Ａ）に示すように、第２の半導体膜６０１、６０２と、該第２の半導体膜６０１、６０２に接している配線６０３、６０４を形成した後に、第１の電極６０６を形成することで、第２の半導体膜６０１、６０２のパターニングの際にドライエッチングを用いても、第１の電極６０６の表面が荒れるのを防ぐことができる。
In FIG. 9A,
また図４〜図６、図８、図９（Ａ）では、第１の電極をゲート絶縁膜上に形成しているが本発明はこの構成に限定されない。図９（Ｂ）に、ＴＦＴを覆って層間絶縁膜を形成し、該層間絶縁膜上に第１の電極を形成した場合の、画素の断面図を示す。ただし図９（Ｂ）では、ＴＦＴ６４０、ＴＦＴ６４１を示す。図９（Ｂ）では、ＴＦＴ６４０のソース領域またはドレイン領域と接続された配線６４１、６４２とが、層間絶縁膜６４３によって覆われており、該層間絶縁膜６４３上に第１の電極６４５が形成されている。層間絶縁膜６４３は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。層間絶縁膜６４３に、低誘電率材料（low-k材料）と呼ばれる材料を用いていても良い。そして第１の電極６４５と配線６４１とは、層間絶縁膜６４３のコンタクトホール内に形成されたピラー６４６を通して電気的に接続されている。
4 to 6, 8, and 9 </ b> A, the first electrode is formed over the gate insulating film, but the present invention is not limited to this structure. FIG. 9B is a cross-sectional view of a pixel in the case where an interlayer insulating film is formed so as to cover the TFT and the first electrode is formed over the interlayer insulating film. Note that FIG. 9B illustrates the
図９（Ｂ）では、該ピラー６４６は層間絶縁膜６４３を形成する前に液滴吐出法を用いて形成されている。具体的には、導電材料を含む溶液を同じポイントに滴下し、液滴を重ねることでピラー６４６を形成する。ピラー６４６に用いる導電材料として、ＩＴＯ、ＩＴＳＯに代表される透光性酸化物導電材料を用いることができる。そして、ピラー６４６を形成した後に層間絶縁膜６４３をスピンコート法などの塗布法で形成し、次に層間絶縁膜６４３の表面をエッチングすることでピラー６４６を露出させる。そして該ピラー６４６と接するように、層間絶縁膜６４３上に第１の電極６４５を形成する。なお層間絶縁膜６４３の表面は第１の電極６４５の表面に凹凸が形成されないように、平坦化されていることが望ましい。よって液滴吐出法を用いて層間絶縁膜６４３を形成する場合、液滴を吐出した後に気体を吹き付けてその表面を平坦化した後、焼成するように形成しても良い。
In FIG. 9B, the
なお図９（Ｂ）では、層間絶縁膜６４３を形成する前にピラー６４６を形成しているが、層間絶縁膜６４３を形成した後にピラー６４６を形成しても良い。この場合、層間絶縁膜６４３にコンタクトホールを形成し、液滴吐出法を用いて該コンタクトホールに導電材料を含む溶液を滴下することで、ピラー６４６を形成する。コンタクトホールの形成は、ドライエッチングを用いても、ウェットエッチングを用いてもどちらでも良い。また、層間絶縁膜を形成する前に、コンタクトホールを形成する領域に撥液性を有する有機材料を液滴吐出法または印刷法などを用いて塗布しておいても良い。この場合、層間絶縁膜を形成した後、撥液性を有する有機材料を除去することで、エッチングを行なわずともコンタクトホールを形成することができる。撥液性を有する有機材料として、ポリビニルアルコール（ＰＶＡ）、フルオロアルキルシラン（ＦＡＳ）などを用いることができる。また撥液性を有する有機材料の除去は、水による洗浄、ＣＦ4、Ｏ2などを用いたドライエッチングで行なうことができる。
In FIG. 9B, the
また層間絶縁膜は、液滴吐出法を用いて形成しても良い。図９（Ｃ）に、液滴吐出法を用いて層間絶縁膜を形成した場合の、画素の断面図を示す。図９（Ｃ）では、ＴＦＴ６５０が第１の層間絶縁膜６５２に覆われており、第１の層間絶縁膜６５２は液滴吐出法を用いて形成されている。ＴＦＴ６５０のソース領域またはドレイン領域のいずれか一方に接続された配線６５１は、第１の層間絶縁膜６５２と完全に重なってはおらず、一部露出している。また第１の層間絶縁膜６５４は、第１の層間絶縁膜６５２と同様に液滴吐出法を用いて形成されており、該第１の層間絶縁膜６５２を覆うように第１の電極６５３が形成されている。そして配線６５１の一部露出している部分は第１の電極６５３と接しており、該接している部分を覆うように更に第２の層間絶縁膜６５５が形成されている。
The interlayer insulating film may be formed using a droplet discharge method. FIG. 9C is a cross-sectional view of a pixel in the case where an interlayer insulating film is formed using a droplet discharge method. In FIG. 9C, the
第２の層間絶縁膜６５５は、第１の層間絶縁膜６５４と重なる領域に開口部を有しており、該開口部において、第１の電極６５３と、第２の層間絶縁膜６５５上に形成された電界発光層６５６と、第２の電極６５７とが重なり、発光素子を形成している。
The second
また図４乃至図６、図８、図９に示す表示装置では、ＴＦＴの第１の半導体膜と第２の半導体膜の間に保護膜を形成しているが、本発明はこの構成に限定されず、図４乃至図６、図８、９の場合において、保護膜は必ずしも形成しなくて良い。図１０（Ａ）に、保護膜を形成していない場合の、画素の断面図を示す。図１０（Ａ）に示すＴＦＴ７０１０は、基板７０００上に形成されたゲート電極７０２０と、該ゲート電極７０２０を覆うように形成されたゲート絶縁膜７０３０と、該ゲート電極７０２０と重なるようにゲート絶縁膜７０３０上に形成された第１の半導体膜７０４０と、第１の半導体膜７０４０と接する第２の半導体膜７０５０，７０６０とを有している。エッチングにより第２の半導体膜７０５０、７０６０を形成する際、ＳＦ6、ＮＦ3、ＣＦ4などのフッ化物気体を用いてエッチングガスとして用いる。そしてこのエッチングでは、第１の半導体膜７０４０とのエッチングの選択比がとれないので、処理時間を適宜調整して行なうこととなる。このエッチングにより、第１の半導体膜７０４０が一部露出する。
In the display devices shown in FIGS. 4 to 6, 8, and 9, a protective film is formed between the first semiconductor film and the second semiconductor film of the TFT, but the present invention is limited to this structure. However, in the case of FIGS. 4 to 6, 8, and 9, the protective film is not necessarily formed. FIG. 10A shows a cross-sectional view of a pixel in the case where a protective film is not formed. A
図１０（Ａ）のように保護膜を形成せず、第１の半導体膜７０４０と第２の半導体膜７０５０，７０６０を、同じマスクを用いてパターニングする場合、ゲート絶縁膜７０３０と、第１の半導体膜７０４０と、第２の半導体膜７０５０，７０６０とを、大気に触れさせることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する汚染物質に汚染されることなく各積層界面を形成することができるので、ＴＦＴ特性のばらつきを低減することができる。
In the case where the
また図４乃至図６、図８、図９、図１０（Ａ）では、ゲート電極が第１の半導体膜よりも基板側に形成されているが、本発明はこの構成に限定されない。図１０（Ｂ）に、第１の半導体膜がゲート電極よりも基板側に形成されている場合の、画素の断面図を示す。ただし図１０（Ｂ）では、ＴＦＴ７０８０を示す。図１０（Ｂ）において、基板７０７０上に配線７０９０，７１００が形成されており、また配線７０９０，７１００上に接するように、第２の半導体膜７１１０，７１２０が形成されており、第２の半導体膜７１１０，７１２０上に接するように第１の半導体膜７１３０が形成されている。そして第１の半導体膜７１３０上にはゲート絶縁膜７１４０が形成されており、第１の半導体膜７１３０と重なるように該ゲート絶縁膜７１４０上にゲート電極７１５０が形成されている。
In FIGS. 4 to 6, 8, 9, and 10A, the gate electrode is formed on the substrate side of the first semiconductor film; however, the present invention is not limited to this structure. FIG. 10B is a cross-sectional view of the pixel in the case where the first semiconductor film is formed on the substrate side with respect to the gate electrode. Note that in FIG. 10B, a
なお、上記図４〜図６、図８〜図１０に示したＴＦＴは、いずれもソース領域またはドレイン領域として機能する第２の半導体膜を用いているが、第２の半導体膜は必ずしも形成する必要はない。この場合、配線が直接第１の半導体膜と接続され、該配線がソース領域またはドレイン領域として機能する。特に図１０（Ｂ）に示したＴＦＴは、第２の半導体膜を用いない場合、第２の半導体膜７１１０，７１２０を形成するためのパターニングに用いるマスクが不要になるので、大幅に工程数を削減することができる。
Note that each of the TFTs shown in FIGS. 4 to 6 and FIGS. 8 to 10 uses the second semiconductor film functioning as a source region or a drain region, but the second semiconductor film is not necessarily formed. There is no need. In this case, the wiring is directly connected to the first semiconductor film, and the wiring functions as a source region or a drain region. In particular, in the TFT illustrated in FIG. 10B, when the second semiconductor film is not used, a mask used for patterning for forming the
（実施の形態２）
本発明の表示装置の画素構成の一例を示す。
(Embodiment 2)
1 illustrates an example of a pixel structure of a display device of the present invention.
各画素に配置した電流源回路の構成例を図２に示す。なお、図２において、図１と同じ部分は、同じ符号を用いて示す。 A configuration example of a current source circuit arranged in each pixel is shown in FIG. 2, the same parts as those in FIG. 1 are denoted by the same reference numerals.
なお、電流源回路を構成するトランジスタとしては、薄膜トランジスタ（ＴＦＴ）でも、単結晶トランジスタ等のトランジスタでもどちらでも良い。 Note that the transistor constituting the current source circuit may be either a thin film transistor (TFT) or a transistor such as a single crystal transistor.
図２ではカレントミラー方式の電流源回路の例を示す。電流減回路１０２は、電流源容量１１１、電流源トランジスタ１１２、カレントトランジスタ１４０５、電流入力トランジスタ１４０３、電流保持トランジスタ１４０４、電流線ＣＬ、信号線ＧＮ、信号線ＧＨとによって構成される。
電流源トランジスタ１１２とカレントトランジスタ１４０５は一対でカレントミラー回路を構成するので、極性は等しくなくてはならない。また、同一画素内のこれら２つのトランジスタの電流特性は等しいことが望まれる。ここで本実施の形態２では、簡単のため、電流源トランジスタ１１２とカレントトランジスタ１４０５の電流特性は等しいものとする。
FIG. 2 shows an example of a current mirror type current source circuit. The
Since the
図２において、電流源トランジスタ１１２及びカレントトランジスタ１４０５を、ｐチャネル型とした例を示す。なお、電流源トランジスタ１１２及びカレントトランジスタ１４０５をｎチャネル型場合も、図１（Ｃ）に示した構造に従って、容易に応用することができる。
また、電流入力トランジスタ１４０３、電流保持トランジスタ１４０４はｎチャネル型トランジスタとするが、単なるスイッチとして動作するため、ｐチャネル型トランジスタでもかまわない。
FIG. 2 shows an example in which the
Although the
電流源トランジスタ１１２のゲート電極とカレントトランジスタ１４０５のゲート電極及び、電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子及びカレントトランジスタ１４０５のソース端子と接続され、電流源回路１０２の端子Ａに接続されている。
カレントトランジスタ１４０５のゲート電極とドレイン端子は、電流保持トランジスタ１４０４のソース・ドレイン端子間を介して、接続されている。電流保持トランジスタ１４０４のゲート電極は、信号線ＧＨに接続されている。カレントトランジスタ１４０５のドレイン端子と電流線ＣＬは、電流入力トランジスタ１４０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４０３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、端子Ｂに接続されている。
The gate electrode of the
The gate electrode and the drain terminal of the
なお上記構成において、電流入力トランジスタ１４０３を、カレントトランジスタ１４０５と端子Ａの間に配置しても良い。つまり、カレントトランジスタ１４０５のソース端子が電流入力トランジスタ１４０３のソース・ドレイン端子間を介して端子Ａに接続され、カレントトランジスタ１４０５のドレイン端子が電流線ＣＬに接続された構成であってもよい。
Note that in the above structure, the
また、上記構成において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極は、電流入力トランジスタ１４０３のソース・ドレイン端子間を介さず、電流線ＣＬに接続されていても良い。つまり、電流保持トランジスタ１４０４のソース端子及びドレイン端子の、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極と接続されていない側が、電流線ＣＬに直接接続されている構成でも良い。その場合、電流線ＣＬの電位を調整することにより、電流保持トランジスタ１４０４のソース・ドレイン間電圧を小さくすることができる。なお、これに限定されず、電流保持トランジスタ１４０４は、導通状態となった際に、カレントトランジスタ１４０５のゲート電極の電位を電流線ＣＬの電位と等しくするように接続されていれば良い。
In the above configuration, the gate electrodes of the
次に、図１（Ａ）におけるスイッチ部の構成例を、図３に示す。なお、図３において、図１と同じ部分は同じ符号を用いて示す。 Next, FIG. 3 illustrates a configuration example of the switch portion in FIG. In FIG. 3, the same parts as those in FIG. 1 are denoted by the same reference numerals.
図３において、スイッチ部１０１は、３つのトランジスタ（選択トランジスタ３０１、駆動トランジスタ３０２、消去トランジスタ３０４）と、１つの容量素子（保持容量３０３）によって構成される。保持容量３０３は、トランジスタのゲート容量などを利用することにより省略することも可能である。図３では、駆動トランジスタ３０２をｐチャネル型トランジスタとし、選択トランジスタ３０１及び消去トランジスタ３０４をｎチャネル型トランジスタとするが、この構成に限定されない。単なるスイッチとして動作するので、選択トランジスタ３０１、駆動トランジスタ３０２、消去トランジスタ３０４は、それぞれｎチャネル型トランジスタでもｐチャネル型トランジスタでもどちらでもかまわない。
In FIG. 3, the
なお、駆動トランジスタ３０２は、飽和領域で動作させてもよい。駆動トランジスタ３０２を飽和領域で動作させることによって、駆動トランジスタ３０２と直列に接続された電流源回路の電流源トランジスタ１１２の飽和領域特性を補うことが可能である。飽和領域特性とは、ソース・ドレイン間電圧に対してドレイン電流が一定に保たれる特性を示すものである。また、飽和領域特性を補うとは、飽和領域で動作する電流源トランジスタ１１２においても、ソース・ドレイン間電圧が増加するに従ってドレイン電流が増加するのを抑制することを意味する。なお、上記効果を得るためには、駆動トランジスタ３０２と電流源トランジスタ１１２は同極性でなくてはならない。
Note that the driving
上記の飽和領域特性を補う効果について以下に説明する。例えば、電流源トランジスタ１１２のソース・ドレイン間電圧が増加する場合に注目する。電流源トランジスタ１１２と駆動トランジスタ３０２は直列に接続されている。よって、電流源トランジスタ１１２のソース・ドレイン間電圧の変化によって、駆動トランジスタ３０２のソース端子の電位が変化する。こうして駆動トランジスタ３０２のソース・ゲート間電圧の絶対値は小さくなると、駆動トランジスタ３０２のＩ−Ｖ曲線が変化する。この変化の方向はドレイン電流が減少する方向である。こうして、駆動トランジスタ３０２に直列に接続された電流源トランジスタ１１２のドレイン電流は減少する。同様に、電流源トランジスタ１１２のソース・ドレイン間電圧が減少すると、電流源トランジスタ１１２のドレイン電流は増加する。このようにして、電流源トランジスタ１１２を流れる電流を一定に保つような効果が得られる。
The effect of supplementing the above saturation region characteristics will be described below. For example, attention is paid to a case where the source-drain voltage of the
図１のスイッチ部の構成について以下に詳細に説明する。選択トランジスタ３０１のゲート電極は、走査線Ｇに接続されている。選択トランジスタ３０１のソース端子とドレイン端子は、一方は映像信号入力線Ｓに接続され、他方は、駆動トランジスタ３０２のゲート電極に接続されている。駆動トランジスタ３０２のソース端子とドレイン端子は、一方は端子Ｄに接続され、他方は端子Ｃに接続される。保持容量３０３の一方の電極は駆動トランジスタ３０２のゲート電極に接続され、他方の電極は配線Ｗｃｏに接続されている。消去トランジスタ３０４のソース端子とドレイン端子は、一方は駆動トランジスタ３０２のゲート電極と接続され、他方は、配線Ｗcoに接続されている。消去トランジスタ３０４のゲート電極は消去用信号線ＲＧに接続されている。
The configuration of the switch unit in FIG. 1 will be described in detail below. The gate electrode of the
なお、消去トランジスタ３０４のソース端子及びドレイン端子は、上記接続構造に限定されない。消去トランジスタ３０４をオンの状態とすることによって、保持容量３０３に保持された電荷が放出されるような、様々な接続構造とすることが可能である。つまり、消去トランジスタ３０４を導通または非導通させることにより、駆動トランジスタ３０２が非導通となるような接続構造とすればよい。
Note that the source terminal and the drain terminal of the erase
上述した構成の電流源回路及びスイッチ部を有する画素について、以下に説明する。図２に示す構成の電流源回路１０２と、図３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を図７に示す。図７において、第ｉ（ｉは自然数）行ｊ（ｊは自然数）列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図２及び図３と同じ部分は同じ符号を用いて示し説明は省略する。なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線ＧをＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。
A pixel having the current source circuit and the switch portion having the above-described configuration will be described below. FIG. 7 shows a partial circuit diagram of a pixel region in which the
図７では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施の形態の構成を容易に応用することもできる。図７では電流源トランジスタ１１２及びカレントトランジスタ１４０５はｐチャネル型とした。
FIG. 7 shows a configuration in which the pixel electrode of the light emitting element is an anode and the counter electrode is a cathode. That is, the configuration in which the terminal A of the current source circuit is connected to the power supply line W and the terminal B is connected to the terminal C of the
また図７において、駆動トランジスタ３０２は、単なるスイッチとして機能するので、ｎチャネル型でもｐチャネル型でもどちらでも良い。ただし、駆動トランジスタ３０２は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図７に示すような発光素子１０６の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ３０２はｐチャネル型のほうが好ましい。一方、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ３０２はｎチャネル型のほうが好ましい。
In FIG. 7, the driving
なお、図７において、各画素の配線ＷCOと電源線Ｗとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線ＷCO同士、電源線Ｗ同士、配線ＷCOと電源線Ｗも共用することができる。ＧＮｉとＧＨｉも共用できる。更に、配線ＷCOや配線Ｗｊのかわりに他の画素行の走査線を使用してもよい。これは、映像信号の書き込みを行っていない間、走査線の電位が一定の電位に保たれることを利用している。例えば電源線のかわりに、１つ前の画素行の走査線Ｇｉ−１を用いてもいい。ただしこの場合、走査線Ｇの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。
In FIG. 7, the wiring WCO and the power supply line W of each pixel may be kept at the same potential, and can be shared. Further, it can also be shared wiring W CO between the power supply line W between the wiring W CO and the power supply line W between different pixels. GNi and GHi can also be shared. Additionally, one may use other pixel row scan line in place of the wire W CO and wiring Wj. This utilizes the fact that the potential of the scanning line is kept constant while the video signal is not written. For example, instead of the power supply line, the scanning line Gi-1 of the previous pixel row may be used. However, in this case, it is necessary to pay attention to the polarity of the
図７では図示しないが、走査線Ｇに信号を入力する駆動回路（以下、走査線駆動回路と表記する）や、消去用信号線ＲＧに信号を入力する駆動回路（以下、消去用信号線駆動回路と表記する）及び映像信号入力線Ｓに信号を入力する駆動回路（以下、信号線駆動回路と表記する）は、公知の構成の電圧信号出力型の駆動回路を自由に用いることができる。また、その他の信号線に信号を入力する駆動回路も、公知の構成の電圧信号出力型の駆動回路を自由に用いることができる。 Although not shown in FIG. 7, a driving circuit for inputting a signal to the scanning line G (hereinafter referred to as a scanning line driving circuit) or a driving circuit for inputting a signal to the erasing signal line RG (hereinafter referred to as erasing signal line driving). As a driving circuit for inputting a signal to the video signal input line S (hereinafter referred to as a signal line driving circuit), a voltage signal output type driving circuit having a known configuration can be freely used. In addition, as a driving circuit for inputting a signal to other signal lines, a voltage signal output type driving circuit having a known configuration can be freely used.
電流線ＣＬｊ、ＣＬｊ＋１に流れる基準電流を定めるために基準電流出力回路の外部に設けられた電流源回路（以下、参照電流源回路と表記する）を模式的に４０４で示す。１つの参照電流源回路４０４からの出力電流を用いて、複数の電流線ＣＬに流れる基準電流を定めることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。なお本実施の形態では、全ての電流線ＣＬ１〜ＣＬｘに流れる基準電流を定める参照電流源回路４０４を共有した例について示す。参照電流源回路４０４によって定められる電流を用いて、各電流線ＣＬ１〜ＣＬｘに基準電流を出力するための回路を、基準電流出力回路と呼び図７中４０５で示す。
A current source circuit (hereinafter referred to as a reference current source circuit) provided outside the reference current output circuit in order to determine a reference current flowing in the current lines CLj and CLj + 1 is schematically indicated by 404. A reference current flowing through the plurality of current lines CL can be determined using an output current from one reference
基準電流出力回路４０５の構成を図１２に示す。基準電流出力回路４０５は、シフトレジスタ等のパルス出力回路７１１を有する。パルス出力回路７１１からのサンプリングパルスが入力されるサンプリングパルス線７１０＿１〜７１０＿ｘが、各電流線ＣＬ１〜ＣＬｘに対応して設けられている。ある１本の電流線ＣＬｊに対応する構成を代表的に説明する。サンプリングパルス線７１０＿ｊの信号が入力される電流入力スイッチ７０１＿ｊ及び電流源回路７００＿ｊと、サンプリングパルス線７１０＿ｊの信号がインバータ７０３＿ｊを介して入力される電流出力スイッチ７０２＿ｊとが設けられている。電流源回路７００＿ｊは、電流入力スイッチ７０１＿ｊを介して参照電流源回路４０４と接続され、電流出力スイッチ７０２＿ｊを介して電流線ＣＬｊと接続される。
The configuration of the reference
図１２に示す基準電流出力回路４０５において、電流源回路７００＿１〜７００＿ｘの構成を具体的に示した例を図１３に示す。図１３において、図１２図と同じ部分は、同じ符号を用いて示す。なお、基準電流出力回路４０５は、図１２、図１３のような回路には限定されない。電流源回路７００＿１〜７００＿ｘはそれぞれ、電流源トランジスタ７２０＿ｊと、電流源容量７２１＿ｊと、電流保持スイッチ７２２＿ｊとを有する。電流源トランジスタ７２０＿ｊは、ゲート電極とソース端子が、電流源容量７２１＿ｊを介して接続され、ゲート電極とドレイン端子が、電流入力スイッチ７２２＿ｊを介して接続される。電流入力スイッチ７２２＿ｊには、サンプリングパルス線７１０＿ｊの信号が入力されている。電流源トランジスタ７２０＿ｊのソース端子は、一定の電位に保たれ、ドレイン端子は、電流入力スイッチ７０１＿ｊを介して参照電流源回路４０４と接続され、また、電流出力スイッチ７０２＿ｊを介して電流線ＣＬｊと接続されている。なお、電流源容量７２１＿ｊの電極の一方が、一定の電位に保たれ、他方が、電流入力スイッチ７０１＿ｊを介して参照電流源回路４０４と接続され、且つ、電流出力スイッチ７０２＿ｊを介して電流線ＣＬｊと接続された構成であってもよい。
FIG. 13 shows an example in which the configuration of the current source circuits 700_1 to 700_x is specifically shown in the reference
なお図１３において電流源トランジスタ７２０＿ｊは、ｎチャネル型でもｐチャネル型でもどちらでもかまわない。ただし、電流源トランジスタ７２０＿ｊは、ソース端子の電位が固定された状態で動作することが望ましい。そのため、電流源回路７００＿ｊから電流線ＣＬｊの方へ電流が流れていく場合は電流源トランジスタ７２０＿ｊはｐチャネル型であることが望ましく、電流線ＣＬｊから電流源回路７００＿ｊの方へ電流が流れていく場合は電流源トランジスタ７２０＿ｊはｎチャネル型が望ましい。どちらの極性であっても、ゲート・ソース間に電流源容量７２１＿ｊが接続されていることが望ましい。 In FIG. 13, the current source transistor 720_j may be either an n-channel type or a p-channel type. However, it is preferable that the current source transistor 720_j operate in a state where the potential of the source terminal is fixed. Therefore, when a current flows from the current source circuit 700_j toward the current line CLj, the current source transistor 720_j is preferably a p-channel type, and a current flows from the current line CLj toward the current source circuit 700_j. In this case, the current source transistor 720_j is preferably an n-channel type. In either polarity, it is desirable that the current source capacitor 721_j be connected between the gate and the source.
図１３に示した構成の基準電流出力回路４０５の駆動方法について、図１４及び図１５を用いて説明する。図１４は、基準電流出力回路４０５の駆動方法を示すタイミングチャートである。また、図１５は、基準電流出力回路４０５の駆動方法を模式的に示した図である。なお、図１４において、期間ＴＤ１、期間ＴＤ２それぞれの際の基準電流出力回路４０５における各スイッチ（電流入力スイッチ、電流出力スイッチ、電流保持スイッチ）のオン・オフの状態を模式的に示した図が、図１５（ＴＤ１）、図１５（ＴＤ２）である。
A driving method of the reference
期間ＴＤ１において、パルス出力回路７１１よりサンプリングパルス線７１０＿１にパルスが出力されると、電流入力スイッチ７０１＿１及び電流保持スイッチ７２２＿１がオンの状態となる。一方電流出力スイッチ７０２＿１は、サンプリングパルス線７１０＿１に出力された信号がインバータ７０３＿１を介して入力され、オフの状態である。このとき、参照電流源回路４０４によって定められる基準電流が、電流入力スイッチ７０１＿１及び電流保持スイッチ７２２＿１を介して、電流源回路７００＿１の電流源容量７２１＿１に入力される。なお、このとき他のサンプリングパルス線７１０＿２〜７１０＿ｘには、パルスが出力されていない。そのため、電流入力スイッチ７０１＿２〜７０１＿ｘ及び電流保持スイッチ７２２＿２〜７２２＿ｘは、オフの状態である。一方、電流出力スイッチ７０２＿２〜７０２＿ｘは、オンの状態である。時間が経過すると、電流源回路７００＿１の電流源容量７２１＿１に電荷が保持され、電流源トランジスタ７２０＿１に、基準電流が流れる。図１４において、電流源容量７２１＿１の両電極間に保持された電荷量すなわち電圧の変化を示す。
In the period TD1, when a pulse is output from the
この後期間ＴＤ２が始まる。期間ＴＤ２においてパルス出力回路７１１の出力が変化し、サンプリングパルス線７１０＿１にパルスが出力されなくなる。すると、電流保持スイッチ７２２＿１及び電流入力スイッチ７０１＿１がオフの状態となり、電流出力スイッチ７０２＿１がオンの状態となる。こうして、電流線ＣＬ１には、電流源トランジスタ７２０＿１のドレイン電流が流れる状態となる。ここで電流源トランジスタ７２０＿１のドレイン電流は、電流源容量７２１＿１に保持された電荷によって定まる。よって、電流線ＣＬ１を流れる電流が基準電流に定まる。図１４において、ＣＬ１〜ＣＬｘは、電流線ＣＬ１〜ＣＬｘを流れる電流を示す。同時にサンプリングパルス線７１０＿２にパルスが出力される。こうして、電流源回路７００＿２を流れる電流を基準電流に定める動作が開始される。同様の動作を、全てのサンプリングパルス線７１０＿１〜７１０＿ｘに対応する電流源回路７００＿１〜７００＿ｘについて行い、期間ＴＤ１〜ＴＤｘが終了する。こうして、全ての電流線ＣＬ１〜ＣＬｘに流れる電流が、参照電流源回路４０４によって決められた基準電流に定まる。
Thereafter, the period TD2 starts. In the period TD2, the output of the
ここで、基準電流出力回路４０５に電流を入力し、各電流線ＣＬ１〜ＣＬｘに流れる電流を基準電流に定める動作を、基準電流出力回路４０５の設定動作と呼ぶ。図１３に示した構成の基準電流出力回路４０５の構成では、一旦、参照電流源回路４０４によって、各電流源回路７００＿１〜７００＿ｘに流れる電流を基準電流に定めた後は、電流源容量７２１＿１〜７２１＿ｘに保持された電荷が放電しない限り、各電流源回路７００＿１〜７００＿ｘを流れる電流は基準電流に保たれる。なお、図１３のように電流源回路７００の部分が同一トランジスタ方式の電流源回路の場合は、参照電流源回路４０４から入力した電流と、各電流線ＣＬを流れる基準電流とでは、大きさが同じになる。もし、電流源回路７００の部分がカレントミラー方式やマルチゲート方式の電流源の場合は、参照電流源回路４０４から入力した電流とＣＬに流れる基準電流とでは、大きさを異ならせることができる。
Here, an operation in which a current is input to the reference
なお図１４では、電流源容量７２１＿１〜７２１＿ｘに電荷が保持されていない状態から、期間ＴＤ１〜ＴＤｘの動作を一回行うことで、電流源トランジスタ７２０＿１〜７２０＿ｘが基準電流を流すように、所定の電荷を各電流源容量７２１＿１〜７２１＿ｘに保持させる手法を示した。この手法を一括書き込み方式と呼ぶ。一方、電流源容量７２１＿１〜７２１＿ｘに電荷が保持されていない状態から、期間ＴＤ１〜ＴＤｘまでの動作を繰り返し、少しずつ電流源容量７２１＿１〜７２１＿ｘに電荷を保持させる手法を用いることもできる。この手法では、期間ＴＤ１〜ＴＤｘまでの動作を複数回繰り返した後、初めて、電流源トランジスタ７２０＿１〜７２０＿ｘが基準電流を流すような、所定の電荷が各電流源容量７２１＿１〜７２１＿ｘに保持される。この手法を、分割書き込み方式と呼ぶ。分割書き込み方式において、各電流源容量７２１＿１〜７２１＿ｘが電荷を保持しない状態から、所定の電荷を保持するまでに、期間ＴＤ１〜ＴＤｘを繰り返した回数を分割書き込み方式の分割数と呼ぶ。 In FIG. 14, a predetermined current is supplied so that the current source transistors 720_1 to 720_x pass the reference current by performing the operations in the periods TD1 to TDx once from the state in which no charge is held in the current source capacitors 721_1 to 721_x. A method of holding charges in the current source capacitors 721_1 to 721_x is shown. This method is called a batch write method. On the other hand, it is also possible to use a technique in which the current source capacitors 721_1 to 721_x are gradually held until the current source capacitors 721_1 to 721_x repeatedly operate from the state where no charges are held in the current source capacitors 721_1 to 721_x. In this method, after the operation from the period TD1 to TDx is repeated a plurality of times, a predetermined charge that allows the current source transistors 720_1 to 720_x to flow the reference current is held in the current source capacitors 721_1 to 721_x for the first time. This method is called a divisional writing method. In the divided writing method, the number of times the periods TD1 to TDx are repeated from the state in which each of the current source capacitors 721_1 to 721_x does not hold the charge to the holding of the predetermined charge is referred to as the division number of the divided writing method.
分割書き込み方式の場合の期間ＴＤ１〜ＴＤｘにそれぞれにおける各スイッチ（電流入力スイッチ７０１＿１〜７０１＿ｘ、電流出力スイッチ７０２＿１〜７０２＿ｘ、電流保持スイッチ７２２＿１〜７２２＿ｘ）の状態は、一括書き込み方式と同様である。しかし、分割書き込み方式において期間ＴＤ１〜ＴＤｘを１回行うのに要する時間は、一括書き込み方式において期間ＴＤ１〜ＴＤｘを行うのに要する時間と比較して短くすることができる。なお、基準電流出力回路４０５の設定動作は、１フレーム期間に何回行っても良いし、数フレーム期間で1回行っても良い。また、１水平期間で何回行っても良いし、何回か水平期間を繰り返す毎に１回行っても良い。基準電流出力回路４０５の設定動作を繰り返す間隔は、基準電流出力回路の有する電流源容量７２１が電荷を保持し続ける能力に応じて、任意に選択することができる。
The states of the switches (current input switches 701_1 to 701_x, current output switches 702_1 to 702_x, current holding switches 722_1 to 722_x) in the periods TD1 to TDx in the case of the divided writing method are the same as in the batch writing method. However, the time required to perform the periods TD1 to TDx once in the divided writing method can be shorter than the time required to perform the periods TD1 to TDx in the collective writing method. Note that the setting operation of the reference
なお、基準電流出力回路４０５に入力する基準電流は、図７、図１２、図１３、図１５に示したように参照電流源回路４０４より入力する構成であってもよいし、参照電流源回路４０４は設けず、表示装置の外部より入力した一定電流を電流として入力する構成であっても良い。あるいは、図１２や図１３の電流源回路７００に相当する電流源回路が表示装置の外部にあってもよい。また、トランジスタのばらつきが小さい場合は基準電流出力回路４０５における各々の電流源回路７００に、必ずしも設定動作を行わなくてもよい。しかし設定動作を行う方が、より正確な電流値を出力できる。
The reference current input to the reference
次に、図７に示した構成の画素を有する表示装置の駆動方法を説明する。ここで、実施の形態の構成の画素では、画像表示動作（スイッチ部の駆動動作）と、電流源回路の設定動作（画素の設定動作）は、非同期で行うことができる。つまり、スイッチ部の端子Ｃと端子Ｄが導通・非導通状態に関わらず、画素の設定動作を行うことができる。 Next, a method for driving a display device having the pixel having the structure shown in FIG. 7 will be described. Here, in the pixel having the configuration of the embodiment, the image display operation (switch unit driving operation) and the current source circuit setting operation (pixel setting operation) can be performed asynchronously. That is, the pixel setting operation can be performed regardless of whether the terminal C and the terminal D of the switch portion are in a conductive state or a non-conductive state.
また、基準電流出力回路４０５の設定動作も、画像表示動作や画素の設定動作と同期して行うこともできるし、非同期に行うこともできる。ただし、図１３に示したような基準電流出力回路４０５の設定動作は、画素の設定動作を行っていない期間に行うのが望ましい。なぜなら、図１３のような基準電流出力回路４０５では、その設定動作を行っている最中には、電流線ＣＬｊに電流を出力できないからである。そこで、各電流線ＣＬｊに、電流源回路７００を２個配置すれば、一方の電流源回路が電流線ＣＬｊに電流を出力する間に、他方の電流源回路に対して基準電流出力回路４０５の設定動作を行うことができる。そのため、基準電流出力回路４０５の設定動作と画素の設定動作を同時に行うことができる。あるいは、電流源回路７００＿ｊの回路として、カレントミラー回路を用いて、カレントミラー回路を構成する１対のトランジスタの一方のトランジスタが電流線ＣＬｊに電流を出力し、もう１方のトランジスタが基準電流出力回路４０５の設定動作を行えば、基準電流出力回路４０５の設定動作と画素の設定動作を同時に行うことができる。
Further, the setting operation of the reference
簡単のため、まず画素の設定動作と画像表示動作とを別々に説明する。画像表示動作について、図１７（Ａ）、図１７（Ｂ）のタイミングチャート及び図７の回路図を用いて説明する。走査線Ｇｉに信号が入力され、第ｉ行の画素の選択トランジスタ３０１が導通状態となる。このとき、映像信号入力線Ｓ１〜Ｓｘに映像信号が入力され、第ｉ行の各画素に映像信号が入力される。そして、映像信号によって駆動トランジスタ３０２が導通状態となった画素において、端子Ｄと端子Ｃが導通状態となる。駆動トランジスタ３０２のゲート電圧は保持容量３０３によって保持される。つまり、駆動トランジスタ３０２の導通又は非導通状態は、保持される。なおこのとき、消去トランジスタ３０４は非導通状態であるとする。こうして、スイッチ部１０１の端子Ｄと端子Ｃが導通状態となった画素においては、電流源回路１０２より画素基準電流が発光素子１０６に入力されて発光する。
For simplicity, the pixel setting operation and the image display operation will be described separately. An image display operation will be described with reference to timing charts of FIGS. 17A and 17B and a circuit diagram of FIG. A signal is input to the scanning line Gi, and the
このように、各画素の発光状態及び非発光状態を選択し、デジタル方式によって階調を表現する。多階調化の方法としては、一定期間毎に、各画素の発光又は非発光状態が選択される期間を複数設定し、発光状態が選択された時間の累計を制御する階調方式（時間階調方式）や、１画素を複数のサブ画素に分割し、発光状態が選択されたサブ画素の面積の累計を制御する階調方式（面積階調方式）等を用いることができる。また、公知の手法を用いることができる。ここでは、多階調化の手法としては時間階調方式を用いる。 In this way, the light emission state and the non-light emission state of each pixel are selected, and gradation is expressed by a digital method. As a multi-gradation method, a plurality of periods in which the light emission or non-light emission state of each pixel is selected are set for each fixed period, and the gray scale method (time scale) is used to control the total time during which the light emission state is selected. A gray scale method (area gray scale method) that divides one pixel into a plurality of sub-pixels and controls the total area of the sub-pixels in which the light emission state is selected can be used. Moreover, a well-known method can be used. Here, a time gray scale method is used as a multi-gradation technique.
ここで、消去トランジスタ３０４を導通状態とすることによって、保持容量３０３の両電極の電位を同じにし、保持容量３０３に保持された電荷を放電することによって、駆動トランジスタ３０２を一律に非導通状態とすることができる。これにより、ある行の画素に映像信号を入力している最中であっても、別の行の画素を非発光状態とすることができる。こうして、各行の画素の発光期間を任意に設定することができる。
Here, by making the erasing
図３で示した構成のスイッチ部は、第１のスイッチとして、選択トランジスタ３０１、第２のスイッチとして、駆動トランジスタ３０２を有し、その他に消去トランジスタ３０４を有する構成である。消去トランジスタ３０４のゲート電極は、映像信号入力線Ｓ及び走査線Ｇとは別の配線、消去用信号線ＲＧに接続されている。こうして、消去トランジスタ３０４は、選択トランジスタ３０１や駆動トランジスタ３０２に入力される信号に関わらず、消去用信号線ＲＧに入力された信号によって、導通・非導通状態が切り替えられる。こうして、第１のスイッチや第２のスイッチの状態に関わらず、スイッチ部の端子Ｃと端子Ｄ間を非導通状態とすることができる。以上が、基本的な画像表示動作である。
The switch portion having the configuration shown in FIG. 3 has a
次に、図１７において、階調表示方法の具体例として、時分割階調方式を用い場合の駆動方法の一例を示す。１画面分の画像を表示する期間を、１フレーム期間Ｆと呼ぶ。１フレーム期間Ｆを複数のサブフレーム期間ＳＦ１〜ＳＦｎ（ｎは自然数）に分割する。第１のサブフレーム期間ＳＦ１において、第１行の走査線Ｇ１が選択され、走査線Ｇ１にゲート電極が接続された選択トランジスタ３０１は導通状態となる。ここで、映像信号入力線Ｓ１〜Ｓｘに一斉に信号が入力される。なおこのとき、消去トランジスタ３０４は、非導通状態である。映像信号入力線Ｓ１〜Ｓｘに入力された信号によって、第１行の各画素の駆動トランジスタ３０２の導通・非導通状態が選択され、各画素の発光・非発光状態が選択される。また、駆動トランジスタ３０２のゲート電圧は、保持容量３０３によって保持される。ここで、各画素の駆動トランジスタ３０２の導通・非導通状態を選択するために、映像信号を入力することを、画素に映像信号を書き込むと表現することにする。
Next, FIG. 17 shows an example of a driving method in the case of using the time division gradation method as a specific example of the gradation display method. A period during which an image for one screen is displayed is referred to as one frame period F. One frame period F is divided into a plurality of subframe periods SF1 to SFn (n is a natural number). In the first subframe period SF1, the scanning line G1 in the first row is selected, and the
導通状態を選択された駆動トランジスタ３０２は、映像信号入力線Ｓより新たな信号が駆動トランジスタ３０２のゲート電極に入力されるまで、又は、保持容量３０３の電荷が消去トランジスタ３０４によって放電されるまで、導通状態が保たれる。発光状態が選択された画素において、スイッチ部の端子Ｃと端子Ｄの間が導通状態となり、電流源回路１０２から画素基準電流が発光素子１０６に入力されて発光する。そして、第１行の画素の映像信号の書き込み動作が終了すると直ちに、第２行の画素に対応する走査線Ｇ２が選択され、第２行に対応する画素への映像信号の書き込み動作が開始される。画素への映像信号の書き込み動作は、第１行の画素の動作と同様である。
The driving
上記動作を全ての走査線Ｇ１〜Ｇｙに対して繰り返し、全ての画素に映像信号を書き込む。全ての画素に映像信号を書き込む期間を、アドレス期間Ｔａと表記する。第ｍ（ｍは、ｎ以下の自然数）のサブフレーム期間ＳＦｍに対応するアドレス期間をＴａｍと表記する。映像信号が書き込まれた画素行は、それぞれ発光又は非発光状態が選択されている。書き込まれた映像信号に応じて、各画素行の各画素が発光又は非発光する期間を表示期間Ｔｓと表記する。同じサブフレーム期間において、各画素行の表示期間Ｔｓは、タイミングは異なるがその長さは全て同じである。第ｍ（ｍは、ｎ以下の自然数）のサブフレーム期間ＳＦｍに対応する表示期間をＴｓｍと表記する。 The above operation is repeated for all the scanning lines G1 to Gy, and video signals are written to all the pixels. A period during which video signals are written to all pixels is referred to as an address period Ta. The address period corresponding to the m-th (m is a natural number equal to or less than n) subframe period SFm is denoted as Tam. Each pixel row in which the video signal is written is selected to emit light or not emit light. A period in which each pixel in each pixel row emits light or does not emit light according to the written video signal is referred to as a display period Ts. In the same subframe period, the display periods Ts of the respective pixel rows have the same length, although the timings are different. A display period corresponding to the m-th (m is a natural number equal to or less than n) subframe period SFm is denoted as Tsm.
第１のサブフレーム期間ＳＦ１から第ｋ−１（ｋはｎより小さな自然数）のサブフレーム期間ＳＦｋ−１までは、表示期間Ｔｓはアドレス期間Ｔａより長く設定されているとする。所定の長さの表示期間Ｔｓ１の後、第２のサブフレーム期間ＳＦ２が開始される。この後、第２のサブフレーム期間ＳＦ２から第ｋ−１のサブフレーム期間ＳＦｋ−１についても、第１のサブフレーム期間ＳＦ１と同様に、表示装置は動作する。ここで、複数の画素行に同時に映像信号の書き込みを行うことができないため、各サブフレーム期間のアドレス期間Ｔａはそれぞれ重複しないように設定されている。 It is assumed that the display period Ts is set longer than the address period Ta from the first subframe period SF1 to the k−1th subframe period SFk−1 (k is a natural number smaller than n). After the display period Ts1 having a predetermined length, the second subframe period SF2 is started. Thereafter, the display device operates in the second subframe period SF2 to the (k−1) th subframe period SFk−1 as in the first subframe period SF1. Here, since video signals cannot be written to a plurality of pixel rows at the same time, the address periods Ta of the subframe periods are set so as not to overlap each other.
一方、第ｋのサブフレーム期間ＳＦｋから第ｎのサブフレーム期間ＳＦｎは、表示期間Ｔｓがアドレス期間Ｔａより短く設定されているとする。以下に、第ｋのサブフレーム期間ＳＦｋから第ｎのサブフレーム期間ＳＦｎまでの表示装置の駆動方法を詳細に説明する。 On the other hand, in the kth subframe period SFk to the nth subframe period SFn, it is assumed that the display period Ts is set shorter than the address period Ta. Hereinafter, a driving method of the display device from the kth subframe period SFk to the nth subframe period SFn will be described in detail.
第ｋのサブフレーム期間ＳＦｋにおいて、第１行の走査線Ｇ１が選択され、走査線Ｇ１にゲート電極が接続された選択トランジスタ３０１は導通状態となる。ここで、映像信号入力線Ｓ１〜Ｓｘに一斉に信号が入力される。なおこのとき、消去トランジスタ３０４は、非導通状態である。映像信号入力線Ｓ１〜Ｓｘに入力された信号によって、第１行の各画素の駆動トランジスタ３０２の導通・非導通状態が選択され、各画素の発光・非発光状態が選択される。また、駆動トランジスタ３０２のゲート電圧は、保持容量３０３によって保持される。発光状態が選択された画素において、スイッチ部の端子Ｃと端子Ｄの間が導通状態となり、電流源回路１０２から画素基準電流が発光素子１０６に入力され、発光素子１０６は発光する。第１行の画素の映像信号の書き込み動作が終了すると、次に第２行の画素に対応する走査線Ｇ２が選択され、第２行に対応する画素への映像信号の書き込み動作が開始される。画素への映像信号の書き込み動作は、第１行の画素の動作と同様である。
In the kth subframe period SFk, the scanning line G1 in the first row is selected, and the
上記動作を全ての走査線Ｇ１〜Ｇｙに対して繰り返し、全ての画素に映像信号を書き込みアドレス期間Ｔａｋが終了する。上記の第ｋのサブフレーム期間ＳＦｋのアドレス期間Ｔａｋの動作方法は、第１のサブフレーム期間ＳＦ１から第ｋ−１のサブフレーム期間ＳＦｋ−１と同様である。異なるのは、アドレス期間Ｔａｋが終了する前に、消去用信号線ＲＧ１などの選択が始まることである。つまり、走査線Ｇ１が選択されてから、所定の期間（この期間が表示期間Ｔｓｋに相当する）が経過したあと、消去用信号線ＲＧ１が選択される。そして、消去用信号線ＲＧ１〜ＲＧｙを順に選択し、各画素行の消去トランジスタ３０４を順に導通状態とし、各行の画素を順に一律に非発光状態とする。全ての画素の消去トランジスタ３０４を導通状態とする期間を、リセット期間Ｔｒと表記する。特に、第ｐ（ｐは、ｋ以上ｎ以下の自然数）のサブフレーム期間ＳＦｐに対応するリセット期間をＴｒｐと表記する。
The above operation is repeated for all the scanning lines G1 to Gy, video signals are written to all the pixels, and the address period Tak ends. The operation method of the address period Tak of the k-th subframe period SFk is the same as that of the first subframe period SF1 to the (k-1) th subframe period SFk-1. The difference is that the selection of the erasing signal line RG1 and the like starts before the address period Tak ends. That is, the erasing signal line RG1 is selected after a predetermined period (this period corresponds to the display period Tsk) after the scanning line G1 is selected. Then, the erasing signal lines RG1 to RGy are sequentially selected, the erasing
このように、ある行の画素に映像信号を入力している最中にも、別の行の画素を一律に非発光状態とすることができる。こうして、表示期間Ｔｓの長さを自由に制御することができる。ここで、アドレス期間Ｔａｐの長さとリセット期間Ｔｒｐの長さは同じであるとする。つまり、映像信号を書き込む際に各行を順に選択する速さと、各行の画素を順に一律に非発光状態とする際の速さとは、同じであるとする。よって、同一のサブフレーム期間において、各行の画素の表示期間Ｔｓが始まるタイミングは異なるが、その長さはすべて同じである。 In this manner, pixels in another row can be uniformly brought into a non-light emitting state while a video signal is being input to the pixels in a certain row. Thus, the length of the display period Ts can be freely controlled. Here, it is assumed that the length of the address period Tap is the same as the length of the reset period Trp. In other words, it is assumed that the speed at which each row is sequentially selected when writing the video signal is the same as the speed at which the pixels in each row are sequentially brought into the non-light emitting state. Therefore, in the same subframe period, the timing at which the display period Ts of the pixels in each row starts is different, but the lengths are all the same.
各画素行の消去トランジスタ３０４を導通状態とすることによって、各画素行の画素を一律に非発光状態とする期間を、非表示期間Ｔｕｓと表記する。同じサブフレーム期間において、各画素行の非表示期間Ｔｕｓは、タイミングは異なるがその長さは全て同じである。特に、第ｐのサブフレーム期間ＳＦｐに対応する非表示期間をＴｕｓｐと表記する。
A period in which the pixels in each pixel row are uniformly in a non-light emitting state by turning on the erasing
所定の長さの非表示期間Ｔｕｓｋの後、第ｋ＋１のサブフレーム期間ＳＦｋ＋１が開始される。第ｋ＋１のサブフレーム期間ＳＦｋ＋１から第ｎのサブフレーム期間ＳＦｎについて、第ｋのサブフレーム期間ＳＦｋと同様の動作を繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦｎの、アドレス期間Ｔａ１〜Ｔａｎの長さは全て同じである。以上のように表示装置を動作させ、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さを適当に定めることによって、階調を表現する。 After the non-display period Tusk having a predetermined length, the (k + 1) th subframe period SFk + 1 is started. For the (k + 1) th subframe period SFk + 1 to the nth subframe period SFn, the same operation as that of the kth subframe period SFk is repeated, and one frame period F1 ends. Here, the lengths of the address periods Ta1 to Tan in the subframe periods SF1 to SFn are all the same. The display device is operated as described above, and gradations are expressed by appropriately determining the lengths of the display periods Ts1 to Tsn of the subframe periods SF1 to SFn.
次に、表示期間Ｔｓ１〜Ｔｓｎの長さの設定の仕方について述べる。例えば、Ｔｓ１：Ｔｓ２：・・・・：Ｔｓｎ−１：Ｔｓｎを２０：２−１：・・・・２−（ｎ−２）：２−（ｎ−１）と設定すれば２ｎ階調を表現することができる。具体例としてｎ＝３の場合に、３ビットの映像信号を入力し、８階調を表現する例を挙げる。１フレーム期間Ｆは、３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割される。それぞれのサブフレーム期間の表示期間の長さの比Ｔｓ１：Ｔｓ２：Ｔｓ３は、４：２：１とすることができる。ある画素において、全てのサブフレーム期間ＳＦ１〜ＳＦ３で発光状態が選択された場合の輝度を１００％とすると、第１のサブフレーム期間ＳＦ１のみ発光状態が選択された場合は、約５７％の輝度が表現される。一方、第２のサブフレーム期間ＳＦ２のみ発光状態が選択された場合は、約２９％の輝度が表現される。 Next, how to set the length of the display periods Ts1 to Tsn will be described. For example, if Ts1: Ts2:...: Tsn-1: Tsn is set to 20: 2-1:... 2- (n-2): 2- (n-1), 2n gradation is obtained. Can be expressed. As a specific example, when n = 3, an example in which a 3-bit video signal is input and 8 gradations are expressed is given. One frame period F is divided into three subframe periods SF1 to SF3. The ratio Ts1: Ts2: Ts3 of the display period length of each subframe period may be 4: 2: 1. In a certain pixel, assuming that the luminance when the light emitting state is selected in all the subframe periods SF1 to SF3 is 100%, the luminance is about 57% when the light emitting state is selected only in the first subframe period SF1. Is expressed. On the other hand, when the light emission state is selected only in the second subframe period SF2, about 29% of luminance is expressed.
なお上記の様に、１フレーム期間中に、映像信号のビット数と同じ数のサブフレーム期間を設け、階調を表現する手法に限定されない。例えば、１フレーム期間中に、映像信号のあるビットに対応する信号によって、発光状態・非発光状態が選択されるサブフレーム期間を複数設けることができる。つまり、１ビットに対応する表示期間を複数のサブフレーム期間の表示期間の累計で表現する。特に、映像信号の上位ビットに対応する表示期間を、複数のサブフレーム期間がそれぞれ有する表示期間の累計で表現し、それらのサブフレーム期間を不連続に出現させることによって、擬似輪郭の発生を抑制することができる。なお、各サブフレーム期間の表示期間Ｔｓの長さの設定の仕方は、上記に限定されず公知のあらゆる手法を用いることができる。 Note that, as described above, the number of subframe periods equal to the number of bits of the video signal is provided in one frame period, and the present invention is not limited to the method of expressing gradation. For example, a plurality of subframe periods in which a light emitting state or a non-light emitting state is selected by a signal corresponding to a certain bit of the video signal can be provided in one frame period. That is, the display period corresponding to 1 bit is expressed as the total display period of a plurality of subframe periods. In particular, the display period corresponding to the upper bits of the video signal is expressed as the cumulative display period of each of the subframe periods, and the occurrence of pseudo contours is suppressed by causing these subframe periods to appear discontinuously. can do. Note that the method of setting the length of the display period Ts of each subframe period is not limited to the above, and any known technique can be used.
図１７では、第１のサブフレーム期間ＳＦ１から第ｎのサブフレーム期間ＳＦｎが順に出現する構成としたが、これに限定されない。各サブフレーム期間の出現する順は任意に定めることができる。また、時分割階調方式のみならず、面積階調方式によって、また、時分割階調方式と面積階調方式との組み合わせによって、階調を表現することもできる。 In FIG. 17, the first subframe period SF1 to the nth subframe period SFn appear in order, but the present invention is not limited to this. The order in which each subframe period appears can be arbitrarily determined. Further, not only the time division gradation method but also the area gradation method, and the gradation can be expressed by a combination of the time division gradation method and the area gradation method.
本実施の形態では、表示期間Ｔｓをアドレス期間Ｔａより短く設定するサブフレーム期間においてのみ、リセット期間Ｔｒ及び非表示期間Ｔｕｓを設ける駆動方法を示したがこれ限定されない。表示期間Ｔｓをアドレス期間Ｔａより長く設定するサブフレーム期間においても、リセット期間Ｔｒ及び非表示期間Ｔｕｓを設ける駆動方法とすることもできる。 In this embodiment mode, the driving method in which the reset period Tr and the non-display period Tus are provided only in the subframe period in which the display period Ts is set shorter than the address period Ta is described, but the present invention is not limited to this. In the subframe period in which the display period Ts is set longer than the address period Ta, a driving method in which the reset period Tr and the non-display period Tus are provided can be used.
また、図３では、消去トランジスタ３０４を導通状態とすることによって保持容量３０３の電荷を放電する構成を示したが、これに限定されない。消去トランジスタ３０４を導通状態することによって保持容量３０３の駆動トランジスタ３０２のゲート電極と接続された側の電位を、上げるか又は下げるかして、駆動トランジスタ３０２が非導通状態となる構成であれば良い。つまり、消去トランジスタ３０４を介して、駆動トランジスタ３０２のゲート電極を、駆動トランジスタ３０２が非導通状態となるような電位の信号が入力される配線と接続した構成であってもよい。また、上述のような消去トランジスタ３０４を導通状態とすることによって、保持容量３０３の駆動トランジスタ３０２のゲート電極と接続された側の電位を変化させるタイプの構成ではなく、消去トランジスタ３０４を駆動トランジスタ３０２と直列に接続し、消去トランジスタ３０４を非導通状態とすることによってスイッチ部１０１の端子Ｃと端子Ｄ間を非導通状態とし、非表示期間とする構成であってもよい。
FIG. 3 shows a structure in which the charge of the
なお、消去トランジスタを設けずに、画素を一律に非発光の状態とするリセット期間及び非表示期間を設ける手法を用いてもよい。その第１の手法は、保持容量の駆動トランジスタのゲート電極と接続されていない側の電極の電位を変化させることによって、駆動トランジスタを非導通状態とする手法である。この構成を図２５に示す。保持容量３０３の駆動トランジスタ３０２のゲート電極と接続されていない側の電極は、配線Ｗcoに接続されている。配線Ｗcoの信号を変化させ、保持容量３０３の一方の電極の電位を変化させる。すると保持容量３０３に保持された電荷は保存されるため、保持容量３０３の他方の電極の電位も変化する。こうして、駆動トランジスタ３０２のゲート電極の電位を変化させて、駆動トランジスタ３０２を非導通状態とすることが出来る。
Note that a method of providing a reset period and a non-display period in which pixels are uniformly in a non-light emitting state without providing an erasing transistor may be used. The first method is a method in which the drive transistor is turned off by changing the potential of the electrode not connected to the gate electrode of the drive transistor of the storage capacitor. This configuration is shown in FIG. The electrode on the side not connected to the gate electrode of the driving
第２の手法は、１本の走査線が選択される期間を前半と後半に分割する。前半（ゲート選択期間前半と表記）には、映像信号を入力し、後半（ゲート選択期間後半と表記）には、消去信号を入力することを特徴とする。ここで、消去信号とは、駆動トランジスタのゲート電極に入力された際に、駆動トランジスタを非導通状態とするような信号であるとする。こうして、書き込み期間より短い表示期間を設定することが可能となる。この手法の詳細において、表示装置全体の構成について図２５（Ｂ）を参照して説明する。表示装置はマトリクス状に配置された複数の画素を有する画素部９０１と、画素部９０１に信号を入力する映像信号入力線駆動回路９０２と、第１の走査線駆動回路９０３Ａと、第２の走査線駆動回路９０３Ｂと、切り替え回路９０４Ａと、切り替え回路９０４Ｂとを有する。第１の走査線駆動回路９０３Ａは、ゲート選択期間前半に各走査線Ｇに信号を出力する回路である。また、第２の走査線駆動回路９０３Ｂは、ゲート選択期間後半に各走査線Ｇに信号を出力する回路である。切り替え回路９０４Ａと切り替え回路９０４Ｂによって、第１の走査線駆動回路９０３Ａと各画素の走査線Ｇとの接続又は、第２の走査線駆動回路９０３Ｂと各画素の走査線Ｇとの接続が選択される。映像信号入力線駆動回路９０２は、ゲート選択期間前半では映像信号を出力する。一方、ゲート選択期間後半では消去信号を出力する。
In the second method, a period during which one scanning line is selected is divided into the first half and the second half. A video signal is input in the first half (denoted as the first half of the gate selection period), and an erase signal is input in the second half (denoted as the second half of the gate selection period). Here, it is assumed that the erasing signal is a signal that makes the driving transistor non-conductive when input to the gate electrode of the driving transistor. Thus, a display period shorter than the writing period can be set. In the details of this method, the structure of the entire display device will be described with reference to FIG. The display device includes a pixel portion 901 having a plurality of pixels arranged in a matrix, a video signal input line driver circuit 902 that inputs a signal to the pixel portion 901, a first scan
次いで、上記構成の表示装置の駆動方法について図２５（Ｃ）を参照して説明する。なお、図１７と同じ部分は同じ符号を用いて示し説明は省略する。図２５（Ｃ）において、ゲート選択期間９９１は、ゲート選択期間前半９９１Ａとゲート選択期間後半９９１Ｂに分割される。９０３Ａにおいて、第１の走査線駆動回路によって各走査線が選択され、デジタルの映像信号が入力される。９０３Ａの操作を行う期間は、書き込み期間Ｔａに相当する。一方、９０３Ｂにおいて、第２の走査線駆動回路によって各走査線が選択され、消去信号が入力される。９０３Ｂの操作を行う期間は、リセット期間Ｔｒに相当する。こうして、アドレス期間Ｔａより短い表示期間Ｔｓを設定することができる。なお、ここではゲート選択期間後半に消去信号が入力されているが、そのかわりに次のサブフレーム期間のデジタルの映像信号を入力してもよい。
Next, a method for driving the display device having the above structure will be described with reference to FIG. Note that the same portions as those in FIG. 17 are denoted by the same reference numerals, and description thereof is omitted. In FIG. 25C, the
第３の手法は、発光素子の対向電極の電位を変化させることによって、非表示期間を設ける手法である。つまり、表示期間は、対向電極の電位を電源線の電位との間に所定の電位を有する様に設定する。一方、非表示期間では、対向電極の電位を電源線の電位とほぼ同じ電位に設定する。そして、非表示期間に全画素にデジタルの映像信号を入力する。つまり、そのときにアドレス期間を設ける。こうして、画素に入力されたデジタルの映像信号に関わらず、画素を非発光の状態とすることができる。 The third method is a method of providing a non-display period by changing the potential of the counter electrode of the light emitting element. That is, in the display period, the potential of the counter electrode is set to have a predetermined potential between the potential of the power supply line. On the other hand, in the non-display period, the potential of the counter electrode is set to substantially the same potential as that of the power supply line. Then, a digital video signal is input to all pixels during the non-display period. That is, an address period is provided at that time. Thus, regardless of the digital video signal input to the pixel, the pixel can be in a non-light emitting state.
例えば、対向電極が全ての画素において電気的に接続されていた場合、表示期間Ｔｓが始まるタイミング及び終わるタイミングは、全ての画素において同じである。所定の長さの表示期間Ｔｓの後、発光素子１０６の対向電極の電位を再び電源線Ｗの電位とほぼ同じに変化させることによって、全ての画素を一斉に非発光の状態とすることができる。こうして、非表示期間Ｔｕｓを設けることができる。非表示期間Ｔｕｓのタイミングは、全ての画素において同じである。なお、多階調化がそれ程要求されない場合は（アドレス期間Ｔａより短い表示期間Ｔｓが必要ない場合）、全てのサブフレーム期間において、非表示期間Ｔｕｓを設けない駆動方法であってもよい。この駆動方法を用いる場合は、消去トランジスタは必要ない。
For example, when the counter electrode is electrically connected in all the pixels, the start timing and the end timing of the display period Ts are the same in all the pixels. After the display period Ts of a predetermined length, by changing the potential of the counter electrode of the
また、保持容量３０３の代わりに、駆動トランジスタ３０２のゲート電極の寄生容量を積極的に利用することも可能である。同様に、電流源容量１１１を配置せず、電流源トランジスタ１１２やカレントトランジスタ１４０５のゲート電極の寄生容量を利用してもよい。
Further, it is possible to positively utilize the parasitic capacitance of the gate electrode of the driving
次に画素の設定動作について以下の２つの手法を説明する。
第１の手法について図１６を用いて説明する。図１６は、図７に示す各画素に配置された電流源回路１０２の設定動作（画素の設定動作）を示すタイミングチャートである。ここでは、表示装置の電源を入れた後の最初の画素の設定動作について説明する。
Next, the following two methods will be described for the pixel setting operation.
The first method will be described with reference to FIG. FIG. 16 is a timing chart showing the setting operation (pixel setting operation) of the
なお画素の設定動作を、図１２等に示す基準電流出力回路４０５の設定動作と同期させて行う場合の例を挙げる。ここでは、基準電流出力回路４０５は、図１３に示した構成を用い、図１４に示したタイミングチャートを参考に、分割書き込み方式を用いて動作させる場合を例に挙げる。また簡単のため、分割書き込み方式の分割数が、２の場合の例を示す。説明のため、図１４に示したタイミングチャートと同じ動作をする部分は、同じ符号を用いて表し説明は省略する。図１６において、第ｉ行の画素の設定動作を行う期間をＳＥＴｉで示す。ＳＥＴｉにおいて、第ｉ行の１列目からｘ列目の画素の設定動作が行われる。第ｉ行の１列目からｘ列目の画素の設定動作を、図１６中、ＳＥＴｉの（１）及び（２）の期間に分けて説明する。
An example in which the pixel setting operation is performed in synchronization with the setting operation of the reference
始めに、ＳＥＴ１の期間（１）において、信号線ＧＮ１及び信号線ＧＨ１に入力された信号によって、図７に示す第１行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。このとき、基準電流出力回路４０５は、図１４において期間ＴＤ１〜ＴＤｘに示した動作を順に行い、各電流線ＣL１〜ＣLｘに流れる電流が順に定められる。この際、電流Ｉ02が、各電流線ＣL１〜ＣLｘを流れるように定められるとする。なおここでは、基準電流出力回路４０５は、分割書き込み方式を用いて設定動作が行われるとした。そのため、期間ＴＤ１〜ＴＤｘに示した動作を１回行ったのみでは、十分に設定動作が行われない。そのため、基準電流をＩ0とすると、電流値はＩ02＜Ｉ0である。
First, in the period (1) of SET1, the
次に、各電流線ＣＬ１〜ＣＬｘに電流Ｉ02が流れるようになった後の、各画素の電流源回路１０２の動作について説明する。例えば、第１行第ｊ列の画素の場合、期間ＴＤｊが終了すると、電流線ＣＬｊに電流Ｉ02が流れるように設定される。こうして、第ｊ列の画素のカレントトランジスタ１４０５に電流Ｉ02が流れる。ここで、第１行の画素のカレントトランジスタ１４０５のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４０４を介して接続されている。そのため、カレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり飽和領域で動作し、ドレイン電流を流す。第１行ｊ列の画素のカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる電流Ｉ02に定まる。こうして電流源容量１１１は、カレントトランジスタ１４０５が電流Ｉ02を流す際のゲート電圧を保持する。
Next, the operation of the
期間ＴＤ１〜ＴＤｘまで終了し、電流線ＣＬに流れる電流Ｉ02に対応した電荷を電流源容量７２１＿ｘが保持し終わると、期間（２）に入る。期間（２）において、信号線ＧＨ１の信号が変化し、電流保持トランジスタ１４０４が非導通状態となる。これにより、第１行の画素の電流源容量１１１に、電荷が保持される。なお、図中ＴＱ１で示す期間は、電流線ＣＬｘから第１行ｘ列の画素の電流源回路１０２のカレントトランジスタ１４０５に電流Ｉ02を入力し、電流源容量１１１に電荷を保持させる期間に相当する。図中にＴＱ１で示す期間が、カレントトランジスタ１４０５を流れる電流が定常状態となるために要する時間より短い場合、電流源容量１１１に十分に電荷が保持されない。しかし、ここでは簡単のため、ＴＱ１が十分な長さに設定されているとする。
Period TD1~TDx until completed and the charge corresponding to the current I 02 flowing in the current line CL current source capacitance 721_x finishes held, enters a period (2). In the period (2), the signal of the signal line GH1 changes and the
この様にして、第１行の各画素の設定動作が行われる。ここで、各画素の電流源回路１０２において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極の電位が等しい。カレントトランジスタ１４０５及び電流源トランジスタ１１２のソース端子の電位が等しい。また、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいことが望まれる。簡単のため、ここでは、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいとする。そのため、電流源回路１０２の端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２には、カレントトランジスタ１４０５を流れる電流Ｉ02に応じた一定電流が流れる。
In this way, the setting operation for each pixel in the first row is performed. Here, in the
分割書き込み方式の基準電流出力回路４０５を用いる表示装置では、表示装置の電源を入れた後の初めのＳＥＴ１における電流線ＣＬ１〜ＣＬｘを流れる電流Ｉ02は基準電流に満たない値である。そのため、このＳＥＴ１期間における画素の設定動作は十分に行われない。つまり、表示装置の電源を入れた直後の第１行の画素の設定動作では、第１行の画素がそれぞれ有する電流源回路１０２の電流源容量１１１には、基準電流に対応する電圧（画素対応基準電圧）を保持することができない。
In the display device using the divisional writing type reference
次に、ＳＥＴ２の期間（１）において、信号線ＧＮ２及び信号線ＧＨ２に入力された信号によって、第２行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。なお同時に信号線ＧＮ１に入力される信号が変化し、第１行の画素の電流入力トランジスタ１４０３が非導通状態となる。こうして、第１行の画素のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電圧は保持されたまま、電流線ＣＬ１とカレントトランジスタ１４０５の接続が切断される。
Next, in the period (1) of SET2, the
ＳＥＴ２の期間（１）において、基準電流出力回路４０５は、図１４において期間ＴＤ１〜期間ＴＤｘに示した動作を順に行い、各電流線ＣL１〜ＣLｘに流れる電流が順に定められる。この際、先のＳＥＴ１期間の期間ＴＤ１〜ＴＤｘにおいて行った動作によって、基準電流出力回路７１１の電流源容量７２１＿１〜７２１＿ｘには、既にある程度の電荷が保持されている。ＳＥＴ２の期間ＴＤ１〜ＴＤｘの動作を行うと、表示装置の電源を入れた後、期間ＴＤ１〜ＴＤｘの動作を２回繰り返すことになる。
In the period (1) of SET2, the reference
ここでは、分割書き込み方式の分割数を２と考えているので、ＳＥＴ２における期間ＴＤ１〜ＴＤｘが終了すると、基準電流出力回路４０５の電流源容量７２１＿１〜７２１＿ｘには、電流源トランジスタ７２０＿１〜７２０＿ｘが基準電流Ｉ0を流すような電荷が保持される。こうして、各電流線ＣL１〜ＣLｘを流れる電流が基準電流Ｉ0に定められる。
Here, since the number of divisions in the divided writing method is considered to be 2, when the periods TD1 to TDx in SET2 are completed, the current source transistors 720_1 to 720_x are connected to the current source capacitors 721_1 to 721_x of the reference
こうして、表示装置の電源を入れた後の初めのＳＥＴ２において、基準電流出力回路４０５よって定められる電流線ＣＬ１〜ＣＬｘを流れる電流値が基準電流Ｉ0に設定される。つまり、表示装置の電源を入れた後の初めのＳＥＴ２において、基準電流出力回路４０５の設定動作が十分に行われる。
Thus, in SET2 the beginning of the after turning on the display device, the value of the current flowing through the reference
次に、各電流線ＣＬ１〜ＣＬｘに基準電流Ｉ0が流れるようになった後の各画素の電流源回路の動作について説明する。例えば、第２行第ｊ列の画素の場合、期間ＴＤｊが終了すると、電流線ＣＬｊに基準電流Ｉ0が流れるように設定される。こうして、第ｊ列の画素のカレントトランジスタ１４０５に基準電流Ｉ0が流れる。第２行の画素のカレントトランジスタ１４０５のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４０４を介して接続されている。そのため、カレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり飽和領域で動作してドレイン電流を流す。第２行ｊ列の画素のカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる基準電流Ｉ0に定まる。こうして、電流源容
量１１１は、カレントトランジスタ１４０５が基準電流Ｉ0を流す際のゲート電圧を保持する。
Next, the operation of the current source circuit of each pixel after the reference current I 0 starts to flow through each of the current lines CL1 to CLx will be described. For example, in the case of the pixel in the second row and jth column, the reference current I 0 is set to flow through the current line CLj when the period TDj ends. Thus, the reference current I 0 flows through the
期間ＴＤ１〜ＴＤｘまで終了し、電流線ＣＬに流れる基準電流Ｉ0に対応した電荷を電流源容量７２１＿ｘが保持し終わると、期間（２）に入る。期間（２）において、信号線ＧＨ２の信号が変化し、電流保持トランジスタ１４０４が非導通状態となる。これにより、第２行の画素の電流源容量１１１に電荷が保持される。なお、図中ＴＱ２で示す期間は、電流線ＣＬｘから第２行ｘ列の画素の電流源回路１０２のカレントトランジスタ１４０５に基準電流Ｉ0を入力し、電流源容量１１１に電荷を保持させる期間に相当する。図中にＴＱ２で示す期間が、カレントトランジスタ１４０５を流れる電流が定常状態となるために要する時間より短い場合、電流源容量１１１に十分に電荷が保持されない。つまり、画素の設定動作が十分行われない。ここでは簡単のため、ＴＱ２が十分な長さに設定されているとする。
Period TD1~TDx until completed and the charge corresponding to the reference current I 0 flowing through the current line CL current source capacitance 721_x finishes held, enters a period (2). In the period (2), the signal of the signal line GH2 changes and the
この様にして、第２行の各画素の設定動作が行われる。各画素の電流源回路１０２において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極の電位が等しい。カレントトランジスタ１４０５及び電流源トランジスタ１１２のソース端子の電位が等しい。また、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいことが望まれる。簡単のため、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいとする。そのため、電流源回路１０２の端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２のソース・ドレイン間には、カレントトランジスタ１４０５を流れる基準電流Ｉ0に応じた一定電流（画素基準電流）が流れる。
In this way, the setting operation for each pixel in the second row is performed. In the
ＳＥＴ２が終了すると、信号線ＧＮ２に入力される信号が変化し、第２行の画素の電流入力トランジスタ１４０３が非導通状態となる。こうして、第２行の画素のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電圧は保持されたまま、電流線ＣＬ２とカレントトランジスタ１４０５の接続が切断される。
When SET2 ends, the signal input to the signal line GN2 changes, and the
ＳＥＴ２と同様の動作を全ての行に対して繰り返す。但し、基準電流出力回路４０５の設定動作は、ＳＥＴ２においてすでに終了している。よって、ＳＥＴ３以降の動作では、ＳＥＴｉの期間（１）の間継続的に電流線ＣＬ１〜ＣＬｘ全てにほぼ基準電流に等しい電流が流れている。一旦、基準電流出力回路４０５の設定動作が終了した後は、ＳＥＴｉの期間（１）が始まると直ぐに、第ｉ行の全ての画素の電流源容量１１１において同時に、画素対応基準電圧を保持する動作が行われる。
The same operation as SET2 is repeated for all rows. However, the setting operation of the reference
このように、ＳＥＴ２が終了した時点で、基準電流出力回路４０５が有する各電流源容量７２１＿１〜７２１＿ｘには、各電流線ＣＬ１〜ＣＬｘに基準電流を流すための電荷が保持されている。そのため、ＳＥＴ３以後の期間ＴＤ１〜ＴＤｘにおいては、電流源容量７２１＿１〜７２１＿ｘの電荷が放電した分を保持し直す動作が行われる。ＳＥＴ２以後は、各電流線ＣＬ１〜ＣＬｘに流れる電流は、ほぼ基準電流に定まり、画素の設定動作は十分に行われる（完了する）。
As described above, when SET2 ends, the current source capacitors 721_1 to 721_x included in the reference
ＳＥＴ１〜ＳＥＴｙの動作を行うと、画素設定の第１フレーム期間が終了する。なお、信号線ＧＮ１〜ＧＮｙ及び信号線ＧＨ１〜ＧＨｙを全て１回ずつ選択し、全ての画素の設定動作を１通り行う期間を、画素設定の１フレーム期間と呼ぶ。画素設定の第１フレーム期間が終了した後、画素設定の第２フレーム期間が始まる。画素設定の第２フレーム期間においても、画素設定の第１フレーム期間と同様の動作を繰り返す。画素設定の第１フレーム期間では、第１行の画素の設定動作は十分に行われなかった。しかし、画素設定の第２フレーム期間では、基準電流出力回路４０５の設定動作が完了している。そのため、画素設定の第２フレーム期間においてＳＥＴ１の動作を行うことにより、第１行の画素の設定動作も十分に行うことができる。このようにして、全ての画素の設定動作が十分に行われる（完了する）。
When the operations of SET1 to SETy are performed, the first frame period for pixel setting ends. A period in which the signal lines GN1 to GNy and the signal lines GH1 to GHy are all selected once and the setting operation of all the pixels is performed in one way is referred to as one frame period of pixel setting. After the first frame period of pixel setting ends, the second frame period of pixel setting starts. Also in the second frame period of pixel setting, the same operation as in the first frame period of pixel setting is repeated. In the first frame period of pixel setting, the pixel setting operation for the first row was not sufficiently performed. However, the setting operation of the reference
なお、図１６のタイミングチャートにおいては、基準電流出力回路４０５の分割数は２と設定したが、これに限定されず、任意の数とすることができる。仮に分割数が表示装置の有する画素行の数より大きい場合、表示装置の電源を入れた後１回目（画素設定の第１フレーム期間）の画素の設定動作は、全ての画素行において十分に行われない。しかし、画素の設定動作を複数回繰り返すことによって、十分に画素の設定動作を行うことができる。また、画素設定の第１のフレーム期間では、どの画素の設定動作も十分に行われず、画素設定の第２のフレーム期間以降において、全ての画素の設定動作が完了するようにしても良い。
In the timing chart of FIG. 16, the number of divisions of the reference
例えば、各設定期間ＳＥＴｉの期間（１）の長さを短く設定し、ＳＥＴ１〜ＳＥＴｙの動作を複数回行うことによって、徐々に画素の設定動作を行う手法を用いることができる。なお、表示装置の電源を入れた直後の基準電流出力回路４０５の設定動作及び画素の設定動作は、同時に始める例を示したが、基準電流出力回路４０５の設定動作を十分に行った後から画素の設定動作を行っても良い。
For example, a method of gradually performing the pixel setting operation can be used by setting the length of the period (1) of each setting period SETi to be short and performing the operations of SET1 to SETy a plurality of times. Note that although the setting operation of the reference
一旦、画素の設定動作を完了した後は、漏れ電流等によって電流源容量１１１に保持された電荷が減少した分を充電し直すために、画素の設定動作を行う。そのタイミングは、電流源容量１１１の放電の速さ等によって様々な形態が考えられる。なお、一旦、画素の設定動作を完了した後に再び行う画素の設定動作では、電流源容量１１１に保持された電荷が放電した分のみ充電すればよいため、始めの画素の設定動作に対して、それ以降の画素の設定動作は、各画素に基準電流を入力した後、定常状態となるまでの時間が短くてすむ。よって、１回目の画素の設定動作に対して、それ以降の画素の設定動作は、信号線ＧＮ、信号線ＧＨに信号を入力する駆動回路及び基準電流出力回路４０５の駆動周波数を高く設定することも可能である。
Once the pixel setting operation is completed, the pixel setting operation is performed in order to recharge the amount of charge retained in the
次いで、画素の設定動作の第２の手法について、図２６を用いて説明する。図２６は、図７に示す各画素に配置された電流源回路１０２の設定動作（画素の設定動作）を示すタイミングチャートである。図２６（ａ）には、画素の設定動作と、図１２等に示す基準電流出力回路４０５の設定動作とを、１フレーム期間の前半と後半で行う場合の例を挙げる。ここでは、基準電流出力回路４０５は、図１３に示した構成を用い、図１４に示したタイミングチャートを参考に動作させる場合を例に挙げる。なお、図１４に示したタイミングチャートと同じ動作をする部分は、同じ符号を用いて表し説明は省略する。
Next, a second method of pixel setting operation will be described with reference to FIG. FIG. 26 is a timing chart showing the setting operation (pixel setting operation) of the
まず、１フレーム期間の前半において基準電流出力回路４０５は、図１４において期間ＴＤ１〜ＴＤｘに示した動作を順に行い、各電流線ＣL１〜ＣLｘに流れる電流が順に定められる。次に、１フレーム期間の後半における、各画素の電流源回路１０２の動作について、第１行の画素の場合を説明する。基準電流出力回路４０５の設定動作により、全ての電流線ＣＬは基準電流が流れるように設定されている。ここで、第１行の画素のカレントトランジスタ１４０５のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４０４を介して接続されている。そのため、カレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態（飽和領域）で動作し、ドレイン電流を流す。第１行ｊ列の画素のカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる基準電流に定まる。こうして電流源容量１１１は、カレントトランジスタ１４０５が基準電流を流す際のゲート電圧を保持する。次に、信号線ＧＨ１の信号が変化し、電流保持トランジスタ１４０４が非導通状態となる。これにより、第１行の画素の電流源容量１１１に電荷が保持される。
First, in the first half of one frame period, the reference
この様にして、第１行の各画素の設定動作が行われる。各画素の電流源回路１０２において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極の電位が等しく、カレントトランジスタ１４０５及び電流源トランジスタ１１２のソース端子の電位が等しくなっている。また、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいことが望まれる。簡単のため、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいと仮定する。そのため、電流源回路１０２の端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２には、カレントトランジスタ１４０５を流れた基準電流に応じた一定電流が流れる。
In this way, the setting operation for each pixel in the first row is performed. In the
次に、信号線ＧＮ２及び信号線ＧＨ２に入力された信号によって、第２行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。なお同時に信号線ＧＮ１に入力される信号が変化し、第１行の画素の電流入力トランジスタ１４０３が非導通状態となる。こうして、第１行の画素のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電圧は保持されたまま、電流線ＣＬ１とカレントトランジスタ１４０５の接続が切断される。第２行の画素においても、第１行のときと同様、画素の設定動作が行われる。その次に第３行の画素、第４行の画素と順次同様の動作を繰り返していく。全ての行で、画素の設定動作が終了すると、１フレーム期間が終了する。次のフレーム期間に入ると、同様に前半に基準電流出力回路４０５の設定動作が行われ、後半に画素の設定動作が行われる。一旦画素の設定動作を完了した後は、漏れ電流等によって電流源容量１１１に保持された電荷が減少した分を充電し直すために、画素の設定動作を行う。そのタイミングは、電流源容量１１１の放電の速さ等によって様々な態様が考えられる。
Next, the
同様に、一旦、基準電流出力回路４０５の設定動作が行われた後は、容量７２１に保持された電荷が減少した分を充電しなおすために設定動作を行う。タイミングは様々であり、画素及び基準電流出力回路４０５の設定動作は、画像の表示動作とは全く無関係に動作させることができる。図１７におけるアドレス期間Ｔａや表示期間Ｔｓ、非表示期間Ｔｕｓとは全く無関係に動作させることができる。その理由は、画素及び基準電流出力回路４０５の設定動作と画像の表示動作とは、お互いの動作に影響を与えないためである。従って図２６（ａ）のかわりに、図２６（ｂ）のようにして設定動作を行ってもよい。図２６（ｂ）では、信号線駆動回路が動作していない期間に基準電流出力回路４０５の設定動作を行い、残りの期間に画素の設定動作を行っている。このように、完全に任意の回数とタイミングで設定動作を行えばよい。画素の設定動作も１行づつ順に行う必要はなく、基準電流出力回路４０５の設定動作も１列づつ順に行う必要はない。
Similarly, once the setting operation of the reference
なお、電流保持トランジスタ１４０４のソース端子及びドレイン端子のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極と接続されていない側が電流線ＣＬに直接接続されている構成では、全ての画素の電流入力トランジスタ１４０３が非導通状態となった際の電流線ＣＬには、一定電位が与えられる構成とする。この一定電位を、表示装置が有する複数の画素において、それらの電流源容量１１１に画素対応基準電圧を保持した際のカレントトランジスタ１４０５のゲート電位の平均程度に設定する。こうして、電流保持トランジスタ１４０４のソース・ドレイン端子間の電圧を小さくし、電流保持トランジスタ１４０４の漏れ電流による、電流源容量１１１に蓄積された電荷の放電を抑制することができる。電流線ＣＬに、一定電位を与えるか又は基準電流を流すかの切り替えは、基準電流出力回路４０５において行う構成としてもよい。
In the configuration in which the source terminal and drain terminal of the
また、カレントトランジスタ１４０５のゲート長とゲート幅の比に対して、電流源トランジスタ１１２のゲート長とゲート幅の比を変化させることによって、基準電流の値に対して画素基準電流の値を変化させることも可能である。例えば、画素基準電流に対して基準電流を大きく設定すれば、画素の設定動作において電流源容量１１１が画素対応基準電圧を保持するまでに必要な時間を短縮することができ、ノイズの影響を低減することができる。
Further, the value of the pixel reference current is changed with respect to the value of the reference current by changing the ratio of the gate length and the gate width of the
電流線ＣＬ１〜ＣＬｘに対応する各画素の発光素子の特性に合わせて、複数の異なる電流値の基準電流を定めることができる。例えば、赤色発光、緑色発光、及び青色発光の発光色の異なる発光素子が設けられた各画素のそれぞれの電流線ＣＬに流れる基準電流の電流値を変えて設定することもできる。これにより、３色の発光素子の発光輝度のバランスをとることができる。３色の発光輝度のバランスの取り方は、点灯期間の長さを変えることによりおこなってもよいし、各色に対応した画素に入力する基準電流の電流値を変えることと組み合わせてもよい。或いはカレントトランジスタ１４０５と電流源トランジスタ１１２とで、ゲート長とゲート幅の比を、色ごとに変えてもよい。
Reference currents having a plurality of different current values can be determined in accordance with the characteristics of the light emitting elements of the respective pixels corresponding to the current lines CL1 to CLx. For example, the current value of the reference current flowing through each current line CL of each pixel provided with light emitting elements having different emission colors of red light emission, green light emission, and blue light emission can be set. Thereby, it is possible to balance the light emission luminance of the light emitting elements of the three colors. The method of balancing the light emission luminances of the three colors may be performed by changing the length of the lighting period, or may be combined with changing the current value of the reference current input to the pixel corresponding to each color. Alternatively, the ratio between the gate length and the gate width may be changed for each color between the
次いで、画像表示動作と画素の設定動作の関連について説明する。画像表示動作と画素の設定動作とを開始するタイミングは、様々な態様が考えられる。 Next, the relationship between the image display operation and the pixel setting operation will be described. There are various modes for starting the image display operation and the pixel setting operation.
１つは、表示装置の電源を入れた後の最初の画像表示動作を、一旦、全ての画素の設定動作が十分に終了した後に行う手法である。この場合、最初の画像表示動作から、映像信号によって発光状態が選択された画素の発光素子は、所定の輝度で発光する。 One is a method in which the first image display operation after the display device is turned on is performed once the setting operation of all pixels is sufficiently completed. In this case, from the first image display operation, the light emitting element of the pixel whose light emission state is selected by the video signal emits light with a predetermined luminance.
他の手法は、表示装置の電源を入れた後の最初の画像表示動作を、画素の設定動作を行いながら、同時に行う手法である。この場合、画素の設定動作が完了するまでの期間に行われた画像表示動作では、映像信号によって発光状態が選択された画素の発光素子の発光輝度は、所定の輝度に達しない。そのため、正確な階調表示は、全ての画素の設定動作が十分に行われた後から、始まる。 Another method is a method in which the first image display operation after the display device is turned on is performed simultaneously with the pixel setting operation. In this case, in the image display operation performed during the period until the pixel setting operation is completed, the light emission luminance of the light emitting element of the pixel whose light emission state is selected by the video signal does not reach a predetermined luminance. Therefore, accurate gradation display starts after the setting operation of all the pixels is sufficiently performed.
図７で示した画素部の構成において、信号線ＧＮ、信号線ＧＨ、走査線Ｇ、消去用信号線ＲＧなどは、駆動のタイミングなどを考慮して、共有することができる。例えば、信号線ＧＨｉと信号線ＧＮｉとを共有することができる。なお、電流保持トランジスタ１４０４を非導通状態とするタイミングと電流入力トランジスタ１４０３を非導通状態とするタイミングが全く同じであり、画素の設定動作上問題ない。
In the structure of the pixel portion shown in FIG. 7, the signal line GN, the signal line GH, the scanning line G, the erasing signal line RG, and the like can be shared in consideration of driving timing and the like. For example, the signal line GHi and the signal line GNi can be shared. Note that the timing at which the
（実施の形態３）
本実施の形態では、同一トランジスタ方式の電流源回路の構成例を図１８に示す。なお、ここでは実施の形態１と異なる部分について主に説明し、重複する部分は説明を省略する。従って、図１８において図１と同じ部分は同じ符号を用いて示す。
(Embodiment 3)
In this embodiment mode, a configuration example of a current source circuit of the same transistor type is shown in FIG. In addition, here, a different part from
図１８において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５、電流線ＣＬ、信号線ＧＮ、信号線ＧＨ、信号線ＧＳとによって構成される。電流源トランジスタ１１２をｐチャネル型とした例を示す。なお、電流源トランジスタ１１２をｎチャネル型とする場合も、図１（Ｃ）に示した構造に従って、容易に応用することができる。
In FIG. 18, a
また、図１８において電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。但し、図１８において、電流保持トランジスタ２０４が電流源トランジスタ１１２のゲートとドレイン間に接続されている場合は、電流保持トランジスタ２０４はｐチャネル型が望ましい。その理由は、ｎチャネル型とした場合端子Ｂの電位が非常に低くなる場合があり得、その時電流保持トランジスタ２０４のソース電位も低くなる。その結果電流保持トランジスタ２０４が非導通状態となりにくくなる可能性がある。これに対し電流保持トランジスタ２０４をｐチャネル型にしておけばその心配はない。
In FIG. 18, the
電流源トランジスタ１１２のゲート電極と電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子と接続されている。電流源トランジスタ１１２のソース端子が電流源回路１０２の端子Ａに接続されている。電流源トランジスタ１１２のゲート電極とドレイン端子は、電流保持トランジスタ２０４のソース・ドレイン端子間を介して、接続されている。電流保持トランジスタ２０４のゲート電極は、信号線ＧＨに接続されている。電流源トランジスタ１１２のドレイン端子と電流線ＣＬは、電流入力トランジスタ２０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ２０３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ２０５のソース・ドレイン端子間を介して端子Ｂに接続されている。電流停止トランジスタ２０５のゲート電極は、信号線ＧＳに接続されている。
The gate electrode of the
また、上記構成において、電流源トランジスタ１１２のゲート電極は、電流入力トランジスタ２０３のソース・ドレイン端子間を介さず、電流線ＣＬに接続されていても良い。つまり、電流保持トランジスタ２０４のソース端子及びドレイン端子の、電流源トランジスタ１１２のゲート電極と接続されていない側が、電流線ＣＬに直接接続されている構成でも良い。その場合、電流線ＣＬの電位を調整することにより、電流保持トランジスタ２０４のソース・ドレイン間電圧を小さくすることができる。その結果、電流保持トランジスタ２０４が非導通状態のときに、電流保持トランジスタ２０４のもれ電流を小さくすることができる。なお、これに限定されず、電流保持トランジスタ２０４は、導通状態となった際に、電流源トランジスタ１１２のゲート電極の電位を電流線ＣＬの電位と等しくするように接続されていれば良い。
In the above configuration, the gate electrode of the
なお、電流保持トランジスタ２０４のソース端子及びドレイン端子の、電流源トランジスタ１１２のゲート電極と接続されていない側が、電流線ＣＬに直接接続されている構成では、全ての画素の電流入力トランジスタ２０３が非導通状態となった際の電流線ＣＬには、一定電位が与えられる構成とする。この一定電位を、表示装置が有する複数の画素において、それらの電流源容量１１１に画素対応基準電圧を保持した際の、電流源トランジスタ１１２のゲート電位の平均程度に設定する。こうして、電流保持トランジスタ２０４のソース・ドレイン端子間の電圧を小さくし、電流保持トランジスタ２０４の漏れ電流による電流源容量１１１に蓄積された電荷の放電を抑制することができる。
In the configuration in which the source terminal and drain terminal of the
電流線ＣＬに、一定電位を与えるか又は基準電流を流すかの切り替えは、基準電流出力回路４０５において行う構成としてもよい。なお、電流保持トランジスタ２０４を電流源トランジスタ１１２のゲートと電流線ＣＬの間で接続する場合は、電流保持トランジスタ２０４の極性は何でもよい。電流保持トランジスタ２０４をｎチャネル型にしても電流線ＣＬの電位が低くなり過ぎるようなことはないので、電流保持トランジスタ２０４が非導通状態となりにくくなることもない。
スイッチ部の構成としては、実施の形態２において説明したものと同様であり、様々な構成を用いることができる。一例としては、図３に示したものと同様の構成とし説明は省略する。
The reference
The configuration of the switch unit is the same as that described in
図１８に示した構成の電流源回路１０２と、図３に示した構成のスイッチ部１０１を有する画素１００が、マトリクス状に配置した画素領域の一部の回路図を、図１９に示す。図１９において、第ｉ行ｊ列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図１８及び図３と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線をＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１、信号線ＧＳをＧＳｉ、ＧＳｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷCOをＷCOj、ＷCOj＋１と表記する。電流線ＣＬj、ＣＬj＋１には、画素領域外部より基準電流が入力される。
FIG. 19 shows a circuit diagram of a part of a pixel region in which the
発光素子１０６の画素電極は端子Ｄに接続され、対向電極は対向電位が与えられている。図１９では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施の形態３の構成を容易に応用することもできる。
The pixel electrode of the
図１９では電流源トランジスタ１１２はｐチャネル型とした。
また図１９において、駆動トランジスタ３０２は、単なるスイッチとして機能するので、ｎチャネル型でもｐチャネル型でもどちらでも良い。ただし、駆動トランジスタ３０２は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図１９に示すような発光素子１０６の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ３０２はｐチャネル型のほうが好ましい。なお、第１９図において、各画素の配線ＷＣＯと電源線Ｗとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線ＷＣＯ同士、電源線Ｗ同士、配線ＷＣＯと電源線Ｗも共用することができる。
In FIG. 19, the
In FIG. 19, the driving
図１９で示した画素部の構成において、信号線ＧＮ、信号線ＧＨ、信号線ＧＳ、走査線Ｇ、消去用信号線ＲＧなどは、駆動のタイミングなどを考慮して、共有することができる。例えば、信号線ＧＨｉと信号線ＧＮｉとを共有することができる。この場合、電流入力トランジスタ２０３を非導通状態となるタイミングと電流保持トランジスタ２０４を非導通状態とするタイミングが全く同じであり、画素の設定動作上、問題ない。別の例としては、信号線ＧＳｉと信号線ＧＮｉとを共有することができる。この場合、電流入力トランジスタ２０３の極性と異なる極性の電流停止トランジスタ２０５を用いる。こうして、電流入力トランジスタ２０３のゲート電極と電流停止トランジスタ２０５のゲート電極に同じ信号を入力した際に、一方のトランジスタを導通状態とし、他方のトランジスタを非導通状態とすることができる。更に、消去用信号線ＲＧと信号線ＧＳも共有することができる。
In the structure of the pixel portion shown in FIG. 19, the signal line GN, the signal line GH, the signal line GS, the scanning line G, the erasing signal line RG, and the like can be shared in consideration of driving timing and the like. For example, the signal line GHi and the signal line GNi can be shared. In this case, the timing at which the
更に、配線Ｗｃｏや配線Ｗｊのかわりに他の画素行の走査線を使用してもよい。これは、映像信号の書き込みを行っていない間、走査線の電位が一定の電位に保たれることを利用している。例えば電源線のかわりに、１つ前の画素行の走査線Ｇｉ−１を用いている。ただしこの場合、走査線Ｇの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。
また、電流停止トランジスタ２０５と消去トランジスタ３０４を１つにまとめて、どちらか１つを省いてもよい。画素の設定動作のときには、駆動トランジスタ３０２や発光素子１０６に電流がもれてしまうと、正しく設定ができない。よって、画素の設定動作のときは、電流停止トランジスタ２０５を非導通状態とするか、駆動トランジスタ３０２が非導通状態となるように消去トランジスタ３０４を導通状態とするかどちらか１つを行えばよい。もちろん両方行っても良い。一方、非表示期間においても同様に、電流停止トランジスタ２０５を非導通状態とするか、消去トランジスタ３０４を導通状態とすればよい。以上にことから、電流停止トランジスタ２０５か消去トランジスタ３０４のどちらかを省略することができる。
Furthermore, instead of the wiring Wco and the wiring Wj, scanning lines in other pixel rows may be used. This utilizes the fact that the potential of the scanning line is kept constant while the video signal is not written. For example, instead of the power supply line, the scanning line Gi-1 of the previous pixel row is used. However, in this case, it is necessary to pay attention to the polarity of the
Further, the
なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図２７に示す。図２７（Ａ）〜（Ｆ）において、信号線ＧＮと信号線ＧＨは共有され、配線ＷＣＯと電源線Ｗは共有されている。また、電流停止トランジスタ２０５を省略した構成である。特に、図２７（Ａ）では、電流保持トランジスタ２０４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電流線ＣＬに直接接続されている。また、図２７（Ｂ）では、消去トランジスタ３０４が電流源トランジスタ１１２及び駆動トランジスタ３０２と直列に接続されている。図２７（Ｄ）では、電源線Ｗがスイッチ部１０１の駆動トランジスタ３０２、電流源回路１０２の電流源トランジスタ１１２を順に介して発光素子１０６と接続される構成である。この構成では、追加トランジスタ２９０が設けられている。追加トランジスタ２９０によって、スイッチ部がオフの状態、つまり、駆動トランジスタ３０２が非導通状態に画素の設定動作を行うことができるように、電源線Ｗと電流源トランジスタ１１２のソース端子とが接続される。図２７（Ｅ）では、電流源トランジスタ１１２をｎチャネル型とした構成である。この際、電流保持トランジスタ２０４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電源線Ｗと直接接続されている。図２７（Ｆ）では、図２７（Ｄ）において、電流源トランジスタ１１２をｎチャネル型とした構成例である。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせ方を変えることにより容易に様々な回路を実現できる。
FIG. 27 shows a specific example in which each wiring is shared in a pixel having the switch section and the current source circuit having the above-described configuration. 27A to 27F, the signal line GN and the signal line GH are shared, and the wiring WCO and the power supply line W are shared. Further, the
図１９に示した構成の画素を有する表示装置の駆動方法を説明する。説明では図２０を用いる。なお、基準電流出力回路４０５や参照電流源回路４０４の構成及び動作に関しては、実施の形態２において説明したものと同様である。よって、説明は省略する。
まず画像表示動作については、実施の形態２において、図１７を用いて説明したものと同様である。異なるのは、電流停止トランジスタ２０５についての動作である。もし、電流停止トランジスタ２０５が存在する場合、点灯期間中には、電流停止トランジスタ２０５は導通状態になっていなければならない。もし、電流停止トランジスタ２０５が非導通状態になっていたら、たとえ駆動トランジスタ３０２が導通状態であっても発光素子に電流が流れなくなってしまうからである。従って点灯期間中は、電流停止トランジスタ２０５は導通状態にしておく必要がある。非点灯期間中はどちらでもよい。以上の点を除けば実施の形態の２と同様である。従って詳しい説明は省略する。
A method for driving a display device having the pixel structure shown in FIG. 19 will be described. In the description, FIG. 20 is used. Note that the configurations and operations of the reference
First, the image display operation is the same as that described in the second embodiment with reference to FIG. The difference is the operation of the
次に画素の設定動作について述べる。実施の形態２で示したように、図７で示した構成の表示装置、つまり画素の電流源回路としてカレントミラー方式を用いた場合では、画像表示動作と画素の設定動作は非同期で行うことができた。一方、本実施の形態において第１９図で示した構成の表示装置、つまり画素の電流源回路として、同一トランジスタ方式を用いた場合では、画像表示動作と画素の設定動作とは同期させて行う方が望ましい。
各画素において画素の設定動作を行う際、電流源容量１１１に画素対応基準電圧を保持するため、電流線ＣＬを流れる基準電流が、電流源トランジスタ１１２のドレイン電流をとなる状態を設定する必要があった。従って、もし、画素の設定動作を行っている間に、電流源トランジスタ１１２を流れる電流の一部が電流源回路１０２から発光素子１０６に流れると、電流源トランジスタ１１２のドレイン電流が電流線ＣＬを流れる基準電流とは異なる値となり、正しく電流源容量１１１に画素対応基準電圧を保持することができない。これを防ぐため、画素の設定動作を行っている間は、その画素の発光素子に電流を流さないようにする必要がある。
Next, the pixel setting operation will be described. As shown in
When the pixel setting operation is performed in each pixel, it is necessary to set a state in which the reference current flowing through the current line CL becomes the drain current of the
そのため、画素の設定動作を行っている間は、画像の表示を行うことができない。よって、画素の設定動作は、画像表示動作を行っていない期間や、画像表示動作中に画像の表示を行っていない期間等をもうけて、その期間中に行う必要がある。ゆえに、画像表示動作と画素の設定動作は、同期させて行う方が望ましい。 Therefore, an image cannot be displayed while the pixel setting operation is being performed. Therefore, the pixel setting operation needs to be performed during a period in which an image display operation is not performed or a period in which an image is not displayed during the image display operation. Therefore, it is desirable to synchronize the image display operation and the pixel setting operation.
第１９図で示した構成の表示装置では、各画素において、電流源トランジスタ１１２を電流線ＣＬと電気的に接続している間は、電流停止トランジスタ２０５が非導通状態となるようにする。こうして、スイッチ部の端子Ｃと端子Ｄ間が導通状態であっても、発光素子１０６には電流が入力されない状態として、正しく画素の設定動作を行っている。
In the display device having the configuration shown in FIG. 19, in each pixel, the
又は、第１９図で示した構成の表示装置において、各画素のスイッチ部の端子Ｃと端子Ｄの間が、つまり駆動トランジスタ３０２が非導通状態のときのみ、その画素の設定動作を行ってもよい。この場合は、電流停止トランジスタ２０５を設ける必要はない。つまり、電流源トランジスタ１１２のドレイン端子が直接、端子Ｂに接続される構成でよい。駆動トランジスタ３０２を非導通状態にするためには、消去トランジスタ３０４を導通状態にする等すればよい。つまり、非点灯期間中にのみ、画素の設定動作を行う場合は、電流停止トランジスタ２０５を設ける必要はない。
Alternatively, in the display device having the configuration shown in FIG. 19, the setting operation of the pixel may be performed only between the terminal C and the terminal D of the switch portion of each pixel, that is, only when the driving
次に、画素の設定動作をいつ行うかについて、例を示す。大きくわけて、２つある。１つは、表示期間中に画素設定動作を行う場合である。ただしこの場合、画素設定動作中には、発光させることはできない。従って、表示期間中に、発光しない期間を挿入するような形になる。画素設定動作が終わっても、図３の保持容量３０３の容量に保持されている信号に変化がなければ、すみやかに、表示動作を再開させることができる。もう１つは、画像表示動作における非表示期間Ｔｕｓ中に、画素の設定動作を行う手法である。この場合は、発光素子は発光していないので、容易に画素設定動作を行うことができる。次に、画素設定動作に関して、どれくらいの期間で全ての画素の設定動作を完成させるかについて述べる。例として、２つの場合について述べる。１つは、１フレーム期間中に、全ての画素の設定動作を終える場合である。もう１つは、１フレーム期間中に、１行分の画素の設定動作を終える場合である。この場合は、複数クレーム期間かかってようやく全ての画素の設定動作を終えることになる。まず、１つ目の場合について詳しく述べる。
Next, an example of when the pixel setting operation is performed will be described. There are roughly two. One is a case where the pixel setting operation is performed during the display period. In this case, however, light cannot be emitted during the pixel setting operation. Therefore, a period in which no light is emitted is inserted during the display period. Even if the pixel setting operation is completed, if the signal held in the
説明には、図２０のタイミングチャートを用いる。なお、図１７のタイミングチャートと同じ動作をする期間は、同じ符号を用いて示す。なお簡単のため、１フレーム期間は３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割される例を用いる。また、サブフレーム期間ＳＦ３では、アドレス期間Ｔａ３よりも短い表示期間Ｔｓ３を設定する必要があるとし、リセット期間Ｔｒ３及び非表示期間Ｔｕｓ３を設ける駆動方法を例にする。そして、非表示期間Ｔｕｓ３において、画素の設定動作を行うとする。
図２０（Ａ）において、第１のサブフレーム期間ＳＦ１及び第２のサブフレーム期間ＳＦ２においては、非表示期間Ｔｕｓが設けられていないので、画素の設定動作は行われない。一方、第３のサブフレーム期間ＳＦ３のリセット期間Ｔｒ３が始まると同時に、第１行の画素の設定動作が行われる。なお、ｋ行目の画素の設定動作を行う期間をＳＥＴｋと表すことにする。そして、ＳＥＴ１が終了するとＳＥＴ２が始まり、第２行の画素の設定動作が行われる。ＳＥＴ１〜ＳＥＴｙが終了すると、画素の設定動作が全ての画素に関して終了する。こうして、ＳＥＴ１〜ＳＥＴｙの動作がリセット期間Ｔｒ３中に行われる。以降のフレーム期間でも、同様の動作を繰り返していけばよい。ただし、毎フレーム期間ごとに画素の設定動作を行う必要はない。画素の電流源容量の保持能力に応じて決定すればよい。
The timing chart of FIG. 20 is used for the description. Note that a period during which the same operation as that in the timing chart of FIG. For simplicity, an example in which one frame period is divided into three subframe periods SF1 to SF3 is used. In the subframe period SF3, it is necessary to set a display period Ts3 shorter than the address period Ta3, and a driving method in which a reset period Tr3 and a non-display period Tus3 are provided is taken as an example. Then, it is assumed that the pixel setting operation is performed in the non-display period Tus3.
In FIG. 20A, in the first subframe period SF1 and the second subframe period SF2, the non-display period Tus is not provided, so that the pixel setting operation is not performed. On the other hand, simultaneously with the start of the reset period Tr3 of the third subframe period SF3, the pixel setting operation for the first row is performed. Note that a period during which the k-th row pixel setting operation is performed is expressed as SETk. When SET1 ends, SET2 starts, and the pixel setting operation for the second row is performed. When SET1 to SETy are finished, the pixel setting operation is finished for all the pixels. Thus, SET1 to SETy are performed during the reset period Tr3. Similar operations may be repeated in the subsequent frame periods. However, it is not necessary to perform the pixel setting operation every frame period. What is necessary is just to determine according to the holding capability of the current source capacity of the pixel.
図２０（Ｂ）は、図２０（Ａ）における第３のサブフレーム期間ＳＦ３のリセット期間の動作を詳細に示したタイミングチャートである。図２０（Ｂ）の画像表示動作に示す様に、リセット期間Ｔｒ３における消去用信号線ＲＧ１〜ＲＧｙの走査に同期して、ＳＥＴ１〜ＳＥＴｙを行うことができる。このように、消去用信号線ＲＧ１〜ＲＧｙの走査に同期してＳＥＴ１〜ＳＥＴｙを行う場合、図１９に示す信号線ＧＮ１〜ＧＮｙ、信号線ＧＨ１〜ＧＨｙ及び信号線ＧＳ１〜ＧＳｙの周波数を、消去用信号線ＲＧ１〜ＲＧｙの信号の周波数とを同じにすることができる。よって、これらの信号線（消去用信号線ＲＧ１〜ＲＧｙ、信号線ＧＮ１〜ＧＮｙ、信号線ＧＨ１〜ＧＨｙ及び信号線ＧＳ１〜ＧＳｙ）に信号を入力する駆動回路の全てもしくは一部を共有することが可能となる。 FIG. 20B is a timing chart showing in detail the operation in the reset period of the third subframe period SF3 in FIG. As shown in the image display operation in FIG. 20B, SET1 to SETy can be performed in synchronization with the scanning of the erasing signal lines RG1 to RGy in the reset period Tr3. As described above, when SET1 to SETy are performed in synchronization with the scanning of the erasing signal lines RG1 to RGy, the frequencies of the signal lines GN1 to GNy, the signal lines GH1 to GHy, and the signal lines GS1 to GSy shown in FIG. The frequency of the signal on the signal lines RG1 to RGy can be made the same. Therefore, it is possible to share all or part of a drive circuit that inputs signals to these signal lines (erase signal lines RG1 to RGy, signal lines GN1 to GNy, signal lines GH1 to GHy, and signal lines GS1 to GSy). It becomes possible.
ここで図２０（Ｂ）に示したように、消去用信号線ＲＧ１〜ＲＧｙの走査に同期してＳＥＴ１〜ＳＥＴｙを行う場合、パルス出力回路７１１が出力するサンプリングパルスの周波数を、画素の映像信号入力線Ｓ１〜Ｓｘに信号を入力する信号線駆動回路の周波数と同じにすることが可能となる。こうして、信号線駆動回路と基準電流出力回路４０５とを、一部共有することができる。
Here, as shown in FIG. 20B, when SET1 to SETy are performed in synchronization with the scanning of the erasing signal lines RG1 to RGy, the frequency of the sampling pulse output from the
次に、１フレーム期間中に、１行分の画素において、画素の設定動作を行う場合について説明する。説明には、図２１を用いる。なお、図１７のタイミングチャートと同じ動作をする期間は、同じ符号を用いて示す。図２１（Ａ）は、第１のフレーム期間Ｆ１の動作を示すタイミングチャートである。また、図２１（Ｂ）は、第ｉのフレーム期間Ｆｉの動作を示すタイミングチャートである。
図２１（Ａ）において、第１のサブフレーム期間ＳＦ１及び第２のサブフレーム期間ＳＦ２においては、非表示期間Ｔｕｓが設けられていないので、画素の設定動作は行われない。一方、第３のサブフレーム期間ＳＦ３のリセット期間Ｔｒ３が始まると同時に、ＳＥＴ１が始まり、第１行の画素の設定動作が行われる。こうして、ＳＥＴ１の動作が第１行の画素の非表示期間Ｔｕｓ１中にＴｕｓ１の期間の全てを使って行われる。次に第２のフレーム期間Ｆ２が始まり、第２行の画素の設定動作が行われる。以後、同様の動作が行われる。
Next, a case where a pixel setting operation is performed for one row of pixels during one frame period will be described. FIG. 21 is used for the description. Note that a period in which the same operation as that in the timing chart of FIG. 17 is performed is denoted by the same reference numeral. FIG. 21A is a timing chart showing the operation in the first frame period F1. FIG. 21B is a timing chart showing the operation in the i-th frame period Fi.
In FIG. 21A, since the non-display period Tus is not provided in the first subframe period SF1 and the second subframe period SF2, the pixel setting operation is not performed. On the other hand, at the same time as the reset period Tr3 of the third subframe period SF3 starts, SET1 starts and the pixel setting operation for the first row is performed. Thus, the SET1 operation is performed using the entire Tus1 period during the non-display period Tus1 of the pixels in the first row. Next, the second frame period F2 starts, and the pixel setting operation for the second row is performed. Thereafter, the same operation is performed.
例えば、第ｉ行の画素の画素の設定動作を行う際の動作を、図２１（Ｂ）を用いて説明する。第ｉ行の画素の設定動作は、第ｉのフレーム期間Ｆｉにおいて行われる。第ｉのフレーム期間Ｆｉにおいても同様に、第１のサブフレーム期間ＳＦ１及び第２のサブフレーム期間ＳＦ２には、非表示期間Ｔｕｓが設けられていないので、画素の設定動作は行われない。一方、第３のサブフレーム期間ＳＦ３のリセット期間Ｔｒ３が始まり、第ｉ行の画素の非表示期間Ｔｕｓｉが始まると同時に、ＳＥＴｉが始まり、第ｉ行の画素の設定動作が行われる。こうして、ＳＥＴｉの動作が第ｉ行の画素の非表示期間Ｔｕｓｉ中にＴｕｓｉの期間の全てを使って行われる。第１のフレーム期間Ｆ１〜第ｙのフレーム期間Ｆｙが終了すると、全ての画素に対して、画素の設定動作が終わったことになる。以降のフレーム期間でも、同様の動作を繰り返していけばよい。ただし、毎フレーム期間ごとに画素の設定動作を行う必要はない。画素の電流源容量の保持能力に応じて決定すればよい。 For example, an operation for performing the pixel setting operation for the pixel in the i-th row will be described with reference to FIG. The pixel setting operation for the i-th row is performed in the i-th frame period Fi. Similarly, in the i-th frame period Fi, since the non-display period Tus is not provided in the first subframe period SF1 and the second subframe period SF2, the pixel setting operation is not performed. On the other hand, the reset period Tr3 of the third subframe period SF3 starts, and the non-display period Tusi of the i-th row pixel starts, and at the same time, SETi starts, and the setting operation of the i-th row pixel is performed. Thus, the SETi operation is performed using the entire Tusi period during the non-display period Tusi of the i-th row pixel. When the first frame period F1 to the y-th frame period Fy are finished, the pixel setting operation is finished for all the pixels. Similar operations may be repeated in the subsequent frame periods. However, it is not necessary to perform the pixel setting operation every frame period. What is necessary is just to determine according to the holding capability of the current source capacity | capacitance of a pixel.
このように、１フレーム期間に１行分の画素の設定動作を行う場合、画素の設定動作を正確に行えるというメリットがある。つまり、画素の設定動作を行う期間が長いため、十分に設定動作を行うことができる。そのため、基準電流の大きさが小さくても正確に設定動作を行うことができる。通常、基準電流の大きさが小さいと、配線の交差容量などを充電するのに時間がかかるため、正確に設定動作を行うことが難しい。しかし、設定動作の期間を長くすれば、正確に設定動作を行うことができるようになる。もし、１フレーム期間に、全ての行の画素に対して設定動作を行わなければならない場合は、１行分の画素の設定期間が短くなってしまう。従って正確に設定しづらくなる。もし、実施の形態１のように、画素の電流源回路がカレントミラー方式の場合は、基準電流の大きさを大きくできるので、画素の設定期間が短くても、正確に設定しやすい。一方、本実施の形態のように、画素の電流源回路が同一トランジスタ方式の場合は、基準電流の大きさを大きくできないため、正確に設定しづらい。従って設定期間を長くすることは有効である。このように、図２０や図２１に示した駆動方法によって、画素の設定動作と画像表示動作とを同期して行うことができる。 As described above, when the pixel setting operation for one row is performed in one frame period, there is an advantage that the pixel setting operation can be performed accurately. That is, since the period for performing the pixel setting operation is long, the setting operation can be sufficiently performed. Therefore, the setting operation can be performed accurately even when the reference current is small. Usually, when the reference current is small, it takes time to charge the crossing capacitance of the wiring, and it is difficult to perform the setting operation accurately. However, if the setting operation period is lengthened, the setting operation can be performed accurately. If the setting operation must be performed for pixels in all rows in one frame period, the pixel setting period for one row is shortened. Therefore, it becomes difficult to set accurately. If the current source circuit of the pixel is a current mirror system as in the first embodiment, the magnitude of the reference current can be increased, so that it is easy to set accurately even if the pixel setting period is short. On the other hand, when the current source circuit of the pixel is of the same transistor type as in the present embodiment, the magnitude of the reference current cannot be increased, and it is difficult to set accurately. Therefore, it is effective to lengthen the setting period. In this manner, the pixel setting operation and the image display operation can be performed in synchronization by the driving method shown in FIGS.
なお、図２０や図２１では、１フレーム期間の１つのサブフレーム期間においてのみ、非表示期間を設ける際の駆動方法を示したが、本発明の表示装置の駆動方法はこれに限定されない。１フレーム期間の複数のサブフレーム期間において非表示期間を設ける際の駆動方法についても応用することができる。この場合、１フレーム期間の複数のサブフレーム期間すべての非表示期間Ｔｕｓにおいて、画素の設定動作を行う駆動方法であっても良い。また、１フレーム期間の複数のサブフレーム期間のうちのいくつかの非表示期間Ｔｕｓにおいてのみ、画素の設定動作を行う駆動方法であっても良い。
全ての画素の設定動作が一旦完了した後の、画素の設定動作を繰り返すタイミングは、画素の電流源回路の有する電流源容量の電荷保持能力によって、任意に定めることができる。つまり、数フレーム期間の間、設定動作を全く行わない期間があってもよい。
Note that FIGS. 20 and 21 illustrate the driving method for providing the non-display period only in one subframe period of one frame period; however, the driving method of the display device of the present invention is not limited to this. A driving method for providing a non-display period in a plurality of subframe periods in one frame period can also be applied. In this case, a driving method in which the pixel setting operation is performed in the non-display period Tus of all the subframe periods of one frame period may be used. Further, a driving method in which the pixel setting operation is performed only in some non-display periods Tus among a plurality of subframe periods in one frame period may be used.
The timing for repeating the pixel setting operation after all the pixel setting operations are once completed can be arbitrarily determined by the charge holding capability of the current source capacitance of the current source circuit of the pixel. That is, there may be a period during which no setting operation is performed for several frame periods.
ここで、ある行の画素の設定動作の手法について簡単に述べる。例として、１行目の画素に注目する。まず、信号線ＧＮ１及び信号線ＧＨ１に入力された信号によって、図１９に示す第１行の画素の電流入力トランジスタ２０３及び電流保持トランジスタ２０４が導通状態となる。なお、信号線ＧＳ１の信号によって、第１行の画素の電流停止トランジスタ２０５は非導通状態となっている。なお、もし、電流停止トランジスタ２０５がない場合は、消去トランジスタ３０４を導通状態にすることなどにより駆動トランジスタ３０２が非導通状態になるようにしておけばいい。
Here, a method for setting the pixels in a certain row will be briefly described. As an example, focus on the pixels in the first row. First, the
そして、電流線ＣＬに基準電流が流れる。こうして、画素の電流源トランジスタ１１２に基準電流が流れる。ここで、第１行の画素の電流源トランジスタ１１２のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ２０４を介して接続されている。そのため、電流源トランジスタ１１２は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり、飽和領域で動作し、ドレイン電流を流す。第１行の画素の電流源トランジスタ１１２を流れるドレイン電流は、電流線ＣＬを流れる基準電流に定まる。こうして電流源容量１１１は、電流源トランジスタ１１２が基準電流を流す際のゲート電圧を保持する。この間、電流停止トランジスタ２０５は非導通状態である。よって基準電流がもれてしまうことはない。
Then, a reference current flows through the current line CL. Thus, the reference current flows through the
次に信号線ＧＨ１の信号が変化し、電流保持トランジスタ２０４が非導通状態となる。これにより、第１行の画素の電流源容量１１１に、電荷が保持される。この後、信号線ＧＮ１の信号が変化し、第１行の画素の電流入力トランジスタ２０３が非導通状態となる。こうして、第１行の画素の電流源トランジスタ１１２は、ゲート電圧が保持されたまま、電流線ＣＬ１との接続が切断される。なお、その後、信号線ＧＳ１の信号が変化し、電流停止トランジスタ２０５は導通状態となってもよいし非導通状態のままでもよい。点灯期間中に導通状態であればよい。
Next, the signal of the signal line GH1 changes, and the
この様にして、第１行の各画素の設定動作が行われる。これにより、以後、各画素の電流源回路１０２において、端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２のソース・ドレイン間には、基準電流と同じ大きさの電流が流れるようになる。
In this way, the setting operation for each pixel in the first row is performed. As a result, when a voltage is applied between the terminal A and the terminal B in the
（実施の形態４）
本実施の形態ではマルチゲート方式の電流源回路について説明する。なお、ここでは実施の形態２や実施の形態３と異なる部分について主に説明し共通する部分の説明は省略する。
(Embodiment 4)
In this embodiment, a multi-gate current source circuit is described. Here, different parts from the second embodiment and the third embodiment are mainly described, and the description of the common parts is omitted.
マルチゲート方式１の電流源回路の構成について図２２を用いて説明する。なお、図１と同じ部分は同じ符号を用いて示す。マルチゲート方式１の電流源回路は、電流源トランジスタ１１２と電流停止トランジスタ８０５を有する。また、スイッチとして機能する電流入力トランジスタ８０３、電流保持トランジスタ８０４を有する。ここで、電流源トランジスタ１１２、電流停止トランジスタ８０５、電流入力トランジスタ８０３、電流保持トランジスタ８０４は、ｐチャネル型でもｎチャネル型でもよい。但し、電流源トランジスタ１１２と電流停止トランジスタ８０５は、同じ極性である必要がある。ここでは、電流源トランジスタ１１２及び電流停止トランジスタ８０５がｐチャネル型の例を示す。また、電流源トランジスタ１１２と電流停止トランジスタ８０５は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。また、電流入力トランジスタ８０３のゲート電極に信号を入力する信号線ＧＮと、電流保持トランジスタ８０４のゲート電極に信号を入力する信号線ＧＨを有する。さらに、制御信号が入力される電流線ＣＬを有する。なお、電流源容量１１１は、トランジスタのゲート容量などを利用することにより、省略することが可能である。
The configuration of the
電流源トランジスタ１１２のソース端子は、端子Ａと接続されている。電流源トランジスタ１１２のゲート電極とソース端子は、電流源容量１１１を介して接続されている。電流源トランジスタ１１２のゲート電極は、電流停止トランジスタ８０５のゲート電極と接続され、電流保持トランジスタ８０４を介して電流線ＣＬと接続されている。電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ８０５のソース端子と接続され、電流入力トランジスタ８０３を介して、電流線ＣＬに接続されている。電流停止トランジスタ８０５のドレイン端子は、端子Ｂに接続されている。
なお、図２２（Ａ）において、電流保持トランジスタ８０４の配置を変え、図２２（Ｂ）に示すような回路構成としてもよい。図２２（Ｂ）では、電流保持トランジスタ８０４は、電流源トランジスタ１１２のゲート電極とドレイン端子の間に接続されている。
The source terminal of the
Note that in FIG. 22A, the arrangement of the
次いで上記マルチゲート方式１の電流源回路の設定方法について説明する。なお、図２２（Ａ）と図２２（Ｂ）では、その設定動作は同様である。ここでは図２２（Ａ）に示す回路を例に、その設定動作について説明する。説明には図２２（Ｃ）〜図２２（Ｆ）を用いる。マルチゲート方式１の電流源回路では、図２２（Ｃ）〜図２２（Ｆ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ８０３、電流保持トランジスタ８０４をスイッチとして表記した。ここで、電流源回路を設定する制御信号は制御電流である例を示す。
Next, a setting method of the current source circuit of the
図２２（Ｃ）に示す期間ＴＤ１において、電流入力トランジスタ８０３及び電流保持トランジスタ８０４を導通状態とする。この際、電流停止トランジスタ８０５は非導通状態である。これは、導通状態となった電流保持トランジスタ８０４及び電流入力トランジスタ８０３によって、電流停止トランジスタ８０５のソース端子とゲート電極の電位が等しく保たれているためである。つまりソース・ゲート間電圧がゼロのときに非導通状態となるトランジスタを電流停止トランジスタ８０５に用いれば、期間ＴＤ１において電流停止トランジスタ８０５を自動的に非導通状態とすることができる。こうして、図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。
図２２（Ｄ）に示す期間ＴＤ２において、保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。
In the period TD1 illustrated in FIG. 22C, the
In the period TD2 illustrated in FIG. 22D, the gate-source voltage of the
図２２（Ｅ）に示す期間ＴＤ３において、十分時間が経過し定常状態となると、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧が電流源容量１１１に保持される。その後、電流保持トランジスタ８０４が非導通状態となる。すると、電流源容量１１１に保持された電荷が電流停止トランジスタ８０５のゲート電極にも分配される。こうして、電流保持トランジスタ８０４が非導通状態となると同時に、自動的に電流停止トランジスタ８０５が導通状態となる。
In a period TD3 shown in FIG. 22E, when a sufficient time elapses and a steady state is reached, the drain current of the
図２２（Ｆ）に示す期間ＴＤ４において、電流入力トランジスタ８０３が非導通状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ８０４を非導通状態とするタイミングは、電流入力トランジスタ８０３を非導通状態とするタイミングに対して、早いか又は同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。期間ＴＤ４の後、端子Ａと端子Ｂの間の電圧が印加されている場合、電流源トランジスタ１１２及び電流停止トランジスタ８０５を介して、一定の電流が出力される。つまり、電流源回路１０２が制御電流を出力する際は、電流源トランジスタ１１２と電流停止トランジスタ８０５が、１つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流すなわち基準電流に対して、出力する一定電流の値を小さく設定することができる。従って、基準電流を大きくできるため、電流源回路の設定動作を速くすることができる。そのため、電流停止トランジスタ８０５と電流源トランジスタ１１２の極性は同じとする必要がある。また、電流停止トランジスタ８０５と電流源トランジスタ１１２の電流特性は同じとすることが望ましい。これは、マルチゲート方式１を有する各電流源回路１０２において、電流停止トランジスタ８０５と電流源トランジスタ１１２の特性が揃っていない場合、出力電流にばらつきを生じるためである。
In the period TD4 illustrated in FIG. 22F, the
なお、マルチゲート方式１の電流源回路では、電流停止トランジスタ８０５だけではなく、制御電流が入力され対応するゲート電圧に変換するトランジスタ（電流源トランジスタ１１２）も用いて電流源回路１０２からの電流を出力している。一方、実施の形態２で示したカレントミラー方式の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタ（カレントトランジスタ）と、該ゲート電圧をドレイン電流に変換するトランジスタ（電流源トランジスタ１１２）が全く別であった。よって、カレントミラー方式の電流源回路よりは、マルチゲート方式１の電流源回路の方がトランジスタの電流特性ばらつきが電流源回路１０２の出力電流へ与える影響を低減することができる。
In the current source circuit of the
マルチゲート方式１の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ８０３と電流保持トランジスタ８０４は、同じタイミングで導通状態・非導通状態が切り替えられれば動作上問題無い。そのため、電流入力トランジスタ８０３と電流保持トランジスタ８０４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。
マルチゲート方式１において、電流源回路の部分は画素の設定動作時には、図２３（ａ）のようになり、発光時には図２３（ｂ）のようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。
Each signal line of the current source circuit of the
In the
なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図２４に示す。図２４（Ａ）〜（Ｄ）において、信号線ＧＮと信号線ＧＨは共有され、配線ＷＣＯと電源線Ｗは共有されている。特に、図２４（Ａ）では、電流保持トランジスタ８０４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は電流線ＣＬに直接接続されている。また、消去トランジスタ３０４が電流源トランジスタ１１２及び駆動トランジスタ３０２と直列に接続されている。図２４（Ｂ）では、電流源トランジスタ１１２のソース端子と電源線Ｗとの接続を選択する位置に、消去トランジスタ３０４が接続されている。図２４（Ｃ）では、電源線Ｗがスイッチ部１０１、電流源回路１０２を順に介して発光素子１０６と接続される構成である。この構成では追加トランジスタ３９０が設けられている。追加トランジスタ３９０によって、スイッチ部がオフの状態、つまり、駆動トランジスタ３０２が非導通状態に画素の設定動作を行うことができるように、電源線Ｗと電流源トランジスタ１１２のソース端子とが接続される。図２４（Ｄ）では、電流保持トランジスタ８０４が、電流源トランジスタ１１２のゲート・ドレイン間で接続されている。そして、消去トランジスタ３０４が、保持容量３０３と並列に接続されている。画素の設定動作の時には、駆動トランジスタ３０２がどのような状態にあっても、駆動トランジスタ３０２の方へは電流が流れない。それは、電流停止トランジスタ８０５のゲート・ソース間の電圧が０となり、自動的に電流停止トランジスタ８０５がオフ状態になるためである。
FIG. 24 shows a specific example in which each wiring is shared in a pixel having the switch portion and the current source circuit having the above-described configuration. 24A to 24D, the signal line GN and the signal line GH are shared, and the wiring WCO and the power supply line W are shared. In particular, in FIG. 24A, the side of the
実施の形態２で示すカレントミラー方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となり、各画素の電流源回路の設定動作を早く行うことができる。しかし、電流源回路が有するカレントミラー回路を構成するトランジスタの電流特性がばらつくと、画像表示がばらつく問題がある。一方、同一トランジスタ方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流の電流値と等しい。ここで、同一トランジスタ方式の電流源回路では、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタが同一である。そのため、トランジスタの電流特性のばらつきによる画像むらは低減される。
In the current mirror type current source circuit described in
これに対してマルチゲート方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。また、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有しているため、トランジスタの電流特性のばらつきによる画像むらは、カレントミラー方式の電流源回路と比較して低減される。 On the other hand, in a multi-gate current source circuit, the signal input to the light emitting element is a current obtained by increasing or decreasing the control current input to the pixel by a predetermined magnification. For this reason, it is possible to set the control current large to some extent. Therefore, the setting operation of the current source circuit of each pixel can be performed quickly. In addition, since the transistor that receives the control current and the transistor that outputs current to the light emitting element are shared, image unevenness due to variations in the current characteristics of the transistor is compared to a current mirror type current source circuit. Reduced.
次いで、マルチゲート方式の電流源回路の場合の設定動作と、スイッチ部の動作との関連を以下に示す。マルチゲート方式の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、スイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。つまり、同一トランジスタ方式とほぼ同様である。従って、画像表示動作（スイッチ部の駆動動作）と、電流源回路の設定動作（画素の設定動作）も、同一トランジスタ方式とほぼ同様であるため、説明は省略する。 Next, the relationship between the setting operation in the case of the multi-gate type current source circuit and the operation of the switch unit will be described below. In the case of a multi-gate current source circuit, a constant current cannot be output while a control current is input. Therefore, it is necessary to synchronize the operation of the switch unit and the setting operation of the current source circuit. For example, the setting operation of the current source circuit can be performed only when the switch unit is in an off state. That is, it is almost the same as the same transistor system. Accordingly, the image display operation (drive operation of the switch unit) and the setting operation of the current source circuit (pixel setting operation) are almost the same as those of the same transistor system, and thus description thereof is omitted.
本実施例では、パターンの形成に用いる液滴吐出装置の一態様を図１１を用いて説明する。液滴吐出手段１４０３０の個々のヘッド１４０５０は制御手段１４０７０に接続され、それがコンピュータ１４１００で制御することにより予めプログラミングされたパターンを描画することができる。
In this embodiment, one mode of a droplet discharge apparatus used for pattern formation will be described with reference to FIG. The individual heads 14050 of the droplet discharge means 14030 are connected to the control means 14070, which can draw a preprogrammed pattern under the control of the
描画するタイミングは、例えば、基板１４０００上に形成されたマーカー１４１１０を基準に行えば良い。或いは、基板１４０００の縁を基準にして基準点を確定させても良い。これをＣＣＤなどの撮像手段１４０４０で検出し、画像処理手段１４０９０にてデジタル信号に変換したものをコンピュータ１４１００で認識して制御信号を発生させて制御手段１４０７０に送る。勿論、基板１４０００上に形成されるべきパターンの情報は記憶媒体１４０８０に格納されたものであり、この情報を基にして制御手段１４０７０に制御信号を送り、液滴吐出手段１４０３０の個々のヘッド１４０５０を個別に制御することができる。
The drawing timing may be performed with reference to a
なお、他の吐出手段として、ヘッドをＸ−Ｙ軸方向に走査して、吐出すればよい。この場合、基板が液滴を吐出するヘッド１４０５０の幅より大きい大型基板に吐出する場合にも有効である。また、装置の小型化も図れる。
ここでは、ヘッドを複数有する液滴吐出装置を示したが、この形態に限られない。一つのヘッドを有しており、そのヘッドをＸ−Ｙ軸方向に走査して吐出してもよい。この場合、さらに装置の小型・軽量化が可能となる。
また、複数のヘッドにそれぞれ異なる材料を充填することによって、複数の材料を同時に吐出することができる。さらにヘッドによってそれぞれ異なったノズルの径を設定しておけば、用途によって、様々な線幅の配線等を容易に形成することができる。
As another ejection unit, the head may be ejected by scanning in the XY axis direction. In this case, it is also effective when the substrate is discharged onto a large substrate larger than the width of the
Here, a droplet discharge device having a plurality of heads is shown, but the present invention is not limited to this. One head may be provided, and the head may be ejected by scanning in the XY axis direction. In this case, the device can be further reduced in size and weight.
Moreover, a plurality of materials can be discharged simultaneously by filling a plurality of heads with different materials. Furthermore, by setting different nozzle diameters depending on the head, it is possible to easily form wirings having various line widths depending on applications.
本実施例では、表示装置の画素に信号を入力する、駆動回路の構成例を示す。図３４は、信号線駆動回路の構成を示すブロック図である。図３４において信号線駆動回路５４００は、シフトレジスタ５４０１と、第１のラッチ回路５４０２と、第２のラッチ回路５４０３とによって構成されている。シフトレジスタ５４０１の出力したサンプリングパルスに従って、第１のラッチ回路５４０２は映像信号ＶＤを保持する。ここで、第１のラッチ回路５４０２に入力される映像信号ＶＤは、表示装置に入力されたデジタルビデオ信号を、時間分割階調方式で表示を行うために加工した信号である。表示装置に入力されたデジタルビデオ信号は、時分割階調映像信号処理回路５４１０によって映像信号ＶＤに変換され、信号線駆動回路５４００の第１のラッチ回路５４０２に入力される。第１のラッチ回路５４０２に、１水平期間分の映像信号ＶＤが保持されると、第２のラッチ回路５４０３にラッチパルスＬＰが入力される。こうして、第２のラッチ回路５４０３は、１水平期間分の映像信号ＶＤを一斉に保持すると同時に各画素の映像信号入力線Ｓへ出力する。
In this embodiment, an example of a structure of a driver circuit that inputs a signal to a pixel of a display device is shown. FIG. 34 is a block diagram showing a configuration of the signal line driver circuit. 34, the signal
以下に、信号線駆動回路５４００の構成例を図３５に示す。なお、図３５において、図３４と同じ部分は同じ符号を用いて示す。ここで図３５においては、第１列の映像信号入力線Ｓ１に対応する、第１のラッチ回路５４０２の一部である５４０２ａと、第２のラッチ回路５４０３の一部である５４０３ａのみを代表で示す。
A configuration example of the signal
シフトレジスタ５４０１は、複数のクロックドインバータと、インバータと、スイッチと、ＮＡＮＤ回路によって構成されている。シフトレジスタ５４０１には、クロックパルスＳ＿ＣＬＫ及びクロックパルスＳ＿ＣＬＫの極性が反転した反転クロックパルスＳ＿ＣＬＫＢ、スタートパルスＳ＿ＳＰ、走査方向切り替え信号Ｌ／Ｒが入力される。こうして、シフトレジスタ５４０１は、複数のＮＡＮＤ回路より順にシフトしたパルス（サンプリングパルス）を出力する。シフトレジスタ５４０１より出力されたサンプリングパルスは、第１のラッチ回路５４０２ａに入力される。サンプリングパルスが入力されると、第１のラッチ回路５４０２ａは、映像信号ＶＤを保持する。第１のラッチ回路５４０２が、全ての映像信号入力線Ｓに入力する映像信号（１水平期間分の映像信号）ＶＤを保持したら、第２のラッチ回路５４０３にラッチパルスＬＰ及びラッチパルスＬＰの極性が反転した反転ラッチパルスＬＰＢが入力される。こうして、第２のラッチ回路５４０３は、全ての映像信号入力線Ｓに一斉に映像信号ＶＤを出力する。
The
図３６は、走査線駆動回路の構成例を示す回路図である。図３６において、走査線駆動回路３６１０は、複数のクロックドインバータと、インバータと、スイッチと、ＮＡＮＤ回路とによって構成されるシフトレジスタ３６０１を有する。シフトレジスタ３６０１には、クロックパルスＧ＿ＣＬＫ及びクロックパルスＧ＿ＣＬＫの極性が反転した反転クロックパルスＧ＿ＣＬＫＢ、スタートパルスＧ＿ＳＰ、走査方向切り替え信号Ｕ／Ｄが入力される。こうして、シフトレジスタ３６０１は、複数のＮＡＮＤ回路より順にシフトしたパルス（サンプリングパルス）を出力する。サンプリングパルスは、バッファを介して、走査線Ｇに出力される。こうして、走査線Ｇに信号を入力する。
FIG. 36 is a circuit diagram illustrating a configuration example of the scanning line driving circuit. 36, the scan
本実施例では、信号線駆動回路及び走査線駆動回路はシフトレジスタを有する構成としたが、デコーダ等を用いたもので会っても良い。なお、本発明の表示装置の駆動回路としては、公知の構成の駆動回路を自由に用いることができる。 In this embodiment, the signal line driver circuit and the scanning line driver circuit have a shift register, but they may be met by using a decoder or the like. Note that a driver circuit having a known structure can be freely used as the driver circuit of the display device of the present invention.
本実施例では、時間階調方式で表示動作を行う場合における画素の設定動作の一例を示す。
リセット期間において、各画素行を順に選択し非表示期間が始まる。ここで、走査線を順に選択する周波数と同じ周波数で、各画素行の設定動作を行うことができる。例えば、図３に示した構成のスイッチ部を用いる場合に注目する。走査線Ｇや消去用信号線ＲＧを順に選択する周波数と同じ周波数で、各画素行を選択し画素の設定動作を行うことが出来る。ただし、１行分の選択期間の長さでは、画素の設定動作を十分に行うことが難しい場合がある。そのときは、複数行分の選択期間を用いて、ゆっくりと画素の設定動作を行ってもよい。ゆっくりと画素の設定動作を行うとは、電流減回路が有する電流容量に、所定の電荷を蓄積する動作を長い時間をかけて行うことを示す。
In this embodiment, an example of a pixel setting operation when a display operation is performed in a time gray scale method is shown.
In the reset period, each pixel row is sequentially selected, and a non-display period starts. Here, the setting operation of each pixel row can be performed at the same frequency as the frequency for sequentially selecting the scanning lines. For example, attention is paid to the case of using the switch unit having the configuration shown in FIG. The pixel setting operation can be performed by selecting each pixel row at the same frequency as the frequency for sequentially selecting the scanning line G and the erasing signal line RG. However, it may be difficult to sufficiently perform the pixel setting operation with the length of the selection period for one row. In that case, the pixel setting operation may be performed slowly using a selection period for a plurality of rows. Slowly performing the pixel setting operation indicates that the operation of accumulating a predetermined charge in the current capacity of the current reducing circuit is performed over a long time.
このように、複数行分の選択期間を用いて、且つ、リセット期間での消去用信号線ＲＧ等を選択する周波数と同じ周波数を用いて、各行を選択していくため、行をとびとびに選択していくことになる。よって、全ての行の画素の設定動作を行うためには、複数の非表示期間において設定動作を行う必要がある。 As described above, each row is selected using a selection period for a plurality of rows and using the same frequency as the frequency for selecting the erasing signal line RG and the like in the reset period. Will do. Therefore, in order to perform the setting operation for pixels in all rows, it is necessary to perform the setting operation in a plurality of non-display periods.
次いで、上記手法を用いる際の表示装置の構成及び駆動方法について詳細に説明する。まず、複数本の走査線が選択される期間と同じ長さの期間を用いて、１行の画素の設定動作を行う駆動方法について図３７を用いて説明する。図３７では例として、１０本の走査線が選択される期間に１行の画素の設定動作を行うタイミングチャートを示す。 Next, a configuration of the display device and a driving method when the above method is used will be described in detail. First, a driving method for performing a setting operation for pixels in one row using a period having the same length as a period in which a plurality of scanning lines are selected will be described with reference to FIGS. FIG. 37 shows, as an example, a timing chart for performing a pixel row setting operation during a period in which 10 scanning lines are selected.
図３７（Ａ）に、各フレーム期間における各行の動作を示す。なお、実施の形態２において図１７で示したタイミングチャートと同じ部分は、同じ符号を用いて示し説明は省略する。ここでは、１フレーム期間を３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割した例を示した。なお、サブフレーム期間ＳＦ２及びＳＦ３においてそれぞれ、非表示期間Ｔｕｓが設けられる構成とする。非表示期間Ｔｕｓ中に、画素の設定動作が行われる（図中期間Ａ及び期間Ｂ）。
FIG. 37A shows the operation of each row in each frame period. Note that the same portions as those in the timing chart shown in FIG. 17 in
次いで、期間Ａ及び期間Ｂの動作について、詳細に説明する。説明には、図３７（Ｂ）を用いる。なお図中では、画素の設定動作を行う期間を、信号線ＧＮが選択される期間で示した。一般に、ｉ（ｉは自然数）行目の画素の信号線ＧＮをＧＮｉで示した。
まず、第１のフレーム期間にＦ１の期間Ａにおいて、ＧＮ１、ＧＮ１１、ＧＮ２１、・・・ととびとびに選択される。こうして、１行目、１１行目、２１行目、・・・のＧその設定動作が行われる（期間１）。次いで、第１のフレーム期間Ｆ１の期間Ｂにおいて、ＧＮ２、ＧＮ１２、ＧＮ２２、・・・が選択される。こうして、２行目、１２行目、２２行目、・・・のがその設定動作が行われる（期間２）。上記動作を５フレーム期間繰り返すことによって、全ての画素の設定動作が一通り行われる。
Next, operations in the period A and the period B will be described in detail. FIG. 37B is used for the description. In the drawing, the period during which the pixel setting operation is performed is shown as the period during which the signal line GN is selected. In general, the signal line GN of the pixel in the i (i is a natural number) row is indicated by GNi.
First, in the period A of F1 in the first frame period, GN1, GN11, GN21,. In this way, the setting operation of G in the first row, the eleventh row, the twenty-first row,... Is performed (period 1). Next, GN2, GN12, GN22,... Are selected in the period B of the first frame period F1. Thus, the setting operation is performed for the second row, the twelfth row, the twenty-second row,... (Period 2). By repeating the above operation for a period of 5 frames, the setting operation for all the pixels is performed in a single operation.
ここで、１行の画素の設定動作に用いることができる期間をＴｃと表記する。上記駆動方法を用いる場合、Ｔｃを走査線Ｇの選択期間の１０倍に設定することが可能である。こうして、１画素あたりの設定動作に用いる時間を長くすることができ、効率良く正確に画素の設定動作を行うことができる。なお、一通りの設定動作では十分でない場合に、上記動作を複数回繰り返しても良い。こうして、徐々に画素の設定動作を行っても良い。 Here, a period that can be used for the setting operation of pixels in one row is denoted as Tc. When the above driving method is used, Tc can be set to 10 times the selection period of the scanning line G. Thus, the time used for the setting operation per pixel can be extended, and the pixel setting operation can be performed efficiently and accurately. Note that the above operation may be repeated a plurality of times when a single setting operation is not sufficient. In this way, the pixel setting operation may be performed gradually.
次いで、上記駆動方法を用いる際の駆動回路の構成について説明する。説明には図３８を用いる。なお図３８では信号線ＧＮに信号を入力する駆動回路を示した。しかし、電流源回路が有するその他の信号線に入力される信号についても同様である。画素の設定動作を行うための駆動回路の構成例を２つ挙げる。 Next, a configuration of a driving circuit when using the above driving method will be described. FIG. 38 is used for the description. FIG. 38 shows a drive circuit for inputting a signal to the signal line GN. However, the same applies to signals input to other signal lines of the current source circuit. Two configuration examples of a driving circuit for performing a pixel setting operation are given.
第１の例は、シフトレジスタの出力を切り替え信号によって切り替え、信号線ＧＮに出力する構成の駆動回路である。この駆動回路（設定動作用駆動回路）の構成の例を、図３８（Ａ）に示す。設定動作用駆動回路５８０１は、シフトレジスタ５８０２と、ＡＮＤ回路と、インバータ回路（ＩＮＶ）等によって構成される。なおここでは、シフトレジスタ５８０２のパルス出力期間の４倍の期間、１本の信号線ＧＮを選択する公正の駆動回路を例に示した。設定動作用駆動回路５８０１の動作について説明する。シフトレジスタ５８０２の出力は、切り替え信号５８０３によって選択され、ＡＮＤ回路を介して信号線ＧＮに出力される。
The first example is a driving circuit configured to switch the output of the shift register by a switching signal and output the signal to the signal line GN. An example of the structure of this drive circuit (setting operation drive circuit) is shown in FIG. The setting operation drive circuit 5801 includes a
第２の例は、シフトレジスタの出力により、特定の行を選択する信号をラッチする高性の駆動回路である。この駆動回路（設定動作用駆動回路）の構成の例を図３８（Ｂ）に示す。設定動作用駆動回路５８１１は、シフトレジスタ５８１２と、ラッチ１回路５８１３と、ラッチ２回路５８１４とを有する。
The second example is a high-performance driving circuit that latches a signal for selecting a specific row by the output of the shift register. An example of the structure of this driving circuit (setting operation driving circuit) is shown in FIG. The setting operation drive circuit 5811 includes a
設定動作用駆動回路５８１１の動作について説明する。シフトレジスタ５８１２の出力により、ラッチ１回路５８１３は行選択信号５８１５を順に保持する。ここで、行選択信号５８１５は任意の行を選択する信号である。ラッチ１回路５８１３に保持された信号は、ラッチ信号５８１６によってラッチ２回路５８１４に転送される。こうして、特定の信号線ＧＮに信号が入力される。こうして、非表示期間において電流源回路の設定動作を行うことができる。
The operation of the setting operation drive circuit 5811 will be described. Based on the output of the
なお、表示期間中であっても、カレントミラー方式の電流源回路の場合は、設定動作を行うことができる。また、同一トランジスタ方式の電流源回路やマルチゲート方式の電流源回路でも、表示期間を一旦中断して、電流源回路の設定動作を行い、その後、表示期間を再開するような駆動方法を用いても良い。 Even in the display period, the setting operation can be performed in the case of a current mirror type current source circuit. Also, even in the same transistor type current source circuit and multi-gate type current source circuit, a driving method is used in which the display period is temporarily interrupted, the setting operation of the current source circuit is performed, and then the display period is restarted. Also good.
また、本実施例は他の実施の形態や実施例と自由に組み合わせて実施することが可能である。 In addition, this embodiment can be implemented by being freely combined with other embodiment modes and embodiments.
次に図３３を用いて、発光素子の構成について説明する。本発明における発光素子の素子構成を、図３３に模式的に示す。 Next, the structure of the light-emitting element will be described with reference to FIG. The element structure of the light emitting element in the present invention is schematically shown in FIG.
図３３に示す発光素子は、基板５００上に形成された第１の電極５０１と、第１の電極５０１上に形成された電界発光層５０２と、電界発光層５０２上に形成された第２の電極５０３とを有する。なお実際には、基板５００と第１の電極５０１の間には、各種の層または半導体素子などが設けられている。
33 includes a
本実施例では、第１の電極５０１が陽極、第２の電極が陰極の場合について説明するが、第１の電極５０１が陰極、第２の電極が陽極であっても良い。陽極、陰極に用いる具体的な材料については、既に説明してあるので、ここでは電界発光層５０２の具体的な構成について説明する。
In this embodiment, the case where the
電界発光層５０２は単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰返しの数（重合度）が２から２０程度の低重合体に相当する。
The
正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性（正孔移動度）が特に重要な特性である意味において同じである。便宜上正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別する。電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼んでいる。発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。図３３では、第１〜第５の層５０４〜５０８を電界発光層５０２が有している場合を例示している。第１〜第５の層５０４〜５０８は、第１の電極５０１から第２の電極５０３に向かって順に積層されている、
The distinction between a hole injection layer and a hole transport layer is not necessarily strict, and these are the same in the sense that hole transportability (hole mobility) is a particularly important characteristic. For convenience, the hole injection layer is a layer in contact with the anode, and the layer in contact with the hole injection layer is referred to as a hole transport layer to be distinguished. The same applies to the electron transport layer and the electron injection layer. The layer in contact with the cathode is called an electron injection layer, and the layer in contact with the electron injection layer is called an electron transport layer. The light emitting layer may also serve as an electron transport layer, and is also referred to as a light emitting electron transport layer. FIG. 33 illustrates a case where the
第１の層５０４は、正孔注入層として機能するため、正孔輸送性を有し、なおかつイオン化ポテンシャルが比較的小さく、正孔注入性が高い材料を用いるのが望ましい。大別すると金属酸化物、低分子系有機化合物、および高分子系有機化合物に分けられる。金属酸化物であれば、例えば、酸化バナジウム、酸化モリブデン、酸化ルテニウム、酸化アルミニウムなど用いることができる。低分子系有機化合物あれば、例えば、ｍ−ＭＴＤＡＴＡに代表されるスターバースト型アミン、銅フタロシアニン（略称：Ｃｕ−Ｐｃ）に代表される金属フタロシアニン、フタロシアニン（略称：Ｈ2−Ｐｃ）、２，３−ジオキシエチレンチオフェン誘導体などを用いることができる。低分子系有機化合物と上記金属酸化物とを共蒸着させた膜であっても良い。高分子系有機化合物であれば、例えば、ポリアニリン（略称：ＰＡｎｉ）、ポリビニルカルバゾール（略称：ＰＶＫ）、ポリチオフェン誘導体などの高分子を用いることができる。ポリチオフェン誘導体の一つであるポリエチレンジオキシチオフェン（略称：ＰＥＤＯＴ）にポリスチレンスルホン酸（略称：ＰＳＳ）をドープしたものを用いても良い。また、ベンゾオキサゾール誘導体と、ＴＣＱｎ、ＦｅＣｌ3、Ｃ60またはＦ4ＴＣＮＱのいずれか一または複数の材料とを併せて用いても良い。
Since the
第２の層５０５は、正孔輸送層として機能するため、正孔輸送性が高く、結晶性の低い公知の材料を用いることが望ましい。具体的には芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物が好適であり、例えば、４，４−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（ＴＰＤ）や、その誘導体である４，４'−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］ビフェニル（α−ＮＰＤ）などがある。４，４'，４''−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（ＴＤＡＴＡ）や、ＭＴＤＡＴＡなどのスターバースト型芳香族アミン化合物も用いることができる。また４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）を用いても良い。また高分子材料としては、良好な正孔輸送性を示すポリ（ビニルカルバゾール）などを用いることができる。
Since the
第３の層５０６は発光層として機能するため、イオン化ポテンシャルが大きく、かつバンドギャップの大きな材料を用いるのが望ましい。具体的には、例えば、トリス（８−キノリノラト）アルミニウム（Ａｌｑ3）、トリス（４−メチル−８−キノリノラト）アルミニウム（Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［η］−キノリナト）ベリリウム（ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−（４−ヒドロキシ−ビフェニリル）−アルミニウム（ＢＡｌｑ）、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（Ｚｎ（ＢＯＸ）2）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（Ｚｎ（ＢＴＺ）2）などの金属錯体を用いることができる。また、各種蛍光色素（クマリン誘導体、キナクリドン誘導体、ルブレン、４，４−ジシアノメチレン、１−ピロン誘導体、スチルベン誘導体、各種縮合芳香族化合物など）も用いることができる。白金オクタエチルポルフィリン錯体、トリス（フェニルピリジン）イリジウム錯体、トリス（ベンジリデンアセトナート）フェナントレンユーロピウム錯体などの燐光材料も用いることができる。
Since the
また、第３の層５０６に用いるホスト材料としては、上述した例に代表されるホール輸送材料や電子輸送材料を用いることができる。また、４，４’−Ｎ，Ｎ’−ジカルバゾリルビフェニル（略称：ＣＢＰ）などのバイポーラ性の材料も用いることができる。
As the host material used for the
第４の層５０７は電子輸送層として機能するため、電子輸送性の高い材料を用いることが望ましい。具体的には、Ａｌｑ3に代表されるような、キノリン骨格またはベンゾキノリン骨格を有する金属錯体やその混合配位子錯体などを用いることができる。具体的には、Ａｌｑ3、Ａｌｍｑ3、ＢｅＢｑ2、ＢＡｌｑ、Ｚｎ（ＢＯＸ）2、Ｚｎ（ＢＴＺ）2などの金属錯体が挙げられる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（ＯＸＤ−７）などのオキサジアゾール誘導体、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（ｐ−ＥｔＴＡＺ）などのトリアゾール誘導体、ＴＰＢＩのようなイミダゾール誘導体、バソフェナントロリン（ＢＰｈｅｎ）、バソキュプロイン（ＢＣＰ）などのフェナントロリン誘導体を用いることができる。
Since the
第５の層５０８は電子注入層として機能するため、電子注入性の高い材料を用いるのが望ましい。具体的には、ＬｉＦ、ＣｓＦなどのアルカリ金属ハロゲン化物や、ＣａＦ2のようなアルカリ土類ハロゲン化物、Ｌｉ2Ｏなどのアルカリ金属酸化物のような絶縁体の超薄膜がよく用いられる。また、リチウムアセチルアセトネート（略称：Ｌｉ（ａｃａｃ）や８−キノリノラト−リチウム（略称：Ｌｉｑ）などのアルカリ金属錯体も有効である。また、モリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の金属酸化物またはベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含むようにしても良い。また酸化チタンを用いていても良い。
Since the
上記構成を有する発光素子において、第１の電極５０１と第２の電極５０３の間に電圧を印加し、電界発光層５０２に順方向バイアスの電流を供給することで、第３の層５０６から光を発生させ、該光を第１の電極５０１側から、または第２の電極５０３側から取り出すことができる。なお、電界発光層５０２は、必ずしもこれら第１〜第５の層を全て有している必要はない。本発明では、少なくとも発光層として機能する第３の層５０６を有していれば良い。また必ずしも第３の層５０６からのみ発光が得られるわけではなく、第１〜第５の層に用いられる材料の組み合わせによっては、第３の層５０６以外の層から発光が得られる場合もある。また、第３の層５０６と第４の層５０７の間に正孔ブロック層を設けても良い。
In the light-emitting element having the above structure, light is applied from the
なお色によっては、燐光材料の方が蛍光材料よりも、駆動電圧を低くすることができ、信頼性も高い場合がある。そこで、三原色の各色に対応する発光素子を用いて、フルカラーの表示を行なう場合は、蛍光材料を用いた発光素子と、燐光材料を用いた発光素子とを組み合わせて、各色の発光素子における劣化の度合いを揃えるようにしても良い。 Note that depending on the color, the phosphorescent material can have a lower driving voltage and higher reliability than the fluorescent material. Therefore, when full-color display is performed using light-emitting elements corresponding to the three primary colors, a combination of a light-emitting element using a fluorescent material and a light-emitting element using a phosphorescent material can reduce the deterioration of the light-emitting element of each color. You may make it arrange | equalize a degree.
図３３では、第１の電極５０１が陽極、第２の電極５０３が陰極である場合について示しているが、第１の電極５０１が陰極、第２の電極５０３が陽極である場合、第１〜第５の層５０４〜５０８は逆に積層される。具体的には、第１の電極５０１上に第５の層５０８、第４の層５０７、第３の層５０６、第２の層５０５、第１の層５０４が順に積層される。
FIG. 33 shows the case where the
なお電界発光層５０２のうち、第２の電極５０３に最も近い層（本実施例では第５の層５０８）に、エッチングされにくい材料を用いることで、電界発光層５０２上に第２の電極５０３をスパッタ法で形成する際に、第２の電極５０３に最も近い層に与えられるスパッタダメージを軽減させることができる。エッチングされにくい材料とは、例えばモリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の金属酸化物、またはベンゾオキサゾール誘導体を用いることができる。これらは蒸着法によって形成されることが好ましい。
Note that a material that is difficult to be etched is used for the layer closest to the
例えば、第１の電極が陰極、第２の電極が陽極の場合、前記電界発光層のうち最も陽極に近い、ホール注入性またはホール輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、ベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、ＴＣＱｎ、ＦｅＣｌ3、Ｃ60またはＦ4ＴＣＮＱのいずれか一または複数の材料とを含む層を、最も陽極に近くなるように形成する。 For example, in the case where the first electrode is a cathode and the second electrode is an anode, the above-described material that is not easily etched is used as the layer having hole injecting property or hole transporting property that is closest to the anode among the electroluminescent layers. Specifically, when a benzoxazole derivative is used, a layer including the benzoxazole derivative and any one or more materials of TCQn, FeCl 3 , C 60, or F 4 TCNQ is set closest to the anode. Form.
また例えば、第１の電極が陽極、第２の電極が陰極の場合、前記電界発光層のうち最も陰極に近い、電子注入性または電子輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、モリブデン酸化物を用いる場合は、当該モリブデン酸化物と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。またベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。なお、金属酸化物とベンゾオキサゾール誘導体を共に用いていても良い。 In addition, for example, when the first electrode is an anode and the second electrode is a cathode, the above-described material that is not etched easily is used as the layer having the electron injecting property or the electron transporting property closest to the cathode among the electroluminescent layers. . Specifically, in the case of using molybdenum oxide, a layer containing the molybdenum oxide and one or more materials of alkali metal, alkaline earth metal, or transition metal is closest to the cathode. Form. In the case of using a benzoxazole derivative, a layer including the benzoxazole derivative and one or more materials of an alkali metal, an alkaline earth metal, or a transition metal is formed so as to be closest to the cathode. Note that a metal oxide and a benzoxazole derivative may be used together.
上記構成により、第２の電極として、スパッタ法で形成した透明導電膜、例えばインジウム錫酸化物（ＩＴＯ）や珪素を含有したインジウム錫酸化物（ＩＴＳＯ）、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等を用いても、電界発光層が有する有機物を含む層への、スパッタダメージを抑えることができ、第２の電極を形成するための物質の選択性が広がる。 With the above structure, a transparent conductive film formed by sputtering as the second electrode, for example, indium tin oxide (ITO), indium tin oxide containing silicon (ITSO), or 2-20% zinc oxide in indium oxide. Even when IZO (Indium Zinc Oxide) mixed with (ZnO) or the like is used, sputter damage to a layer containing an organic substance included in the electroluminescent layer can be suppressed, and selection of a material for forming the second electrode Sex spreads.
本実施例では、表示装置とＩＣとの接続方法の一実施例について説明する。 In this embodiment, an embodiment of a method for connecting a display device and an IC will be described.
図３１（Ａ）、図３１（Ｂ）に、チップ状のＩＣ（ＩＣチップ）を、画素部が形成された素子基板に実装する様子を示す。図３１（Ａ）では、基板６００１上に画素部６００２と、走査線駆動回路６００３とが形成されている。そして、ＩＣチップ６００４に形成された信号線駆動回路が、基板６００１に実装されている。具体的には、ＩＣチップ６００４に形成された信号線駆動回路が、基板６００１に貼り合わされ、画素部６００２と電気的に接続されされている。また６００５はＦＰＣであり、画素部６００２と、走査線駆動回路６００３と、ＩＣチップ６００４に形成された信号線駆動回路とに、それぞれ電源電位、各種信号等が、ＦＰＣ６００５を介して供給される。
FIGS. 31A and 31B show how a chip-like IC (IC chip) is mounted on an element substrate over which a pixel portion is formed. In FIG. 31A, a
図３１（Ｂ）では、基板６１０１上に画素部６１０２と、走査線駆動回路６１０３とが形成されている。そして、ＩＣチップ６１０４に形成された信号線駆動回路が、基板６１０１に実装されたＦＰＣ６１０５に更に実装されている。画素部６１０２と、走査線駆動回路６１０３と、ＩＣチップ６１０４に形成された信号線駆動回路とに、それぞれ電源電位、各種信号等が、ＦＰＣ６１０５を介して供給される。
In FIG. 31B, a
ＩＣチップの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。またＩＣチップを実装する位置は、電気的な接続が可能であるならば、図３１に示した位置に限定されない。また、図３１では信号線駆動回路のみをＩＣチップで形成した例について示したが、走査線駆動回路をＩＣチップで形成しても良いし、またコントローラ、ＣＰＵ、メモリ等をＩＣチップで形成し、実装するようにしても良い。また、信号線駆動回路や走査線駆動回路全体をＩＣチップで形成するのではなく、各駆動回路を構成している回路の一部だけを、ＩＣチップで形成するようにしても良い。 The IC chip mounting method is not particularly limited, and a known COG method, wire bonding method, TAB method, or the like can be used. Further, the position where the IC chip is mounted is not limited to the position shown in FIG. 31 as long as electrical connection is possible. FIG. 31 shows an example in which only the signal line driver circuit is formed with an IC chip. However, the scanning line driver circuit may be formed with an IC chip, and a controller, a CPU, a memory, and the like are formed with an IC chip. You may make it implement. Further, instead of forming the entire signal line driver circuit and the scanning line driver circuit with an IC chip, only a part of the circuits constituting each driver circuit may be formed with an IC chip.
なお、駆動回路などの集積回路を別途ＩＣチップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行うことができる。 Note that by separately forming and mounting an integrated circuit such as a driver circuit using an IC chip, the yield can be increased as compared with the case where all the circuits are formed over the same substrate as the pixel portion. The process can be easily optimized according to the characteristics.
なお図３１では示していないが、画素部が形成されている基板上に、保護回路を設けていても良い。保護回路により放電経路を確保することができるので、信号及び電源電圧が有する雑音や、何らかの理由によって絶縁膜にチャージングされた電荷によって、基板に形成された半導体素子が劣化あるいは絶縁破壊されるのを防ぐことができる。具体的に図３１（Ａ）の場合、ＦＰＣ６００５と画素部６００２とを電気的に接続している配線に、保護回路を接続することができる。またさらに、ＦＰＣ６００５と信号線駆動回路６００４とを電気的に接続している配線、ＦＰＣ６００５と走査線駆動回路６００３とを電気的に接続している配線、信号線駆動回路６００４と画素部６００２とを電気的に接続している配線（信号線）、走査線駆動回路６００３と画素部６００２とを電気的に接続している配線（走査線）に、それぞれ保護回路を接続することができる。
Although not shown in FIG. 31, a protective circuit may be provided over a substrate over which a pixel portion is formed. Since the discharge path can be secured by the protection circuit, the semiconductor element formed on the substrate is deteriorated or broken down due to noise of the signal and the power supply voltage or charge charged to the insulating film for some reason. Can be prevented. Specifically, in the case of FIG. 31A, a protective circuit can be connected to a wiring that electrically connects the
本実施例では、本発明を応用した表示システムについて説明する。ここで表示システムとは、表示装置に入力される映像信号を記憶するメモリや、表示装置の各駆動回路に入力する制御信号（クロックパルス、スタートパルス等）を出力する回路、それらを制御するコントローラ等を含んでいる。
表示システムの例を図２９に示す。表示システムは、表示装置の他に、Ａ／Ｄ変換回路、メモリ選択スイッチＡ、メモリ選択スイッチＢ、フレームメモリ１、フレームメモリ２、コントローラ、クロック信号発生回路、電源発生回路を有する。
In this embodiment, a display system to which the present invention is applied will be described. Here, the display system means a memory for storing a video signal input to the display device, a circuit for outputting a control signal (clock pulse, start pulse, etc.) input to each drive circuit of the display device, and a controller for controlling them. Etc.
An example of the display system is shown in FIG. In addition to the display device, the display system includes an A / D conversion circuit, a memory selection switch A, a memory selection switch B, a
表示システムの動作について説明する。Ａ／Ｄ変換回路は、表示システムに入力された映像信号をデジタルの映像信号に変換する。フレームメモリＡ又はフレームメモリＢは、該デジタルの映像信号が記憶される。ここで、フレームメモリＡ又はフレームメモリＢを期間毎（１フレーム期間毎、サブフレーム期間毎）に使い分けることによって、メモリへの信号の書き込み及びメモリからの信号の読み出しに余裕を持たせることができる。ここで、フレームメモリＡ又はフレームメモリＢの使い分けは、コントローラによってメモリ選択スイッチＡ及びメモリ選択スイッチＢを切りかえることによって行われる。また、クロック発生回路はコントローラからの信号によってクロック信号等を発生させる。電源発生回路はコントローラからの信号によって、所定の電源を発生させる。メモリから読み出された信号、クロック信号、電源等は、ＦＰＣを介して表示装置に入力される。 The operation of the display system will be described. The A / D conversion circuit converts the video signal input to the display system into a digital video signal. The frame memory A or the frame memory B stores the digital video signal. Here, by properly using the frame memory A or the frame memory B for each period (every frame period, every subframe period), it is possible to provide a margin for writing signals to the memory and reading signals from the memory. . Here, the frame memory A or the frame memory B is selectively used by switching the memory selection switch A and the memory selection switch B by the controller. The clock generation circuit generates a clock signal or the like by a signal from the controller. The power generation circuit generates a predetermined power according to a signal from the controller. A signal read from the memory, a clock signal, a power supply, and the like are input to the display device via the FPC.
なお、本発明を応用した表示システムは、図２９に示した構成に限定されず、公知のあらゆる構成の表示システムにおいて本発明を応用することができる。
本実施例は、他の実施の形態や実施例と自由に組み合わせて実施することが可能である。
The display system to which the present invention is applied is not limited to the configuration shown in FIG. 29, and the present invention can be applied to display systems having any known configuration.
This example can be implemented in combination with any of the other embodiments and examples.
本発明の表示装置を用いることができる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。特に本発明の表示装置は、画素数を増やしても、面積あたりのコストを抑えることができる。よって本発明の表示装置は、比較的大型のパネルが用いられる電子機器に特に適している。これら電子機器の具体例を図２８に示す。 As electronic devices that can use the display device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game A device, a portable information terminal (mobile computer, mobile phone, portable game machine, electronic book or the like), and an image playback device (typically a DVD: Digital Versatile Disc) or the like provided with a recording medium. And the like). In particular, the display device of the present invention can reduce the cost per area even when the number of pixels is increased. Therefore, the display device of the present invention is particularly suitable for an electronic device in which a relatively large panel is used. Specific examples of these electronic devices are shown in FIGS.
図２８（Ａ）は表示装置であり、筐体２００１、表示部２００２、スピーカー部２００３等を含む。本発明の表示装置は、表示部２００２に用いることができる。表示装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置には、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。なお表示装置に表示装置を用いる場合、発光素子が有する第１の電極または第２の電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。
FIG. 28A illustrates a display device, which includes a
図２８（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、マウス２２０５等を含む。本発明の表示装置は、表示部２２０３に用いることができる。
FIG. 28B illustrates a laptop personal computer, which includes a
図２８（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部２４０３、記録媒体（ＤＶＤ等）読み込み部２４０４、操作キー２４０５、スピーカー部２４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の表示装置は、表示部２４０３に用いることができる。
FIG. 28C illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、表示装置は動画表示に好ましい。 In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the response speed of the luminescent material is very high, the display device is preferable for displaying moving images.
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、他の実施の形態や実施例と自由に組み合わせて実施することが可能である。 As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this example can be freely combined with any of the other embodiments and examples.
Claims (16)
前記複数の画素はそれぞれ、
一定の電流を流す電流源回路と、デジタルの映像信号によって、オン・オフが切り替えられるスイッチ部と、発光素子と、電源線とを有し、
前記電流源回路およびスイッチ部は少なくとも一つのトランジスタを有しており、
前記電流源回路のトランジスタのゲート電極、前記スイッチ部のトランジスタのゲート電極または前記電源線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする表示装置。 Having a plurality of pixels,
Each of the plurality of pixels is
A current source circuit for supplying a constant current; a switch unit that can be switched on and off by a digital video signal; a light-emitting element; and a power line.
The current source circuit and the switch unit have at least one transistor,
Any of the gate electrode of the transistor of the current source circuit, the gate electrode of the transistor of the switch portion, or the power supply line is formed by a droplet discharge method or a printing method.
前記複数の画素はそれぞれ、
一定の電流を流す電流源回路と、デジタルの映像信号によって、オン・オフが切り替えられるスイッチ部と、発光素子と、電源線と、電源基準線とを有し、
前記電流源回路およびスイッチ部は少なくとも一つのトランジスタを有し、
前記電流源回路と、前記スイッチ部と、前記発光素子とが、前記電源線と前記電源基準線の間に直列に接続されており、
前記電流源回路のトランジスタのゲート電極、前記スイッチ部のトランジスタのゲート電極、前記電源線または前記電源基準線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする表示装置。 Having a plurality of pixels,
Each of the plurality of pixels is
A current source circuit for supplying a constant current; a switch unit that can be switched on and off by a digital video signal; a light-emitting element; a power line; and a power reference line.
The current source circuit and the switch unit have at least one transistor,
The current source circuit, the switch unit, and the light emitting element are connected in series between the power supply line and the power supply reference line,
Any of the gate electrode of the transistor of the current source circuit, the gate electrode of the transistor of the switch unit, the power supply line, or the power supply reference line is formed using a droplet discharge method or a printing method. Display device.
第３の端子と第４の端子とを有し、デジタルの映像信号によって前記第３の端子と前記第４の端子間の導通状態・非導通状態を切り替えるスイッチ部と、
電源線と、電源基準線と、を有する画素を含み、
前記電流源回路およびスイッチ部は少なくとも一つのトランジスタを有し、
前記第３の端子と前記第４の端子間の導通状態が選択されたとき、前記第１の端子と前記第２の端子間を流れる電流が発光素子の陽極と陰極間を流れるように前記電源線と前記電源基準線の間に、前記電流源回路、前記スイッチ部および前記発光素子が接続されており、
前記電流源回路のトランジスタのゲート電極、前記スイッチ部のトランジスタのゲート電極、前記電源線または前記電源基準線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする表示装置。 A current source circuit that has a first terminal and a second terminal and that determines a constant current flowing between the first terminal and the second terminal;
A switch unit that has a third terminal and a fourth terminal, and switches a conduction state / non-conduction state between the third terminal and the fourth terminal by a digital video signal;
A pixel having a power line and a power reference line;
The current source circuit and the switch unit have at least one transistor,
The power source is configured such that when a conduction state between the third terminal and the fourth terminal is selected, a current flowing between the first terminal and the second terminal flows between the anode and the cathode of the light emitting element. The current source circuit, the switch unit, and the light emitting element are connected between a line and the power supply reference line,
Any of the gate electrode of the transistor of the current source circuit, the gate electrode of the transistor of the switch unit, the power supply line, or the power supply reference line is formed using a droplet discharge method or a printing method. Display device.
前記第１のトランジスタのゲート電圧を保持する手段と、
前記ゲート電圧を前記第１のトランジスタと極性が等しい第２のトランジスタのゲート電圧とする手段と、
デジタルの映像信号によって、前記第２のトランジスタのドレイン電流を発光素子に流す手段を有しており、
前記第１のトランジスタのゲート電極または前記第２のトランジスタのゲート電極のうち少なくとも一方が、液滴吐出法または印刷法を用いて形成されていることを特徴とする表示装置。 Means for making the first current a drain current of the first transistor;
Means for maintaining a gate voltage of the first transistor;
Means for setting the gate voltage to a gate voltage of a second transistor having the same polarity as the first transistor;
Means for flowing a drain current of the second transistor to the light emitting element by a digital video signal;
A display device, wherein at least one of the gate electrode of the first transistor and the gate electrode of the second transistor is formed by a droplet discharge method or a printing method.
前記第１のトランジスタのゲート長とゲート幅の比は、前期第２のトランジスタのゲート長とゲート幅の比と異なっていることを特徴とする表示装置。 In claim 4,
The display device according to claim 1, wherein the ratio of the gate length to the gate width of the first transistor is different from the ratio of the gate length to the gate width of the second transistor in the previous period.
前記デジタルの映像信号とは別の信号によって、前記第２のトランジスタのドレイン電流を前記発光素子に流さないようにする手段を有していることを特徴とする表示装置。 In claim 4 or claim 5,
A display device comprising means for preventing a drain current of the second transistor from flowing through the light emitting element by a signal different from the digital video signal.
前記トランジスタのゲート電極が液滴吐出法または印刷法を用いて形成されていることを特徴とする表示装置。 A means for inputting a first current to the transistor to obtain a drain current of the transistor; a means for maintaining a gate voltage of the transistor; and applying a voltage between the source and drain terminals of the transistor by a digital video signal. And a means for causing the drain current of the previous transistor determined by the held previous gate voltage to flow to the light emitting element,
A display device, wherein a gate electrode of the transistor is formed by a droplet discharge method or a printing method.
前記デジタルの映像信号とは別の信号によって、前記トランジスタのドレイン電流を前記発光素子に流さないようにする手段を有していることを特徴とする表示装置。 In claim 7,
A display device comprising means for preventing a drain current of the transistor from flowing to the light emitting element by a signal different from the digital video signal.
前記発光素子は第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に形成された電界発光層とを有し、
前記第１の電極、前記第２の電極または前記電界発光層のいずれかは、液滴吐出法を用いて形成されていることを特徴とする表示装置。 In any one of Claims 1 thru | or 8,
The light-emitting element includes a first electrode, a second electrode, and an electroluminescent layer formed between the first electrode and the second electrode,
Any one of the first electrode, the second electrode, and the electroluminescent layer is formed using a droplet discharge method.
前記電流源回路のトランジスタのゲート電極、前記スイッチ部のトランジスタのゲート電極、前記電源線基準線または前記電源線のいずれかを、液滴吐出法または印刷法を用いて形成することを特徴とする表示装置の作製方法。 A current source circuit having at least one transistor, a switch unit having at least one transistor, and a light emitting element are connected in series between the power supply reference line and the power supply line,
One of the gate electrode of the transistor of the current source circuit, the gate electrode of the transistor of the switch portion, the power supply line reference line, or the power supply line is formed using a droplet discharge method or a printing method. A method for manufacturing a display device.
前記第１のトランジスタのゲート電圧を保持し、
前記ゲート電圧を前記第１のトランジスタと極性が等しい第２のトランジスタのゲート電圧とし、
デジタルの映像信号によって、前記第２のトランジスタのドレイン電流を発光素子に流す手段を有し、
前記第１のトランジスタのゲート電極または前記第２のトランジスタのゲート電極のうち少なくとも一方を、液滴吐出法または印刷法を用いて形成することを特徴とする表示装置の作製方法。 The first current is the drain current of the first transistor,
Holding the gate voltage of the first transistor;
The gate voltage is a gate voltage of a second transistor having the same polarity as the first transistor,
Means for causing the drain current of the second transistor to flow to the light emitting element by a digital video signal;
A method for manufacturing a display device, wherein at least one of the gate electrode of the first transistor and the gate electrode of the second transistor is formed by a droplet discharge method or a printing method.
前記第１のトランジスタのゲート長とゲート幅の比を、前期第２のトランジスタのゲート長とゲート幅の比と異なるように形成することを特徴とする表示装置の作製方法。 In claim 12,
A method for manufacturing a display device, wherein a ratio of a gate length to a gate width of the first transistor is different from a ratio of a gate length to a gate width of a second transistor in the previous period.
前記トランジスタのゲート電圧を保持し、
デジタルの映像信号によって前記トランジスタのソース・ドレイン端子間に電圧を印加して、保持された前期ゲート電圧によって定まる前期トランジスタのドレイン電流を発光素子に流す手段を有しており、
前記トランジスタのゲート電極を液滴吐出法または印刷法を用いて形成することを特徴とする表示装置の作製方法。 A first current is input to the transistor to obtain a drain current of the transistor,
Holding the gate voltage of the transistor;
A means for applying a voltage between the source and drain terminals of the transistor by a digital video signal and causing the drain current of the previous transistor determined by the held previous gate voltage to flow to the light emitting element;
A manufacturing method of a display device, wherein a gate electrode of the transistor is formed by a droplet discharge method or a printing method.
前記発光素子は第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に形成された電界発光層とを有し、
前記第１の電極、前記第２の電極または前記電界発光層のいずれかを、液滴吐出法を用いて形成することを特徴とする表示装置の作製方法。 In any one of Claims 11 thru | or 14,
The light-emitting element includes a first electrode, a second electrode, and an electroluminescent layer formed between the first electrode and the second electrode,
Any one of the first electrode, the second electrode, and the electroluminescent layer is formed using a droplet discharge method.
16. The method for manufacturing a display device according to claim 11, wherein the printing method uses an offset printing method or a screen printing method.
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