JP2005223067A - 電子デバイス及びその製造方法 - Google Patents

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Abstract

【課題】 信頼性の高い電子デバイス及びその製造方法を提供する。
【解決手段】 パッド24を有するチップ部品20が搭載されたベース基板10を用意する。絶縁性のペースト34により絶縁部30をチップ部品20の側方に形成する。パッド24と電気的に接続された配線40を、絶縁部30上を通るように形成する。チップ部品20は、パッド24が設けられた第1の面21と、第1の面21の反対側の第2の面22とを有し、第2の面22がベース基板10に対向するように搭載されてなる。パッド24にはバンプ26が形成されてなる。バンプ26によってペースト34の流れを止めて、前記絶縁部を形成する。
【選択図】 図6

Description

本発明は、電子デバイス及びその製造方法に関する。
チップ部品の周囲に絶縁部材を設けることが知られている。そして、該絶縁部材上を通るように配線を形成することが知られている。チップ部品の電極が導電部材から露出していれば、電極と配線とを電気的に接続することが容易となり、信頼性の高い電子デバイスを、効率よく製造することができる。
本発明の目的は、製造効率の高い電子デバイスの製造方法及び信頼性の高い電子デバイスを提供することにある。
特開2000−243729号公報
(1)本発明に係る電子デバイスの製造方法は、パッドを有するチップ部品が搭載されたベース基板を用意すること、
絶縁性のペーストにより絶縁部を前記チップ部品の側方に形成すること、及び、
前記パッドと電気的に接続された配線を、前記絶縁部上を通るように形成することを含み、
前記チップ部品は、前記パッドが設けられた第1の面と、前記第1の面の反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように搭載されてなり、
前記パッドにはバンプが形成されてなり、
前記絶縁部を、前記バンプによって前記ペーストの流れを抑制して形成する。本発明によれば、バンプによってペーストの流れを抑制して絶縁部を形成する。そのため、バンプの一部が露出するように絶縁部を形成することができる。これにより、配線をパッドと電気的に接続するように形成することが容易となるため、信頼性の高い電子デバイスを効率よく製造することができる。
(2)本発明に係る電子デバイスの製造方法は、パッドを有するチップ部品が搭載されたベース基板を用意すること、
前記チップ部品の第1の面に凸部を形成すること、
絶縁性のペーストにより絶縁部を前記チップ部品の側方に形成すること、及び、
前記パッドと電気的に接続された配線を、前記絶縁部上を通るように形成することを含み、
前記パッドは、前記チップ部品の前記第1の面に形成されてなり、
前記チップ部品は、前記第1の面とは反対側の第2の面が前記ベース基板に対向するように搭載されてなり、
前記凸部を、前記第1の面における前記パッドよりも外側の領域に形成し、
前記絶縁部を、前記凸部によって前記ペーストの流れを抑制して形成する。本発明によれば、凸部によってペーストの流れを抑制して絶縁部を形成する。そのため、パッドが露出するように絶縁部を形成することができる。これにより、配線をパッドと電気的に接続するように形成することが容易となるため、信頼性の高い電子デバイスを効率よく製造することができる。
(3)この電子デバイスの製造方法において、
前記凸部を、すべての前記パッドを囲むように形成してもよい。
(4)本発明に係る電子デバイスの製造方法は、パッドを有するチップ部品が搭載されたベース基板を用意すること、
絶縁性のペーストにより絶縁部を前記チップ部品の側方に形成すること、及び、
前記パッドと電気的に接続された配線を、前記絶縁部上を通るように形成することを含み、
前記チップ部品は、前記パッドが設けられた第1の面と、前記第1の面の反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように搭載されてなり、
前記第1の面における前記パッドよりも外側の領域には凹部が形成されてなり、
前記絶縁部を、前記凹部によって前記ペーストの流れを抑制して形成する。本発明によれば、凹部によってペーストの流れを抑制して絶縁部を形成する。そのため、パッドが露出するように絶縁部を形成することができる。これにより、配線をパッドと電気的に接続するように形成することが容易となるため、信頼性の高い電子デバイスを効率よく製造することができる。
(5)この電子デバイスの製造方法において、
前記凹部は、すべての前記パッドを囲むように形成されていてもよい。
(6)この電子デバイスの製造方法において、
前記絶縁部を形成する工程は、
前記チップ部品の周囲に第1の絶縁部を形成すること、及び、その後、
前記第1の絶縁部を覆うように第2の絶縁部を形成することを含んでもよい。これによれば、容易に、チップ部品の第1の面の周縁部及び側面が露出しないように導電部を形成することができる。そのため、電気的な信頼性に優れた電子デバイスを、効率よく製造することができる。
(7)この電子デバイスの製造方法において、
前記第1の絶縁部を、前記ベース基板における前記チップ部品を搭載するための領域の角部に隣接する領域を避けて配置してもよい。
(8)この電子デバイスの製造方法において、
前記配線を、導電性微粒子を含有する溶剤を利用して形成してもよい。
(9)本発明に係る電子デバイスは、上記方法によって製造されてなる。
(10)本発明に係る電子デバイスは、ベース基板と、
パッドが形成された第1の面と、前記第1の面とは反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように前記ベース基板に搭載されたチップ部品と、
前記チップ部品の側方に設けられた絶縁部と、
前記パッドと電気的に接続されて、前記絶縁部上を通るように形成された配線と、
を有し、
前記パッドにはバンプが形成されてなり、
前記絶縁部は前記バンプの側面に接触するように形成されてなる。本発明によれば、絶縁部は、バンプの側面に接触するように形成されてなる。そのため、配線とチップ部品とのショートが発生しにくい、信頼性の高い電子デバイスを提供することができる。
(11)本発明に係る電子デバイスは、ベース基板と、
パッドが形成された第1の面と、前記第1の面とは反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように前記ベース基板に搭載されたチップ部品と、
前記チップ部品の側方に設けられた絶縁部と、
前記パッドと電気的に接続されて、前記絶縁部上を通るように形成された配線と、
を有し、
前記チップ部品は、前記第1の面における前記パッドよりも外側の領域に形成された凹部を有し、
前記絶縁部は、前記凹部に至るように形成されてなる。本発明によれば、絶縁部は凹部に至るように形成されてなる。そのため、絶縁部とチップ部品との接触面積が大きくなる。このことから、絶縁部の剥離が発生しにくい信頼性の高い電子デバイスを提供することができる。
(12)この電子デバイスにおいて、
前記凹部は、すべての前記パッドを囲むように形成されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
(第1の実施の形態)
図1〜図7は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。本実施の形態に係る電子デバイスの製造方法は、ベース基板10を用意することを含む(図1参照)。ベース基板10の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。ベース基板10は、フレキシブル基板であってもよく、リジッド基板であってもよい。ベース基板10は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。ベース基板10は、図示しない配線パターンを有していてもよい。また、ベース基板10の外形も特に限定されるものではない。
図1に示すように、ベース基板10には、チップ部品20が搭載されてなる。チップ部品20は、半導体部品(例えば半導体チップ)等の能動部品(例えば集積回路部品等)であってもよい。チップ部品20には、図示しない集積回路が形成されていてもよい。チップ部品20が半導体チップである場合、電子デバイスを半導体装置と称してもよい。チップ部品20は、受動部品(抵抗器、キャパシタ、インダクタ等)であってもよい。1つのベース基板10には、複数のチップ部品が搭載されていてもよい(図7参照)。
図1に示すように、チップ部品20はパッド24を有する。1つのチップ部品20には、複数のパッド24が設けられていてもよい。パッド24は、チップ部品20の内部と電気的に接続されていてもよい。あるいは、チップ部品20の内部と電気的に接続されていないパッドを含めて、パッド24と称してもよい。パッド24は、チップ部品20の第1の面21に形成されている。言い換えると、パッド24が形成された面を、第1の面21と称してもよい。第1の面21は矩形(正方形を含む)であってもよい。パッド24は、第1の面21の周縁部(端部)に形成されていてもよい。例えば、パッド24は、第1の面21の4辺に沿って配列されていてもよいし、2辺に沿って配列されていてもよい。また、少なくとも1つのパッド24が、第1の面21の中央部に配置されていてもよい。パッド24は、例えばAlによって薄く平らに形成されていてもよい。パッド24の平面形状は、矩形をなしていてもよく、円形をなしていてもよい。
図1に示すように、パッド24にはバンプ26が形成されてなる。バンプ26は、パッド24と電気的に接続されてなる。バンプ26の材料は特に限定されず、金やはんだ等であってもよい。バンプ26の形成方法も特に限定されない。例えば、ワイヤボンディング技術を利用したボールバンプ法によってバンプ26を形成してもよい。あるいは、導電性微粒子を含有する溶剤を利用して、バンプ26を形成してもよい。
図1に示すように、チップ部品20の第1の面21には、少なくとも1層からなる保護膜28が形成されていてもよい。保護膜28は電気的絶縁膜である。保護膜28を、パッシベーション膜と称してもよい。保護膜28は、樹脂でない材料(例えばSiO又はSiN)のみで形成されていてもよいし、その上に樹脂(例えばポリイミド樹脂)からなる膜をさらに含んでいてもよい。保護膜28には、パッド24の少なくとも一部(例えば中央部)を露出させる開口が形成されている。すなわち、保護膜28は、パッド24の少なくとも中央部を避けて形成されている。開口を利用して、パッド24とバンプ26とを電気的に接続してもよい。パッド24の端部に保護膜28が載っていてもよい。保護膜28は、図1に示すように、第1の面21の周縁部を除く部分に形成されていてもよいが、周縁部を含む第1の面21の全面に形成されていてもよい。
チップ部品20は、第2の面22を有する。第2の面22は、第1の面21の反対側の面である。チップ部品20は、第2の面22がベース基板10に対向するように搭載されてなる。チップ部品20は、図示しない接着剤によってベース基板10に固着されていてもよい。このとき、接着剤として、絶縁性の接着剤を利用してもよい。
本実施の形態に係る電子デバイスの製造方法は、絶縁性のペースト35により絶縁部30をチップ部品20の側方に形成することを含む。図2〜図5は、絶縁部30を形成するための工程を説明するための図である。絶縁部30を形成する工程は、チップ部品20の周囲に第1の絶縁部32を形成する工程(図2及び図3参照)と、第2の絶縁部34を形成する工程(図4及び図5参照)とを含んでもよい。例えば、ディスペンサで絶縁性のペーストを滴下して、これを硬化させることによって、図2及び図3に示す、第1の絶縁部32を形成してもよい。なお、図3は、第1の樹脂部32が形成された状態の平面図であり、図2は、図3の断面図の一部拡大図である。図2及び図3に示すように、第1の樹脂部32を、ベース基板10におけるチップ部品20が搭載される領域に隣接する領域に形成してもよい。すなわち、第1の樹脂部32を、チップ部品20の第1の面21とオーバーラップしないように形成してもよい。その後、図4に示すように、絶縁性のペースト35を滴下して硬化させることによって、図5に示す、第2の絶縁部34を形成してもよい。第2の絶縁部34は、第1の絶縁部32を覆うように形成してもよい。また、第2の絶縁部34は、図5に示すように、チップ部品20の第1の面21の周縁部及び側面を覆うように形成してもよい。第2の絶縁部34を、パッド24に形成されたバンプ26によってペースト35の流れを抑制して形成する。バンプ26によって、ペースト35の流れを止めてもよい。第1及び第2の絶縁部32,34をあわせて、絶縁部30と称してもよい。本実施の形態に係る電子デバイスの製造方法では、絶縁部30を形成した後に、パッド24と電気的に接続された配線40(後述)を形成する。そのため、パッド24と配線40とを電気的に接続することが容易になるように絶縁部30を形成することが望ましい。ところで、本実施の形態に係る電子デバイスの製造方法では、先に説明したように、バンプ26によってペースト35の流れを抑制して絶縁部30を形成する。そのため、ペーストの粘度や量を厳密に調整することなく、バンプ26の一部を絶縁部30から露出することができる。言い換えると、ペーストの粘度や量を厳密に調整することなく、絶縁部30を形成することができる。そのため、信頼性の高い電子デバイスを効率よく製造することができる。なお、絶縁部30を形成する工程はこれに限られるものではなく、第1の絶縁部32を形成することなく、絶縁部30を形成してもよい。ところで、第1の絶縁部32を形成した後に第2の絶縁部34を形成して絶縁部30を形成する方法によれば、樹脂部30を、チップ部品20の第1の面21の周縁部及び側面を覆うように形成することが容易となる。そのため、チップ部品20と配線40との間でショートが発生しにくい、信頼性の高い電子デバイスを効率よく製造することができる。なお、第1の絶縁部32は、ベース基板10の周囲を囲むように形成してもよいが、図3に示すように、ベース基板10におけるチップ部品20を搭載するための領域の角部に隣接する領域を避けて配置してもよい。これによれば、チップ部品20の第1の面21上に絶縁性のペーストが余剰に設けられた場合でも、不要なペーストを第1の面21上から除去することができる。そのため、絶縁性のペーストの量を厳密に調整する必要がなくなり、効率よく電子デバイスを製造することができる。なお、第2の絶縁部34を形成する際に、第1の絶縁部32は、硬化反応が完全に終了する前の状態であってもよく、このとき、第2の絶縁部34を硬化させる工程で同時に硬化させてもよい。あるいは、第1の絶縁部32は、完全に硬化した状態であってもよい。絶縁部30は、チップ部品20を囲むように形成してもよいが、配線40を形成する部分のみに形成してもよい(図7参照)。
本実施の形態に係る電子デバイスの製造方法は、図6に示すように、パッド24と電気的に接続された配線40を形成することを含む。配線40を、絶縁部30上を通るように形成する。絶縁部30上を通るように形成するため、配線40を容易に形成することができる。配線40は、絶縁部30を形成する工程の後に形成する。配線40を、バンプ26を介してパッド24と電気的に接続させてもよい。すなわち、配線40を、バンプ26と電気的に接続するように形成してもよい。配線40は、ベース基板10上に至るように形成してもよい。ベース基板10が配線パターンを有する場合、配線40を、配線パターンと電気的に接続されるように形成してもよい。また、配線40は、ベース基板10上に搭載された他のチップ部品の電極と電気的に接続されるように形成してもよい(図7参照)。配線40は、導電性微粒子を含有する溶剤を利用して形成してもよい。ここで、導電性微粒子は、金や銀等の酸化しにくく、電気抵抗の低い材料から形成されていてもよい。金の微粒子を含む溶剤として、真空冶金株式会社の「パーフェクトゴールド」、銀の微粒子を含む溶剤として、同社の「パーフェクトシルバー」を使用してもよい。なお、微粒子とは、特に大きさを限定したものではなく、分散媒とともに吐出できる粒子である。また、導電性微粒子は、反応を抑制するために、コート材によって被覆されていてもよい。溶剤は、乾燥しにくく再溶解性のあるものであってもよい。導電性微粒子は、溶剤中に均一に分散していてもよい。配線40を形成する工程は、溶剤を吐出することを含んでもよい。導電性微粒子を含有する溶剤の吐出は、インクジェット法やバブルジェット(登録商標)法等によって行ってもよい。あるいは、マスク印刷やスクリーン印刷によって、溶剤を吐出してもよい。そして、分散媒を揮発させる工程や、導電性微粒子を保護しているコート材を分解する工程等を経て、導電部材を形成してもよい。そして、これらの工程によって、あるいはこれらの工程を繰り返すことによって、配線40を形成してもよい。
以上の工程を経て、図6及び図7に示す、電子デバイス1を製造してもよい。電子デバイス1は、ベース基板10を有する。電子デバイス1は、チップ部品20を有する。チップ部品20は、パッド24を有する。チップ部品20は、パッド24が形成された第1の面21と、第1の面21とは反対側の第2の面22とを有する。チップ部品20は、第2の面22がベース基板10に対向するようにベース基板10に搭載されてなる。そして、パッド24にはバンプ26が形成されてなる。電子デバイス1は、チップ部品20の側方に設けられた絶縁部30を有する。そして、絶縁部30は、バンプ26の側面に接触するように形成されてなる。電子デバイス1は、配線40を有する。配線40は、パッド24と電気的に接続されて、絶縁部30上を通るように形成されてなる。配線40は、ベース基板10上に至るように形成されていてもよい。電子デバイス1は、パッド24に形成されたバンプ26を有し、絶縁部30はバンプ26の側面に接触するように形成される。すなわち、絶縁部30は、チップ部品20の側方からバンプ26に至るように形成されているといえる。そのため、配線40を、チップ部品20に接触しないように形成することができる。これにより、配線40と絶縁部30との密着性が高くなる。すなわち、配線40の剥離や破断が発生しにくい電子デバイスを提供することができる。また、配線40とチップ部品20との間で電気的なショートが発生しにくい電子デバイスを提供することができる。
(第2の実施の形態)
以下、本発明を適用した第2の実施の形態に係る電子デバイスの製造方法について説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図8〜図11は、本発明を適用した第2の実施の形態に係る電子デバイスの製造方法を説明するための図である。
本実施の形態に係る電子デバイスの製造方法は、図8に示すように、チップ部品20の第1の面21に凸部50を形成することを含む。凸部50は、第1の面21におけるパッド24よりも外側の領域に形成する。凸部50は、すべてのパッド24を囲むように形成してもよい。チップ部品20が保護膜28を有する場合、凸部50を、保護膜28上に形成してもよい(図8参照)。凸部50は、絶縁性の材料で形成されていてもよい。凸部50を形成する方法は特に限定されないが、例えば、絶縁性のペースト(樹脂ペースト等)を塗布することで形成してもよい。
本実施の形態に係る電子デバイスの製造方法は、図9及び図10に示すように、絶縁性のペースト35により絶縁部52をチップ部品の側方に形成することを含む。ディスペンサによってペースト35を塗布して、絶縁部52を形成してもよい。ペースト35は、凸部50よりも外側の領域に塗布してもよい。絶縁部52を形成する工程は、凸部50によってペースト35の流れを抑制することを含む。言い換えると、凸部50によってペースト35の流れを抑制して、絶縁部52を形成する。凸部50によって、ペースト35の流れを止めてもよい。先に説明したように、凸部50は、チップ部品20の第1の面21におけるパッド24よりも外側の領域に形成される。そして、凸部50によってペーストの流れを抑制する。そのため、絶縁性のペーストがパッド24上に流れ込むことを防止することができる。このことから、ペーストの粘度や量を厳密に調整することなく、パッド24が露出するように絶縁部52を形成することができる。すなわち、信頼性の高い電子デバイスを効率よく製造することができる。
本実施の形態に係る電子デバイスの製造方法は、図11に示すように、配線54を形成することを含む。配線54は、パッド24と電気的に接続されるように形成する。先に説明したように、絶縁部52は、パッド24を露出するように形成されてなる。そのため、配線54とパッド24とを電気的に接続させることができ、信頼性の高い電子デバイスを効率よく製造することができる。
以上の工程を経て、図11に示す、電子デバイス2を製造してもよい。電子デバイス2は、ベース基板10を有する。電子デバイス2は、チップ部品20を有する。チップ部品20は、パッド24を有する。チップ部品20は、パッド24が形成された第1の面21と、第1の面21とは反対側の第2の面22とを有する。チップ部品20は、第2の面22がベース基板10に対向するようにベース基板10に搭載されてなる。チップ部品20は、凸部50を有する。凸部50は第1の面21に形成されてなる。凸部50は、第1の面21におけるパッド24よりも外側の領域に形成されてなる。凸部50は、すべてのパッド24を囲むように形成されていてもよい。電子デバイス2は、チップ部品20の側方に設けられた絶縁部52を有する。そして、絶縁部52は、凸部50に至るように形成されていてもよい。絶縁部52は、凸部50の側面に接触するように形成されていてもよい。電子デバイス2は、配線54を有する。配線54は、パッド24と電気的に接続されて、絶縁部52上を通るように形成されてなる。
(第3の実施の形態)
以下、本発明を適用した第3の実施の形態に係る電子デバイスの製造方法について説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図12〜図15は、本発明を適用した第3の実施の形態に係る電子デバイスの製造方法を説明するための図である。
本実施の形態に係る電子デバイスの製造方法は、図12に示すように、ベース基板10を用意することを含む。ベース基板10にはチップ部品60が搭載されてなる。チップ部品60は、パッド64を有する。パッド64は、チップ部品60の第1の面61に形成されている。言い換えると、パッド64が形成された面を、第1の面61と称してもよい。チップ部品60の第1の面61には、保護膜66が形成されていてもよい。保護膜66は、第1の面61の周縁部を除く部分に形成されていてもよい(図12参照)。チップ部品60は、第2の面62を有する。第2の面62は、第1の面61の反対側の面である。チップ部品60は、第2の面62がベース基板10に対向するように搭載されてなる。
図12に示すように、チップ部品60の第1の面61には、凹部68が形成されてなる。凹部68は、第1の面61におけるパッド64よりも外側の領域に形成されてなる。凹部68は、第1の面61の周縁部に沿ってすべてのパッド64を囲むように形成されていてもよい。凹部68は、第1の面61における保護膜66よりも外側の領域に形成されていてもよい。凹部68は、保護膜66の外周に沿って形成されていてもよい。凹部68は、溝状に形成されていてもよい。
本実施の形態に係る電子デバイスの製造方法は、図13及び図14に示すように、絶縁性のペースト35により絶縁部70をチップ部品60の側方に形成することを含む。ディスペンサによってペースト35を塗布して、絶縁部70を形成してもよい。ペースト35は、凹部68よりも外側に塗布してもよい。絶縁部70を形成する工程は、凹部68によってペースト35の流れを抑制することを含む。言い換えると、凹部68によってペースト35の流れを抑制して、絶縁部70を形成する。凹部68によって、ペースト35の流れを止めてもよい。先に説明したように、凹部68は、チップ部品60の第1の面61におけるパッド64よりも外側の領域に形成される。そして、凹部68によってペーストの流れを抑制して、絶縁部70を形成する。この方法によれば、絶縁性のペーストの流れが抑制されるため、ペーストがパッド64上に流れ込むことを防止することができる。そのため、ペーストの粘度や量を厳密に調整することなく、パッド64が露出するように絶縁部70を形成することができる。すなわち、信頼性の高い電子デバイスを効率よく製造することができる。本実施の形態に係る電子デバイスの製造方法では、ペーストの流れを抑制して、絶縁部70を、保護膜66上に至るように形成してもよい。これにより、後述する配線72とチップ部品60との電気的なショートを防止することができ、信頼性の高い電子デバイスを製造することができる。
本実施の形態に係る電子デバイスの製造方法は、図15に示すように、配線72を形成することを含む。配線72は、パッド64と電気的に接続されるように形成する。先に説明したように、パッド64は、絶縁部70から露出している。そのため、配線72とパッド64とを電気的に接続させることができ、信頼性の高い電子デバイスを効率よく製造することができる。
以上の工程を経て、図15に示す、電子デバイス3を製造してもよい。電子デバイス3は、ベース基板10を有する。電子デバイス3は、チップ部品60を有する。チップ部品60は、パッド64を有する。チップ部品60は、パッド64が形成された第1の面61と、第1の面61とは反対側の第2の面62とを有する。チップ部品60は、第2の面62がベース基板10に対向するようにベース基板10に搭載されてなる。チップ部品60は、第1の面61におけるパッド64よりも外側の領域に形成された凹部68を有する。凹部68は、すべてのパッド64を囲むように形成されていてもよい。電子デバイス3は、チップ部品60の側方に設けられた絶縁部70を有する。そして、絶縁部70は、凹部68に至るように形成されてなる。電子デバイスは、配線72を有する。配線72は、パッド64と電気的に接続されて、絶縁部70上を通るように形成されてなる。配線72は、ベース基板10上に至るように形成されていてもよい。図15に示すように、絶縁部70は、チップ部品に形成された凹部68に至るように形成されてなる。すなわち、絶縁部70は、一部が凹部68内に入り込むように形成されてなる。そのため、チップ部品60と絶縁部70との接触面積を大きくすることができ、絶縁部70が剥離しにくい、信頼性の高い電子デバイスを提供することができる。
最後に、本発明を適用した実施の形態に係る電子デバイスを有する電子機器として、図16にノート型パーソナルコンピュータ1000を、図17に携帯電話2000を、それぞれ示す。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図1は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図2は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図3は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図4は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図5は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図6は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図7は、本発明を適用した第1の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図8は、本発明を適用した第2の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図9は、本発明を適用した第2の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図10は、本発明を適用した第2の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図11は、本発明を適用した第2の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図12は、本発明を適用した第3の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図13は、本発明を適用した第3の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図14は、本発明を適用した第3の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図15は、本発明を適用した第3の実施の形態に係る電子デバイスの製造方法を説明するための図である。 図16は、本発明を適用した実施の形態に係る電子デバイスを有する電子機器を示す図である。 図17は、本発明を適用した実施の形態に係る電子デバイスを有する電子機器を示す図である。
符号の説明
10 ベース基板、 20 チップ部品、 21 第1の面、 22 第2の面、 24 パッド、 26 バンプ、 28 保護膜、 30 絶縁部、 32 第1の絶縁部、 34 第2の絶縁部、 35 ペースト、 40 配線

Claims (12)

  1. パッドを有するチップ部品が搭載されたベース基板を用意すること、
    絶縁性のペーストにより絶縁部を前記チップ部品の側方に形成すること、及び、
    前記パッドと電気的に接続された配線を、前記絶縁部上を通るように形成することを含み、
    前記チップ部品は、前記パッドが設けられた第1の面と、前記第1の面の反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように搭載されてなり、
    前記パッドにはバンプが形成されてなり、
    前記絶縁部を、前記バンプによって前記ペーストの流れを抑制して形成する電子デバイスの製造方法。
  2. パッドを有するチップ部品が搭載されたベース基板を用意すること、
    前記チップ部品の第1の面に凸部を形成すること、
    絶縁性のペーストにより絶縁部を前記チップ部品の側方に形成すること、及び、
    前記パッドと電気的に接続された配線を、前記絶縁部上を通るように形成することを含み、
    前記パッドは、前記チップ部品の前記第1の面に形成されてなり、
    前記チップ部品は、前記第1の面とは反対側の第2の面が前記ベース基板に対向するように搭載されてなり、
    前記凸部を、前記第1の面における前記パッドよりも外側の領域に形成し、
    前記絶縁部を、前記凸部によって前記ペーストの流れを抑制して形成する電子デバイスの製造方法。
  3. 請求項2記載の電子デバイスの製造方法において、
    前記凸部を、すべての前記パッドを囲むように形成する電子デバイスの製造方法。
  4. パッドを有するチップ部品が搭載されたベース基板を用意すること、
    絶縁性のペーストにより絶縁部を前記チップ部品の側方に形成すること、及び、
    前記パッドと電気的に接続された配線を、前記絶縁部上を通るように形成することを含み、
    前記チップ部品は、前記パッドが設けられた第1の面と、前記第1の面の反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように搭載されてなり、
    前記第1の面における前記パッドよりも外側の領域には凹部が形成されてなり、
    前記絶縁部を、前記凹部によって前記ペーストの流れを抑制して形成する電子デバイスの製造方法。
  5. 請求項4記載の電子デバイスの製造方法において、
    前記凹部は、すべての前記パッドを囲むように形成されてなる電子デバイスの製造方法。
  6. 請求項1から請求項5のいずれかに記載の電子デバイスの製造方法において、
    前記絶縁部を形成する工程は、
    前記チップ部品の周囲に第1の絶縁部を形成すること、及び、その後、
    前記第1の絶縁部を覆うように第2の絶縁部を形成することを含む電子デバイスの製造方法。
  7. 請求項6記載の電子デバイスの製造方法において、
    前記第1の絶縁部を、前記ベース基板における前記チップ部品を搭載するための領域の角部に隣接する領域を避けて配置する電子デバイスの製造方法。
  8. 請求項1から請求項7のいずれかに記載の電子デバイスの製造方法において、
    前記配線を、導電性微粒子を含有する溶剤を利用して形成する電子デバイスの製造方法。
  9. 請求項1から請求項8のいずれかに記載の方法で製造した電子デバイス。
  10. ベース基板と、
    パッドが形成された第1の面と、前記第1の面とは反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように前記ベース基板に搭載されたチップ部品と、
    前記チップ部品の側方に設けられた絶縁部と、
    前記パッドと電気的に接続されて、前記絶縁部上を通るように形成された配線と、
    を有し、
    前記パッドにはバンプが形成されてなり、
    前記絶縁部は前記バンプの側面に接触するように形成されてなる電子デバイス。
  11. ベース基板と、
    パッドが形成された第1の面と、前記第1の面とは反対側の第2の面とを有し、前記第2の面が前記ベース基板に対向するように前記ベース基板に搭載されたチップ部品と、
    前記チップ部品の側方に設けられた絶縁部と、
    前記パッドと電気的に接続されて、前記絶縁部上を通るように形成された配線と、
    を有し、
    前記チップ部品は、前記第1の面における前記パッドよりも外側の領域に形成された凹部を有し、
    前記絶縁部は、前記凹部に至るように形成されてなる電子デバイス。
  12. 請求項11記載の電子デバイスにおいて、
    前記凹部は、すべての前記パッドを囲むように形成されてなる電子デバイス。
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JP2008118075A (ja) * 2006-11-08 2008-05-22 Seiko Epson Corp 電子部品の実装方法、電子基板、及び電子機器
JP2009016711A (ja) * 2007-07-09 2009-01-22 Seiko Instruments Inc 樹脂封止型半導体装置
JPWO2013168223A1 (ja) * 2012-05-08 2015-12-24 富士機械製造株式会社 半導体パッケージ及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118075A (ja) * 2006-11-08 2008-05-22 Seiko Epson Corp 電子部品の実装方法、電子基板、及び電子機器
JP2009016711A (ja) * 2007-07-09 2009-01-22 Seiko Instruments Inc 樹脂封止型半導体装置
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