JP2005222606A - Semiconductor storage device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device enabling reduction of through-current and high-speed access by changing over a pre-charge path to a sense node and a bit line according to the polarity of read-out data in mask ROM. <P>SOLUTION: The semiconductor storage device is provided with a memory cell array 1, a column address decoder 7, a sense amplifier 8 for amplifying variation of the bit line 4 connected to a selected memory cell, and pre-charge circuit 17 for charging an input terminal of the bit line 4 and the sense amplifier 8, wherein the pre-charge circuit 17 includes a 1st switching means inserted between a power supply voltage and the input terminal of the sense amplifier 8, and a 2nd switching means inserted between the column address decoder 7 and the input terminal of the sense amplifier 8. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体記憶装置に関し、特に低消費電力で高速データ読み出しを行う半導体記憶装置に関するものである。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that performs high-speed data reading with low power consumption.

マスクＲＯＭなどの不揮発性メモリの読み出しを高速に行うために、メモリセルに記憶されたデータを読み出す前にビット線のプリチャージを行う。ここで低消費電力化を図るため、列アドレスデコーダによって選択された1ビット線のみ、選択的にプリチャージを行う。   In order to read data from a nonvolatile memory such as a mask ROM at high speed, the bit lines are precharged before data stored in the memory cell is read. Here, in order to reduce power consumption, only one bit line selected by the column address decoder is selectively precharged.

図２１は、従来のマスクＲＯＭをブロック図で示したものである。１は複数のＮチャンネル型ＭＯＳトランジスタで構成されたメモリセルアレイ、２はメモリセル、３はワード線、４はビット線である。５は入力バッファであり、マスクＲＯＭ外部から入力されたアドレスや制御信号の波形整形を行い、マスクＲＯＭ内部に伝える。６はロウデコーダでありメモリセルアレイ１の行方向を選択する。７はコラムデコーダであり、メモリセルアレイ１の列方向を選択する。８はセンスアンプであり、コラムデコーダ７を介してビット線４と接続されている。９はデータ出力バッファであり、センスアンプ８にて増幅されたメモリセル２から読み出されたデータを、マスクＲＯＭ外部に伝達する。１０はプリチャージ回路であり、ビット線４のうち、コラムデコーダ７にて選択された１ビット線のみプリチャージを行う。１１はプリチャージ制御回路であり、センスアンプ８の出力に応じてプリチャージ回路１０を制御し、プリチャージの強さや期間を可変する。１２はプリチャージ信号発生回路、１３はプリチャージ信号であり、外部入力アドレスにて選択されたプリチャージ制御回路１１を活性化し、ビット線４の選択プリチャージを実現する。   FIG. 21 is a block diagram showing a conventional mask ROM. 1 is a memory cell array composed of a plurality of N-channel MOS transistors, 2 is a memory cell, 3 is a word line, and 4 is a bit line. Reference numeral 5 denotes an input buffer, which shapes the waveform of an address or control signal input from the outside of the mask ROM and transmits it to the mask ROM. A row decoder 6 selects the row direction of the memory cell array 1. A column decoder 7 selects the column direction of the memory cell array 1. A sense amplifier 8 is connected to the bit line 4 via the column decoder 7. A data output buffer 9 transmits data read from the memory cell 2 amplified by the sense amplifier 8 to the outside of the mask ROM. A precharge circuit 10 precharges only one bit line selected by the column decoder 7 among the bit lines 4. Reference numeral 11 denotes a precharge control circuit which controls the precharge circuit 10 in accordance with the output of the sense amplifier 8 to vary the precharge intensity and period. A precharge signal generation circuit 12 and a precharge signal 13 activate the precharge control circuit 11 selected by the external input address and realize the selective precharge of the bit line 4.

メモリセルアレイ１は、ワード線３とビット線４の交点にメモリセル２を配置しており、メモリセル２におけるソース端子が接地電位に、ゲート端子がワード線３に接続されている。ここで該ドレイン端子がビット線４に接続されている場合に「０」を、該ドレイン端子がビット線に接続されていない場合に「１」を記憶する。   In the memory cell array 1, a memory cell 2 is arranged at the intersection of the word line 3 and the bit line 4, and the source terminal in the memory cell 2 is connected to the ground potential and the gate terminal is connected to the word line 3. Here, “0” is stored when the drain terminal is connected to the bit line 4, and “1” is stored when the drain terminal is not connected to the bit line.

次に図２２、図２３を参照しながら、図２１の動作を説明する。図２２は従来のマスクＲＯＭのセンスアンプ回路の概略図であり、図２３はその動作波形の概略図である（特許文献１参照）。図２２は、１６コラム選択の場合を示している。図２２において、ビット線ＢＬ０〜ＢＬ１５は、リセット信号として働くコラムアドレス選択信号の相補信号ＮＣＡ０〜ＮＣＡ１５にて駆動される、リセット用Ｎチャンネル型ＭＯＳトランジスタＭＲ０〜ＭＲ１５を介してそれぞれ接地電源Ｖｓｓに接続されるとともに、コラムアドレス選択回路兼プリチャージトランスファを形成するＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を介して、センスアンプ８の入力端子であるセンスノードＳＯＵＴに接続されている。   Next, the operation of FIG. 21 will be described with reference to FIGS. FIG. 22 is a schematic diagram of a sense amplifier circuit of a conventional mask ROM, and FIG. 23 is a schematic diagram of its operation waveform (see Patent Document 1). FIG. 22 shows the case of 16 column selection. In FIG. 22, bit lines BL0 to BL15 are connected to a ground power supply Vss via reset N-channel MOS transistors MR0 to MR15 driven by complementary signals NCA0 to NCA15 of column address selection signals serving as reset signals. At the same time, it is connected to a sense node SOUT which is an input terminal of the sense amplifier 8 through N-channel MOS transistors MT0 to MT15 forming a column address selection circuit / precharge transfer.

またメモリセルトランジスタＭＣ０〜ＭＣ１５は、ビット線ＢＬ０〜ＢＬ１５と接地電源Ｖｓｓの間に挿入され、ゲート端子にはワード線ＷＬが接続されている。ここで、メモリセルトランジスタＭＣ０〜ＭＣ１５において、ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されているもの（図中ＭＣ０、２、１５）はデータ「０」が記憶されており、ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されていないもの（図中ＭＣ１）はデータ「１」が記憶されていることになる。   The memory cell transistors MC0 to MC15 are inserted between the bit lines BL0 to BL15 and the ground power supply Vss, and the word line WL is connected to the gate terminal. Here, in the memory cell transistors MC0 to MC15, those whose drain terminals are connected to the bit lines BL0 to BL15 (MC0, 2, 15 in the figure) store data “0”, and the drain terminals are bit lines. Data that is not connected to BL0 to BL15 (MC1 in the figure) stores data “1”.

記憶するデータの極性は、半導体製造工程にてプログラムされる。   The polarity of data to be stored is programmed in the semiconductor manufacturing process.

センスノードＳＯＵＴは、プリチャージ信号ＰＵで駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ１を介して電源Ｖｄｄに接続されるとともに、プリチャージ信号ＰＵで駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ２と、センスアンプ８の出力であるＮＯＵＴで駆動される、Ｎチャンネル型ＭＯＳトランジスタＭＮ２との縦型接続回路の直列接続を介して、電源電圧Ｖｄｄに接続されている。上記のトランジスタＭＴ０〜ＭＴ１５が、図２１におけるコラムデコーダ７に対応し、トランジスタＭＰ１、ＭＰ２がプリチャージ回路１０に対応し、トランジスタＭＮ２がプリチャージ制御回路１１に対応する。   The sense node SOUT is connected to the power supply Vdd via a P-channel MOS transistor MP1 driven by a precharge signal PU, and a P-channel MOS transistor MP2 driven by a precharge signal PU and the sense amplifier 8 It is connected to the power supply voltage Vdd through a series connection of a vertical connection circuit with an N-channel MOS transistor MN2 driven by NOUT as an output. The transistors MT0 to MT15 correspond to the column decoder 7 in FIG. 21, the transistors MP1 and MP2 correspond to the precharge circuit 10, and the transistor MN2 corresponds to the precharge control circuit 11.

ここで各部信号波形を図２３に示す。なおセンスノードＳＯＵＴ、ＮＯＵＴ、ビット線ＢＬそれぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを“Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図２３に示すタイミング動作(Ｔ１〜Ｔ６)を説明する。   Here, the signal waveform of each part is shown in FIG. For each of the sense nodes SOUT, NOUT and the bit line BL, a case where the data stored in the memory cell is “1” is indicated by a solid line, and a case where the data is “0” is indicated by a broken line. For reading data, one of the column address selection signals CA0 to CA15 selected by the external address is kept at the “H” level, and the others are kept at the “L” level. This is done by selecting the line BL. The timing operation (T1 to T6) shown in FIG. 23 will be described.

Ｔ１は初期状態である。コラムアドレス選択信号ＣＡ０〜ＣＡ１５の全てが"Ｌ"レベル、リセット信号ＮＣＡ０〜ＮＣＡ１５の全てが“Ｈ"レベルなので、ビット線ＢＬ０〜ＢＬ１５の全ては"Ｌ"レベルに固定されており、ＮＯＵＴは"Ｈ"レベルとなっている。   T1 is an initial state. Since all the column address selection signals CA0 to CA15 are at "L" level and all the reset signals NCA0 to NCA15 are at "H" level, all of the bit lines BL0 to BL15 are fixed at "L" level, and NOUT is " H "level.

Ｔ２はアクセス開始である。ロウアドレスにて１本のワード線ＷＬが選択され、活性化状態（ ＝"Ｈ"レベル） となる。任意の時間差を持ってプリチャージ信号ＰＵが"Ｌ"レベルになり、プリチャージが準備される。ここでコラム選択信号ＣＡ０〜１５のうちどれか１本が選択されて"Ｈ"レベルとなり、同時に、相補的に対応するリセット信号ＮＣＡ０〜ＮＣＡ１５のうちどれか１本が"Ｌ"レベルとなると、１本のビット線ＢＬを選択し、センスノードＳＯＵＴへのプリチャージが開始される。ここでトランジスタＭＮ２は導通状態にある。ビット線ＢＬへのプリチャージが、複数のセルトランジスタ１の拡散容量などによる負荷や、ビット線ＢＬ自体の配線負荷のために比較的ゆっくりであるのに対し、センスノードＳＯＵＴの負荷は比較的軽いため、センスノードＳＯＵＴは、トランジスタＭＰ１、ＭＰ２により急速にプリチャージされる。   T2 is an access start. One word line WL is selected by the row address, and is activated (= “H” level). The precharge signal PU becomes “L” level with an arbitrary time difference, and the precharge is prepared. Here, when any one of the column selection signals CA0 to CA15 is selected and becomes “H” level, and at the same time, any one of the corresponding reset signals NCA0 to NCA15 becomes “L” level, One bit line BL is selected, and precharging to the sense node SOUT is started. Here, the transistor MN2 is in a conducting state. The precharge to the bit line BL is relatively slow due to the load due to the diffusion capacitance of the plurality of cell transistors 1 and the wiring load of the bit line BL itself, whereas the load on the sense node SOUT is relatively light Therefore, the sense node SOUT is rapidly precharged by the transistors MP1 and MP2.

Ｔ３でトランジスタＭＮ２が非導通状態になる。センスノードＳＯＵＴの電位上昇により、トランジスタＭＮ２のゲート・ソース端子間電位差が下がり、トランジスタＭＮ２は非導通状態となる。このためトランジスタＭＰ２によるプリチャージが弱まり、センスノードＳＯＵＴの電位上昇が遅くなる。またここで、トランジスタＭＰ１の電流能力は、トランジスタＭＰ２の電流能力より低く設計してあるので、総合的なプリチャージ能力も弱くなる。   At T3, the transistor MN2 is turned off. As the potential of the sense node SOUT increases, the potential difference between the gate and source terminals of the transistor MN2 decreases, and the transistor MN2 becomes nonconductive. For this reason, the precharge by the transistor MP2 is weakened, and the potential rise of the sense node SOUT is delayed. Here, since the current capability of the transistor MP1 is designed to be lower than that of the transistor MP2, the total precharge capability is also weakened.

Ｔ４はセンス動作開始である。ビット線ＢＬの電位上昇により、トランジスタＭＴのゲート・ソース端子間電位差が下がり、コンダクタンスの低い状態になる。ここでメモリセルトランジスタに記憶されているデータが「１」(即ちＢＬ１が選択された)場合、ビット線ＢＬ１の電位上昇は早い。このためトランジスタＭＴ１のゲート・ソース端子間電位差は特に低くなり、センスノードＳＯＵＴの電位は急速に上昇する。   T4 is the start of the sensing operation. As the potential of the bit line BL increases, the potential difference between the gate and source terminals of the transistor MT decreases, and the conductance becomes low. Here, when the data stored in the memory cell transistor is “1” (that is, BL1 is selected), the potential of the bit line BL1 increases rapidly. For this reason, the potential difference between the gate and source terminals of the transistor MT1 becomes particularly low, and the potential of the sense node SOUT rapidly rises.

次にメモリセルトランジスタに記憶されているデータが「０」(即ち、ＢＬ０が選択された)場合、ビット線ＢＬ０の電位がメモリセルトランジスタを介して接地電源Ｖｓｓ側に引きずられるので、センスノードＳＯＵＴの電位はトランジスタＭＰ１、ＭＴ０および、メモリセルトランジスタ２のコンダクタンス比で決まるレベルまでしか上がらない。これにより、データが「０」の場合と「１」の場合とで、センスノードＳＯＵＴの電位差が確定する。   Next, when the data stored in the memory cell transistor is “0” (that is, BL0 is selected), the potential of the bit line BL0 is dragged to the ground power supply Vss side through the memory cell transistor, so that the sense node SOUT Is raised only to a level determined by the conductance ratio of the transistors MP1 and MT0 and the memory cell transistor 2. Thereby, the potential difference of the sense node SOUT is determined depending on whether the data is “0” or “1”.

Ｔ５はセンス動作完了である。データ「１」でのセンスノードＳＯＵＴの電位がセンスアンプ８のしきい値を超えると、ＮＯＵＴが"Ｈ"レベルから"Ｌ"レベルに反転する。逆にデータ「０」の場合は、センスノードＳＯＵＴの電位はセンスアンプ８のしきい値を超えないように設計してあるので、ＮＯＵＴは反転せず"Ｈ"のままとなる。これによりＮＯＵＴの値が確定する。   T5 is a sense operation completion. When the potential of the sense node SOUT with data “1” exceeds the threshold value of the sense amplifier 8, NOUT is inverted from the “H” level to the “L” level. Conversely, in the case of data “0”, since the potential of the sense node SOUT is designed not to exceed the threshold value of the sense amplifier 8, NOUT does not invert and remains “H”. As a result, the value of NOUT is determined.

Ｔ６はアクセス終了である。ワード線ＷＬを"Ｌ"レベルに戻して非活性化状態にする。同時にプリチャージ信号ＰＵが"Ｈ"レベルとなり、センスノードＳＯＵＴに対するプリチャージは停止する。次にコラムアドレス選択信号ＣＡおよび、リセット信号ＮＣＡも、それぞれ非活性化状態になり、 コラムアドレス選択信号ＣＡ＝"Ｌ"レベル、リセット信号ＮＣＡ＝"Ｈ"レベルとなるので、選択されていたビット線ＢＬは"Ｌ"レベルにリセットされる。   T6 is the end of access. The word line WL is returned to the “L” level to be inactivated. At the same time, the precharge signal PU becomes “H” level, and the precharge for the sense node SOUT is stopped. Next, column address selection signal CA and reset signal NCA are also inactivated, and column address selection signal CA = “L” level and reset signal NCA = “H” level. The line BL is reset to the “L” level.

以上のように従来の半導体記憶装置では、プリチャージの初期段階でセンスノードＳＯＵＴを急速に充電し、その後プリチャージを弱くしてデータ「０」、「１」の判別を可能としている。またＴ１〜Ｔ６の一連の動作により、特に低電源電圧下でのマスクＲＯＭに記憶されたデータの高速読み出しが可能となる。
特開２０００−１９５２８６号公報（第４頁、第１１図および第１２図） As described above, in the conventional semiconductor memory device, the sense node SOUT is rapidly charged at the initial stage of precharge, and thereafter, the precharge is weakened so that data “0” and “1” can be discriminated. The series of operations T1 to T6 enables high-speed reading of data stored in the mask ROM, particularly under a low power supply voltage.
JP 2000-195286 A (page 4, FIGS. 11 and 12)

従来例では、読み出されたデータが「０」である場合、電源電圧Ｖｄｄと接地電源Ｖｓｓの間に挿入されたトランジスタＭＰ２、ＭＴ０〜１５、メモリルトランジスタ２を介して貫通電流が発生するので、低消費電力化が根本的に困難である。   In the conventional example, when the read data is “0”, a through current is generated through the transistors MP2, MT0 to 15 and the memorial transistor 2 inserted between the power supply voltage Vdd and the ground power supply Vss. Lowering power consumption is fundamentally difficult.

また、この貫通電流に起因して、センスノードＳＯＵＴの電位は「浮いた」状態となる。特にプロセスの微細化(トランジスタのゲート長の細線化)が進むにつれ、メモリセルトランジスタ２がターンオフしているにもかかわらず発生する、電流の漏れ(オフリーク電流)が増大する。そのため、プリチャージトランジスタである、Ｐチャンネル型ＭＯＳトランジスタＭＰ１、ＭＰ２の電流駆動能力はある程度大きくなければならず、センスノードＳＯＵＴの電位はますます「高く」なってしまう。   Further, due to the through current, the potential of the sense node SOUT is in a “floating” state. In particular, as process miniaturization (thinning of transistor gate length) progresses, current leakage (off-leakage current) that occurs despite the memory cell transistor 2 being turned off increases. Therefore, the current drive capability of the P-channel type MOS transistors MP1 and MP2 which are precharge transistors must be large to some extent, and the potential of the sense node SOUT becomes “higher”.

トランジスタの製造ばらつきなども考慮し、センスアンプ８のしきい値は「高め」に設定することで、データ「０」をデータ「１」と誤判定することを避けるのが一般的である。   In consideration of transistor manufacturing variations, etc., the threshold value of the sense amplifier 8 is generally set to “high” to avoid erroneous determination of data “0” as data “1”.

しかし逆に、読み出しデータが「１」である場合、先に説明したようにセンスアンプ８のしきい値が「高め」に設計してあるので、ビット線ＢＬ０の負荷が重い（メモリセルアレイ１の構成が、ビット線ＢＬ方向に長い場合や、ビット線ＢＬ０に多数のメモリセル２が接続されている場合など）場合、センスノードＳＯＵＴの電位上昇が非常にゆっくりとなる。その結果、センスアンプ８がデータ「１」を判定するまでの時間、すなわち「１」データ読み出し時間（ｔＡＣ）が極めて遅くなるという課題がある。   On the other hand, when the read data is “1”, the threshold of the sense amplifier 8 is designed to be “high” as described above, so that the load on the bit line BL0 is heavy (in the memory cell array 1). When the configuration is long in the direction of the bit line BL, or when a large number of memory cells 2 are connected to the bit line BL0), the potential rise of the sense node SOUT becomes very slow. As a result, there is a problem that the time until the sense amplifier 8 determines the data “1”, that is, the “1” data read time (tAC) becomes extremely slow.

したがって、この発明の目的は、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を提供することである。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor memory device capable of reducing a through current and enabling a high speed access.

上記の目的を達成するために、請求項１記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、
第１のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、第１の列アドレスデコーダと第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
第１のプリチャージ制御回路は第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第２のスイッチ手段は導通から非導通へ切り換え、第１のスイッチ手段は非導通から導通に切り換えるように制御するとともに、プリチャージの開始で第１のセンスアンプがしきい値を超えないとき第１のプリチャージ制御回路は第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とするものである。 In order to achieve the above object, a semiconductor memory device according to claim 1 includes a memory cell array in which a plurality of memory cells are arranged in a matrix, a row address signal, and is connected to a gate terminal of the memory cell array. A first decode circuit for generating a row address decode signal for selecting a word line in the column direction, and a column address signal for fetching the column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array A second decode circuit for generating a column address decode signal; a first column address decoder for receiving a column address decode signal and selecting a bit line; and a memory cell array selected by the first column address decoder. A first sense amplifier for amplifying a change in a bit line connected to the memory cell, and a bit line And a first precharge circuit for charging the input terminal of the first sense amplifier, a first precharge control circuit for controlling the first precharge circuit, and a first precharge control circuit A first precharge signal generating circuit for generating first and second precharge signals for controlling
The first precharge circuit includes first switch means inserted between the power supply voltage and the input terminal of the first sense amplifier, and between the first column address decoder and the input terminal of the first sense amplifier. Having inserted second switch means;
The first precharge control circuit starts precharging by charging the input terminal of the first sense amplifier. When the first sense amplifier exceeds the threshold value, the second switch means is turned off. The first switch means controls to switch from non-conducting to conducting, and the first precharge control circuit controls the first precharge control circuit when the first sense amplifier does not exceed the threshold at the start of precharging. The precharge to the input terminal of the sense amplifier is stopped.

上記構成において、第１のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧Ｖｄｄに、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、第１のセンスアンプの入力端子と電源電圧Ｖｄｄを接続し、第１のセンスアンプの入力端子が Ｌレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、センスアンプの入力端子と電源電圧Ｖｄｄを切断する。   In the above configuration, the first switch means is composed of a P-channel MOS transistor, the source electrode is the power supply voltage Vdd, the drain electrode is the input terminal of the first sense amplifier, and the gate electrode is the first sense amplifier. When the input terminal of the first sense amplifier is at the H level, that is, when the output terminal is at the L level, the conductive state is established, the input terminal of the first sense amplifier is connected to the power supply voltage Vdd, When the input terminal of the first sense amplifier is at the L level, that is, when the output terminal is at the H level, the non-conducting state is established, and the input terminal of the sense amplifier and the power supply voltage Vdd are disconnected.

上記構成において、第２のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタで構成され、ソース電極が第１の列アドレスデコーダに接続され、ドレイン電極が第１のセンスアンプの入力端子に接続され、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち第１のセンスアンプの出力端子がＬレベルにある場合に非導通状態となり、第１のセンスアンプの入力端子と第１の列アドレスデコーダ間の接続を遮断し、第１のセンスアンプの入力端子がＬレベル、すなわち第１のセンスアンプの出力端子がＨレベルにある場合に導通状態となり、第１のセンスアンプの入力端子と第１の列アドレスデコーダを接続する。   In the above configuration, the second switch means is composed of an N-channel MOS transistor, the source electrode is connected to the first column address decoder, the drain electrode is connected to the input terminal of the first sense amplifier, and the gate electrode Is connected to the output terminal of the first sense amplifier. When the input terminal of the first sense amplifier is at the H level, that is, when the output terminal of the first sense amplifier is at the L level, the first sense amplifier is turned off. Is disconnected when the connection between the input terminal of the sense amplifier and the first column address decoder is cut off and the input terminal of the first sense amplifier is at L level, that is, the output terminal of the first sense amplifier is at H level. Thus, the input terminal of the first sense amplifier is connected to the first column address decoder.

上記構成において、第１のプリチャージ信号は、任意のタイミングにて任意のパルス幅を持つワンショットパルス信号である。   In the above configuration, the first precharge signal is a one-shot pulse signal having an arbitrary pulse width at an arbitrary timing.

上記構成において、第１のプリチャージ信号は、任意のクロック信号に同期して活性化した後、第１のセンスアンプの入力端子およびビット線を充電し、そのレベルが第１のセンスアンプでＨと認識できる時間を想定して非活性化する。   In the above configuration, the first precharge signal is activated in synchronization with an arbitrary clock signal, and then charges the input terminal and the bit line of the first sense amplifier. It is inactivated assuming a time that can be recognized as.

上記構成において、第１のプリチャージ信号の起動タイミングは、行アドレスが確定し、ワード線が活性化した後である。   In the above configuration, the start timing of the first precharge signal is after the row address is determined and the word line is activated.

上記構成において、第１のプリチャージ信号は、列アドレス選択信号に同期して生成する、ワンショットパルス信号である。   In the above configuration, the first precharge signal is a one-shot pulse signal generated in synchronization with the column address selection signal.

上記構成において、第１のプリチャージ信号のパルス幅は、第１のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される。   In the above configuration, the pulse width of the first precharge signal is generated by the time for charging the input terminal of the dummy sense amplifier for timing measurement, which is made exactly the same as the first sense amplifier.

上記構成において、第１および第２のプリチャージ信号を生成するクロック信号は、制御クロック信号とは別に、半導体記憶装置に入力される外部信号である。   In the above configuration, the clock signal for generating the first and second precharge signals is an external signal input to the semiconductor memory device separately from the control clock signal.

上記構成において、第２のプリチャージ信号は、非活性化状態にある場合に、第１のセンスアンプの入力端子を接地電位 に固定し、活性化状態にある場合に、第１のセンスアンプの入力端子を、接地電位から切り離す。   In the above configuration, when the second precharge signal is in the inactive state, the input terminal of the first sense amplifier is fixed to the ground potential, and when the second precharge signal is in the active state, Disconnect the input terminal from the ground potential.

上記構成において、第２のプリチャージ信号は、列アドレスデコード信号を一定時間遅延させて生成させる。   In the above configuration, the second precharge signal is generated by delaying the column address decode signal by a predetermined time.

上記構成において、第１のプリチャージ制御回路の電流駆動能力は、第２のスイッチ手段、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しいか、または小さくなるよう設計されている。   In the above configuration, the current driving capability of the first precharge control circuit is designed to be equal to or smaller than the current capability through the second switch means, the first column address decoder, the bit line and the memory cell. ing.

上記構成において、第１のスイッチ手段の電流駆動能力は、第１のプリチャージ制御回路の電流駆動能力より大きくなるように設計されている。   In the above configuration, the current drive capability of the first switch means is designed to be greater than the current drive capability of the first precharge control circuit.

請求項１４記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路を備え、
第１のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、第１の列アドレスデコーダと第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
第２のプリチャージ制御回路は、第３のプリチャージ信号により第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、第３のプリチャージ信号の停止により第１のセンスアンプの入力端子をＬレベルにするものであり、
第１のセンスアンプがしきい値を超えたとき、第２のスイッチ手段は導通から非導通へ切り換え、第１のスイッチ手段は非導通から導通に切り換えるように制御することを特徴とするものである。 According to a fourteenth aspect of the present invention, a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal are fetched and a word line in the column direction connected to the gate terminal of the memory cell array is selected. A first decode circuit for generating a row address decode signal for generating a column address decode signal for fetching a column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array 2 decode circuit, a first column address decoder for selecting a bit line in response to a column address decode signal, and a bit line connected to the selected memory cell of the memory cell array by the first column address decoder Sense amplifier, bit line, and first sense amplifier for amplifying the change of A first precharge circuit for charging the input terminal; a second precharge control circuit for controlling the first precharge circuit; and a third precharge circuit for controlling the second precharge control circuit. A second precharge signal generating circuit for generating a precharge signal;
The first precharge circuit includes first switch means inserted between the power supply voltage and the input terminal of the first sense amplifier, and between the first column address decoder and the input terminal of the first sense amplifier. Having inserted second switch means;
The second precharge control circuit starts precharging by charging the input terminal of the first sense amplifier by the third precharge signal, and stops the first sense amplifier by stopping the third precharge signal. The input terminal is set to L level,
When the first sense amplifier exceeds a threshold value, the second switch means is controlled to switch from conduction to non-conduction, and the first switch means is controlled to switch from non-conduction to conduction. is there.

上記構成において、第２のプリチャージ制御回路の電流駆動能力は、第１のスイッチ手段の電流駆動能力より十分小さくなるように設計されている。   In the above configuration, the current drive capability of the second precharge control circuit is designed to be sufficiently smaller than the current drive capability of the first switch means.

請求項１６記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第２のプリチャージ回路と、第２のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路を備え、
第２のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第３のスイッチ手段を有し、
第１のプリチャージ制御回路は第１のセンスアンプの入力端子にプリチャージすることによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第３のスイッチ手段が導通から非導通へ切り換えるように制御するとともに、プリチャージの開始で第１のセンスアンプがしきい値を超えないとき第１のプリチャージ制御回路は第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とするものである。 According to a sixteenth aspect of the present invention, a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal are taken in, and a word line in the column direction connected to the gate terminal of the memory cell array is selected. A first code circuit for generating a row address decode signal for generating a column address decode signal for receiving a column address signal and selecting a bit line in a row direction connected to a drain terminal of the memory cell array 2 decode circuits, a first column address decoder for selecting a bit line in response to a column address decode signal, and a bit line connected to a memory cell selected in the memory cell array by the first column address decoder First sense amplifier for amplifying change, bit line, and input of first sense amplifier A second precharge circuit for charging the child, a first precharge control circuit for controlling the second precharge circuit, and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating two precharge signals;
The second precharge circuit has third switch means inserted between the power supply voltage and the input terminal of the first sense amplifier,
The first precharge control circuit starts precharging by precharging the input terminal of the first sense amplifier. When the first sense amplifier exceeds the threshold value, the third switch means is turned off. The first precharge control circuit stops precharging to the input terminal of the first sense amplifier when the first sense amplifier does not exceed the threshold value at the start of precharge. It is characterized by doing.

上記構成において、第３のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧に、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、第１のセンスアンプの入力端子と電源電圧を接続し、第１のセンスアンプの入力端子がＬレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、センスアンプの入力端子と電源電圧を切断する。   In the above configuration, the third switch means is composed of a P-channel MOS transistor, the source electrode is the power supply voltage, the drain electrode is the input terminal of the first sense amplifier, and the gate electrode is the output of the first sense amplifier. The first sense amplifier is in the conductive state when the input terminal of the first sense amplifier is at the H level, that is, the output terminal is at the L level, and the power supply voltage is connected to the input terminal of the first sense amplifier. When the input terminal of the sense amplifier is at the L level, that is, the output terminal is at the H level, the non-conducting state is established, and the power supply voltage is disconnected from the input terminal of the sense amplifier.

請求項１８記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第３のプリチャージ回路と、第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路とを備え、
第３のプリチャージ回路は、第１のセンスアンプの入力端子と列アドレスデコード回路との間に挿入された第４のスイッチ手段を有し、
第２のプリチャージ制御回路は第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第４のスイッチ手段を導通から非導通へ切り換えることを特徴とするものである。 According to another aspect of the semiconductor memory device of the present invention, a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal are fetched and a word line in the column direction connected to the gate terminal of the memory cell array is selected. A first decode circuit for generating a row address decode signal for generating a column address decode signal for fetching a column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array 2 decode circuit, a first column address decoder for selecting a bit line in response to a column address decode signal, and a bit line connected to the selected memory cell of the memory cell array by the first column address decoder Sense amplifier, bit line, and first sense amplifier for amplifying the change of A third precharge circuit for charging the input terminal, a second precharge control circuit for controlling the first precharge circuit, and a third precharge control circuit for controlling the second precharge control circuit A second precharge signal generating circuit for generating a precharge signal,
The third precharge circuit has fourth switch means inserted between the input terminal of the first sense amplifier and the column address decode circuit,
The second precharge control circuit starts precharging by charging the input terminal of the first sense amplifier. When the first sense amplifier exceeds the threshold value, the fourth switch means is turned off. It is characterized by switching to conduction.

上記構成において、第４のスイッチ手段は、センスアンプの入力端子がＨレベル、すなわちセンスアンプの出力端子がＬレベルの場合に非導通状態となり、第１のセンスアンプの入力端子と列アドレスデコード回路との接続を遮断し、センスアンプの入力端子がＬレベル、すなわちセンスアンプの出力端子がＨレベルの場合に導通状態となり、第１のセンスアンプの入力端子と列アドレスデコード回路とを接続するものである。   In the above configuration, the fourth switch means becomes non-conductive when the input terminal of the sense amplifier is at the H level, that is, when the output terminal of the sense amplifier is at the L level, and the input terminal of the first sense amplifier and the column address decoding circuit Is disconnected when the input terminal of the sense amplifier is L level, that is, the output terminal of the sense amplifier is H level, and connects the input terminal of the first sense amplifier and the column address decode circuit. It is.

請求項２０記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第４のプリチャージ回路と、第４のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する、第１のプリチャージ信号発生回路と、列アドレスデコード信号を第１の列アドレスデコーダに供給する第５のスイッチ手段とを備え、
第４のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第６のスイッチ手段を有し、
第１のプリチャージ制御回路は第１のセンスアンプの入力端子にプリチャージすることによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第６のスイッチ手段を導通するとともに第５のスイッチ手段を非導通にすることを特徴とするものである。 According to a twentieth aspect of the present invention, a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal are fetched and a word line in the column direction connected to the gate terminal of the memory cell array is selected. A first decode circuit for generating a row address decode signal for generating a column address decode signal for fetching a column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array 2 decode circuits, a first column address decoder for selecting a bit line in response to an address decode signal, and a bit line connected to a memory cell selected in the memory cell array by the first column address decoder. A first sense amplifier for amplifying the change, a bit line, and a first sense amplifier; A fourth precharge circuit for charging the power terminal; a first precharge control circuit for controlling the fourth precharge circuit; and a first precharge circuit for controlling the first precharge control circuit; A first precharge signal generating circuit for generating a second precharge signal; and fifth switch means for supplying a column address decode signal to the first column address decoder;
The fourth precharge circuit has sixth switch means inserted between the power supply voltage and the input terminal of the first sense amplifier,
The first precharge control circuit starts precharging by precharging the input terminal of the first sense amplifier. When the first sense amplifier exceeds the threshold value, the sixth switch means is turned on. In addition, the fifth switch means is made non-conductive.

上記構成において、列アドレスデコード信号を第１の列アドレスデコーダに供給する第５のスイッチ手段は、第１のセンスアンプの出力のレベルによって接続または切断するものである。   In the above configuration, the fifth switch means for supplying the column address decode signal to the first column address decoder is connected or disconnected according to the output level of the first sense amplifier.

上記構成において、第５のスイッチ手段は、メモリセルから読み出されたデータが０である場合に、列アドレスデコード信号を第１の列アドレスデコーダに供給させ、メモリセルから読み出されたデータが１の場合には、列アドレスデコード信号から第１の列アドレスデコーダを切断し、第１の列アドレスデコーダの列アドレスデコード信号の入力を接地電位に短絡する。   In the above configuration, the fifth switch means causes the column address decode signal to be supplied to the first column address decoder when the data read from the memory cell is 0, and the data read from the memory cell is In the case of 1, the first column address decoder is disconnected from the column address decode signal, and the input of the column address decode signal of the first column address decoder is short-circuited to the ground potential.

上記構成において、第１のプリチャージ制御回路の電流駆動能力は、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しい、または小さくなるように設計されている。   In the above configuration, the current driving capability of the first precharge control circuit is designed to be equal to or smaller than the current capability through the first column address decoder, the bit line and the memory cell.

請求項２４記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第２の列アドレスデコーダと、この第２の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、第２の列アドレスデコーダは、第７および第８のスイッチ手段が並列に接続されて構成されていることを特徴とするものである。   A semiconductor memory device according to a twenty-fourth aspect of the present invention is a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal, and selects a word line in the column direction connected to the gate terminal of the memory cell array. A first decode circuit for generating a row address decode signal for generating a column address decode signal for fetching a column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array 2 decode circuit, a second column address decoder for receiving a column address decode signal and selecting a bit line, and a bit line connected to the selected memory cell of the memory cell array by the second column address decoder Of the first sense amplifier for amplifying the change of the bit line and the first sense amplifier A first precharge circuit for charging the power terminal; a first precharge control circuit for controlling the first precharge circuit; and a first precharge circuit for controlling the first precharge control circuit; And a first precharge signal generating circuit for generating a second precharge signal, and the second column address decoder is configured by connecting seventh and eighth switch means in parallel. It is what.

上記構成において、第２の列アドレスデコーダを構成する第７のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタであり、第８のスイッチ手段はＰチャンネル型ＭＯＳトランジスタである。   In the above configuration, the seventh switch means constituting the second column address decoder is an N-channel MOS transistor, and the eighth switch means is a P-channel MOS transistor.

上記構成において、第７のスイッチ手段は列アドレスデコード信号にて制御され、第８のスイッチ手段は、列アドレスデコード信号に対して相補極性をもつ列アドレスデコード信号にて制御される。   In the above configuration, the seventh switch means is controlled by the column address decode signal, and the eighth switch means is controlled by the column address decode signal having a complementary polarity to the column address decode signal.

請求項２７記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第２のセンスアンプと、ビット線および第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のセンスアンプ制御回路とを備え、
第２のセンスアンプは、第１のセンスアンプ制御回路により切り替わる第１のスイッチングレベルと第２のスイッチングレベルを有することを特徴とするものである。 According to a twenty-seventh aspect of the present invention, a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal are taken in and a word line in the column direction connected to the gate terminal of the memory cell array is selected. A first decode circuit for generating a row address decode signal for generating a column address decode signal for fetching a column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array 2 decode circuits, a first column address decoder for selecting a bit line in response to a column address decode signal, and a bit line connected to a memory cell selected in the memory cell array by the first column address decoder Second sense amplifier for amplifying change, bit line and second sense amplifier input A first precharge circuit for charging the child, a first precharge control circuit for controlling the first precharge circuit, and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating two precharge signals, and a first sense amplifier control circuit,
The second sense amplifier has a first switching level and a second switching level that are switched by the first sense amplifier control circuit.

上記構成において、第２のセンスアンプは、第１のインバータと、第１のインバータの出力と接地電位の間に挿入された第９のスイッチ手段と、第１のインバータの入力と第１のセンスアンプ制御回路の出力とを入力する第１のＮＡＮＤ回路と、第１のＮＡＮＤ回路の出力と、第９のスイッチ手段の制御入力間に挿入された第２のインバータによって構成される。   In the above configuration, the second sense amplifier includes the first inverter, the ninth switch means inserted between the output of the first inverter and the ground potential, the input of the first inverter, and the first sense. A first NAND circuit for inputting the output of the amplifier control circuit, a second inverter inserted between the output of the first NAND circuit and the control input of the ninth switch means.

上記構成において、第９のスイッチ手段はＮチャンネル型ＭＯＳトランジスタである。   In the above configuration, the ninth switch means is an N-channel MOS transistor.

上記構成において、第２のセンスアンプの第１のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、Ｎチャンネル型ＭＯＳトランジスタの電流能力の比によって決まり、第２のセンスアンプの第２のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、第９のスイッチ手段の電流能力および第１のインバータのＮチャンネル型ＭＯＳトランジスタの電流能力の総和の比によって決まる。   In the above configuration, the first switching level of the second sense amplifier is determined by the ratio of the current capability of the P-channel MOS transistor and the current capability of the N-channel MOS transistor in the first inverter. The second switching level depends on the ratio of the sum of the current capability of the P-channel MOS transistor in the first inverter, the current capability of the ninth switch means, and the current capability of the N-channel MOS transistor of the first inverter. Determined.

上記構成において、第２のセンスアンプの第１のスイッチングレベルは、第２のスイッチングレベルより高く、第２のスイッチングレベルは、０データを読み出すときのセンスノードレベルより高くなるように設計されている。   In the above configuration, the first switching level of the second sense amplifier is higher than the second switching level, and the second switching level is designed to be higher than the sense node level when reading 0 data. .

上記構成において、第２のセンスアンプは、読み出しデータの判定を開始する際に第１のスイッチングレベルであり、主に０データ読み出しを判定し、第１のセンスアンプ制御回路にて、第２のスイッチングレベルに変化した後、１データ読み出しを判定することで、１データ読み出し判定を高速に行う。   In the above configuration, the second sense amplifier is at the first switching level when starting the determination of the read data, mainly determines 0 data read, and the first sense amplifier control circuit After changing to the switching level, one data read determination is performed at high speed by determining one data read.

上記構成において、第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、第１および第２のプリチャージ信号を一定時間遅延させて生成したものである。   In the above configuration, the first and second switching level switching timings of the second sense amplifier by the first sense amplifier control circuit are generated by delaying the first and second precharge signals by a predetermined time. is there.

上記構成において、第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、第２のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される。   In the above-described configuration, the first and second switching level switching timings of the second sense amplifier by the first sense amplifier control circuit are made exactly the same as those of the second sense amplifier, and are dummy senses for timing measurement. Generated by charging the input terminal of the amplifier.

請求項３５記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第２のセンスアンプと、ビット線および第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のフューズボックス回路を備え、
第２のセンスアンプは第１のスイッチングレベルと第２のスイッチングレベルを有し、第１のフューズボックス回路にて第１と第２のスイッチングレベルが切り替えられることを特徴とするものである。 A semiconductor memory device according to a thirty-fifth aspect of the present invention is a memory cell array in which a plurality of memory cells are arranged in a matrix and a row address signal, and selects a word line in the column direction connected to the gate terminal of the memory cell array. A first decode circuit for generating a row address decode signal for generating a column address decode signal for fetching a column address signal and selecting a bit line in the row direction connected to the drain terminal of the memory cell array 2 decode circuit, a first column address decoder for selecting a bit line in response to a column address decode signal, and a bit line connected to the selected memory cell of the memory cell array by the first column address decoder A second sense amplifier for amplifying the change of the bit line and the second sense amplifier A first precharge circuit for charging the power terminal; a first precharge control circuit for controlling the first precharge circuit; and a first precharge circuit for controlling the first precharge control circuit; A first precharge signal generating circuit for generating a second precharge signal; and a first fuse box circuit,
The second sense amplifier has a first switching level and a second switching level, and the first and second switching levels are switched by the first fuse box circuit.

請求項１記載の発明の半導体記憶装置によれば、メモリセルから読み出されたデータの論理値が「０」である場合、ビット線および、センスアンプの入力端子への電流供給を停止することで、センスアンプの判定レベルを充分引き下げ、センスアンプの増幅作用を確実なものとするとともに、貫通電流の低減を果たす。逆にメモリセルから読み出されたデータの論理値が「１」である場合、センスアンプの入力端子をビット線および、メモリセルから切り離すことで、センスアンプの確定速度を高速化し、高速アクセスを可能とする。   According to the semiconductor memory device of the first aspect, when the logical value of the data read from the memory cell is “0”, the current supply to the bit line and the input terminal of the sense amplifier is stopped. Thus, the determination level of the sense amplifier is sufficiently lowered to ensure the amplification function of the sense amplifier and to reduce the through current. On the contrary, when the logical value of the data read from the memory cell is “1”, the sense amplifier input terminal is separated from the bit line and the memory cell, thereby increasing the deterministic speed of the sense amplifier and performing high-speed access. Make it possible.

以上のように、読み出しデータの極性に応じてセンスノードおよび、ビット線へのプリチャージ経路を切り替えることで、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を容易に提供する。   As described above, by switching the precharge path to the sense node and the bit line according to the polarity of read data, a semiconductor memory device that can reduce the through current and enable high-speed access is easily provided.

請求項１４記載の発明によれば、センスアンプのスイッチングレベルを「低め」に設計できるので、データ「１」読み出しの高速化を実現する。また微小な貫通電流が発生するが、プリチャージ信号を１本に圧縮できるので、センスアンプ制御の簡略化、レイアウト面積の削減といった効果もある。   According to the fourteenth aspect of the invention, since the switching level of the sense amplifier can be designed to be “lower”, the reading speed of the data “1” can be increased. Although a minute through current is generated, since the precharge signal can be compressed to one, the sense amplifier control can be simplified and the layout area can be reduced.

請求項１６記載の発明によれば、「０」データ読み出しの場合、例えばワンショットパルスであるプリチャージ信号にて、貫通電流の発生を抑え、低消費電力化を図ることができる。同時にセンスノードの電位〜０Ｖとなることにより、センスアンプのスイッチングレベルを「低め」に設計でき、データ「１」読み出しの高速化を実現する。第１および第２のプリチャージ信号を共通にし、プリチャージ信号を１本に圧縮することで、プリチャージ信号の制御を簡略化、省レイアウト面積化を図ることができる。   According to the sixteenth aspect of the present invention, in the case of reading “0” data, for example, by using a precharge signal that is a one-shot pulse, generation of a through current can be suppressed and power consumption can be reduced. At the same time, since the potential of the sense node becomes ˜0 V, the switching level of the sense amplifier can be designed to be “lower”, and the reading speed of data “1” can be increased. By making the first and second precharge signals common and compressing the precharge signal to one, the control of the precharge signal can be simplified and the layout area can be reduced.

請求項１８記載の発明によれば、「１」データ読み出し時のメモリセルトランジスタにおけるオフリークの影響を無視することができるので、センスノードＳＯＵＴへのプリチャージ能力を絞ることが可能である。その結果「０」データ読み出し時の貫通電流を削減し、同時にセンスアンプの感度を上げることができ、高速アクセスを可能とする。またプリチャージ信号の制御を簡略化、省レイアウト面積化も実現することができる。   According to the eighteenth aspect, since the influence of off-leakage in the memory cell transistor at the time of reading “1” data can be ignored, the precharge ability to the sense node SOUT can be reduced. As a result, the through current at the time of reading “0” data can be reduced, and the sensitivity of the sense amplifier can be increased at the same time, thereby enabling high-speed access. Further, the control of the precharge signal can be simplified and the layout area can be reduced.

請求項２０記載の発明によれば、センスノードとビット線間に挿入される、Ｎチャンネル型ＭＯＳトランジスタ数を削減することにより、ビット線へのスムーズな電荷転送を可能にし、センスアンプにおける判定動作の高速化、安定化を図ることができる。   According to the invention of claim 20, by reducing the number of N-channel MOS transistors inserted between the sense node and the bit line, smooth charge transfer to the bit line is enabled, and the determination operation in the sense amplifier Can be speeded up and stabilized.

請求項２４記載の発明によれば、コラムアドレス選択回路兼プリチャージトランスファを「ＣＭＯＳスイッチ」にて構成することで、ビット線へのスムーズな電荷転送を可能にし、センスアンプにおける判定動作の高速化、安定化を図ることができる。   According to the twenty-fourth aspect of the present invention, the column address selection circuit / precharge transfer is configured by a “CMOS switch”, thereby enabling smooth charge transfer to the bit line and speeding up the determination operation in the sense amplifier. Stabilization can be achieved.

請求項２７記載の発明によれば、任意のタイミングを持ったセンスアンプ制御信号にてＮチャンネル型ＭＯＳトランジスタを制御し、センスアンプのスイッチングレベルを「高め」から「低め」に調整することで、「１」データ読み出し時間を短縮することが可能となる。センスアンプ制御信号のタイミングは、センスアンプ制御回路にて生成するだけでなく、コラムアドレス選択信号または、プリチャージ信号の遅延から生成してもよい。   According to the invention of claim 27, by controlling the N channel type MOS transistor with a sense amplifier control signal having an arbitrary timing and adjusting the switching level of the sense amplifier from “higher” to “lower”, It becomes possible to shorten the “1” data read time. The timing of the sense amplifier control signal may be generated not only by the sense amplifier control circuit but also from the delay of the column address selection signal or the precharge signal.

請求項３５記載の発明によれば、センスアンプ制御信号は、フューズボックスなどにより、チップ製造工程にて"Ｈ"レベルか"Ｌ"レベルかに設定する「スイッチ信号」となっている。従ってセンスアンプのスイッチングレベルは、任意の電圧幅を持って調整可能となる。この時、センスアンプはセンスアンプのスイッチングレベルの調整幅に応じて、Ｎチャンネル型ＭＯＳトランジスタを複数個内蔵していてもよい。   According to the thirty-fifth aspect of the invention, the sense amplifier control signal is a “switch signal” which is set to the “H” level or the “L” level in the chip manufacturing process by a fuse box or the like. Therefore, the switching level of the sense amplifier can be adjusted with an arbitrary voltage width. At this time, the sense amplifier may incorporate a plurality of N-channel MOS transistors according to the adjustment range of the switching level of the sense amplifier.

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態における回路の概略図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
FIG. 1 is a schematic diagram of a circuit according to the first embodiment of the present invention.

１は複数のＮチャンネル型ＭＯＳトランジスタで構成されたメモリセルアレイ、２はメモリセル、３はワード線、４はビット線である。５は入力バッファであり、マスクＲＯＭ外部から入力されたアドレスや制御信号の波形整形を行い、マスクＲＯＭ内部に伝える。６はロウデコーダでありメモリセルアレイ１の行方向を選択する。７はコラムデコーダであり、メモリセルアレイ１の列方向を選択する。８はセンスアンプであり、コラムデコーダ７を介してビット線４と接続されている。９はデータ出力バッファであり、センスアンプ８にて増幅されたメモリセル２から読み出されたデータを、マスクＲＯＭ外部に伝達する。   1 is a memory cell array composed of a plurality of N-channel MOS transistors, 2 is a memory cell, 3 is a word line, and 4 is a bit line. Reference numeral 5 denotes an input buffer, which shapes the waveform of an address or control signal input from the outside of the mask ROM and transmits it to the mask ROM. A row decoder 6 selects the row direction of the memory cell array 1. A column decoder 7 selects the column direction of the memory cell array 1. A sense amplifier 8 is connected to the bit line 4 via the column decoder 7. A data output buffer 9 transmits data read from the memory cell 2 amplified by the sense amplifier 8 to the outside of the mask ROM.

１４はプリチャージ信号発生回路であり、１５はプリチャージ信号である。プリチャージ信号発生回路１４にて、外部入力アドレスにて選択されたプリチャージ制御回路１６を活性化するためのプリチャージ信号１５を生成し、ビット線４の選択プリチャージを実現する。ここでプリチャージ信号１５ａはワンショットパルス信号であり、プリチャージ信号１５ｂは、任意のタイミングにて活性化するタイミング信号である。   14 is a precharge signal generation circuit, and 15 is a precharge signal. The precharge signal generation circuit 14 generates a precharge signal 15 for activating the precharge control circuit 16 selected by the external input address, thereby realizing the selective precharge of the bit line 4. Here, the precharge signal 15a is a one-shot pulse signal, and the precharge signal 15b is a timing signal that is activated at an arbitrary timing.

１６はプリチャージ制御回路、１７はプリチャージ回路である。センスアンプ８の出力論理値に応じてビット線ＢＬへのプリチャージ、ディスチャージ経路を切り替え、センスアンプ８の動作を制御する。   Reference numeral 16 is a precharge control circuit, and 17 is a precharge circuit. The precharge and discharge paths to the bit line BL are switched according to the output logic value of the sense amplifier 8 to control the operation of the sense amplifier 8.

メモリセルアレイ１は、ワード線３とビット線４の交点にメモリセル２を配置しており、メモリセル２におけるソース端子が接地電位Ｖｓｓに、ゲート端子がワード線ＷＬに接続されている。ここで該ドレイン端子がビット線ＢＬに接続されている場合に「０」を、該ドレイン端子がビット線ＢＬに接続されていない場合に「１」を記憶する。   In the memory cell array 1, a memory cell 2 is arranged at the intersection of the word line 3 and the bit line 4, and the source terminal of the memory cell 2 is connected to the ground potential Vss and the gate terminal is connected to the word line WL. Here, “0” is stored when the drain terminal is connected to the bit line BL, and “1” is stored when the drain terminal is not connected to the bit line BL.

次に図２、図３を参照しながら、図１の動作を説明する。ここで、図２は本発明の第１の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図３はその動作波形の概略図である。図２は、１６コラム選択の場合を示している。図２において、ビット線ＢＬ０〜ＢＬ１５は、リセット信号として働くコラムアドレス選択信号ＣＡ０〜ＣＡ１５の相補信号ＮＣＡ０〜ＮＣＡ１５にて駆動されるリセット用Ｎチャンネル型ＭＯＳトランジスタＭＲ０〜ＭＲ１５を介してそれぞれ接地電源Ｖｓｓに接続されるとともに、コラムアドレス選択回路兼プリチャージトランスファを形成するＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を介して、センスアンプ８の入力端子であるセンスノードＳＯＵＴに接続されている。   Next, the operation of FIG. 1 will be described with reference to FIGS. 2 is a schematic diagram of the sense amplifier circuit of the mask ROM in the first embodiment of the present invention, and FIG. 3 is a schematic diagram of its operation waveform. FIG. 2 shows the case of 16 column selection. In FIG. 2, bit lines BL0 to BL15 are respectively connected to ground power supply Vss via reset N-channel MOS transistors MR0 to MR15 driven by complementary signals NCA0 to NCA15 of column address selection signals CA0 to CA15 that function as reset signals. And is connected to a sense node SOUT which is an input terminal of the sense amplifier 8 through N-channel MOS transistors MT0 to MT15 forming a column address selection circuit / precharge transfer.

またメモリセルトランジスタＭＣ０〜ＭＣ１５は、ビット線ＢＬ０〜ＢＬ１５と接地電源Ｖｓｓの間に挿入され、該ゲート端子にはワード線ＷＬが接続されている。ここで、メモリセルトランジスタＭＣ０〜ＭＣ１５において、該ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されているもの（図中ＭＣ０、２、１５）はデータ「０」が記憶されており、該ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されていないもの（図中ＭＣ１）はデータ「１」が記憶されていることになる。
記憶するデータの極性は、半導体製造工程にてプログラムされる。 The memory cell transistors MC0 to MC15 are inserted between the bit lines BL0 to BL15 and the ground power supply Vss, and the word line WL is connected to the gate terminal. Here, in the memory cell transistors MC0 to MC15, those whose drain terminals are connected to the bit lines BL0 to BL15 (MC0, 2, 15 in the figure) store data “0”. Data “1” is stored in those not connected to the bit lines BL0 to BL15 (MC1 in the figure).
The polarity of data to be stored is programmed in the semiconductor manufacturing process.

センスノードＳＯＵＴは、プリチャージ信号ＰＵ１で駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ１および、プリチャージ信号ＰＵ２で駆動されるＮチャンネル型ＭＯＳトランジスタＭＮ３を介して、それぞれ電源Ｖｄｄおよび、接地電源Ｖｓｓに接続されるとともに、センスアンプ８の出力ＮＯＵＴにて駆動される、Ｐチャンネル型ＭＯＳトランジスタＭＰ２および、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を介して、それぞれ電源Ｖｄｄおよび、Ｎチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５と接続される。   The sense node SOUT is connected to the power supply Vdd and the ground power supply Vss via the P-channel MOS transistor MP1 driven by the precharge signal PU1 and the N-channel MOS transistor MN3 driven by the precharge signal PU2, respectively. And connected to the power supply Vdd and N-channel MOS transistors MT0 to MT15 via a P-channel MOS transistor MP2 and an N-channel MOS transistor MN4, respectively, driven by the output NOUT of the sense amplifier 8. .

ここで、Ｎチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５がコラムデコーダ７に対応し、ＭＯＳトランジスタＭＰ１およびＭＮ３が、プリチャージ制御回路１６に、ＭＯＳトランジスタＭＰ２およびＭＮ４が、プリチャージ回路１７に、それぞれ対応する。   Here, the N channel type MOS transistors MT0 to MT15 correspond to the column decoder 7, the MOS transistors MP1 and MN3 correspond to the precharge control circuit 16, and the MOS transistors MP2 and MN4 correspond to the precharge circuit 17, respectively.

ここで各部信号波形を図３に示す。なおセンスノードＳＯＵＴ、センスアンプ８の出力ＮＯＵＴ、ビット線ＢＬ０それぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図３に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   Here, the signal waveform of each part is shown in FIG. For the sense node SOUT, the output NOUT of the sense amplifier 8, and the bit line BL0, the case where the data stored in the memory cell is “1” is indicated by a solid line, and the case where the data is “0” is indicated by a broken line. For reading data, one of the column address selection signals CA0 to CA15 selected by the external address is kept at the “H” level, and the others are kept at the “L” level. This is done by selecting the line BL. The timing operation (T1 to T5) shown in FIG. 3 will be described.

Ｔ１は初期状態である。ワード線ＷＬは非活性化状態（＝"Ｌ"レベル）にあり、コラムアドレス選択信号ＣＡ０〜１５の全てが"Ｌ"レベル、リセット信号ＮＣＡ０〜ＮＣＡ１５の全てが"Ｈ"レベルである。またプリチャージ信号ＰＵ１およびＰＵ２も"Ｈ"レベルとなっているので、Ｎチャンネル型ＭＯＳトランジスタＭＮ３は導通状態、Ｐチャンネル型ＭＯＳトランジスタＭＰ１は非導通状態にあり、センスノードＳＯＵＴは"Ｌ"レベルに、ＮＯＵＴは"Ｈ"レベルに固定されている。従って、Ｎチャンネル型ＭＯＳトランジスタＭＮ４は導通状態、Ｐチャンネル型ＭＯＳトランジスタＭＰ２は非導通状態にあるので、ビット線ＢＬ０〜ＢＬ１５も"Ｌ"レベルに固定される。   T1 is an initial state. The word lines WL are in an inactive state (= “L” level), all of the column address selection signals CA0 to CA15 are “L” level, and all of the reset signals NCA0 to NCA15 are “H” level. Since the precharge signals PU1 and PU2 are also at the “H” level, the N-channel MOS transistor MN3 is in the conductive state, the P-channel MOS transistor MP1 is in the non-conductive state, and the sense node SOUT is at the “L” level. , NOUT are fixed to the “H” level. Accordingly, since the N-channel MOS transistor MN4 is in a conducting state and the P-channel MOS transistor MP2 is in a non-conducting state, the bit lines BL0 to BL15 are also fixed to the “L” level.

Ｔ２はアクセス開始である。ロウアドレスにて１本のワード線ＷＬが選択され、活性化状態（ ＝"Ｈ"レベル） となる。任意の時間差を持ってプリチャージ信号ＰＵ１が"Ｌ"レベル、プリチャージ信号ＰＵ２が"Ｌ"レベルになるので、Ｐチャンネル型ＭＯＳトランジスタＭＰ１が導通状態に、Ｎチャンネル型ＭＯＳトランジスタＭＮ３が非導通状態になる。これにより、センスノードＳＯＵＴにＰチャンネル型ＭＯＳトランジスタＭＰ１を介してプリチャージが始まる。   T2 is an access start. One word line WL is selected by the row address, and is activated (= “H” level). Since the precharge signal PU1 becomes “L” level and the precharge signal PU2 becomes “L” level with an arbitrary time difference, the P-channel MOS transistor MP1 is turned on and the N-channel MOS transistor MN3 is turned off. become. As a result, precharging starts to the sense node SOUT via the P-channel MOS transistor MP1.

ここで、コラム選択信号ＣＡ０〜１５のうちどれか１本が選択されて"Ｈ"レベル、相補的に対応するリセット信号ＮＣＡ０〜ＮＣＡ１５のうちどれか１本が"Ｌ"レベルとなると、１本のビット線ＢＬを選択し、ビット線ＢＬへのプリチャージが開始される。ビット線ＢＬへのプリチャージが、複数のセルトランジスタ２の拡散容量などによる負荷や、ビット線ＢＬ自体の配線負荷のために比較的ゆっくりであるのに対し、センスノードＳＯＵＴの負荷は比較的軽いため、センスノードＳＯＵＴはトランジスタＭＰ１によって急速にプリチャージされる。   Here, when any one of the column selection signals CA0 to CA15 is selected and becomes "H" level, and any one of the corresponding reset signals NCA0 to NCA15 becomes "L" level, one line is selected. Bit line BL is selected, and precharging to the bit line BL is started. The precharge to the bit line BL is relatively slow due to the load due to the diffusion capacitance of the plurality of cell transistors 2 and the wiring load of the bit line BL itself, whereas the load on the sense node SOUT is relatively light Therefore, the sense node SOUT is rapidly precharged by the transistor MP1.

Ｔ３〜Ｔ４はセンス動作である。メモリセルトランジスタ２に記憶されているデータが「１」(即ち、ＢＬ１を選択した)である場合、センスノードＳＯＵＴの電位は上がり続け、センスアンプ８のしきい値を超える。するとＮＯＵＴが反転して"Ｌ"レベルになり、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を非導通状態にするので、センスノードＳＯＵＴとビット線ＢＬ０は切り離される。この時、Ｐチャンネル型ＭＯＳトランジスタＭＰ２が導通状態となる。   T3 to T4 are sense operations. When the data stored in the memory cell transistor 2 is “1” (that is, BL1 is selected), the potential of the sense node SOUT continues to rise and exceeds the threshold value of the sense amplifier 8. Then, NOUT is inverted and becomes “L” level, and the N-channel MOS transistor MN4 is turned off, so that the sense node SOUT and the bit line BL0 are disconnected. At this time, the P-channel MOS transistor MP2 becomes conductive.

ここでプリチャージ信号ＰＵ１は"Ｈ"レベルに戻る（ＰＵ１は、ワンショットパルス信号）ので、Ｐチャンネル型ＭＯＳトランジスタＭＰ１は非導通状態になるが、Ｐチャンネル型ＭＯＳトランジスタＭＰ２が導通状態であるので、センスノードＳＯＵＴへのプリチャージは維持される。またビット線ＢＬ１へのプリチャージ経路を完全に遮断してしまうので、メモリセルトランジスタ２にて発生するオフリークの影響も、排除することができる。   Here, since the precharge signal PU1 returns to the “H” level (PU1 is a one-shot pulse signal), the P-channel MOS transistor MP1 is turned off, but the P-channel MOS transistor MP2 is turned on. The precharge to the sense node SOUT is maintained. In addition, since the precharge path to the bit line BL1 is completely cut off, the influence of off-leakage occurring in the memory cell transistor 2 can be eliminated.

メモリセルトランジスタ２に記憶されているデータが「０」(即ちＢＬ０を選択した)である場合、センスノードＳＯＵＴのレベルは、センスアンプ８のしきい値を超えない。従ってＮチャンネル型ＭＯＳトランジスタＭＮ４は（高コンダクタンスながらも） 導通状態を維持し、Ｐチャンネル型ＭＯＳトランジスタＭＰ２も非導通状態を維持する。ここで、ワンショットパルスであるプリチャージ信号ＰＵ１が"Ｈ"レベルに戻ると、Ｐチャンネル型ＭＯＳトランジスタＭＰ１が非導通状態になり、センスノードＳＯＵＴおよび、ビット線ＢＬ０のレベルは共に“Ｌ”（＝０ｖ）になる。従って、従来例にて発生していた読み出しデータが「０」の場合の貫通電流を抑え、低消費電力化を果たすことが可能となる。同時に、センスアンプ８のスイッチングレベルを従来例に比べて「低め」に設計することができ、高速アクセスを実現する。   When the data stored in the memory cell transistor 2 is “0” (that is, BL0 is selected), the level of the sense node SOUT does not exceed the threshold value of the sense amplifier 8. Therefore, the N-channel MOS transistor MN4 maintains a conductive state (although high conductance), and the P-channel MOS transistor MP2 also maintains a non-conductive state. Here, when the precharge signal PU1, which is a one-shot pulse, returns to the “H” level, the P-channel MOS transistor MP1 becomes non-conductive, and the levels of the sense node SOUT and the bit line BL0 are both “L” ( = 0v). Therefore, it is possible to suppress the through current when the read data generated in the conventional example is “0” and to reduce the power consumption. At the same time, the switching level of the sense amplifier 8 can be designed to be “lower” compared to the conventional example, thereby realizing high-speed access.

Ｔ５はアクセス終了である。ワード線ＷＬを"Ｌ"レベルに戻して非活性化状態にする。同時にプリチャージ信号ＰＵ２が"Ｈ"レベルとなり、センスノードＳＯＵＴを初期化（"Ｌ"レベル）する。次にコラムアドレス選択信号ＣＡおよび、リセット信号ＮＣＡも、それぞれ非活性化状態になり、 コラムアドレス選択信号ＣＡ＝"Ｌ"レベル、リセット信号ＮＣＡ＝"Ｈ"レベルとなるので、選択されていたビット線ＢＬはＮチャンネル型ＭＯＳトランジスタＭＴ０にて、"Ｌ"レベルにリセットされる。   T5 is the end of access. The word line WL is returned to the “L” level to be inactivated. At the same time, the precharge signal PU2 becomes “H” level, and the sense node SOUT is initialized (“L” level). Next, column address selection signal CA and reset signal NCA are also inactivated, and column address selection signal CA = “L” level and reset signal NCA = “H” level. The line BL is reset to the “L” level by the N-channel MOS transistor MT0.

以上のように本発明の第１の実施の形態における半導体記憶装置は、「０」データ読み出しの場合、ビット線ＢＬ０およびセンスノードＳＯＵＴへのプリチャージ経路を遮断し、貫通電流の発生を抑えるので、低消費電力化を図ることができる。この時、センスノードＳＯＵＴの電位〜０Ｖとなるため、センスアンプ８のスイッチングレベルを「低め」に設計できるので、データ「１」読み出しの高速化を実現する。本発明の第１の実施の形態では、２本のプリチャージ信号にて制御しているが、プリチャージ信号ＰＵ２を任意のアドレス信号に置き換えても問題ない。   As described above, in the semiconductor memory device according to the first embodiment of the present invention, when “0” data is read, the precharge path to the bit line BL0 and the sense node SOUT is interrupted to suppress the generation of the through current. , Low power consumption can be achieved. At this time, since the potential of the sense node SOUT is ˜0 V, the switching level of the sense amplifier 8 can be designed to be “lower”, so that the data “1” can be read at high speed. In the first embodiment of the present invention, control is performed with two precharge signals, but there is no problem even if the precharge signal PU2 is replaced with an arbitrary address signal.

なお、第１の実施の形態において以下のような形態が可能である。   In the first embodiment, the following forms are possible.

第１のプリチャージ信号１５ａのパルス幅は、センスアンプ８と全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成してもよい。   The pulse width of the first precharge signal 15a may be generated by the time for charging the input terminal of the dummy sense amplifier for timing measurement, which is made exactly the same as the sense amplifier 8.

プリチャージ信号１５ａ、１５ｂを生成するクロック信号は、制御クロック信号とは別に、半導体記憶装置に入力される外部信号としてもよい。   The clock signal for generating the precharge signals 15a and 15b may be an external signal input to the semiconductor memory device, separately from the control clock signal.

プリチャージ信号１５ｂは、非活性化状態にある場合にセンスアンプ８の入力端子を接地電位（“Ｌ”レベル） に固定し、活性化状態にある場合に、センスアンプ８の入力端子を、接地電位から切り離す。   The precharge signal 15b fixes the input terminal of the sense amplifier 8 to the ground potential (“L” level) when in the inactive state, and grounds the input terminal of the sense amplifier 8 when in the activated state. Disconnect from potential.

プリチャージ信号１５ｂは、列アドレスデコード信号を一定時間遅延させて生成することができる。   The precharge signal 15b can be generated by delaying the column address decode signal by a predetermined time.

プリチャージ制御回路１６の電流駆動能力は、スイッチ手段であるＮチャンネル型ＭＯＳトランジスタＭＮ４、列アドレスデコーダとなるＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５、ビット線ＢＬおよびメモリセル２を介した電流能力と等しいか、または小さくなるよう設計されている。   The current drive capability of the precharge control circuit 16 is equal to the current capability through the N-channel MOS transistor MN4 serving as the switch means, the N-channel MOS transistors MT0 to MT15 serving as the column address decoder, the bit line BL, and the memory cell 2. Designed to be smaller or smaller.

スイッチ手段であるＰチャンネル型ＭＯＳトランジスタＭＰ２の電流駆動能力は、プリチャージ制御回路１６の電流駆動能力より大きくなるように設計されることができる。
（第２の実施の形態）
図４は、本発明の第２の実施の形態における回路の概略図である。図４と本発明の第１の実施の形態における図１の違いは、プリチャージ信号発生回路１４がプリチャージ信号発生回路１８に、プリチャージ信号１５ａおよび１５ｂが、プリチャージ信号１９に、プリチャージ制御回路１６がプリチャージ制御回路２０に、プリチャージ回路１７がプリチャージ回路２１に置き換わっている以外に無いので、詳細説明は省略する。 The current drive capability of the P-channel type MOS transistor MP2 serving as the switch means can be designed to be larger than the current drive capability of the precharge control circuit 16.
(Second Embodiment)
FIG. 4 is a schematic diagram of a circuit according to the second embodiment of the present invention. The difference between FIG. 4 and FIG. 1 in the first embodiment of the present invention is that precharge signal generation circuit 14 is precharge signal generation circuit 18, precharge signals 15 a and 15 b are precharge signal 19, and precharge signal 19 is precharged. Since the control circuit 16 is not replaced by the precharge control circuit 20 and the precharge circuit 17 is replaced by the precharge circuit 21, detailed description thereof is omitted.

次に図５、図６を参照しながら、図４の動作を説明する。ここで図５は本発明の第２の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図６はその動作波形の概略図である。   Next, the operation of FIG. 4 will be described with reference to FIGS. FIG. 5 is a schematic diagram of the sense amplifier circuit of the mask ROM in the second embodiment of the present invention, and FIG. 6 is a schematic diagram of its operation waveform.

図５と本発明の第１の実施の形態における図２との違いは、プリチャージ信号１５ａおよび、１５ｂが、プリチャージ信号１９に置き換わり、プリチャージ制御回路１６がプリチャージ制御回路２０に、プリチャージ回路１７がプリチャージ回路２１に置き換わっている以外に無いので、詳細説明は省略する。   The difference between FIG. 5 and FIG. 2 in the first embodiment of the present invention is that the precharge signals 15a and 15b are replaced with the precharge signal 19, and the precharge control circuit 16 is replaced with the precharge control circuit 20. Since the charge circuit 17 is not replaced by the precharge circuit 21, detailed description thereof is omitted.

図６に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   The timing operation (T1 to T5) shown in FIG. 6 will be described.

Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。   T1 is an initial state. The operation is exactly the same as T1 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。   T2 is an access start. The operation is exactly the same as T2 in FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ３〜Ｔ４はセンス動作である。本発明の第２の実施の形態では、プリチャージ制御回路２０を構成する、Ｐチャンネル型ＭＯＳトランジスタＭＰ１とＮチャンネル型ＭＯＳトランジスタＭＮ３のゲート端子に、プリチャージ信号ＰＵが共通に接続されている。プリチャージ信号ＰＵはワンショットパルス信号であるので、センス動作中に、プリチャージ信号ＰＵが切れる（"Ｈ"レベルに遷移する）と、Ｎチャンネル型ＭＯＳトランジスタＭＮ３は導通状態となる。従って「１」データ読み出しの場合、センスノードＳＯＵＴは"Ｈ"レベル 、Ｐチャンネル型ＭＯＳトランジスタＭＰ２は導通状態となるので、 Ｐチャンネル型ＭＯＳトランジスタＭＰ２および、Ｎチャンネル型ＭＯＳトランジスタＭＮ３を介して、貫通電流が流れることになる。   T3 to T4 are sense operations. In the second embodiment of the present invention, the precharge signal PU is commonly connected to the gate terminals of the P-channel MOS transistor MP1 and the N-channel MOS transistor MN3 constituting the precharge control circuit 20. Since the precharge signal PU is a one-shot pulse signal, the N-channel MOS transistor MN3 becomes conductive when the precharge signal PU is cut off (transition to “H” level) during the sensing operation. Therefore, in the case of reading “1” data, the sense node SOUT is at “H” level and the P-channel MOS transistor MP2 is in a conductive state, so that it passes through the P-channel MOS transistor MP2 and the N-channel MOS transistor MN3. Current will flow.

但し、Ｎチャンネル型ＭＯＳトランジスタＭＮ３の電流駆動能力は、初期状態において、比較的容量の軽いセンスノードＳＯＵＴを接地電源レベル（ＶＳＳ）に押さえておく程度でよいので、十分小さく設計することができ、貫通電流も微小量に抑えることが可能である。   However, the current drive capability of the N-channel MOS transistor MN3 can be designed to be sufficiently small since it is sufficient to hold the sense node SOUT having a relatively light capacity at the ground power supply level (VSS) in the initial state. The through current can be suppressed to a very small amount.

一方、プリチャージ信号１９は、センスアンプ１つあたり１本で済むので、制御の簡略化、省面積に効果がある。プリチャージ信号１９の本数は、搭載するセンスアンプ数に応じて必要であり、ＲＯＭマクロの容量構成によっては、配線領域の削減が小チップ化に大きく貢献する。   On the other hand, since only one precharge signal 19 is required for each sense amplifier, the control can be simplified and the area can be saved. The number of precharge signals 19 is required according to the number of sense amplifiers to be mounted. Depending on the ROM macro capacity configuration, the reduction of the wiring area greatly contributes to the reduction of the chip size.

Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作であり、詳細説明は省略する。   T5 is the end of access. This is exactly the same operation as T5 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

以上のように本発明の第２の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と同様に、センスアンプ８のスイッチングレベルを「低め」に設計できるので、データ「１」読み出しの高速化を実現する。本発明の第１の実施の形態に比べて、微小な貫通電流が発生するが、プリチャージ信号を１本に圧縮できるので、センスアンプ制御の簡略化、レイアウト面積の削減といった効果もある。
（第３の実施の形態）
図７は、本発明の第３の実施の形態における回路の概略図である。図７と本発明の第１の実施の形態における図１の違いは、プリチャージ制御回路１６がプリチャージ制御回路２２に、プリチャージ回路１７がプリチャージ回路２３に置き換わっている以外に無いので、詳細説明は省略する。 As described above, in the semiconductor memory device according to the second embodiment of the present invention, the switching level of the sense amplifier 8 can be designed to be “low” as in the first embodiment of the present invention. "Realization of high-speed reading. Compared to the first embodiment of the present invention, a minute through current is generated, but since the precharge signal can be compressed to one, there are effects such as simplification of the sense amplifier control and reduction of the layout area.
(Third embodiment)
FIG. 7 is a schematic diagram of a circuit according to the third embodiment of the present invention. The difference between FIG. 7 and FIG. 1 in the first embodiment of the present invention is that the precharge control circuit 16 is replaced with the precharge control circuit 22 and the precharge circuit 17 is replaced with the precharge circuit 23. Detailed description is omitted.

次に図８、図９を参照しながら、図７の動作を説明する。ここで図８は本発明の第３の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図９はその動作波形の概略図である。図８において、ＭＯＳトランジスタＭＰ１および、ＭＮ３が、プリチャージ制御回路２２に、ＭＯＳトランジスタＭＰ２が、プリチャージ回路２３に、それぞれ対応する。   Next, the operation of FIG. 7 will be described with reference to FIGS. FIG. 8 is a schematic diagram of a sense amplifier circuit of a mask ROM in the third embodiment of the present invention, and FIG. 9 is a schematic diagram of its operation waveform. In FIG. 8, MOS transistors MP1 and MN3 correspond to the precharge control circuit 22, and MOS transistor MP2 corresponds to the precharge circuit 23, respectively.

ここで各部信号波形を図９に示す。なおセンスノードＳＯＵＴ、センスアンプ８の出力ＮＯＵＴ、ビット線ＢＬそれぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図９に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   Here, the signal waveform of each part is shown in FIG. For each of the sense node SOUT, the output NOUT of the sense amplifier 8, and the bit line BL, the case where the data stored in the memory cell is “1” is indicated by a solid line, and the case where the data is “0” is indicated by a broken line. For reading data, one of the column address selection signals CA0 to CA15 selected by the external address is kept at the “H” level, and the others are kept at the “L” level. This is done by selecting the line BL. The timing operation (T1 to T5) shown in FIG. 9 will be described.

Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。   T1 is an initial state. The operation is exactly the same as T1 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。   T2 is an access start. The operation is exactly the same as T2 in FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ３〜Ｔ４はセンス動作である。メモリセルトランジスタ２に記憶されているデータが「０」(即ちＢＬ０が選択された)場合、センスノードＳＯＵＴの電位がセンスアンプ８のスイッチングレベルを超えず、ＮＯＵＴは"Ｈ"レベルを維持するので、Ｐチャンネル型ＭＯＳトランジスタＭＰ２は非導通状態のままとなる。しかる後、ワンショットパルス信号であるプリチャージ信号ＰＵ１切れる("Ｈ"レベルに遷移する)ので、センスノードＳＯＵＴおよび、ビット線ＢＬ０の最終レベルは〜０Ｖとなる。つまり本発明の第３の実施の形態では、本発明の第１の実施の形態と同様にセンスノードＳＯＵＴに「浮き」が発生しない。従って、センスアンプ８のスイッチングレベルを「低め」に設計することができ、「１」データ読み出しの高速化を図ることができる。   T3 to T4 are sense operations. When the data stored in the memory cell transistor 2 is “0” (that is, BL0 is selected), the potential of the sense node SOUT does not exceed the switching level of the sense amplifier 8, and NOUT maintains the “H” level. The P-channel MOS transistor MP2 remains in a non-conductive state. Thereafter, the precharge signal PU1 which is a one-shot pulse signal is cut off (transition to the “H” level), so that the final level of the sense node SOUT and the bit line BL0 becomes ˜0V. That is, in the third embodiment of the present invention, “floating” does not occur in the sense node SOUT as in the first embodiment of the present invention. Therefore, the switching level of the sense amplifier 8 can be designed to be “lower”, and the speed of reading “1” data can be increased.

Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作であり、詳細説明は省略する。   T5 is the end of access. This is exactly the same operation as T5 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

以上のように本発明の第３の実施の形態における半導体記憶装置では、「０」データ読み出しの場合、ワンショットパルスであるプリチャージ信号ＰＵ１にて、貫通電流の発生を抑え、低消費電力化を図ることができる。同時にセンスノードＳＯＵＴの電位〜０Ｖとなるため、センスアンプ８のスイッチングレベルを「低め」に設計でき、データ「１」読み出しの高速化を実現する。但し、プリチャージ信号の制御が煩雑になり、レイアウト面積が増加する場合もある。   As described above, in the semiconductor memory device according to the third embodiment of the present invention, in the case of reading “0” data, the generation of the through current is suppressed by the precharge signal PU1 which is a one-shot pulse, and the power consumption is reduced. Can be achieved. At the same time, since the potential of the sense node SOUT is ˜0 V, the switching level of the sense amplifier 8 can be designed to be “lower”, and the data “1” can be read at higher speed. However, the control of the precharge signal becomes complicated and the layout area may increase.

ここで本発明の第２の実施の形態のように、プリチャージ信号を１本に圧縮することで(「１」データ読み出し時に微小貫通電流が発生するが)、プリチャージ信号の制御を簡略化、省レイアウト面積化を図ることができるのは、言うまでも無い。   Here, as in the second embodiment of the present invention, by compressing the precharge signal to one (a minute through current is generated when “1” data is read), the control of the precharge signal is simplified. Needless to say, the layout area can be reduced.

また、プリチャージ信号ＰＵ２の代わりに任意のアドレス信号を用いてもよい。
（第４の実施の形態）
図１０は、本発明の第４の実施の形態における回路の概略図である。図１０と本発明の第２の実施の形態の図４との違いは、プリチャージ制御回路２０がプリチャージ制御回路２４に、プリチャージ回路２１がプリチャージ回路２５に置き換わる以外に無いので、詳細説明は省略する。 An arbitrary address signal may be used instead of the precharge signal PU2.
(Fourth embodiment)
FIG. 10 is a schematic diagram of a circuit according to the fourth embodiment of the present invention. The difference between FIG. 10 and FIG. 4 of the second embodiment of the present invention is that the precharge control circuit 20 is replaced with a precharge control circuit 24 and the precharge circuit 21 is replaced with a precharge circuit 25. Description is omitted.

次に図１１、図１２を参照しながら、図１０の動作を説明する。ここで図１１は本発明の第４の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１２はその動作波形の概略図である。図１１において、ＭＯＳトランジスタＭＰ１およびＭＮ３がプリチャージ制御回路２４に、ＭＯＳトランジスタＭＮ４がプリチャージ回路２５に、それぞれ対応する。   Next, the operation of FIG. 10 will be described with reference to FIGS. FIG. 11 is a schematic diagram of a sense amplifier circuit of a mask ROM according to the fourth embodiment of the present invention, and FIG. 12 is a schematic diagram of its operation waveform. In FIG. 11, MOS transistors MP1 and MN3 correspond to the precharge control circuit 24, and MOS transistor MN4 corresponds to the precharge circuit 25, respectively.

ここで各部信号波形を図１２に示す。なお、センスノードＳＯＵＴ、センスアンプ８の出力ＮＯＵＴ、ビット線ＢＬ０それぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図１２に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   Here, the signal waveform of each part is shown in FIG. For each of the sense node SOUT, the output NOUT of the sense amplifier 8, and the bit line BL0, the data stored in the memory cell is indicated by a solid line, and the data stored by the memory cell is indicated by a broken line. For reading data, one of the column address selection signals CA0 to CA15 selected by the external address is kept at the “H” level, and the others are kept at the “L” level. This is done by selecting the line BL. The timing operation (T1 to T5) shown in FIG. 12 will be described.

Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。   T1 is an initial state. The operation is exactly the same as T1 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と同じ動作であり、詳細説明は省略する。但し、プリチャージ信号ＰＵは、ワンショットパルスではなく、任意のタイミングにて遷移するタイミング信号である。   T2 is an access start. This is the same operation as T2 in FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted. However, the precharge signal PU is not a one-shot pulse but a timing signal that transitions at an arbitrary timing.

Ｔ３〜Ｔ４はセンス動作である。メモリセルトランジスタ２に記憶されているデータが「１」( 即ちＢＬ１が選択された)である場合、センスノードＳＯＵＴの電位は上がり続け、センスアンプ８のしきい値を超える。するとＮＯＵＴが反転して"Ｌ"レベルになり、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を非導通状態にするので、センスノードＳＯＵＴとビット線ＢＬ１は電気的に切り離される。従って、メモリセルトランジスタ２にて発生するオフリークの影響を排除することができる。   T3 to T4 are sense operations. When the data stored in the memory cell transistor 2 is “1” (that is, BL1 is selected), the potential of the sense node SOUT continues to rise and exceeds the threshold value of the sense amplifier 8. Then, NOUT is inverted and becomes “L” level, and the N-channel MOS transistor MN4 is turned off, so that the sense node SOUT and the bit line BL1 are electrically disconnected. Therefore, the influence of off-leakage occurring in the memory cell transistor 2 can be eliminated.

メモリセルトランジスタ２に記憶されているデータが「０」(例えばＢＬ０を選択した)場合、センスノードＳＯＵＴのレベルは、センスアンプ８のしきい値を超えない。従ってＮチャンネル型ＭＯＳトランジスタＭＮ４は、高コンダクタンスながらも 導通状態を維持し、Ｐチャンネル型ＭＯＳトランジスタＭＰ１とメモリセルトランジスタ２の間の「引き合い」にて、センスノードＳＯＵＴおよび、ビット線ＢＬ０の最終到達レベルが決まる。従って従来例と同様に、貫通電流が発生することになる。但し先に説明したように、「１」データ読み出し時のオフリークを無視できるので、Ｐチャンネル型ＭＯＳトランジスタＭＰ１の電流駆動能力を絞ることができる。その結果、従来例と比べて貫通電流を微小化すると同時に、センスアンプ８のスイッチングレベルも「低め」に設計できるので、アクセスの高速化を実現できる。更にプリチャージ信号はワンショットパルスではなく、しかもセンスアンプ１個あたり１本で済むので、制御の簡略化、省レイアウト面積化にも効果がある。   When the data stored in the memory cell transistor 2 is “0” (for example, BL0 is selected), the level of the sense node SOUT does not exceed the threshold value of the sense amplifier 8. Therefore, the N-channel MOS transistor MN4 maintains a conductive state with high conductance, and finally reaches the sense node SOUT and the bit line BL0 at the “inquiry” between the P-channel MOS transistor MP1 and the memory cell transistor 2. The level is determined. Accordingly, a through current is generated as in the conventional example. However, as described above, since the off-leak at the time of reading “1” data can be ignored, the current drive capability of the P-channel MOS transistor MP1 can be reduced. As a result, the through current can be reduced as compared with the conventional example, and at the same time, the switching level of the sense amplifier 8 can be designed to be “lower”, so that the access speed can be increased. Further, since the precharge signal is not a one-shot pulse, and only one precharge signal is required for each sense amplifier, it is effective in simplifying the control and reducing the layout area.

Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作なので、詳細説明は省略する。   T5 is the end of access. Since the operation is exactly the same as T5 in FIG. 3 in the first embodiment of the present invention, detailed description thereof is omitted.

以上のように本発明の第４の実施の形態における半導体記憶装置では、「１」データ読み出し時のメモリセルトランジスタにおけるオフリークの影響を無視することができるので、センスノードＳＯＵＴへのプリチャージ能力を絞ることが可能である。その結果「０」データ読み出し時の貫通電流を削減し、同時にセンスアンプ８の感度を上げることができ、高速アクセスを可能とする。またプリチャージ信号の制御を簡略化、省レイアウト面積化も実現することができる。
（第５の実施の形態）
図１３は、本発明の第５の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１４はその動作波形の概略図である。 As described above, in the semiconductor memory device according to the fourth embodiment of the present invention, the influence of off-leakage in the memory cell transistor at the time of reading “1” data can be ignored, so that the precharge ability to the sense node SOUT is increased. It is possible to narrow down. As a result, the through current at the time of reading “0” data can be reduced, and the sensitivity of the sense amplifier 8 can be increased at the same time, thereby enabling high-speed access. Further, the control of the precharge signal can be simplified and the layout area can be reduced.
(Fifth embodiment)
FIG. 13 is a schematic diagram of a sense amplifier circuit of a mask ROM according to the fifth embodiment of the present invention, and FIG. 14 is a schematic diagram of its operation waveform.

図１３は、本発明の第３の実施の形態における図８に対して、コラムアドレス選択信号ＣＡ０〜ＣＡ１５の入力部とコラムアドレス選択回路兼プリチャージトランスファを構成するＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５の間に、スイッチ回路３２が追加されている。またスイッチ回路３２にはセンスアンプ８の出力ノードＮＯＵＴも入力しており、ＮＯＵＴが"Ｈ"レベル(即ち、初期状態および、「０」データ読み出し)の場合に、コラムアドレス選択信号ＣＡ０〜ＣＡ１５をＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５に伝達し、出力ノードＮＯＵＴが"Ｌ"レベル(即ち、「１」データ読み出し)の場合に、コラムアドレス選択信号ＣＡ０〜ＣＡ１５とＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を電気的に切断する。同時にＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５のゲート端子の電位を接地電位(ＶＳＳ)に短絡し、選択されていたＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を非導通状態にする。   FIG. 13 is different from FIG. 8 in the third embodiment of the present invention in that N-channel type MOS transistors MT0 to MT15 constituting the column address selection circuit / precharge transfer and the input section of column address selection signals CA0 to CA15. Between these, a switch circuit 32 is added. The switch circuit 32 also receives the output node NOUT of the sense amplifier 8. When NOUT is at "H" level (that is, initial state and "0" data read), column address selection signals CA0 to CA15 are output. When the output node NOUT is at “L” level (ie, “1” data read), the column address selection signals CA0 to CA15 and the N channel MOS transistors MT0 to MT15 are transmitted to the N channel MOS transistors MT0 to MT15. Disconnect electrically. At the same time, the potentials of the gate terminals of the N-channel MOS transistors MT0 to MT15 are short-circuited to the ground potential (VSS), and the selected N-channel MOS transistors MT0 to MT15 are turned off.

これは本発明の第１の実施の形態において、「１」データ読み出しの場合、出力ノードＮＯＵＴが"Ｌ"レベルに遷移し、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を非導通状態にする動作と、本質的に同じである。なお、プリチャージ制御回路２２の電流駆動能力は、列アドレスデコーダ７、ビット線ＢＬおよびメモリセル２を介した電流能力と等しいか、または小さくなるように設計されている。   In the first embodiment of the present invention, when “1” data is read, the output node NOUT transitions to the “L” level, and the N-channel MOS transistor MN4 is brought into a non-conductive state. Is the same. The current driving capability of the precharge control circuit 22 is designed to be equal to or smaller than the current capability through the column address decoder 7, the bit line BL and the memory cell 2.

次に図１４に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   Next, the timing operation (T1 to T5) shown in FIG. 14 will be described.

Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。   T1 is an initial state. The operation is exactly the same as T1 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。   T2 is an access start. The operation is exactly the same as T2 in FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ３〜Ｔ４はセンス動作である。本発明の第１の実施の形態における図３のＴ３〜Ｔ４と本質的には同じ動作である。   T3 to T4 are sense operations. The operation is essentially the same as T3 to T4 in FIG. 3 in the first embodiment of the present invention.

但し、本発明の第１の実施の形態における図２のＮチャンネル型ＭＯＳトランジスタＭＮ４が存在しない。Ｎチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５が、Ｎチャンネル型ＭＯＳトランジスタＭＮ４と同等の働きをする。つまり、本発明の第１、第２、第４の実施の形態では、センスノードＳＯＵＴとビット線ＢＬの間に、２個のＮチャンネル型ＭＯＳトランジスタＭＴ０、ＭＮ４が挿入されていたものが、本発明の第５の実施の形態では１個のＮチャンネル型ＭＯＳトランジスタＭＴ０のみとなるので、センスノードＳＯＵＴからビット線ＢＬへの電荷転送がスムーズに行われる。同時に、「０」データ読み出し時のビット線ＢＬ０の電位と、「１」データ読み出し時のビット線ＢＬ１の電位の差も大きくなるので、センスアンプ８による判定動作がより高速に、安定して行われることになる。   However, the N-channel MOS transistor MN4 of FIG. 2 in the first embodiment of the present invention does not exist. N-channel MOS transistors MT0 to MT15 function in the same manner as N-channel MOS transistor MN4. That is, in the first, second, and fourth embodiments of the present invention, two N-channel MOS transistors MT0 and MN4 are inserted between the sense node SOUT and the bit line BL. In the fifth embodiment of the present invention, since there is only one N-channel MOS transistor MT0, charge transfer from the sense node SOUT to the bit line BL is performed smoothly. At the same time, the difference between the potential of the bit line BL0 at the time of reading “0” data and the potential of the bit line BL1 at the time of reading “1” data also increases, so that the determination operation by the sense amplifier 8 is performed more quickly and stably. It will be.

Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作なので、詳細説明は省略する。   T5 is the end of access. Since the operation is exactly the same as T5 in FIG. 3 in the first embodiment of the present invention, detailed description thereof is omitted.

以上のように、本発明の第５の実施の形態における半導体記憶装置では、センスノードＳＯＵＴとビット線ＢＬ０間に挿入される、Ｎチャンネル型ＭＯＳトランジスタ数を削減することにより、ＢＬ０へのスムーズな電荷転送を可能にし、センスアンプ８における判定動作の高速化、安定化を図ることができる。
（第６の実施の形態）
図１５は、本発明の第６の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１６はその動作波形の概略図である。 As described above, in the semiconductor memory device according to the fifth embodiment of the present invention, the number of N-channel MOS transistors inserted between the sense node SOUT and the bit line BL0 is reduced, so that smooth transition to BL0 is achieved. Charge transfer is enabled, and the determination operation in the sense amplifier 8 can be speeded up and stabilized.
(Sixth embodiment)
FIG. 15 is a schematic diagram of a sense amplifier circuit of a mask ROM according to the sixth embodiment of the present invention, and FIG. 16 is a schematic diagram of its operation waveform.

図１５において、ビット線ＢＬ０〜ＢＬ１５は、リセット信号として働くコラムアドレス選択信号の相補信号ＮＣＡ０〜ＮＣＡ１５にて駆動されるリセット用Ｎチャンネル型ＭＯＳトランジスタＭＲ０〜ＭＲ１５を介してそれぞれ接地電源Ｖｓｓに接続されるとともに、コラムアドレス選択回路兼プリチャージトランスファを形成するＮチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５および、Ｐチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５を介して、センスアンプ８の入力端子であるセンスノードＳＯＵＴに接続されている。ここで、Ｎチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５のゲート端子には、コラムアドレス選択信号ＣＡ０〜ＣＡ１５が接続され、Ｐチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５には、コラムアドレス選択信号の相補信号ＮＣＡ０〜ＮＣＡ１５が接続される。即ち、Ｎチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５と、対応するＰチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５は、それぞれ「ＣＭＯＳスイッチ」を構成する。   In FIG. 15, bit lines BL0 to BL15 are connected to a ground power supply Vss via reset N-channel MOS transistors MR0 to MR15 driven by complementary signals NCA0 to NCA15 of column address selection signals serving as reset signals. At the same time, it is connected to a sense node SOUT which is an input terminal of the sense amplifier 8 via N-channel MOS transistors MNT0 to MNT15 and P-channel MOS transistors MPT0 to MPT15 forming a column address selection circuit / precharge transfer. ing. Here, column address selection signals CA0 to CA15 are connected to gate terminals of N channel type MOS transistors MNT0 to MNT15, and complementary signals NCA0 to NCA15 of column address selection signals are connected to P channel type MOS transistors MPT0 to MPT15. Connected. In other words, the N-channel MOS transistors MNT0 to MNT15 and the corresponding P-channel MOS transistors MPT0 to MPT15 each constitute a “CMOS switch”.

センスノードＳＯＵＴは、プリチャージ信号ＰＵ１で駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ１および、プリチャージ信号ＰＵ２で駆動されるＮチャンネル型ＭＯＳトランジスタＭＮ３を介して、それぞれ電源Ｖｄｄおよび、接地電源Ｖｓｓに接続されるとともに、センスアンプ８の出力ＮＯＵＴにて駆動される、Ｐチャンネル型ＭＯＳトランジスタＭＰ２および、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を介して、それぞれ電源ＶｄｄおよびＮチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５と接続される。   The sense node SOUT is connected to the power supply Vdd and the ground power supply Vss via the P-channel MOS transistor MP1 driven by the precharge signal PU1 and the N-channel MOS transistor MN3 driven by the precharge signal PU2, respectively. At the same time, they are connected to the power supply Vdd and the N-channel MOS transistors MNT0 to MNT15 via the P-channel MOS transistor MP2 and the N-channel MOS transistor MN4, which are driven by the output NOUT of the sense amplifier 8, respectively.

次に図１６に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   Next, the timing operation (T1 to T5) shown in FIG. 16 will be described.

Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。   T1 is an initial state. The operation is exactly the same as T1 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。   T2 is an access start. The operation is exactly the same as T2 in FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ３〜Ｔ４はセンス動作である。本発明の第１の実施の形態における図３のＴ３〜Ｔ４と本質的には同じ動作である。   T3 to T4 are sense operations. The operation is essentially the same as T3 to T4 in FIG. 3 in the first embodiment of the present invention.

但し、コラムアドレス選択回路兼プリチャージトランスファがＮチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５および、Ｐチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５による「ＣＭＯＳスイッチ」で構成されており、センスノードＳＯＵＴからビット線ＢＬへの電荷転送は、本発明の第１の実施の形態(図２)よりスムーズに行われる。従って「０」データ読み出し時のＢＬ０の電位と、「１」データ読み出し時のＢＬ１の電位差が大きくなるので、センスアンプ８による判定動作が、より高速に安定して行われることになる。   However, the column address selection circuit / precharge transfer is composed of a “CMOS switch” by N-channel type MOS transistors MNT0 to MNT15 and P-channel type MOS transistors MPT0 to MPT15, and charge from the sense node SOUT to the bit line BL. The transfer is performed more smoothly than in the first embodiment (FIG. 2) of the present invention. Therefore, the difference between the potential of BL0 when reading “0” data and the potential of BL1 when reading “1” data is increased, so that the determination operation by the sense amplifier 8 is stably performed at a higher speed.

Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作なので、詳細説明は省略する。   T5 is the end of access. Since the operation is exactly the same as T5 in FIG. 3 in the first embodiment of the present invention, detailed description thereof is omitted.

以上のように本発明の第６の実施の形態における半導体記憶装置では、コラムアドレス選択回路兼プリチャージトランスファを「ＣＭＯＳスイッチ」にて構成することで、ＢＬ０へのスムーズな電荷転送を可能にし、センスアンプ８における判定動作の高速化、安定化を図ることができる。
（第７の実施の形態）
図１７は、本発明の第７の実施の形態における回路の概略図である。 As described above, in the semiconductor memory device according to the sixth embodiment of the present invention, the column address selection circuit / precharge transfer is configured by the “CMOS switch”, thereby enabling smooth charge transfer to BL0. The determination operation in the sense amplifier 8 can be speeded up and stabilized.
(Seventh embodiment)
FIG. 17 is a schematic diagram of a circuit according to the seventh embodiment of the present invention.

図１７と本発明の第１の実施の形態における図１の違いは、プリチャージ回路１７がプリチャージ回路２５に、センスアンプ８がセンスアンプ２８に置き換わっていることと、センスアンプ制御回路２６が、入力バッファ５とセンスアンプ２８の間に挿入されたこと以外に無いので、詳細説明は省略する。   The difference between FIG. 17 and FIG. 1 in the first embodiment of the present invention is that the precharge circuit 17 is replaced with a precharge circuit 25, the sense amplifier 8 is replaced with a sense amplifier 28, and the sense amplifier control circuit 26 is Since there is nothing other than that inserted between the input buffer 5 and the sense amplifier 28, the detailed description is omitted.

次に図１８、図１９を参照しながら、図１７の動作を説明する。ここで図１８は本発明の第７の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１９はその動作波形の概略図である。図１８において、プリチャージ回路２５は電源ＶｄｄとセンスノードＳＯＵＴの間に挿入された、Ｐチャンネル型ＭＯＳトランジスタＭＰ２と、コラムアドレス選択回路兼プリチャージトランスファをなすＮチャンネル型ＭＯＳトランジスタＭＮ４にて構成されている。またセンスアンプ２８は、センスノードＳＯＵＴと、Ｐチャンネル型ＭＯＳトランジスタＭＰ２およびＮチャンネル型ＭＯＳトランジスタＭＮ４のゲート端子にそれぞれ接続しているＮＯＵＴとの間に挿入された第１のインバータＩＮ１と、ＮＯＵＴと接地電位Ｖｓｓとの間に挿入されたＮチャンネル型ＭＯＳトランジスタＭＮ５と、センスノードＳＯＵＴの信号とセンスアンプ制御信号２７が入力するＮＡＮＤ回路と、このＮＡＮＤ回路およびＮチャンネル型ＭＯＳトランジスタＭＮ５のゲート端子の間に挿入された第２のインバータＩＮ２にて構成される。   Next, the operation of FIG. 17 will be described with reference to FIGS. Here, FIG. 18 is a schematic diagram of a sense amplifier circuit of a mask ROM in the seventh embodiment of the present invention, and FIG. 19 is a schematic diagram of its operation waveform. In FIG. 18, the precharge circuit 25 is composed of a P-channel MOS transistor MP2 inserted between the power supply Vdd and the sense node SOUT and an N-channel MOS transistor MN4 serving as a column address selection circuit and precharge transfer. ing. The sense amplifier 28 also includes a first inverter IN1 inserted between the sense node SOUT and NOUT connected to the gate terminals of the P-channel MOS transistor MP2 and the N-channel MOS transistor MN4, An N-channel MOS transistor MN5 inserted between the ground potential Vss, a NAND circuit to which the signal of the sense node SOUT and the sense amplifier control signal 27 are input, and the gate terminals of the NAND circuit and the N-channel MOS transistor MN5 The second inverter IN2 is inserted between them.

ここで、第１のインバータＩＮ１のスイッチングレベルは高め、即ち、Ｐチャンネル型ＭＯＳトランジスタの電流能力の方が、Ｎチャンネル型ＭＯＳトランジスタの電流能力より大きく設計してあり、Ｎチャンネル型ＭＯＳトランジスタＭＮ５の電流能力は、第１のインバータＩＮ１のＮチャンネル型ＭＯＳトランジスタの電流能力よりも大きくなるように設計してあることが特徴である。   Here, the switching level of the first inverter IN1 is increased, that is, the current capability of the P-channel MOS transistor is designed to be larger than the current capability of the N-channel MOS transistor. The current capability is designed to be larger than the current capability of the N-channel MOS transistor of the first inverter IN1.

ここで各部信号波形を図１９に示す。なおセンスノードＳＯＵＴ、ＮＯＵＴ、ビット線ＢＬそれぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図１９に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。   Here, the signal waveform of each part is shown in FIG. For each of the sense nodes SOUT, NOUT and the bit line BL, a case where the data stored in the memory cell is “1” is indicated by a solid line, and a case where the data is “0” is indicated by a broken line. For reading data, one of the column address selection signals CA0 to CA15 selected by the external address is kept at the “H” level, and the others are kept at the “L” level. This is done by selecting the line BL. The timing operation (T1 to T5) shown in FIG. 19 will be described.

Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。   T1 is an initial state. The operation is exactly the same as T1 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

Ｔ２はアクセス開始である。センスアンプ制御信号ＳＡ＿ＧＯの初期値は"Ｌ"レベルであり、Ｎチャンネル型ＭＯＳトランジスタＭＮ５は非導通状態となっている。従ってセンスアンプ２８のスイッチングレベルは「高め」であり、この時点では、プリチャージが開始されたセンスノードＳＯＵＴのレベルは、「０」データ読み出しのものも、「１」データ読み出しのものも、センスアンプ２８のスイッチングレベルを超えることができない。   T2 is an access start. The initial value of the sense amplifier control signal SA_GO is “L” level, and the N-channel MOS transistor MN5 is non-conductive. Therefore, the switching level of the sense amplifier 28 is “higher”, and at this time, the level of the sense node SOUT where the precharge is started is the one for reading “0” data and the one for reading “1” data. The switching level of the amplifier 28 cannot be exceeded.

Ｔ３〜Ｔ４はセンス動作である。センスアンプ制御回路２５にて生成された任意のタイミングにて、センスアンプ制御信号ＳＡ＿ＧＯが"Ｌ"レベルから"Ｈ"レベルに遷移する。するとＮチャンネル型ＭＯＳトランジスタＭＮ５が導通状態になるので、センスアンプ２８のスイッチングレベルが「下がる」。その結果、「１」データ出力時のＳＯＵＴ電位がセンスアンプ２８のスイッチングレベルを「超えやすく」なり、アクセスの高速化を図ることができる。この時、センスアンプ２８の「下がり量」は、「０」データ出力時のＳＯＵＴの電位より低くならないように調整しておくことは言うまでもないことである。   T3 to T4 are sense operations. At an arbitrary timing generated by the sense amplifier control circuit 25, the sense amplifier control signal SA_GO transitions from the “L” level to the “H” level. Then, since the N-channel MOS transistor MN5 becomes conductive, the switching level of the sense amplifier 28 is “decreased”. As a result, the SOUT potential at the time of outputting “1” data becomes “easier to exceed” the switching level of the sense amplifier 28, and the access speed can be increased. At this time, it goes without saying that the “falling amount” of the sense amplifier 28 is adjusted so as not to be lower than the potential of SOUT at the time of “0” data output.

Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作であり、詳細説明は省略する。   T5 is the end of access. This is exactly the same operation as T5 of FIG. 3 in the first embodiment of the present invention, and detailed description thereof is omitted.

以上のように本発明の第７の実施の形態における半導体記憶装置では、任意のタイミングを持ったセンスアンプ制御信号ＳＡ＿ＧＯにてＮチャンネル型ＭＯＳトランジスタＭＮ５を制御し、センスアンプ２８のスイッチングレベルを「高め」から「低め」に調整することで、「１」データ読み出し時間を短縮することが可能となる。   As described above, in the semiconductor memory device according to the seventh embodiment of the present invention, the N-channel MOS transistor MN5 is controlled by the sense amplifier control signal SA_GO having an arbitrary timing, and the switching level of the sense amplifier 28 is set to “ By adjusting from “higher” to “lower”, the “1” data read time can be shortened.

なお、センスアンプ２８の第１のスイッチングレベルは、第１のインバータＩＮ１におけるＰチャンネル型ＭＯＳトランジスタの電流能力と、Ｎチャンネル型ＭＯＳトランジスタの電流能力の比によって決まり、第２のスイッチングレベルは、第１のインバータＩＮ１におけるＰチャンネル型ＭＯＳトランジスタの電流能力と、スイッチ手段であるＮチャンネル型ＭＯＳトランジスタＭＮ５の電流能力および第１のインバータＩＮ１のＮチャンネル型ＭＯＳトランジスタの電流能力の総和の比によって決まる。   The first switching level of the sense amplifier 28 is determined by the ratio between the current capability of the P-channel MOS transistor and the current capability of the N-channel MOS transistor in the first inverter IN1, and the second switching level is It is determined by the ratio of the sum of the current capability of the P-channel MOS transistor in one inverter IN1, the current capability of the N-channel MOS transistor MN5 as the switching means, and the current capability of the N-channel MOS transistor in the first inverter IN1.

センスアンプ２８の第１のスイッチングレベルは、第２のスイッチングレベルより高く、第２のスイッチングレベルは、０データを読み出すときのセンスノードレベルより高くなるように設計されている。   The first switching level of the sense amplifier 28 is higher than the second switching level, and the second switching level is designed to be higher than the sense node level when reading 0 data.

センスアンプ２８は、読み出しデータの判定を開始する際に第１のスイッチングレベルであり、主に０データ読み出しを判定し、センスアンプ制御回路２６にて、第２のスイッチングレベルに変化した後、１データ読み出しを判定することで、１データ読み出し判定を高速に行う。   The sense amplifier 28 is at the first switching level when starting the determination of read data, mainly determines 0 data read, and after the sense amplifier control circuit 26 changes to the second switching level, 1 By determining data reading, one data reading determination is performed at high speed.

センスアンプ制御回路２６による、センスアンプ２８の第１および第２のスイッチングレベル切り替えタイミングは、センスアンプ２８と全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される。   The first and second switching level switching timings of the sense amplifier 28 by the sense amplifier control circuit 26 are generated by charging the input terminal of the dummy sense amplifier for timing measurement, which is made exactly the same as the sense amplifier 28. Is done.

センスアンプ制御信号ＳＡ＿ＧＯのタイミングは、センスアンプ制御回路２５にて生成するだけでなく、コラムアドレス選択信号または、プリチャージ信号ＰＵ１、ＰＵ２の遅延から生成してもよい。
（第８の実施の形態）
図２０は、本発明の第８の実施の形態における回路の概略図である。図２０と本発明の第７の実施の形態における図１７の違いは、センスアンプ制御回路２６がフューズボックス２９に、センスアンプ制御信号２７がセンスアンプ制御信号２８ａに置き換わっていることである。 The timing of the sense amplifier control signal SA_GO may be generated not only by the sense amplifier control circuit 25 but also from the delay of the column address selection signal or the precharge signals PU1 and PU2.
(Eighth embodiment)
FIG. 20 is a schematic diagram of a circuit in the eighth embodiment of the present invention. The difference between FIG. 20 and FIG. 17 in the seventh embodiment of the present invention is that the sense amplifier control circuit 26 is replaced with a fuse box 29 and the sense amplifier control signal 27 is replaced with a sense amplifier control signal 28a.

即ち、本発明の第７の実施の形態におけるセンスアンプ制御信号２７は、コラムアドレス選択信号に同期したタイミング信号であったが、本発明の第８の実施形態におけるセンスアンプ制御信号２８ａは、フューズボックスなどにより、チップ製造工程にて"Ｈ"レベルか"Ｌ"レベルかに設定する「スイッチ信号」となっているのである。従ってセンスアンプ２８のスイッチングレベルは、任意の電圧幅を持って調整可能となる。   That is, the sense amplifier control signal 27 in the seventh embodiment of the present invention is a timing signal synchronized with the column address selection signal, but the sense amplifier control signal 28a in the eighth embodiment of the present invention is a fuse signal. The “switch signal” is set to “H” level or “L” level in the chip manufacturing process by a box or the like. Therefore, the switching level of the sense amplifier 28 can be adjusted with an arbitrary voltage width.

この時、センスアンプ２８は、Ｎチャンネル型ＭＯＳトランジスタＭＮ５は、センスアンプ２８のスイッチングレベルの調整幅に応じて、複数個内蔵していてもよいことは、言うまでも無い。   At this time, needless to say, the sense amplifier 28 may include a plurality of N-channel MOS transistors MN5 in accordance with the adjustment range of the switching level of the sense amplifier 28.

本発明にかかる半導体記憶装置は、貫通電流の削減、高速アクセスを可能にする等の効果を有し、半導体記憶装置等として有用である。   The semiconductor memory device according to the present invention has effects such as reduction of through current and high speed access, and is useful as a semiconductor memory device and the like.

本発明の第１の実施の形態における半導体装置の概略ブロック図である。1 is a schematic block diagram of a semiconductor device according to a first embodiment of the present invention. 第1の実施の形態におけるセンスアンプ部の概略図である。FIG. 3 is a schematic diagram of a sense amplifier unit in the first embodiment. 第1の実施の形態における動作波形の概略図である。FIG. 6 is a schematic diagram of operation waveforms in the first embodiment. 本発明の第２の実施の形態における半導体装置の概略図である。It is the schematic of the semiconductor device in the 2nd Embodiment of this invention. 第２の実施の形態におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in 2nd Embodiment. 第２の実施の形態における動作波形の概略図である。It is the schematic of the operation | movement waveform in 2nd Embodiment. 本発明の第３の実施の形態における半導体装置の概略ブロック図である。It is a schematic block diagram of the semiconductor device in the 3rd Embodiment of this invention. 第３の実施の形態におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in 3rd Embodiment. 第３の実施の形態における動作波形の概略図である。It is the schematic of the operation waveform in 3rd Embodiment. 本発明の第４の実施の形態における半導体装置の概略ブロック図である。It is a schematic block diagram of the semiconductor device in the 4th Embodiment of this invention. 第４の実施の形態におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in 4th Embodiment. 第４の実施の形態における動作波形の概略図である。It is the schematic of the operation waveform in 4th Embodiment. 第５の実施の形態におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in 5th Embodiment. 第５の実施の形態における動作波形の概略図である。It is the schematic of the operation waveform in 5th Embodiment. 第６の実施の形態におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in 6th Embodiment. 第６の実施の形態における動作波形の概略図である。It is the schematic of the operation waveform in 6th Embodiment. 本発明の第７の実施の形態における半導体装置の概略ブロック図である。It is a schematic block diagram of the semiconductor device in the 7th Embodiment of this invention. 第７の実施の形態におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in 7th Embodiment. 第７の実施の形態における動作波形の概略図である。It is the schematic of the operation waveform in 7th Embodiment. 本発明の第８の実施の形態における半導体装置の概略ブロック図である。It is a schematic block diagram of the semiconductor device in the 8th Embodiment of this invention. 従来例における半導体記憶装置の概略ブロック図である。It is a schematic block diagram of the semiconductor memory device in a conventional example. 従来例におけるセンスアンプ部の概略図である。It is the schematic of the sense amplifier part in a prior art example. 従来例における動作波形の概略図である。It is the schematic of the operation waveform in a prior art example.

符号の説明Explanation of symbols

１ メモリセルアレイ
２ メモリセル
３ ワード線
４ ビット線
５ 入力バッファ
６ ロシデコーダ
７ コラムデコーゴ
８ センスアンプ
９ データ出力バッファ
１４ プリチャージ信号発生回路
１５ プリチャージ信号
１６ プリチャージ制御回路
１７ プリチャージ回路
Ｖｄｄ 電源電圧
Ｖｓｓ 接地電位
ＢＬ ビット線
ＳＯＵＴ センスノード
ＮＯＵＴ センスアンプの出力
ＷＬ ワード線
ＣＡ コラム選択信号
ＮＣＡ リセット信号
ＭＣ メモリセルトランジスタ DESCRIPTION OF SYMBOLS 1 Memory cell array 2 Memory cell 3 Word line 4 Bit line 5 Input buffer 6 Rossi decoder 7 Column decor 8 Sense amplifier 9 Data output buffer 14 Precharge signal generation circuit 15 Precharge signal 16 Precharge control circuit 17 Precharge circuit Vdd Power supply voltage Vss Ground Potential BL Bit line SOUT Sense node NOUT Output of sense amplifier WL Word line CA Column selection signal NCA Reset signal MC Memory cell transistor

Claims (35)

複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、
前記第１のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、前記第１の列アドレスデコーダと前記第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第２のスイッチ手段は導通から非導通へ切り換え、前記第１のスイッチ手段は非導通から導通に切り換えるように制御するとともに、前記プリチャージの開始で前記第１のセンスアンプが前記しきい値を超えないとき前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Decode circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A first column address decoder for receiving the signal and selecting the bit line; and a first column address decoder for amplifying a change in a bit line connected to the selected memory cell of the memory cell array. A first sense amplifier, the bit line, and an input terminal of the first sense amplifier; A first precharge circuit for electrifying, a first precharge control circuit for controlling the first precharge circuit, and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating two precharge signals,
The first precharge circuit includes a first switch means inserted between a power supply voltage and an input terminal of the first sense amplifier, an input of the first column address decoder and the first sense amplifier. Second switch means inserted between the terminals,
The first precharge control circuit starts precharging by charging the input terminal of the first sense amplifier, and when the first sense amplifier exceeds a threshold value, the second switch means Is switched from conducting to non-conducting, and the first switch means is controlled to switch from non-conducting to conducting, and the first sense amplifier does not exceed the threshold at the start of the precharge. The semiconductor memory device according to claim 1, wherein the precharge control circuit 1 stops precharging the input terminal of the first sense amplifier. 第１のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧Ｖｄｄに、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、前記第１のセンスアンプの入力端子と前記電源電圧Ｖｄｄを接続し、前記第１のセンスアンプの入力端子が Ｌレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、前記センスアンプの入力端子と前記電源電圧Ｖｄｄを切断する請求項１記載の半導体記憶装置。   The first switch means comprises a P-channel MOS transistor, the source electrode is connected to the power supply voltage Vdd, the drain electrode is connected to the input terminal of the first sense amplifier, and the gate electrode is connected to the output terminal of the first sense amplifier. When the input terminal of the first sense amplifier is at the H level, that is, when the output terminal is at the L level, the conductive state is established, the input terminal of the first sense amplifier is connected to the power supply voltage Vdd, and the first 2. The semiconductor memory device according to claim 1, wherein when the input terminal of one sense amplifier is at an L level, that is, when the output terminal is at an H level, the semiconductor memory device is brought into a non-conductive state and disconnects the power supply voltage Vdd from the input terminal of the sense amplifier. 第２のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタで構成され、ソース電極が第１の列アドレスデコーダに接続され、ドレイン電極が第１のセンスアンプの入力端子に接続され、ゲート電極が前記第１のセンスアンプの出力端子に接続されており、前記第１のセンスアンプの入力端子がＨレベル、すなわち前記第１のセンスアンプの出力端子がＬレベルにある場合に非導通状態となり、前記第１のセンスアンプの入力端子と前記第１の列アドレスデコーダ間の接続を遮断し、前記第１のセンスアンプの入力端子がＬレベル、すなわち前記第１のセンスアンプの出力端子がＨレベルにある場合に導通状態となり、前記第１のセンスアンプの入力端子と前記第１の列アドレスデコーダを接続する請求項１記載の半導体記憶装置。   The second switch means is composed of an N-channel MOS transistor, the source electrode is connected to the first column address decoder, the drain electrode is connected to the input terminal of the first sense amplifier, and the gate electrode is the first electrode. Is connected to the output terminal of the first sense amplifier, and becomes non-conductive when the input terminal of the first sense amplifier is at the H level, that is, when the output terminal of the first sense amplifier is at the L level. The connection between the input terminal of the sense amplifier and the first column address decoder is cut off, and the input terminal of the first sense amplifier is at the L level, that is, the output terminal of the first sense amplifier is at the H level. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is in a conductive state and connects the input terminal of the first sense amplifier and the first column address decoder. 第１のプリチャージ信号は、任意のタイミングにて任意のパルス幅を持つワンショットパルス信号である請求項１記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the first precharge signal is a one-shot pulse signal having an arbitrary pulse width at an arbitrary timing. 第１のプリチャージ信号は、任意のクロック信号に同期して活性化した後、第１のセンスアンプの入力端子およびビット線を充電し、そのレベルが前記第１のセンスアンプでＨと認識できる時間を想定して非活性化する請求項１または請求項４記載の半導体記憶装置。   After the first precharge signal is activated in synchronization with an arbitrary clock signal, the input terminal and the bit line of the first sense amplifier are charged, and the level can be recognized as H by the first sense amplifier. 5. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is deactivated assuming time. 第１のプリチャージ信号の起動タイミングは、行アドレスが確定し、ワード線が活性化した後である請求項１、請求項４または請求項５記載の半導体記憶装置。   6. The semiconductor memory device according to claim 1, wherein the start timing of the first precharge signal is after the row address is determined and the word line is activated. 第１のプリチャージ信号は、列アドレス選択信号に同期して生成する、ワンショットパルス信号である請求項１、請求項４または請求項５記載の半導体記憶装置。   6. The semiconductor memory device according to claim 1, wherein the first precharge signal is a one-shot pulse signal generated in synchronization with a column address selection signal. 第１のプリチャージ信号のパルス幅は、第１のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される請求項１、請求項４または請求項５記載の半導体記憶装置。   The pulse width of the first precharge signal is generated by the time for charging the input terminal of the dummy sense amplifier for timing measurement, which is made exactly the same as that of the first sense amplifier. The semiconductor memory device according to claim 5. 第１および第２のプリチャージ信号を生成するクロック信号は、制御クロック信号とは別に、半導体記憶装置に入力される外部信号である請求項１、請求項４または請求項５記載の半導体記憶装置。   6. The semiconductor memory device according to claim 1, wherein the clock signal for generating the first and second precharge signals is an external signal input to the semiconductor memory device separately from the control clock signal. . 第２のプリチャージ信号は、非活性化状態にある場合に、前記第１のセンスアンプの入力端子を接地電位 に固定し、活性化状態にある場合に、前記第１のセンスアンプの入力端子を、接地電位から切り離す請求項１、請求項４または請求項５記載の半導体記憶装置。   When the second precharge signal is in the inactive state, the input terminal of the first sense amplifier is fixed to the ground potential, and when in the activated state, the input terminal of the first sense amplifier is 6. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is separated from a ground potential. 第２のプリチャージ信号は、列アドレスデコード信号を一定時間遅延させて生成させる請求項１、請求項４または請求項５記載の半導体記憶装置。   6. The semiconductor memory device according to claim 1, wherein the second precharge signal is generated by delaying a column address decode signal by a predetermined time. 第１のプリチャージ制御回路の電流駆動能力は、第２のスイッチ手段、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しいか、または小さくなるよう設計されている請求項１、請求項２または請求項３記載の半導体記憶装置。   The current drive capability of the first precharge control circuit is designed to be equal to or smaller than the current capability through the second switch means, the first column address decoder, the bit line and the memory cell. The semiconductor memory device according to claim 1, 2 or 3. 第１のスイッチ手段の電流駆動能力は、第１のプリチャージ制御回路の電流駆動能力より大きくなるように設計されている請求項１、請求項２または請求項３記載の半導体記憶装置。   4. The semiconductor memory device according to claim 1, wherein the current drive capability of the first switch means is designed to be larger than the current drive capability of the first precharge control circuit. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、前記第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路を備え、
前記第１のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、前記第１の列アドレスデコーダと前記第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
前記第２のプリチャージ制御回路は、前記第３のプリチャージ信号により前記第１のセンスアンプの入力端子を充電することにより前記プリチャージを開始し、前記第３のプリチャージ信号の停止により前記第１のセンスアンプの前記入力端子をＬレベルにするものであり、
前記第１のセンスアンプがしきい値を超えたとき、前記第２のスイッチ手段は導通から非導通へ切り換え、前記第１のスイッチ手段は非導通から導通に切り換えるように制御することを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Decode circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A first column address decoder for receiving the signal and selecting the bit line; and a first column address decoder for amplifying a change in a bit line connected to the selected memory cell of the memory cell array. A first sense amplifier, the bit line, and an input terminal of the first sense amplifier; A first precharge circuit for charging, a second precharge control circuit for controlling the first precharge circuit, and a third precharge circuit for controlling the second precharge control circuit. A second precharge signal generation circuit for generating a charge signal;
The first precharge circuit includes a first switch means inserted between a power supply voltage and an input terminal of the first sense amplifier, an input of the first column address decoder and the first sense amplifier. Second switch means inserted between the terminals,
The second precharge control circuit starts the precharge by charging the input terminal of the first sense amplifier by the third precharge signal, and stops the third precharge signal. The input terminal of the first sense amplifier is set to L level,
When the first sense amplifier exceeds a threshold value, the second switch means is controlled to switch from conduction to non-conduction, and the first switch means is controlled to switch from non-conduction to conduction. A semiconductor memory device. 第２のプリチャージ制御回路の電流駆動能力は、第１のスイッチ手段の電流駆動能力より十分小さくなるように設計されている請求項１４記載の半導体記憶装置。   15. The semiconductor memory device according to claim 14, wherein the current drive capability of the second precharge control circuit is designed to be sufficiently smaller than the current drive capability of the first switch means. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、前記第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第２のプリチャージ回路と、前記第２のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路を備え、
前記第２のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第３のスイッチ手段を有し、
前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子にプリチャージすることにより前記プリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第３のスイッチ手段が導通から非導通へ切り換えるように制御するとともに、前記プリチャージの開始で前記第１のセンスアンプが前記しきい値を超えないとき前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Code circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A first column address decoder for receiving the signal and selecting the bit line, and a first column address decoder for amplifying a change in the bit line connected to the selected memory cell of the memory cell array The first sense amplifier, the bit line, and the input terminal of the first sense amplifier are charged. A second precharge circuit for controlling, a first precharge control circuit for controlling the second precharge circuit, and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating a precharge signal of
The second precharge circuit has third switch means inserted between a power supply voltage and an input terminal of the first sense amplifier,
The first precharge control circuit starts the precharge by precharging the input terminal of the first sense amplifier. When the first sense amplifier exceeds a threshold, the third precharge control circuit When the first sense amplifier does not exceed the threshold at the start of the precharge, the first precharge control circuit controls the first sense circuit so that the switch means switches from conduction to non-conduction. A semiconductor memory device characterized by stopping precharge to an input terminal of an amplifier. 第３のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧に、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が前記第１のセンスアンプの出力端子に接続されており、前記第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、前記第１のセンスアンプの入力端子と前記電源電圧を接続し、前記第１のセンスアンプの入力端子がＬレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、前記センスアンプの入力端子と電源電圧を切断する請求項１６記載の半導体記憶装置。   The third switch means is composed of a P-channel MOS transistor, the source electrode is connected to the power supply voltage, the drain electrode is connected to the input terminal of the first sense amplifier, and the gate electrode is connected to the output terminal of the first sense amplifier. When the input terminal of the first sense amplifier is at the H level, that is, when the output terminal is at the L level, the conductive state is established, the input terminal of the first sense amplifier is connected to the power supply voltage, and the first 17. The semiconductor memory device according to claim 16, wherein when the input terminal of one sense amplifier is at L level, that is, when the output terminal is at H level, the non-conducting state is established, and the power supply voltage is disconnected from the input terminal of the sense amplifier. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第３のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、前記第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路とを備え、
前記第３のプリチャージ回路は、前記第１のセンスアンプの入力端子と前記列アドレスデコード回路との間に挿入された第４のスイッチ手段を有し、
前記第２のプリチャージ制御回路は前記第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第４のスイッチ手段を導通から非導通へ切り換えることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Decode circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A first column address decoder for receiving the signal and selecting the bit line; and a first column address decoder for amplifying a change in a bit line connected to the selected memory cell of the memory cell array. A first sense amplifier, the bit line, and an input terminal of the first sense amplifier; A third precharge circuit for electrifying, a second precharge control circuit for controlling the first precharge circuit, and a third precharge circuit for controlling the second precharge control circuit. A second precharge signal generation circuit for generating a charge signal,
The third precharge circuit has fourth switch means inserted between the input terminal of the first sense amplifier and the column address decode circuit,
The second precharge control circuit starts precharging by charging the input terminal of the first sense amplifier, and the fourth switch means when the first sense amplifier exceeds a threshold value Is switched from conducting to non-conducting. 第４のスイッチ手段は、センスアンプの入力端子がＨレベル、すなわち前記センスアンプの出力端子がＬレベルの場合に非導通状態となり、前記第１のセンスアンプの入力端子と前記列アドレスデコード回路との接続を遮断し、前記センスアンプの入力端子がＬレベル、すなわち前記センスアンプの出力端子がＨレベルの場合に導通状態となり、前記第１のセンスアンプの入力端子と前記列アドレスデコード回路とを接続する請求項１８記載の半導体記憶装置。   The fourth switch means becomes non-conductive when the input terminal of the sense amplifier is at H level, that is, when the output terminal of the sense amplifier is at L level, and the input terminal of the first sense amplifier and the column address decoding circuit And the sense amplifier input terminal is L level, that is, when the output terminal of the sense amplifier is H level, the conductive state is established, and the input terminal of the first sense amplifier and the column address decoding circuit are connected. The semiconductor memory device according to claim 18 to be connected. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第４のプリチャージ回路と、前記第４のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する、第１のプリチャージ信号発生回路と、前記列アドレスデコード信号を前記第１の列アドレスデコーダに供給する第５のスイッチ手段とを備え、
前記第４のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第６のスイッチ手段を有し、
前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子にプリチャージすることにより前記プリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第６のスイッチ手段を導通するとともに前記第５のスイッチ手段を非導通にすることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array A second decode circuit that takes in a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to a drain terminal of the memory cell array, and the address decode signal And a first column address decoder for selecting the bit line, and a first column address decoder for amplifying a change of the bit line connected to the selected memory cell of the memory cell array by the first column address decoder. 1 sense amplifier, the bit line, and the input terminal of the first sense amplifier. A fourth precharge circuit for controlling the first precharge circuit, a first precharge control circuit for controlling the fourth precharge circuit, and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating a precharge signal of the first and a fifth switch means for supplying the column address decode signal to the first column address decoder;
The fourth precharge circuit has sixth switch means inserted between a power supply voltage and an input terminal of the first sense amplifier,
The first precharge control circuit starts the precharge by precharging the input terminal of the first sense amplifier, and when the first sense amplifier exceeds a threshold, the sixth precharge control circuit A semiconductor memory device characterized in that the switch means is turned on and the fifth switch means is turned off. 列アドレスデコード信号を第１の列アドレスデコーダに供給する第５のスイッチ手段は、第１のセンスアンプの出力のレベルによって接続または切断する請求項２０記載の半導体記憶装置。   21. The semiconductor memory device according to claim 20, wherein the fifth switch means for supplying the column address decode signal to the first column address decoder is connected or disconnected according to the output level of the first sense amplifier. 第５のスイッチ手段は、メモリセルから読み出されたデータが０である場合に、列アドレスデコード信号を第１の列アドレスデコーダに供給させ、前記メモリセルから読み出されたデータが１の場合には、前記列アドレスデコード信号から前記第１の列アドレスデコーダを切断し、前記第１の列アドレスデコーダの前記列アドレスデコード信号の入力を接地電位に短絡する請求項２０または請求項２１記載の半導体記憶装置。   The fifth switch means supplies the column address decode signal to the first column address decoder when the data read from the memory cell is 0, and the data read from the memory cell is 1 23. The method according to claim 20, wherein the first column address decoder is disconnected from the column address decode signal, and the input of the column address decode signal of the first column address decoder is short-circuited to a ground potential. Semiconductor memory device. 第１のプリチャージ制御回路の電流駆動能力は、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しい、または小さくなるように設計されている請求項２０または請求項２１記載の半導体記憶装置。   The current drive capability of the first precharge control circuit is designed to be equal to or smaller than the current capability through the first column address decoder, bit line and memory cell. Semiconductor memory device. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第２の列アドレスデコーダと、この第２の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続される前記ビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および前記第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、前記第２の列アドレスデコーダは、第７および第８のスイッチ手段が並列に接続されて構成されていることを特徴とする半導体記憶装置。   A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Decode circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A second column address decoder for receiving the signal and selecting the bit line; and amplifying a change in the bit line connected to the selected memory cell of the memory cell array by the second column address decoder. First sense amplifier, the bit line and the input terminal of the first sense amplifier A first precharge circuit for charging; a first precharge control circuit for controlling the first precharge circuit; and first and second for controlling the first precharge control circuit. And a first precharge signal generating circuit for generating two precharge signals, wherein the second column address decoder is configured by connecting seventh and eighth switch means in parallel. A semiconductor memory device. 第２の列アドレスデコーダを構成する第７のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタであり、第８のスイッチ手段はＰチャンネル型ＭＯＳトランジスタである請求項２４記載の半導体記憶装置。   25. The semiconductor memory device according to claim 24, wherein the seventh switch means constituting the second column address decoder is an N-channel MOS transistor, and the eighth switch means is a P-channel MOS transistor. 第７のスイッチ手段は列アドレスデコード信号にて制御され、第８のスイッチ手段は、列アドレスデコード信号に対して相補極性をもつ列アドレスデコード信号にて制御される請求項２４または請求項２５記載の半導体記憶装置。   26. The seventh switch means is controlled by a column address decode signal, and the eighth switch means is controlled by a column address decode signal having a polarity complementary to the column address decode signal. Semiconductor memory device. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、前記第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続される前記ビット線の変化を増幅するための第２のセンスアンプと、前記ビット線および前記第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のセンスアンプ制御回路とを備え、
前記第２のセンスアンプは、前記第１のセンスアンプ制御回路により切り替わる第１のスイッチングレベルと第２のスイッチングレベルを有することを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Decode circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A first column address decoder for receiving the signal and selecting the bit line; and amplifying a change in the bit line connected to the selected memory cell of the memory cell array by the first column address decoder. Second sense amplifier, the bit line and the input terminal of the second sense amplifier A first precharge circuit for charging; a first precharge control circuit for controlling the first precharge circuit; and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating two precharge signals, and a first sense amplifier control circuit,
The semiconductor memory device, wherein the second sense amplifier has a first switching level and a second switching level switched by the first sense amplifier control circuit. 第２のセンスアンプは、第１のインバータと、前記第１のインバータの出力と接地電位の間に挿入された第９のスイッチ手段と、前記第１のインバータの入力と前記第１のセンスアンプ制御回路の出力とを入力する第１のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路の出力と、前記第９のスイッチ手段の制御入力間に挿入された第２のインバータによって構成される請求項２７記載の半導体記憶装置。   The second sense amplifier includes a first inverter, ninth switch means inserted between the output of the first inverter and the ground potential, the input of the first inverter, and the first sense amplifier. 28. A first NAND circuit that receives an output of a control circuit, a second inverter inserted between the output of the first NAND circuit and a control input of the ninth switch means. The semiconductor memory device described. 第９のスイッチ手段はＮチャンネル型ＭＯＳトランジスタである請求項２７または請求項２８記載の半導体記憶装置。   29. The semiconductor memory device according to claim 27, wherein the ninth switch means is an N-channel MOS transistor. 第２のセンスアンプの第１のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、Ｎチャンネル型ＭＯＳトランジスタの電流能力の比によって決まり、第２のセンスアンプの第２のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、第９のスイッチ手段の電流能力および第１のインバータのＮチャンネル型ＭＯＳトランジスタの電流能力の総和の比によって決まる請求項２７、請求項２８または請求項２９記載の半導体記憶装置。   The first switching level of the second sense amplifier is determined by the ratio of the current capability of the P-channel MOS transistor and the current capability of the N-channel MOS transistor in the first inverter. 28. The switching level is determined by a ratio of the current capacity of the P-channel MOS transistor in the first inverter, the current capacity of the ninth switch means, and the total current capacity of the N-channel MOS transistor of the first inverter. 30. A semiconductor memory device according to claim 28 or claim 29. 第２のセンスアンプの第１のスイッチングレベルは、第２のスイッチングレベルより高く、第２のスイッチングレベルは、０データを読み出すときのセンスノードレベルより高くなるように設計されている請求項２７、請求項２８または請求項３０記載の半導体記憶装置。   The first switching level of the second sense amplifier is designed to be higher than the second switching level, and the second switching level is designed to be higher than the sense node level when reading 0 data. The semiconductor memory device according to claim 28 or claim 30. 第２のセンスアンプは、読み出しデータの判定を開始する際に第１のスイッチングレベルであり、主に０データ読み出しを判定し、第１のセンスアンプ制御回路にて、第２のスイッチングレベルに変化した後、１データ読み出しを判定することで、１データ読み出し判定を高速に行う請求項２７、請求項２８または請求項３０記載の半導体記憶装置。   The second sense amplifier is at the first switching level when the determination of the read data is started, mainly determines 0 data read, and is changed to the second switching level by the first sense amplifier control circuit. 31. The semiconductor memory device according to claim 27, 28, or 30, wherein, after determining one data read, the one data read determination is performed at high speed. 第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、第１および第２のプリチャージ信号を一定時間遅延させて生成したものである請求項２７、請求項２８または請求項３０記載の半導体記憶装置。   28. The first and second switching level switching timings of the second sense amplifier by the first sense amplifier control circuit are generated by delaying the first and second precharge signals by a predetermined time. 32. A semiconductor memory device according to claim 28 or claim 30. 第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、前記第２のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される請求項２７、請求項２８または請求項３０に記載の半導体記憶装置。   The first and second switching level switching timings of the second sense amplifier by the first sense amplifier control circuit are exactly the same as those of the second sense amplifier, and are input to a dummy sense amplifier for timing measurement. 32. The semiconductor memory device according to claim 27, 28 or 30, wherein the semiconductor memory device is generated in a time for charging a terminal. 複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続される前記ビット線の変化を増幅するための第２のセンスアンプと、前記ビット線および前記第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のフューズボックス回路を備え、
前記第２のセンスアンプは第１のスイッチングレベルと第２のスイッチングレベルを有し、前記第１のフューズボックス回路にて前記第１と第２のスイッチングレベルが切り替えられることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells are arranged in a matrix, and a row address decode signal for receiving a row address signal and generating a row address decode signal for selecting a word line in the column direction connected to the gate terminal of the memory cell array Decode circuit, a second decode circuit that takes a column address signal and generates a column address decode signal for selecting a bit line in the row direction connected to the drain terminal of the memory cell array, and the column address decode A first column address decoder for receiving the signal and selecting the bit line, and amplifying a change in the bit line connected to the selected memory cell of the memory cell array by the first column address decoder. Second sense amplifier, the bit line and the input terminal of the second sense amplifier A first precharge circuit for charging; a first precharge control circuit for controlling the first precharge circuit; and first and second for controlling the first precharge control circuit. A first precharge signal generating circuit for generating two precharge signals, and a first fuse box circuit,
The second sense amplifier has a first switching level and a second switching level, and the first and second switching levels are switched by the first fuse box circuit. apparatus.
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