JP2005210107A - Semiconductor device and its fabricating method - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
現在、多くの電子機器に用いられている薄膜トランジスタ（Thin Film Transistor，ＴＦＴ）を含む電界効果型トランジスタ（Field Effect Transistor, ＦＥＴ）は、例えば、シリコン半導体基板あるいはシリコン半導体層に形成されたチャネル形成領域及びソース／ドレイン領域、シリコン半導体基板表面あるいはシリコン半導体層表面に形成されたＳｉＯ2から成るゲート絶縁層、並びに、ゲート絶縁層を介してチャネル形成領域に対向して設けられたゲート電極から構成されている。あるいは又、基体上に形成されたゲート電極、ゲート電極上を含む基体上に形成されたゲート絶縁層、並びに、ゲート絶縁層上に形成されたチャネル形成領域及びソース／ドレイン領域から構成されている。そして、これらの構造を有する電界効果型トランジスタ（ＦＥＴ）の作製には、非常に高価な半導体製造装置が使用されており、製造コストの低減が強く要望されている。 Field effect transistors (FETs) including thin film transistors (TFTs) currently used in many electronic devices are, for example, channel formation regions formed in a silicon semiconductor substrate or silicon semiconductor layer. And a source / drain region, a gate insulating layer made of SiO 2 formed on the surface of the silicon semiconductor substrate or the silicon semiconductor layer, and a gate electrode provided facing the channel forming region through the gate insulating layer. ing. Alternatively, it includes a gate electrode formed on the substrate, a gate insulating layer formed on the substrate including the gate electrode, and a channel formation region and a source / drain region formed on the gate insulating layer. . For manufacturing field effect transistors (FETs) having these structures, very expensive semiconductor manufacturing apparatuses are used, and reduction of manufacturing costs is strongly demanded.
そこで、近年、スピンコート法、印刷法、スプレー法に例示される真空技術を用いない方法に基づき製造が可能な有機半導体材料を用いたＦＥＴの研究、開発に注目が集まっている。 Therefore, in recent years, attention has been focused on the research and development of FETs using organic semiconductor materials that can be manufactured based on methods that do not use vacuum techniques exemplified by spin coating, printing, and spraying.
ところで、ディスプレイ装置をはじめとして、多くの電子機器に組み込まれることが要求されるが故に、ＦＥＴには高速動作が要求される。例えば、映像信号を随時必要なデータに変換し、更に、オン／オフのスイッチング動作を高速で行うことができるＦＥＴが必要とされる。 By the way, since it is required to be incorporated into many electronic devices including a display device, the FET is required to operate at high speed. For example, there is a need for an FET that can convert a video signal into necessary data at any time and can perform an on / off switching operation at high speed.
然るに、有機半導体材料を用いた場合、例えばＦＥＴの特性指標である移動度は、典型的な値として１０-3〜１ｃｍ2／Ｖｓが得られているに過ぎない（例えば、C. D. Dimitrakopoulos, et al., Adv. Mater. (2002), 14, 99 参照）。この値は、アモルファスシリコンの移動度である数ｃｍ2／Ｖｓやポリシリコンの移動度であるおおよそ１００ｃｍ2／Ｖｓに比べて低く、ディスプレイ装置用ＦＥＴで要求される移動度１〜３ｃｍ2／Ｖｓに達していない。従って、有機半導体材料を用いたＦＥＴにおいては、移動度の改善が大きな課題となっている。 However, when an organic semiconductor material is used, for example, a mobility that is a characteristic index of an FET is only 10 −3 to 1 cm 2 / Vs as a typical value (for example, CD Dimitrakopoulos, et al ., Adv. Mater. (2002), 14, 99). This value is lower than the mobility of several cm 2 / Vs, which is the mobility of amorphous silicon, and approximately 100 cm 2 / Vs, which is the mobility of polysilicon, and the mobility of 1 to 3 cm 2 / Vs required for FETs for display devices. Not reached. Therefore, in the FET using an organic semiconductor material, improvement of mobility is a big problem.
有機半導体材料を用いたＦＥＴにおける移動度は、分子内の電荷移動及び分子間の電荷移動によって決定される。分子内の電荷移動は、単結合を挟んで隣接する多重結合の間で原子軌道が重なり合い、電子が非局在化して共役系を形成することによって可能となる。分子間の電荷の移動は、分子間の結合、ファン・デル・ワールス力による分子軌道の重なりによる伝導、あるいは又、分子間のトラップ準位を介してのホッピング伝導によって行われる。 Mobility in an FET using an organic semiconductor material is determined by charge transfer within a molecule and charge transfer between molecules. Intramolecular charge transfer is made possible by overlapping atomic bonds in adjacent multiple bonds across a single bond and delocalizing electrons to form a conjugated system. The movement of charge between molecules is performed by intermolecular bonding, conduction due to overlapping of molecular orbitals by van der Waals forces, or hopping conduction through trap levels between molecules.
この場合、分子内での移動度をμintra、分子間の結合による移動度をμinter、分子間のホッピング伝導による移動度をμhopとすると、以下の関係にある。有機半導体材料では、遅い分子間の電荷移動が全体としての移動度を制限しているため、電荷の移動度が小さい。 In this case, if the intramolecular mobility is μ intra , the intermolecular mobility is μ inter , and the intermolecular hopping mobility is μ hop , the following relationship is established. In an organic semiconductor material, the charge mobility is low because slow intermolecular charge transfer limits the overall mobility.
μintra≫μinter＞μhop μ intra ≫μ inter > μ hop
そこで、有機半導体材料を用いたＦＥＴにおける移動度を改善するために、種々の検討がなされている。 Therefore, various studies have been made to improve the mobility in FETs using organic semiconductor materials.
例えば、有機半導体材料であるペンタセン薄膜を蒸着法にて成膜する場合、蒸着における堆積速度を極端に抑え、しかも、基板温度を室温とすることにより、分子の配向性を向上させ、移動度として０．６ｃｍ2／Ｖｓを達成している（C. D. Dimitrakopoulos, et al., IBM J. Res. & Dev. (2001), 45, 11 参照）。この方法は、材料の結晶性を向上させ、分子間のホッピング伝導を抑えることにより、移動度の改善を目指すものである。然るに、移動度は改善されるものの、分子間の移動が全体としての移動度を制限していることに変わりはなく、満足できるほどの大きな移動度は得られていない。 For example, when a pentacene thin film that is an organic semiconductor material is formed by vapor deposition, the deposition rate in vapor deposition is extremely suppressed, and the substrate temperature is set to room temperature, thereby improving molecular orientation and increasing mobility. 0.6 cm 2 / Vs has been achieved (see CD Dimitrakopoulos, et al., IBM J. Res. & Dev. (2001), 45, 11). This method aims to improve the mobility by improving the crystallinity of the material and suppressing hopping conduction between molecules. However, although the mobility is improved, the movement between molecules limits the mobility as a whole, and a satisfactory mobility is not obtained.
積極的に分子内での電荷移動を利用する有機半導体トランジスタとして、ルーセントテクノロジー社から、Self-Assembled Monolayer Field-Effect Transistor（ＳＡＭＦＥＴ）が提案されている。即ち、自己組織化によって単分子膜から成る半導体層をソース電極とドレイン電極との間に形成し、ゲート長１．５ｎｍのＳＡＭＦＥＴを実現している。このＳＡＭＦＥＴにあっては、ソース電極とドレイン電極とを結ぶ方向に配向した単分子層によってチャネル形成領域を構成しているが故に、チャネル形成領域内での電荷の移動が分子内での移動のみである。その結果、ポリシリコン以上の移動度である２９０ｃｍ2／Ｖｓを達成している（J. H. Schoen, et al., Nature (2001), 413, 713；Appl. Phys. Lett. (2002), 80, 847 参照）。しかしながら、このようなチャネル構造にあっては、ゲート長が単分子膜の厚さで決定されるため、ゲート長が数ｎｍと非常に短く、そのため、ソース領域とドレイン領域との間の耐圧が低くなり、駆動電圧を高くすることができないという問題がある。また、単分子膜を破壊しないように、単分子膜の上の電極形成においては、基板温度を−１７２゜Ｃ〜−３０゜Ｃに冷却する必要があり、プロセスコストが高くなる等、この方法は実用的ではない。 As an organic semiconductor transistor that positively utilizes charge transfer in a molecule, Lucent Technology has proposed a Self-Assembled Monolayer Field-Effect Transistor (SAMFET). That is, a semiconductor layer made of a monomolecular film is formed between the source electrode and the drain electrode by self-organization to realize a SAMFET having a gate length of 1.5 nm. In this SAMFET, since the channel formation region is constituted by the monomolecular layer oriented in the direction connecting the source electrode and the drain electrode, the movement of the charge in the channel formation region is only the movement in the molecule. It is. As a result, 290 cm 2 / Vs, which is higher than that of polysilicon, is achieved (JH Schoen, et al., Nature (2001), 413, 713; Appl. Phys. Lett. (2002), 80, 847). reference). However, in such a channel structure, since the gate length is determined by the thickness of the monomolecular film, the gate length is as short as several nanometers, so that the breakdown voltage between the source region and the drain region is low. There is a problem that the driving voltage cannot be increased because the driving voltage is lowered. Further, in order to prevent destruction of the monomolecular film, in forming the electrode on the monomolecular film, it is necessary to cool the substrate temperature to −172 ° C. to −30 ° C., which increases the process cost. Is not practical.
また、有機／無機混成材料を用いたチャネル材料が、特開２０００−２６０９９９に提案されている。即ち、特開２０００−２６０９９９に開示された技術にあっては、無機成分と有機成分が層状構造を形成し、無機の結晶性固体の高いキャリア移動度特性を利用する一方、有機成分が無機材料の自己組織化を促進させる働きを利用して、低温処理条件下で基板に材料を付着することを可能にする。そして、移動度として１〜１００ｃｍ2／Ｖｓが期待されているものの、実際に達成された移動度は０．２５ｃｍ2／Ｖｓである。これは、一般的にスピンコーティング法にて形成された有機半導体材料よりも高い移動度であるが、蒸着法等で形成された有機半導体材料と同程度であり、アモルファスシリコン以上の移動度は得られていない。 Further, a channel material using an organic / inorganic hybrid material has been proposed in Japanese Patent Laid-Open No. 2000-260999. That is, in the technique disclosed in Japanese Patent Laid-Open No. 2000-260999, the inorganic component and the organic component form a layered structure and use the high carrier mobility characteristic of the inorganic crystalline solid, while the organic component is an inorganic material. It is possible to adhere a material to a substrate under a low temperature processing condition by utilizing a function of promoting self-organization of the substrate. And although 1-100 cm < 2 > / Vs is anticipated as a mobility, the mobility actually achieved is 0.25 cm < 2 > / Vs. This is generally higher in mobility than organic semiconductor materials formed by spin coating, but is comparable to organic semiconductor materials formed by vapor deposition or the like, and mobility higher than that of amorphous silicon is obtained. It is not done.
従って、本発明の目的は、従来の有機半導体材料を用いた電界効果型トランジスタ（ＦＥＴ）と比較して十分に高いキャリア移動度を有する半導体装置及びその製造方法を提供することにある。 Accordingly, an object of the present invention is to provide a semiconductor device having a sufficiently high carrier mobility as compared with a field effect transistor (FET) using a conventional organic semiconductor material and a method for manufacturing the same.
上記の目的を達成するための本発明の半導体装置は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成された導電路が基体上に形成された半導体装置であって、
該微粒子は、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されていることを特徴とする。
In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device in which a conductive path constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles is formed on a substrate. ,
The fine particles are arranged two-dimensionally regularly and in a packed state in a plane substantially parallel to the surface of the substrate.
本発明の半導体装置にあっては、導電路を配線や電極として用いることができるし、導電路に加えられる電界によって導電路の導電性が制御される構成とすることもできる。そして、後者の場合、本発明の半導体装置は、ゲート電極、ゲート絶縁層、チャネル形成領域、及び、ソース／ドレイン電極を有する電界効果型トランジスタ（ＦＥＴ）から成り、導電路によってチャネル形成領域が構成されている構造とすることができる。このような構造にあっては、共役系を有する有機半導体分子として可視部付近の光に対して光吸収性のある色素の使用により、光センサ等としても動作可能である。 In the semiconductor device of the present invention, the conductive path can be used as a wiring or an electrode, or the conductivity of the conductive path can be controlled by an electric field applied to the conductive path. In the latter case, the semiconductor device of the present invention includes a field effect transistor (FET) having a gate electrode, a gate insulating layer, a channel formation region, and a source / drain electrode, and the channel formation region is configured by a conductive path. The structure can be made. In such a structure, it is possible to operate as an optical sensor or the like by using a dye that absorbs light near the visible region as an organic semiconductor molecule having a conjugated system.
上記の目的を達成するための本発明の第１の態様に係る半導体装置の製造方法は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成される導電路を基体上に形成する工程を含む半導体装置の製造方法であって、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列する、微粒子配列・充填工程を備えていることを特徴とする。
In order to achieve the above object, a method of manufacturing a semiconductor device according to a first aspect of the present invention provides a conductive path formed on a substrate by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles. A method of manufacturing a semiconductor device including a step of forming a semiconductor device,
Before the fine particles and the organic semiconductor molecules are bonded, a fine particle arrangement / filling step is provided in which the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate. It is characterized by being.
本発明の第１の態様に係る半導体装置の製造方法にあっては、得られた導電路を配線や電極として用いることができるし、導電路の導電性を制御するための電界を生成させる制御部を形成する工程を更に含むこともできる。そして、後者の場合、制御部としてのゲート電極、ゲート絶縁層、チャネル形成領域、及び、ソース／ドレイン電極を有する電界効果型トランジスタ（ＦＥＴ）から成り、導電路によってチャネル形成領域が構成されている半導体装置とすることができる。 In the method for manufacturing a semiconductor device according to the first aspect of the present invention, the obtained conductive path can be used as a wiring or an electrode, and control for generating an electric field for controlling the conductivity of the conductive path. A step of forming the part may be further included. In the latter case, the control circuit includes a gate electrode, a gate insulating layer, a channel formation region, and a field effect transistor (FET) having source / drain electrodes, and the channel formation region is configured by a conductive path. A semiconductor device can be obtained.
そして、この場合、本発明の第１の態様に係る半導体装置の製造方法によって得られるボトムゲート型の電界効果型トランジスタ（ＦＥＴ）は、
（Ａ）支持体上に形成されたゲート電極、
（Ｂ）ゲート電極上に形成されたゲート絶縁層（基体に相当する）、
（Ｃ）ゲート絶縁層上に形成されたソース／ドレイン電極、並びに、
（Ｄ）ソース／ドレイン電極の間であってゲート絶縁層上に形成され、導電路によって構成されたチャネル形成領域、
を備えている。
In this case, the bottom-gate field effect transistor (FET) obtained by the method for manufacturing a semiconductor device according to the first aspect of the present invention is:
(A) a gate electrode formed on a support;
(B) a gate insulating layer (corresponding to a substrate) formed on the gate electrode;
(C) source / drain electrodes formed on the gate insulating layer, and
(D) a channel formation region formed between the source / drain electrodes and on the gate insulating layer and configured by a conductive path;
It has.
あるいは又、この場合、本発明の第１の態様に係る半導体装置の製造方法によって得られるボトムゲート型の電界効果型トランジスタ（ＦＥＴ）は、
（Ａ）支持体上に形成されたゲート電極、
（Ｂ）ゲート電極上に形成されたゲート絶縁層（基体に相当する）、
（Ｃ）ゲート絶縁層上に形成され、導電路によって構成されたチャネル形成領域を含むチャネル形成領域構成層、並びに、
（Ｄ）チャネル形成領域構成層上に形成されたソース／ドレイン電極、
を備えている。
Alternatively, in this case, a bottom-gate field effect transistor (FET) obtained by the method for manufacturing a semiconductor device according to the first aspect of the present invention is:
(A) a gate electrode formed on a support;
(B) a gate insulating layer (corresponding to a substrate) formed on the gate electrode;
(C) a channel formation region forming layer including a channel formation region formed on the gate insulating layer and configured by a conductive path; and
(D) Source / drain electrodes formed on the channel forming region constituting layer,
It has.
上記の目的を達成するための本発明の第２の態様に係る半導体装置の製造方法は、より具体的には、トップゲート型の電界効果型トランジスタ（ＦＥＴ）の製造方法であり、
基体上にソース／ドレイン電極を形成した後、
ソース／ドレイン電極の間の基体上にチャネル形成領域を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする。
More specifically, the method for manufacturing a semiconductor device according to the second aspect of the present invention for achieving the above object is a method for manufacturing a top-gate field effect transistor (FET),
After forming the source / drain electrodes on the substrate,
Forming a channel forming region on the substrate between the source / drain electrodes;
Next, after forming a gate insulating layer on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate.
本発明の第１の態様あるいは第２の態様に係る半導体装置の製造方法によって得られるトップゲート型の電界効果型トランジスタ（ＦＥＴ）は、
（Ａ）基体上に形成されたソース／ドレイン電極、
（Ｂ）ソース／ドレイン電極の間の基体上に形成され、導電路によって構成されたチャネル形成領域、
（Ｃ）ソース／ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁層、並びに、
（Ｄ）ゲート絶縁層上に形成されたゲート電極、
を備えている。
A top gate field effect transistor (FET) obtained by the method for manufacturing a semiconductor device according to the first aspect or the second aspect of the present invention,
(A) Source / drain electrodes formed on the substrate,
(B) a channel forming region formed on the substrate between the source / drain electrodes and constituted by a conductive path;
(C) a gate insulating layer formed on the source / drain electrode and the channel formation region, and
(D) a gate electrode formed on the gate insulating layer;
It has.
上記の目的を達成するための本発明の第３の態様に係る半導体装置の製造方法は、トップゲート型の電界効果型トランジスタ（ＦＥＴ）の製造方法であり、
基体上にチャネル形成領域を構成するチャネル形成領域構成層を形成した後、
チャネル形成領域構成層上に、チャネル形成領域を挟むようにソース／ドレイン電極を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする。
A method of manufacturing a semiconductor device according to the third aspect of the present invention for achieving the above object is a method of manufacturing a top gate type field effect transistor (FET),
After forming the channel formation region constituting layer constituting the channel formation region on the substrate,
A source / drain electrode is formed on the channel formation region constituting layer so as to sandwich the channel formation region,
Next, after forming a gate insulating layer on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate.
本発明の第１の態様あるいは第３の態様に係る半導体装置の製造方法によって得られるトップゲート型の電界効果型トランジスタ（ＦＥＴ）は、
（Ａ）基体上に形成され、導電路によって構成されたチャネル形成領域を含むチャネル形成領域構成層、
（Ｂ）チャネル形成領域構成層上に形成されたソース／ドレイン電極、
（Ｃ）ソース／ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁層、並びに、
（Ｄ）ゲート絶縁層上に形成されたゲート電極、
を備えている。
A top-gate field effect transistor (FET) obtained by the method for manufacturing a semiconductor device according to the first aspect or the third aspect of the present invention,
(A) a channel forming region constituting layer including a channel forming region formed on a substrate and configured by a conductive path;
(B) a source / drain electrode formed on the channel forming region constituting layer;
(C) a gate insulating layer formed on the source / drain electrode and the channel formation region, and
(D) a gate electrode formed on the gate insulating layer;
It has.
上記の目的を達成するための本発明の第４の態様に係る半導体装置の製造方法は、トップゲート型の電界効果型トランジスタ（ＦＥＴ）の製造方法であり、
ゲート絶縁層を構成する基体の一方の面上にソース／ドレイン電極を形成した後、
ソース／ドレイン電極の間の基体の一方の面上にチャネル形成領域を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上に電気絶縁性の支持体を形成した後、
ゲート絶縁層を構成する基体の他方の面上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする。
A method of manufacturing a semiconductor device according to the fourth aspect of the present invention for achieving the above object is a method of manufacturing a top-gate field effect transistor (FET),
After forming the source / drain electrodes on one surface of the substrate constituting the gate insulating layer,
Forming a channel forming region on one surface of the substrate between the source / drain electrodes;
Next, after forming an electrically insulating support on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the other surface of the substrate constituting the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate.
本発明の第１の態様あるいは第４の態様に係る半導体装置の製造方法によって得られるトップゲート型の電界効果型トランジスタ（ＦＥＴ）は、
（Ａ）電気絶縁性の支持体上に形成され、導電路によって構成されたチャネル形成領域を含むチャネル形成領域構成層、
（Ｂ）チャネル形成領域構成層上に形成されたソース／ドレイン電極、
（Ｃ）ソース／ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁層（基体に相当する）、並びに、
（Ｄ）ゲート絶縁層上に形成されたゲート電極、
を備えている。
A top-gate field effect transistor (FET) obtained by the method for manufacturing a semiconductor device according to the first aspect or the fourth aspect of the present invention,
(A) a channel formation region constituting layer including a channel formation region formed on an electrically insulating support and constituted by a conductive path;
(B) a source / drain electrode formed on the channel forming region constituting layer;
(C) a gate insulating layer (corresponding to a substrate) formed on the source / drain electrodes and the channel formation region, and
(D) a gate electrode formed on the gate insulating layer;
It has.
上記の目的を達成するための本発明の第５の態様に係る半導体装置の製造方法は、トップゲート型の電界効果型トランジスタ（ＦＥＴ）の製造方法であり、
ゲート絶縁層を構成する基体の一方の面上にチャネル形成領域を構成するチャネル形成領域構成層を形成した後、
チャネル形成領域構成層上に、チャネル形成領域を挟むようにソース／ドレイン電極を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上に電気絶縁性の支持体を形成した後、
ゲート絶縁層を構成する基体の他方の面上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする。
A method for manufacturing a semiconductor device according to the fifth aspect of the present invention for achieving the above object is a method for manufacturing a top gate type field effect transistor (FET),
After forming the channel forming region constituting layer constituting the channel forming region on one surface of the base constituting the gate insulating layer,
A source / drain electrode is formed on the channel formation region constituting layer so as to sandwich the channel formation region,
Next, after forming an electrically insulating support on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the other surface of the substrate constituting the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate.
本発明の第１の態様あるいは第５の態様に係る半導体装置の製造方法によって得られるトップゲート型の電界効果型トランジスタ（ＦＥＴ）は、
（Ａ）電気絶縁性の支持体上に形成されたソース／ドレイン電極、
（Ｂ）ソース／ドレイン電極の間に形成され、導電路によって構成されたチャネル形成領域、
（Ｃ）ソース／ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁層（基体に相当する）、並びに、
（Ｄ）ゲート絶縁層上に形成されたゲート電極、
を備えている。
A top-gate field effect transistor (FET) obtained by the method for manufacturing a semiconductor device according to the first aspect or the fifth aspect of the present invention,
(A) source / drain electrodes formed on an electrically insulating support;
(B) a channel forming region formed between the source / drain electrodes and constituted by a conductive path;
(C) a gate insulating layer (corresponding to a substrate) formed on the source / drain electrodes and the channel formation region, and
(D) a gate electrode formed on the gate insulating layer;
It has.
本発明の第１の態様〜第５の態様に係る半導体装置の製造方法（以下、これらを総称して、単に、本発明の半導体装置の製造方法と呼ぶ）において、微粒子配列・充填工程は、微粒子を含む溶液から成る薄膜を基体上に形成した後、薄膜に含まれる溶媒を蒸発させる工程から成ることが、微粒子を最密充填にて配列させ得るといった観点から好ましい。そして、この場合、薄膜に含まれる溶媒を蒸発させる工程において、蒸発速度を制御しながら薄膜に含まれる溶媒を蒸発させることが望ましい。あるいは又、この場合、微粒子を含む溶液から成る薄膜を形成する前に、基体の表面処理を行うことが望ましい。あるいは又、この場合、微粒子を含む溶液から成る薄膜を形成する工程において、微粒子を含む溶液と基体との間の濡れ性を制御することが望ましい。 In the method for manufacturing a semiconductor device according to the first to fifth aspects of the present invention (hereinafter collectively referred to simply as the method for manufacturing a semiconductor device of the present invention), the fine particle arrangement / filling step includes: The step of forming a thin film made of a solution containing fine particles on the substrate and then evaporating the solvent contained in the thin film is preferable from the viewpoint that the fine particles can be arranged in the closest packing. In this case, it is desirable to evaporate the solvent contained in the thin film while controlling the evaporation rate in the step of evaporating the solvent contained in the thin film. Alternatively, in this case, it is desirable to perform surface treatment of the substrate before forming a thin film made of a solution containing fine particles. Alternatively, in this case, it is desirable to control the wettability between the solution containing fine particles and the substrate in the step of forming a thin film made of the solution containing fine particles.
あるいは又、本発明の半導体装置の製造方法においては、微粒子配列・充填工程は、微粒子を含む溶液に基づき薄膜を成膜した後、該薄膜を基体上に転写する工程から成ることが、微粒子を最密充填にて配列させるといった観点から好ましい。より具体的には、微粒子配列・充填工程は、水面に微粒子を含む溶液に基づき薄膜を成膜した後、薄膜に含まれる溶媒を蒸発させることで形成した微粒子膜を、基体上に転写する工程から成ることが好ましく、更には、薄膜に含まれる溶媒を蒸発させる工程において、蒸発速度を制御しながら薄膜に含まれる溶媒を蒸発させることが、一層好ましい。 Alternatively, in the method of manufacturing a semiconductor device according to the present invention, the fine particle arrangement / filling step includes a step of forming a thin film based on a solution containing the fine particles and then transferring the thin film onto a substrate. It is preferable from the viewpoint of arranging in close packing. More specifically, the fine particle arrangement / filling step is a step of forming a thin film based on a solution containing fine particles on the water surface and then transferring the fine particle film formed by evaporating the solvent contained in the thin film onto the substrate. Further, in the step of evaporating the solvent contained in the thin film, it is more preferred to evaporate the solvent contained in the thin film while controlling the evaporation rate.
また、本発明の半導体装置の製造方法においては、微粒子配列・充填工程の実行後、有機半導体分子を接触させる工程を少なくとも１回行うことによって、微粒子と有機半導体分子とを結合させることが好ましい。尚、１回行うことによって結合体の単一層を形成することができるし、２回以上繰り返すことで結合体の積層構造を形成することができる。 In the method for manufacturing a semiconductor device of the present invention, it is preferable to combine the fine particles and the organic semiconductor molecules by performing the step of bringing the organic semiconductor molecules into contact with each other after the fine particle arrangement / filling step. A single layer of the combined body can be formed by performing once, and a laminated structure of the combined body can be formed by repeating twice or more.
本発明の半導体装置あるいは本発明の第１の態様〜第５の態様に係る半導体装置の製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、微粒子の平均粒径をｒAVE、微粒子の粒径の標準偏差をσとしたとき、σ／ｒAVE≦０．５を満足することが好ましい。尚、ｒAVEの範囲として、５．０×１０-10ｍ≦ｒAVE≦１．０×１０-6ｍ、好ましくは５．０×１０-10ｍ≦ｒAVE≦１．０×１０-8ｍであることが望ましい。微粒子の形状として球形を挙げることができるが、本発明はこれに限るものではなく、例えば球形の他に、三角形、四面体、立方体、直方体、円錐、円柱等を挙げることができる。尚、微粒子の形状が球形以外の場合の微粒子の平均粒径は、球形以外の微粒子の測定された体積と同じ体積を有する球を想定し、係る球の直径の平均値を微粒子の平均粒径とすればよい。 In the semiconductor device of the present invention or the method for manufacturing a semiconductor device according to the first to fifth aspects of the present invention (hereinafter, these may be collectively referred to simply as the present invention), fine particles It is preferable that σ / r AVE ≦ 0.5 is satisfied, where r AVE is the average particle size of γ and σ is the standard deviation of the particle size of the fine particles. The r AVE range is 5.0 × 10 −10 m ≦ r AVE ≦ 1.0 × 10 −6 m, preferably 5.0 × 10 −10 m ≦ r AVE ≦ 1.0 × 10 −8. m is desirable. Examples of the shape of the fine particles include a spherical shape, but the present invention is not limited to this. For example, in addition to the spherical shape, a triangle, a tetrahedron, a cube, a rectangular parallelepiped, a cone, a cylinder, and the like can be given. The average particle diameter of the fine particles when the shape of the fine particles is other than a spherical shape is assumed to be a sphere having the same volume as the measured volume of the fine particles other than the spherical shape, and the average value of the diameters of the spheres is the average particle diameter of the fine particles. And it is sufficient.
有機半導体分子と結合する前の微粒子の表面は、鎖状の絶縁性有機分子から成る保護膜によって被覆されていることが、微粒子同士の凝集を防止するといった観点から好ましい。保護膜を構成する分子は微粒子に対して結合しているが、その結合力の大小が、保護膜によって被覆されている微粒子（実際には、保護膜によって被覆されている微粒子の集合体あるいはクラスター）を製造する際の集合体（クラスター）の最終的な径分布に大きく影響する。保護膜を構成する絶縁性有機分子の一端には、微粒子と化学的に反応（結合）する官能基を有することが好ましい。例えば、官能基としてチオール基（−ＳＨ）を挙げることができ、このチオール基を末端に持つ分子の１つとしてアルカンチオール［例えば、ドデカンチオール（Ｃ12Ｈ25ＳＨ）］を挙げることができる。ドデカンチオールのチオール基が金等の微粒子と結合すると、水素原子が離脱してＣ12Ｈ25Ｓ−Ａｕとなると考えられている。あるいは又、保護膜を構成する絶縁性有機分子として、アルキルアミン分子［例えば、ドデシルアミン（Ｃ12Ｈ25ＮＨ2）］を挙げることもできる。 The surface of the fine particles before bonding with the organic semiconductor molecules is preferably covered with a protective film made of chain-like insulating organic molecules from the viewpoint of preventing aggregation of the fine particles. The molecules that make up the protective film are bound to the fine particles, but the strength of the binding force depends on the fine particles covered by the protective film (actually, aggregates or clusters of fine particles covered by the protective film). ) Is greatly affected by the final diameter distribution of the aggregate (cluster). It is preferable that one end of the insulating organic molecule constituting the protective film has a functional group that chemically reacts (bonds) with the fine particles. For example, mention may be made of a thiol group (-SH) as a functional group, alkanethiol [e.g., dodecanethiol (C 12 H 25 SH)] as one of the molecules with the thiol group at the end can be exemplified. It is thought that when the thiol group of dodecanethiol is bonded to fine particles such as gold, the hydrogen atom is released to become C 12 H 25 S—Au. Alternatively, as an insulating organic molecule constituting the protective film, an alkylamine molecule [for example, dodecylamine (C 12 H 25 NH 2 )] can be exemplified.
微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列させた後、有機半導体分子を接触させると、有機半導体分子が保護膜を構成する有機分子と置換する結果、微粒子と有機半導体分子との化学的な結合体が形成される。 After the fine particles are arranged two-dimensionally in a plane substantially parallel to the surface of the substrate in a packed state and then brought into contact with the organic semiconductor molecules, the organic semiconductor molecules form the protective film. As a result of the substitution with the molecule, a chemical conjugate of the fine particle and the organic semiconductor molecule is formed.
上述の好ましい形態を含む本発明の半導体装置にあっては、有機半導体分子が末端に有する官能基が微粒子と化学的に結合していることが好ましい。そして、この場合、有機半導体分子が両端に有する官能基によって有機半導体分子と微粒子とが化学的に（交互に）結合することで、ネットワーク状の導電路が構築されていることが好ましく、更には、微粒子と有機半導体分子との結合体の単一層によって導電路が構成されていることが好ましい。あるいは又、この場合、有機半導体分子が両端に有する官能基によって有機半導体分子と微粒子とが３次元的に化学的に（交互に）結合することで、ネットワーク状の導電路が構築されていることが好ましく、更には、微粒子と有機半導体分子との結合体の積層構造によって導電路が構成されていることが好ましい。 In the semiconductor device of the present invention including the above-described preferred embodiment, it is preferable that the functional group at the terminal of the organic semiconductor molecule is chemically bonded to the fine particles. In this case, it is preferable that the organic semiconductor molecule and the fine particles are chemically (alternatively) bonded to each other by the functional groups that the organic semiconductor molecule has at both ends, so that a network-like conductive path is constructed. The conductive path is preferably constituted by a single layer of a combination of fine particles and organic semiconductor molecules. Alternatively, in this case, the organic semiconductor molecule and the fine particles are three-dimensionally chemically (alternately) bonded by the functional groups of the organic semiconductor molecule at both ends, thereby forming a network-like conductive path. Further, it is preferable that the conductive path is constituted by a laminated structure of a combination of fine particles and organic semiconductor molecules.
一方、本発明の半導体装置の製造方法にあっては、有機半導体分子を、その末端の官能基によって微粒子と化学的に結合させることが好ましい。そして、この場合、有機半導体分子が両端に有する官能基によって有機半導体分子と微粒子とを化学的に（交互に）結合させることで、ネットワーク状の導電路を構築することが好ましく、更には、微粒子と有機半導体分子との結合体の単一層によって導電路を構成することが好ましい。あるいは又、この場合、有機半導体分子が両端に有する官能基によって有機半導体分子と微粒子とを３次元的に化学的に（交互に）結合させることで、ネットワーク状の導電路を構築することが好ましく、更には、微粒子と有機半導体分子との結合体の積層構造によって導電路が構成されていることが好ましい。 On the other hand, in the method for manufacturing a semiconductor device of the present invention, it is preferable that the organic semiconductor molecules are chemically bonded to the fine particles by the functional groups at the ends. In this case, it is preferable to construct a network-like conductive path by chemically (alternatively) bonding the organic semiconductor molecules and the fine particles by the functional groups of the organic semiconductor molecules at both ends. It is preferable that the conductive path is constituted by a single layer of a combined body of organic molecules and organic semiconductor molecules. Alternatively, in this case, it is preferable to construct a network-like conductive path by three-dimensionally chemically (alternatingly) bonding the organic semiconductor molecules and the fine particles by the functional groups that the organic semiconductor molecules have at both ends. Furthermore, the conductive path is preferably constituted by a laminated structure of a conjugate of fine particles and organic semiconductor molecules.
本発明にあっては、このようにネットワーク状の導電路を構築することで、導電路内の電荷移動が、有機半導体分子の主鎖に沿った分子の軸方向で支配的に起こる構造となる結果、分子の軸方向の移動度、例えば非局在化したπ電子による高い移動度を最大限に利用することができるので、単分子層トランジスタに匹敵する、今までにない高い移動度を実現することが可能となる。 In the present invention, by constructing a network-like conductive path as described above, a structure in which charge transfer in the conductive path occurs predominantly in the axial direction of the molecule along the main chain of the organic semiconductor molecule. As a result, the mobility in the axial direction of the molecule, for example, high mobility due to delocalized π-electrons, can be utilized to the maximum, realizing unprecedented high mobility comparable to monolayer transistors It becomes possible to do.
本発明にあっては、微粒子は、導体としての金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）といった金属から成り、あるいは、これらの金属から構成された合金から成り、あるいは又、半導体としての硫化カドミウム（ＣｄＳ）、セレン化カドミウム（ＣｄＳｅ）、テルル化カドミウム（ＣｄＴｅ）、ガリウム砒素（ＧａＡｓ）、酸化チタン（ＴｉＯ2）、又は、シリコン（Ｓｉ）から成る構成とすることができる。尚、導体としての微粒子とは、体積抵抗率が１０-4Ω・ｍ（１０-6Ω・ｃｍ）のオーダー以下である材料から成る微粒子を指す。また、半導体としての微粒子とは、体積抵抗率が１０-4Ω・ｍ（１０-6Ω・ｃｍ）乃至乃至１０12Ω・ｍ（１０10Ω・ｃｍ）のオーダーを有する材料から成る微粒子を指す。 In the present invention, the fine particles are gold (Au), silver (Ag), platinum (Pt), copper (Cu), aluminum (Al), palladium (Pd), chromium (Cr), nickel (as a conductor). Ni), iron (Fe), or an alloy composed of these metals, or cadmium sulfide (CdS), cadmium selenide (CdSe), or cadmium telluride (CdTe) as a semiconductor. , Gallium arsenide (GaAs), titanium oxide (TiO 2 ), or silicon (Si). The fine particles as a conductor refer to fine particles made of a material having a volume resistivity of the order of 10 −4 Ω · m (10 −6 Ω · cm) or less. The fine particles as a semiconductor are fine particles made of a material having a volume resistivity of the order of 10 −4 Ω · m (10 −6 Ω · cm) to 10 12 Ω · m (10 10 Ω · cm). Point to.
本発明にあっては、有機半導体分子は、共役結合を有する有機半導体分子であって、分子の両端に、チオール基（−ＳＨ）、アミノ基（−ＮＨ2）、イソシアノ基（−ＮＣ）、シアノ基（−ＣＮ）、チオアセトキシル基（−ＳＣＯＣＨ3）、又は、カルボキシル基（−ＣＯＯＨ）を有することが好ましい。尚、チオール基、アミノ基、イソシアノ基、シアノ基、チオアセトキシル基は、Ａｕ等の導体としての微粒子に結合する官能基であり、カルボキシル基は半導体としての微粒子に結合する官能基である。また、分子の両端に位置する官能基は異なっていてもよく、両端の官能基の微粒子に対する結合性は近い方がより好ましい。 In the present invention, the organic semiconductor molecule is an organic semiconductor molecule having a conjugated bond, and a thiol group (—SH), an amino group (—NH 2 ), an isocyano group (—NC), It preferably has a cyano group (—CN), a thioacetoxyl group (—SCOCH 3 ), or a carboxyl group (—COOH). The thiol group, amino group, isocyano group, cyano group, and thioacetoxyl group are functional groups that bond to fine particles as a conductor such as Au, and the carboxyl group is a functional group that bonds to fine particles as a semiconductor. Further, the functional groups located at both ends of the molecule may be different, and it is more preferable that the functional groups at both ends are close to the fine particles.
具体的には、有機半導体分子として、例えば、構造式（１）の４，４’−ビフェニルジチオール（ＢＰＤＴ）、構造式（２）の４，４’−ジイソシアノビフェニル、構造式（３）の４，４’−ジイソシアノ−ｐ−テルフェニル、及び構造式（４）の２，５−ビス（５’−チオアセトキシル−２’−チオフェニル）チオフェン、構造式（５）の４，４’−ジイソシアノフェニル、構造式（６）のベンジジン（ビフェニル−４，４'−ジアミン）、構造式（７）のＴＣＮＱ（テトラシアノキノジメタン）、構造式（８）のビフェニル−４，４'−ジカルボン酸、構造式（９）の１，４−ジ（４−チオフェニルアセチリニル）−２−エチルベンゼン、構造式（１０）の１，４−ジ（４−イソシアノフェニルアセチリニル）−２−エチルベンゼン、あるいは、Bovine Serum Albumin、Horse Radish Peroxidase、antibody-antigen を例示することができる。これらは、いずれも、π共役系分子であって、少なくとも２箇所で微粒子と化学的に結合する官能基を有していることが好ましい。 Specifically, as the organic semiconductor molecule, for example, 4,4′-biphenyldithiol (BPDT) of the structural formula (1), 4,4′-diisocyanobiphenyl of the structural formula (2), structural formula (3) 4,4′-diisocyano-p-terphenyl and 2,5-bis (5′-thioacetoxyl-2′-thiophenyl) thiophene of the structural formula (4), 4,4 ′ of the structural formula (5) -Diisocyanophenyl, benzidine (biphenyl-4,4'-diamine) of structural formula (6), TCNQ (tetracyanoquinodimethane) of structural formula (7), biphenyl-4,4 of structural formula (8) '-Dicarboxylic acid, 1,4-di (4-thiophenylacetylinyl) -2-ethylbenzene of structural formula (9), 1,4-di (4-isocyanophenylacetylinyl of structural formula (10) ) -2-Ethylbenzene It can be exemplified Bovine Serum Albumin, Horse Radish Peroxidase, the Antibody-Antigen. These are all π-conjugated molecules and preferably have functional groups that chemically bond to the fine particles in at least two places.
構造式（１）：４，４’−ビフェニルジチオール
また、有機半導体分子として、構造式（１１）で表されるデンドリマーも用いることができる。 A dendrimer represented by the structural formula (11) can also be used as the organic semiconductor molecule.
構造式（１１）：デンドリマー
本発明にあっては、基体は、酸化ケイ素系材料（例えば、ＳｉＯXやスピンオンガラス（ＳＯＧ））；窒化ケイ素（ＳｉＮY）；酸化アルミニウム（Ａｌ2Ｏ3）；金属酸化物高誘電絶縁膜から構成することができる。基体をこれらの材料から構成する場合、基体を、以下に挙げる材料から適宜選択された支持体上に（あるいは支持体の上方に）形成すればよい。即ち、支持体として、あるいは又、上述した基体以外の基体として、ポリメチルメタクリレート（ポリメタクリル酸メチル，ＰＭＭＡ）やポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド、ポリカーボネート、ポリエチレンテレフタレート（ＰＥＴ）に例示される有機ポリマー（高分子材料から構成された可撓性を有するプラスチック・フィルムやプラスチック・シート、プラスチック基板といった高分子材料の形態を有する）を挙げることができ、あるいは又、雲母を挙げることができる。このような可撓性を有する高分子材料から構成された基体を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への半導体装置の組込みあるいは一体化が可能となる。あるいは又、基体（あるいは支持体）として、各種ガラス基板や、表面に絶縁層が形成された各種ガラス基板、石英基板、表面に絶縁層が形成された石英基板、表面に絶縁層が形成されたシリコン基板を挙げることができる。電気絶縁性の支持体としては、以上に説明した材料から適切な材料を選択すればよい。支持体として、その他、導電性基板（金等の金属、高配向性グラファイトから成る基板）を挙げることができる。また、本発明にあっては、半導体装置の構成、構造によっては、半導体装置が支持体上に設けられているが、この支持体も上述した材料から構成することができる。また、半導体装置を樹脂にて封止してもよい。 In the present invention, the substrate is made of a silicon oxide-based material (for example, SiO x or spin-on glass (SOG)); silicon nitride (SiN Y ); aluminum oxide (Al 2 O 3 ); metal oxide high dielectric insulating film It can consist of When the base is composed of these materials, the base may be formed on a support appropriately selected from the following materials (or above the support). That is, as a support or as a substrate other than the above-described substrates, polymethyl methacrylate (polymethyl methacrylate, PMMA), polyvinyl alcohol (PVA), polyvinyl phenol (PVP), polyethersulfone (PES), polyimide, Examples include organic polymers exemplified by polycarbonate and polyethylene terephthalate (PET) (having the form of polymer materials such as flexible plastic films, plastic sheets, and plastic substrates made of polymer materials). Or, alternatively, mica. If a substrate made of such a polymer material having flexibility is used, for example, a semiconductor device can be incorporated or integrated into a display device or electronic device having a curved shape. Alternatively, as a substrate (or support), various glass substrates, various glass substrates having an insulating layer formed on the surface, a quartz substrate, a quartz substrate having an insulating layer formed on the surface, and an insulating layer formed on the surface A silicon substrate can be mentioned. As the electrically insulating support, an appropriate material may be selected from the materials described above. Other examples of the support include a conductive substrate (a substrate made of a metal such as gold or highly oriented graphite). In the present invention, the semiconductor device is provided on the support depending on the configuration and structure of the semiconductor device, but this support can also be made of the above-described materials. Further, the semiconductor device may be sealed with resin.
ここで、雲母とは、岩波書店出版の理化学辞典第５版によれば、輝石、角閃石にみられるＳｉＯ3鎖の重合が更に進み，全ＳｉＯ4４面体原子団が３つの頂点を共有して（Ｓｉ4Ｏ10）の２次元シートを成す層状ケイ酸塩の代表であり、金雲母（phlogopite）、アナイト（annite）等の３個の８面体６配位イオンをもつ三８面体（trioctahedral）型と、白雲母（muscovite）、パラゴナイト（paragonite）等の二８面体（dioctahedral）型が存在する。基体（あるいは支持体）として雲母を用いれば、雲母と金属層等との間の密着性は良好であるが故に、所謂密着層の形成は不要となる。また、雲母は、高い弾力性、電気絶縁性、耐熱性を有しているし、劈開することによって広範囲に亙り原子レベルで平坦な表面を容易に得ることができ、基体（あるいは支持体）として最適な材料である。
Here, mica and, according to Dictionary of Physics and Chemistry 5th Edition, Iwanami Shoten Publishing, pyroxene, polymerization of SiO 3 chains found in amphibole further proceeds, the
本発明にあっては、微粒子は充填状態にて配列されているが、より好ましくは、微粒子は最密充填状態にて配列されていることが好ましい。ここで、より具体的には、「微粒子は充填状態にて配列されている」とは、微粒子と結合した有機半導体分子から成る導電路が、例えば少なくともソース／ドレイン電極間に形成される程度に、微粒子が配列している状態を云う。多少の空乏、格子の欠陥等があってもよいことは云うまでもない。また、「微粒子が最密充填状態にて配列されている」とは、微粒子を剛体とみなしたとき、その２次元平面、あるいは、３次元空間を物理的に占め得る最大の密度で規則的に配列している状態を云う。但し、ここでは、微粒子間には有機半導体分子が必ず存在するため、微粒子同士は接触していない。隣り合う微粒子間の表面間距離は、用いる有機半導体分子の長軸方向の長さと同じかそれ以下である。 In the present invention, the fine particles are arranged in a packed state, but more preferably, the fine particles are arranged in a close packed state. More specifically, “fine particles are arranged in a packed state” means that a conductive path composed of organic semiconductor molecules bonded to the fine particles is formed, for example, at least between the source / drain electrodes. This means a state in which fine particles are arranged. Needless to say, there may be some depletion, lattice defects, and the like. In addition, “the fine particles are arranged in the closest packing state” means that when the fine particles are regarded as a rigid body, the fine particles are regularly arranged at the maximum density that can physically occupy a two-dimensional plane or a three-dimensional space. The state of arrangement. However, here, since the organic semiconductor molecules always exist between the fine particles, the fine particles are not in contact with each other. The distance between the surfaces of adjacent fine particles is equal to or less than the length of the organic semiconductor molecule used in the major axis direction.
更には、本発明にあっては、微粒子は基体の表面と略平行な面内において２次元的に規則的に配列されているが、より具体的には、このような２次元的に規則配列した層が、単層であっても、３次元的な最密充填状態で多層に存在していてもよい。「２次元的に規則的に配列されている」とは、少なくとも概ね微粒子１層分の厚みの空間内に粒径の揃った微粒子が充填状態で、好ましくは最密充填状態で、配列していることを意味する。尚、「基体の表面と略平行な面内」とは、基体の製造方法等によって基体の表面に微小凹凸が存在する場合、係る微小凹凸に対して実質的に平行であることを意味する。 Furthermore, in the present invention, the fine particles are regularly arranged two-dimensionally in a plane substantially parallel to the surface of the substrate. More specifically, the two-dimensional regular arrangement is provided. The layer may be a single layer or may exist in multiple layers in a three-dimensional close-packed state. “Two-dimensionally regularly arranged” means that fine particles having a uniform particle diameter are arranged in a packed space, preferably in a close-packed state, in a space of at least approximately one layer of fine particles. Means that Note that “in a plane substantially parallel to the surface of the substrate” means that when there are minute irregularities on the surface of the substrate by the manufacturing method of the substrate, the surface is substantially parallel to the minute irregularities.
本発明において、半導体装置を電界効果型トランジスタ（ＦＥＴ）とする場合、ゲート電極やソース／ドレイン電極、各種の配線を構成する材料として、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、インジウム（Ｉｎ）、錫（Ｓｎ）等の金属、あるいは、これらの金属元素を含む合金、これらの金属から成る導電性粒子、これらの金属を含む合金の導電性粒子、不純物を含有したポリシリコン等の導電性物質を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、ゲート電極やソース／ドレイン電極、各種の配線を構成する材料として、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］といった有機材料（導電性高分子）を挙げることもできる。ゲート電極やソース／ドレイン電極、各種の配線を構成する材料は、微粒子と同じ材料であってもよいし、異なる材料であってもよい。 In the present invention, when a semiconductor device is a field effect transistor (FET), as a material constituting a gate electrode, a source / drain electrode, and various wirings, platinum (Pt), gold (Au), palladium (Pd), Chromium (Cr), nickel (Ni), aluminum (Al), silver (Ag), tantalum (Ta), tungsten (W), copper (Cu), titanium (Ti), indium (In), tin (Sn), etc. Metal, alloys containing these metal elements, conductive particles made of these metals, conductive particles of alloys containing these metals, and conductive materials such as polysilicon containing impurities. A layered structure of layers containing these elements can also be used. Furthermore, an organic material (conductive polymer) such as poly (3,4-ethylenedioxythiophene) / polystyrene sulfonic acid [PEDOT / PSS] is used as a material constituting the gate electrode, the source / drain electrode, and various wirings. It can also be mentioned. The material constituting the gate electrode, source / drain electrode, and various wirings may be the same material as the fine particles, or may be a different material.
ゲート電極やソース／ドレイン電極、配線の形成方法として、これらを構成する材料にも依るが、物理的気相成長法（ＰＶＤ法）；ＭＯＣＶＤ法を含む各種の化学的気相成長法（ＣＶＤ法）；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法、浸漬法といった各種コーティング法；スタンプ法；リフトオフ法；シャドウマスク法；電解メッキ法や無電解メッキ法あるいはこれらの組合せといったメッキ法；及び、スプレー法の内のいずれかと、必要に応じてパターニング技術との組合せを挙げることができる。尚、物理的気相成長法（ＰＶＤ法）として、（ａ）電子ビーム加熱法、抵抗加熱法、フラッシュ蒸着等の各種真空蒸着法、（ｂ）プラズマ蒸着法、（ｃ）２極スパッタリング法、直流スパッタリング法、直流マグネトロンスパッタリング法、高周波スパッタリング法、マグネトロンスパッタリング法、イオンビームスパッタリング法、バイアススパッタリング法等の各種スパッタリング法、（ｄ）ＤＣ（direct current）法、ＲＦ法、多陰極法、活性化反応法、電界蒸着法、高周波イオンプレーティング法、反応性イオンプレーティング法等の各種イオンプレーティング法を挙げることができる。 Various chemical vapor deposition methods (CVD methods) including physical vapor deposition (PVD method) and MOCVD methods, depending on the materials constituting the gate electrodes, source / drain electrodes, and wiring. ); Spin coating method; printing method such as screen printing method and inkjet printing method; air doctor coater method, blade coater method, rod coater method, knife coater method, squeeze coater method, reverse roll coater method, transfer roll coater method, gravure coater Various coating methods, such as a coating method, kiss coater method, cast coater method, spray coater method, slit orifice coater method, calendar coater method, dipping method; stamp method; lift-off method; shadow mask method; electrolytic plating method or electroless plating method Messages such as combinations Law; and it can include any of a spraying method, a combination of a patterning technique as necessary. In addition, as physical vapor phase growth method (PVD method), (a) various vacuum deposition methods such as electron beam heating method, resistance heating method, flash deposition, (b) plasma deposition method, (c) bipolar sputtering method, DC sputtering method, DC magnetron sputtering method, high frequency sputtering method, magnetron sputtering method, ion beam sputtering method, bias sputtering method and other various sputtering methods, (d) DC (direct current) method, RF method, multi-cathode method, activation Various ion plating methods such as a reaction method, a field evaporation method, a high frequency ion plating method, and a reactive ion plating method can be given.
本発明において、半導体装置を電界効果型トランジスタ（ＦＥＴ）とする場合、ゲート絶縁層を構成する材料として酸化ケイ素系材料、窒化ケイ素（ＳｉＮY）、金属酸化物高誘電絶縁膜にて例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート（ＰＭＭＡ）やポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）にて例示される有機系絶縁材料を挙げることができるし、これらの組み合わせを用いることもできる。尚、酸化ケイ素系材料として、二酸化シリコン（ＳｉＯX）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、酸化窒化シリコン（ＳｉＯＮ）、ＳＯＧ（スピンオングラス）、低誘電率ＳｉＯ2系材料（例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー及びベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、有機ＳＯＧ）を例示することができる。 In the present invention, when the semiconductor device is a field effect transistor (FET), examples of the material constituting the gate insulating layer include silicon oxide materials, silicon nitride (SiN Y ), and metal oxide high dielectric insulating films. In addition to inorganic insulating materials, organic insulating materials exemplified by polymethyl methacrylate (PMMA), polyvinylphenol (PVP), and polyvinyl alcohol (PVA) can be used, and combinations thereof can also be used. . As silicon oxide materials, silicon dioxide (SiO x ), BPSG, PSG, BSG, AsSG, PbSG, silicon oxynitride (SiON), SOG (spin on glass), low dielectric constant SiO 2 materials (for example, polyaryl) And ether, cycloperfluorocarbon polymer and benzocyclobutene, cyclic fluororesin, polytetrafluoroethylene, fluorinated aryl ether, fluorinated polyimide, amorphous carbon, and organic SOG).
また、ゲート絶縁層の形成方法として、上述の各種ＰＶＤ法；各種ＣＶＤ法；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；浸漬法；キャスティング法；及び、スプレー法の内のいずれかを挙げることができる。あるいは又、ゲート絶縁層は、ゲート電極の表面を酸化あるいは窒化することによって形成することができるし、ゲート電極の表面に酸化膜や窒化膜を成膜することで得ることもできる。ゲート電極の表面を酸化する方法として、ゲート電極を構成する材料にも依るが、Ｏ2プラズマを用いた酸化法、陽極酸化法を例示することができる。また、ゲート電極の表面を窒化する方法として、ゲート電極を構成する材料にも依るが、Ｎ2プラズマを用いた窒化法を例示することができる。あるいは又、例えば、Ａｕ電極に対しては、一端をメルカプト基で修飾された直鎖状炭化水素のように、ゲート電極と化学的に結合を形成し得る官能基を有する絶縁性分子によって、浸漬法等の方法で自己組織的にゲート電極表面を被覆することで、ゲート電極の表面に絶縁膜を形成することもできる。 In addition, as a method for forming a gate insulating layer, various PVD methods described above; various CVD methods; spin coating methods; printing methods such as screen printing methods and ink jet printing methods; various coating methods described above; immersion methods; casting methods; Any of the laws can be mentioned. Alternatively, the gate insulating layer can be formed by oxidizing or nitriding the surface of the gate electrode, or can be obtained by forming an oxide film or a nitride film on the surface of the gate electrode. As a method for oxidizing the surface of the gate electrode, although depending on the material constituting the gate electrode, an oxidation method using O 2 plasma and an anodic oxidation method can be exemplified. Further, as a method of nitriding the surface of the gate electrode, although it depends on the material constituting the gate electrode, a nitriding method using N 2 plasma can be exemplified. Alternatively, for example, for an Au electrode, it is immersed by an insulating molecule having a functional group that can form a chemical bond with the gate electrode, such as a linear hydrocarbon modified at one end with a mercapto group. An insulating film can be formed on the surface of the gate electrode by covering the surface of the gate electrode in a self-organized manner by a method such as a method.
本発明の半導体装置を、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持体に多数の半導体装置を集積したモノリシック集積回路としてもよいし、各半導体装置を切断して個別化し、ディスクリート部品として使用してもよい。 When the semiconductor device of the present invention is applied to and used in a display device or various electronic devices, it may be a monolithic integrated circuit in which a large number of semiconductor devices are integrated on a support, or each semiconductor device may be cut and individualized to provide discrete components. It may be used as a part.
本発明においては、平滑な基体上での微粒子自身による自己組織化現象を積極的に利用して、微粒子の２次元規則配列化を達成させる。即ち、本発明によれば、微粒子が、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されており、しかも、これらの微粒子が有機半導体分子と結びついて導電路が形成されているので、微粒子内の導電路と有機半導体分子内の分子骨格に沿った導電路とが連結したネットワーク状の導電路を形成することができる。従って、導電路内の電荷移動が有機半導体分子の主鎖に沿った分子の軸方向で支配的に起こる構造となる。導電路には分子間の電子移動が含まれないため、従来の有機半導体材料を用いた半導体装置における低い移動度の原因であった分子間の電子移動によって移動度が制限されることがない。そのため、有機半導体分子内の軸方向の電荷移動を最大限に利用することができる。例えば、主鎖に沿って形成された共役系を有する分子を有機半導体分子として用いる場合、非局在化したπ電子による高い移動度を利用できる。 In the present invention, the two-dimensional regular arrangement of fine particles is achieved by actively utilizing the self-organization phenomenon caused by the fine particles themselves on a smooth substrate. That is, according to the present invention, the fine particles are arranged two-dimensionally regularly in a plane substantially parallel to the surface of the substrate and in a packed state, and these fine particles are separated from the organic semiconductor molecules. Since the conductive path is formed by being connected, a network-shaped conductive path in which the conductive path in the fine particle and the conductive path along the molecular skeleton in the organic semiconductor molecule are connected can be formed. Therefore, a structure in which charge transfer in the conductive path occurs predominantly in the axial direction of the molecule along the main chain of the organic semiconductor molecule. Since the conduction path does not include electron transfer between molecules, the mobility is not limited by the electron transfer between molecules, which is a cause of low mobility in a semiconductor device using a conventional organic semiconductor material. Therefore, the charge transfer in the axial direction in the organic semiconductor molecule can be utilized to the maximum extent. For example, when a molecule having a conjugated system formed along the main chain is used as an organic semiconductor molecule, high mobility due to delocalized π electrons can be used.
また、導電路は、常圧下で２００゜Ｃ以下の低温プロセスで一層毎に形成することが可能であるが故に、所望の厚さを有する導電路を容易に形成でき、低コストで半導体装置を作製できる。 In addition, since the conductive path can be formed one layer at a time in a low temperature process of 200 ° C. or lower under normal pressure, a conductive path having a desired thickness can be easily formed, and a semiconductor device can be manufactured at low cost. Can be made.
以下、図面を参照して、実施例に基づき本発明を説明する。 Hereinafter, the present invention will be described based on examples with reference to the drawings.
実施例１は、本発明の半導体装置、及び、本発明の第１の態様に係る半導体装置の製造方法に関する。実施例１の半導体装置の模式的な一部断面図を図１の（Ａ）に示し、導電路２０の概念図を図１の（Ｂ）に示す。
Example 1 relates to the semiconductor device of the present invention and the method for manufacturing the semiconductor device according to the first aspect of the present invention. A schematic partial cross-sectional view of the semiconductor device of Example 1 is shown in FIG. 1A, and a conceptual diagram of the
実施例１の半導体装置においては、図１の（Ｂ）に概念図を示すように、導体から成る微粒子２１と、これらの微粒子２１と結合した有機半導体分子２２とによって構成された導電路２０が基体（具体的には、ゲート絶縁層１３）上に形成されている。そして、微粒子２１は、基体（ゲート絶縁層１３）の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されている。具体的には、実施例１の半導体装置は、ボトムゲート型であり、且つ、一種のボトムコンタクト型のＦＥＴ（より具体的には、ＴＦＴ）であり、導電路２０に加えられる電界によって導電路２０の導電性が制御される。尚、電荷移動の概念図を図１の（Ａ）に矢印で示す。
In the semiconductor device of Example 1, as shown in a conceptual diagram in FIG. 1B, a
実施例１の半導体装置は、より具体的には、図１の（Ａ）に模式的な一部断面図を示すように、
（Ａ）支持体１０上に形成されたゲート電極１２、
（Ｂ）支持体１０及びゲート電極１２上に形成されたゲート絶縁層１３（基体に相当する）、
（Ｃ）ゲート絶縁層１３上に形成されたソース／ドレイン電極１４、並びに、
（Ｄ）ソース／ドレイン電極１４の間であってゲート絶縁層１３上に形成され、導電路２０によって構成されたチャネル形成領域１５、
から構成されている。
More specifically, in the semiconductor device of Example 1, as shown in a schematic partial cross-sectional view in FIG.
(A) a
(B) a gate insulating layer 13 (corresponding to a substrate) formed on the
(C) a source /
(D) a
It is composed of
実施例１の半導体装置の製造方法は、導体から成る微粒子２１と、これらの微粒子２１と結合した有機半導体分子２２とによって構成される導電路２０を基体（具体的には、ゲート絶縁層１３）上に形成する工程を含む半導体装置の製造方法であって、微粒子２１と有機半導体分子２２とを結合させる前に、微粒子２１を、基体（ゲート絶縁層１３）の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列する微粒子配列・充填工程を備えている。尚、実施例１の半導体装置の製造方法にあっては、導電路２０の導電性を制御するための電界を生成させる制御部（具体的には、ゲート電極１２）を形成する工程を更に含む。
The manufacturing method of the semiconductor device of Example 1 is based on a
実施例１においては、導体から成る微粒子２１として金微粒子（金ナノ粒子）を使用し、有機半導体分子２２として、共役結合を有する有機半導体分子であって、分子の両端にチオール基（−ＳＨ）を有する４，４’−ビフェニルジチオール（ＢＰＤＴ）を用いる。また、基体は、ゲート絶縁層１３（具体的には、ＳｉＯ2）から成る。
In Example 1, gold fine particles (gold nanoparticles) are used as the
本発明の半導体装置、及び、本発明の第１の態様に係る半導体装置の製造方法は、基本に、例えば金属から成る微粒子の２次元規則配列の達成が所謂有機トランジスタの性能向上に繋がるという考え方に基づいている。そして、微粒子の２次元規則配列（微粒子が、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されていること）を達成するために、実施例１においては、
（１）微粒子を含む溶液（例えば、微粒子コロイド溶液）を、例えばキャスト法やＬＢ法で塗布し、塗布された微粒子コロイド溶液中の溶媒の蒸発速度を適切に制御することにより微粒子の密なる充填状態の配列を達成し、
しかも、
（２）微粒子のサイズばらつきが少ない、粒径の揃った微粒子を用いることにより、微粒子の２次元ネットワークを広い範囲において、且つ、長距離秩序を有する形態で達成する、
という２つの新しい手法を採用している。
The semiconductor device of the present invention and the method of manufacturing the semiconductor device according to the first aspect of the present invention are basically based on the idea that, for example, achievement of a two-dimensional regular arrangement of fine particles made of metal leads to improvement in performance of a so-called organic transistor. Based on. In order to achieve a two-dimensional regular arrangement of fine particles (the fine particles are regularly arranged two-dimensionally in a plane substantially parallel to the surface of the substrate and in a filled state) In 1,
(1) A solution containing fine particles (for example, a fine particle colloid solution) is applied by, for example, a cast method or an LB method, and fine particles are densely packed by appropriately controlling the evaporation rate of the solvent in the applied fine particle colloid solution. Achieve an array of states,
Moreover,
(2) By using fine particles having a small particle size variation and a uniform particle size, a two-dimensional network of fine particles is achieved in a wide range and in a form having a long-range order.
Two new methods are adopted.
平滑な基体上での微粒子自身による自己組織化現象を積極的に利用して、２次元規則配列化を達成させるためには、微粒子コロイド溶液を基体上に滴下した際の微粒子コロイド溶液中に含まれる溶媒の蒸発条件、及び、微粒子のサイズばらつきの度合いは、非常に重要な因子である。溶媒の蒸発速度が早すぎると、自己組織化による２次元規則配列化が達成される前に、微粒子がその場に取り残されてしまい、基体上を自由に動けなくなってしまう。一方、微粒子のサイズがまちまちだと、２次元配列に空隙ができ、最密充填にはならない。尚、「微粒子を最密充填に並べること」と、「その並び方に秩序性を持たせること」は同じことではない。 In order to achieve the two-dimensional regular arrangement by actively utilizing the self-organization phenomenon by the fine particles themselves on the smooth substrate, the fine particle colloid solution is included in the fine particle colloid solution when dropped on the substrate. The evaporation conditions of the solvent and the degree of size variation of the fine particles are very important factors. If the evaporation rate of the solvent is too fast, the fine particles are left in place before the two-dimensional regular arrangement by self-organization is achieved, and the substrate cannot move freely. On the other hand, if the size of the fine particles varies, voids are formed in the two-dimensional array, and the closest packing is not achieved. It should be noted that “arranging the fine particles in the closest packing” is not the same as “providing ordering in the arrangement”.
微粒子間を、一種、架橋する役割を果たす有機半導体分子は、その両端に、微粒子と結合可能な官能基を有している。ところで、微粒子間の距離が有機半導体分子の全長よりも長く、しかも、微粒子が基体上に固定され、移動できないような状態にあっては、導電パスがそこで切れることになり、その結果、有機半導体分子と微粒子によって構成された導電路の数が減少し、半導体装置の特性の劣化につながる。優れた特性を有する半導体装置を得ようとしたとき、この半導体装置が例えば電界効果型トランジスタ（ＦＥＴ）から構成されている場合、一方のソース／ドレイン電極から他方のソース／ドレイン電極まで、切れ目無く導電路が繋がっている必要がある。また、導電路の数がＦＥＴの特性向上に大きく影響する。 One kind of organic semiconductor molecule that plays a role of crosslinking between fine particles has functional groups capable of binding to the fine particles at both ends. By the way, when the distance between the fine particles is longer than the total length of the organic semiconductor molecules, and the fine particles are fixed on the substrate and cannot move, the conductive path is cut there. As a result, the organic semiconductor The number of conductive paths constituted by molecules and fine particles is reduced, leading to deterioration of the characteristics of the semiconductor device. When an attempt is made to obtain a semiconductor device having excellent characteristics, when this semiconductor device is composed of, for example, a field effect transistor (FET), there is no break from one source / drain electrode to the other source / drain electrode. The conductive path needs to be connected. In addition, the number of conductive paths greatly affects the improvement of FET characteristics.
導電路の数を増加させるためには、微粒子同士が有機半導体分子の長さより近い距離で隣接しており、更には、微粒子が六方最密充填様に２次元規則配列していることが望ましい。より具体的には、有機半導体分子と結合する前の微粒子の表面は、鎖状の絶縁性有機分子から成る保護膜によって被覆されている。従って、微粒子間距離は、最も近接した場合でも、保護膜を構成する分子の長さの２倍程度（実際は分子が若干先端で重なるためそれよりは短くなる）離れている。そのようにして決められた微粒子間距離よりも、これらの微粒子を、一種、架橋する有機半導体分子の長さは長くないことが好ましい。 In order to increase the number of conductive paths, it is desirable that the fine particles are adjacent to each other at a distance closer than the length of the organic semiconductor molecule, and further, the fine particles are two-dimensionally arranged in a hexagonal close packed manner. More specifically, the surface of the fine particles before being bonded to the organic semiconductor molecules is covered with a protective film made of chain-like insulating organic molecules. Therefore, the distance between the fine particles is about twice as long as the length of the molecules constituting the protective film (actually, the distance between the particles is slightly shorter because the molecules slightly overlap at the tip). It is preferable that the length of the organic semiconductor molecule that crosslinks these fine particles is not longer than the distance between the fine particles thus determined.
微粒子を金ナノ粒子から構成する場合を例にとり、以下、説明を行うが、微粒子は金ナノ粒子に限定するものではない。 The case where the fine particles are composed of gold nanoparticles will be described below as an example, but the fine particles are not limited to gold nanoparticles.
《微粒子の基体への塗布》
金ナノ粒子の塗布法に関しては、金ナノ粒子を溶媒に分散させたコロイド溶液（以下、金ナノ粒子コロイド溶液と呼ぶ）を基体上に滴下して、溶媒が蒸発するときに、金ナノ粒子間に働く横毛管力による自己組織化現象を利用して２次元規則配列を達成する手法（キャスト法）が古くから採られてきた。このキャスト法は、プロセスが非常に簡便である反面、溶媒の蒸発速度が早すぎると、金ナノ粒子の自己組織化の速度を溶媒の蒸発速度が上回ってしまうため、金ナノ粒子がその場に取り残されてしまい、結果として金ナノ粒子の分布にムラができてしまうといった難点がある。
<Application of fine particles to substrate>
As for the gold nanoparticle coating method, a colloidal solution in which gold nanoparticles are dispersed in a solvent (hereinafter referred to as a gold nanoparticle colloidal solution) is dropped onto a substrate, and when the solvent evaporates, A method (cast method) for achieving a two-dimensional regular arrangement by utilizing the self-organization phenomenon caused by the lateral capillary force acting on the slab has been taken for a long time. This casting method is very simple, but if the solvent evaporation rate is too fast, the evaporation rate of the solvent exceeds the rate of self-organization of the gold nanoparticles. There is a problem that the gold nanoparticles are unevenly distributed as a result.
実施例１においては、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列する工程（微粒子配置・充填工程）は、微粒子を含む溶液から成る薄膜を基体上に形成した後（即ち、キャスト法を実行した後）、薄膜に含まれる溶媒を蒸発させる工程から成り、薄膜に含まれる溶媒を蒸発させる工程においては、蒸発速度を制御しながら薄膜に含まれる溶媒を蒸発させる。また、微粒子を含む溶液から成る薄膜を形成する前に、基体の表面処理を行う。更には、微粒子を含む溶液から成る薄膜を形成する工程において、微粒子を含む溶液と基体との間の濡れ性を制御する。 In Example 1, the step of arranging the fine particles in a two-dimensionally regular and filled state in a plane substantially parallel to the surface of the substrate (fine particle placement / filling step) is performed from a solution containing the fine particles. After the thin film is formed on the substrate (that is, after performing the casting method), the method includes a step of evaporating the solvent contained in the thin film. In the step of evaporating the solvent contained in the thin film, the evaporation rate is controlled. The solvent contained in the thin film is evaporated. Further, the surface treatment of the substrate is performed before forming a thin film made of a solution containing fine particles. Furthermore, the wettability between the solution containing fine particles and the substrate is controlled in the step of forming a thin film comprising the solution containing fine particles.
実施例１においては、金ナノ粒子コロイド溶液に蒸気圧の低い有機物を混合することで、溶媒の蒸発速度を制御する（遅くする）（X. M. Lin, et al., J. Phys. Chem. B, 2001, 105, 3353 参照）。具体的には、アルキルアミン分子（例えば、ドデシルアミン）あるいはアルカンチオール分子（例えば、ドデカンチオール）から成る保護膜によって表面が被覆された金ナノ粒子コロイド溶液（溶媒：トルエン）を用いる場合、ドデカンチオールのようなトルエンに溶解し、且つ、蒸発し難い有機物を金ナノ粒子コロイド溶液に混入させることにより、金ナノ粒子コロイド溶液における溶媒蒸発速度を遅くすることができる。 In Example 1, the evaporation rate of the solvent is controlled (slowed down) by mixing an organic substance having a low vapor pressure with the gold nanoparticle colloid solution (XM Lin, et al., J. Phys. Chem. B, 2001, 105, 3353). Specifically, when a gold nanoparticle colloidal solution (solvent: toluene) whose surface is covered with a protective film made of an alkylamine molecule (for example, dodecylamine) or an alkanethiol molecule (for example, dodecanethiol) is used, dodecanethiol The solvent evaporation rate in the gold nanoparticle colloid solution can be slowed by mixing an organic substance that is dissolved in toluene and difficult to evaporate into the gold nanoparticle colloid solution.
こうして得られた金ナノ粒子の配列状態を示す走査型電子顕微鏡写真像を図８に掲げる。また、図９に、金ナノ粒子の粒径分布ヒストグラムを示す。尚、金ナノ粒子の平均粒径ｒAVEは９．２ｎｍ、標準偏差σは６．０５ｎｍである。図８に示す走査型電子顕微鏡写真像から、金ナノ粒子が基体上に密に詰まった状態にて配置されていることがわかる。但し、２次元的であって規則的な配列は達成されていない。２次元規則配列は、後述する《粒径の均一化》を同時に考慮することによって達成される。 A scanning electron micrograph image showing the arrangement state of the gold nanoparticles thus obtained is shown in FIG. FIG. 9 shows a particle size distribution histogram of gold nanoparticles. The gold nanoparticles have an average particle diameter r AVE of 9.2 nm and a standard deviation σ of 6.05 nm. It can be seen from the scanning electron micrograph image shown in FIG. 8 that the gold nanoparticles are arranged in a densely packed state on the substrate. However, a two-dimensional and regular arrangement has not been achieved. The two-dimensional regular arrangement is achieved by simultaneously taking into account the “uniform particle size” described later.
あるいは又、溶媒の蒸気を満たした閉空間（シャーレ等）内でキャスト法を実行することで微粒子を含む溶液から成る薄膜を基体上に形成した後（即ち、キャスト法を実行した後）、薄膜に含まれる溶媒を蒸発させる。この工程において蒸発速度を制御しながら薄膜に含まれる溶媒を蒸発させることができるので、金ナノ粒子を基体上に密に詰まった状態にて配置させることもできる。 Alternatively, a thin film made of a solution containing fine particles is formed on a substrate by performing the casting method in a closed space (petri dish or the like) filled with solvent vapor (that is, after performing the casting method), and then the thin film. The solvent contained in is evaporated. Since the solvent contained in the thin film can be evaporated while controlling the evaporation rate in this step, the gold nanoparticles can be arranged in a densely packed state on the substrate.
あるいは又、単純なキャスト法ではなく、リソグラフィ技術等によって基体表面に凹部を予め形成しておき、この凹部を含む基体表面に金ナノ粒子溶液を滴下させ、溶媒を蒸発させる方法、あるいは、基体表面に置かれたＯリング等によって囲まれた基体表面部分に金ナノ粒子溶液を滴下させ、溶媒を蒸発させる方法を採用することもできる（N. D. Denkov, et al., Langmuir, 1992, 8, 3183 参照）。これらの方法を採用することで、一般的に見られる液滴の周辺部からの溶媒の蒸発とは異なり、中心部から溶媒の蒸発が始まる結果、均一なナノ粒子単層膜を形成することが可能となる。 Alternatively, instead of a simple casting method, a recess is formed in advance on the surface of the substrate by lithography technology or the like, a gold nanoparticle solution is dropped on the surface of the substrate including the recess, and the solvent is evaporated, or the surface of the substrate It is also possible to adopt a method in which the gold nanoparticle solution is dropped on the surface of the substrate surrounded by an O-ring or the like placed on the substrate and the solvent is evaporated (see ND Denkov, et al., Langmuir, 1992, 8, 3183). ). By adopting these methods, it is possible to form a uniform nanoparticle monolayer film as a result of the evaporation of the solvent from the central portion, unlike the evaporation of the solvent from the peripheral portion of the droplet that is generally observed. It becomes possible.
あるいは又、微粒子配列・充填工程は、微粒子を含む溶液に基づき薄膜を成膜した後、該薄膜を基体上に転写する工程、即ち、所謂ＬＢ（Langmuir-Blodgett）法に類似した方法から構成してもよい。即ち、親水性溶媒（例えば水）上に疎水性表面を有する金ナノ粒子を単層で２次元規則配列を有するように浮かべ、あるいは、これとは逆に、疎水性溶媒上に親水性表面を有する金ナノ粒子を単層で２次元規則配列を有するように浮かべ、それをＬＢ法のように基体上に転写する方法を採用してもよい（V. Santhanam, et al., Langmuir, 2003, 19, 7881 参照）。 Alternatively, the fine particle arrangement / filling step is composed of a method similar to a so-called LB (Langmuir-Blodgett) method in which a thin film is formed based on a solution containing fine particles and then the thin film is transferred onto a substrate. May be. That is, a gold nanoparticle having a hydrophobic surface is floated on a hydrophilic solvent (for example, water) so as to have a two-dimensional regular arrangement in a single layer, or conversely, a hydrophilic surface is formed on a hydrophobic solvent. A gold nanoparticle having a single layer is floated so as to have a two-dimensional regular arrangement, and a method of transferring the gold nanoparticle onto a substrate like the LB method may be adopted (V. Santhanam, et al., Langmuir, 2003, 19, 7881).
一例として、後述する《粒径の均一化》を行った平均粒径１２．２ｎｍの、疎水性表面を有する金ナノ粒子を用いて、ＬＢ法に類似した方法により、即ち、水面に金ナノ粒子を含む溶液に基づき薄膜を成膜した後、薄膜に含まれる溶媒（具体的にはトルエン）を蒸発させることで形成した金ナノ粒子薄膜を、基体上に転写した。このとき、蒸発速度を制御しながら薄膜に含まれる溶媒を蒸発させた。具体的には、蒸発速度の制御は、水を入れた容器にガラス板で蓋をしてガラス板の隙間から金ナノ粒子を含む溶液を滴下することにより行った。このとき、水面と蓋の距離が約５ｍｍになるように水の量を調節した。２５ｃｍ×１５ｃｍの大きさの容器を用いた場合、５０マイクロリットルのナノ粒子溶液を滴下すると、薄膜に含まれる溶媒は３０秒〜１分ほどの時間で蒸発した。 As an example, a gold nanoparticle having a hydrophobic surface with an average particle diameter of 12.2 nm, which was subjected to “uniform particle size” described later, was used in a method similar to the LB method, that is, gold nanoparticle on the water surface. After forming a thin film on the basis of the solution containing, the gold nanoparticle thin film formed by evaporating the solvent (specifically toluene) contained in the thin film was transferred onto the substrate. At this time, the solvent contained in the thin film was evaporated while controlling the evaporation rate. Specifically, the evaporation rate was controlled by covering a container containing water with a glass plate and dropping a solution containing gold nanoparticles from a gap between the glass plates. At this time, the amount of water was adjusted so that the distance between the water surface and the lid was about 5 mm. When a container having a size of 25 cm × 15 cm was used, when a 50 microliter nanoparticle solution was dropped, the solvent contained in the thin film evaporated in a time of about 30 seconds to 1 minute.
水面に金ナノ粒子を含む溶液を滴下して薄膜を成膜した後、薄膜に含まれるトルエンを蒸発させることで形成した金ナノ粒子薄膜を、シリコン基板上に転写して得られた金ナノ粒子薄膜の光学顕微鏡写真像及び走査型電子顕微鏡写真像を、それぞれ、図１０及び図１１に示す。図１０の光学顕微鏡写真像から、観察したほぼ全面に亙って、亀裂や空隙、あるいは、多層膜に起因するムラの無い、均一な金ナノ粒子薄膜が形成されていることが判る。また、図１１の走査型電子顕微鏡写真像から、明るい点として観察された個々の金ナノ粒子が２次元規則配列している様子が判る。以上の観察結果から、後述する《粒径の均一化》を行った金ナノ粒子を用い、且つ、ＬＢ法に類似した方法によって金ナノ粒子薄膜を形成することにより、２次元的に規則的に、且つ、充填状態にて配列した金ナノ粒子層の形成を、１００μｍを超える広い領域において達成することが可能であることが確認された。 Gold nanoparticles obtained by dropping a solution containing gold nanoparticles onto the water surface to form a thin film, and then transferring the gold nanoparticle thin film formed by evaporating toluene contained in the thin film onto a silicon substrate An optical microscopic image and a scanning electron microscopic image of the thin film are shown in FIGS. 10 and 11, respectively. From the optical micrograph image of FIG. 10, it can be seen that a uniform gold nanoparticle thin film having no cracks, voids, or unevenness due to the multilayer film is formed over almost the entire surface observed. Moreover, it can be seen from the scanning electron micrograph image of FIG. 11 that the individual gold nanoparticles observed as bright spots are two-dimensionally arranged. From the above observation results, a gold nanoparticle thin film is formed two-dimensionally regularly by using a gold nanoparticle that has been subjected to <uniform particle size> described later, and by forming a gold nanoparticle thin film by a method similar to the LB method. In addition, it was confirmed that the formation of the gold nanoparticle layer arranged in a packed state can be achieved in a wide region exceeding 100 μm.
キャスト法における溶媒蒸発の際に、より効果的に自己組織化を促進させる２つの手段を、以下、説明する。 Two means for more effectively promoting self-assembly during solvent evaporation in the casting method will be described below.
［基体の表面処理］
第１の手段は、基体と金ナノ粒子との相互作用を考慮した手段である。自己組織化によって金ナノ粒子の２次元様の構造を形成させる際、金ナノ粒子と基体との相互作用が重要となる。金ナノ粒子の表面状態は、主にその表面を被覆している保護膜を構成する分子の性質によって決定される。それ故、様々な保護膜を有する金ナノ粒子、例えば表面に疎水性を有する保護膜（保護膜を構成する分子が例えばアルキル基を有するもの）が形成された金ナノ粒子を用い、あるいは、表面に親水性を有する保護膜（保護膜を構成する分子が、例えばカルボキシル基、アミノ基あるいは水酸基を有するもの）が形成された金ナノ粒子を用い、更には、微粒子を含む溶液から成る薄膜を形成する前に基体の表面処理を行うことで基体の表面状態を最適化し、金ナノ粒子及び基体の振る舞いを変えることができ、キャスト法の実行に最も適した条件を得ることが可能となる（T. Teranishi, et al., Adv. Mater., 2001, 13, 1699 参照）。ここで、ＳｉＯ2から成る基体の表面を親水化処理する場合、プラズマアッシング処理や、ピランハ溶液処理、酸素プラズマ処理、ＵＶ−オゾン処理による水酸基の導入を挙げることができる。一方、ＳｉＯ2から成る基体の表面を疎水化処理する場合、例えば、末端に疎水基を有する処理剤（例えば、ヘキサメチルジシラザン［（ＣＨ3）3ＳｉＮＨＳｉ（ＣＨ3）3］、オクタデシルトリクロロシラン［Ｃ18Ｈ37ＳｉＣｌ3］）による表面処理を行えばよい。
[Surface treatment of substrate]
The first means is a means that considers the interaction between the substrate and the gold nanoparticles. When forming a two-dimensional structure of gold nanoparticles by self-assembly, the interaction between the gold nanoparticles and the substrate is important. The surface state of the gold nanoparticles is mainly determined by the properties of the molecules constituting the protective film covering the surface. Therefore, gold nanoparticles having various protective films, for example, gold nanoparticles having a hydrophobic protective film on the surface (molecules constituting the protective film having an alkyl group, for example), or the surface Using a gold nanoparticle with a hydrophilic protective film (where the molecules constituting the protective film have, for example, a carboxyl group, an amino group, or a hydroxyl group), and a thin film made of a solution containing fine particles The surface condition of the substrate is optimized before the surface treatment, the behavior of the gold nanoparticles and the substrate can be changed, and the most suitable conditions for the casting method can be obtained (T Teranishi, et al., Adv. Mater., 2001, 13, 1699). Here, when the surface of the substrate made of SiO 2 is subjected to a hydrophilization treatment, examples thereof include plasma ashing treatment, piranha solution treatment, oxygen plasma treatment, and introduction of hydroxyl groups by UV-ozone treatment. On the other hand, when the surface of the substrate made of SiO 2 is subjected to a hydrophobic treatment, for example, a treatment agent having a hydrophobic group at the terminal (for example, hexamethyldisilazane [(CH 3 ) 3 SiNHSi (CH 3 ) 3 ], octadecyltrichlorosilane) Surface treatment with [C 18 H 37 SiCl 3 ]) may be performed.
［微粒子を含む溶液と基体との間の濡れ性の制御］
第２の手段は、微粒子を含む溶液と基体との間の濡れ性を制御することである。基体に対して溶液中の溶媒の濡れ性が良ければ溶媒は基体上を広がり、濡れ性が悪ければ溶媒は集まる。一般的に溶媒が基体に対してより広い範囲に広がった方が、基体上に微粒子を含む溶液から成る薄膜を形成した後、広い面積の薄膜の全体から溶媒が均一に蒸発する。濡れ性は、異なる溶媒を混合し、その混合比率を調整することにより、変化させることができ、これによって、基体上に金ナノ粒子を並べるのに最も適した濡れ性を得ることが可能となる。例えば、ＳｉＯ2から成る基体上に金ナノ粒子のトルエン溶液をキャスト法にて塗布し、微粒子を含む溶液から成る薄膜を基体上に形成する場合、金ナノ粒子のトルエン溶液にエタノールを或る程度混合したとき、溶液が最も基体上で広がる。
[Control of wettability between solution containing fine particles and substrate]
The second means is to control the wettability between the solution containing fine particles and the substrate. If the wettability of the solvent in the solution with respect to the substrate is good, the solvent spreads on the substrate, and if the wettability is bad, the solvent is collected. In general, when the solvent spreads over a wider range with respect to the substrate, the solvent is uniformly evaporated from the entire thin film having a large area after a thin film made of a solution containing fine particles is formed on the substrate. The wettability can be changed by mixing different solvents and adjusting the mixing ratio, which makes it possible to obtain the best wettability for arranging gold nanoparticles on a substrate. . For example, when a toluene solution of gold nanoparticles is coated on a substrate made of SiO 2 by a casting method and a thin film made of a solution containing fine particles is formed on the substrate, ethanol is added to the toluene solution of gold nanoparticles to some extent. When mixed, the solution spreads most on the substrate.
《粒径の均一化》
サイズの揃った金ナノ粒子の作製方法は過去に数多く報告されているが、本発明においては、予め作製しておいた金ナノ粒子を改良することで得た均一な粒径を有する金ナノ粒子を用いている。実施例１においては、Leff らが提案した方法（ドデシルアミン（Ｃ12Ｈ25ＮＨ2）を保護膜とする金ナノ粒子の作製法。D. V. Leff, et al., Langmuir, 1996, 12, 4723 参照）を採用した。そして、作製した金ナノ粒子コロイド溶液に対して、Lin らの提案している方法（X. M. Lin, et al., J. Nanoparticle Res., 2000, 2, 157 参照）を改良した方法を適用することにより金ナノ粒子の粒径の均一化を行った。
<Uniformity of particle size>
A number of methods for producing gold nanoparticles having a uniform size have been reported in the past. In the present invention, gold nanoparticles having a uniform particle diameter obtained by improving gold nanoparticles prepared in advance are used. Is used. In Example 1, a method proposed by Leff et al. (A method for producing gold nanoparticles using dodecylamine (C 12 H 25 NH 2 ) as a protective film; see DV Leff, et al., Langmuir, 1996, 12, 4723). )It was adopted. Applying a modified method of Lin et al. (See XM Lin, et al., J. Nanoparticle Res., 2000, 2, 157) to the colloidal solution of gold nanoparticles. The particle size of the gold nanoparticles was made uniform.
具体的には、以下の調製方法にて金ナノ粒子を得た。即ち、四塩化金酸（ＨＡｕＣｌ4・３Ｈ2Ｏ）をイオン交換水に溶解する。次いで、この溶液を激しく攪拌しながら、トルエンに溶解した臭化テトラオクチルアンモニウム（Ｎ（Ｃ8Ｈ17）4Ｂｒ）をこの溶液中に添加する。次いで、トルエンに溶解したドデシルアミン（Ｃ12Ｈ25ＮＨ2）をこの混合物中に加える。その後、激しく攪拌しているこの混合物中に、水素化ホウ素ナトリウム（ＮａＢＨ4）をイオン交換水に溶解した溶液を滴下する。そして、１２時間攪拌を続けた後、静置後、水層を分液漏斗で除去する。次いで、この溶液にトルエンとドデシルアミンを加えて、１３０゜Ｃで１時間、加熱還流する。その後、室温まで静置した後、エバポレーターで液量を減量し、次いで、エタノールを加えて、冷凍庫内で１２時間静置する。そして、沈澱した金ナノ粒子を濾過により分離し、エタノールで洗浄後、トルエンに溶解する。 Specifically, gold nanoparticles were obtained by the following preparation method. That is, tetrachloroauric acid (HAuCl 4 .3H 2 O) is dissolved in ion exchange water. Then, while the solution is vigorously stirred, tetraoctyl ammonium bromide (N (C 8 H 17 ) 4 Br) dissolved in toluene is added into the solution. Then dodecylamine (C 12 H 25 NH 2 ) dissolved in toluene is added to the mixture. Thereafter, a solution obtained by dissolving sodium borohydride (NaBH 4 ) in ion-exchanged water is dropped into the vigorously stirred mixture. And after continuing stirring for 12 hours, after leaving still, an aqueous layer is removed with a separatory funnel. Next, toluene and dodecylamine are added to this solution, and the mixture is heated to reflux at 130 ° C. for 1 hour. Then, after leaving still to room temperature, liquid volume is reduced with an evaporator, Then ethanol is added and it leaves still for 12 hours in a freezer. The precipitated gold nanoparticles are separated by filtration, washed with ethanol, and dissolved in toluene.
このように粒径を揃えた金ナノ粒子を用いて、更には、前述した溶媒蒸発速度制御方法（金ナノ粒子コロイド溶液に蒸気圧の低い有機物を混合することで溶媒の蒸発速度を制御する方法）で、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列させた後、微粒子と有機半導体分子とを結合させたときの粒子配列状態を図１２の走査型電子顕微鏡写真像に示す。また、図１３に、金ナノ粒子の粒径分布ヒストグラムを示す。尚、金ナノ粒子の平均粒径ｒAVEは５．１ｎｍ、標準偏差σは０．６１ｎｍ、σ／ｒAVE＝０．１２である。図１２の走査型電子顕微鏡写真像から明らかなように、金ナノ粒子が密に詰まった状態となっているだけでなく、図８の走査型電子顕微鏡写真像と比較して、金ナノ粒子が周期性を持って２次元規則配列を取っていることが判る。即ち、微粒子を用いた有機半導体トランジスタにおいて、図１２に示すように、微粒子を、広い範囲に亙って最密充填させた２次元ネットワークの形成が可能となる。 Using gold nanoparticles having a uniform particle size in this way, the above-described solvent evaporation rate control method (a method of controlling the evaporation rate of a solvent by mixing an organic substance having a low vapor pressure into a gold nanoparticle colloidal solution) The particle arrangement state when the fine particles are arranged two-dimensionally regularly in a plane substantially parallel to the surface of the substrate in a packed state, and then the fine particles and the organic semiconductor molecules are combined. Is shown in the scanning electron micrograph image of FIG. FIG. 13 shows a particle size distribution histogram of gold nanoparticles. The gold nanoparticles have an average particle diameter r AVE of 5.1 nm, a standard deviation σ of 0.61 nm, and σ / r AVE = 0.12. As apparent from the scanning electron micrograph image of FIG. 12, the gold nanoparticles are not only densely packed, but also compared with the scanning electron micrograph image of FIG. It can be seen that a two-dimensional regular array is taken with periodicity. That is, in the organic semiconductor transistor using fine particles, as shown in FIG. 12, it is possible to form a two-dimensional network in which the fine particles are closely packed over a wide range.
《金ナノ粒子と有機半導体分子との化学的な結合》
金ナノ粒子の保護膜分子としてはアルカンチオール分子（例えばドデカンチオール）が良く知られているが、一般に、金（Ａｕ）と硫黄（Ｓ）の結合力は強く、有機半導体分子で金ナノ粒子間を架橋する際に、保護膜を構成する分子を有機半導体分子で置き換えるのに時間がかかると考えられている。保護膜を構成する分子が、より弱く金（Ａｕ）と結合していれば（言い換えれば、置換され易いならば）、金ナノ粒子と有機半導体分子の結合が、よりスムーズに進行すると考えられる。
《Chemical bonding between gold nanoparticles and organic semiconductor molecules》
Alkanethiol molecules (for example, dodecanethiol) are well known as protective film molecules for gold nanoparticles, but generally, the bonding force between gold (Au) and sulfur (S) is strong, and the organic semiconductor molecules are between gold nanoparticles. It is considered that it takes time to replace the molecules constituting the protective film with organic semiconductor molecules when cross-linking. If the molecules constituting the protective film are weakly bonded to gold (Au) (in other words, easily replaced), it is considered that the bonding between the gold nanoparticles and the organic semiconductor molecules proceeds more smoothly.
実施例１においては、それ故、金（Ａｕ）との結合力の弱いアルキルアミン分子（ドデシルアミン等）から成る保護膜で金ナノ粒子の表面を被覆した。金ナノ粒子コロイド溶液に過剰のチオール分子を混ぜたとき、アルカンチオール分子から成る保護膜によって被覆された金ナノ粒子よりも、アルキルアミン分子から成る保護膜によって被覆された金ナノ粒子の方が、より素早く、チオール分子によって保護膜が置換されることが、分析により明らかになった。尚、図１４には、金ナノ粒子を配列させた基板を４，４’−ビフェニルジチオール（ＢＰＤＴ）の溶液に浸漬した時間による金ナノ粒子のプラズモン吸収の変化を示す。図１４から、浸漬後、１分経過すると、殆どの金粒子が４，４’−ビフェニルジチオール（ＢＰＤＴ）によってリンクされていることが判る。また、４，４’−ビフェニルジチオール（ＢＰＤＴ）溶液に金ナノ粒子を配列させた基板を浸漬する前と浸漬した後のＸＰＳ（Ｘ線光電子分光）スペクトルを図１５に示す。図１５から、浸漬後、金粒子と４，４’−ビフェニルジチオールとの間に結合（Ａｕ−Ｓ）が形成されていることが判る。 In Example 1, therefore, the surface of the gold nanoparticle was coated with a protective film made of an alkylamine molecule (such as dodecylamine) having a weak binding force with gold (Au). When an excess of thiol molecules are mixed in a gold nanoparticle colloidal solution, gold nanoparticles covered with a protective film made of alkylamine molecules are more expensive than gold nanoparticles covered with a protective film made of alkanethiol molecules. Analysis revealed that the protective film was replaced by thiol molecules more quickly. FIG. 14 shows a change in plasmon absorption of the gold nanoparticles depending on the time when the substrate on which the gold nanoparticles are arranged is immersed in a solution of 4,4′-biphenyldithiol (BPDT). FIG. 14 shows that most gold particles are linked by 4,4′-biphenyldithiol (BPDT) after one minute has passed since immersion. FIG. 15 shows XPS (X-ray photoelectron spectroscopy) spectra before and after immersing the substrate on which gold nanoparticles are arranged in a 4,4′-biphenyldithiol (BPDT) solution. FIG. 15 shows that after immersion, a bond (Au—S) is formed between the gold particles and 4,4′-biphenyldithiol.
実施例１においては、有機半導体分子２２が末端に有する官能基が微粒子２１と化学的に結合している。あるいは又、有機半導体分子２２を、その末端の官能基によって、微粒子２１と化学的に結合させる。より具体的には、有機半導体分子２２が両端に有する官能基（実施例１においては、共役結合を有する有機半導体分子であって、４，４’−ビフェニルジチオール（ＢＰＤＴ）の両端に有するチオール基［−ＳＨ］）によって有機半導体分子２２と微粒子２１とが化学的に（交互に）結合することで、あるいは、３次元的に化学的に（交互に）結合することで、ネットワーク状の導電路２０が構築されている。そして、微粒子２１と有機半導体分子２２との結合体の単一層によって導電路２０が構成され、あるいは又、微粒子２１と有機半導体分子２２との結合体の積層構造によって導電路２０が構成されている。
In Example 1, the functional group which the
即ち、微粒子２１を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列させた後、有機半導体分子２２を接触させる工程を１回行うことによって、微粒子２１と有機半導体分子２２との結合体の単一層を形成することができ、２回以上行うことによって、微粒子２１と有機半導体分子２２との結合体から成る層が積層され、結合体の積層構造を得ることができる。あるいは又、微粒子配列・充填工程を複数回、繰り返すことによって、微粒子２１を、３次元的に規則的に、且つ、充填状態にて配列させた後、有機半導体分子２２を接触させる工程を少なくとも１回行うことによって、微粒子２１と有機半導体分子２２との結合体から成る層が積層された結合体の積層構造を得ることができる。
That is, after the
即ち、チャネル形成領域１５の形成工程においては、微粒子２１の層を１層形成した後に、微粒子２１に有機半導体分子２２を接触させ、微粒子２１と有機半導体分子２２との結合体を形成させることにより、結合体の層が１層分形成される。このように、結合体の１層ずつの形成によってチャネル形成領域１５を形成することができるので、この工程を何回繰り返すかで、所望の厚さを有するチャネル形成領域１５を形成することができる。そして、こうして得られたチャネル形成領域１５は、微粒子２１と有機半導体分子２２とがネットワーク状に結合された結合体から構成され、ゲート電極１２に印加されるゲート電圧によってキャリア移動が制御される。具体的には、例えば、ゲート電極１２に印加するゲート電圧を０ボルトとした場合、ソース／ドレイン電極１４の間にソース／ドレイン電流が流れる。更には、ゲート電極１２に印加するゲート電圧の向き（プラス又はマイナス）及び値を制御することで、ソース／ドレイン電極１４の間に流れるソース／ドレイン電流を制御することができる。以下の実施例２〜実施例６において得られる半導体装置においても同様である。
That is, in the step of forming the
ここで、チャネル形成領域１５においては、微粒子２１が有機半導体分子２２によって２次元的あるいは３次元的に結びつけられ、微粒子２１内の導電路と有機半導体分子２２内の分子骨格に沿った導電路とが連結したネットワーク状の導電路２０が形成されている。そして、図１の（Ｂ）の概念図に示すように、この導電路２０には、従来の有機半導体から成るチャネル形成領域における低い移動度の原因であった分子間の電子移動が含まれず、しかも、分子内の電子移動は分子骨格に沿って形成された共役系を通じて行われるので、高い移動度が期待される。チャネル形成領域１５における電子伝導は、図１の（Ａ）の矢印に示すように、ネットワーク状の導電路２０を通って行われ、チャネル形成領域１５の導電性はゲート電極１２に印加されるゲート電圧によって制御される。
Here, in the
チャネル形成領域１５は、結合体の単一層としてもよいし、２層以上、１０層程度の結合体の積層構造としてもよい。１層の厚さは、微粒子の粒径（数ｎｍ）と概ね同じである。微粒子２１を平均粒径約１０ｎｍの金（Ａｕ）から構成し、１０層の結合体の積層構造とする場合、チャネル形成領域１５の厚さはおおよそ１００ｎｍとなる。従って、このような場合、ソース／ドレイン電極１４の厚さは、１００ｎｍ以上の厚さとすることが好ましい。尚、結合体の１層ずつを独立して形成することによってチャネル形成領域１５を得ることができるので、各結合体毎、又は、結合体の積層構造毎に、微粒子２１を構成する材料や微粒子２１の平均粒径、有機半導体分子２２を変えて、チャネル形成領域１５の特性を制御してもよい。
The
以下、図２の（Ａ）〜（Ｄ）を参照して、実施例１の半導体装置の製造方法の概要を説明する。 Hereinafter, with reference to FIGS. 2A to 2D, an outline of a method of manufacturing the semiconductor device of Example 1 will be described.
［工程−１００］
先ず、支持体上にゲート電極１２を形成する。具体的には、ガラス基板１０の表面に形成されたＳｉＯ2から成る絶縁層１１上に、ゲート電極１２を形成すべき部分が除去されたレジスト層（図示せず）を、リソグラフィ技術に基づき形成する。その後、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ゲート電極１２としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜し、その後、レジスト層を除去する。こうして、所謂リフトオフ法に基づき、ゲート電極１２を得ることができる。
[Step-100]
First, the
［工程−１１０］
次に、ゲート電極１２を含む支持体（より具体的には絶縁層１１）上にゲート絶縁層１３を形成する。具体的には、ＳｉＯ2から成るゲート絶縁層１３を、スパッタリング法に基づきゲート電極１２及び絶縁層１１上に形成する。ゲート絶縁層１３の成膜を行う際、ゲート電極１２の一部をハードマスクで覆うことによって、ゲート電極１２の取出部（図示せず）をフォトリソグラフィ・プロセス無しで形成することができる。
[Step-110]
Next, the
［工程−１２０］
次に、ゲート絶縁層１３の上に金（Ａｕ）層から成るソース／ドレイン電極１４を形成する。具体的には、ゲート絶縁層１３上に、ソース／ドレイン電極１４を形成すべき部分が除去されたレジスト層をリソグラフィ技術に基づき形成する。そして、［工程−１００］と同様にして、レジスト層及びゲート絶縁層１３上に、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ソース／ドレイン電極１４としての金（Ａｕ）層を、順次、真空蒸着法にて成膜し、その後、レジスト層を除去する。こうして、所謂リフトオフ法に基づき、ソース／ドレイン電極１４を得ることができる（図２の（Ａ）参照）。
[Step-120]
Next, a source /
［工程−１３０］
その後、微粒子２１を含む溶液から成る薄膜を形成した後、薄膜に含まれる溶媒を蒸発させる。尚、薄膜に含まれる溶媒を蒸発させる工程において、蒸発速度を制御しながら薄膜に含まれる溶媒を蒸発させる。具体的には、先に説明した《粒径の均一化》によって得られたサイズの揃った微粒子２１である金ナノ粒子から調製した金ナノ粒子コロイド溶液を使用して、先に説明した《微粒子の基体への塗布》を実行することによって、金（Ａｕ）から成る微粒子２１を、基体（ゲート絶縁層１３）の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列させる。この状態を模式的に図２の（Ｂ）に示す。尚、ドデシルアミンあるいはドデカンチオールから成る保護膜によって表面が被覆された金ナノ粒子を０．０５重量％分散させ、ドデカンチオールを０．６３重量％混入させた金ナノ粒子コロイド溶液（溶媒：トルエン）を使用することで、金ナノ粒子コロイド溶液における溶媒蒸発速度を遅くする。また、先に説明した［基体の表面処理］及び／又は［微粒子を含む溶液と基体との間の濡れ性の制御］といった各種を処理を行ってもよい。
[Step-130]
Thereafter, after forming a thin film made of a solution containing the
［工程−１４０］
次いで、先に説明した《金ナノ粒子と有機半導体分子との化学的な結合》を実行する。具体的には、４，４’−ビフェニルジチオールから成る有機半導体分子２２をモル濃度数ｍＭにてトルエンに溶解した溶液にゲート絶縁層１３を含む全体を浸漬した後、トルエンで洗浄して溶液を置換し、その後、溶媒を蒸発させる。このとき、保護膜を構成するドデシルアミンが４，４’−ビフェニルジチオールから成る有機半導体分子２２によって置換され、有機半導体分子２２が、その末端にあるチオール基（−ＳＨ）によって金ナノ粒子から成る微粒子２１の表面に化学的に結合する。１個の微粒子２１の表面には、多数の有機半導体分子２２が微粒子２１を包み込むように結合する。そして、それらの内の一部が、もう一方の分子末端にあるチオール基によって他の微粒子２１とも結合するため、有機半導体分子２２によって微粒子２１が２次元ネットワーク状に連結された１層目の結合体層２３が形成される。この状態を、模式的に図２の（Ｃ）に示す。
[Step-140]
Next, the previously described << chemical bonding of gold nanoparticles and organic semiconductor molecules >> is performed. Specifically, after immersing the whole including the
こうして、有機半導体分子２２が両端に有する官能基によって有機半導体分子２２と微粒子２１とが化学的に（交互に）結合することで、ネットワーク状の導電路２０が構築される。図２の（Ｃ）に示す状態にあっては、微粒子２１と有機半導体分子２２との結合体の単一層によって導電路２０が構築されている。
Thus, the
［工程−１５０］
次に、必要に応じて、［工程−１３０］及び［工程−１４０］を所望の回数だけ繰り返す。こうして、有機半導体分子２２が両端に有する官能基によって有機半導体分子２２と微粒子２１とが３次元的に化学的に（交互に）結合することで、ネットワーク状の導電路２０が構築され、微粒子２１と有機半導体分子２２との結合体の積層構造によって導電路２０が構成されている構造を得ることができる。尚、図２の（Ｄ）には、［工程−１４０］及び［工程−１５０］を３回、繰り返し、微粒子２１と有機半導体分子２２との結合体の３層の積層構造を得た状態を示している。
[Step-150]
Next, [Step-130] and [Step-140] are repeated as many times as necessary. Thus, the
［工程−１６０］
最後に、全面にパッシベーション膜（図示せず）を形成することで、実施例１の半導体装置を完成させる。
[Step-160]
Finally, a passivation film (not shown) is formed on the entire surface, thereby completing the semiconductor device of Example 1.
実施例１の半導体装置においては、隣接する微粒子２１の距離がどの微粒子２１にあってもほぼ同一となり、微粒子間を単一種の有機半導体分子で繋ぐことが容易となる。その結果、ソース／ドレイン電極１４間の導電パスの数を増加させることができるので、半導体装置の特性向上及び半導体装置の均一性向上を図ることができる。しかも、基体処理のプロセスが簡略化され、キャスト法という浸漬法に比べて比較的短時間で完了する手段を用いて微粒子配列・充填工程を実行するので、プロセス時間を短縮することが可能となる。更には、実施例１の半導体装置の製造方法における各工程の温度を２００゜Ｃ以下に抑えることができるので、半導体装置を構成する全てを有機化合物から構成することも可能となる。
In the semiconductor device of Example 1, the distance between adjacent
実施例２は、実施例１の変形である。実施例２の半導体装置は、ボトムゲート型であり、且つ、一種のトップコンタクト型のＦＥＴ（具体的には、ＴＦＴ）である。 The second embodiment is a modification of the first embodiment. The semiconductor device of Example 2 is a bottom gate type and a kind of top contact type FET (specifically, TFT).
以下、図３の（Ａ）及び（Ｂ）を参照して、実施例２の半導体装置の製造方法の概要を説明する。 Hereinafter, with reference to FIGS. 3A and 3B, an outline of a method for manufacturing the semiconductor device of Example 2 will be described.
［工程−２００］
先ず、実施例１の［工程−１００］と同様にして、支持体上にゲート電極１２を形成した後、実施例１の［工程−１１０］と同様にして、ゲート電極１２を含む支持体（より具体的には絶縁層１１）上にゲート絶縁層１３を形成する。
[Step-200]
First, after forming the
［工程−２１０］
次に、実施例１の［工程−１３０］〜［工程−１４０］を実行することで、微粒子２１を、基体に相当するゲート絶縁層１３の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列し、次いで、微粒子２１と有機半導体分子２２とを化学的に結合させる。こうして、有機半導体分子２２によって微粒子２１が２次元ネットワーク状に連結された１層目の結合体層２３から成る導電路２０を形成することができ、チャネル形成領域構成層１５Ａを得ることができる。即ち、ソース／ドレイン電極１４を形成すべきゲート絶縁層１３の部分の上にチャネル形成領域１５を形成することができる。この状態を、模式的に図３の（Ａ）に示す。更に、必要に応じて、実施例１の［工程−１５０］と同様に、実施例１の［工程−１３０］及び［工程−１４０］を所望の回数だけ繰り返す。
[Step-210]
Next, by performing [Step-130] to [Step-140] of Example 1, the
［工程−２２０］
その後、チャネル形成領域構成層１５Ａの上に、チャネル形成領域１５を挟むようにソース／ドレイン電極１４を形成する（図３の（Ｂ）参照）。具体的には、全面に、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ソース／ドレイン電極１４としての金（Ａｕ）層を、順次、真空蒸着法に基づき形成する。ソース／ドレイン電極１４の成膜を行う際、チャネル形成領域構成層１５Ａの一部をハードマスクで覆うことによって、ソース／ドレイン電極１４をフォトリソグラフィ・プロセス無しで形成することができる。
[Step-220]
After that, the source /
［工程−２３０］
最後に、全面にパッシベーション膜（図示せず）を形成することで、実施例２の半導体装置を完成させる。
[Step-230]
Finally, a passivation film (not shown) is formed on the entire surface, thereby completing the semiconductor device of Example 2.
実施例３は、本発明の第１の態様及び第２の態様に係る半導体装置の製造方法に関する。実施例３においては、実施例１と異なり、基体を、ＳｉＯ2の代わりに、劈開した雲母（具体的には、表面が平滑で、且つ、０．０５ｍｍ程度以上の厚さになるよう劈開し、表面に付いた微細なゴミを窒素ガス等を吹きつけ、除去し、必要に応じて雲母中に含まれる水分を除去し、表面を清浄化するために５００゜Ｃ程度で数時間アニールを行ったもの）から構成する。実施例３においても、実施例１と同様に、導体から成る微粒子４１として金微粒子（金ナノ粒子）を使用し、有機半導体分子４２として、共役結合を有する有機半導体分子であって、分子の両端にチオール基（−ＳＨ）を有する４，４’−ビフェニルジチオール（ＢＰＤＴ）を用いる。尚、後述する実施例４〜実施例６においても同様とする。
Example 3 relates to a method of manufacturing a semiconductor device according to the first and second aspects of the present invention. In Example 3, unlike Example 1, the substrate was cleaved instead of SiO 2 (specifically, the surface was cleaved to have a smooth surface and a thickness of about 0.05 mm or more). Then, nitrogen gas etc. are blown away to remove fine dust attached to the surface, moisture contained in the mica is removed if necessary, and annealing is performed for several hours at about 500 ° C to clean the surface. To make up. Also in Example 3, as in Example 1, gold fine particles (gold nanoparticles) are used as the
実施例３の半導体装置の製造方法によって得られる半導体装置は、図４の（Ｃ）に模式的な一部断面図を示すように、トップゲート型であって、一種のボトムコンタクト型のＦＥＴ（より具体的には、ＴＦＴ）であり、
（Ａ）基体３０上に形成されたソース／ドレイン電極３４、
（Ｂ）ソース／ドレイン電極３４の間の基体３０上に形成され、導電路４０によって構成されたチャネル形成領域３５、
（Ｃ）ソース／ドレイン電極３４及びチャネル形成領域３５上に形成されたゲート絶縁層３３、並びに、
（Ｄ）ゲート絶縁層３３上に形成されたゲート電極３２、
を備えている。
The semiconductor device obtained by the manufacturing method of the semiconductor device of Example 3 is a top gate type, as shown in a schematic partial sectional view of FIG. More specifically, TFT),
(A) source /
(B) a
(C) a gate insulating layer 33 formed on the source /
(D) a gate electrode 32 formed on the gate insulating layer 33;
It has.
ここで、導電路４０は、実施例１と同様に、導体から成る微粒子（具体的には、金ナノ粒子）４１と、これらの微粒子４１と結合した有機半導体分子４２とによって構成されており、微粒子４１は、基体３０の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されている。そして、ゲート電極３２に印加されるゲート電圧に基づき、導電路４０に加えられる電界によって導電路４０の導電性が制御される。
Here, the
以下、図４の（Ａ）〜（Ｃ）を参照して、実施例３の半導体装置の製造方法を説明する。 Hereinafter, with reference to FIGS. 4A to 4C, a method of manufacturing the semiconductor device of Example 3 will be described.
［工程−３００］
先ず、劈開した雲母から成る基体３０上にソース／ドレイン電極３４を形成する（図４の（Ａ）参照）。具体的には、基体３０上に、ソース／ドレイン電極３４としての金（Ａｕ）層を真空蒸着法に基づき形成する。ソース／ドレイン電極３４の成膜を行う際、基体３０の一部をハードマスクで覆うことによって、ソース／ドレイン電極３４をフォトリソグラフィ・プロセス無しで形成することができる。尚、雲母と金層との間の密着性は良好であるが故に、密着層の形成は不要である。
[Step-300]
First, a source /
［工程−３１０］
その後、ソース／ドレイン電極３４の間の基体３０上に、導電路４０によって構成されたチャネル形成領域３５を形成する。具体的には、実施例１の［工程−１３０］〜［工程−１４０］を実行することで、微粒子４１を、基体３０の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列し、次いで、微粒子４１と有機半導体分子４２とを化学的に結合させる。こうして、有機半導体分子４２によって微粒子４１が２次元ネットワーク状に連結された１層目の結合体層から成る導電路４０を形成することができる。即ち、ソース／ドレイン電極３４の間の基体３０上にチャネル形成領域３５を形成することができる。この状態を、模式的に図４の（Ｂ）に示す。更に、必要に応じて、実施例１の［工程−１５０］と同様に、実施例１の［工程−１３０］及び［工程−１４０］を所望の回数だけ繰り返す。
[Step-310]
Thereafter, a
［工程−３２０］
次いで、ソース／ドレイン電極３４及びチャネル形成領域３５上にゲート絶縁層３３を形成する。具体的には、ＰＶＡをスピンコーティング法にて全面に成膜することで、ゲート絶縁層３３を得ることができる。
[Step-320]
Next, the gate insulating layer 33 is formed on the source /
［工程−３３０］
その後、ゲート絶縁層３３上にゲート電極３２を形成する。具体的には、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ゲート電極３２としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜する。ゲート電極３２の成膜を行う際、ゲート絶縁層３３の一部をハードマスクで覆うことによって、ゲート電極３２をフォトリソグラフィ・プロセス無しで形成することができる。こうして、図４の（Ｃ）に示す構造を得ることができる。
[Step-330]
Thereafter, the gate electrode 32 is formed on the gate insulating layer 33. Specifically, a titanium (Ti) layer (not shown) as an adhesion layer and a gold (Au) layer as a gate electrode 32 are sequentially formed on the entire surface by vacuum deposition. When the gate electrode 32 is formed, the gate electrode 32 can be formed without a photolithography process by covering a part of the gate insulating layer 33 with a hard mask. Thus, the structure shown in FIG. 4C can be obtained.
実施例４は、本発明の第１の態様及び第３の態様に係る半導体装置の製造方法に関する。 Example 4 relates to a method of manufacturing a semiconductor device according to the first and third aspects of the present invention.
実施例４の半導体装置の製造方法によって得られる半導体装置は、図５の（Ｃ）に模式的な一部断面図を示すように、トップゲート型であって、一種のトップコンタクト型のＦＥＴ（より具体的には、ＴＦＴ）であり、
（Ａ）基体３０上に形成され、導電路４０によって構成されたチャネル形成領域３５を含むチャネル形成領域構成層３５Ａ、
（Ｂ）チャネル形成領域構成層３５Ａ上に形成されたソース／ドレイン電極３４、
（Ｃ）ソース／ドレイン電極３４及びチャネル形成領域３５上に形成されたゲート絶縁層３３、並びに、
（Ｄ）ゲート絶縁層３３上に形成されたゲート電極３２、
を備えている。
The semiconductor device obtained by the manufacturing method of the semiconductor device of Example 4 is a top gate type as shown in a schematic partial sectional view of FIG. More specifically, TFT),
(A) a channel formation
(B) source /
(C) a gate insulating layer 33 formed on the source /
(D) a gate electrode 32 formed on the gate insulating layer 33;
It has.
ここで、導電路４０は、実施例１と同様に、導体から成る微粒子（具体的には、金ナノ粒子）４１と、これらの微粒子４１と結合した有機半導体分子４２とによって構成されており、微粒子４１は、基体３０の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されている。そして、ゲート電極３２に印加されるゲート電圧に基づき、導電路４０に加えられる電界によって導電路４０の導電性が制御される。
Here, the
以下、図５の（Ａ）〜（Ｃ）を参照して、実施例４の半導体装置の製造方法を説明する。 Hereinafter, with reference to FIGS. 5A to 5C, a method of manufacturing the semiconductor device of Example 4 will be described.
［工程−４００］
先ず、劈開した雲母から成る基体３０上にチャネル形成領域３５を構成するチャネル形成領域構成層３５Ａを形成する。具体的には、実施例１の［工程−１３０］〜［工程−１４０］を実行することで、微粒子４１を、基体３０の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列し、次いで、微粒子４１と有機半導体分子４２とを化学的に結合させる。こうして、有機半導体分子４２によって微粒子４１が２次元ネットワーク状に連結された１層目の結合体層から成る導電路４０を形成することができる。即ち、基体３０上にチャネル形成領域３５を構成するチャネル形成領域構成層３５Ａを形成することができる。この状態を、模式的に図５の（Ａ）に示す。更に、必要に応じて、実施例１の［工程−１５０］と同様に、実施例１の［工程−１３０］及び［工程−１４０］を所望の回数だけ繰り返す。
[Step-400]
First, the channel formation
［工程−４１０］
その後、チャネル形成領域構成層３５Ａの上に、チャネル形成領域３５を挟むようにソース／ドレイン電極３４を形成する。具体的には、全面に、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ソース／ドレイン電極３４としての金（Ａｕ）層を、順次、真空蒸着法に基づき形成する（図５の（Ｂ）参照）。ソース／ドレイン電極３４の成膜を行う際、チャネル形成領域構成層３５Ａの一部をハードマスクで覆うことによって、ソース／ドレイン電極３４をフォトリソグラフィ・プロセス無しで形成することができる。
[Step-410]
Thereafter, source /
［工程−４２０］
次いで、ソース／ドレイン電極３４及びチャネル形成領域３５上に、実施例３の［工程−３２０］と同様にして、ゲート絶縁層３３を形成する。
[Step-420]
Next, the gate insulating layer 33 is formed on the source /
［工程−４３０］
その後、ゲート絶縁層３３上にゲート電極３２を形成する。具体的には、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ゲート電極３２としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜する。ゲート電極３２の成膜を行う際、ゲート絶縁層３３の一部をハードマスクで覆うことによって、ゲート電極３２をフォトリソグラフィ・プロセス無しで形成することができる。こうして、図５の（Ｃ）に示す構造を得ることができる。
[Step-430]
Thereafter, the gate electrode 32 is formed on the gate insulating layer 33. Specifically, a titanium (Ti) layer (not shown) as an adhesion layer and a gold (Au) layer as a gate electrode 32 are sequentially formed on the entire surface by vacuum deposition. When the gate electrode 32 is formed, the gate electrode 32 can be formed without a photolithography process by covering a part of the gate insulating layer 33 with a hard mask. Thus, the structure shown in FIG. 5C can be obtained.
実施例５は、本発明の第１の態様及び第４の態様に係る半導体装置の製造方法に関する。 Example 5 relates to a method of manufacturing a semiconductor device according to the first and fourth aspects of the present invention.
実施例５の半導体装置の製造方法によって得られる半導体装置は、図６の（Ｃ）に模式的な一部断面図を示すように、トップゲート型であって、一種のボトムコンタクト型のＦＥＴ（より具体的には、ＴＦＴ）であり、
（Ａ）電気絶縁性の支持体５０上に形成され、導電路４０によって構成されたチャネル形成領域５５を含むチャネル形成領域構成層５５Ａ、
（Ｂ）チャネル形成領域構成層５５Ａ上に形成されたソース／ドレイン電極５４、
（Ｃ）ソース／ドレイン電極５４及びチャネル形成領域５５上に形成されたゲート絶縁層５３（基体５３Ａに相当する）、並びに、
（Ｄ）ゲート絶縁層５３上に形成されたゲート電極５２、
を備えている。
The semiconductor device obtained by the manufacturing method of the semiconductor device of Example 5 is a top gate type, and is a kind of bottom contact type FET (see FIG. 6C). More specifically, TFT),
(A) a channel formation region constituting layer 55A including a
(B) a source /
(C) a gate insulating layer 53 (corresponding to the
(D) a gate electrode 52 formed on the
It has.
ここで、導電路４０は、実施例１と同様に、導体から成る微粒子（具体的には、金ナノ粒子）４１と、これらの微粒子４１と結合した有機半導体分子４２とによって構成されており、微粒子４１は、基体５３Ａであるゲート絶縁層５３の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されている。そして、ゲート電極５２に印加されるゲート電圧に基づき、導電路４０に加えられる電界によって導電路４０の導電性が制御される。
Here, the
以下、図６の（Ａ）〜（Ｃ）を参照して、実施例５の半導体装置の製造方法を説明する。 A method for manufacturing the semiconductor device of Example 5 will be described below with reference to FIGS.
［工程−５００］
先ず、ゲート絶縁層５３を構成する基体５３Ａの一方の面上にソース／ドレイン電極５４を形成する。具体的には、劈開した雲母から成る基体５３Ａ上に、ソース／ドレイン電極５４としての金（Ａｕ）層を真空蒸着法に基づき形成する。ソース／ドレイン電極５４の成膜を行う際、基体５３Ａの一部をハードマスクで覆うことによって、ソース／ドレイン電極５４をフォトリソグラフィ・プロセス無しで形成することができる。尚、雲母と金層との間の密着性は良好であるが故に、密着層の形成は不要である。
[Step-500]
First, the source /
［工程−５１０］
その後、ソース／ドレイン電極５４の間の基体５３Ａの一方の面上に、導電路４０によって構成されたチャネル形成領域５５を形成する。具体的には、実施例１の［工程−１３０］〜［工程−１４０］を実行することで、微粒子４１を、基体５３Ａの表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列し、次いで、微粒子４１と有機半導体分子４２とを化学的に結合させる。こうして、有機半導体分子４２によって微粒子４１が２次元ネットワーク状に連結された１層目の結合体層から成る導電路４０を形成することができる。即ち、ソース／ドレイン電極５４の間の基体５３Ａ上にチャネル形成領域５５を形成することができる。この状態を、模式的に図６の（Ａ）に示す。更に、必要に応じて、実施例１の［工程−１５０］と同様に、実施例１の［工程−１３０］及び［工程−１４０］を所望の回数だけ繰り返す。
[Step-510]
Thereafter, a
［工程−５２０］
次いで、ソース／ドレイン電極５４及びチャネル形成領域５５上に電気絶縁性の支持体（パッシベーション膜）５０を形成する。電気絶縁性の支持体５０は、例えば、ＰＶＤ法にて成膜された酸化ケイ素系材料（例えば、ＳｉＯX）や窒化ケイ素（ＳｉＮY）から構成することができる。こうして、図６の（Ａ）に示す構造を得ることができる。尚、その後、パッシベーション膜５０上に剛性の高い支持体（図示せず）を密着させることが好ましい。
[Step-520]
Next, an electrically insulating support (passivation film) 50 is formed on the source /
［工程−５３０］
その後、雲母から成る基体５３Ａを劈開し、あるいは、エッチングすることで、薄層化し、ゲート絶縁層５３を得る（図６の（Ｂ）参照）。
[Step-530]
Thereafter, the
［工程−５４０］
次いで、ゲート絶縁層５３を構成する基体５３Ａの他方の面上にゲート電極５２を形成する。具体的には、ゲート絶縁層５３を構成する基体５３Ａの他方の面上に、ゲート電極５２としての金（Ａｕ）層を真空蒸着法に基づき形成する。ゲート電極５２の成膜を行う際、ゲート絶縁層５３を構成する基体５３Ａの他方の面の一部をハードマスクで覆うことによって、ゲート電極５２をフォトリソグラフィ・プロセス無しで形成することができる。尚、雲母と金層との間の密着性は良好であるが故に、密着層の形成は不要である。
[Step-540]
Next, the gate electrode 52 is formed on the other surface of the base 53 </ b> A constituting the
実施例６は、本発明の第１の態様及び第５の態様に係る半導体装置の製造方法に関する。 Example 6 relates to a method of manufacturing a semiconductor device according to the first and fifth aspects of the present invention.
実施例６の半導体装置の製造方法によって得られる半導体装置は、図７の（Ｃ）に模式的な一部断面図を示すように、トップゲート型であって、一種のトップコンタクト型のＦＥＴ（より具体的には、ＴＦＴ）であり、
（Ａ）電気絶縁性の支持体５０上に形成されたソース／ドレイン電極５４、
（Ｂ）ソース／ドレイン電極５４の間に形成され、導電路４０によって構成されたチャネル形成領域５５、
（Ｃ）ソース／ドレイン電極５４及びチャネル形成領域５５上に形成されたゲート絶縁層５３（基体５３Ａに相当する）、並びに、
（Ｄ）ゲート絶縁層５３上に形成されたゲート電極５２、
を備えている。
The semiconductor device obtained by the manufacturing method of the semiconductor device of Example 6 is a top gate type, as shown in a schematic partial sectional view of FIG. More specifically, TFT),
(A) a source /
(B) a
(C) a gate insulating layer 53 (corresponding to the
(D) a gate electrode 52 formed on the
It has.
ここで、導電路４０は、実施例１と同様に、導体から成る微粒子（具体的には、金ナノ粒子）４１と、これらの微粒子４１と結合した有機半導体分子４２とによって構成されており、微粒子４１は、基体５３Ａであるゲート絶縁層５３の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されている。そして、ゲート電極５２に印加されるゲート電圧に基づき、導電路４０に加えられる電界によって導電路４０の導電性が制御される。
Here, the
以下、図７の（Ａ）〜（Ｃ）を参照して、実施例６の半導体装置の製造方法を説明する。 Hereinafter, a method for manufacturing the semiconductor device of Example 6 will be described with reference to FIGS.
［工程−６００］
先ず、ゲート絶縁層を構成する基体５３Ａ（劈開した雲母から成る）の一方の面上に、チャネル形成領域５５を構成するチャネル形成領域構成層５５Ａを形成する。具体的には、実施例１の［工程−１３０］〜［工程−１４０］を実行することで、微粒子４１を、基体５３Ａの表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列し、次いで、微粒子４１と有機半導体分子４２とを化学的に結合させる。こうして、有機半導体分子４２によって微粒子４１が２次元ネットワーク状に連結された１層目の結合体層から成る導電路４０を形成することができる。即ち、基体５３Ａ上にチャネル形成領域５５を構成するチャネル形成領域構成層５５Ａを形成することができる。更に、必要に応じて、実施例１の［工程−１５０］と同様に、実施例１の［工程−１３０］及び［工程−１４０］を所望の回数だけ繰り返す。
[Step-600]
First, the channel formation region constituting layer 55A constituting the
［工程−６１０］
その後、チャネル形成領域構成層５５Ａの上に、チャネル形成領域５５を挟むようにソース／ドレイン電極５４を形成する。具体的には、全面に、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ソース／ドレイン電極５４としての金（Ａｕ）層を、順次、真空蒸着法に基づき形成する。ソース／ドレイン電極５４の成膜を行う際、チャネル形成領域構成層５５Ａの一部をハードマスクで覆うことによって、ソース／ドレイン電極５４をフォトリソグラフィ・プロセス無しで形成することができる。
[Step-610]
Thereafter, the source /
［工程−６２０］
次いで、ソース／ドレイン電極５４及びチャネル形成領域５５上に電気絶縁性の支持体（パッシベーション膜）５０を形成する。電気絶縁性の支持体５０は、例えば、ＰＶＤ法にて成膜された酸化ケイ素系材料（例えば、ＳｉＯX）や窒化ケイ素（ＳｉＮY）から構成することができる。こうして、図７の（Ａ）に示す構造を得ることができる。尚、その後、パッシベーション膜５０上に剛性の高い支持体（図示せず）を密着させることが好ましい。
[Step-620]
Next, an electrically insulating support (passivation film) 50 is formed on the source /
［工程−６３０］
その後、雲母から成る基体５３Ａを劈開し、あるいは、エッチングすることで、薄層化し、ゲート絶縁層５３を得る（図７の（Ｂ）参照）。
[Step-630]
Thereafter, the
［工程−６４０］
次いで、ゲート絶縁層５３を構成する基体５３Ａの他方の面上にゲート電極５２を形成する。具体的には、ゲート絶縁層５３を構成する基体５３Ａの他方の面上に、ゲート電極５２としての金（Ａｕ）層を真空蒸着法に基づき形成する。ゲート電極５２の成膜を行う際、ゲート絶縁層５３を構成する基体５３Ａの他方の面の一部をハードマスクで覆うことによって、ゲート電極５２をフォトリソグラフィ・プロセス無しで形成することができる。尚、雲母と金層との間の密着性は良好であるが故に、密着層の形成は不要である。
[Step-640]
Next, the gate electrode 52 is formed on the other surface of the base 53 </ b> A constituting the
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。半導体装置の構造や構成、製造条件は例示であり、適宜変更することができる。本発明によって得られた電界効果型トランジスタ（ＦＥＴ）を、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持体や支持部材に多数のＦＥＴを集積したモノリシック集積回路としてもよいし、各ＦＥＴを切断して個別化し、ディスクリート部品として使用してもよい。微粒子は、金（Ａｕ）に限定するものではなく、他の金属（例えば、銀や白金）、あるいは、半導体としての硫化カドミウム、セレン化カドミウム、シリコンだけでなく、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］、ポリチオフェン、ポリアニリン等の導電性有機材料から構成することもできる。また、有機半導体分子も４，４’−ビフェニルジチオール（ＢＰＤＴ）に限定するものではない。 As mentioned above, although this invention was demonstrated based on the preferable Example, this invention is not limited to these Examples. The structure, configuration, and manufacturing conditions of the semiconductor device are examples, and can be changed as appropriate. When the field effect transistor (FET) obtained by the present invention is applied to and used in a display device and various electronic devices, a monolithic integrated circuit in which a large number of FETs are integrated on a support or a support member may be used. The FET may be cut and individualized and used as a discrete component. The fine particles are not limited to gold (Au), but are not limited to other metals (for example, silver and platinum), cadmium sulfide, cadmium selenide, and silicon as semiconductors, but also poly (3,4-ethylenedioxide). Oxythiophene) / polystyrene sulfonic acid [PEDOT / PSS], polythiophene, polyaniline, and other conductive organic materials can also be used. Further, the organic semiconductor molecule is not limited to 4,4'-biphenyldithiol (BPDT).
１０，５０・・・支持体、１１・・・絶縁層、１２，３２，５２・・・ゲート電極、１３，３３，５３・・・ゲート絶縁層、１４，３４，５４・・・ソース／ドレイン電極、１５，３５，５５・・・チャネル形成領域、１５Ａ，３５Ａ，５５Ａ・・・チャネル形成領域構成層、２０，４０・・・導電路、２１，４１・・・微粒子、２２，４２・・・有機半導体分子、２３・・・結合体層、３０，５３Ａ・・・基体
DESCRIPTION OF
Claims (40)
該微粒子は、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列されていることを特徴とする半導体装置。 A semiconductor device in which a conductive path constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles is formed on a substrate,
A semiconductor device characterized in that the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate.
導電路によってチャネル形成領域が構成されていることを特徴とする請求項１３に記載の半導体装置。 A field effect transistor having a gate electrode, a gate insulating layer, a channel formation region, and a source / drain electrode;
14. The semiconductor device according to claim 13, wherein a channel formation region is constituted by the conductive path.
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列する、微粒子配列・充填工程を備えていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising a step of forming a conductive path composed of fine particles comprising a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles on a substrate,
Before the fine particles and the organic semiconductor molecules are bonded, a fine particle arrangement / filling step is provided in which the fine particles are arranged two-dimensionally regularly and in a filled state in a plane substantially parallel to the surface of the substrate. A method for manufacturing a semiconductor device, comprising:
導電路によってチャネル形成領域が構成されていることを特徴とする請求項３５に記載の半導体装置の製造方法。 It consists of a field effect transistor having a gate electrode, a gate insulating layer, a channel formation region, and a source / drain electrode as a control unit,
36. The method of manufacturing a semiconductor device according to claim 35, wherein the channel formation region is constituted by a conductive path.
ソース／ドレイン電極の間の基体上にチャネル形成領域を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする半導体装置の製造方法。 After forming the source / drain electrodes on the substrate,
Forming a channel forming region on the substrate between the source / drain electrodes;
Next, after forming a gate insulating layer on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged in a two-dimensionally regular and filled state in a plane substantially parallel to the surface of the substrate. Method.
チャネル形成領域構成層上に、チャネル形成領域を挟むようにソース／ドレイン電極を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする半導体装置の製造方法。 After forming the channel formation region constituting layer constituting the channel formation region on the substrate,
A source / drain electrode is formed on the channel formation region constituting layer so as to sandwich the channel formation region,
Next, after forming a gate insulating layer on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged in a two-dimensionally regular and filled state in a plane substantially parallel to the surface of the substrate. Method.
ソース／ドレイン電極の間の基体の一方の面上にチャネル形成領域を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上に電気絶縁性の支持体を形成した後、
ゲート絶縁層を構成する基体の他方の面上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする半導体装置の製造方法。 After forming the source / drain electrodes on one surface of the substrate constituting the gate insulating layer,
Forming a channel forming region on one surface of the substrate between the source / drain electrodes;
Next, after forming an electrically insulating support on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the other surface of the substrate constituting the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged in a two-dimensionally regular and filled state in a plane substantially parallel to the surface of the substrate. Method.
チャネル形成領域構成層上に、チャネル形成領域を挟むようにソース／ドレイン電極を形成し、
次いで、ソース／ドレイン電極及びチャネル形成領域上に電気絶縁性の支持体を形成した後、
ゲート絶縁層を構成する基体の他方の面上にゲート電極を形成する工程から成り、
チャネル形成領域は、導電路によって構成されており、
該導電路は、導体又は半導体から成る微粒子と、該微粒子と結合した有機半導体分子とによって構成され、ゲート電極に印加される電圧によって導電性が制御され、
微粒子と有機半導体分子とを結合させる前に、微粒子を、基体の表面と略平行な面内において２次元的に規則的に、且つ、充填状態にて配列することを特徴とする半導体装置の製造方法。
After forming the channel forming region constituting layer constituting the channel forming region on one surface of the base constituting the gate insulating layer,
A source / drain electrode is formed on the channel formation region constituting layer so as to sandwich the channel formation region,
Next, after forming an electrically insulating support on the source / drain electrodes and the channel formation region,
Comprising a step of forming a gate electrode on the other surface of the substrate constituting the gate insulating layer,
The channel formation region is configured by a conductive path,
The conductive path is constituted by fine particles made of a conductor or a semiconductor and organic semiconductor molecules bonded to the fine particles, and the conductivity is controlled by a voltage applied to the gate electrode.
Before bonding the fine particles and the organic semiconductor molecules, the fine particles are arranged in a two-dimensionally regular and filled state in a plane substantially parallel to the surface of the substrate. Method.
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