JP2005209933A - 多層配線基板、半導体装置、及びそれらの製造方法 - Google Patents
多層配線基板、半導体装置、及びそれらの製造方法Info
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Abstract
【解決手段】複数の配線層12、17及び絶縁層11a、11b、11cが交互に積層され、かつ、前記配線層間がビア16、19で接続された多層配線基板10であって、第1の配線層12の端面と、前記第1の配線層の上層側に配された第2の配線層17と一体に構成されるビア16の側壁面と、が直接接続して、前記第1の配線層12と前記第2の配線層17が導通することを特徴とする。
【選択図】図2
Description
本発明の実施形態1に係る半導体装置及びビルドアップ多層配線基板について図面を用いて説明する。図1及び図2は、本発明の実施形態1に係る半導体装置の製造方法を模式的に示した工程(部分)断面図である。なお、図1及び図2は、単に、図面作成の都合で分図されている。実施形態1に係る半導体装置は、フリップチップボールグリッドアレイ(FCBGA)を適用したものである。
本発明の実施形態2に係る半導体装置及びビルドアップ多層配線基板について図面を用いて説明する。図3及び図4は、本発明の実施形態2に係る半導体装置の製造方法を模式的に示した工程(部分)断面図である。なお、図3及び図4は、単に、図面作成の都合で分図されている。実施形態2に係る半導体装置は、フリップチップボールグリッドアレイ(FCBGA)を適用したものである。実施形態2に係る半導体装置は、第1の受けランド21及び第2の受けランド22を有する点で、実施形態1に係る半導体装置と異なるが、その他の構成については実施形態1と同様である。
10 ビルドアップ多層配線基板(多層配線基板)
11、11a、11b、11c、11d、11e ビルドアップ絶縁層(絶縁層)
12、112 第1の内層配線パターン(第1の配線層)
13a、13b、13c、113 第1のマイクロビア用孔(孔)
16、116 第1のマイクロビア(第1のビア)
17、117 第2の内層配線パターン(第2の配線層)
18、118 外層配線パターン
19、119 第2のマイクロビア(第2のビア)
20、120 ソルダーレジスト
20a 開口部
21 第1の受けランド(第1のランド)
22 第2の受けランド(第2のランド)
30、130 バンプ
40、140 半導体チップ
111a、111b、111c ビルドアップ絶縁層
Claims (13)
- 複数の配線層及び絶縁層が交互に積層され、かつ、前記配線層間がビア接続された多層配線基板であって、
第1の配線層の端面と、前記第1の配線層の上層側に配された第2の配線層と一体に構成されるビアの側壁面と、が直接接続して、前記第1の配線層と前記第2の配線層が導通することを特徴とする多層配線基板。 - 少なくとも第1の絶縁層、第1の配線層、第2の絶縁層、第2の配線層の順に積層する多層配線基板であって、
前記第2の絶縁層及び前記第1の配線層をそれぞれ貫通し、かつ、前記第1の配線層側から貫通しないように前記第1の絶縁層に掘り下げられた孔と、
前記孔の表面に形成されるとともに、前記第2の配線層と一体に構成されるビアと、
を備え、
前記第1の配線層の端面と、前記ビアの側壁面と、が直接接続して、前記第1の配線層と前記第2の配線層が導通することを特徴とする多層配線基板。 - 前記ビアの底は、前記第1の配線層の下層側に配された絶縁層の層間厚の20%以上80%以下の深さの位置に配されることを特徴とする請求項1又は2記載の多層配線基板。
- 複数の配線層及び絶縁層が交互に積層され、かつ、前記配線層間がビア接続された多層配線基板であって、
第1の配線層の端面と、前記第1の配線層の上層側に配された第2の配線層と一体に構成されるビアの側壁面と、が直接接続して、前記第1の配線層と前記第2の配線層が導通し、
前記1の配線層の下層に配された絶縁層中の所定の深さの位置に配設されるとともに、前記ビアの底面と直接接続するランドを有することを特徴とする多層配線基板。 - 少なくとも第1の絶縁層、第1の配線層、第2の絶縁層、第2の配線層の順に積層する多層配線基板であって、
前記第1の絶縁層中の所定の深さの位置に配設されたランドと、
前記第2の絶縁層及び前記第1の配線層をそれぞれ貫通し、かつ、前記第1の配線層側から前記ランドが現れるまで前記第1の絶縁層を掘り下げられた孔と、
前記孔の表面に形成されるとともに、前記第2の配線層と一体に構成されるビアと、
を備え、
前記第1の配線層の端面と、前記ビアの側壁面と、が直接接続して、前記第1の配線層と前記第2の配線層が導通することを特徴とする多層配線基板。 - 前記ランドは、当該ランドを埋め込む絶縁層の層間厚の20%以上80%以下の深さの位置に配されることを特徴とする請求項4又は5記載の多層配線基板。
- 請求項1乃至6のいずれか一に記載の多層配線基板と、
前記多層配線基板に実装された半導体チップと、
を備えることを特徴とする半導体装置。 - 第1の絶縁層、第1の配線層、第2の絶縁層の順に積層した組立体における前記第2の絶縁層の所定の位置をエッチングして前記第1の配線層が現れる孔を形成する工程と、
前記孔から露出する前記第1の配線層を前記第1の絶縁層が現れるまでエッチングする工程と、
前記孔から露出する前記第1の絶縁層を当該第1の絶縁層が貫通しないように所定の深さまでエッチングする工程と、
前記第2の絶縁層並びに、前記孔から露出した前記第2の絶縁層、前記第1の配線層及び前記第1の絶縁層の表面に、第2の配線層及び、当該第2の配線層と一体となるビアを形成する工程と、
を含むことを特徴とする多層配線基板の製造方法。 - 前記孔から露出する前記第1の絶縁層は、当該第1の絶縁層の層間厚の20%以上80%以下の深さの位置までエッチングされることを特徴とする請求項8記載の多層配線基板の製造方法。
- 第1の絶縁層、第1のランド、第2の絶縁層、第1の配線層、第3の絶縁層の順に積層した組立体における前記第3の絶縁層の表面の所定の位置に第2のランドを形成する工程と、
前記第3の絶縁層ないし前記第2のランドの表面に第4の絶縁層を形成する工程と、
前記第2のランド以外の領域であって前記第1のランドの領域における前記第4の絶縁層及び前記第3の絶縁層の所定の位置をエッチングして前記第1の配線層が現れる孔を形成する工程と、
前記孔から露出する前記第1の配線層を前記第2の絶縁層が現れるまでエッチングする工程と、
前記孔から露出する前記第2の絶縁層を前記第1のランドが現れるまでエッチングする工程と、
前記第4の絶縁層並びに、前記孔から露出した前記第4の絶縁層、前記第3の絶縁層、前記第1の配線層、前記第2の絶縁層及び前記第1のランドの表面に、第2の配線層及び、当該第2の配線層と一体となるビアを形成する工程と、
を含むことを特徴とする多層配線基板の製造方法。 - 前記第4の絶縁層は、前記第3の絶縁層ないし前記第2のランドの表面に、前記第3の絶縁層の厚さの0.25倍以上4倍以下の厚さで形成されることを特徴とする請求項10記載の多層配線基板の製造方法。
- 前記ビアを形成する前に、前記孔の露出面を洗浄することを特徴とする請求項9乃至11のいずれか一に記載の多層配線基板の製造方法。
- 請求項9乃至12のいずれか一に記載の方法により製造された多層配線基板に半導体チップを搭載することを特徴とする半導体装置の製造方法。
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JP2007266136A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 多層配線基板、半導体装置およびソルダレジスト |
JP2015510686A (ja) * | 2012-01-20 | 2015-04-09 | 華為技術有限公司Huawei Technologies Co.,Ltd. | 基板コア層に関する方法及び装置 |
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