JP2005203412A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体材料の形成・加工工程を削減し、かつ、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。
【解決手段】基板上に形成した第１の電極１と、前記第１の電極１の上に選択配置した強誘電体または高誘電体からなる粒子３と、前記強誘電体または高誘電体からなる粒子３の上に形成した第２の電極２とから形成した強誘電体キャパシタ１０と、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記強誘電体または高誘電体からなる粒子３は、前記第１の電極１の上に選択的に配置されるので、強誘電体を加工形成する工程を省略でき、強誘電体に損傷領域３１のない微細な強誘電体キャパシタ１０を提供する。
【選択図】図１

Description

本発明は、強誘電体または高誘電体からなる粒子を任意の電極上に選択的に配置させてなる強誘電体キャパシタをメモリセルの一部に用いてデータを記憶する半導体記憶装置およびその製造方法に関するものである。

強誘電体キャパシタとトランジスタとによってメモリ・セルを構成する従来の記憶装置は、たとえば図８に示すような構成からなる。ここで、強誘電体キャパシタ１０の第１の電極１はトランジスタ７のソースに接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレインはビット線８に、ゲートはワード線１１にそれぞれ接続されている。

たとえば、メモリセルのデバイス構造として、図９に示すスタック構造をとることができる（例えば特許文献１参照）。この構造において、強誘電体キャパシタ１０の第１の電極１は、第１のコンタクトプラグ１２を介してトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５は第２のコンタクトプラグ１３を介してビット線８に、ゲート６はワード線１１（図示せず）にそれぞれ接続されている。

このような構造のメモリセルにおいて、強誘電体キャパシタ１０を形成するには、たとえば図１０に示すように、半導体基板２０上に第３の絶縁膜２５を形成した支持基板の上に、第１の電極１と、強誘電体３０と、第２の電極２を積層したのち、図１０（ａ）に示すように最上層に所望の形状に形成したフォト・レジスト・マスク２４をエッチ・マスクとして、プラズマ・エッチング法などで図１０（ｂ）のキャパシタ形状を得る。

しかし、プラズマ・エッチングにおいては反応性ラジカルなど活性種を多量に含むので、これによる第１の強誘電体の切断面は内部まで損傷し、もはや強誘電体たりえない損傷領域３１が、強誘電体キャパシタ１０の周辺部に形成される（図１０（ｃ））。

このような損傷領域３１の範囲は強誘電体キャパシタ１０の加工方法で決まり、半導体基板上での強誘電体キャパシタの大きさ（すなわち面積）にはよらない。
特開２００３−２８９１３４号公報

以上の従来の技術によるなら、上述の損傷領域３１は、強誘電体キャパシタ１０の実効面積を減少させる。すなわち、損傷領域３１は、強誘電体キャパシタ１０の側壁から内部へ数十ナノ・メートルから数百ナノ・メートルにまでおよび、強誘電体キャパシタの面積が１マイクロ平方メートルを下回ると、強誘電体キャパシタ１０の実効面積の減少は無視できなくなる。

このような損傷領域３１を低減するために、強誘電体キャパシタ１０の形成後には、回復アニールが施されるが、損傷領域３１を完全に消失させる効果はない。

また、この回復アニールは、強誘電体の結晶化温度とほぼ同等であるため、強誘電体キャパシタを多層に積層した場合は、各層毎に回復アニールが必要となり、各層間の配線の熱劣化などを招くので、強誘電体キャパシタを多層に積層した３次元キャパシタ・アレイの実現が困難であった。

また、従来の技術においては、図１０（ａ）のように単層の第１の電極１の上全面に、スパッタ法やゾル−ゲル法によって第１の強誘電体３０を形成していたので、多結晶化が必定であり、結晶方位の等方化に起因する分極の発現方向の等方化が生じ、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することが困難であった。

上記課題を解決するために、請求項１に記載の発明は、半導体基板上に形成した第１の電極と、前記第１の電極の上に配置した強誘電体または高誘電体からなる粒子と、前記強誘電体または高誘電体からなる粒子の上に形成した第２の電極とからなる強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルとから構成され、前記強誘電体または高誘電体からなる粒子は、前記第１の電極の上に選択的に配置される半導体記憶装置であって、強誘電体または高誘電体からなる粒子を第１の電極の上に配置することによって強誘電体キャパシタを形成できるので、強誘電体材料の形成・加工工程を削減でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する作用を有する。

請求項２に記載の発明は、半導体基板上の任意の位置に規則的に配置形成した第１の電極の上に、強誘電体または高誘電体からなる粒子を選択的に配置させてなる請求項１に記載の半導体記憶装置であって、任意の位置の電極上に選択的に強誘電体を配置する作用を有する。

請求項３に記載の発明は、半導体基板上に、任意の位置に規則的に配置形成した孔あるいは穴を有する第１の絶縁膜と、前記孔あるいは穴の中あるいはそれらの上に強誘電体または高誘電体からなる粒子を選択的に配置させてなり、前記孔あるいは穴の底部には第１の電極を有する請求項２に記載の半導体記憶装置であって、強誘電体または高誘電体からなる粒子の配置の選択性を向上させる作用を有する。

請求項４に記載の発明は、半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、予め強誘電性を発現する結晶相に焼成されている請求項１、２、または３に記載の半導体記憶装置であって、強誘電体キャパシタの形成工程において、強誘電体材料の結晶化のために半導体基板に施される高温熱処理を省略する効果を有する。

請求項５に記載の発明は、半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、粒子内の結晶方位が一様に整列しているかあるいは単一分域からなる請求項４に記載の半導体記憶装置であって、多結晶化による結晶方位の等方化に起因する分極の発現方向の分散を抑制し、強誘電体または高誘電体からなる粒子の結晶方位を分極偏位が最大化する方位へ配向させることを容易にする作用を有する。

請求項６に記載の発明は、半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子の粒子径の分散度合いを表す標準偏差は、粒子径の平均値以下である請求項１、２、または３に記載の半導体記憶装置であって、強誘電体または高誘電体からなる粒子の配置の選択性および強誘電体キャパシタの電気的特性の均質性を向上する作用を有する。

請求項７に記載の発明は、半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、予め液体分散されて半導体基板上に供給される請求項１、２、または３に記載の半導体記憶装置であって、強誘電体または高誘電体からなる粒子の半導体基板上への供給を容易にする作用を有する。

請求項８に記載の発明は、半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、予め液体中に単分散している請求項１、２、または３、および請求項７に記載の半導体記憶装置であって、強誘電体または高誘電体からなる粒子が複数個同時に選択配置されることを防止する作用を有する。

請求項９に記載の発明は、強誘電体または高誘電体からなる粒子を半導体基板上の任意の位置に選択的に配置させる工程において、強誘電体または高誘電体からなる粒子に電場を印加する工程を含む請求項１、２、または３に記載の半導体記憶装置の製造方法であって、強誘電体または高誘電体からなる粒子の配置の選択性を向上させ、また強誘電体または高誘電体からなる粒子の結晶方位を分極偏位が最大化する方位へ配向させる作用を有する。

請求項１０に記載の発明は、強誘電体または高誘電体からなる粒子を半導体基板上の任意の位置に選択的に配置させる工程において、強誘電体または高誘電体からなる粒子または半導体基板に機械的微振動を印加する工程を含む請求項１、２、または３に記載の半導体記憶装置の製造方法であって、強誘電体または高誘電体からなる粒子の配置の選択性を向上させる作用を有する。

請求項１１に記載の発明は、強誘電体または高誘電体からなる粒子を半導体基板上の任意の位置に規則的に配置させる工程において、強誘電体または高誘電体からなる粒子にエネルギー・ビームを照射する工程を含む請求項１、２、または３に記載の半導体記憶装置の製造方法であって、半導体基板に付着した強誘電体または高誘電体からなる粒子を活性化させ、配置の選択性を向上させる作用を有する。

請求項１２に記載の発明は、半導体基板上の任意の位置に強誘電体または高誘電体からなる粒子を選択的に配置させる工程と、第２の電極を形成する工程との間に、第２の絶縁膜を形成する工程と、少なくとも強誘電体または高誘電体からなる粒子の上の前記第２の絶縁膜の一部を除去し、前記強誘電体または高誘電体からなる粒子の一部を露出させる工程とを含む請求項１、２、または３に記載の半導体記憶装置の製造方法であって、第１の電極および第２の電極との短絡防止を確実にし、かつ第２の電極と強誘電体または高誘電体からなる粒子との電気的接触を確実にする作用を有する。

請求項１３に記載の発明は、個々の強誘電体キャパシタに各々選択スイッチが接続され、メモリセル・アレイを構成した請求項１、２、または３に記載の半導体記憶装置であって、選択スイッチがトランジスタの場合はメモリセルのアレイをアクティブマトリクスで、強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項８に記載の記憶装置であって、複数のメモリセルをアレイ状に配置したとき、任意のメモリセルの選択を容易にする作用を有する。

請求項１４に記載の発明は、選択スイッチはトランジスタ、双方向ダイオード、または単一方向ダイオードである請求項１３に記載の記憶装置であって、選択スイッチがトランジスタの場合はメモリ・セルのアレイをアクティブマトリクスで、選択スイッチが双方向ダイオードまたは単一方向ダイオードの場合はメモリセルのアレイを単純マトリクスでの構成を可能とする作用を有する。

請求項１５に記載の発明は、導体基板上の任意の位置に、第１の電極と、強誘電体または高誘電体からなる粒子と、第２の電極とからなる強誘電体キャパシタを複数個選択的に配置して構成した強誘電体キャパシタ・アレイからなる層を複数層積層してなる請求項１３および１４に記載の半導体記憶装置、メモリ・セル・アレイを３次元的に配置し、メモリセルの配置密度を向上する作用を有する。

以上のように本発明の記憶装置は、基板上に形成した第１の電極と、前記第１の電極の上に選択配置した強誘電体または高誘電体からなる粒子と、前記強誘電体または高誘電体からなる粒子の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記強誘電体または高誘電体からなる粒子は、前記第１の電極の上に選択的に配置されるので、強誘電体を加工形成する工程を省略でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。また、本発明の記憶装置における強誘電体は、多結晶化による結晶方位の等方化に起因する分極の発現方向の無秩序化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御可能であり、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。さらに、任意の層数の強誘電体キャパシタアレイ層を備えた記憶装置が実現でき、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上できる。

以下、本発明の実施の形態について説明する。

（実施の形態１）
図１に本発明の一実施の形態として、半導体基板２０の上に複数の強誘電体キャパシタ１０をアレイ上に配列した半導体記憶装置の一断面図を示す。

図１において、強誘電体キャパシタ１０はセル・プレート線９と一体化した第２の電極２と、これに対向する第１の電極１との間に選択的に配置された強誘電体または高誘電体からなる粒子３とからなり、この強誘電体キャパシタ１０の第１の電極１は、第１のコンタクトプラグ１２を介して、半導体基板２０に形成された選択スイッチであるトランジスタ７のソース４に接続され、トランジスタ７のドレイン５は、第２のコンタクトプラグ１３を介してビット線８に接続され一メモリセルを構成し、このメモリセルを複数個配列することにより、メモリセルアレイを構成している。

本実施の形態では、上述の強誘電体または高誘電体からなる粒子３を第１の電極１の上に配置するにあたって、強誘電体または高誘電体からなる粒子３を予め単結晶として第１の電極１の上に選択的に配置させる。選択配置の方法の一つとして、たとえば、図２に示すように、第１の電極１をたとえば集積回路がつくりこまれた半導体基板２０の上に規則的に形成する。このとき、第１の電極は第１のプラグ１２（図示せず）によって、半導体基板２０のトランジスタのソース領域に電気的に接続されているものとする。この半導体基板２０は、強誘電体または高誘電体からなる粒子３を第１の電極１の上に選択的に配置するために、たとえば図３に示す液相処理槽５０の中に置かれる。この液相処理槽５０は、たとえば、強誘電体または高誘電体からなる粒子３を含む液体５１で満たされている。ここで、液体５１は、強誘電体または高誘電体からなる粒子３が単分散するよう酸性度を調整されている。また、液体５１に分散している強誘電体または高誘電体からなる粒子３は、液体に混合される前に予め強誘電性を発現する結晶相に焼成されている。

このように液体５１に単分散した強誘電体または高誘電体からなる粒子３は単結晶であるため、その誘電率は強い異方性をもつ。そこで、図２に示す第１の電極１と液相処理槽５０の上部に設けた処理電極５２との間に直流電源５３を接続し、強い電場を印加すると、この電場と強誘電体または高誘電体からなる粒子３の双極子モーメントとの相互作用により、強誘電体または高誘電体からなる粒子３は第１の電極１に選択的に引き付けられる。しかも、強誘電体または高誘電体からなる粒子３の双極子モーメントは自発分極を発現する結晶軸方向で最大となるので、強誘電体または高誘電体からなる粒子３は、その自発分極が最大となる方位が必然的に印加電場と平行に、すなわち第１の電極１の表面と垂直方向に選択配位することになる。

こののち、図４に示すように、第１の電極１の上に選択的に配置した強誘電体または高誘電体からなる粒子３を覆うように第２の絶縁膜２２が化学気相成長法やスピン・オン・グラス法によって堆積される。つづいてこの第２の絶縁膜２２の表面を、エッチバック法や化学機械研磨法によって強誘電体または高誘電体からなる粒子３の一部が一様に露出するまで研削する。この研削面の上に第２の電極２を第１の電極１と直交する方向に形成すると、第１の電極１と第２の電極２との交点に強誘電体キャパシタ１０が形成されることになる。

このようにして得た強誘電体キャパシタ１０の強誘電体または高誘電体からなる粒子３は単結晶であり、かつその結晶方位が大きな分極を発現する方向に電界が印加されることになるので、図５に示すように、その分極履歴特性８１は、従来の多結晶からなる強誘電体キャパシタの分極履歴特性８０に比べて著しく応答のよいものとなり、また、強誘電体キャパシタ１０の強誘電体または高誘電体からなる粒子３に、その粒子形状のそろったものを使えば、強誘電体キャパシタ１０の加工工程を削減でき、その結果損傷領域３１が少なく、大きな分極が発現可能である。これらにより、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。

（実施の形態２）
図６は本発明のもうひとつの実施の形態を示したもので、図６（ａ）から図６（ｅ）までは、強誘電体または高誘電体からなる粒子３を第１の電極１の所望の位置に選択的に配置する手順をその要部を拡大して説明している。

たとえば、図２に示したように、第１の電極１をたとえば集積回路がつくりこまれた半導体基板２０の上に規則的に形成する。このとき、第１の電極は第１のプラグ１２（図示せず）によって、半導体基板２０のトランジスタのソース領域に電気的に接続されているものとする。この半導体基板２０は、強誘電体または高誘電体からなる粒子３を第１の電極１の上に選択的に配置するために、たとえば図６（ａ）に示すように、第１の絶縁膜２１を形成し、この第１の絶縁膜２１の所望の位置に、強誘電体または高誘電体からなる粒子３と同程度の大きさの孔２６を前記第１の電極１の表面の一部が露出するまで穿つ。

そののち、半導体基板２０をたとえば図３に示す液相処理槽５０の中に設置する。この液相処理槽５０は、強誘電体または高誘電体からなる粒子３を含む液体５１で満たされている。ここで、液体５１は、強誘電体または高誘電体からなる粒子３が単分散するよう酸性度を調整されている。また、液体５１に分散している強誘電体または高誘電体からなる粒子３は、液体に混合される前に予め強誘電性を発現する結晶相に焼成されている。

このように液体５１に単分散した強誘電体または高誘電体からなる粒子３は単結晶であるため、その誘電率は強い異方性をもつ。

一方、半導体基板２０表面の孔２６はそこで平坦性が変化しているので、孔２６周辺のファンデル・ワールス・ポテンシャルは周囲に比べて大きく変化している。このファンデル・ワールス・ポテンシャルと強誘電体または高誘電体からなる粒子３の双極子モーメントとの相互作用により、強誘電体または高誘電体からなる粒子３は第１の電極１に選択的に引き付けられる（図６（ｂ））。しかも、強誘電体または高誘電体からなる粒子３の双極子モーメントは自発分極を発現する結晶軸方向で最大となるので、強誘電体または高誘電体からなる粒子３は、その自発分極が最大となる方位が必然的に第１の電極１の表面と垂直方向となるように選択配位することになる。

こののち、第１の電極１の上に選択的に配置した強誘電体または高誘電体からなる粒子３を覆うように第２の絶縁膜２２が化学気相成長法やスピン・オン・グラス法によって堆積される（図６（ｃ））。つづいてこの第２の絶縁膜２２の表面を、エッチバック法や化学機械研磨法によって強誘電体または高誘電体からなる粒子３の一部が一様に露出するまで研削する（図６（ｄ））。この研削面の上に第２の電極２を第１の電極１と直交する方向に形成すると、第１の電極１と第２の電極２との交点に強誘電体キャパシタ１０が形成されることになる（図６（ｅ））。

このようにして得た強誘電体キャパシタ１０の強誘電体または高誘電体からなる粒子３は単結晶であり、かつその結晶方位が大きな分極を発現する方向に電界が印加されることになるので、図５で示したとおりのその分極履歴特性８１は、従来の多結晶からなる強誘電体キャパシタの分極履歴特性８０に比べて著しく応答のよいものとなり、また、強誘電体キャパシタ１０の強誘電体または高誘電体からなる粒子３に、その粒子形状のそろったものを使えば、強誘電体キャパシタ１０の加工工程を削減でき、その結果損傷領域３１が少なく、大きな分極が発現可能である。これらにより、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。

なお、強誘電体または高誘電体からなる粒子３を第１の電極１の所望の位置に選択的に配置する工程（図６（ａ）〜図６（ｂ））において、半導体基板２０に超音波などの機械的振動を与えると、強誘電体または高誘電体からなる粒子３の基板表面での並進運動エネルギーが増大し、より選択性が高まる。また、同工程において、強誘電体または高誘電体からなる粒子３に光や電子線などのエネルギー・ビームを照射し、強誘電体または高誘電体からなる粒子３の基板表面での並進運動エネルギーを増大することによっても同様の効果が得られる。

さらに、同工程においては、強誘電体または高誘電体からなる粒子３の粒子径の分散度合いを表す標準偏差が、粒子径の平均値以下になると、強誘電体または高誘電体からなる粒子の配置の選択性および強誘電体キャパシタの電気的特性の均質性が著しく向上する。

（実施の形態３）
図７は、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上させた記憶装置の一断面図である。図７において、周辺回路部７０が作りこまれた半導体基板２０の上に半導体薄膜１４と第１の電極１とを積層したのち、半導体薄膜１４と第１の電極１とを所望の形状に加工して、金属−半導体型ショットキーバリアダイオードを形成する。

つづいて、実施の形態１または実施の形態２に述べた手法により、第１の電極１の上に強誘電体または高誘電体からなる粒子３を選択配置させる。こののち、第１の電極１の上に選択的に配置した強誘電体または高誘電体からなる粒子３を覆うように第２の絶縁膜２２を堆積させる。つづいてこの第２の絶縁膜２２の表面を、エッチバック法や化学機械研磨法によって強誘電体または高誘電体からなる粒子３の一部が一様に露出するまで研削する。この研削面の上に第２の電極２を第１の電極１と直交する方向に形成すると、第１の電極１と第２の電極２との交点に強誘電体キャパシタ１０が形成されることになる。最後に層間絶縁膜２７を形成する。

さらに、層間絶縁膜２７を平坦に研磨したのち、実施の形態１または実施の形態２に述べた手法により、第１の電極１の上に強誘電体または高誘電体からなる粒子３を選択配置させる。こののち、第１の電極１の上に選択的に配置した強誘電体または高誘電体からなる粒子３を覆うように第２の絶縁膜２２を堆積させる。つづいてこの第２の絶縁膜２２の表面を、エッチバック法や化学機械研磨法によって強誘電体または高誘電体からなる粒子３の一部が一様に露出するまで研削する。この研削面の上に第２の電極２を第１の電極１と直交する方向に形成すると、第１の電極１と第２の電極２との交点に強誘電体キャパシタ１０が形成されることになる。最後に層間絶縁膜２７を形成する。

以上の工程を繰り返すことにより、複数層積層された強誘電体キャパシタ・アレイが形成できる。

以上の工程は順次繰り返すことができ、任意の層数の強誘電体キャパシタアレイ層を備えた記憶装置が実現でき、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上する作用を有する。

本発明の半導体記憶装置およびその製造方法は、強誘電体または高誘電体からなるキャパシタをメモリセルの一部に用いてデータを記憶する半導体記憶装置およびその製造方法として有用である。

本発明の実施の形態１における半導体記憶装置の一断面図 本発明の実施の形態１における強誘電体または高誘電体からなる粒子の選択配置工程を示す図 本発明の実施の形態１における強誘電体または高誘電体からなる粒子の選択配置工程を示す図 本発明の実施の形態１における半導体記憶装置の一断面図 本発明の実施の形態１における強誘電体キャパシタと従来の技術における強誘電体キャパシタの履歴特性を示す図 本発明の実施の形態２における強誘電体または高誘電体からなる粒子の選択配置工程を示す図 本発明の実施の形態３における半導体記憶装置の一断面図 従来の技術における強誘電体メモリセルアレイの等価回路図 従来の技術における記憶装置の一断面図 従来の技術における記憶装置での、強誘電体キャパシタの形成工程を示す図

符号の説明

１ 第１の電極
２ 第２の電極
３ 強誘電体または高誘電体からなる粒子
４ ソース
５ ドレイン
６ ゲート
７ トランジスタ
８ ビット線
９ セルプレート線
１０ 強誘電体キャパシタ
１１ ワード線
１２ 第１のコンタクトプラグ
１３ 第２のコンタクトプラグ
１４ 半導体薄膜
２１ 第１の絶縁膜
２２ 第２の絶縁膜
２４ フォトレジストマスク
３０ 強誘電体
３１ 損傷領域
５０ 液相処理槽
５１ 液体
５２ 処理電極
５３ 直流電源
７０ 周辺回路部
８０ 多結晶からなる強誘電体キャパシタの履歴特性
８１ 単結晶からなる強誘電体キャパシタの履歴特性

Claims (15)

1. 半導体基板上に形成した第１の電極と、前記第１の電極の上に配置した強誘電体または高誘電体からなる粒子と、前記強誘電体または高誘電体からなる粒子の上に形成した第２の電極とからなる強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルとから構成され、前記強誘電体または高誘電体からなる粒子は、前記第１の電極の上に選択的に配置される半導体記憶装置。
2. 半導体基板上の任意の位置に規則的に配置形成した第１の電極の上に、強誘電体または高誘電体からなる粒子を選択的に配置させてなる請求項１に記載の半導体記憶装置。
3. 半導体基板上に、任意の位置に規則的に配置形成した孔あるいは穴を有する第１の絶縁膜と、前記孔あるいは穴の中あるいはそれらの上に強誘電体または高誘電体からなる粒子を選択的に配置させてなり、前記孔あるいは穴の底部には第１の電極を有する請求項２に記載の半導体記憶装置。
4. 半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、予め強誘電性を発現する結晶相に焼成されている請求項１、２、または３に記載の半導体記憶装置。
5. 半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、粒子内の結晶方位が一様に整列しているかあるいは単一分域からなる請求項４に記載の半導体記憶装置。
6. 半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子の粒子径の分散度合いを表す標準偏差は、粒子径の平均値以下である請求項１、２、または３に記載の半導体記憶装置。
7. 半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、予め液体分散されて半導体基板上に供給される請求項１、２、または３に記載の半導体記憶装置。
8. 半導体基板上の任意の位置に選択的に配置される強誘電体または高誘電体からなる粒子は、予め液体中に単分散している請求項１、２、または３、および請求項７に記載の半導体記憶装置。
9. 強誘電体または高誘電体からなる粒子を半導体基板上の任意の位置に選択的に配置させる工程において、強誘電体または高誘電体からなる粒子に電場を印加する工程を含む請求項１、２、または３に記載の半導体記憶装置の製造方法。
10. 強誘電体または高誘電体からなる粒子を半導体基板上の任意の位置に選択的に配置させる工程において、強誘電体または高誘電体からなる粒子または半導体基板に機械的微振動を印加する工程を含む請求項１、２、または３に記載の半導体記憶装置の製造方法。
11. 強誘電体または高誘電体からなる粒子を半導体基板上の任意の位置に規則的に配置させる工程において、強誘電体または高誘電体からなる粒子にエネルギー・ビームを照射する工程を含む請求項１、２、または３に記載の半導体記憶装置の製造方法。
12. 半導体基板上の任意の位置に強誘電体または高誘電体からなる粒子を選択的に配置させる工程と、第２の電極を形成する工程との間に第２の絶縁膜を形成する工程と、少なくとも強誘電体または高誘電体からなる粒子の上の第２の絶縁膜の一部を除去し、前記強誘電体または高誘電体からなる粒子の一部を露出させる工程とを含む請求項１、２、または３に記載の半導体記憶装置の製造方法。
13. 個々の強誘電体キャパシタに各々選択スイッチが接続され、メモリセル・アレイを構成した請求項１、２、または３に記載の半導体記憶装置。
14. 選択スイッチはトランジスタ、双方向ダイオード、または単一方向ダイオードである請求項１３に記載の記憶装置。
15. 半導体基板上の任意の位置に、第１の電極と、強誘電体または高誘電体からなる粒子と、第２の電極とからなる強誘電体キャパシタを複数個選択的に配置して構成した強誘電体キャパシタ・アレイからなる層を複数層積層してなる請求項１３および１４に記載の半導体記憶装置。

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