JP2005192230A - Display device - Google Patents
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Abstract
Description
本発明は、画像信号のフォーマット変換の信号処理に係り、特に、複数方式の画像信号を画像表示部の所定フォーマットの画像信号に変換、あるいは、画像の水平垂直方向の任意縮小や任意拡大などの変換に好適な、画像信号のフォーマット変換信号処理方法及び回路に関する。 The present invention relates to signal processing for image signal format conversion, and in particular, converts a plurality of types of image signals into image signals of a predetermined format in an image display unit, or arbitrarily reduces or enlarges images in the horizontal and vertical directions. The present invention relates to an image signal format conversion signal processing method and circuit suitable for conversion.
近年、マルチメディアの進展により、画像信号に関しては、取り扱う画像の種類や形態が飛躍的に増加し、多様化の方向に進捗している。また、画像を表示するディスプレイに関しても、CRTの他に、液晶表示装置、プラズマディスプレイなどの平面ディスプレイが多く使用されるようになってきた。このため、今後のマルチメディア対応の情報端末機器では、多種多様な画像ソースを受信して表示する機能を備えることが必須になる。 In recent years, with the progress of multimedia, the types and forms of images handled for image signals have increased dramatically and progressed in the direction of diversification. In addition to CRTs, flat displays such as liquid crystal display devices and plasma displays have come to be used in many cases for displays that display images. For this reason, it is essential for future information terminal devices compatible with multimedia to have a function of receiving and displaying various image sources.
この機能を実現する代表的な方法としては、表示系で対処する方法と、信号処理で対処する方法とが知られている。前者の方法は、表示部の偏向系の動作範囲を広く設定し、入力画像の信号フォーマットと合致した形態で走査を行って画像を表示するもので、マルチスキャン方式として実用化されている。これは、表示部がCRTの場合には比較的低コストで実現でき有効な方法であるが、表示画素数が一定の液晶表示装置やプラズマディスプレイなどの平面ディスプレイでは適用が困難という問題がある。 As a typical method for realizing this function, a method for dealing with a display system and a method for dealing with signal processing are known. The former method sets an operating range of the deflection system of the display unit wide and performs scanning in a form that matches the signal format of the input image to display an image, and is practically used as a multi-scan method. This is an effective method that can be realized at a relatively low cost when the display unit is a CRT, but has a problem that it is difficult to apply to a flat display such as a liquid crystal display device or a plasma display having a fixed number of display pixels.
後者の方法は、信号処理によるフォーマット変換を行い、入力画像信号を表示部のフォーマットの信号に変換して画像を表示するもので、CRT、液晶表示装置、プラズマディスプレイなど全ての表示系に適用することができる。従って、今後予想される入力画像ソースや表示装置の多様化への対処には、極めて有効な方法である。しかしながら、この方法は、フォーマット変換のために、フレームレートの変換や画面サイズの縮小拡大などの信号処理を行う必要がある。このため、信号処理に伴う画質劣化の回避や、使用するメモリ容量の削減や、コストの低減などを図るための信号処理方式の開発が重要である。 The latter method performs format conversion by signal processing, converts an input image signal into a display format signal, and displays an image, and is applied to all display systems such as a CRT, a liquid crystal display device, and a plasma display. be able to. Therefore, it is an extremely effective method for dealing with diversification of input image sources and display devices expected in the future. However, this method needs to perform signal processing such as frame rate conversion and reduction / enlargement of the screen size for format conversion. For this reason, it is important to develop a signal processing method for avoiding image quality degradation associated with signal processing, reducing the memory capacity to be used, and reducing costs.
例えば、従来PAL方式のテレビ信号をNTSC方式のテレビ信号に変換しCRT、液晶表示装置で表示する場合、フレームレートの変換、走査線数の変換、飛び越し走査から順次走査への変換、アスペクト比の等の方式変換、縮小拡大、同期整合などの信号処理をそれぞれ独立に行っていたため、多くのメモリを必要とし、また画質も劣化する。 For example, when a conventional PAL system television signal is converted to an NTSC system television signal and displayed on a CRT or liquid crystal display device, the frame rate conversion, the number of scanning lines, the conversion from interlaced scanning to sequential scanning, the aspect ratio Since signal processing such as system conversion, reduction / enlargement, and synchronization matching is performed independently, a large amount of memory is required, and image quality deteriorates.
従って、本発明の主な目的は、フォーマット変換の信号処理に伴う画質の劣化が少なく、使用するメモリ容量が極めて少なく、製造コスト低減の容易な画像信号のフォーマット変換信号処理方法及び回路を提供することである。 Accordingly, it is a main object of the present invention to provide a format conversion signal processing method and circuit for an image signal in which image quality deterioration associated with signal processing for format conversion is small, memory capacity to be used is extremely small, and manufacturing cost can be easily reduced. That is.
本発明の他の目的は、上記目的を達成すると共に、複数種類の方式の入力画像信号を画像表示部の所定フォーマットに変換することができる信号処理回路を提供することである。 Another object of the present invention is to provide a signal processing circuit capable of achieving the above object and converting input image signals of a plurality of types into a predetermined format of an image display unit.
上記目的を達成するため、本発明の画像信号のフォーマット変換信号処理回路においては、入力の画像信号と上記入力の画像信号が飛び越し走査系の画像信号のとき順次走査系の画像信号に変換する走査変換部(以下IP変換部と略称)と、上記入力画像信号とIP変換部から順次走査系の画像信号のいずれかを選択する選択部と、上記選択部の出力に対してフォーマット変換のための水平、垂直方向のスケーリングの信号処理を実行するスケーリング部と、上記入力画像信号の方式及び画像表示部の表示フォーマットに従い信号処理パラメタの選択し、少なくとも上記IP換部、選択部、スケーリング部を上記信号処理パラメタに従って制御を行う制御部とを設けて構成する。この構成によれば、順次走査系の信号に対して多くのフィルタリング処理が行われるが、画像処理のなかで必要とする多くのフィルタは、順次走査系と飛び越し走査系とでは、順次走査系の方がフィルタ設計の自由度が大きく、より理想に近い特性で実現できるため、フォーマット変換での信号処理に伴う画質劣化は大幅に改善される。 In order to achieve the above object, in the image signal format conversion signal processing circuit of the present invention, when the input image signal and the input image signal are interlaced scanning image signals, the scanning is sequentially converted into scanning system image signals. A conversion unit (hereinafter abbreviated as an IP conversion unit), a selection unit that sequentially selects one of the input image signal and the image signal of the scanning system from the IP conversion unit, and an output of the selection unit for format conversion A scaling unit that performs horizontal and vertical scaling signal processing, and a signal processing parameter selection according to the input image signal system and the display format of the image display unit, and at least the IP conversion unit, the selection unit, and the scaling unit And a control unit that performs control according to the signal processing parameter. According to this configuration, a lot of filtering processes are performed on the signals of the progressive scanning system. However, many filters required in the image processing are different between the sequential scanning system and the interlaced scanning system. Since the degree of freedom in filter design is greater and it can be realized with characteristics closer to the ideal, image quality degradation accompanying signal processing in format conversion is greatly improved.
上記スケーリング部は、水平スケーリングの信号処理を実行する水平スケーリングと、垂直スケーリングの信号処理を実行する垂直スケーリングを持ち、入力の水平入力画素数が表示される画像の水平画素数より大きいときは、水平スケーリングを垂直スケーリングに先立っておこない、逆の場合は垂直スケーリングを水平スケーリングに先立って行うように構成することが望ましい。また、垂直スケーリングでは、縮小拡大の信号処理の他にも、TV信号の方式変換(例えば、PALーNTSC変換)のためのフレームレート変換の信号処理、PALフィールド倍速変換のための信号処理、2画面表示やPIP表示(一つの画面の中に、他の画面を表示)等のマルチ画面表示での同期整合の信号処理の少なくとも一つを併せて実行する。この構成によって、方式変換、縮小拡大、同期整合などの信号処理をそれぞれ独立に行う場合と較べて、フォーマット変換での信号処理に必要なメモリ容量を、数分の一の1フィールド程度(数メガビット)と大幅に削減することができる。 The scaling unit has horizontal scaling for performing signal processing for horizontal scaling and vertical scaling for performing signal processing for vertical scaling, and when the number of input horizontal input pixels is larger than the number of horizontal pixels of an image to be displayed, It is desirable that the horizontal scaling is performed prior to the vertical scaling, and in the reverse case, the vertical scaling is performed prior to the horizontal scaling. In vertical scaling, in addition to reduction / enlargement signal processing, signal processing for frame rate conversion for TV signal format conversion (for example, PAL-NTSC conversion), signal processing for PAL field double speed conversion, 2 At least one of synchronous matching signal processing in multi-screen display such as screen display or PIP display (displaying another screen in one screen) is also executed. With this configuration, the memory capacity required for signal processing in format conversion can be reduced to about one-tenth of a field (several megabits) compared to when signal processing such as method conversion, reduction / enlargement, and synchronization matching is performed independently. ) And can be significantly reduced.
また、水平、垂直スケーリングの回路構成は、複数画素あるいは複数ラインの画素に係数値を乗算する演算部と、メモリ部と、複数個数のスイッチの組み合わせで構成し、該スイッチを選択制御して信号を切り換え、縮小機能や、拡大機能や、スルーの機能を実現する。上記演算部では、2点線形補間の特性の演算を実行する。この技術的手段によって、信号処理に必要な回路規模を大幅に低減できる。 The horizontal and vertical scaling circuit configuration is composed of a combination of an arithmetic unit that multiplies a plurality of pixels or pixels of a plurality of lines by a coefficient value, a memory unit, and a plurality of switches, and selects and controls the switches. To realize a reduction function, an enlargement function, and a through function. The calculation unit performs calculation of the characteristics of two-point linear interpolation. With this technical means, the circuit scale required for signal processing can be greatly reduced.
本発明の好ましい実施の形態では、上記IP変換部は動き適応型あるいは動き補償型の補間処理で順次走査系の画像信号に変換する。また、スケーリング部の出力側に、フォーマット変換の信号処理を行った画像信号に対して色空間変換や逆γ変換などの画質改善処理を実行する画質改善部を設ける。 In a preferred embodiment of the present invention, the IP conversion unit converts the image signal into a sequential scanning system image by motion adaptive type or motion compensation type interpolation processing. In addition, an image quality improvement unit that executes image quality improvement processing such as color space conversion and inverse γ conversion is provided on the output side of the scaling unit on the image signal that has undergone format conversion signal processing.
本発明の他の好ましい実施形態として、同一方式(例えば、飛び越し走査のNTSCテレビジョン信号)の第1の画像信号と第2の画像信号とを1走査線期間の内に時分割多重する信号処理を行うマルチ処理部を設け、単画面表示では第1の画像信号に対して、2画面表示ではマルチ処理部出力の画像信号に対して、それぞれフォーマット変換の信号処理を実行する構成とする。この技術的手段によって、信号処理に必要な回路規模の更なる低減ができる。 As another preferred embodiment of the present invention, signal processing for time-division multiplexing a first image signal and a second image signal of the same system (for example, interlaced scanning NTSC television signal) within one scanning line period. The multi-processing unit is configured to execute format conversion signal processing for the first image signal in single-screen display and the image signal output from the multi-processing unit in two-screen display. By this technical means, the circuit scale necessary for signal processing can be further reduced.
また、本発明の更に他の好ましい実施形態として、入力画像信号は、輝度信号と2つの色差信号とからなる4:2:0系(色差信号が水平、垂直方向共にサブサンプルされたもの)あるいは4:2:2系(色差信号が水平方向のみサブサンプルされ、垂直方向は輝度信号と同じレイトとでサンプルされたもの)のコンポーネント信号を採用する。この技術的手段によって、多様なソース(例えば、現行TV信号、HDTV信号、EDTV信号、パソコン画像、パッケージ系画像など)を一元的に処理できる。また、2つの色差信号の信号処理は、4:2:2系では輝度信号と同程度、4:2:0系では輝度信号の1/2のメモリ容量で行うことができる。 According to still another preferred embodiment of the present invention, the input image signal is a 4: 2: 0 system (the color difference signal is subsampled in both the horizontal and vertical directions) consisting of a luminance signal and two color difference signals, or A component signal of 4: 2: 2 system (the color difference signal is subsampled only in the horizontal direction and sampled in the vertical direction at the same rate as the luminance signal) is adopted. By this technical means, various sources (for example, current TV signal, HDTV signal, EDTV signal, personal computer image, package image, etc.) can be processed in a unified manner. In addition, the signal processing of the two color difference signals can be performed with the same memory capacity as that of the luminance signal in the 4: 2: 2 system and with a memory capacity that is ½ of the luminance signal in the 4: 2: 0 system.
さらに、本発明の好ましい他の実施形態として、信号処理に極めて高速な動作が必要な場合(例えば、表示系が超高精細ディスプレイなど)には、順次走査系の信号を2系列の信号に分割し、この2系列の信号に対して、フォーマット変換のための水平、垂直スケーリングの信号処理を実行する。この技術的手段によって、信号処理を1/2の動作速度で行うことができる。なお、信号処理に必要なメモリ容量は1系列の場合と同程度である。 Furthermore, as another preferred embodiment of the present invention, when extremely high-speed operation is required for signal processing (for example, a display system is an ultra-high-definition display, etc.), a sequential scanning system signal is divided into two series of signals. Then, horizontal and vertical scaling signal processing for format conversion is performed on the two series of signals. By this technical means, signal processing can be performed at half the operating speed. Note that the memory capacity required for signal processing is about the same as in the case of one series.
また、スケーリング部の出力側に、フォーマット変換の信号処理を行った画像信号に対して色空間変換や逆γ変換などの画質改善処理を実行する画質改善部を設ける。従来の技術ではこの画質改善処理出力では10ビット/画素程度の精度が必要であるが、本発明では、フォーマット変換までの信号処理は、通常の8ビット/画素の精度で行うことができるため、メモリの容量や、回路規模を低減することができる。 In addition, an image quality improvement unit that executes image quality improvement processing such as color space conversion and inverse γ conversion is provided on the output side of the scaling unit on the image signal that has undergone format conversion signal processing. In the conventional technique, the image quality improvement processing output requires an accuracy of about 10 bits / pixel. However, in the present invention, the signal processing up to the format conversion can be performed with the normal accuracy of 8 bits / pixel. Memory capacity and circuit scale can be reduced.
本発明によれば、複数方式の画像信号を画像表示部の所定フォーマットの画像信号に変換、あるいは、画像の水平垂直方向の任意拡大・縮小のスケーリング処理を行う、画像信号のフォーマット変換の信号処理方法及び回路を、信号処理に伴う画質の劣化が少なく、かつ、使用するメモリ容量が極めて少なく、また、低コストで実現することができる。このため、マルチメディア対応の各種情報機器端末の機能向上ならびにコスト低減に顕著な効果がある。 According to the present invention, image signal format conversion signal processing that converts a plurality of types of image signals into image signals of a predetermined format of an image display unit or performs scaling processing for arbitrary enlargement / reduction in the horizontal and vertical directions of an image. The method and circuit can be realized at low cost with little degradation in image quality due to signal processing, very little memory capacity to be used. For this reason, there are remarkable effects in improving functions and reducing costs of various information equipment terminals compatible with multimedia.
本発明の実施の形態について、図面を参照しつつ説明する。 Embodiments of the present invention will be described with reference to the drawings.
図1は本発明による画像信号のフォーマット変換信号処理回路の第1の実施の形態を示すブロック構成図である。各ブロックの詳細な構成はブロック内に示す番号の図面によって後で詳細に説明する。 FIG. 1 is a block diagram showing a first embodiment of an image signal format conversion signal processing circuit according to the present invention. The detailed configuration of each block will be described in detail later with reference to the drawings with the numbers shown in the block.
入力画像信号S1(4:2:2系、あるいは4:2:0系のコンポーネント輝度、色差信号等)は、IP変換部1と選択部4に入力する。IP変換部1は、飛び越し走査の入力画像信号に対して、飛び越し走査で抜けた走査線の信号を動き適応型や動き補償型の補間処理で生成し、伝送走査線信号系列SMと補間走査線信号系列SIとを出力する。倍速化部3は、信号系列SMとSIをそれぞれ水平方向に時間軸の1/2圧縮と時系列多重の信号処理を行い、順次走査の画像信号系列SPを出力する。
The input image signal S1 (4: 2: 2 system or 4: 2: 0 system component luminance, color difference signal, etc.) is input to the
選択部4は、入力画像信号S1が飛び越し走査の現行テレビジョン信号(以下、現行TV信号と略称)では信号系列SP、順次走査系のEDTV信号やパソコン画像信号及びHDTV信号では信号系列S1をそれぞれ選択し、これを信号系列S2として出力する切り換え回路で構成される。
The
水平スケーリング部5は、画像の水平方向がK個の画素をL個の画素に変換をする信号処理(以下、水平K−L変換と略称)を行い、水平拡大(K<L)や水平縮小(K>L)を行い、変換された信号系列S3を出力する。垂直スケーリング部6は、画像の走査線数がK個のラインをL個のラインに変換をする信号処理(以下、垂直K−L変換と略称)を行い、垂直拡大(K<L)や垂直縮小(K>L)を行う。なお、入力信号S1によっては、方式変換(例えば、PAL方式とNTSC方式の方式変換)や、同期整合の信号処理、表示部のフィールド周波数が100の場合は、PALフィールド倍速の信号処理も併せて行う。そして、フォーマット変換した画像信号系列S4を出力する。なお、水平縮小(K>L)を行う場合は、水平スケーリング部5は、垂直スケーリング部6の入力側に設け、水平拡大(K<L)を行う場合は、水平スケーリング部5は垂直スケーリング部6の入力側に設けけることが信号処理の簡易化の観点より望ましい。
The
画質改善部8は、輝度信号の黒レベル補正、白レベル補正などの画質改善や、色空間変換などの信号処理を行い、3原色RGB信号に変換する。また、表示系がリニア特性のディスプレイでは、逆γ変換の信号処理を行う。そして、3原色画像信号系列S5を出力する。画質改善部8は従来知られているものを使用できる。
The image
多重部9は、信号系列S5にマルチ画面表示(例えば、2画面表示、PIP表示、マルチウィンド表示など)のための他の3原色画像信号系列S7を多重する信号処理を行う。そして、表示系のフォーマットに合致した画像信号系列S6を出力する。 The multiplexing unit 9 performs signal processing for multiplexing other three primary color image signal sequences S7 for multi-screen display (for example, two-screen display, PIP display, multi-window display, etc.) on the signal sequence S5. Then, an image signal series S6 matching the display format is output.
マイクロプロセッサ部10は、画像情報信号SPI(入力画像信号S1の種類、表示系のフォーマット、画面表示のモードなどの情報)をもとに信号処理パラメタを設定し、上記各ブロック部1、3、4、5、6、8、9を制御する。画像情報信号SPIは、検出部0で入力画像信号S1のフレーム数、同期信号等及び表示部から自動的に検出する。勿論手動的に画像情報信号SPIを発生するように構成してもよい。
The
コントロール部11は、各ブロック部における信号処理に必要な同期信号、制御信号、クロック信号などを生成し、各ブロックに供給する。また、マルチ画面表示の際の同期整合処理に必要な情報SDを出力する。即ち、マイクロプロセッサ部10及びコントロール部11によって各ブロックを総合的に制御する制御部を構成する。
The
以下、図1の主要ブロック部の構成について説明する。 Hereinafter, the configuration of the main block portion of FIG. 1 will be described.
図2は、図1のIP変換部1及びメモリ部2の一構成例図である。動き適応型の補間処理を行うものである。この回路部は従来知られている回路と実質的に同じである。
FIG. 2 is a configuration example diagram of the
入力画像信号S1の輝度信号S1(Y)の一部は、伝送走査線信号系列の輝度信号SM(Y)として出力する。一方、1H遅延部12(Hは水平走査線(ライン)の周期を表す。以下の説明についても同じ)で1H期間遅延させた信号を加算部13で加算し、係数加重部14で係数値1/2を加重して、動画像に適した補間信号を生成する。
A part of the luminance signal S1 (Y) of the input image signal S1 is output as the luminance signal SM (Y) of the transmission scanning line signal series. On the other hand, the signal delayed by 1H period by the 1H delay unit 12 (H represents the period of the horizontal scanning line (line). The same applies to the following description) is added by the
また、メモリ部2のフィールドメモリFD1で1フィールド期間遅延させた信号で、静止画像に適した補間信号を生成する。更に、この信号を他のフィールドメモリFD2で1フィールド期間遅延させた信号を減算部17で減算し、1フレーム間の差分信号を検出する。動き係数設定部18は、この差分信号の絶対値すなわち、画像の動きの大小に応じて、0から1までの値の動き情報係数を設定する。動きの検出漏れを回避するため、MAX選択部19は、1フィールド前の動きの情報も使用して、最終的な動き係数Kを設定する。すなわち、係数加重部20で係数α(0<α<1)を加重した信号をフィールドメモリFD3で1フィールド期間遅延させて生成する1フィールド前の動きの信号と、動き情報係数の間で、最大値を検出し、この最大値を最終的な動き係数K(0≦K≦1,静止時:K=0)として出力する。係数加重部15は、係数K,1−Kを加重し、加算部16で両者の信号を加算して、補間走査線信号系列の輝度信号SI(Y)を生成する。
Also, an interpolation signal suitable for a still image is generated with a signal delayed by one field period in the field memory FD1 of the
入力画像信号S1の色差信号S1(C)に対しては、フィールド内補間で補間信号を生成する。すなわち、信号S1(C)を伝送走査線信号系列の色差信号SM(C)として出力するとともに、1H遅延部12で1ライン期間遅延させた信号を加算部13で加算し、係数加重部14で係数値1/2を加重して、補間走査線信号系列の色差信号SI(C)を生成する。
For the color difference signal S1 (C) of the input image signal S1, an interpolation signal is generated by intra-field interpolation. That is, the signal S1 (C) is output as the color difference signal SM (C) of the transmission scanning line signal series, and the signal delayed by one line period by the
図3(a)及び(b)は、それぞれ図1の倍速化部3の構成図及び(a)のラインメモリ21の機能を説明するための図である。
FIGS. 3A and 3B are diagrams for explaining the configuration of the
伝送走査線信号系列の信号SM(Y)、SM(C)はラインメモリ21−1に、補間走査線信号系列の信号SI(Y)、SI(C)はラインメモリ21−2に、同図(b)に示す書き込み動作(以下WT動作と略称)で、飛び越し走査系の動作速度で1ライン期間の信号を記憶する。 Signals SM (Y) and SM (C) of the transmission scanning line signal series are stored in the line memory 21-1, and signals SI (Y) and SI (C) of the interpolation scanning line signal series are stored in the line memory 21-2. In the write operation (hereinafter abbreviated as WT operation) shown in (b), a signal for one line period is stored at the operation speed of the interlace scanning system.
ラインメモリからの読出し動作(以下RD動作と略称)は、順次走査系の動作速度で1ライン期間1/(2fH)(飛び越し走査系の1/2の時間)で、ラインメモリ21−1と21−2とを交互に読み出す。そして、多重部22で時系列に多重し、その出力に順次走査系の画像信号系列の輝度信号SP(Y)と、色差信号SP(C)とを得る。
The read operation from the line memory (hereinafter abbreviated as RD operation) is performed in the line memories 21-1 and 21 in one
図4(a)及び(b)は、それぞれ図1の水平スケーリング部5の構成図及び各種信号処理におけるスイッチ類の選択制御を行う信号処理パラメタを示す図である。
FIGS. 4A and 4B are diagrams showing the configuration of the
水平縮小の信号処理では、スイッチ24(SW1)、28(SW2)、31(SW4)は端子a、スイッチ30(SW3)は端子bに接続する。順次走査系の画像信号の輝度信号S2(Y)は、縮小処理で折り返し歪となる水平高域周波数成分を除去するため、水平LPF23で低域通過の周波数特性で帯域制限を行う。次に、1画素遅延25と係数加重部26と加算部27とで構成する演算部で、2点線形補間の特性による画素の水平K−L変換(K>L)の演算を行う。すなわち、入力信号と、1画素遅延素子25で1画素遅延した信号に対し、係数加重部26ではそれぞれ係数値β、1−β(1>β≧0)を加重し、加算部27で両者を加算し、この出力に水平K−L変換でK画素から生成したL画素の信号を得る。なお、係数値β、1−βは、K画素を周期に画素毎に変化する。1Hメモリ29では、間欠的なWT動作でL画素の信号を記憶する。そして、RD動作で連続的に信号の読出しを行う。スイッチ31の出力に、L/K倍に水平縮小した信号系列S3(Y)を得る。
In the horizontal reduction signal processing, the switches 24 (SW1), 28 (SW2), and 31 (SW4) are connected to the terminal a, and the switch 30 (SW3) is connected to the terminal b. The luminance signal S2 (Y) of the image signal of the progressive scanning system performs band limitation with a low-pass frequency characteristic by the
水平拡大の信号処理では、スイッチ24(SW1)、28(SW2)は端子b、スイッチ30(SW3)、31(SW4)は端子aに接続する。順次走査系の画像信号の輝度信号S2(Y)は、1Hメモリ29に、WT動作で連続的に信号を記憶する。そして、RD動作では一部期間で2度読み出しの動作を行い、L画素の期間でK個の画素の信号を読み出す。1画素遅延素子25と係数加重部26と加算部27とで構成する演算部で、2点線形補間の特性による画素のK−L変換(K<L)の演算を行うすなわち、入力信号と、1画素遅延素子25で1画素遅延した信号に対し、係数加重部26では係数値β、1−βを加重し、加算部27で両者を加算し、この出力にK−L変換でK画素から生成したL画素の信号を得る。なお、係数値β、1−βは、L画素を周期に画素毎に変化する。スイッチ31(SW4)の出力に、L/K倍に水平拡大した信号系列S3(Y)を得る。なお、前述のように、水平拡大の信号処理では、水平スケーリング部5は垂直スケーリング部6の出力側に設けることが望ましい。
In the horizontal enlargement signal processing, the switches 24 (SW1) and 28 (SW2) are connected to the terminal b, and the switches 30 (SW3) and 31 (SW4) are connected to the terminal a. The luminance signal S2 (Y) of the image signal of the progressive scanning system is continuously stored in the
スルーの信号処理は、水平縮小拡大が不要のときに行われ、スイッチ31を端子bに接続し、入力信号S2(Y)がスイッチ31の出力に、縮小拡大の処理を行わない信号系列S3(Y)として得られる。
The through signal processing is performed when horizontal reduction / enlargement is not required, the
順次走査系の画像信号の色差信号S2(C)に対しても、輝度信号の場合と同一の構成による信号処理を行い、水平縮小、水平拡大又はスルーの信号系列S3(C)を得る。 Also for the color difference signal S2 (C) of the image signal of the progressive scanning system, signal processing with the same configuration as that of the luminance signal is performed to obtain a signal series S3 (C) of horizontal reduction, horizontal expansion or through.
図5(a)及び(b)は、それぞれ図1の垂直スケーリング部6の構成図及び各種信号処理におけるスイッチ類の選択制御の信号処理パラメタを示す図である。垂直縮小の信号処理では、スイッチ33(SW1)、37(SW2)、39(SW4)は端子a、38(SW3)は端子bに接続する。順次走査系の画像信号の輝度信号S3(Y)は、縮小処理で折り返し歪となる垂直高域周波数成分を除去するため、垂直LPF32で低域通過の周波数特性で帯域制限を行う。1ライン遅延素子34と係数加重部35と加算部36とで構成する演算部で、2点線形補間の特性によるラインの垂直K−L変換(K>L)の演算を行う。すなわち、入力信号と、1H遅延素子34で1ライン遅延した信号に対し、係数加重部35では係数値β、1−βを加重し、加算部36で両者を加算し、この出力に垂直K−L変換でKラインから生成したLラインの信号を得る。なお、係数値β、1−βは、Kラインを周期にライン毎に変化する。メモリ部7のM−1では、図6(a)に示す様に、1フィールド期間を周期にWT動作、RD動作を行う。WT動作では、垂直K−L変換で生成した信号を間欠的に書き込み記憶する。一方、RD動作では(1−L/K)フィールド期間遅れた時点より連続的に信号を読み出す。そして、スイッチ39(SW4)の出力に、L/K倍に垂直縮小した信号系列S4(Y)を得る。以上に述べた垂直縮小の信号処理に必要なメモリ容量は、(1−L/K)フィールド期間分あればよい。
5A and 5B are a configuration diagram of the
垂直拡大の信号処理では、スイッチ33(SW1)、37(SW2)は端子b、スイッチ38(SW3)、39(SW4)は端子aに接続する。メモリ部7のM−1では、図6(b)に示す様に、1フィールド期間を周期とするWT動作、RD動作を行う。順次走査系の画像信号の輝度信号S3(Y)は、WT動作で連続的に信号を記憶する。一方、RD動作では一部期間で2度読み出しの動作を行いKラインの期間にLラインの信号を読み出す。次に、1ライン遅延34と係数加重部35と加算部36とで構成する演算部で、2点線形補間の特性によるラインの垂直L−K変換(L<K)の演算を行う。すなわち、入力信号と、1ライン遅延34で1ライン遅延した信号に対し、係数加重部35では係数値β、1−βを加重し、加算部36で両者を加算し、この出力にL−K変換でLラインから生成したKラインの信号を得る。なお、係数値β、1−βは、Kラインを周期にライン毎に変化する。そして、スイッチ39(SW)の出力に、K/L倍に垂直拡大した信号系列S4(Y)を得る。以上に述べた垂直拡大の信号処理に必要なメモリ容量は、(1−L/K)フィールド期間分あればよい。
In the vertical enlargement signal processing, the switches 33 (SW1) and 37 (SW2) are connected to the terminal b, and the switches 38 (SW3) and 39 (SW4) are connected to the terminal a. In M-1 of the
PALフィールド倍速の信号処理(PALテレビ信(以下625/50/1:1と略称)号のフリッカを除くためにフィールド周波数を50Hから100Hzの飛び越し走査系の信号(以下625/100/2:1と略称)に変換する処理)では、スイッチ37(SW2)、38(SW3)を端子b、スイッチ39(SW4)を端子aに接続して実現する。メモリ部7のM−1では、図6(c)に示す様なWT動作、RD動作を行う。順次走査系のPAL信号の輝度信号S3(Y)は、1フィールド期間を周期に、WT動作で連続的に信号を記憶する。一方、RD動作では、0.5フィールド期間遅れた時点から、順次走査系の奇数走査線の信号系列(図中の○−0、偶数走査線の信号系列(図中の○−E)の順に信号の読出しを行う。そして、スイッチ39(SW4)の出力に、PALフィールド倍速した信号系列S4(Y)を得る。以上に述べたPALフィールド倍速の信号処理に必要なメモリ容量は、0.5フィールド期間分あればよい。
PAL field double-speed signal processing (PAL television signal (hereinafter abbreviated as 625/50/1: 1) to eliminate flicker in the interlaced scanning system signal with a field frequency of 50H to 100 Hz (hereinafter 625/100/2: 1) In the process of conversion to (abbreviated)), the switches 37 (SW2) and 38 (SW3) are connected to the terminal b and the switch 39 (SW4) is connected to the terminal a. In M-1 of the
NTSC−PALフィールド倍速の信号処理は、順次走査系に変換したNTSC信号(以下525/60/1:1と略称)を625/100/2:1系の信号に変換するもので、スイッチ33(SW1)、37(SW2)を端子b、38(SW3)を端子c、39(SW4)を端子aに接続する。順次走査系のNTSC信号の輝度信号S3(Y)は、図6(d)に示す様に、メモリ部7のM−1に、NTSC1フィールド期間を周期とするWT動作で、連続的に信号を記憶する。一方、RD動作では、PAL1フィールド期間を周期に、一部期間で2度読み出しの動作を行い6ラインの期間に5ラインの信号を読み出す。
The NTSC-PAL field double speed signal processing converts an NTSC signal (hereinafter abbreviated as 525/60/1: 1) converted into a scanning system into a 625/100/2: 1 system signal. SW1) and 37 (SW2) are connected to terminal b, 38 (SW3) is connected to terminal c, and 39 (SW4) is connected to terminal a. As shown in FIG. 6D, the luminance signal S3 (Y) of the NTSC signal of the progressive scanning system is continuously transmitted to M-1 of the
次に、1ライン遅延34と係数加重部35と加算部36とで構成する演算部で、2点線形補間の特性によるラインの5−6変換の演算で垂直拡大を行う。すなわち、入力信号と、1ライン遅延34で1ライン遅延した信号に対し、係数加重部35では係数値β、1ーβを加重し、加算部36で両者を加算し、この出力に5−6変換で5ラインから生成した6ラインの信号を得る。なお、係数値β、1−βは、6ラインを周期にライン毎に変化する。メモリ部7のM−2では、PAL1フィールド期間を周期に、WT動作で連続的にこの信号を記憶する。一方、RD動作では、0.5フィールド期間遅れた時点から、順次走査系の奇数走査線の信号系列(図中の○−0)、偶数走査線の信号系列(図中の○−E)の順に信号の読出しを行う。そして、スイッチ39(SW4)の出力に、NTSC−PALフィールド倍速した信号系列S4(Y)を得る。以上に述べたNTSC−PALフィールド倍速の信号処理に必要なメモリ容量は、NTSC−PAL変換に1フィールド期間分、フィールド倍速変換に0.5フィールド期間分あればよい。
Next, an arithmetic unit constituted by a one-
PAL−NTSC変換の信号処理は、625/50/1:1系の信号を525/60/1:1系の信号に変換するもので、スイッチ33(SW1)、37(SW2)を端子a、スイッチ38(SW3)を端子b、スイッチ39(SW4)を端子aに接続して実現する。順次走査系のPAL信号の輝度信号S3(Y)は、垂直LPF32で低域通過の周波数特性で帯域制限を行う。次に、1ライン遅延34と係数加重部35と加算部36とで構成する演算部で、2点線形補間の特性によるラインの6−5変換の演算で垂直縮小を行う。すなわち、入力信号と、1ライン遅延34で1ライン遅延した信号に対し、係数加重部35では係数値β、1−βを加重し、加算部36で両者を加算し、この出力に6−5変換で6ラインから生成した5ラインの信号を得る。なお、係数値β、1−βは、6ラインを周期にライン毎に変化する。メモリ部7のM−1では、図6(e)に示す様に、PAL1フィールド期間を周期とするWT動作で、6−5変換で生成した信号を間欠的に書き込み記憶する。一方、RD動作ではNTSC1フィールド期間を周期に信号を読み出す。そして、スイッチ39(SW4)出力に、PAL−NTSC変換した信号系列S4(Y)を得る。以上に述べたPAL−NTSC変換の信号処理に必要なメモリ容量は、1フィールド期間分あればよい。
The signal processing of the PAL-NTSC conversion is to convert a 625/50/1: 1 system signal into a 525/60/1: 1 system signal. The switches 33 (SW1) and 37 (SW2) are connected to a terminal a, This is realized by connecting the switch 38 (SW3) to the terminal b and the switch 39 (SW4) to the terminal a. The luminance signal S3 (Y) of the progressive scan PAL signal is band-limited by the
スルーの信号処理は、垂直縮小拡大の処理が不要のとき行われ、スイッチ39(SW4)を端子bに接続し、スイッチ39の出力に、縮小拡大の処理を行わない信号系列S4(Y)を得る。
The through signal processing is performed when the vertical reduction / enlargement processing is unnecessary, and the switch 39 (SW4) is connected to the terminal b, and the signal series S4 (Y) not subjected to the reduction / enlargement processing is connected to the output of the
順次走査系の画像信号の色差信号S3(C)に対しても、輝度信号と同一の構成による信号処理を行い、垂直縮小、垂直拡大、PALフィールド倍速変換、NTSC−PALフィールド倍速変換、PAL−NTSC変換又はスルーの信号系列S4(C)を得る。なお、図4及び図5のスイッチ駆動の信号処理パラメタ、係数は図1のマイクロプロセッサより与えられる。以下の他に実施形態についても同様である。 The color difference signal S3 (C) of the image signal of the progressive scanning system is also subjected to signal processing with the same configuration as the luminance signal, vertical reduction, vertical enlargement, PAL field double speed conversion, NTSC-PAL field double speed conversion, PAL- An NTSC conversion or through signal sequence S4 (C) is obtained. The signal processing parameters and coefficients for the switch driving shown in FIGS. 4 and 5 are given by the microprocessor shown in FIG. The same applies to the embodiments other than the following.
以上に述べた様に、垂直スケーリング部では、極めて少ないメモリ容量で、フォーマット変換に必要な各種の信号処理を行うことができる。 As described above, the vertical scaling unit can perform various signal processes necessary for format conversion with an extremely small memory capacity.
図19は、画像信号のフォーマット変換の代表的な例の画面を示す。同図(a)は、アスペクト比16:9の表示画面にアスペクト比4:3の画像を表示するため、画像を水平に圧縮するもので、ノーマルモードと略称する。同図(b)は、レターボックス画像をアスペクト比16:9の画面に表示するため、画像を垂直に拡大するもので、シネマモードと略称する。同図(c)は、アスペクト比4:3の画像の左右を徐々に拡大し、アスペクト比16:9の画面一杯に表示するもので、スムーズワイドと略称する。同図(d)は、水平に圧縮したアスペクト比4:3の画像を、アスペクト比16:9の画面一杯に表示するもので、フルモードと略称する。同図(e)は、水平垂直方向に任意の倍率で圧縮して表示するものである。また、同図(f)は、水平垂直方向に任意の倍率で拡大して表示(ズームモードと略称)するものである。 FIG. 19 shows a screen of a typical example of image signal format conversion. FIG. 6A shows an image that is compressed horizontally to display an image having an aspect ratio of 4: 3 on a display screen having an aspect ratio of 16: 9, and is abbreviated as a normal mode. FIG. 6B shows a letterbox image displayed on a screen having an aspect ratio of 16: 9, in which the image is enlarged vertically, and is abbreviated as cinema mode. FIG. 4C is an abbreviated “smooth wide” image in which the left and right sides of an image with an aspect ratio of 4: 3 are gradually enlarged and displayed on a full screen with an aspect ratio of 16: 9. FIG. 4D shows a horizontally compressed image with an aspect ratio of 4: 3 displayed on the full screen with an aspect ratio of 16: 9, which is abbreviated as full mode. FIG. 4E shows the image compressed at an arbitrary magnification in the horizontal and vertical directions. FIG. 6F is an enlarged display at an arbitrary magnification in the horizontal and vertical directions (abbreviated as zoom mode).
図20はフォーマット変換の信号処理で使用する代表的なK−L変換の処理の演算式を示す。 FIG. 20 shows an arithmetic expression for typical KL conversion processing used in signal processing for format conversion.
同図(a)の4−3変換はノーマルモードで使用する。図中で示すマトリックスは4点の入力系列X1、X2、X3、X4と、3点の出力系列Y1、Y2、Y3の対応関係を示す。従って、前述した演算部では、係数値(β、1−β)は(1,0)、(2/3,1/3)、(1/3,2/3)と変化し、出力系列を生成する。同図(b)の3−4変換は、シネマモードで使用する。そして、4点の入力系列X1、X2、X3、X4(但し、X4は次の入力系列のX1にも使用)と、4点の出力系列Y1、Y2、Y3、Y4との対応関係は、同図に示すマトリクスで表される。従って、前述した演算部では、係数値(β,1−β)は(0,1)、(1/4,3/4)、(2/4,2/4)、(3/4,1/4)と変化し、出力系列を生成する。また、同図(c)はPAL−NTSC変換に使用する6−5変換、同図(d)はNTSC−PAL変換に使用する5−6変換の例である。 The 4-3 conversion in FIG. 4A is used in the normal mode. The matrix shown in the figure shows the correspondence between the four-point input series X1, X2, X3, and X4 and the three-point output series Y1, Y2, and Y3. Therefore, in the above-described arithmetic unit, the coefficient values (β, 1-β) change to (1, 0), (2/3, 1/3), (1/3, 2/3), and the output series is changed. Generate. The 3-4 conversion in FIG. 5B is used in the cinema mode. The correspondence between the four-point input series X1, X2, X3, X4 (X4 is also used for X1 of the next input series) and the four-point output series Y1, Y2, Y3, Y4 is the same. It is represented by the matrix shown in the figure. Therefore, in the arithmetic unit described above, the coefficient values (β, 1-β) are (0, 1), (1/4, 3/4), (2/4, 2/4), (3/4, 1). / 4) to generate an output sequence. FIG. 6C shows an example of 6-5 conversion used for PAL-NTSC conversion, and FIG. 9D shows an example of 5-6 conversion used for NTSC-PAL conversion.
図21は、画像信号(525/60/1:1)、アスペクト比16:9の表示系におけるIP変換部1、水平及び垂直スケーリング部5、6での信号処理を示す。図中、IP変換の丸印はIP変換を行うことを表す。
FIG. 21 shows signal processing in the
525/60/2:1系(現行NTSC方式に相当)の入力信号は、IP変換部1で順次走査に変換した信号に対して、各種表示モードに対応したフォーマット変換を行う。
The input signal of the 525/60/2: 1 system (corresponding to the current NTSC system) is subjected to format conversion corresponding to various display modes with respect to the signal converted into sequential scanning by the
525/60/1:1系(EDTV方式に相当)の入力信号は、順次走査系であるのでIP変換は行わず、表示モードに応じて、スルー、拡大、縮小の処理を行う。 Since the input signal of the 525/60/1: 1 system (corresponding to the EDTV system) is a sequential scanning system, IP conversion is not performed, and through, enlargement, and reduction processes are performed according to the display mode.
1125/60/2:1系(HDTVに相当)の入力信号は、垂直スケーリング部6で17−16変換を行い、飛び越し走査系から順次走査系に変換する。また、表示モードに応じて、拡大、縮小の処理を行う。
An input signal of 1125/60/2: 1 system (corresponding to HDTV) is subjected to 17-16 conversion by the
625/50/2:1系(現行PAL方式に相当)の入力信号は、IP変換部1で順次走査に変換した信号に対して、垂直スケーリング部6でフレームレート変換、6−5変換を行う。併せて、各種表示モードに対応したフォーマット変換を行う。
The input signal of the 625/50/2: 1 system (corresponding to the current PAL system) is subjected to frame rate conversion and 6-5 conversion by the
PC系(パソコン画像)の入力信号は、60フレーム/秒の順次走査系の信号であるので、IP変換は行わず、水平、垂直スケ−リング部でノーマルモード表示の処理を行う。すなわち、VGA系(640×480)では水平4−3変換、SVGA系(800×600)では水平4−3変換と垂直5−4変換、XGA系(1024×768)では水平4−3変換と垂直8−5変換を行う。 Since the PC system (personal computer image) input signal is a 60 frame / second progressive scanning system signal, IP conversion is not performed, and normal mode display processing is performed in the horizontal and vertical scaling units. That is, horizontal 4-3 conversion in the VGA system (640 × 480), horizontal 4-3 conversion and vertical 5-4 conversion in the SVGA system (800 × 600), and horizontal 4-3 conversion in the XGA system (1024 × 768). Perform vertical 8-5 conversion.
図21は、625/100/2:1、アスペクト比16:9の表示系におけるIP変換部1、水平及び垂直スケーリング部5、6での信号処理を示す。
FIG. 21 shows signal processing in the
525/60/2:1系(現行NTSC方式に相当)の入力信号は、IP変換部1で順次走査に変換した信号に対して、垂直スケーリング部6でフレームレート変換、5−6変換、フィールド倍速変換を行う。併せて、各種表示モードに対応したフォーマット変換を行う。
An input signal of 525/60/2: 1 system (corresponding to the current NTSC system) is a frame rate conversion, a 5-6 conversion, a field conversion by the
525/60/1:1系(EDTV方式に相当)の入力信号は、順次走査系であるのでIP変換は行わず、垂直スケーリング部6でフレームレート変換、5−6変換、フィールド倍速変換を行う。また、表示モードに応じて、スルー、拡大、縮小の処理を行う。
An input signal of 525/60/1: 1 system (corresponding to the EDTV system) is a sequential scanning system, so IP conversion is not performed, and the
1125/60/2:1系(HDTVに相当)の入力信号は、垂直スケーリング部6でフレームレート変換、15−16変換、フィールド倍速変換を行う。また、表示モードに応じて、拡大、縮小の処理を行う。
An input signal of 1125/60/2: 1 system (corresponding to HDTV) is subjected to frame rate conversion, 15-16 conversion, and field double speed conversion by the
625/50/2:1系(現行PAL方式に相当)の入力信号は、IP変換部1で順次走査に変換した信号に対して、垂直スケーリング部6でフィールド倍速変換を行う。また、各種表示モードに対応したフォーマット変換を行う。
The input signal of the 625/50/2: 1 system (corresponding to the current PAL system) is subjected to field double speed conversion by the
PC系(パソコン画像)の入力信号は、60フレーム/秒の順次走査系の信号であるので、IP変換は行わず、垂直スケーリング部6でフレームレート変換、フィールド倍速変換を行う。また、ノーマルノード表示のための処理を行う。すなわち、VGA系(640×480)では水平4−3変換と垂直5−6変換、SVGA系(800×600)では水平4−3変換、XGA系(1024×768)では水平4−3変換と垂直4−3変換を行う。
Since the input signal of the PC system (personal computer image) is a progressive scanning system signal of 60 frames / second, IP conversion is not performed, and frame rate conversion and field double speed conversion are performed by the
図23は、1125/60/2:1、アスペクト比16:9の表示系におけるIP変換部、水平、垂直スケーリング部での信号処理を示す。 FIG. 23 shows signal processing in the IP conversion unit, horizontal and vertical scaling units in the display system of 1125/60/2: 1 and aspect ratio 16: 9.
525/60/2:1系(現行NTSC方式に相当)の入力信号は、IP変換部1で順次走査に変換した信号に対して、各種表示モードに対応したフォーマット変換を行う。なお、垂直スケーリング部6では16−17変換を併せて行い、飛び越し走査系の信号に変換する。
The input signal of the 525/60/2: 1 system (corresponding to the current NTSC system) is subjected to format conversion corresponding to various display modes with respect to the signal converted into sequential scanning by the
525/60/1:1系(EDTV方式に相当)の入力信号は、順次走査系であるのでIP変換は行わず、表示モードに応じて、スルー、拡大、縮小の処理を行う。なお、垂直スケーリング部6では16−17変換を併せて行い、飛び越し走査系の信号に変換する。
Since the input signal of the 525/60/1: 1 system (corresponding to the EDTV system) is a sequential scanning system, IP conversion is not performed, and through, enlargement, and reduction processes are performed according to the display mode. Note that the
1125/60/2:1系(HDTVに相当)の入力信号は、表示モードに応じて、拡大、縮小の処理を行う。 An input signal of 1125/60/2: 1 system (equivalent to HDTV) is subjected to enlargement / reduction processing according to the display mode.
625/50/2:1系(現行PAL方式に相当)の入力信号は、IP変換部1で順次走査に変換した信号に対して、垂直スケーリング部6でフレームレート変換、16−15変換を行い、飛び越し走査系の信号に変換する。併せて、各種表示モードに対応したフォーマット変換を行う。
625/50/2: 1 system (corresponding to the current PAL system) input signals are converted into sequential scans by the
PC系(パソコン画像)の入力信号は、60フレーム/秒の順次走査系の信号であるので、IP変換は行わず、水平及び垂直スケーリング部5、6でノーマルモード表示の処理を行う。すなわち、VGA系(640×480)では水平4−3変換と垂直16−17変換、SVGA系(800×600)では水平4−3変換と垂直20−17変換、XGA系(1024×768)では水平4−3変換と垂直32−21変換を行う。
Since the PC system (personal computer image) input signal is a 60-frame / second progressive scanning system signal, IP conversion is not performed and normal and
図7は、図1の画質改善部8の一構成例を示す。フォーマット変換処理した画像信号系列の輝度信号S4(Y)は、輝度処理部74に入力して輪郭補正や黒レベル補正や白レベル補正の信号処理を行う。また、フォーマット変換処理した画像信号系列の色差信号S4(C)は、画素補間部75に入力し、輝度信号と同じ標本点の構造を有する色差信号U、Vに復調する信号処理を行う。色空間変換部76は、輝度色差系から3原色RGB系への変換処理を行う。また、逆γ処理部77は、リニアな特性を有する表示系のための逆ガンマ補正の信号処理を行う。選択部78は、CRTなどのガンマ特性を有する表示系では色空間変換部の信号、液晶表示装置やプラズマディスプレイなどリニアな特性の表示系では逆γ処理部の信号を選択し、3原色画像信号系列S5として出力する。
FIG. 7 shows a configuration example of the image
以上に述べた如く、本実施例によれば、信号処理に伴う画質の劣化が少なく、かつ、使用するメモリ容量が極めて少なく、また、低コストな画像信号のフォーマット変換の信号処理方法及び回路を実現することができる。 As described above, according to the present embodiment, there is provided a signal processing method and circuit for image signal format conversion that has little degradation in image quality due to signal processing, uses very little memory capacity, and is low in cost. Can be realized.
図8は、上記実施形態の画像信号のフォーマット変換信号処理回路を使用したテレビジョン受像機の一実施形態を示すブロック構成図である。図に示したブロックと表示部(図示せず)がテレビジョン受像機の中に組み込まれる。表示部は従来知られているものと同じでよい。 FIG. 8 is a block diagram showing an embodiment of a television receiver using the image signal format conversion signal processing circuit of the above embodiment. The block and the display unit (not shown) shown in the figure are incorporated in the television receiver. The display unit may be the same as that conventionally known.
地上放送波は、UVチューナ部40で受信してベースバンドの映像信号に復調する。衛星放送波は、BS/CSチューナ部41で受信してベースバンドの映像信号に復調する。そして、スイッチ部42は、これら復調した映像信号とパッケージ(CD−ROM,ビデオテープ)系の映像信号を選択して出力する。
The terrestrial broadcast wave is received by the
現行方式デコード部43は、NTSC方式あるいはPAL方式の映像信号に対して、YC分離、色復調の信号処理を行い、コンポーネント4:2:2系(あるいは4:2:0系)の輝度色差信号系列に復調する。ED/HDデコード部44は、EDTV方式あるいはHDTV方式の映像信号に対して復調の信号処理を行い、EDTV方式では順次走査系、HDTV方式では飛び越し走査系のコンポーネント4:2:2系(あるいは4:2:0系)の輝度色差信号系列に復調する。デジタル放送波は、デジタル受信部45で受信してデジタル復調、デスクランブル、誤り訂正などの信号処理を行い、ビットストリーム信号に復号する。この信号は、MPEGデコード部46で復号化処理を行い、コンポーネント4:2:2系(あるいは4:2:0系)の輝度色差信号系列に復調する。
The current format decoding unit 43 performs YC separation and color demodulation signal processing on the NTSC format or PAL format video signal, and produces a component 4: 2: 2 system (or 4: 2: 0 system) luminance color difference signal. Demodulate to series. The ED /
PC画像信号(3原色RGB信号)は、PC処理部47に入力して輝度色差系への色空間変換の信号処理を行い、コンポーネント4:2:2系(あるいは4:2:0系)の輝度色差信号系列に変換する。スイッチ部48は、これら信号系列を選択して出力する。
The PC image signal (3 primary color RGB signals) is input to the
画像処理部49は、図1に示した画像信号のフォーマット変換信号処理回路で、画像信号を表示系のフォーマットに変換する信号処理を行う。単画面表示モードでは画像処理部49−1の信号、マルチ画面表示モードでは、画像処理部49−1の信号をメイン画像、情報SDでメイン画像との同期整合処理を行った画像処理部49−2の信号をサブ画像として多重した信号を出力する。 The image processing unit 49 performs signal processing for converting an image signal into a display format in the image signal format conversion signal processing circuit shown in FIG. In the single screen display mode, the signal of the image processing unit 49-1 and in the multi-screen display mode, the signal of the image processing unit 49-1 is the main image, and the image processing unit 49- performs synchronization matching processing with the main image using information SD A signal obtained by multiplexing the two signals as a sub-image is output.
多重部51は、この信号にOSD(On Screen Diplay)50(パソコン等の画像発生において、一つの画面の中に他の小さな画面を形成する手段)で生成するオンスクリーン画像を多重する処理を行い、その出力信号を表示部(図面には明示せず)に供給して、画像を表示部の所定の形態で表示する。
The multiplexing
マイコン制御部52は、入力信号や表示モードの設定、各ブロック部における信号処理の制御などを行う。なお、マイコン制御部52と各ブロック部の結線は省略している。
The
以上に述べた如く、本実施例によれば、各種入力ソースの画像信号を受信表示するテレビジョン受像機を必要メモリを低減して低コストで実現することができる。なお、画像処理部49に関しては、以下に述べる第2乃至第4の実施形態で構成することもできる。なお、以下の実施形態の説明で、実施形態1と実質的に同じ構成、機能部分については同一番号を付し説明を省く。 As described above, according to the present embodiment, a television receiver that receives and displays image signals of various input sources can be realized at a low cost by reducing the necessary memory. The image processing unit 49 can also be configured in the second to fourth embodiments described below. In the following description of the embodiment, the same components and functional parts as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
図9は本発明による画像信号のフォーマット変換信号処理回路の第2の実施形態を示すブロック構成図である。本実施例は、2系列の飛び越し走査信号の状態で水平、垂直スケ−リング部の信号処理行い、その後順次走査の信号に変換するものである。すなわち、2系列に分割して水平、垂直スケーリング部の信号処理を行うものである。 FIG. 9 is a block diagram showing a second embodiment of the image signal format conversion signal processing circuit according to the present invention. In this embodiment, the signal processing of the horizontal and vertical scaling units is performed in the state of two interlaced scanning signals, and then converted into signals for sequential scanning. That is, the signal processing of the horizontal and vertical scaling units is performed by dividing into two series.
入力画像信号系列S1(4:2:2系、あるいは4:2:0系のコンポ−ネント輝度、色差信号)は、IP変換部1と2チャネル化部53に入力する。IP変換部1は飛び越し走査の入力画像信号に対し動作するもので図2の構成、動作と同じである。2チャネル化部53は、順次走査系の入力画像信号S1に対して、2系列の飛び越し走査系の信号系列SM’、SI’を生成する。選択部4は、入力画像信号S1が飛び越し走査系の現行TV信号では信号系列SM、SI、順次走査系のEDTV信号やパソコン画像信号及びHDTV信号では信号系列SM’、SI’をそれぞれ選択し、これを信号系列S2M、S2Iとして出力する。
The input image signal sequence S1 (4: 2: 2 system or 4: 2: 0 system component luminance, color difference signal) is input to the
水平スケーリング部5は、信号系列S2M、S2Iのそれぞれに水平K−L変換の信号処理で水平拡大(K<L)や水平縮小(K>L)を行い、水平方向に拡大又は縮小した信号系列S3M、S3Iを出力する。垂直スケーリング部54は、信号系列S3M、S3Iに対して垂直K−L変換の信号処理で垂直拡大(K<L)や垂直縮小(K>L)を行う。なお、入力信号S1の種類によっては、実施形態1と同様に、方式変換(例えば、PAL−NTSC変換)や、同期整合の信号処理、表示系によってはPALフィールド倍速の信号処理も併せて行う。そして、フォーマット変換した画像信号系列S4M、S4Iを出力する。
The
倍速化部3は、信号系列S4MとS4Iをそれぞれ水平方向に時間軸の1/2圧縮と時系列多重の信号処理を行い、順次走査系の画像信号系列S4を出力する。
The
図10(a)及び(b)は、それぞれ図9の2チャネル化部53の構成ブロック図及びその動作を説明するための図である。
FIGS. 10A and 10B are a block diagram of the configuration of the two-
順次走査系の入力画像信号の輝度信号S1(Y)と色差信号S1(C)は、それぞれラインメモリ56−1、56−2に入力する。ラインメモリ56−1は、同図(b)に示す様に、WT動作で第1の飛び越し走査系に相当する走査線の信号(図の(1)、(3)、…の走査線)を1ライン期間fHで記憶する。一方、RD動作はWT動作の2倍の期間2fHで信号を読み出し、飛び越し走査系の信号系列SM’(Y)、SM’(C)を得る。 The luminance signal S1 (Y) and the color difference signal S1 (C) of the input image signal of the sequential scanning system are input to the line memories 56-1 and 56-2, respectively. As shown in FIG. 6B, the line memory 56-1 receives scanning line signals corresponding to the first interlaced scanning system in the WT operation (scanning lines (1), (3),... In the figure). Store in one line period fH. On the other hand, in the RD operation, a signal is read out in a period 2fH which is twice as long as the WT operation, and interlaced scanning system signal sequences SM '(Y) and SM' (C) are obtained.
ラインメモリ56−2は、WT動作で第2の飛び越し走査系に相当する走査線の信号(図では(2)、(4)、…の走査線)を1ライン期間fHで記憶する。一方、RD動作はWT動作の2倍の期間2fHで信号を読み出し、飛び越し走査系の信号系列SI’(Y)、SI’(C)を得る。 The line memory 56-2 stores a scanning line signal (scanning lines (2), (4),... In the figure) corresponding to the second interlaced scanning system in the WT operation in one line period fH. On the other hand, in the RD operation, a signal is read out in a period 2fH that is twice that of the WT operation, and interlaced scanning signal sequences SI '(Y) and SI' (C) are obtained.
図11(a)及び(b)は、それぞれ図9の垂直スケーリング部54の構成ブロック図及びその中のスイッチ類の選択制御の動作を示す図である。
FIGS. 11A and 11B are a block diagram showing the configuration of the
垂直スケーリング部54の垂直縮小の信号処理では、スイッチ58(SW1)、63(SW2)、65(SW4)は端子a、64(SW3)は端子bに接続する。2系列の画像信号の輝度信号S3M(Y)、S3I(Y)は、縮小処理で折り返し歪となる垂直高域周波数成分を除去するため、垂直LPF57で低域通過の周波数特性で帯域制限を行う。1ライン遅延59と係数加重部60と加算部61とで構成する演算部で、2点線形補間の特性によるラインの垂直K−L変換(K>L)の演算を行う。すなわち、1つの系は、S3M(Y)、S3I(Y)の信号に対し、係数加重部60で係数値β、1−βを加重し、加算部61で両者を加算する。もう一方の系は、信号S3M(Y)を1ライン遅延59で1ライン遅延した信号とS3I(Y)の信号に対し、係数加重部60では係数値γ、1−γを加重し、加算部61で両者を加算する。
In the vertical scaling signal processing of the
そして、この出力に垂直K−L変換でKラインから生成したLラインの信号からなる2系列の信号を得る。なお、係数値β、1−βとγ、1−γは、それぞれライン毎に変化する。例えば、4−3変換では、係数値(β,1−β)は、(1,0)、(1/3,2/3)、(2/3,1/3)、(1,0)、…、係数値(γ,1−γ)は、(2/3,1/3)、(1,0)、(1/3,2/3)、(2/3,1/3)、…とライン毎に変化する。メモリ部55のM1では、図12(a)に示す様に、1フィールド期間を周期にWT動作、RD動作を行う。WT動作では、K−L変換で生成した2系列の信号を間欠的に書き込み記憶する。一方、RD動作では(1−L/K)フィールド期間遅れた時点より連続的に2系列の信号を読み出し、スイッチ65(SW4)の出力に、L/K倍に垂直縮小した2系列の信号系列S4M(Y)、S4I(Y)を得る。以上に述べた垂直縮小の信号処理に必要なメモリ容量は、(1−L/K)フィールド期間分あればよい。
Then, two series of signals composed of L line signals generated from K lines by vertical KL conversion are obtained from this output. The coefficient values β, 1-β and γ, 1-γ vary for each line. For example, in the 4-3 transformation, the coefficient values (β, 1-β) are (1, 0), (1/3, 2/3), (2/3, 1/3), (1, 0). The coefficient values (γ, 1-γ) are (2/3, 1/3), (1, 0), (1/3, 2/3), (2/3, 1/3), … And changes from line to line. In M1 of the
垂直拡大の信号処理では、スイッチ58(SW1)、63(SW2)は端子b、64(SW3)、65(SW4)は端子aに接続する。メモリ部55のM1では、図12(b)に示す様に、1フィールド期間を周期とするWT動作、RD動作を行う。2系列の画像信号の輝度信号S3M(Y)、S3I(Y)は、WT動作で連続的に信号を記憶する。一方、RD動作では一部期間で2度読み出しの動作を行いKラインの期間にLラインの2系列の信号を読み出す。1ライン遅延59と係数加重部60と加算部61とで構成する演算部で、2点線形補間の特性によるラインのL−K変換(L<K)の演算を行う。すなわち、1つの系は、S3M(Y)、S3I(Y)の信号に対し、係数加重部60で係数値β、1−βを加重し、加算部61で両者を加算する。
In the vertical enlargement signal processing, the switches 58 (SW1) and 63 (SW2) are connected to the terminal b, and 64 (SW3) and 65 (SW4) are connected to the terminal a. In M1 of the
もう一方の系は、信号S3M(Y)を1ライン遅延59で1ライン遅延した信号とS3I(Y)の信号に対し、係数加重部60では係数値γ、1−γを加重し、加算部61で両者を加算する。この出力にL−K変換でLラインから生成したKラインの信号からなる2系列の信号を得る。なお、係数値β、1−βとγ、1−γは、それぞれライン毎に変化する。例えば、3−4変換では、係数値(β,1−β)は、(1,0)、(2/4,2/4)、(1,0)、…、係数値(γ,1−γ)は、(1/4,3/4)、(3/4,1/4)、(1/4,3/4)、…とライン毎に変化する。そして、65のSW4の出力に、K/L倍に垂直拡大した2系列の信号系列S4M(Y)、S4I(Y)を得る。以上に述べた垂直拡大の信号処理に必要なメモリ容量は、(1−L/K)フィールド期間分あればよい。
In the other system, the
PALフィールド倍速の信号処理は、順次走査系に変換したPAL信号(以下625/50/1:1と略称)を100フィールド/秒の飛び越し走査系の信号(以下625/100/2:1と略称)に変換するもので、SW2、SW3を端子b、SW4を端子aに接続して実現する。メモリ部55のM1では、図12(c)に示す様なWT動作、RD動作を行う。2系列のPAL信号の輝度信号S3M(Y)、S3I(Y)は、1フィールド期間を周期に、WT動作で連続的に信号を記憶する。一方、RD動作では、0.5フィールド期間遅れた時点から、一方の信号系列(図中の○−0)、他方の信号系列(図中の○−E)の順に信号の読出しを行う。そして、スイッチ65(SW4)の出力に、PALフィールド倍速した2系列の信号系列SM4(Y)、S4I(Y)を得る。以上に述べたPALフィールド倍速の信号処理に必要なメモリ容量は、1フィールド期間分あればよい。
In PAL field double speed signal processing, a PAL signal (hereinafter abbreviated as 625/50/1: 1) converted to a scanning system is a signal of an interlaced scanning system of 100 fields / second (hereinafter abbreviated as 625/100/2: 1). This is realized by connecting SW2 and SW3 to terminal b and SW4 to terminal a. In M1 of the
NTSC−PALフィールド倍速の信号処理は、順次走査系に変換したNTSC信号(以下525/60/1:1と略称)を625/100/2:1系の信号に変換するもので、スイッチ58(SW1)、63(SW2)を端子b、64(SW3)を端子c、65(SW4)を端子aに接続する。2系列のNTSC信号の輝度信号S3M(Y)、S3I(Y)は、図12(d)に示す様に、メモリ部55のM1に、NTSC1フィールド期間を周期とするWT動作で、連続的に信号を記憶する。一方、RD動作では、PAL1フィールド期間を周期に、一部期間で2度読み出しの動作を行い6ラインの期間に5ラインの2系列の信号を読み出す。
The NTSC-PAL field double speed signal processing converts an NTSC signal (hereinafter abbreviated as 525/60/1: 1) converted into a sequential scanning system into a 625/100/2: 1 system signal. SW1) and 63 (SW2) are connected to terminal b, 64 (SW3) is connected to terminal c, and 65 (SW4) is connected to terminal a. As shown in FIG. 12D, the luminance signals S3M (Y) and S3I (Y) of the two series of NTSC signals are continuously transmitted to M1 of the
次に、1ライン遅延59と係数加重部60と加算部61とで構成する演算部で、2点線形補間の特性によるラインの5−6変換の演算で垂直拡大を行う。すなわち、1つの系は、S3M(Y)、S3I(Y)の信号に対し、係数加重部60で係数値β、1−βを加重し、加算部61で両者を加算する。もう一方の系は、信号S3M(Y)を1ライン遅延59で1ライン遅延した信号とS3I(Y)の信号に対し、係数加重部60では係数値γ、1−γを加重し、加算部61で両者を加算する。この加算出力に5−6変換で5ラインから生成した6ラインの信号からなる2系列の信号を得る。なお、係数値β、1−βとγ、1−γは、それぞれライン毎に変化する。メモリ部55のM2では、PAL1フィールド期間を周期に、WT動作で連続的に信号を記憶する。一方、RD動作では、0.5フィールド期間遅れた時点から、一方の信号系列(図中の○−0)、他方の信号系列(図中の○−E)の順に信号の読出しを行う。そして、スイッチ65(SW4)の出力に、NTSC−PALフィールド倍速した2系列の信号系列SM4(Y)、S4I(Y)を得る。以上に述べたNTSC−PALフィールド倍速の信号処理に必要なメモリ容量は、NTSC−PAL変換に1フィールド期間分、フィールド倍速変換に1フィールド期間分あればよい。
Next, an arithmetic unit constituted by a one-
PAL−NTSC変換の信号処理は、625/50/1:1系の信号を525/60/1:1系の信号に変換するもので、スイッチ58(SW1)、63(SW2)を端子a、64(SW3)を端子b、65(SW4)を端子aに接続する。2系列のPAL信号の輝度信号S3M(Y)、S3I(Y)は、垂直LPF57で低域通過の周波数特性で帯域制限を行う。1ライン遅延59と係数加重部60と加算部61とで構成する演算部で、2点線形補間の特性によるラインの6−5変換の演算で垂直縮小を行う。1つの系は、S3M(Y)、S3I(Y)の信号に対し、係数加重部60で係数値β、1−βを加重し、加算部61で両者を加算する。もう一方の系は、信号S3M(Y)を1ライン遅延59で1ライン遅延した信号とS3I(Y)の信号に対し、係数加重部60では係数値γ、1−γを加重し、加算部61で両者を加算する。この出力に6−5変換で6ラインから生成した5ラインの信号からなる2系列の信号を得る。なお、係数値β、1−βとγ、1−γは、それぞれライン毎に変化する。メモリ部55のM1では、図12(e)に示す様に、PAL1フィールド期間を周期とするWT動作で、6−5変換で生成した2系列の信号を間欠的に書き込み記憶する。一方、RD動作ではNTSC1フィールド期間を周期に2系列の信号を読み出す。そして、スイッチ65の出力に、PAL−NTSC変換した信号系列S4M(Y)、S4I(Y)を得る。以上に述べたPAL−NTSC変換の信号処理に必要なメモリ容量は、PAL1フィールド期間分あればよい。
The signal processing of PAL-NTSC conversion is to convert a 625/50/1: 1 system signal to a 525/60/1: 1 system signal, and switches 58 (SW1) and 63 (SW2) are connected to a terminal a, 64 (SW3) is connected to terminal b and 65 (SW4) is connected to terminal a. The luminance signals S3M (Y) and S3I (Y) of the two series of PAL signals are band-limited by the
スルーの信号処理では、スイッチ65を端子bに接続する。そして、スイッチ65の出力に、縮小拡大の処理を行わない2系列の信号系列S4M(Y)、S4I(Y)を得る。
In the through signal processing, the
2系列の画像信号の色差信号S3M(C)、S3I(C)に対しても、輝度信号と同一の構成による信号処理を行い、垂直縮小、垂直拡大、PALフィールド倍速変換、NTSC−PALフィールド倍速変換、PALーNTSC変換あるいはスルーの2系列の信号系列S4M(C)、S4I(C)を得る。 Signal processing with the same configuration as the luminance signal is also performed on the color difference signals S3M (C) and S3I (C) of the two series of image signals, vertical reduction, vertical enlargement, PAL field double speed conversion, NTSC-PAL field double speed Two series of signal sequences S4M (C) and S4I (C) of conversion, PAL-NTSC conversion or through are obtained.
以上に述べた様に、垂直スケーリング部54では、極めて少ないメモリ容量で、フォーマット変換に必要な各種の信号処理を行うことができる。本実施例によれば、信号処理に極めて高速な動作が要求される超高精細ディスプレイのような表示系に対して、信号処理に伴う画質の劣化が少なく、かつ、使用するメモリ容量が極めて少なく、また、低コストな画像信号のフォーマット変換の信号処理方法及び回路を実現することができる。
As described above, the
図13は、本発明による画像信号のフォーマット変換回路の第3の実施形態を示すブロック構成図である。本実施例は、2系列の入力画像信号を入力し、2画面表示を行う機能も併せて実現する場合に好適なものである。図中第1図と構成、機能が実質的の同じ部分については図1と同じ符号を付して詳細な説明を省く。 FIG. 13 is a block diagram showing a third embodiment of the image signal format conversion circuit according to the present invention. This embodiment is suitable for a case where a function for inputting two series of input image signals and performing two-screen display is also realized. In the figure, the same components and functions as those in FIG. 1 are denoted by the same reference numerals as those in FIG.
第1の入力画像信号系列S1(4:2:2系、あるいは4:2:0系のコンポーネント輝度、色差信号)は、マルチ処理部66と選択部67に入力する。また、第2の入力画像信号系列S1’(4:2:2系、あるいは4:2:0系のコンポーネント輝度、色差信号)は、マルチ処理部66に入力する。
The first input image signal sequence S1 (4: 2: 2 system or 4: 2: 0 system component luminance, color difference signal) is input to the multi-processing unit 66 and the
マルチ処理部66は、第1と第2の画像信号系列を時系列多重する信号処理を行い、2画面表示やPIP表示のための信号系列を生成する。選択部67は、単画面表示モードでは第1の画像信号系列S1、2画面、PIP表示モードではマルチ処理部66の信号を出力する。
The multi-processing unit 66 performs signal processing for time-series multiplexing the first and second image signal sequences, and generates a signal sequence for two-screen display or PIP display. The
図14は、上記マルチ処理部66の構成を示すブロック図、図15は本実施例の2画面表示、PIP表示におけるマルチ処理部の動作概略を説明するための図である。 FIG. 14 is a block diagram showing the configuration of the multi-processing unit 66, and FIG. 15 is a diagram for explaining an outline of the operation of the multi-processing unit in the two-screen display and PIP display of this embodiment.
図示の様に、水平LPF68は、サブサンプリング処理に伴う折り返し歪を回避するため、低域通過の特性で水平高域周波数成分を除去する。そして、サブサンプル部69は、2画面表示では2:1、PIP表示では6:1のサブサンプリングの信号処理を行う。選択部70は、後述するように、カットモードの2画面表示の時は信号S1、S1’を、これ以外の時はサブサンプル部69からの信号を選択して出力する。
As shown in the figure, the
ラインメモリ71は、図15に示すWT動作、RD動作を行う。ラインメモリ71の出力信号を多重部72で時系列多重し、2画面表示やPIP表示のための信号系列を生成する。以下、ラインメモリ71での動作を図15で詳述する。なお、同図は1ラインが910画素、このうちの有効画素数が768画素とした場合である。
The
同図(a)は、2画面表示におけるメモリ動作である。カットモードは、画像信号S1とS1’のそれぞれ画面3/5(図中の斜線領域)を表示する。従って、WT動作では、1ライン期間を周期に、ドットで示す454画素の信号を記憶する。なお、通常は信号S1とS1’との間では水平同期の位相がずれた状態にある。一方、RD動作は、信号S1の同期系で行い、1ラインの先頭から454画素の期間はS1の信号(図中の○−L)、その後の454画素の期間はS1’の信号(図中の○−R)を読み出す。このRD動作で水平同期整合を行い、水平同期の整合した出力信号を得る。なお、この出力信号では信号S1とS1’とでは垂直同期の位相がずれた状態にあるが、これは、後述する垂直スケーリング部での垂直(V)同期整合の信号処理で補正する。 FIG. 4A shows the memory operation in the two-screen display. In the cut mode, screens 3/5 (shaded areas in the figure) of the image signals S1 and S1 'are displayed. Therefore, in the WT operation, a signal of 454 pixels indicated by dots is stored with one line period as a cycle. Normally, the horizontal synchronization phase is shifted between the signals S1 and S1 '. On the other hand, the RD operation is performed in the synchronous system of the signal S1, and the signal of S1 (◯ -L in the figure) is generated in the period of 454 pixels from the head of one line, and the signal of S1 ′ (in the figure is shown) in the subsequent 454 pixel period (○ -R) is read out. Horizontal synchronization matching is performed by this RD operation, and an output signal in which horizontal synchronization is matched is obtained. In this output signal, the signals S1 and S1 'are out of phase with each other in the vertical synchronization, but this is corrected by the signal processing of the vertical (V) synchronization matching in the vertical scaling unit described later.
全画面モードは、画像信号S1とS1’のそれぞれ全画面(図中のドット領域)を表示する。従って、WT動作では、1ライン期間を周期に、2:1サブサンプリングした384画素の信号を記憶する。一方、RD動作は、信号S1の同期系で行い、1ラインの前半ではS1の信号(図中の○−L)、後半ではS1’の信号(図中の○−R)を読み出す。このRD動作で水平(H)同期整合した出力信号を得る。なお、カットモードと同様、垂直同期の位相ずれは、後述する垂直スケーリング部での垂直同期整合の信号処理で補正する。 In the full screen mode, the full screen (dot region in the figure) of the image signals S1 and S1 'is displayed. Therefore, in the WT operation, a signal of 384 pixels obtained by 2: 1 sub-sampling is stored with one line period as a period. On the other hand, the RD operation is performed in the synchronous system of the signal S1, and the S1 signal (O-L in the figure) is read in the first half of one line, and the S1 'signal (O-R in the figure) is read in the second half. By this RD operation, an output signal that is horizontal (H) synchronously matched is obtained. As in the cut mode, the phase shift in vertical synchronization is corrected by signal processing for vertical synchronization matching in a vertical scaling unit described later.
同図(b)は、PIP表示におけるメモリ動作である。この場合は、信号S1の画像で主画面を構成し、信号S1’の画像を1/3に圧縮したシネマモードの画像で子画面を構成する。従って、WT動作では、1ラインを周期に、信号S1は、有効画素の768画素を全て記憶する。また、信号S1’は、6:1サブサンプリングした128画素の信号を記憶する。一方、RD動作は、信号S1の同期系で行い、1ラインの先頭からS1の信号を読出し、その後でS1’の信号を読み出す。このRD動作で水平同期整合した出力信号を得る。なお、垂直同期の位相ずれは、後述する垂直スケーリング部でのV同期整合の信号処理で補正する。 FIG. 4B shows a memory operation in PIP display. In this case, the main screen is composed of the image of the signal S1, and the sub-screen is composed of the cinema mode image obtained by compressing the image of the signal S1 'to 1/3. Accordingly, in the WT operation, the signal S1 stores all 768 effective pixels in a cycle of one line. The signal S1 'stores a signal of 128 pixels subjected to 6: 1 sub-sampling. On the other hand, the RD operation is performed in the synchronous system of the signal S1, and the signal of S1 is read from the head of one line, and then the signal of S1 'is read. By this RD operation, an output signal that is horizontally synchronized and matched is obtained. Note that the vertical synchronization phase shift is corrected by signal processing for V synchronization matching in a vertical scaling unit described later.
図16は、2画面、PIP表示における水平、垂直スケーリング部の信号処理の概略を示す。 FIG. 16 shows an outline of signal processing of the horizontal and vertical scaling units in the two-screen, PIP display.
同図(a)は、信号処理の内容を示す。2画面表示のカットモードでは、水平スケーリング部は4−3縮小変換、垂直スケーリング部はV同期整合の処理を行う。また、全画面モードでは、垂直スケーリング部は3−2縮小変換と垂直同期整合の処理を行う。一方、PIP表示では、水平スケーリング部は主画面に対して4−3縮小変換、子画面に対して1−2拡大変換の処理、垂直スケーリング部は子画面に対して9−4縮小変換とV同期整合の処理を行う。なお、単画面表示では、前述した第1の実施例と同様の処理を行う。 FIG. 4A shows the contents of signal processing. In the two-screen display cut mode, the horizontal scaling unit performs 4-3 reduction conversion, and the vertical scaling unit performs V synchronization matching processing. In the full screen mode, the vertical scaling unit performs 3-2 reduction conversion and vertical synchronization matching. On the other hand, in PIP display, the horizontal scaling unit performs 4-3 reduction conversion on the main screen and the 1-2 enlargement conversion processing on the child screen, and the vertical scaling unit performs 9-4 reduction conversion and V on the child screen. Perform synchronous matching processing. In the single screen display, the same processing as in the first embodiment is performed.
同図(b)は、垂直同期整合の概説図である。水平、垂直スケーリング部5、6には水平同期整合した信号が入力されるが、同図に示す様に、信号S1と信号S1’では垂直同期の位相がずれた状態にある。そこで、垂直同期整合の処理で、信号S1’の垂直同期の位相を信号S1と一致させる。
FIG. 4B is a schematic diagram of vertical synchronization matching. The horizontal and
同図(c)は、2画面表示での垂直スケーリング部のメモリ動作を示す。カットモードでは、信号S1の系列(各ラインの前半部)に対しては、スルーの処理を行う。一方、信号S1’の系列(各ラインの後半部)に対しては、WT動作でメモリに信号を記憶する。そして、RD動作を信号S1の同期系で行い、垂直同期整合した信号を読み出す。なお、この信号処理に必要なメモリ容量は、最大で1フィールド期間分あればよい。 FIG. 4C shows the memory operation of the vertical scaling unit in the two-screen display. In the cut mode, a through process is performed on the series of signals S1 (the first half of each line). On the other hand, for the series of signals S1 '(second half of each line), the signals are stored in the memory by the WT operation. Then, the RD operation is performed in the synchronization system of the signal S1, and the signal that has been subjected to the vertical synchronization matching is read. Note that the memory capacity necessary for this signal processing may be a maximum of one field period.
全画面モードでは、WT動作では、3−2変換で生成した信号S1の系列(各ラインの前半部)と、信号S1’の系列(各ラインの後半部)の信号を間欠的に書き込み記憶する。一方、RD動作では、信号S1の系列(各ラインの前半部)の読出しと、信号S1’の系列(各ラインの後半部)の読出しを、いずれも信号S1の同期系で行う。そして、垂直同期整合の取れた信号を得る。なお、この信号処理に必要なメモリ容量は、垂直縮小に1/3(前述の如く(1−L/K)フィールド期間で、K=3,L=2)フィールド期間分、垂直同期整合に最大で1フィールド期間分あればよい。 In the full screen mode, in the WT operation, a signal S1 series (first half of each line) generated by 3-2 conversion and a signal S1 ′ series (second half of each line) are intermittently written and stored. . On the other hand, in the RD operation, the reading of the signal S1 series (the first half of each line) and the reading of the signal S1 'series (the second half of each line) are both performed in the synchronous system of the signal S1. Then, a signal with vertical synchronization matching is obtained. Note that the memory capacity necessary for this signal processing is 1/3 for vertical reduction (K = 3, L = 2 in the (1-L / K) field period as described above), and the maximum for vertical synchronization matching. It is enough for one field period.
以上に述べた如く、本実施例によれば、2画面表示やPIP表示の機能を併せて有する画像信号のフォーマット変換の信号処理方法及び回路を、信号処理に伴う画質の劣化が少なく、かつ、使用するメモリ容量が極めて少なく、また、低コストで実現することができる。 As described above, according to the present embodiment, the signal processing method and circuit for the format conversion of the image signal having the functions of the two-screen display and the PIP display are less affected by the signal processing, and The memory capacity to be used is extremely small and can be realized at low cost.
図17は、本発明による画像信号のフォーマット変換回路の第4の実施形態を示すブロック構成図である。本実施例は、実施形態3と同様に、2系列の入力画像信号を入力し、PIP表示などの機能も併せて実現する場合に好適なものである。図中第1図と構成、機能が実質的の同じ部分については図1と同じ符号を付して詳細な説明を省く。 FIG. 17 is a block diagram showing a fourth embodiment of the image signal format conversion circuit according to the present invention. As in the third embodiment, this embodiment is suitable when two series of input image signals are input and functions such as PIP display are also realized. In the figure, the same components and functions as those in FIG. 1 are denoted by the same reference numerals as those in FIG.
第1の入力画像信号系列S1(4:2:2系、あるいは4:2:0系のコンポーネント輝度、色差信号)は、マルチ処理部73と選択部67に入力する。また、第2の入力画像信号系列S1’(4:2:2系、あるいは4:2:0系のコンポーネント輝度、色差信号)は、マルチ処理部73に入力する。マルチ処理部73は、第1と第2の画像信号系列S1とS1’とを時系列多重する信号処理を行い、2画面表示のための信号系列と、PIP表示のための子画面信号系列を生成する。選択部67は、単画面表示モードでは第1の画像信号系列S1、2画面表示モードではマルチ処理部73の信号を出力する。
The first input image signal sequence S1 (4: 2: 2 system or 4: 2: 0 system component luminance, color difference signal) is input to the
図18は、マルチ処理部73でのPIP表示の子画面信号系列の生成を説明する図である。
FIG. 18 is a diagram for explaining generation of a PIP-displayed small-screen signal sequence in the
PIP表示では、信号S1の画像で主画面を構成し、信号S1’の画像を1/3に圧縮したシネマモードの画像で子画面を構成する。従って、メモリには、信号S1’の同期系で1ライン期間を周期とするWT動作で、信号S1’を3:1サブサンプリングして得られる256画素の信号を記憶する。一方、RD動作は、信号S1の同期系でWT動作の2倍の速度で信号を読み出す。そして、信号S1と水平同期整合がとれた、順次走査の形態の子画面信号系列PIPを生成する。この信号PIPは、上述の様に、垂直スケーリング部6で9−4縮小変換と垂直同期整合の処理を行い、シネマモードの子画面画像を構成する。なお、PIP表示での信号処理を除けば、構成及び信号処理は実施形態3と同様であり、説明は省略する。
In PIP display, the main screen is composed of the image of the signal S1, and the sub-screen is composed of the cinema mode image obtained by compressing the image of the signal S1 'to 1/3. Therefore, the memory stores a 256-pixel signal obtained by performing 3: 1 sub-sampling of the signal S1 'by a WT operation with a cycle of one line period in the synchronous system of the signal S1'. On the other hand, in the RD operation, a signal is read out at a speed twice that of the WT operation in the synchronous system of the signal S1. Then, a sub-screen signal sequence PIP in the form of progressive scanning, which is in horizontal synchronization with the signal S1, is generated. As described above, the signal PIP is subjected to 9-4 reduction conversion and vertical synchronization matching processing in the
以上に述べた如く、本実形態4によれば、2画面表示やPIP表示の機能を併せて有する画像信号のフォーマット変換の信号処理方法及び回路を、信号処理に伴う画質の劣化が少なく、かつ、使用するメモリ容量が極めて少なく、また、低コストで実現することができる。 As described above, according to the fourth embodiment, the signal processing method and circuit for converting the format of the image signal having the functions of the two-screen display and the PIP display are less affected by the signal processing, and The memory capacity to be used is extremely small and can be realized at a low cost.
1…IP変換部、2,7,55…メモリ部、3…倍速化部、4,67,70,78…選択部、5…水平スケーリング部、6,54…垂直スケーリング部、8…画質改善部、9,22,51,72…多重部、10…マイクロプロセッサ、11…コントロール部、12…1H遅延部、13,16,27,36,61…加算部、14,15,20,26,35,60…係数加重部、17…減算部、18…動き係数設定部、19…MAX選択部、21,56,71…ラインメモリ、23,68…水平LPF、24,33,58…SW1、25…1画素遅延、28,37,63…SW2、29…1Hメモリ、30,38,64…SW3、31,39,65…SW4、32,57…垂直LPF、34,59…1ライン遅延、74…輝度処理部、75…画素補間部、76…色空間変換部、77…逆γ処理部、40…UVチューナ部、41…BS/CSチューナ部、42,48…スイッチ部、43…現行方式デコード部、44…ED/HDデコード部、45…デジタル受信部、46…MPEGデコード部、47…PC処理部、49…画像処理部、50…OSD、52…マイコン制御部、53…2チャネル化部、66,73…マルチ処理部、69…サブサンプル部。
DESCRIPTION OF
Claims (22)
20. The method according to claim 17, wherein the input image signal is a 4: 2: 2 or 4: 2: 0 component signal composed of a luminance signal and a color difference signal. Image signal format conversion signal processing method.
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