JP2005191379A - Semiconductor integrated circuit chip and identification code write method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit chip and an identification code write method for reading an identification code without providing a dedicated terminal even in the case that a heavy fault such as the short-circuit of a power terminal and a grounding terminal is generated. <P>SOLUTION: The semiconductor integrated circuit chip is provided with two grounding terminals independent of each other, and an element having an impedance value corresponding to the identification code of the chip is connected between the two grounding terminals. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ウエハ番号、およびウエハ内における位置情報（座標データ）等の識別情報（識別コード）が記憶され、製品出荷後における製品管理および故障などの品質トラブル発生時の履歴調査が可能な半導体集積回路チップ、およびその識別コード書き込み方法に関するものである。   The present invention stores a wafer number and identification information (identification code) such as position information (coordinate data) in the wafer, and allows semiconductors to perform history management when a quality trouble such as product management or failure occurs after product shipment. The present invention relates to an integrated circuit chip and a method for writing an identification code thereof.

従来、製造された半導体集積回路の種類を識別するために、固有の電気的特性を付与した半導体集積回路が提案されている（特許文献１参照）。
特許文献１に開示された半導体集積回路は、識別子専用の端子間に半導体集積回路の種類に対応する固有の抵抗値を持つ抵抗が介挿されたものである。この抵抗の抵抗値を測定することにより、この半導体集積回路の種類を識別することができる。また、特許文献１には、識別子用の端子間に複数の抵抗を介挿し、この各抵抗の抵抗比を識別情報に対応させることも開示されている。 Conventionally, in order to identify the type of manufactured semiconductor integrated circuit, there has been proposed a semiconductor integrated circuit provided with unique electrical characteristics (see Patent Document 1).
In the semiconductor integrated circuit disclosed in Patent Document 1, a resistor having a specific resistance value corresponding to the type of the semiconductor integrated circuit is inserted between terminals dedicated to identifiers. By measuring the resistance value of the resistor, the type of the semiconductor integrated circuit can be identified. Patent Document 1 also discloses that a plurality of resistors are inserted between identifier terminals, and the resistance ratio of each resistor is associated with identification information.

また、識別情報を記憶させるＩＤ部を設けた半導体集積回路装置も提案されている（特許文献２参照）。特許文献２に開示された半導体集積回路装置は、その内部にチップＩＤ記憶回路と、チップＩＤ出力回路とが設けられている。また、半導体集積回路装置を検査する検査装置も提案されている。この検査装置からのモードレジスタセット信号Ｓmrstにより、チップＩＤ検出モードにセットされる。このチップＩＤ検出モードにおいては、チップＩＤ出力回路は、検査装置にチップＩＤ出力信号Ｓoidを出力する。   A semiconductor integrated circuit device provided with an ID section for storing identification information has also been proposed (see Patent Document 2). The semiconductor integrated circuit device disclosed in Patent Document 2 is provided with a chip ID storage circuit and a chip ID output circuit therein. An inspection apparatus for inspecting a semiconductor integrated circuit device has also been proposed. The chip ID detection mode is set by the mode register set signal Smrst from the inspection device. In this chip ID detection mode, the chip ID output circuit outputs a chip ID output signal Soid to the inspection device.

ここで、図３は、特許文献２に開示された半導体集積回路装置を示す模式図である。
図３に示すように、半導体集積回路装置１００は、ＬＳＩ回路１０２と、チップＩＤ部１０４とを有する。このチップＩＤ部１０４は、機能ブロック回路（図示せず）内に設けられている。この機能ブロック回路を制御するための専用のテスト用の端子およびチップＩＤ出力用の端子が複数設けられている。機能ブロック回路の読み書きを制御する専用の装置により、チップＩＤ部１０４の識別情報が読み取られる。 Here, FIG. 3 is a schematic diagram showing the semiconductor integrated circuit device disclosed in Patent Document 2. In FIG.
As shown in FIG. 3, the semiconductor integrated circuit device 100 includes an LSI circuit 102 and a chip ID unit 104. The chip ID unit 104 is provided in a functional block circuit (not shown). A plurality of dedicated test terminals and chip ID output terminals for controlling the functional block circuit are provided. The identification information of the chip ID unit 104 is read by a dedicated device that controls reading and writing of the functional block circuit.

このチップＩＤ部１０４は、不揮発性メモリ、または図４に示すようなヒューズ部１０６と、デコーダ回路１０８とを有するＲＯＭが一般的に用いられている。
図４に示すチップＩＤ部１０４においては、複数のヒューズ素子ｆ１〜ｆｎが配置されたヒューズ部１０６と、このヒューズ部１０６の各ヒューズ素子ｆ１〜ｆｎの導通または非導通により２進数で表される識別情報を復号して、外部に出力するデコーダ回路１０８とを有する。 As the chip ID portion 104, a nonvolatile memory or a ROM having a fuse portion 106 and a decoder circuit 108 as shown in FIG. 4 is generally used.
In the chip ID section 104 shown in FIG. 4, a binary number is obtained by a fuse section 106 in which a plurality of fuse elements f 1 to f n are arranged and conduction or non-conduction of the fuse elements f 1 to f n of the fuse section 106. And a decoder circuit 108 for decoding the identification information represented by

ヒューズ部１０６におけるヒューズ素子ｆ１〜ｆｎの数は、識別情報の情報量に応じて設定されるものである。
例えば、各ヒューズ素子ｆ１〜ｆｎにおいて、導通状態を「１」とし、非導通状態を「０」として、ヒューズ素子ｆ１〜ｆｎの数に応じたビット数で識別情報を記録することができる。 The number of fuse elements f 1 to f n in the fuse unit 106 is set according to the information amount of the identification information.
For example, in each of the fuse elements f 1 to f n , the conduction state is set to “1”, the non-conduction state is set to “0”, and the identification information is recorded with the number of bits corresponding to the number of the fuse elements f 1 to f n. Can do.

チップＩＤ部１０４における識別情報の書き込みは、ヒューズ素子ｆ１〜ｆｎに電圧を印加することによる電気的切断、またはレーザ光による溶断によって、非導通状態にすることにより行われる。 Writing of identification information in the chip ID unit 104 is performed by making a non-conducting state by electrical disconnection by applying a voltage to the fuse elements f 1 to f n or by fusing by laser light.

特開昭６０−１０７８５２号公報Japanese Patent Laid-Open No. 60-107852 特開２０００−１７１５２５号公報JP 2000-171525 A

しかしながら、特許文献１に開示された半導体集積回路、および特許文献２に開示された半導体集積回路装置においては、識別子専用の端子を設ける必要があるという問題点がある。このため、半導体集積回路（装置）において、端子の総数を増やすか、または半導体集積回路（装置）本体の機能ために使用できる端子の数を減らす必要がある。端子の総数を増やす場合には、チップサイズが大きくなる可能性があり、製造コストが嵩むという問題点が生じる。さらに、使用できる端子の数を減らす場合には、半導体集積回路（装置）の機能を一部減らす必要がある虞もある。   However, the semiconductor integrated circuit disclosed in Patent Document 1 and the semiconductor integrated circuit device disclosed in Patent Document 2 have a problem that it is necessary to provide a terminal dedicated to an identifier. Therefore, in the semiconductor integrated circuit (device), it is necessary to increase the total number of terminals or reduce the number of terminals that can be used for the function of the semiconductor integrated circuit (device) body. When the total number of terminals is increased, there is a possibility that the chip size is increased, which causes a problem that the manufacturing cost increases. Furthermore, when the number of usable terminals is reduced, there is a possibility that part of the function of the semiconductor integrated circuit (device) needs to be reduced.

このように識別情報を読み取るためだけの専用端子を設けることは、現状のＡＳＩＣ（Application Specific Integrated Circuit）などの用途が特化された半導体集積回路の設計思想とは逆行するものとなる。すなわち、機能を特化したＡＳＩＣにおいては、できる限り、用途に直接的に用いられない不要な端子の数を減らすことが望まれている。これは、ユーザに自由に端子を使用させるためである。さらに、不要な端子の数を減らし、端子の総数を減らすことにより、チップサイズを小さくし、製造コストを抑制するためである。   Providing a dedicated terminal only for reading the identification information in this manner is contrary to the current design concept of a semiconductor integrated circuit specialized for an application such as an ASIC (Application Specific Integrated Circuit). That is, in an ASIC specialized for functions, it is desired to reduce the number of unnecessary terminals that are not directly used for applications as much as possible. This is to make the user freely use the terminal. Further, this is to reduce the chip size and the manufacturing cost by reducing the number of unnecessary terminals and reducing the total number of terminals.

さらに、特許文献２の半導体集積回路装置においては、識別情報を読み出す際には、半導体集積回路装置の内部を初期化し、チップＩＤ出力回路をイネーブル状態にして、デコーダ回路を介して識別情報を読み取る専用の装置が必要となる。このような専用の装置は、ＬＳＩテスタなどの高価な装置であり、最終的なコストが嵩むという問題点がある。   Furthermore, in the semiconductor integrated circuit device of Patent Document 2, when reading the identification information, the inside of the semiconductor integrated circuit device is initialized, the chip ID output circuit is enabled, and the identification information is read via the decoder circuit. A dedicated device is required. Such a dedicated device is an expensive device such as an LSI tester and has a problem that the final cost increases.

さらに、特許文献２の半導体集積回路装置においては、市場に出回った後に、電源端子とグランド端子（接地端子）とがショートするなどの重故障が生じた場合、デコーダ回路等が動作せず、識別情報を読み取ることができなくなる虞があるという問題点もある。   Further, in the semiconductor integrated circuit device disclosed in Patent Document 2, when a serious failure occurs such as a short circuit between a power supply terminal and a ground terminal (grounding terminal) after entering the market, the decoder circuit or the like does not operate and is identified. There is also a problem that information cannot be read.

本発明の目的は、前記従来技術に基づく問題点を解消し、専用端子を設けることなく、さらには、電源端子と接地端子とがショートするなどの重故障が生じた場合であっても、識別コードを読み取ることができる半導体集積回路チップおよび識別コード書き込み方法を提供することにある。   The object of the present invention is to eliminate the problems based on the prior art, without providing a dedicated terminal, and even when a serious failure such as a short circuit between a power supply terminal and a ground terminal occurs. A semiconductor integrated circuit chip capable of reading a code and an identification code writing method are provided.

上記目的を達成するために、本発明の第１の態様は、互いに独立した２つの接地端子を有する半導体集積回路チップであって、前記２つの接地端子間に、該チップの識別コードに対応付けられたインピーダンス値を有する素子を接続したことを特徴とする半導体集積回路チップを提供するものである。   In order to achieve the above object, according to a first aspect of the present invention, there is provided a semiconductor integrated circuit chip having two ground terminals independent from each other, wherein the chip is associated with an identification code of the chip between the two ground terminals. The present invention provides a semiconductor integrated circuit chip characterized by connecting elements having a specified impedance value.

また、本発明の第２の態様は、互いに独立した２つの接地端子を有する半導体集積回路チップに識別コードを書き込む方法であって、前記２つの接地端子間に、複数の受動素子と複数のヒューズとを互いに直列もしくは並列にして接続し、前記２つの接地端子間のインピーダンスが前記識別コードに対応付けられた値となるよう、前記複数のヒューズの導通、断線状態を設定することを特徴とする識別コードの書き込み方法を提供するものである。   According to a second aspect of the present invention, there is provided a method of writing an identification code in a semiconductor integrated circuit chip having two ground terminals independent from each other, wherein a plurality of passive elements and a plurality of fuses are provided between the two ground terminals. Are connected in series or in parallel with each other, and the conduction and disconnection states of the plurality of fuses are set so that the impedance between the two ground terminals becomes a value associated with the identification code. An identification code writing method is provided.

本発明の半導体集積回路チップにおいては、互いに独立した２つの接地端子間に、識別コードに対応付けられたインピーダンス値を有する素子を接続する。従って、電源端子と接地端子とがショートするなどの重故障が生じた場合でも、その影響を受けることなく、ウエハ番号、ウエハ内の位置情報、または製造年月日などの識別コードを読み取ることができる可能性が高い。このため、半導体集積回路チップの製造工程の管理、および故障の追跡調査なども容易に行うことができる。   In the semiconductor integrated circuit chip of the present invention, an element having an impedance value associated with an identification code is connected between two independent ground terminals. Therefore, even if a serious failure such as a short circuit between the power supply terminal and the ground terminal occurs, the identification code such as the wafer number, position information in the wafer, or manufacturing date can be read without being affected by it. It is highly possible. For this reason, it is possible to easily manage the manufacturing process of the semiconductor integrated circuit chip and track the failure.

また、本発明においては、接地端子間に識別コードに対応付けられたインピーダンス値を有する素子を設けることにより、識別コードを読み取るための専用の端子を設ける必要がない。これにより、端子の総数を増したり、使用できる端子の数を減らしたりすることも防止することができる。本発明は、識別コードを読み取るための専用の端子を設ける必要がないので、用途に直接用いられない不要な端子の数を減らすことができる。このため、用途に用いられる端子の数を増やすという要求にも対応できる。さらには、端子の数が多くなることにより生じるチップサイズの大型化も抑制することができる。これにより、製造コストも低く抑えることができる。   Further, in the present invention, by providing an element having an impedance value associated with the identification code between the ground terminals, it is not necessary to provide a dedicated terminal for reading the identification code. Thereby, it is possible to prevent the total number of terminals from being increased or the number of usable terminals from being decreased. In the present invention, since it is not necessary to provide a dedicated terminal for reading the identification code, it is possible to reduce the number of unnecessary terminals that are not directly used for the application. For this reason, the request | requirement of increasing the number of the terminals used for a use can also be responded. Furthermore, an increase in chip size caused by an increase in the number of terminals can be suppressed. Thereby, manufacturing cost can also be suppressed low.

さらに、本発明においては、インピーダンス値を測定するだけなので、専用の高価な装置を用いることなく測定することもでき、測定コストの上昇を抑制することができる。   Furthermore, in the present invention, since only the impedance value is measured, the measurement can be performed without using a dedicated expensive device, and an increase in measurement cost can be suppressed.

また、本発明の識別コードの書き込み方法においては、互いに独立した２つの接地端子間のインピーダンスが識別コードに対応付けられた値となるよう、複数のヒューズの導通、断線状態を設定することにより、電源端子と接地端子とがショートするなどの重故障が生じた場合でも、その影響を受ける可能性が小さく、ウエハ番号、ウエハ内の位置情報、または製造年月日などの識別コードを読み取ることができる。このため、半導体集積回路チップの製造工程の管理、および故障の追跡調査なども容易に行うことができる。   Further, in the identification code writing method of the present invention, by setting the conduction and disconnection state of the plurality of fuses so that the impedance between the two independent ground terminals becomes a value associated with the identification code, Even when a serious failure such as a short between the power supply terminal and the ground terminal occurs, it is unlikely to be affected, and it is possible to read the identification code such as the wafer number, position information in the wafer, or manufacturing date. it can. For this reason, it is possible to easily manage the manufacturing process of the semiconductor integrated circuit chip and track the failure.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路チップおよび識別コード書き込み方法を詳細に説明する。
図１は、本発明の実施例に係る半導体集積回路チップを示す模式図である。
図１に示すように、半導体集積回路チップ１０は、ＬＳＩ回路１２が形成されているものである。このＬＳＩ回路１２には、複数の機能ブロック回路が設けらており、これらの各機能ブロック回路に対応して、例えば、電源１、電源２、および電源ｎの端子、信号の端子、グランド１、グランド２、およびグランドｎの端子が設けられている。
なお、グランド１の端子、グランド２の端子、およびグランドｎの端子は、互いに独立した接地端子である。 Hereinafter, a semiconductor integrated circuit chip and an identification code writing method of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
FIG. 1 is a schematic diagram showing a semiconductor integrated circuit chip according to an embodiment of the present invention.
As shown in FIG. 1, the semiconductor integrated circuit chip 10 has an LSI circuit 12 formed thereon. The LSI circuit 12 is provided with a plurality of functional block circuits. For example, a power source 1, a power source 2, a power source n terminal, a signal terminal, a ground 1, Terminals for ground 2 and ground n are provided.
In addition, the terminal of the ground 1, the terminal of the ground 2, and the terminal of the ground n are independent ground terminals.

また、図２（ａ）に示すように、グランド１の端子とグランド２の端子との間には、チップＩＤ部１４が設けられている。チップＩＤ部１４は、例えば、ＬＳＩ回路１２と同一半導体基板上に形成されるものである。
このチップＩＤ部１４は、予め識別コードに対応付けられたインピーダンス値を設定することができるものである。 Further, as shown in FIG. 2A, a chip ID unit 14 is provided between the terminal of the ground 1 and the terminal of the ground 2. The chip ID unit 14 is formed on the same semiconductor substrate as the LSI circuit 12, for example.
The chip ID unit 14 can set an impedance value associated with an identification code in advance.

識別コードとしては、例えば、ウエハ番号、ウエハの位置情報（ウエハ内における座標データ）、スライス番号、製造年月日、製造工場、製造ライン、ＬＳＩ回路の品種、ＬＳＩ回路の機能、および製造に使用されたマスクのバージョンなどが挙げられる。   Examples of identification codes include wafer number, wafer position information (coordinate data in the wafer), slice number, date of manufacture, manufacturing factory, manufacturing line, LSI circuit type, LSI circuit function, and manufacturing Such as the version of the mask that was made.

チップＩＤ部１４は、インピーダンス値として、例えば、抵抗値を変えることにより、所定の識別コードに設定するものである。チップＩＤ部１４は、例えば、図２（ｂ）に示すように、ヒューズ素子ｆ１〜ｆｎと抵抗素子（受動素子）Ｒ１〜Ｒｎとにより構成されるものである。ヒューズ素子ｆ１〜ｆｎのそれぞれと対応する抵抗素子Ｒ１〜Ｒｎとが互いに並列に接続され、さらに、それらの組が直列に接続されている。 The chip ID unit 14 sets an impedance value to a predetermined identification code by changing a resistance value, for example. For example, as shown in FIG. 2B, the chip ID unit 14 includes fuse elements f 1 to f n and resistance elements (passive elements) R 1 to R n . The fuse elements f 1 to f n and the corresponding resistance elements R 1 to R n are connected in parallel to each other, and further, their sets are connected in series.

ヒューズ素子ｆ１〜ｆｎは、例えば、電圧印加による電気的切断またはレーザ光による溶断により、非導通状態にされるものである。このヒューズ素子としては、例えば、ポリシリコン、アルミニウム、およびＡｌ−Ｃｕ合金などを材料にするものが挙げられる。チップＩＤ部１４におけるヒューズ素子ｆ１〜ｆｎの数は、識別情報の情報量に応じて設定されるものである。 The fuse elements f 1 to f n are brought into a non-conducting state, for example, by electrical disconnection by voltage application or fusing by laser light. Examples of the fuse element include those made of polysilicon, aluminum, Al—Cu alloy, and the like. The number of fuse elements f 1 to f n in the chip ID unit 14 is set according to the information amount of the identification information.

チップＩＤ部１４における識別コードの書き込みは、例えば、ヒューズ素子ｆ１〜ｆｎをレーザ光による溶断により、非導通状態にすることにより行われる。 Writing of the identification code in the chip ID unit 14 is performed, for example, by bringing the fuse elements f 1 to f n into a non-conductive state by fusing with laser light.

抵抗素子Ｒ１〜Ｒｎは、抵抗値がＲ×２ｎ（ｎは自然数であり、０を含まない。）となるように設定されているものであり、特に限定されるものではない。
例えば、抵抗素子Ｒ１の抵抗値が２ｋΩである場合、抵抗素子Ｒ２の抵抗値は４ｋΩであり、抵抗素子Ｒ３の抵抗値は８ｋΩである。
このような構成のチップＩＤ部１４において、ヒューズ素子を切断し、非導通状態にすることにより、任意の抵抗値に設定することができる。
本実施例においては、チップＩＤ部１４の抵抗値を測定することにより、識別コードを読み出すことができる。 The resistance elements R 1 to R n are set to have a resistance value of R × 2 n (n is a natural number and does not include 0), and are not particularly limited.
For example, when the resistance value of the resistance element R 1 is 2 kΩ, the resistance value of the resistance element R 2 is 4 kΩ, and the resistance value of the resistance element R 3 is 8 kΩ.
In the chip ID portion 14 having such a configuration, the resistance value can be set to an arbitrary value by cutting the fuse element to make it non-conductive.
In the present embodiment, the identification code can be read by measuring the resistance value of the chip ID unit 14.

チップＩＤ部１４における抵抗値の設定可能な範囲は、読み出しの際に、接触抵抗による測定誤差を考慮して、数ｋΩ〜数百ｋΩとすることが好ましい。これにより、約９ビットの識別コードを表現することができる。９ビットの場合には、抵抗値の範囲は、例えば、２ｋΩ〜５１２ｋΩとなる。   The range in which the resistance value can be set in the chip ID unit 14 is preferably several kΩ to several hundred kΩ in consideration of measurement error due to contact resistance at the time of reading. Thereby, an identification code of about 9 bits can be expressed. In the case of 9 bits, the resistance value range is, for example, 2 kΩ to 512 kΩ.

なお、抵抗の測定精度を更に向上させるためには、例えば、グランドｎの端子に基準となるリファレンス抵抗素子を接続する。これにより、グランド１、グランド２およびグランドｎの３つの端子を用いることにより、抵抗値の測定精度を向上させることができる。
また、本実施例においては、グランド１およびグランド２の２つの接地端子間にチップＩＤ部１４を設けたが、本発明は、これに限定されるものではない。本発明においては、接地端子が３つ以上ある場合には、各接地端子間に、抵抗素子とヒューズ素子とを配置することにより、更に多くのビット数で識別コードを表現することができる。 In order to further improve the resistance measurement accuracy, for example, a reference resistance element serving as a reference is connected to the terminal of the ground n. Thereby, the measurement accuracy of the resistance value can be improved by using the three terminals of the ground 1, the ground 2, and the ground n.
In this embodiment, the chip ID portion 14 is provided between the two ground terminals of the ground 1 and the ground 2. However, the present invention is not limited to this. In the present invention, when there are three or more ground terminals, an identification code can be expressed with a larger number of bits by disposing a resistance element and a fuse element between the ground terminals.

なお、本実施例のチップＩＤ部には、抵抗素子とヒューズ素子を用いたが、本発明は、これに限定されるものではない。抵抗素子に変えて、容量素子を用いてもよく、容量素子は、ヒューズ素子に並列に接続することが好ましい。この場合、インピーダンス値として、容量値を用いることになる。   In addition, although the resistance element and the fuse element were used for the chip ID portion of the present embodiment, the present invention is not limited to this. A capacitive element may be used instead of the resistive element, and the capacitive element is preferably connected in parallel to the fuse element. In this case, a capacitance value is used as the impedance value.

また、本実施例においては、ヒューズ素子は、レーザ光線による加熱により、切断されるものとしたが、本発明は、これに限定されるものではない。例えば、過電圧の印加により非導通状態になるものとしてもよい。ヒューズ素子としてさらに、過電圧の印加により導通状態になる素子（アンチヒューズ素子）を用いることもできる。いずれの場合においても、複数の抵抗と複数のヒューズとを互いに直列もしくは並列にして接続し、これらのヒューズの導通、非導通状態を設定して、抵抗値を調整することにより、所定の識別コードに設定することができる。   In this embodiment, the fuse element is cut by heating with a laser beam, but the present invention is not limited to this. For example, a non-conducting state may be caused by application of an overvoltage. Further, an element (anti-fuse element) that becomes conductive when an overvoltage is applied can be used as the fuse element. In any case, a plurality of resistors and a plurality of fuses are connected in series or in parallel to each other, and a predetermined identification code is set by adjusting the resistance value by setting the conduction and non-conduction states of these fuses. Can be set to

本実施例のチップＩＤ部の構成は、特に限定されるものではない。例えば、基板がＮ型基板である場合、接地端子は、基板表面に形成されたＰウエルに接続される。基板と接地端子との電位関係を、ＰＮ接合が逆方向にバイアスされるように適切に保つことにより、接地端子と基板との間の抵抗値を十分に高いものとすることができる。これにより、接地端子間に接続したチップＩＤ部の抵抗値を正確に測定することができる。   The configuration of the chip ID portion of this embodiment is not particularly limited. For example, when the substrate is an N-type substrate, the ground terminal is connected to a P-well formed on the substrate surface. By appropriately maintaining the potential relationship between the substrate and the ground terminal so that the PN junction is biased in the reverse direction, the resistance value between the ground terminal and the substrate can be made sufficiently high. Thereby, the resistance value of the chip ID portion connected between the ground terminals can be accurately measured.

また、本実施例において、基板として、Ｐ型基板を使用する場合、Ｐ型基板に深いＮウエルと、このＮウエルの中にＰウエルを形成した２重ウエルとする。このＰウエルに、複数の接地端子のうち、少なくとも１つを接続し、基板、Ｎウエル、およびＰウエルの電位関係を、ＰＮ接合が逆方向にバイアスされるように適切に保つことにより、接地端子間の抵抗値を十分に高いものとすることができる。これにより、接地端子間に接続したチップＩＤ部の抵抗値を正確に測定することができる。   In this embodiment, when a P-type substrate is used as the substrate, a deep N well is formed on the P-type substrate, and a double well is formed by forming a P well in the N well. By connecting at least one of a plurality of ground terminals to the P-well and maintaining the potential relationship of the substrate, the N-well, and the P-well appropriately so that the PN junction is biased in the reverse direction, The resistance value between the terminals can be made sufficiently high. Thereby, the resistance value of the chip ID portion connected between the ground terminals can be accurately measured.

さらに、本実施例において、半導体集積回路チップが、ＳＯＩ（Silicon On Isolator）デバイスである場合には、形成される各素子が完全に電気的に分離されているので、接地端子間の抵抗値は高い。これにより、接地端子間に接続したチップＩＤ部の抵抗値を正確に測定することができる。   Furthermore, in this embodiment, when the semiconductor integrated circuit chip is an SOI (Silicon On Isolator) device, each element to be formed is completely electrically isolated, so that the resistance value between the ground terminals is high. Thereby, the resistance value of the chip ID portion connected between the ground terminals can be accurately measured.

次に、本実施例の識別コード書き込み方法について説明する。
本実施例においては、予め識別コードに応じた抵抗値が設定されている。半導体集積回路チップに応じて、所定の抵抗値となるように、ヒューズ素子を、例えば、レーザ光により切断する。
これにより、所定の識別コードを半導体集積回路チップに付与することができる。
グランド１の端子およびグランド２の端子との間の抵抗値を測定することにより、その抵抗値に基づいて識別コードを読み取ることができる。 Next, the identification code writing method of the present embodiment will be described.
In this embodiment, a resistance value corresponding to the identification code is set in advance. The fuse element is cut by, for example, laser light so as to have a predetermined resistance value according to the semiconductor integrated circuit chip.
Thereby, a predetermined identification code can be given to the semiconductor integrated circuit chip.
By measuring the resistance value between the ground 1 terminal and the ground 2 terminal, the identification code can be read based on the resistance value.

以上のように、本実施例においては、接地端子間に、識別コードに対応付けたインピーダンス値を有するチップＩＤ部を設け、グランド１の端子およびグランド２の端子間の抵抗値を測定することにより、識別コードを読み取ることができる。このため、識別コードを読み取るための特別な専用の端子を設ける必要がない。よって、例えば、機能が特化されたＡＳＩＣにおいて、用途に直接用いられない不要な端子の数を減らすことができる。これにより、ユーザが自由に使用できる端子の数を増やすことができる。
また、本実施例においては、不要な端子の数を減らすことができるので、不要な端子の数が多くなることによる端子の総数の増加も抑制できる。よって、端子の総数の増加により生じるチップサイズの大型化も抑制することができる。これにより、製造コストも低く抑えることができる。
さらに、本実施例においては、グランド１の端子およびグランド２の端子間の抵抗値を測定するだけなので、特別に専用の測定装置も不要であり、コストの増加を抑制することができる。 As described above, in this embodiment, the chip ID portion having the impedance value associated with the identification code is provided between the ground terminals, and the resistance value between the ground 1 terminal and the ground 2 terminal is measured. The identification code can be read. For this reason, it is not necessary to provide a special dedicated terminal for reading the identification code. Therefore, for example, in an ASIC specialized in function, the number of unnecessary terminals that are not directly used for applications can be reduced. Thereby, the number of the terminals which a user can use freely can be increased.
Further, in this embodiment, the number of unnecessary terminals can be reduced, so that an increase in the total number of terminals due to an increase in the number of unnecessary terminals can also be suppressed. Therefore, an increase in chip size caused by an increase in the total number of terminals can be suppressed. Thereby, manufacturing cost can also be suppressed low.
Furthermore, in this embodiment, since only the resistance value between the ground 1 terminal and the ground 2 terminal is measured, a special measuring device is not required, and an increase in cost can be suppressed.

さらにまた、本実施例においては、接地端子と電源端子とがショートするような重故障が生じた場合であっても、グランド１の端子およびグランド２の端子間の抵抗値を測定しているので、識別コードを高い確率で読み取ることができる。このため、重故障が生じた場合でも、追跡調査が可能となり、故障の原因または同じウエハで製造された半導体集積回路チップも特定することができる。
さらに、グランド１の端子およびグランド２の端子間の抵抗値を測定するだけなので、製造工程における管理も容易に行うことができる。 Furthermore, in this embodiment, even when a serious failure occurs in which the ground terminal and the power supply terminal are short-circuited, the resistance value between the ground 1 terminal and the ground 2 terminal is measured. The identification code can be read with high probability. Therefore, even when a serious failure occurs, a follow-up investigation is possible, and the cause of the failure or a semiconductor integrated circuit chip manufactured on the same wafer can be specified.
Furthermore, since only the resistance value between the terminal of the ground 1 and the terminal of the ground 2 is measured, management in the manufacturing process can be easily performed.

本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路チップおよび識別コード書き込み方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。 The present invention is basically as described above.
The semiconductor integrated circuit chip and the identification code writing method of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiment, and various improvements or modifications can be made without departing from the gist of the present invention. Of course it is also good.

本発明の実施例に係る半導体集積回路チップを示す模式図である。1 is a schematic diagram showing a semiconductor integrated circuit chip according to an embodiment of the present invention. （ａ）は、本実施例の半導体集積回路チップのチップＩＤ部の配置状態を示す模式図であり、（ｂ）は、本実施例の半導体集積回路チップのチップＩＤ部の構成を示す回路図である。(A) is a schematic diagram which shows the arrangement | positioning state of the chip ID part of the semiconductor integrated circuit chip of a present Example, (b) is a circuit diagram which shows the structure of the chip ID part of the semiconductor integrated circuit chip of a present Example. It is. 従来の半導体集積回路装置を示す模式図である。It is a schematic diagram which shows the conventional semiconductor integrated circuit device. 従来の半導体集積回路装置のチップＩＤ部の構成を示す模式図である。It is a schematic diagram which shows the structure of the chip ID part of the conventional semiconductor integrated circuit device.

符号の説明Explanation of symbols

１０ 半導体集積回路チップ
１２、１０２ ＬＳＩ回路
１４、１０４ チップＩＤ部
１００ 半導体集積回路装置
１０６ ヒューズ部
１０８ デコーダ回路
ｆ１〜ｆｎ ヒューズ素子
Ｒ１〜Ｒｎ 抵抗素子 10 a semiconductor integrated circuit chip lines 12 and 102 LSI circuit 14,104 chip ID 100 a semiconductor integrated circuit device 106 fuses 108 the decoder circuit f 1 ~f n fuse elements R 1 to R n resistance elements

Claims (2)

互いに独立した２つの接地端子を有する半導体集積回路チップであって、
前記２つの接地端子間に、該チップの識別コードに対応付けられたインピーダンス値を有する素子を接続したことを特徴とする半導体集積回路チップ。 A semiconductor integrated circuit chip having two ground terminals independent from each other,
A semiconductor integrated circuit chip, wherein an element having an impedance value associated with an identification code of the chip is connected between the two ground terminals. 互いに独立した２つの接地端子を有する半導体集積回路チップに識別コードを書き込む方法であって、
前記２つの接地端子間に、複数の受動素子と複数のヒューズとを互いに直列もしくは並列にして接続し、
前記２つの接地端子間のインピーダンスが前記識別コードに対応付けられた値となるよう、前記複数のヒューズの導通、断線状態を設定することを特徴とする識別コードの書き込み方法。 A method of writing an identification code on a semiconductor integrated circuit chip having two ground terminals independent from each other,
A plurality of passive elements and a plurality of fuses are connected in series or in parallel with each other between the two ground terminals,
A method for writing an identification code, wherein the conduction and disconnection states of the plurality of fuses are set so that an impedance between the two ground terminals becomes a value associated with the identification code.
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