JP2005191287A

JP2005191287A - Semiconductor device and method for manufacturing the same

Info

Publication number: JP2005191287A
Application number: JP2003430913A
Authority: JP
Inventors: Mitsuhiro Fukunaga; 光洋福永; Hidesato Katsuta; 英里勝田
Original assignee: NEC Kyushu Ltd
Current assignee: NEC Kyushu Ltd
Priority date: 2003-12-25
Filing date: 2003-12-25
Publication date: 2005-07-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with its electric characteristics protected from variation due to avalanche performance by not allowing the avalanche current to pass near the gate electrodes of a power MOS field effect transistor or the like during avalanche performance, and to provide a method for manufacturing the same. <P>SOLUTION: A conductive film 34 for avalanche performance is formed in each of cells 3 surrounded by gate electrodes 1 arranged in a lattice pattern. At the middle of each of the cells 3, a trench 32 is formed with its bottom located in a high-concentration n<SP>+</SP>-region 10, a gate oxide film 33 for avalanche performance is formed on the inner walls of the trench 32, and a conductive film 34 for avalanche performance made of polysilicon or the like is embedded in the trench 32. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、アバランシェ動作時の電流経路を備えたパワーＭＯＳ電界効果トランジスタ等の半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device such as a power MOS field effect transistor having a current path during an avalanche operation, and a manufacturing method thereof.

従来のパワーＭＯＳ（ＭＯＳ：Metal Oxide Semiconductor）電界効果トランジスタは、等価回路では１つのトランジスタであるが、実際の製品は、１つのチップの中に数万個の単体のトランジスタが並列配置されている。このパワーＭＯＳ電界効果トランジスタでは、例えば、ドレインとなるＮ^＋基板に３０Ｖの電位をかけ、ゲート電極に１〜２Ｖの電位をかけることにより、前記ゲート電極に面したＰ⁻層からなるチャンネル部に反転層が形成され、電流が前記ドレインから前記チャネル部に接するソースに流れることによって、トランジスタがオン状態となる。ドレイン（基板）へ印加される電圧は通常２０〜１００Ｖ、流れる電流は通常１〜１０Ａである。従って、このパワーＭＯＳ電界効果トランジスタは、大電流による高速スイッチングが可能なので、スイチングレギュレータ制御及びモータ制御等に利用されている。 A conventional power MOS (Metal Oxide Semiconductor) field effect transistor is one transistor in an equivalent circuit, but in an actual product, tens of thousands of single transistors are arranged in parallel in one chip. . In this power MOS field effect transistor, for example, by applying a potential of 30 V to the N ⁺ substrate serving as the drain and applying a potential of 1 to 2 V to the gate electrode, the channel portion made of the P ⁻ layer facing the gate electrode is applied. An inversion layer is formed, and current flows from the drain to the source in contact with the channel portion, whereby the transistor is turned on. The voltage applied to the drain (substrate) is usually 20 to 100 V, and the flowing current is usually 1 to 10A. Therefore, this power MOS field effect transistor is used for switching regulator control, motor control, and the like because it can perform high-speed switching with a large current.

図５は従来のパワーＭＯＳ電界効果トランジスタの６セル分を示す平面図、図６及び図７は図５のＢ−Ｂ線による断面図である。なお、図５において、説明の便宜上、バリアメタル１１及びソース電極１２は図示を省略している。底部に高濃度Ｎ^＋領域１０を有するＮ⁻型シリコン基板のＮ⁻領域９上に、Ｐ⁻ベース８が形成されており、更に、このＰ⁻ベース８の上に、ソース領域となるＮ^＋拡散層４が形成されている。高濃度Ｎ^＋領域１０はドレイン電極１３となる。このシリコン基板表面には、各セル３の中心に、Ｐ^＋ベース５が形成されており、このＰ^＋ベース５を取り囲むようにして、ゲート電極１が平面視で格子状に形成されている。即ち、基板表面には、格子状に、断面Ｕ字形の溝６が形成されており、この溝６の内面にはゲート酸化膜７が形成され、更に溝６内にポリシリコンを埋込むことにより、ゲート電極１が形成されている。このゲート電極１上には、溝６の幅より若干広い幅を有する絶縁膜２が同様に格子状に形成されており、更に、この絶縁膜２及び基板上には、バリアメタル１１が一面に形成され、バリアメタル１１上にアルミニウム膜からなるソース電極１２が形成されている。この絶縁膜２によって、ゲート電極１はバリアメタル１１及びソース電極１２から電気的に絶縁されている。Ｎ^＋ソース拡散層４の上面はバリアメタル１１を介してソース電極１２に電気的に接続されており、更に、Ｐ^＋ベース５もソース電極１２に接続されている。これにより、ゲート電極１，ソース電極１２及びドレイン電極１３を共通にする複数セルのパワーＭＯＳ電界効果トランジスタが構成される。なお、Ｐ^＋ベース５はＰ⁻ベース８に接触していていると共に、バリアメタル１１を介してソース電極１２に接触してソース電極１２のコンタクトとなるものであり、Ｐ⁻ベース８に大電流を流せるようにするものである。 FIG. 5 is a plan view showing six cells of a conventional power MOS field effect transistor, and FIGS. 6 and 7 are cross-sectional views taken along the line BB of FIG. In FIG. 5, the barrier metal 11 and the source electrode 12 are not shown for convenience of explanation. A P ⁻ base 8 is formed on an N ⁻ region 9 of an N ⁻ type silicon substrate having a high-concentration N ⁺ region 10 at the bottom, and further, an N ^{+ serving as a} source region is formed on the P ⁻ base 8. A diffusion layer 4 is formed. The high concentration N ⁺ region 10 becomes the drain electrode 13. On the surface of the silicon substrate, a P ⁺ base 5 is formed at the center of each cell 3, and the gate electrodes 1 are formed in a lattice shape in plan view so as to surround the P ⁺ base 5. That is, a groove 6 having a U-shaped cross section is formed on the surface of the substrate in a lattice shape, a gate oxide film 7 is formed on the inner surface of the groove 6, and polysilicon is embedded in the groove 6. A gate electrode 1 is formed. On the gate electrode 1, an insulating film 2 having a width slightly larger than the width of the groove 6 is similarly formed in a lattice shape. Further, a barrier metal 11 is formed on the insulating film 2 and the substrate. A source electrode 12 made of an aluminum film is formed on the barrier metal 11. The gate electrode 1 is electrically insulated from the barrier metal 11 and the source electrode 12 by the insulating film 2. The upper surface of the N ⁺ source diffusion layer 4 is electrically connected to the source electrode 12 via the barrier metal 11, and the P ⁺ base 5 is also connected to the source electrode 12. As a result, a multi-cell power MOS field effect transistor having the gate electrode 1, the source electrode 12 and the drain electrode 13 in common is formed. Incidentally, P ⁺ base 5 P ^- with that in contact with the base 8, which becomes the contact of the source electrode 12 in contact with the source electrode 12 through the barrier metal 11, P ^- large current to the base 8 Is to be able to flow.

次に、この従来のパワーＭＯＳ電界効果トランジスタの動作について説明する。例えば、ドレイン電極１３に３０Ｖの電位をかけ、ゲートポリシリコン電極１に１〜２Ｖの電位を印加することにより、Ｐ⁻ベース８の溝６に面した領域に反転層が形成され、チャネルが形成される。これにより、電流がドレイン電極１３からソース電極１２に流れることによって、トランジスタがオン状態となる。 Next, the operation of this conventional power MOS field effect transistor will be described. For example, by applying a potential of 30 V to the drain electrode 13 and applying a potential of 1 to 2 V to the gate polysilicon electrode 1, an inversion layer is formed in the region facing the groove 6 of the P ⁻ base 8 to form a channel. Is done. Accordingly, current flows from the drain electrode 13 to the source electrode 12, so that the transistor is turned on.

しかしながら、このパワーＭＯＳ電界効果トランジスタに急激な負荷の変動（例えば、モータの急停止）があった場合に、パワーＭＯＳ電界効果トランジスタがアバランシェ動作することにより、トランジスタの電気的特性が変動するという問題点がある。 However, when the power MOS field effect transistor has a sudden load change (for example, a sudden stop of the motor), the power MOS field effect transistor undergoes an avalanche operation, and thus the electrical characteristics of the transistor fluctuate. There is a point.

従来のパワーＭＯＳ電界効果トランジスタがアバランシェ動作を行ったときの電流は、図７に示すように、断面Ｕ字状の溝６の底部に集中する電界の影響で、溝６近傍の経路１４を通ってシリコン基板内を流れる。この電流の経路１４は電流経路の一例である。このように、溝６近傍の経路１４をとおってシリコン基板内にアバランシェ電流が流れたときには、熱電子が発生し、ゲート酸化膜７内に補足される。そして、ゲート酸化膜７内に補足された熱電子は、ゲート酸化膜７内の電界強度分布を変動させ、トランジスタの電気的特性を所望の値から変動させてしまうという欠点がある。 As shown in FIG. 7, the current when the conventional power MOS field effect transistor performs an avalanche operation passes through the path 14 near the groove 6 due to the influence of the electric field concentrated on the bottom of the groove 6 having a U-shaped cross section. Flows through the silicon substrate. This current path 14 is an example of a current path. Thus, when an avalanche current flows in the silicon substrate through the path 14 in the vicinity of the groove 6, thermoelectrons are generated and captured in the gate oxide film 7. The thermoelectrons trapped in the gate oxide film 7 have a drawback that the electric field intensity distribution in the gate oxide film 7 is changed and the electrical characteristics of the transistor are changed from a desired value.

また、特開平３−１５５６７９号公報（特許文献１）には、アバランシェ降伏による素子の破壊を防止するために、複数のトランジスタの領域の外周を囲むように、最外周のＰ^＋拡散層領域１８ａ内にトレンチ２７を形成し、トレンチ２７にソース電極２６を埋め込んだ縦型ＭＯＳトランジスタが開示されている。 Japanese Patent Laid-Open No. 3-155679 (Patent Document 1) describes the outermost P ⁺ diffusion layer region 18a so as to surround the outer periphery of a plurality of transistor regions in order to prevent element breakdown due to avalanche breakdown. A vertical MOS transistor in which a trench 27 is formed therein and a source electrode 26 is embedded in the trench 27 is disclosed.

図８（ａ）はこの特許文献１に記載された縦型ＭＯＳトランジスタを示す断面図、図８（ｂ）はトレンチ２７の部分を拡大して示す断面図、図８（ｃ）は平面図である。図中、符号１５はシリコン半導体基板、１６はＮ^＋型半導体層、１７はＮ⁻型半導体層、１８はＰ型拡散領域、１９はガードリング、２０はＮ^＋型チャネルストッパ、２１はフィールド電極、２２はソース領域、２３はチャネル部、２４はゲート絶縁膜、２５はゲート電極、２６はソース電極である。この図８に示すように、最外周のＰ^＋拡散層領域１８ａに、ＭＯＳセル能動領域を囲むように、ソース領域２２より深くトレンチ２７を形成し、このトレンチ１７内にソース電極２６の材料を埋め込んでいる。これにより、トレンチ２７とソース電極２６により、アバランシェ降伏電流を積極的に流出させることができると記載されている。 8A is a cross-sectional view showing the vertical MOS transistor described in Patent Document 1, FIG. 8B is an enlarged cross-sectional view showing a portion of the trench 27, and FIG. 8C is a plan view. is there. In the figure, reference numeral 15 is a silicon semiconductor substrate, 16 is an N ⁺ type semiconductor layer, 17 is an N ⁻ type semiconductor layer, 18 is a P type diffusion region, 19 is a guard ring, 20 is an N ⁺ type channel stopper, and 21 is a field electrode. , 22 is a source region, 23 is a channel portion, 24 is a gate insulating film, 25 is a gate electrode, and 26 is a source electrode. As shown in FIG. 8, a trench 27 is formed deeper than the source region 22 in the outermost P ⁺ diffusion layer region 18 a so as to surround the MOS cell active region, and the material of the source electrode 26 is formed in the trench 17. Embedded. Thus, it is described that the avalanche breakdown current can be actively discharged by the trench 27 and the source electrode 26.

特開平３−１５５６７９号公報Japanese Patent Laid-Open No. 3-155679

しかしながら、この図８の方法を、図５乃至７に示す従来のパワーＭＯＳ電界効果トランジスタに適用しても、図８のトレンチ２７はＰ^＋拡散層領域１８内にあり、図５乃至７でいえば、その底部はＰ⁻ベース８内に止まる。よって、図５乃至７のゲート電極１用の溝６の底部がＮ⁻領域９まで達していることから、ゲート電極１の底部の方が図８で開示されたトレンチ２７よりも、ドレイン電極１３又はＮ^＋領域１０に近い。また、図８のトレンチ２７は、多くのトランジスタの領域の外周を囲むようにしか配置されない。これらの理由から、図８に示すトレンチ２７を図５乃至７に適用しても、アバランシェ動作時の電流はトレンチ２７には流れず、図７の電流のように、溝６近傍の経路１４をとおって流れることになる。このため、アバランシェ動作時に溝６の近傍を流れる電流により発生する熱電子が溝６内のゲート酸化膜７に補足され、図６のパワーＭＯＳ電界効果トランジスタの電気的特性を変動させてしまう。このため、特許文献１に開示された技術では、前述のゲート電極１が溝６内に形成されたタイプのパワーＭＯＳ電界効果トランジスタにおけるアバランシェ動作時の電気的特性の変動を防止することができないという欠点がある。 However, even if the method of FIG. 8 is applied to the conventional power MOS field effect transistor shown in FIGS. 5 to 7, the trench 27 of FIG. 8 is in the P ⁺ diffusion layer region 18, and it can be said in FIGS. If so, the bottom remains in the P ^- base 8. Therefore, since the bottom of the groove 6 for the gate electrode 1 in FIGS. 5 to 7 reaches the N ⁻ region 9, the bottom of the gate electrode 1 is closer to the drain electrode 13 than the trench 27 disclosed in FIG. 8. Alternatively, it is close to the N ⁺ region 10. Further, the trench 27 in FIG. 8 is arranged only to surround the outer periphery of many transistor regions. For these reasons, even if the trench 27 shown in FIG. 8 is applied to FIGS. 5 to 7, the current during the avalanche operation does not flow into the trench 27, and the path 14 near the groove 6 does not flow as shown in FIG. 7. It will flow through. For this reason, the thermal electrons generated by the current flowing in the vicinity of the trench 6 during the avalanche operation are captured by the gate oxide film 7 in the trench 6 and the electrical characteristics of the power MOS field effect transistor of FIG. 6 are fluctuated. For this reason, the technique disclosed in Patent Document 1 cannot prevent fluctuations in electrical characteristics during avalanche operation in a power MOS field effect transistor of the type in which the gate electrode 1 described above is formed in the groove 6. There are drawbacks.

本発明はかかる問題点に鑑みたものであって、パワーＭＯＳ電界効果トランジスタ等の半導体装置のアバランシェ動作時の電流経路を制御電極（ゲート電極）近傍ではないものとして、アバランシェ動作等による電気的特性の変動を防止することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of such problems, and assumes that the current path during the avalanche operation of a semiconductor device such as a power MOS field effect transistor is not near the control electrode (gate electrode), and the electrical characteristics due to the avalanche operation or the like. An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can prevent the fluctuation of the semiconductor device.

本発明に係る半導体装置は、高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型基板と、この低濃度第１導電型層上に形成された第２導電型層と、この第２導電型層の上に形成された第１導電型半導体層と、この第１導電型半導体層の表面から底部が前記低濃度第１導電型層に位置するように形成された第１溝と、この第１溝の内面に形成された制御電極用絶縁膜と、前記第１溝内に埋め込まれた制御電極と、前記第１導電型半導体層の表面から前記第１溝より深く形成された第２溝と、この第２溝内に第１絶縁膜を介して埋め込まれた導電膜と、前記制御電極の上面を覆うように平面視で格子状に形成された第２絶縁膜と、前記第１導電型半導体層及び前記導電膜に電気的に接続されるように前記基板上に形成された第１電極とを有することを特徴とする。 The semiconductor device according to the present invention includes a first conductivity type substrate having a high-concentration first conductivity type layer and a low-concentration first conductivity type layer thereon, and a second layer formed on the low-concentration first conductivity type layer. A conductive type layer, a first conductive type semiconductor layer formed on the second conductive type layer, and a bottom from the surface of the first conductive type semiconductor layer positioned at the low-concentration first conductive type layer; The formed first groove, the control electrode insulating film formed on the inner surface of the first groove, the control electrode embedded in the first groove, and the surface of the first conductive semiconductor layer from the first conductivity type semiconductor layer. A second groove formed deeper than the first groove, a conductive film embedded in the second groove with a first insulating film interposed therebetween, and a lattice shape in plan view so as to cover the upper surface of the control electrode A first insulating layer formed on the substrate to be electrically connected to the first conductive semiconductor layer and the conductive film; And having a pole.

この場合に、例えば、前記制御電極はゲート電極であり、前記制御電極用絶縁膜はゲート絶縁膜であり、前記第１導電型半導体層は第１導電型ソース領域であり、前記第１電極はソース電極である。 In this case, for example, the control electrode is a gate electrode, the control electrode insulating film is a gate insulating film, the first conductive semiconductor layer is a first conductive source region, and the first electrode is Source electrode.

この半導体装置において、前記第１溝は平面視で格子状に形成され、前記第２溝は前記第１溝に囲まれた各セルの中央に形成されていて、前記導電膜は前記制御電極（ゲート電極）に囲まれた各セルの中央に形成されていることが好ましい。前記第２溝は、例えば、底部が前記高濃度第１導電型層に位置するように形成されている。 In this semiconductor device, the first groove is formed in a lattice shape in a plan view, the second groove is formed in the center of each cell surrounded by the first groove, and the conductive film is formed of the control electrode ( Preferably, it is formed at the center of each cell surrounded by the gate electrode. The second groove is formed, for example, such that the bottom is located in the high-concentration first conductivity type layer.

また、この半導体装置は、前記第２絶縁膜及び前記基板上に形成されたバリアメタル層を有し、前記ソース電極は前記バリアメタル層上に形成されていて、前記第１電極と前記第１導電型半導体層（ソース領域）及び前記導電膜とは前記バリアメタルを介して電気的に接続されていることが好ましい。 The semiconductor device further includes a barrier metal layer formed on the second insulating film and the substrate, the source electrode is formed on the barrier metal layer, and the first electrode and the first electrode It is preferable that the conductive semiconductor layer (source region) and the conductive film are electrically connected via the barrier metal.

本発明に係る半導体装置の製造方法は、高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型シリコン基板の表面に、第２導電型層及び第２導電型層上の第１導電型半導体層を形成する工程と、前記第１導電型半導体層上に窒化膜を形成する工程と、この窒化膜上にレジストを形成した後フォトリソグラフィによりパターニングして前記レジストに前記第１溝及び第２溝用の孔を形成する工程と、前記レジストをマスクとして前記窒化膜をパターニングし前記窒化膜に前記第１溝及び第２溝用の孔を形成する工程と、窒化膜の前記第１溝用の孔を第２のレジストにより選択的に埋める工程と、前記第２のレジストをマスクとして異方性エッチングして前記基板の表面に第３の溝を形成する工程と、前記第２のレジストを除去した後前記窒化膜をマスクとして異方性エッチングして前記基板の表面の前記第３の溝を更に深くエッチングして前記第１溝より深い前記第２溝を形成すると共に底部が前記低濃度第１導電型層に位置する前記第１溝を形成する工程と、を有することを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a second conductivity type layer and a second conductivity type formed on a surface of a first conductivity type silicon substrate having a high concentration first conductivity type layer and a low concentration first conductivity type layer thereon. Forming a first conductive type semiconductor layer on the mold layer; forming a nitride film on the first conductive type semiconductor layer; forming a resist on the nitride film; Forming a hole for the first groove and the second groove in a resist, patterning the nitride film using the resist as a mask, and forming a hole for the first groove and the second groove in the nitride film; A step of selectively filling a hole for the first groove of the nitride film with a second resist, and anisotropic etching using the second resist as a mask to form a third groove on the surface of the substrate And removing the second resist Thereafter, anisotropic etching is performed using the nitride film as a mask to further etch the third groove on the surface of the substrate to form the second groove deeper than the first groove, and the bottom is the first low-concentration first. Forming the first groove located in the conductive type layer.

この半導体装置の製造方法において、前記第１溝及び第２溝の内面に、夫々前記制御電極用絶縁膜及び前記第１絶縁膜を形成する工程と、前記第１溝及び第２溝内にポリシリコン膜を埋め込んで、前記制御電極及び前記導電膜を形成する工程とを有することが好ましい。 In this method of manufacturing a semiconductor device, a step of forming the control electrode insulating film and the first insulating film on the inner surfaces of the first groove and the second groove, respectively, and a polycrystal in the first groove and the second groove. Preferably, the method includes a step of embedding a silicon film to form the control electrode and the conductive film.

本発明によれば、制御（ゲート）電極と、高濃度第１導電型層（ドレイン）と、第１導電型半導体層（ソース領域）とからなる半導体装置（パワーＭＯＳ電界効果トランジスタ）において、底部が高濃度第１導電型層内に位置する第２溝内に第１絶縁膜を介して導電膜が埋め込まれているので、アバランシェ動作時には、電流がドレインから第２溝内の導電膜の近傍をとおって第１導電型半導体層（ソース）に流れるので、制御電極（ゲート電極）の近傍をとおらないため、熱電子が制御電極用絶縁膜（ゲート絶縁膜）に補足されることがない。このため、本発明によれば、制御電極用（ゲート）絶縁膜内の電界強度分布を変動させて、トランジスタの電気的特性を変動させてしまうことがない。 According to the present invention, in a semiconductor device (power MOS field effect transistor) comprising a control (gate) electrode, a high-concentration first conductivity type layer (drain), and a first conductivity type semiconductor layer (source region), Is embedded in the second groove located in the high-concentration first conductivity type layer via the first insulating film, so that during the avalanche operation, current flows from the drain to the vicinity of the conductive film in the second groove. Since the current flows through the first conductive type semiconductor layer (source) and does not pass through the vicinity of the control electrode (gate electrode), thermal electrons are not captured by the control electrode insulating film (gate insulating film). . For this reason, according to the present invention, the electric field strength distribution in the control electrode (gate) insulating film is not changed, and the electrical characteristics of the transistor are not changed.

以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の実施の形態におけるパワーＭＯＳ電界効果トランジスタの６セル部分を抽出して示す平面図、図２及び図３は図１のＡ−Ａ線による断面図である。なお、図１において、説明の便宜上、バリアメタル１１及びソース電極１２は図示を省略している。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a plan view showing six cell portions extracted from a power MOS field effect transistor according to an embodiment of the present invention, and FIGS. 2 and 3 are cross-sectional views taken along line AA of FIG. In FIG. 1, for convenience of explanation, the barrier metal 11 and the source electrode 12 are not shown.

従来のパワーＭＯＳ電界効果トランジスタと同様に、底部に高濃度Ｎ^＋領域１０を有するＮ⁻型シリコン基板のＮ⁻領域９上に、Ｐ⁻ベース８が形成されており、更に、このＰ⁻ベース８の上に、ソース領域となるＮ^＋拡散層４が形成されている。高濃度Ｎ^＋領域１０はドレイン電極１３となる。このシリコン基板表面には、ゲート電極１が平面視で格子状に形成されている。即ち、基板表面には、格子状に、断面Ｕ字形の溝６が形成されており、この溝６の内面にはゲート酸化膜７が形成され、更に溝６内にポリシリコンを埋込むことにより、ゲート電極１が形成されている。このゲート電極１上には、溝６の幅より若干広い幅を有する絶縁膜２が同様に格子状に形成されており、更に、この絶縁膜２及び基板上には、バリアメタル１１が一面に形成され、バリアメタル１１上にアルミニウム膜からなるソース電極１２が形成されている。この絶縁膜２によって、ゲート電極１はバリアメタル１１及びソース電極１２から電気的に絶縁されている。また、Ｐ^＋ベース５がＰ⁻ベース８に接触するように各セル３の中央に形成されており、このＰ^＋ベース５はバリアメタル１１を介してソース電極１２に接続されている。Ｐ^＋ベース５はソース電極１２のコンタクトとなり、Ｐ⁻ベース８に大電流を流すためのものである。 Similar to a conventional power MOS field effect transistor, a P ⁻ base 8 is formed on an N ⁻ region 9 of an N ⁻ type silicon substrate having a high concentration N ⁺ region 10 at the bottom, and this P ⁻ base is further formed. An N ⁺ diffusion layer 4 serving as a source region is formed on 8. The high concentration N ⁺ region 10 becomes the drain electrode 13. On the surface of the silicon substrate, gate electrodes 1 are formed in a lattice shape in plan view. That is, a groove 6 having a U-shaped cross section is formed on the surface of the substrate in a lattice shape, a gate oxide film 7 is formed on the inner surface of the groove 6, and polysilicon is embedded in the groove 6. A gate electrode 1 is formed. On the gate electrode 1, an insulating film 2 having a width slightly larger than the width of the groove 6 is similarly formed in a lattice shape. Further, a barrier metal 11 is formed on the insulating film 2 and the substrate. A source electrode 12 made of an aluminum film is formed on the barrier metal 11. The gate electrode 1 is electrically insulated from the barrier metal 11 and the source electrode 12 by the insulating film 2. The P ⁺ base 5 is formed at the center of each cell 3 so as to contact the P ⁻ base 8, and the P ⁺ base 5 is connected to the source electrode 12 through the barrier metal 11. The P ⁺ base 5 serves as a contact with the source electrode 12, and is used for flowing a large current through the P ⁻ base 8.

本実施形態においては、格子状に配置されたゲート電極１に囲まれた各セル３にアバランシェ動作用の導電膜３４が形成されている。即ち、各セル３の中央に、底部が高濃度Ｎ^＋領域１０に位置する溝（第２の溝）３２が形成されている。そして、この溝３２の内面に第１絶縁膜としてのアバランシェ動作用酸化膜３３が形成されており、溝３２内にポリシリコン等からなるアバランシェ動作用導電膜３４が埋め込まれている。なお、本実施形態においては、この導電膜３４は平面視でほぼ矩形であるが、この矩形に限らず、円形等、種々の平面形状にすることができる。 In the present embodiment, a conductive film 34 for avalanche operation is formed in each cell 3 surrounded by the gate electrodes 1 arranged in a lattice pattern. That is, a groove (second groove) 32 whose bottom is located in the high concentration N ⁺ region 10 is formed in the center of each cell 3. An avalanche operation oxide film 33 as a first insulating film is formed on the inner surface of the groove 32, and an avalanche operation conductive film 34 made of polysilicon or the like is embedded in the groove 32. In the present embodiment, the conductive film 34 is substantially rectangular in a plan view. However, the conductive film 34 is not limited to this rectangular shape, and may be various planar shapes such as a circle.

Ｎ^＋ソース拡散層４の上面及びＰ^＋ベース５はバリアメタル１１を介してソース電極１２に電気的に接続されており、更に、導電膜３４もバリアメタル１１を介してソース電極１２に接続されている。これにより、ゲート電極１，ソース電極１２及びドレイン電極１３を共通にする複数セルのパワーＭＯＳ電界効果トランジスタが構成される。 The upper surface of the N ⁺ source diffusion layer 4 and the P ⁺ base 5 are electrically connected to the source electrode 12 through the barrier metal 11, and the conductive film 34 is also connected to the source electrode 12 through the barrier metal 11. ing. As a result, a multi-cell power MOS field effect transistor having the gate electrode 1, the source electrode 12 and the drain electrode 13 in common is formed.

次に、上述の如く構成された本実施形態のパワーＭＯＳ電界効果トランジスタの動作について説明する。先ず、ドレインとしてのＮ^＋領域１０に３０Ｖの電位をかけ、ポリシリコンゲート電極１に１乃至２Ｖの電位を印加すると、各セル３において、電界効果により、ゲート酸化膜７に面したＰ⁻ベース層８の表面部分に電子が引き付けられて反転層（Ｎ型半導体のチャネル領域）が生じる。Ｎ^＋領域１０（ドレイン）及びＮ^＋ソース拡散層４（ソース）は電子密度が大きいので、前記反転層が形成されると、ソース及びドレイン間を電子が移動し、電流がドレイン電極１３からソース電極１２に流れてトランジスタがオンになる。 Next, the operation of the power MOS field effect transistor of the present embodiment configured as described above will be described. First, when a potential of 30 V is applied to the N ⁺ region 10 serving as the drain and a potential of 1 to 2 V is applied to the polysilicon gate electrode 1, the P ⁻ base facing the gate oxide film 7 due to the electric field effect in each cell 3. Electrons are attracted to the surface portion of the layer 8 to generate an inversion layer (channel region of the N-type semiconductor). Since the N ⁺ region 10 (drain) and the N ⁺ source diffusion layer 4 (source) have a high electron density, when the inversion layer is formed, electrons move between the source and the drain, and current flows from the drain electrode 13 to the source. It flows to the electrode 12 and the transistor is turned on.

このパワーＭＯＳ電界効果トランジスタにおいて、急激な負荷の変動が生じた場合には、アバランシェ電流は、図３に示すように、ゲート電極用の溝６の近傍ではなく、セル３の中央部にあるアバランシェ動作用溝３２の近傍の経路３５を流れる。この経路３５を流れるアバランシェ電流によって、アバランシェ動作用溝３２近傍のシリコン基板内に発生した熱電子は、アバランシェ動作用酸化膜３３に補足され、溝６内のゲート酸化膜７に補足されることはない。従って、パワーＭＯＳ電界効果トランジスタのゲート酸化膜７内の電界強度分布が変動することはなく、パワーＭＯＳ電界効果トランジスタの電気的特性が所望の値から変動することはない。 In this power MOS field effect transistor, when an abrupt load change occurs, the avalanche current is not in the vicinity of the gate electrode trench 6 but in the central portion of the cell 3 as shown in FIG. It flows through a path 35 in the vicinity of the operating groove 32. The thermoelectrons generated in the silicon substrate near the avalanche operation groove 32 by the avalanche current flowing through the path 35 are captured by the avalanche operation oxide film 33 and captured by the gate oxide film 7 in the groove 6. Absent. Therefore, the electric field intensity distribution in the gate oxide film 7 of the power MOS field effect transistor does not fluctuate, and the electric characteristics of the power MOS field effect transistor do not fluctuate from a desired value.

次に、図１乃至３に示す本発明の実施形態のパワーＭＯＳ電界効果トランジスタの製造方法について、図４（ａ）乃至（ｅ）を参照して説明する。Ｎ⁻シリコン基板４０の裏面に、図２及び３に示す高濃度Ｎ^＋領域１０を形成し、Ｎ⁻シリコン基板４０の表面にＰ⁻ベース９及びＮ^＋ソース拡散層４を形成する。その後、図４（ａ）に示すように、Ｎ−シリコン基板４０の表面上に、マスクとなる窒化膜３９を形成し、この窒化膜３９上に熱酸化膜３８を形成し、更に、この熱酸化膜３８上に化学気相成長により酸化膜３７を形成する。次いで、レジスト３６を形成し、このレジスト３６をフォトリソグラフィによりパターニングして、レジスト３６にゲート電極用の溝６及びアバランシェ動作用溝３２を形成するための孔を形成する。 Next, a method for manufacturing the power MOS field effect transistor according to the embodiment of the present invention shown in FIGS. 1 to 3 will be described with reference to FIGS. The N ^- rear surface of the silicon substrate 40, to form a high concentration ^{N +} region 10 shown in FIG. 2 and 3, the N ^- surface of the silicon substrate 40 P ^- forming the base 9 and the ^{N +} source diffusion layer 4. Thereafter, as shown in FIG. 4A, a nitride film 39 serving as a mask is formed on the surface of the N-silicon substrate 40, and a thermal oxide film 38 is formed on the nitride film 39. An oxide film 37 is formed on the oxide film 38 by chemical vapor deposition. Next, a resist 36 is formed, and this resist 36 is patterned by photolithography to form holes in the resist 36 for forming the gate electrode groove 6 and the avalanche operation groove 32.

次いで、図４（ｂ）に示すように、レジスト３６をマスクとして、酸化膜３７、熱酸化膜３８及び窒化膜３９をエッチングする。その後、図４（ｃ）に示すように、酸化膜３７、熱酸化膜３８及び窒化膜３９におけるゲート電極形成用溝６を形成するための孔をレジスト３６により埋め、各セルの中央の孔のみを開口させる。 Next, as shown in FIG. 4B, the oxide film 37, the thermal oxide film 38, and the nitride film 39 are etched using the resist 36 as a mask. Thereafter, as shown in FIG. 4C, the hole for forming the gate electrode forming groove 6 in the oxide film 37, the thermal oxide film 38, and the nitride film 39 is filled with a resist 36, and only the hole at the center of each cell is formed. Open.

その後、異方性プラズマエッチングすることにより、図４（ｄ）に示すように、各セルの中央に溝（第３の溝）を形成した後、マスク３６を除去する。次いで、図４（ｅ）に示すように、異方性プラズマエッチングを追加して、各セルの中央の溝を更に掘り進み、ゲート電極用の溝を新たに形成する。これにより、各セルの中央に底部が高濃度Ｎ^＋領域１０に位置する溝３２を形成すると共に、格子状の位置に底部が低濃度Ｎ⁻領域９に位置するゲート電極用の溝６を形成する。 Thereafter, anisotropic etching is performed to form a groove (third groove) in the center of each cell as shown in FIG. 4D, and then the mask 36 is removed. Next, as shown in FIG. 4E, anisotropic plasma etching is added to further dig a central groove of each cell to newly form a groove for a gate electrode. As a result, a groove 32 whose bottom is located in the high concentration N ⁺ region 10 is formed in the center of each cell, and a groove 6 for the gate electrode whose bottom is located in the low concentration N ⁻ region 9 is formed in a lattice-like position. To do.

その後、各溝６，３２の内面に夫々ゲート酸化膜７及びアバランシェ動作用酸化膜３３を形成し、更に、各溝６，３２にポリシリコン膜を埋め込んでゲート電極１及びアバランシェ動作用導電膜３４を形成する。その後、絶縁膜２とバリアメタル１１とソース電極１２（アルミニウム電極）とを形成することにより、パワーＭＯＳ電界効果トランジスタが完成する。 Thereafter, a gate oxide film 7 and an avalanche operation oxide film 33 are formed on the inner surfaces of the trenches 6 and 32, respectively. Further, a polysilicon film is embedded in the trenches 6 and 32, and the gate electrode 1 and the avalanche operation conductive film 34 are formed. Form. Thereafter, by forming the insulating film 2, the barrier metal 11, and the source electrode 12 (aluminum electrode), a power MOS field effect transistor is completed.

本発明の実施形態に係るパワーＭＯＳ電界効果トランジスタの６セル分を示す平面図である。It is a top view which shows 6 cells of the power MOS field effect transistor which concerns on embodiment of this invention. 図１のＡ−Ａ線に沿った断面図である。It is sectional drawing along the AA line of FIG. 同じく図１のＡ−Ａ線に沿った断面図であって、アバランシェ動作時の電流経路を示した図である。FIG. 3 is a cross-sectional view taken along the line AA in FIG. 1 and showing a current path during an avalanche operation. （ａ）乃至（ｅ）は本発明の実施形態に係るパワーＭＯＳ電界効果トランジスタの製造方法を工程順に示す断面図である。(A) thru | or (e) are sectional drawings which show the manufacturing method of the power MOS field effect transistor which concerns on embodiment of this invention in order of a process. 従来のパワーＭＯＳ電界効果トランジスタの６セル分を示す平面図である。It is a top view which shows 6 cells of the conventional power MOS field effect transistor. 図５のＢ−Ｂ線に沿った断面図である。It is sectional drawing along the BB line of FIG. 同じく図５のＢ−Ｂ線に沿った断面図であって、アバランシェ動作時の電流経路を示した図である。FIG. 6 is a cross-sectional view taken along the line BB in FIG. 5 and showing a current path during an avalanche operation. （ａ）、（ｂ）、（ｃ）は、特許文献１に記載された縦型ＭＯＳトランジスタの断面図、拡大断面図及び平面図である。(A), (b), (c) is sectional drawing of the vertical MOS transistor described in patent document 1, an expanded sectional view, and a top view.

符号の説明Explanation of symbols

１：ゲート電極
２：絶縁膜
３：セル
４：Ｎ^＋ソース拡散層
５：Ｐ＋ベース
６：溝
７：ゲート酸化膜
８：Ｐ⁻ベース層
９：Ｎ⁻領域
１０：Ｎ^＋領域
１１：バリアメタル
１２：ソース電極
１３：ドレイン電極
２３，３５：電流経路
３２：アバランシェ動作用溝
３３：アバランシェ動作用酸化膜
３４：アバランシェ動作用導電膜
３６：レジスト
３７：化学気相成長酸化膜
３８：熱酸化膜
３９：マスク窒化膜
４０：シリコン基板 1: Gate electrode 2: Insulating film 3: Cell 4: N ⁺ source diffusion layer 5: P + base 6: Groove 7: Gate oxide film 8: P ^- base layer 9: N ^- region 10: N ⁺ region 11: Barrier metal 12: source electrode 13: drain electrode 23, 35: current path 32: avalanche operation groove 33: avalanche operation oxide film 34: avalanche operation conductive film 36: resist 37: chemical vapor deposition oxide film 38: thermal oxide film 39: Mask nitride film 40: Silicon substrate

Claims

高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型基板と、この低濃度第１導電型層上に形成された第２導電型層と、この第２導電型層の上に形成された第１導電型半導体層と、この第１導電型半導体層の表面から底部が前記低濃度第１導電型層に位置するように形成された第１溝と、この第１溝の内面に形成された制御電極用絶縁膜と、前記第１溝内に埋め込まれた制御電極と、前記第１導電型半導体層の表面から前記第１溝より深く形成された第２溝と、この第２溝内に第１絶縁膜を介して埋め込まれた導電膜と、前記制御電極の上面を覆うように平面視で格子状に形成された第２絶縁膜と、前記第１導電型半導体層及び前記導電膜に電気的に接続されるように前記基板上に形成された第１電極とを有することを特徴とする半導体装置。 A first conductivity type substrate having a high concentration first conductivity type layer and a low concentration first conductivity type layer thereon; a second conductivity type layer formed on the low concentration first conductivity type layer; A first conductivity type semiconductor layer formed on the conductivity type layer; a first groove formed such that a bottom portion of the first conductivity type semiconductor layer is positioned on the low-concentration first conductivity type layer; A control electrode insulating film formed on the inner surface of the first groove, a control electrode embedded in the first groove, and a first electrode formed deeper than the first groove from the surface of the first conductive semiconductor layer. Two grooves, a conductive film embedded in the second groove via a first insulating film, a second insulating film formed in a lattice shape in plan view so as to cover the upper surface of the control electrode, and the first And a first electrode formed on the substrate so as to be electrically connected to the conductive film and the conductive film. That the semiconductor device.

前記制御電極はゲート電極であり、前記制御電極用絶縁膜はゲート絶縁膜であり、前記第１導電型半導体層は第１導電型ソース領域であり、前記第１電極はソース電極であることを特徴とする請求項１に記載の半導体装置。 The control electrode is a gate electrode, the control electrode insulating film is a gate insulating film, the first conductivity type semiconductor layer is a first conductivity type source region, and the first electrode is a source electrode. The semiconductor device according to claim 1.

前記第１溝は平面視で格子状に形成され、前記第２溝は前記第１溝に囲まれた各セルの中央に形成されていて、前記導電膜は前記制御電極に囲まれた各セルの中央に形成されていることを特徴とする請求項１又は２に記載の半導体装置。 The first groove is formed in a lattice shape in plan view, the second groove is formed in the center of each cell surrounded by the first groove, and the conductive film is each cell surrounded by the control electrode. The semiconductor device according to claim 1, wherein the semiconductor device is formed at a center of the semiconductor device.

前記第２溝は、前記第１導電型半導体層の表面から底部が前記高濃度第１導電型層に位置するように形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。 The said 2nd groove | channel is formed so that a bottom part may be located in the said high concentration 1st conductivity type layer from the surface of the said 1st conductivity type semiconductor layer. A semiconductor device according to 1.

前記第２絶縁膜及び前記基板上に形成されたバリアメタル層を有し、前記第１電極は前記バリアメタル層上に形成されていて、前記第１電極と前記第１導電型半導体層及び前記導電膜とは前記バリアメタルを介して電気的に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。 A barrier metal layer formed on the second insulating film and the substrate, wherein the first electrode is formed on the barrier metal layer, and the first electrode, the first conductive semiconductor layer, The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected to the conductive film through the barrier metal.

請求項１に記載の半導体装置の製造方法において、高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型シリコン基板の表面に、第２導電型層及び第２導電型層上の第１導電型半導体層を形成する工程と、前記第１導電型半導体層上に窒化膜を形成する工程と、この窒化膜上にレジストを形成した後フォトリソグラフィによりパターニングして前記レジストに前記第１溝及び第２溝用の孔を形成する工程と、前記レジストをマスクとして前記窒化膜をパターニングし前記窒化膜に前記第１溝及び第２溝用の孔を形成する工程と、窒化膜の前記第１溝用の孔を第２のレジストにより選択的に埋める工程と、前記第２のレジストをマスクとして異方性エッチングして前記基板の表面に第３の溝を形成する工程と、前記第２のレジストを除去した後前記窒化膜をマスクとして異方性エッチングして前記基板の表面の前記第３の溝を更に深くエッチングして前記第１溝より深い前記第２溝を形成すると共に底部が前記低濃度第１導電型層に位置する前記第１溝を形成する工程と、を有することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the second conductive type layer and the first conductive type layer are formed on the surface of the first conductive type silicon substrate having the high concentration first conductive type layer and the low concentration first conductive type layer thereon. Forming a first conductive type semiconductor layer on the two conductive type layer; forming a nitride film on the first conductive type semiconductor layer; and forming a resist on the nitride film and then patterning by photolithography. Forming a hole for the first groove and the second groove in the resist, and patterning the nitride film using the resist as a mask to form the hole for the first groove and the second groove in the nitride film. A step of selectively filling the hole for the first groove of the nitride film with a second resist, and anisotropic etching using the second resist as a mask to form a third groove on the surface of the substrate. Forming the second resist Then, anisotropic etching is performed using the nitride film as a mask to further etch the third groove on the surface of the substrate to form the second groove deeper than the first groove, and the bottom is the low And a step of forming the first groove located in the first concentration type conductivity layer.

前記第１溝及び第２溝の内面に、夫々前記制御電極用絶縁膜及び前記第１絶縁膜を形成する工程と、前記第１溝及び第２溝内にポリシリコン膜を埋め込んで、前記制御電極及び前記導電膜を形成する工程とを有することを特徴とする請求項６に記載の半導体装置の製造方法。 Forming the control electrode insulating film and the first insulating film on the inner surfaces of the first groove and the second groove, respectively, and embedding a polysilicon film in the first groove and the second groove to perform the control. The method of manufacturing a semiconductor device according to claim 6, further comprising: forming an electrode and the conductive film.