JP2005191241A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To avoid such a fact that a large electric field is applied to a gate insulating film with respect to a high drain electric field. <P>SOLUTION: There are provided an n<SP>+</SP>-type SiC drain region 10 formed in a semiconductor substrate, an n<SP>-</SP>-type SiC drift region 20 formed by being connected with the drain region 10, a trench 142 formed in the specific region of the front layer of the drift region 20 and having a specific depth, a p-type well region 30 formed contiguous to the bottom face of the trench 142 and having a specific depth, an n<SP>+</SP>-type source region 40 formed in a specific region on a front layer in the well region 30, gate insulating films 92, 93 formed on at least the well region 30, a gate electrode 80 formed on the gate insulating films 92, 93, a drain electrode 120 connected to the drain region 10, and a source electrode 60 connected to the source region 40. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また、最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
縦型ＭＯＳＦＥＴは、電力用半導体デバイスへのＳｉＣ適用を考える上で重要なデバイスである。ＭＯＳＦＥＴは電圧駆動型デバイスであるため、素子の並列駆動が可能であり、駆動回路も簡素である。また、ユニポーラデバイスであるために高速スイッチングが可能である。従来技術におけるＳｉＣパワーＭＯＳＦＥＴとしては、例えば下記特許文献１に開示されているものがある。
従来例におけるデバイス断面構造について説明する。本構造では、高濃度Ｎ＋型ＳｉＣ基板上にＮ−型ＳｉＣドリフト領域が形成されている。そして、ドリフト領域の表層部における所定領域にはＰ型ウエル領域が形成され、Ｐ型ウエル領域内にはＮ＋型ソース領域とＰ＋型コンタクト領域が形成されている。また、Ｐ型ウエル領域の表層には、Ｎ＋型ソース領域と接続されてＮ−型蓄積型チャネル領域が形成されている。また、ドリフト領域の表層部には、蓄積型チャネル領域と接続されてＮ＋型領域が形成されている。蓄積型チャネル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。そして、Ｐ＋型コンタクト領域及びＮ＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ＋型ＳｉＣ基板の裏面にはドレイン電極が形成されている。
このパワーＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向した蓄積型チャネルの表層に電子の蓄積層が形成される。その結果、ドレイン領域からドリフト領域、ゲート絶縁膜下のＮ＋型領域、蓄積型チャネル領域、ソース領域を経て、ソース電極へと電流が流れる。
また、ゲート電極に印加された電圧を取り去ると、蓄積型チャネルはＰ型ウエル領域とのビルトインポテンシャルによって空乏化される。その結果、ゲート絶縁膜下のＮ＋型領域から蓄積型チャネル領域へと電流が流れなくなり、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。 Silicon carbide (hereinafter referred to as SiC) has a wide band gap, and the maximum breakdown electric field is an order of magnitude larger than that of silicon (hereinafter referred to as Si). Further, the natural oxide of SiC is SiO 2 , and a thermal oxide film can be easily formed on the surface of SiC by the same method as Si. For this reason, SiC is expected to be a very excellent material when used as a high-speed / high-voltage switching element of an electric vehicle, particularly as a high-power uni / bipolar element.
The vertical MOSFET is an important device in considering application of SiC to a power semiconductor device. Since a MOSFET is a voltage-driven device, elements can be driven in parallel and the drive circuit is simple. Moreover, since it is a unipolar device, high-speed switching is possible. As a SiC power MOSFET in the prior art, for example, there is one disclosed in Patent Document 1 below.
A device cross-sectional structure in a conventional example will be described. In this structure, an N − type SiC drift region is formed on a high concentration N + type SiC substrate. A P-type well region is formed in a predetermined region in the surface layer portion of the drift region, and an N + -type source region and a P + -type contact region are formed in the P-type well region. Further, an N − -type accumulation channel region is formed on the surface layer of the P-type well region so as to be connected to the N + -type source region. Further, an N + type region is formed in the surface layer portion of the drift region so as to be connected to the storage type channel region. A gate electrode is disposed on the storage channel region via a gate insulating film, and the gate electrode is covered with an interlayer insulating film. A source electrode is formed so as to be in contact with the P + type contact region and the N + type source region, and a drain electrode is formed on the back surface of the N + type SiC substrate.
The operation of this power MOSFET is that when a positive voltage is applied to the gate electrode while a voltage is applied between the drain electrode and the source electrode, electrons are applied to the surface of the storage channel facing the gate electrode. A storage layer is formed. As a result, current flows from the drain region to the source electrode through the drift region, the N + type region under the gate insulating film, the storage channel region, and the source region.
When the voltage applied to the gate electrode is removed, the storage channel is depleted by the built-in potential with the P-type well region. As a result, no current flows from the N + -type region under the gate insulating film to the storage channel region, and the drain electrode and the source electrode are electrically insulated and exhibit a switching function.

次に、従来のＳｉＣパワーＭＯＳＦＥＴの製造方法の一例について説明する。
まず、Ｎ＋型ＳｉＣ基板の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣドリフト領域が形成されている。
次いで、マスク材を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域を形成する。総ドーズ量は例えば１×１０１２〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次いで、マスク材を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ＋型コンタクト領域を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次いで、マスク材を用いて例えば１００〜１０００℃の高温で燐イオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋型ソース領域を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
次いで、マスク材を用いて例えば１００〜１０００℃の高温で窒素イオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ−型蓄積型チャネル領域とＮ＋型領域を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
次いで、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
次いで、ゲート絶縁膜を１２００℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極を形成する。次に、層間膜としてＣＶＤ酸化膜を堆積する。
その後、層間膜に対し、Ｎ＋型ソース領域及びＰ＋型コンタクト領域上にコンタクトホールを開孔し、ソース電極を形成する。また、Ｎ＋型基板の裏面にドレイン電極として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、従来のＳｉＣパワーＭＯＳＦＥＴが完成する。 Next, an example of a method for manufacturing a conventional SiC power MOSFET will be described.
First, an N − type SiC drift region having, for example, an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 1 to 100 μm is formed on the N + type SiC substrate.
Next, using a mask material, for example, aluminum ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 3 M (eV) to form a P-type well region. The total dose is, for example, 1 × 10 12 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
Next, using a mask material, for example, aluminum ions are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C. to form a P + type contact region. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
Next, using a mask material, for example, phosphorus ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 M (eV) to form an N + type source region. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, as the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
Next, using a mask material, for example, nitrogen ions are implanted in a multistage manner at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C. to form an N − type accumulation channel region and an N + type region. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 .
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
Next, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
Next, a gate insulating film is formed by thermal oxidation at about 1200 ° C., and then a gate electrode is formed using, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film.
Thereafter, a contact hole is formed in the interlayer film on the N + type source region and the P + type contact region to form a source electrode. Further, a metal film is deposited as a drain electrode on the back surface of the N + type substrate, and heat-treated at, for example, about 600 to 1400 ° C. to complete an existing SiC power MOSFET as an ohmic electrode.

特開平１１−２７４４８７号公報Japanese Patent Laid-Open No. 11-274487

上記従来技術の問題点を以下に説明する。
このような、イオン注入によってＰ型ウエル領域を形成する従来のＳｉＣパワーＭＯＳＦＥＴでは、ウエル領域３０を十分に深く形成することが難しい。それゆえパンチスルーが起きるのを防ぐために、通常、Ｐ型ウエル領域のＰ型不純物濃度は大きくなるように設計されている。
ところで、窒素イオンをイオン注入して、Ｎ−型蓄積型チャネル領域とゲート絶縁膜下のＮ＋型領域を形成するとき、Ｐ型不純物を補償してＮ−型蓄積型チャネル領域を形成するためには、半導体基体中に注入する窒素イオンの濃度が、Ｐ型ウエル領域のＰ型不純物濃度以上となるようにしなくてはならない。それゆえ、ゲート絶縁膜下のＮ＋型領域のＮ型不純物濃度は、Ｐ型ウエル領域のＰ型不純物濃度よりも大きく形成される。
しかしながら、ゲート絶縁膜下にこのようなＰ型ウエル領域よりも不純物濃度の大きいＮ＋型領域が形成されると、ドレイン電極に高電圧が印加された時、高濃度のＮ＋型領域にドレイン電界が集中してしまう。その結果、半導体素子内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題が生じる。また、通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求される（アバランシェ耐量）が、従来のＳｉＣ ＭＯＳＦＥＴではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することを目的とする。 The problems of the prior art will be described below.
In such a conventional SiC power MOSFET in which the P-type well region is formed by ion implantation, it is difficult to form the well region 30 sufficiently deep. Therefore, in order to prevent punch-through from occurring, normally, the P-type impurity concentration in the P-type well region is designed to increase.
By the way, when nitrogen ions are implanted to form an N − -type storage channel region and an N + -type region under the gate insulating film, the N − -type storage channel region is formed by compensating for the P-type impurities. For this, the concentration of nitrogen ions implanted into the semiconductor substrate must be equal to or higher than the P-type impurity concentration in the P-type well region. Therefore, the N type impurity concentration of the N + type region under the gate insulating film is formed higher than the P type impurity concentration of the P type well region.
However, when such an N + type region having an impurity concentration higher than that of the P type well region is formed under the gate insulating film, when a high voltage is applied to the drain electrode, the drain is formed in the high concentration N + type region. The electric field is concentrated. As a result, the gate insulating film breaks down before the avalanche breakdown occurs in the semiconductor element, causing a problem that a desired breakdown voltage cannot be obtained. In a normal power device, when an avalanche current flows, it is required to withstand a constant current (avalanche resistance). There was a problem of very small values.
The present invention has been made in order to solve the problems of the prior art as described above, and provides a high breakdown voltage semiconductor device and a method for manufacturing the same capable of suppressing a large electric field from being applied to a gate insulating film even with respect to a high drain electric field. The purpose is to provide.

上記課題を解決するために、本発明は、半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続される第１導電型のドリフト領域と、該ドリフト領域表層に形成される所定深さを有する溝と、該溝の底面に接して形成される、所定深さを有する第２導電型のウエル領域と、該ウエル領域内の表層部に形成される第１導電型のソース領域と、少なくとも前記ウエル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを備えている。   In order to solve the above-described problems, the present invention is formed in a first conductivity type drain region formed in a semiconductor substrate, a first conductivity type drift region connected to the drain region, and a drift region surface layer. A groove having a predetermined depth, a second conductivity type well region formed in contact with the bottom surface of the groove, and a first conductivity type formed in a surface layer portion in the well region. A source region, a gate insulating film formed on at least the well region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source connected to the source region And an electrode.

本発明によれば、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the high voltage semiconductor device which can suppress that a big electric field is applied to a gate insulating film with respect to a high drain electric field, and its manufacturing method can be provided.

以下、本発明の実施の形態を図面に従って詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、本実施の形態では、すべてドレイン電極１２０を半導体基板裏面に形成し、ソース電極６０を基板表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし、例えばドレイン電極１２０をソース電極６０と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
また、本実施の形態においては、例えばドレイン領域１０がＮ型、ウエル領域３０がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域１０がＰ型、ウエル領域３０がＮ型となるような構成にしてもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
The polytype of silicon carbide (SiC) used in this embodiment is typically 4H, but other polytypes such as 6H and 3C may be used. Further, in the present embodiment, the semiconductor device has been described in which the drain electrode 120 is formed on the back surface of the semiconductor substrate, the source electrode 60 is disposed on the substrate surface, and a current is flowed vertically in the element. However, for example, the present invention can also be applied to a semiconductor device having a structure in which the drain electrode 120 is disposed on the substrate surface in the same manner as the source electrode 60 and current flows in the lateral direction.
In the present embodiment, the drain region 10 is N-type and the well region 30 is P-type. However, the combination of the N-type and P-type is not limited to this. For example, the drain region 10 May be a P-type and the well region 30 may be an N-type.
Furthermore, it goes without saying that modifications are included within the scope not departing from the gist of the present invention.

（実施の形態１）
図１は本発明によって製造される半導体装置の実施の形態１を示している。図に示すように、高濃度Ｎ＋型ＳｉＣ基板（ドレイン領域）１０上にＮ−型ＳｉＣドリフト領域２０が形成されている。そして、ドリフト領域２０の表層部における所定領域には所定深さを有する溝１４２が形成されている。その溝１４２の底面に接して、ドリフト領域２０の表層にＰ型ウエル領域３０が形成されている。Ｐ型ウエル領域３０内にはＮ＋型ソース領域４０とＰ＋型コンタクト領域５０が形成されている。また、Ｐ型ウエル領域３０の表層には、Ｎ−型蓄積型チャネル領域１０２が、Ｎ＋型ソース領域４０と接続され、かつ側壁がＰ型ウエル領域３０の側壁とほぼ一致するように形成されている。さらに、Ｐ型ウエル領域３０に囲まれる溝１４２凸部のドリフト領域２０の表層には、Ｎ＋型領域１７０が形成されている。蓄積型チャネル領域１０２上にはゲート絶縁膜９２を介してゲート電極８０が配置されるが、ゲート絶縁膜９２は溝１４２の側壁及びＮ＋型領域１７０上まで延設されており、特に溝１４２の側壁の絶縁膜９３は膜厚が蓄積型チャネル領域１０２上の絶縁膜９２よりも厚く形成されている。ゲート電極８０は層間絶縁膜７０にて覆われている。そして、Ｐ＋型コンタクト領域５０及びＮ＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極１２０が形成されている。 (Embodiment 1)
FIG. 1 shows a first embodiment of a semiconductor device manufactured according to the present invention. As shown in the figure, an N − type SiC drift region 20 is formed on a high concentration N + type SiC substrate (drain region) 10. A groove 142 having a predetermined depth is formed in a predetermined region in the surface layer portion of the drift region 20. A P-type well region 30 is formed in the surface layer of the drift region 20 in contact with the bottom surface of the groove 142. An N + type source region 40 and a P + type contact region 50 are formed in the P type well region 30. On the surface layer of the P-type well region 30, the N − -type storage channel region 102 is formed so as to be connected to the N + -type source region 40 and the side wall substantially coincides with the side wall of the P-type well region 30. ing. Further, an N + type region 170 is formed on the surface layer of the drift region 20 of the convex portion of the groove 142 surrounded by the P type well region 30. A gate electrode 80 is disposed on the storage channel region 102 via a gate insulating film 92, and the gate insulating film 92 extends to the side wall of the trench 142 and the N + -type region 170, and in particular, the trench 142. The insulating film 93 on the side wall is formed thicker than the insulating film 92 on the storage channel region 102. The gate electrode 80 is covered with an interlayer insulating film 70. A source electrode 60 is formed so as to be in contact with the P + -type contact region 50 and the N + -type source region 40, and a drain electrode 120 is formed on the back surface of the N + -type SiC substrate 10.

この実施の形態の半導体装置の動作について説明する。なお、基本的な動作は上記従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。すなわち、ドレイン電極１２０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル領域１０２の表層に電子の蓄積層が形成される。その結果、ドレイン電極１２０からドレイン領域１０、ドリフト領域２０、蓄積型チャネル領域１０２、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル領域１０２はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域２０から蓄積型チャネル領域１０２へと電流が流れなくなり、ドレイン電極１２０とソース電極６０との間は電気的に絶縁される。このように、本実施の形態の半導体装置はスイッチング機能を示すことになる。 The operation of the semiconductor device of this embodiment will be described. The basic operation is the same as that of the conventional SiC power MOSFET. That is, when a positive voltage is applied to the gate electrode 80 in a state where a voltage is applied between the drain electrode 120 and the source electrode 60, electrons are accumulated on the surface layer of the storage channel region 102 facing the gate electrode 80. A storage layer is formed. As a result, a current flows from the drain electrode 120 to the source electrode 60 through the drain region 10, the drift region 20, the storage channel region 102, and the source region 40.
Further, when the voltage applied to the gate electrode 80 is removed, the storage channel region 102 is depleted by the built-in potential with the P-type well region 30. As a result, no current flows from the drift region 20 to the storage channel region 102, and the drain electrode 120 and the source electrode 60 are electrically insulated. As described above, the semiconductor device of this embodiment exhibits a switching function.

次に、本実施の形態で示した半導体装置の製造方法の一例を、図２（ａ）〜図３（ｈ）の断面図を用いて説明する。
図２（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣドリフト領域２０が形成されている。ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図２（ｂ）の工程においては、マスク材１５６を用いて、例えば深さ０．１〜１０μｍの溝１４２を形成する。次に、同じくマスク材１５６を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１×１０１２〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｃ）の工程においては、マスク材１５７を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｄ）の工程においては、マスク材１５８を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図２（ｅ）の工程においては、マスク材１５９を用いて、例えば１００〜１０００℃の高温で窒素イオン１６１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ−型蓄積型チャネル領域１０２、及びＮ＋型領域１７０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図２（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図３（ｇ）の工程においては、ゲート絶縁膜を１２００℃程度での熱酸化により形成する。この際、溝１４２の底面は（０００１）シリコン面であり、溝１４２の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４２の側壁の方が厚く形成される。溝１４２底面に形成された絶縁膜を９２、側壁に形成された絶縁膜を９３とすると、絶縁膜９３は絶縁膜９２の２〜３倍程度厚く成長している。
図３（ｈ）の工程においては、例えば多結晶シリコンによりゲート電極８０を形成する。次に、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ＋型ソース領域４０及びＰ＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す実施の形態１としての半導体装置が完成する。 Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the process of FIG. 2A, an N − type SiC drift region 20 having an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 1 to 100 μm, for example, is formed on the N + type SiC substrate 10. Is formed. The SiC substrate was hexagonal and the surface orientation was a (0001) silicon surface.
In the step of FIG. 2B, a groove 142 having a depth of 0.1 to 10 μm, for example, is formed using the mask material 156. Next, using the mask material 156, aluminum ions 130 are implanted in a multistage manner at an acceleration voltage of 10 k to 3 M (eV) at a high temperature of, for example, 100 to 1000 ° C. to form the P-type well region 30. The total dose is, for example, 1 × 10 12 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 2C, using the mask material 157, for example, aluminum ions 131 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C., and the P + -type contact region 50 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 2D, using the mask material 158, for example, phosphorus ions 132 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C., and the N + type source region 40 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, as the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
In the step of FIG. 2 (e), the using the mask material 159, and a multi-stage injection of nitrogen ions 161 at a high temperature of for example 100 to 1000 ° C. at an acceleration voltage of 10k~1M (eV), N - -type accumulation type channel region 102 and N + -type region 170 are formed. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 .
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the process of FIG. 2F, heat treatment is performed at 1000 to 1800 ° C., for example, to activate the implanted impurities.
In the step of FIG. 3G, a gate insulating film is formed by thermal oxidation at about 1200 ° C. At this time, since the bottom surface of the groove 142 is a (0001) silicon surface and the side wall of the groove 142 is a (112 bar 0) surface, the oxide film is formed thicker on the side wall of the groove 142 by anisotropic thermal oxidation. Is done. When the insulating film formed on the bottom surface of the groove 142 is 92 and the insulating film formed on the side wall is 93, the insulating film 93 grows to be about 2 to 3 times thicker than the insulating film 92.
In the step of FIG. 3H, the gate electrode 80 is formed from, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as the interlayer film 70.
Thereafter, although not particularly illustrated, a contact hole is formed in the interlayer film 70 on the N + type source region 40 and the P + type contact region 50 to form the source electrode 60. Also, a metal film is deposited as the drain electrode 120 on the back surface of the N + type substrate 10 and is heat-treated at, for example, about 600 to 1400 ° C. to complete the semiconductor device as the first embodiment shown in FIG. 1 as an ohmic electrode.

以上のように本実施の形態の半導体装置は、半導体基体に形成される第１導電型、ここではＮ型のドレイン領域（ＳｉＣ基板）１０と、該ドレイン領域１０と接続されて形成されるＮ型のドリフト領域２０と、該ドリフト領域２０の表層の所定領域に形成される、所定深さを有する溝１４２と、該溝１４２の底面に接して形成される、所定深さを有する第２導電型、ここではＰ型のウエル領域３０と、該ウエル領域３０内の表層部の所定領域に形成されるＮ型のソース領域４０と、少なくともウエル領域３０上に形成されるゲート絶縁膜９２（９３）と、該ゲート絶縁膜９２（９３）上に形成されるゲート電極８０と、ドレイン領域１０に接続されるドレイン電極１２０と、ソース領域４０に接続されるソース電極６０とを備えている。
このように本半導体装置では、溝１４２を形成し、その溝１４２の底面に接してＰ型ウエル領域３０を形成することで、Ｐ型ウエル領域３０に囲まれるドリフト領域２０の表層に形成されたゲート絶縁膜９２（９３）を、水平ではなく凸型に形成できる。このため、ゲート絶縁膜９２（９３）の直下にＮ＋型領域１７０が形成されていても、ゲート絶縁膜９２（９３）に及ぶドレイン電界をウエル領域３０によりさらに効果的に緩和できるから、従来に比べてゲート絶縁膜９２（９３）に大きな電界がかからない。その結果、半導体装置内部でアバランシェ降伏が起きる前に、ゲート絶縁膜９２（９３）がブレークダウンを起こすことを防止でき、素子耐圧が向上する。
また、ソース領域４０及びドリフト領域２０と接続され、かつ側壁がウエル領域３０の側壁とほぼ一致するように第１導電型の蓄積型チャネル領域１０２が形成され、少なくとも該蓄積型チャネル領域１０２上にゲート絶縁膜９２（９３）が形成されている。このように蓄積型チャネルを用いているので、オン抵抗をさらに低減することができる。
また、ゲート絶縁膜９２（９３）が溝１４２の側壁を覆うように延設され、溝１４２の側壁を覆う絶縁膜９３の厚さが、溝１４２の底面に形成されるゲート絶縁膜９２の厚さよりも厚く形成されている。このように溝１４２の側壁を覆うゲート絶縁膜９３の厚さを、蓄積型チャネル領域１０２上のゲート絶縁膜９２より厚く形成することにより、溝１４２の側壁を覆うゲート絶縁膜９３の絶縁破壊電圧を大きくできる。その結果、ゲート絶縁膜９２（９３）でのブレークダウンがさらに起きにくく、素子耐圧を向上できる。
なお、ゲート絶縁膜９２（９３）は、異方性熱酸化により溝側壁の絶縁膜９３で溝底面の絶縁膜９２よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、本実施の形態の製造方法は、図２（ｂ）に示したように、半導体基体上にマスク材１５６を堆積する第１の工程と、該マスク材１５６をパターニングする第２の工程と、マスク材１５６を用いて半導体基体をエッチングし、所定深さを有する溝１４２を設ける第３の工程と、マスク材１５６越しに半導体基体中に不純物を導入することで、ウエル領域３０を形成する第４の工程とを少なくとも含む。この構成により、溝１４２とＰ型ウエル領域３０を同一マスクで形成できるから、２枚のマスクを用いて溝１４２とＰ型ウエル領域３０を形成する従来の製造方法に比べて、半導体装置をより簡単に製造できる特長がある。
また、図２（ｅ）に示したように、マスク材１５９越しに半導体基体中に不純物を導入することで、蓄積チャネル領域１０２を形成する工程を少なくとも含む。これにより溝１４２の形成、ウエル領域３０の形成と、蓄積チャネル領域１０２の形成を同一マスクにより行うことができるため、同一マスクを用いない場合に比べて、半導体装置をより容易に作製できる。また、蓄積チャネル領域１０２の形成時、ゲート絶縁膜９２（９３）の直下にＮ＋型領域が形成されないため、ゲート絶縁膜９２（９３）へのドレイン電界集中を回避できる。
また、半導体基体として、炭化珪素半導体を用いている。このように半導体基体として炭化珪素を用いることで、シリコン半導体に比べ、高耐圧性、高キャリア移動度、高飽和ドリフト速度を容易に確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。さらに、半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が（０００１）シリコン面としたので、溝１４２の側壁面は表面の（０００１）シリコン面よりも反応性の高い面方位とすることができる。
また、図３（ｇ）に示したように、ゲート絶縁膜９２（９３）を熱酸化により形成する工程を有し、該工程においては、異方性熱酸化により、溝１４２の底面に比べ側面の膜厚が厚い膜を形成する。溝１４２の側壁面は溝１４２の底面の（０００１）シリコン面よりも反応性が高いため、熱酸化により溝１４２の底面に比べ側面の膜厚が厚い絶縁膜を容易に形成できる。 As described above, the semiconductor device according to the present embodiment has a first conductivity type, here N-type drain region (SiC substrate) 10 formed on a semiconductor substrate, and an N formed by being connected to the drain region 10. Type drift region 20, groove 142 having a predetermined depth formed in a predetermined region of the surface layer of drift region 20, and second conductive having a predetermined depth formed in contact with the bottom surface of groove 142. Type, here P-type well region 30, N-type source region 40 formed in a predetermined region of the surface layer in well region 30, and gate insulating film 92 (93) formed at least on well region 30. ), A gate electrode 80 formed on the gate insulating film 92 (93), a drain electrode 120 connected to the drain region 10, and a source electrode 60 connected to the source region 40.
As described above, in this semiconductor device, the trench 142 is formed, and the P-type well region 30 is formed in contact with the bottom surface of the trench 142, so that the drift layer 20 surrounded by the P-type well region 30 is formed on the surface layer. The gate insulating film 92 (93) can be formed in a convex shape instead of horizontal. For this reason, even if the N + -type region 170 is formed immediately below the gate insulating film 92 (93), the drain electric field reaching the gate insulating film 92 (93) can be more effectively relaxed by the well region 30. As compared with the above, a large electric field is not applied to the gate insulating film 92 (93). As a result, the breakdown of the gate insulating film 92 (93) can be prevented before the avalanche breakdown occurs in the semiconductor device, and the device breakdown voltage is improved.
Also, a first conductivity type storage channel region 102 is formed so as to be connected to the source region 40 and the drift region 20 and the side wall substantially coincides with the side wall of the well region 30, and at least on the storage type channel region 102. A gate insulating film 92 (93) is formed. Since the accumulation channel is used in this way, the on-resistance can be further reduced.
Further, the gate insulating film 92 (93) extends so as to cover the side wall of the groove 142, and the thickness of the insulating film 93 covering the side wall of the groove 142 is the thickness of the gate insulating film 92 formed on the bottom surface of the groove 142. It is formed thicker than the thickness. By forming the gate insulating film 93 covering the sidewall of the trench 142 to be thicker than the gate insulating film 92 on the storage channel region 102 in this way, the dielectric breakdown voltage of the gate insulating film 93 covering the sidewall of the trench 142 is increased. Can be increased. As a result, breakdown in the gate insulating film 92 (93) is less likely to occur, and the device breakdown voltage can be improved.
The gate insulating film 92 (93) has been described as an example in which the insulating film 93 on the side wall of the groove is grown thicker than the insulating film 92 on the bottom surface of the groove by anisotropic thermal oxidation. An oxide film may be used so that the film thickness is almost the same between the groove sidewall and the bottom surface.
In addition, as shown in FIG. 2B, the manufacturing method of the present embodiment includes a first step of depositing a mask material 156 on a semiconductor substrate, and a second step of patterning the mask material 156. The well region 30 is formed by etching the semiconductor substrate using the mask material 156 to provide a groove 142 having a predetermined depth and introducing impurities into the semiconductor substrate through the mask material 156. And at least a fourth step. With this configuration, the trench 142 and the P-type well region 30 can be formed with the same mask, so that the semiconductor device can be manufactured more than the conventional manufacturing method in which the trench 142 and the P-type well region 30 are formed using two masks. It is easy to manufacture.
Further, as shown in FIG. 2E, at least a step of forming the accumulation channel region 102 by introducing impurities into the semiconductor substrate through the mask material 159 is included. Accordingly, the formation of the trench 142, the formation of the well region 30, and the formation of the storage channel region 102 can be performed with the same mask, so that the semiconductor device can be manufactured more easily than when the same mask is not used. In addition, since the N + -type region is not formed immediately below the gate insulating film 92 (93) when the accumulation channel region 102 is formed, it is possible to avoid drain electric field concentration on the gate insulating film 92 (93).
A silicon carbide semiconductor is used as the semiconductor substrate. By using silicon carbide as the semiconductor substrate in this manner, it is possible to easily ensure high pressure resistance, high carrier mobility, and high saturation drift speed as compared with silicon semiconductors. For this reason, it can be used for a high-speed switching element or a high-power element. Furthermore, since a hexagonal silicon carbide semiconductor is used as the semiconductor substrate and the surface orientation of the substrate surface is a (0001) silicon surface, the side wall surface of the groove 142 is more reactive than the (0001) silicon surface on the surface. The surface orientation can be high.
In addition, as shown in FIG. 3G, a step of forming the gate insulating film 92 (93) by thermal oxidation is performed, and in this step, the side surface is compared with the bottom surface of the trench 142 by anisotropic thermal oxidation. A film having a large thickness is formed. Since the side wall surface of the groove 142 is more reactive than the (0001) silicon surface on the bottom surface of the groove 142, an insulating film having a thicker side surface than the bottom surface of the groove 142 can be easily formed by thermal oxidation.

（実施の形態２）
図４は本発明によって製造される半導体装置の実施の形態２を示している。
この実施の形態の半導体装置と実施の形態１との相違点は、実施の形態１でゲート絶縁膜９２の下に形成されたＮ＋型領域１７０が、実施の形態２では形成されていない点である。
その他の構造と半導体装置の動作については実施の形態１と同様である。
次に、本実施の形態で示した半導体装置の製造方法の一例を、図５（ａ）〜図６（ｇ）の断面図を用いて説明する。
図５（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣドリフト領域２０が形成されている。ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図５（ｂ）の工程においては、マスク材１５６を用いて、例えば深さ０．１〜１０μｍの溝１４２を形成する。次に、同じくマスク材１５６を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１×１０１２〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図５（ｃ）の工程においては、同じくマスク材１５６を用いて、例えば１００〜１０００℃の高温で窒素イオン１３３を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ−型蓄積型チャネル領域１０２を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。
以上の工程により、溝１４２、ウエル領域３０と蓄積型チャネル領域１０２を、同一マスク材１５６を用いて形成できた。
図５（ｄ）の工程においては、マスク材１５７を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図５（ｅ）の工程においては、マスク材１５８を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図５（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図６（ｇ）の工程においては、ゲート絶縁膜９２（９３）を１２００℃程度での熱酸化により形成する。この際、溝１４２の底面は（０００１）シリコン面であり、溝１４２の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４２の側壁の方が厚く形成される。溝１４２の底面に形成された絶縁膜を９２、側壁に形成された絶縁膜を９３とすると、絶縁膜９３は絶縁膜９２の２〜３倍程度厚く成長している。次に、例えば多結晶シリコンによりゲート電極８０を形成し、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ＋型ソース領域４０及びＰ＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図４に示す実施の形態２としての半導体装置が完成する。 (Embodiment 2)
FIG. 4 shows a second embodiment of a semiconductor device manufactured according to the present invention.
The difference between the semiconductor device of this embodiment and the first embodiment is that the N + type region 170 formed under the gate insulating film 92 in the first embodiment is not formed in the second embodiment. It is.
Other structures and operations of the semiconductor device are the same as those in the first embodiment.
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the process of FIG. 5A, an N − type SiC drift region 20 having, for example, an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 1 to 100 μm is formed on the N + type SiC substrate 10. Is formed. The SiC substrate was hexagonal and the surface orientation was a (0001) silicon surface.
In the step of FIG. 5B, a groove 142 having a depth of 0.1 to 10 μm, for example, is formed using the mask material 156. Next, using the mask material 156, aluminum ions 130 are implanted in a multistage manner at an acceleration voltage of 10 k to 3 M (eV) at a high temperature of, for example, 100 to 1000 ° C. to form the P-type well region 30. The total dose is, for example, 1 × 10 12 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 5 (c), also using a mask material 156, the nitrogen ions 133 and multi-stage implanted at an acceleration voltage of 10k~1M (eV) at a high temperature of for example 100 to 1000 ° C., N - -type accumulation type channels Region 102 is formed. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 .
Through the above steps, the trench 142, the well region 30 and the storage channel region 102 can be formed using the same mask material 156.
In the process of FIG. 5D, using the mask material 157, aluminum ions 131 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of, for example, 100 to 1000 ° C., and the P + -type contact region 50 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the step shown in FIG. 5E, using the mask material 158, for example, phosphorus ions 132 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C., and the N + type source region 40 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, as the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the step of FIG. 5F, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
In the step of FIG. 6G, the gate insulating film 92 (93) is formed by thermal oxidation at about 1200 ° C. At this time, since the bottom surface of the groove 142 is a (0001) silicon surface and the side wall of the groove 142 is a (112 bar 0) surface, the oxide film is formed thicker on the side wall of the groove 142 by anisotropic thermal oxidation. Is done. When the insulating film formed on the bottom surface of the trench 142 is 92 and the insulating film formed on the side wall is 93, the insulating film 93 grows to be about 2 to 3 times thicker than the insulating film 92. Next, the gate electrode 80 is formed from, for example, polycrystalline silicon, and a CVD oxide film is deposited as the interlayer film 70.
Thereafter, although not particularly illustrated, a contact hole is formed in the interlayer film 70 on the N + type source region 40 and the P + type contact region 50 to form the source electrode 60. In addition, a metal film is deposited as the drain electrode 120 on the back surface of the N + type substrate 10 and heat-treated at, for example, about 600 to 1400 ° C. to complete the semiconductor device as the second embodiment shown in FIG. 4 as an ohmic electrode.

この半導体装置においては、ゲート絶縁膜９２（９３）下にＮ＋型領域１７０が形成されないため、実施の形態１と比べてさらに効果的にゲート絶縁膜へのドレイン電界集中を回避できる。
また、溝１４２の形成、ウエル領域３０の形成と、蓄積チャネル領域１０２の形成をすべて同一マスクにより行うことができるため、実施の形態１に比べて半導体装置をより容易に作製できる特長がある。
なお、ゲート絶縁膜９２（９３）は、異方性熱酸化により溝側壁の絶縁膜９３で溝底面の絶縁膜９２よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。 In this semiconductor device, since the N + -type region 170 is not formed under the gate insulating film 92 (93), the drain electric field concentration on the gate insulating film can be avoided more effectively than in the first embodiment.
Further, since the formation of the trench 142, the formation of the well region 30 and the formation of the storage channel region 102 can be performed with the same mask, there is a feature that a semiconductor device can be manufactured more easily than in the first embodiment.
The gate insulating film 92 (93) has been described as an example in which the insulating film 93 on the side wall of the groove is grown thicker than the insulating film 92 on the bottom surface of the groove by anisotropic thermal oxidation. An oxide film may be used so that the film thickness is almost the same between the groove sidewall and the bottom surface.

（実施の形態３）
図７は本発明によって製造される半導体装置の実施の形態３を示している。図に示すように、高濃度Ｎ＋型ＳｉＣ基板１０上にＮ−型ＳｉＣドリフト領域２０が形成されている。そして、ドリフト領域２０上にはＰ型電界保護領域１１０が積層されている。この電界保護領域１１０の表層部における所定領域には、深さ方向に電界保護領域１１０を貫通し、ドリフト領域２０に達する溝１４０が形成されている。そして、溝１４０の底面に接して、ドリフト領域２０の表層にＰ型ウエル領域３０が形成されている。Ｐ型ウエル領域３０内にはＮ＋型ソース領域４０とＰ＋型コンタクト領域５０が形成されている。また、Ｐ型ウエル領域３０の表層には、Ｎ−型蓄積型チャネル領域１００が、Ｎ＋型ソース領域４０及びドリフト領域２０と接続して形成されている。蓄積型チャネル領域１００の上にはゲート絶縁膜９０を介してゲート電極８０が配置されている。ゲート電極８０は層間絶縁膜７０にて覆われている。そして、Ｐ＋型コンタクト領域５０及びＮ＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極１２０が形成されている。 (Embodiment 3)
FIG. 7 shows a third embodiment of a semiconductor device manufactured according to the present invention. As shown in the figure, an N − type SiC drift region 20 is formed on a high concentration N + type SiC substrate 10. A P-type field protection region 110 is stacked on the drift region 20. In a predetermined region in the surface layer portion of the electric field protection region 110, a groove 140 that penetrates the electric field protection region 110 in the depth direction and reaches the drift region 20 is formed. A P-type well region 30 is formed in the surface layer of the drift region 20 in contact with the bottom surface of the groove 140. An N + type source region 40 and a P + type contact region 50 are formed in the P type well region 30. Further, an N − -type storage channel region 100 is formed on the surface layer of the P-type well region 30 so as to be connected to the N + -type source region 40 and the drift region 20. A gate electrode 80 is disposed on the storage channel region 100 via a gate insulating film 90. The gate electrode 80 is covered with an interlayer insulating film 70. A source electrode 60 is formed so as to be in contact with the P + -type contact region 50 and the N + -type source region 40, and a drain electrode 120 is formed on the back surface of the N + -type SiC substrate 10.

この実施の形態の半導体装置の動作について説明する。なお、基本的な動作は上記従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。すなわち、ドレイン電極１２０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル領域１００の表層に電子の蓄積層が形成される。その結果、ドレイン領域１０からドリフト領域２０、蓄積型チャネル領域１００、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル領域１００はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域２０から蓄積型チャネル領域１００へと電流が流れなくなり、ドレイン電極１２０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。 The operation of the semiconductor device of this embodiment will be described. The basic operation is the same as that of the conventional SiC power MOSFET. That is, when a positive voltage is applied to the gate electrode 80 in a state where a voltage is applied between the drain electrode 120 and the source electrode 60, electrons are applied to the surface layer of the storage channel region 100 facing the gate electrode 80. A storage layer is formed. As a result, a current flows from the drain region 10 to the source electrode 60 through the drift region 20, the storage channel region 100, and the source region 40.
Further, when the voltage applied to the gate electrode 80 is removed, the storage channel region 100 is depleted by the built-in potential with the P-type well region 30. As a result, no current flows from the drift region 20 to the storage channel region 100, and the drain electrode 120 and the source electrode 60 are electrically insulated, and exhibit a switching function.

次に、本実施の形態で示した半導体装置の製造方法の一例を、図８（ａ）〜図９（ｇ）の断面図を用いて説明する。
図８（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣドリフト領域２０が形成されている。さらにドリフト領域２０上には例えば不純物濃度が１×１０１４〜１×１０２０ｃｍ−３、厚さが０．０１〜２μｍのＰ型電界保護領域１１０が形成されている。なお、ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図８（ｂ）の工程においては、マスク材１５０を用いて、深さ方向に電界保護領域１１０を貫通し、ドリフト領域２０に達する、例えば深さ０．１〜１０μｍの溝１４０を形成する。次に、同じくマスク材１５０を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１×１０１２〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図８（ｃ）の工程においては、例えばエピタキシャル成長により、不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが０．０１〜２μｍのＮ−型蓄積チャネル領域１００を形成する。
図８（ｄ）の工程においては、マスク材１５１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図８（ｅ）の工程においては、マスク材１５２を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図８（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図９（ｇ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成する。この際、溝１４０の底面は（０００１）シリコン面であり、溝１４０の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４０の側壁の方が厚く形成される。
次に、例えば多結晶シリコンによりゲート電極８０を形成し、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ＋型ソース領域４０及びＰ＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図７に示す実施の形態３としての半導体装置が完成する。 Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the process of FIG. 8A, an N − type SiC drift region 20 having an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 1 to 100 μm, for example, is formed on the N + type SiC substrate 10. Is formed. Further, on the drift region 20, for example, a P-type field protection region 110 having an impurity concentration of 1 × 10 14 to 1 × 10 20 cm −3 and a thickness of 0.01 to 2 μm is formed. The SiC substrate was hexagonal and the surface orientation was a (0001) silicon surface.
In the step of FIG. 8B, using the mask material 150, a groove 140 having a depth of, for example, 0.1 to 10 μm is formed that penetrates the electric field protection region 110 in the depth direction and reaches the drift region 20. Next, using the mask material 150, aluminum ions 130 are implanted in a multistage manner at an acceleration voltage of 10 k to 3 M (eV) at a high temperature of, for example, 100 to 1000 ° C. to form the P-type well region 30. The total dose is, for example, 1 × 10 12 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 8C, the N − type accumulation channel region 100 having an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 0.01 to 2 μm is formed by, for example, epitaxial growth.
8D, using the mask material 151, for example, aluminum ions 131 are multi-stage implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 M (eV), and the P + -type contact region 50 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
8E, using the mask material 152, for example, phosphorus ions 132 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C., and the N + type source region 40 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, as the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the process of FIG. 8F, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
In the step of FIG. 9G, the gate insulating film 90 is formed by thermal oxidation at about 1200.degree. At this time, since the bottom surface of the groove 140 is a (0001) silicon surface and the side wall of the groove 140 is a (112 bar 0) surface, the oxide film is formed thicker on the side wall of the groove 140 by anisotropic thermal oxidation. Is done.
Next, the gate electrode 80 is formed from, for example, polycrystalline silicon, and a CVD oxide film is deposited as the interlayer film 70.
Thereafter, although not particularly illustrated, a contact hole is formed in the interlayer film 70 on the N + type source region 40 and the P + type contact region 50 to form the source electrode 60. Further, a metal film is deposited as the drain electrode 120 on the back surface of the N + type substrate 10 and is heat-treated at, for example, about 600 to 1400 ° C. to form an ohmic electrode, thereby completing the semiconductor device as the third embodiment shown in FIG.

この半導体装置においては、溝１４０が形成されないドリフト領域２０の表層に、第２導電型の電界保護領域１１０が形成されている。また、電界保護領域１１０が、ゲート絶縁膜９０の下の領域に、蓄積型チャネル領域１００を介して形成されている。これにより高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制できる。その結果、実施の形態１、２の半導体装置よりもさらに効果的にゲート絶縁膜にかかるドレイン電界を緩和できる。
なお、ゲート絶縁膜９０は、異方性熱酸化により溝１４０の側壁で溝１４０の底面よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、溝１４０とＰ型ウエル領域３０を同一マスクで形成できるから、２枚のマスクを用いて溝１４０とＰ型ウエル領域３０を形成する従来の製造方法に比べて、より簡単に製造できる特長がある。
また、ウエル領域３０を形成する第４の工程後、マスク材１５０を除去する第５の工程と、蓄積型チャネル領域１００をエピタキシャル成長により形成する第６の工程とを含む。このように蓄積型チャネル１００をエピタキシャル成長により形成するのでチャネル領域に欠陥が少なく、実施の形態１、２の半導体装置よりもさらにチャネル抵抗を低減できる。
また、ドリフト領域２０上に電界保護領域１１０を積層させた半導体基体を用い、溝１４０を形成する第３の工程において、マスク材１５０を用いて半導体基体をエッチングし、電界保護領域１１０を貫通し、ドリフト領域２０に達する溝１４０を設ける。このように電界保護領域１１０を積層させた半導体基体を用いることができるから、例えばマスク材を用いて不純物導入し、電界保護領域を形成する場合に比べて、素子作製が容易である。 In this semiconductor device, a second conductivity type electric field protection region 110 is formed in the surface layer of the drift region 20 where the groove 140 is not formed. Further, the electric field protection region 110 is formed in the region under the gate insulating film 90 via the storage channel region 100. Thereby, it is possible to suppress a large electric field from being applied to the gate insulating film 90 with respect to the high drain electric field. As a result, the drain electric field applied to the gate insulating film can be relaxed more effectively than the semiconductor devices of the first and second embodiments.
Note that the gate insulating film 90 has been described as an example in which the thickness of the gate insulating film 90 is grown on the side wall of the groove 140 to be thicker than that of the bottom surface of the groove 140 by anisotropic thermal oxidation. A structure may be employed in which there is almost no difference in thickness between the groove side wall and the bottom surface.
In addition, since the groove 140 and the P-type well region 30 can be formed with the same mask, it is easier to manufacture than the conventional manufacturing method in which the groove 140 and the P-type well region 30 are formed using two masks. There is.
Further, after the fourth step of forming the well region 30, a fifth step of removing the mask material 150 and a sixth step of forming the storage channel region 100 by epitaxial growth are included. Since the storage channel 100 is formed by epitaxial growth in this way, there are few defects in the channel region, and the channel resistance can be further reduced as compared with the semiconductor devices of the first and second embodiments.
Further, in the third step of forming the groove 140 using the semiconductor substrate in which the electric field protection region 110 is stacked on the drift region 20, the semiconductor substrate is etched using the mask material 150 to penetrate the electric field protection region 110. A groove 140 reaching the drift region 20 is provided. Thus, since the semiconductor substrate on which the electric field protection region 110 is stacked can be used, for example, an element can be easily manufactured as compared with a case where an impurity is introduced using a mask material to form the electric field protection region.

（実施の形態４）
図１０は本発明によって製造される半導体装置の実施の形態４を示している。
図に示すように、高濃度Ｎ＋型ＳｉＣ基板１０上にＮ−型ＳｉＣドリフト領域２０が形成されている。そして、ドリフト領域２０上にはＮ−型蓄積チャネル領域１０１とＰ型電界保護領域１１１が順に積層されている。電界保護領域１１１の表層部における所定領域には、深さ方向に電界保護領域１１１を貫通し、蓄積チャネル領域１０１に達する溝１４１が形成されている。そして、溝１４１の底面には蓄積チャネル領域１０１を介してＰ型ウエル領域３０が形成されている。蓄積チャネル領域１０１の表層の所定領域にはＮ＋型ソース領域４０とＰ＋型コンタクト領域５０が形成されている。蓄積型チャネル領域１０１上にはゲート絶縁膜９１を介してゲート電極８０が配置されている。ゲート電極８０は層間絶縁膜７０にて覆われている。そして、Ｐ＋型コンタクト領域５０及びＮ＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極１２０が形成されている。
この実施の形態の半導体装置と実施の形態３との相違点は、実施の形態３の半導体装置では電界保護領域１１０が、ゲート絶縁膜９０の下に蓄積チャネル領域１００を介して形成されていたのに対して、本半導体装置ではゲート絶縁膜９１の下に直に電界保護領域１１１が形成されている点である。 (Embodiment 4)
FIG. 10 shows a fourth embodiment of a semiconductor device manufactured according to the present invention.
As shown in the figure, an N − type SiC drift region 20 is formed on a high concentration N + type SiC substrate 10. On the drift region 20, an N − -type accumulation channel region 101 and a P-type electric field protection region 111 are sequentially stacked. A groove 141 that penetrates the electric field protection region 111 in the depth direction and reaches the accumulation channel region 101 is formed in a predetermined region in the surface layer portion of the electric field protection region 111. A P-type well region 30 is formed on the bottom surface of the trench 141 via the storage channel region 101. An N + type source region 40 and a P + type contact region 50 are formed in a predetermined region on the surface layer of the storage channel region 101. A gate electrode 80 is disposed on the storage channel region 101 via a gate insulating film 91. The gate electrode 80 is covered with an interlayer insulating film 70. A source electrode 60 is formed so as to be in contact with the P + -type contact region 50 and the N + -type source region 40, and a drain electrode 120 is formed on the back surface of the N + -type SiC substrate 10.
The difference between the semiconductor device of this embodiment and the third embodiment is that, in the semiconductor device of the third embodiment, the electric field protection region 110 is formed under the gate insulating film 90 via the storage channel region 100. On the other hand, in this semiconductor device, the electric field protection region 111 is formed directly under the gate insulating film 91.

この半導体装置の動作について説明する。なお基本的な動作は図７に示した実施の形態３のそれと同様である。すなわち、ドレイン電極１２０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル領域１０１の表層に電子の蓄積層が形成される。その結果、ドレイン領域１０からドリフト領域２０、蓄積型チャネル領域１０１、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル領域１０１はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域２０から蓄積型チャネル領域１０１へと電流が流れなくなり、ドレイン電極１２０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。 The operation of this semiconductor device will be described. The basic operation is the same as that of the third embodiment shown in FIG. That is, when a positive voltage is applied to the gate electrode 80 in a state where a voltage is applied between the drain electrode 120 and the source electrode 60, electrons are applied to the surface layer of the storage channel region 101 facing the gate electrode 80. A storage layer is formed. As a result, a current flows from the drain region 10 to the source electrode 60 through the drift region 20, the storage channel region 101, and the source region 40.
Further, when the voltage applied to the gate electrode 80 is removed, the storage channel region 101 is depleted by the built-in potential with the P-type well region 30. As a result, no current flows from the drift region 20 to the storage-type channel region 101, and the drain electrode 120 and the source electrode 60 are electrically insulated and exhibit a switching function.

次に、本実施の形態で示した半導体装置の製造方法の一例を、図１１（ａ）〜（ｆ）の断面図を用いて説明する。
図１１（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣドリフト領域２０が形成されている。さらにドリフト領域２０上には例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが０．０１〜２μｍのＮ−型蓄積チャネル領域１０１、例えば不純物濃度が１×１０１４〜１×１０２０ｃｍ−３、厚さが０．０１〜２μｍのＰ型電界保護領域１１１とが順に積層されている。
なお、ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図１１（ｂ）の工程においては、マスク材１５３を用いて、深さ方向に電界保護領域１１１を貫通し、蓄積チャネル領域１０１に達する、例えば深さ０．１〜１０μｍの溝１４１を形成する。次に、同じくマスク材１５３を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１１×１０１２〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図１１（ｃ）の工程においては、マスク材１５４を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図１１（ｄ）の工程においては、マスク材１５５を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０１４〜１×１０１６／ｃｍ２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図１１（ｅ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図１１（ｆ）の工程においては、ゲート絶縁膜９１を１２００℃程度での熱酸化により形成する。この際、溝１４１の底面は（０００１）シリコン面であり、溝１４１の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４１の側壁の方が厚く形成される。
次に、例えば多結晶シリコンによりゲート電極８０を形成し、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ＋型ソース領域４０及びＰ＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１０に示す実施の形態４としての半導体装置が完成する。 Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the step of FIG. 11A, an N − type SiC drift region 20 having an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 1 to 100 μm, for example, is formed on the N + type SiC substrate 10. Is formed. Furthermore drift region 20 on the an impurity concentration of 1 × 10 14 ~1 × 10 18 cm -3, a thickness of 0.01 to 2 [mu] m N - -type accumulation channel region 101, an impurity concentration of 1 × 10 14 ~ A P-type field protection region 111 having a thickness of 1 × 10 20 cm −3 and a thickness of 0.01 to 2 μm is sequentially stacked.
The SiC substrate was hexagonal and the surface orientation was a (0001) silicon surface.
In the step of FIG. 11B, a groove 141 having a depth of, for example, 0.1 to 10 μm is formed using the mask material 153 to penetrate the electric field protection region 111 in the depth direction and reach the accumulation channel region 101. . Next, using the mask material 153, aluminum ions 130 are implanted in a multistage manner at an acceleration voltage of 10 k to 3 M (eV) at a high temperature of, for example, 100 to 1000 ° C. to form the P-type well region 30. The total dose is, for example, 11 × 10 12 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 11C, using the mask material 154, for example, aluminum ions 131 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C., and the P + -type contact region 50 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
In the process of FIG. 11D, using the mask material 155, for example, phosphorus ions 132 are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C., and the N + type source region 40 is formed. Form. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, as the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the step shown in FIG. 11E, heat treatment is performed at 1000 to 1800 ° C., for example, to activate the implanted impurities.
In the step of FIG. 11F, the gate insulating film 91 is formed by thermal oxidation at about 1200.degree. At this time, since the bottom surface of the groove 141 is a (0001) silicon surface and the side wall of the groove 141 is a (112 bar 0) surface, the side wall of the groove 141 is formed thicker by anisotropic thermal oxidation. Is done.
Next, the gate electrode 80 is formed from, for example, polycrystalline silicon, and a CVD oxide film is deposited as the interlayer film 70.
Thereafter, although not particularly illustrated, a contact hole is formed in the interlayer film 70 on the N + type source region 40 and the P + type contact region 50 to form the source electrode 60. Further, a metal film is deposited on the back surface of the N + type substrate 10 as the drain electrode 120 and heat-treated at, for example, about 600 to 1400 ° C. to form an ohmic electrode, thereby completing the semiconductor device as the fourth embodiment shown in FIG.

この半導体装置においては、ゲート絶縁膜９０下の領域に蓄積型チャネル領域を介さずにゲート絶縁膜９０に接して電界保護領域１１１が形成されているから、実施の形態３の半導体装置よりもさらに効果的にゲート絶縁膜９１にかかるドレイン電界を緩和できる。
なお、ゲート絶縁膜９１は、異方性熱酸化により溝側壁で溝底面よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、ドリフト領域２０上に蓄積型チャネル領域１０１と電界保護領域１１１を連続で積層できるので、実施の形態３と比べて素子の製造が容易である。
また、溝１４１とＰ型ウエル領域３０を同一マスクで形成できるから、２枚のマスクを用いて溝１４１とＰ型ウエル領域３０を形成する従来の製造方法に比べて、より簡単に製造できる特長がある。
さらに、ドリフト領域２０上に蓄積型チャネル領域１０１と電界保護領域１１１を順に積層させた半導体基体を用い、溝１４１を形成する第３の工程において、マスク材１５３を用いて半導体基体をエッチングし、電界保護領域１１１を貫通し、蓄積型チャネル領域１０１に達する溝１４１を設ける。このように蓄積チャネル領域１０１と電界保護領域１１１を積層させた半導体基体を用いることにより、例えばマスク材を用いて不純物導入し、蓄積チャネル領域と電界保護領域を形成する場合に比べて、素子作製が容易である。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。 In this semiconductor device, the electric field protection region 111 is formed in the region under the gate insulating film 90 so as to be in contact with the gate insulating film 90 without passing through the storage channel region, so that the semiconductor device of the third embodiment is further increased. The drain electric field applied to the gate insulating film 91 can be effectively relaxed.
Although the gate insulating film 91 has been described as an example in which the film thickness on the side wall of the groove is thicker than the bottom surface of the groove by anisotropic thermal oxidation, for example, the gate insulating film is formed of a CVD oxide film and the film thickness is The structure may be such that there is almost no difference between the bottom surface and the bottom surface.
In addition, since the storage channel region 101 and the electric field protection region 111 can be continuously stacked on the drift region 20, the device can be easily manufactured as compared with the third embodiment.
In addition, since the groove 141 and the P-type well region 30 can be formed with the same mask, it is easier to manufacture than the conventional manufacturing method in which the groove 141 and the P-type well region 30 are formed using two masks. There is.
Further, in the third step of forming the groove 141 using the semiconductor substrate in which the accumulation type channel region 101 and the electric field protection region 111 are sequentially laminated on the drift region 20, the semiconductor substrate is etched using the mask material 153, A groove 141 that penetrates the electric field protection region 111 and reaches the storage channel region 101 is provided. By using a semiconductor substrate in which the accumulation channel region 101 and the electric field protection region 111 are stacked in this way, impurities are introduced using, for example, a mask material to form an element compared with the case where the accumulation channel region and the electric field protection region are formed. Is easy.
The embodiment described above is described in order to facilitate understanding of the present invention, and is not described in order to limit the present invention. Therefore, each element disclosed in the above embodiment includes all design changes and equivalents belonging to the technical scope of the present invention.

本発明の実施の形態１を示す断面図である。It is sectional drawing which shows Embodiment 1 of this invention. 本発明の実施の形態１の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 1 of this invention. 本発明の実施の形態１の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 1 of this invention. 本発明の実施の形態２を示す断面図である。It is sectional drawing which shows Embodiment 2 of this invention. 本発明の実施の形態２の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 2 of this invention. 本発明の実施の形態２の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 2 of this invention. 本発明の実施の形態３を示す断面図である。It is sectional drawing which shows Embodiment 3 of this invention. 本発明の実施の形態３の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 3 of this invention. 本発明の実施の形態３の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 3 of this invention. 本発明の実施の形態４を示す断面図である。It is sectional drawing which shows Embodiment 4 of this invention. 本発明の実施の形態４の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of Embodiment 4 of this invention.

符号の説明Explanation of symbols

１０…Ｎ＋型ＳｉＣ基板 ２０…Ｎ−型ＳｉＣドリフト領域
３０…Ｐ型ウエル領域 ４０…Ｎ＋型ソース領域
５０…Ｐ＋型コンタクト領域 ６０…ソース電極
７０…層間膜 ８０…ゲート電極
９０、９１、９２、９３…ゲート絶縁膜
１００、１０１、１０２、１０３…蓄積型チャネル領域
１１０、１１１…Ｐ型電界保護領域 １２０…ドレイン電極
１３０、１３１…アルミニウムイオン注入
１３２…燐イオン注入 １３３…窒素イオン注入
１４０、１４１、１４２…溝
１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９、１６０、１６１、１６２、１６３…マスク材
１７０、１７１…ゲート絶縁膜下Ｎ＋型領域 10 ... N + -type SiC substrate 20 ... N - -type SiC drift region 30 ... P-type well region 40 ... N + -type source region 50 ... P + -type contact region 60 ... Source electrode 70 ... interlayer film 80 ... gate electrode 90 and 91 , 92, 93 ... Gate insulating films 100, 101, 102, 103 ... Storage channel region 110, 111 ... P-type field protection region 120 ... Drain electrode 130, 131 ... Aluminum ion implantation 132 ... Phosphorus ion implantation 133 ... Nitrogen ion implantation 140, 141, 142 ... grooves 150, 151, 152, 153, 154, 155, 156, 157, 158, 159, 160, 161, 162, 163 ... mask materials 170, 171 ... N + type region under the gate insulating film

Claims (16)

半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される、所定深さを有する溝と、該溝の底面に接して形成される、所定深さを有する第２導電型のウエル領域と、該ウエル領域内の表層部の所定領域に形成される第１導電型のソース領域と、少なくとも前記ウエル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
を備えたことを特徴とする半導体装置。 A first conductivity type drain region formed in the semiconductor substrate, a first conductivity type drift region formed connected to the drain region, and a predetermined depth formed in a predetermined region of the drift region surface layer. A second conductive type well region having a predetermined depth formed in contact with the bottom surface of the groove, and a first conductive type source region formed in a predetermined region of a surface layer portion in the well region A gate insulating film formed on at least the well region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source electrode connected to the source region ,
A semiconductor device comprising: 前記ソース領域及び前記ドリフト領域と接続され、かつ側壁が前記ウエル領域の側壁とほぼ一致するように第１導電型の蓄積型チャネル領域が形成され、少なくとも該蓄積型チャネル領域上にゲート絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。   A storage channel region of the first conductivity type is formed so as to be connected to the source region and the drift region and the side wall substantially coincides with the side wall of the well region, and a gate insulating film is formed on at least the storage type channel region. The semiconductor device according to claim 1, wherein the semiconductor device is formed. 前記ゲート絶縁膜が前記溝の側壁を覆うように延設され、前記溝の側壁を覆う絶縁膜の厚さが、前記溝底面に形成されるゲート絶縁膜の厚さよりも厚く形成されていることを特徴とする請求項１または２記載の半導体装置。   The gate insulating film extends so as to cover the side wall of the groove, and the thickness of the insulating film covering the side wall of the groove is larger than the thickness of the gate insulating film formed on the bottom surface of the groove. The semiconductor device according to claim 1 or 2. 前記溝が形成されない前記ドリフト領域の表層に、第２導電型の電界保護領域が形成されていることを特徴とする請求項１ないし３のいずれか記載の半導体装置。   4. The semiconductor device according to claim 1, wherein an electric field protection region of a second conductivity type is formed in a surface layer of the drift region where the groove is not formed. 5. 前記電界保護領域が、前記ゲート絶縁膜の下に、前記蓄積型チャネル領域を介して形成されていることを特徴とする請求項４記載の半導体装置。   5. The semiconductor device according to claim 4, wherein the electric field protection region is formed under the gate insulating film via the storage channel region. 前記電界保護領域が、前記ゲート絶縁膜に接して形成されていることを特徴とする請求項４記載の半導体装置。   The semiconductor device according to claim 4, wherein the electric field protection region is formed in contact with the gate insulating film. 上記半導体基体として、炭化珪素半導体を用いたことを特徴とする請求項１ないし６のいずれか記載の半導体装置。   7. The semiconductor device according to claim 1, wherein a silicon carbide semiconductor is used as the semiconductor substrate. 上記半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が（０００１）シリコン面であることを特徴とする請求項７記載の半導体装置。   8. The semiconductor device according to claim 7, wherein a hexagonal silicon carbide semiconductor is used as the semiconductor substrate, and the surface orientation of the substrate surface is a (0001) silicon surface. 前記半導体基体上にマスク材を堆積する第１の工程と、
該マスク材をパターニングする第２の工程と、
前記マスク材を用いて前記半導体基体をエッチングし、所定深さを有する前記溝を設ける第３の工程と、
前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第４の工程と、
を少なくとも含むことを特徴とする請求項１ないし６のいずれか記載の半導体装置の製造方法。 A first step of depositing a mask material on the semiconductor substrate;
A second step of patterning the mask material;
Etching the semiconductor substrate using the mask material to provide the groove having a predetermined depth;
A fourth step of forming the well region by introducing impurities into the semiconductor substrate through the mask material;
The method for manufacturing a semiconductor device according to claim 1, comprising: 前記マスク材越しに前記半導体基体中に不純物を導入することで、前記蓄積チャネル領域を形成する工程を少なくとも含むことを特徴とする請求項９記載の半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 9, further comprising the step of forming the accumulation channel region by introducing impurities into the semiconductor substrate through the mask material. 前記第４の工程後、
前記マスク材を除去する第５の工程と、
前記蓄積型チャネル領域をエピタキシャル成長により形成する第６の工程と、
を少なくとも含むことを特徴とする請求項９記載の半導体装置の製造方法。 After the fourth step,
A fifth step of removing the mask material;
A sixth step of forming the storage channel region by epitaxial growth;
The method of manufacturing a semiconductor device according to claim 9, comprising: 前記ドリフト領域上に前記電界保護領域を積層させた半導体基体を用い、
前記第３の工程において、前記マスク材を用いて前記半導体基体をエッチングし、前記電界保護領域を貫通し前記ドリフト領域に達する前記溝を設けることを特徴とする請求項９ないし１１のいずれか記載の半導体装置の製造方法。 Using a semiconductor substrate in which the electric field protection region is laminated on the drift region,
12. In the third step, the semiconductor substrate is etched using the mask material, and the groove reaching the drift region through the electric field protection region is provided. Semiconductor device manufacturing method. 前記ドリフト領域上に前記蓄積型チャネル領域と前記電界保護領域を順に積層させた半導体基体を用い、
前記第３の工程において、前記マスク材を用いて前記半導体基体をエッチングし、前記電界保護領域を貫通し前記蓄積型チャネル領域に達する前記溝を設けることを特徴とする請求項９ないし１１のいずれか記載の半導体装置の製造方法。 Using a semiconductor substrate in which the storage channel region and the electric field protection region are sequentially stacked on the drift region,
12. The method according to claim 9, wherein, in the third step, the semiconductor substrate is etched using the mask material, and the groove reaching the storage channel region through the electric field protection region is provided. A method for manufacturing a semiconductor device as described above. 上記半導体基体として、炭化珪素半導体を用いることを特徴とする請求項９ないし１３のいずれか記載の半導体装置の製造方法。   14. The method of manufacturing a semiconductor device according to claim 9, wherein a silicon carbide semiconductor is used as the semiconductor substrate. 上記半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が（０００１）シリコン面であることを特徴とする請求項１４記載の半導体装置の製造方法。   15. The method of manufacturing a semiconductor device according to claim 14, wherein a hexagonal silicon carbide semiconductor is used as the semiconductor substrate, and a surface orientation of the substrate surface is a (0001) silicon surface. ゲート絶縁膜を熱酸化により形成する工程を有し、
該工程においては、異方性熱酸化により、前記溝の底面に比べ側面の膜厚が厚い膜を形成することを特徴とする、請求項１５記載の半導体装置の製造方法。 Forming a gate insulating film by thermal oxidation;
16. The method of manufacturing a semiconductor device according to claim 15, wherein in the step, a film having a thicker side surface than the bottom surface of the groove is formed by anisotropic thermal oxidation.
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