JP2005191052A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 一つのインバータ回路が、縦型構造デバイスの第1のトランジスタ素子(VT)と横型構造デバイスの第2のトランジスタ素子(LT)とで構成される。縦型構造デバイスは、ソース電極およびドレイン電極の一方が半導体チップの裏面に配置され、又、そのドリフト層も、半導体ボディ領域であり、横型構造デバイスに比べインバータパワーICの平面レイアウト面積を低減できる。
【選択図】図4
Description
トランジスタ技術スペシャル、第54号、「実践パワー・エレクトロニクス入門」、CQ出版株式会社、2002年1月1日発行 "Theory of Semiconductor Supperjunction Devices"、 JJAP、Vol.36、No.10,1997、pp.6254−6262.
図1は、この発明に従って構成される半導体装置を利用するパワーモジュールの構成の一例を示す図である。このパワーモジュールは、半導体チップCHA1およびCHA2を含む。半導体チップCHA1は、ハイ側電源線(アーム)PWとロー側電源線(アーム)NWとの間に直列に接続されるNチャネルパワーMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)F1およびF2を含み、半導体チップCHA2は、同様、ハイ側電源線PWとロー側電源線NWの間に直列に接続されるNチャネルパワーMOSトランジスタF3およびF4を含む。MOSトランジスタF1およびF2の接続ノードが負荷の一方ノードに結合され、MOSトランジスタF3およびF4の接続ノードは、負荷の他方ノードに結合される。
この図5に示すように、横型構造トランジスタLTの基本セルを複数個並列に配置することにより、所望のチャネル幅を有するトランジスタを形成でき、大電流を駆動することができる。縦型構造トランジスタVTにおいても同様、基本セルを複数個並列に配置することにより、個々の基本セルを駆動する電流の総和により駆動電流量が得られ、大電流を駆動することができる。
本実施の形態2においては、縦型構造トランジスタおよび横型構造トランジスタを、同一製造工程で同一半導体チップ上に形成する。以下、この発明の実施の形態2に従う半導体装置の製造工程について、図6から図11を参照して説明する。
図6は、図4に示す半導体装置の製造工程における断面構造を概略的に示す図である。図6において、N+型半導体基板30表面に、低濃度のN型半導体層がエピタキシャル成長され、N−エピタキシャル層31が形成される。このN−エピタキシャル層31は、ドリフト層の耐圧を高くするために、たとえばSiCまたはGaNなどのワイドバンドギャップ半導体材料を利用する。たとえば、シリコンSiを利用する場合、絶縁破壊電界は1×10E6V/cmであるのに対し、一方SiCの場合、絶縁破壊電界は10×10E6V/cmとなり、1桁高くなり、ドリフト層の長さを不純物濃度を低下させることなく短くすることができる。ここで、上述の式においてEは、10のべき乗を示す。
(2)チャネルエピタキシャル層成長;図7
次に、図6に示す酸化膜33を除去した後、再び、図7に示すように、SiC半導体層をエピタキシャル成長させ、N−チャネルエピタキシャル層(34)を形成する。
(3)ゲート用イオン注入;図8
次いで、図7に示す酸化膜36a−36cを除去した後、CVD法に従って酸化膜(37)を形成する。レジスト膜を露光工程および写真製版によりパターニングし、このレジストパターンをマスクして酸化膜(37)をパターニングする(ウェットエッチングまたはRIEドライエッチング法を利用する)。この酸化膜37a−37dを、図8に示すように、チャネルエピタキシャル層34a、34b、34c上の所定領域に形成する。
(4)ソース/ドレイン用イオン注入;図9
次いで、図8に示す酸化膜37a−37dを除去した後、再び、CVD法に従って全面に酸化膜(39)を形成する。この酸化膜上にレジストを形成し、レジスト膜を露光工程および写真製版工程によりパターニングし、酸化膜(39)をウェットエッチングまたはRIEドライエッチング法などを用いてエッチングし、図9に示すように、酸化膜39a、39b、39cおよび39dを形成し、チャネルエピタキシャル層34aおよび34cの所定の領域に窓開口部を形成する。この状態においては、Pウェル32aおよび32b表面に形成された高濃度P型不純物領域38a−38dがすべて酸化膜39a−39dによりマスクされる。
(5)アニールおよび酸化;図10
次いで、図9に示す酸化膜39a−39dをウェットエッチングなどにより除去する。
(6)層間絶縁膜およびトランジスタの電極の形成;図11
次いで、このアニール処理後、図1に示すように、CVD法において、酸化膜(43)を形成し、レートパターンを形成した後、酸化膜をRIEによるドライエッチングなどによりエッチングして、所定の領域に酸化膜43aおよび43bおよび43cを残す。これらの酸化膜43a−43cは、ゲート不純物領域38aおよび38dに対するオーミック電極41aおよび41dを覆うように形成される。このゲート電極は、別の領域で、それぞれ制御信号を受けるように、別に開口部が設けられる。
図12は、この発明の実施の形態3に従う半導体装置の縦型構造トランジスタの構造を概略的に示す図である。この図12においては、横型構造トランジスタも同一半導体チップ上に形成されるが、図12においては、図面を簡略化するため、この横型構造トランジスタの構造は示していない。
図14は、この発明の実施の形態4に従う半導体装置の横型構造トランジスタLTの断面構造を概略的に示す図である。この図14に示す横型構造トランジスタLTにおいては、ドレイン不純物領域11とゲート不純物領域12の間のドリフト層10表面にP型不純物層60が形成される。この図14に示す横型構造トランジスタLTの他の構成は、図4に示す半導体装置の横型構造トランジスタLTの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図15は、この発明の実施の形態5に従う半導体装置の横型構造トランジスタの電極配線レイアウトを概略的に示す図である。図15において、ドレイン電極配線(D)70とソース電極配線(S)72が対向して配置される。ドレイン電極配線70は、複数の基本セルに対して共通に設けられる幹線配線部分70aと、基本セルそれぞれに対して設けられる支線配線部分70bを含む。この支線配線部分70bは、ソース電極72に向かってその先端が細くなる三角形状に形成される。
図17は、この発明の実施の形態6に従うパワーモジュール内のチップ実装形態の一例を概略的に示す図である。図17において、この発明に従って構成される半導体チップ80は、窒化アルミニュウムAlNまたは二酸化アルミニュウムAl2O3などを利用するセラミック基板などの絶縁性基板81表面に形成されるパワー(電力)配線領域82上に配置される。このパワー配線領域82における配線86を介して半導体チップ80は、プラス(+)電源アーム83に結合され、また配線87を介してマイナス(−)電源アーム84に結合される。この半導体チップ8は、また、配線88を介して出力領域85に結合される。この出力領域85には、パッケージ端子が配置される。しかしながら、この半導体チップ80の用途に応じて、抵抗素子、コンデンサなどの出力信号波形調整回路または安定化回路などが配置されてもよい。
図18は、この発明の実施の形態7に従う半導体装置の構成を概略的に示す図である。図18において、この半導体装置は、1つの半導体チップCHP上に構成され、インテリジェント・パワー・デバイスを構成する。この半導体装置は、縦型構造トランジスタで構成される縦型トランジスタPTaと、横型構造トランジスタで構成される横型トランジスタPTbを出力段に含む。この縦型トランジスタPTaは、ハイ側電源ノードPWに結合され、横型トランジスタPTbは、ロー側電源ノードNWに結合され、それぞれ、出力ノード(端子)OTを駆動する。
したがって、このモニタ出力電圧Vmonの電圧レベルをモニタすることにより、負荷電流Ildが正常値であるか否かを識別することができる。
したがって、このモニタ出力電圧Vmの電圧レベルをモニタすることにより、負荷電流Iloadが正常値であるか否かを識別することができる。
図22は、この発明の実施の形態8に従う半導体装置の電気的等価回路を示す図である。この図21に示す半導体装置は、図1に示す半導体装置と以下の点でその構成が異なる。すなわち、それぞれインバータ回路を構成する半導体チップCHA1およびCHA2に代えて、1つの半導体チップCHC上に、パワーMOSトランジスタF1−F4が配置される。この図22に示す半導体装置の他の構成は図1に示す半導体装置と同じであり、対応する部分には同一番号を付して、それらの詳細説明は省略する。
図24は、この発明の実施の形態8の変更例の構成を示す図である。この図24に示す半導体装置は、図2に示す半導体装置と、以下の点がその構成が異なる。すなわち、図24に示す半導体装置は、1つの半導体チップCHD上に集積化される。図24に示す半導体装置の他の構成は図2に示す半導体装置の構成と同じであり、対応する部分には同一参照番号/符号を付して、その詳細説明は省略する。
Claims (12)
- 半導体チップの一方表面に形成される第1の導通領域と前記半導体チップの前記一方表面に対向する他方表面に形成される第2の導通領域とを有する第1のトランジスタ素子、および
前記一方表面に互いに分離して形成される第3および第4の導通領域を有する第2のトランジスタ素子を備え、前記第1のトランジスタ素子の第1の導通領域は、前記第2のトランジスタ素子の第3の導通領域と電気的に接続される、半導体装置。 - 前記第2のトランジスタ素子は、
前記一方表面に形成される第1導電型の第1のウェル領域と、
前記第1のウェル領域表面に形成される第2導電型の第2のウェル領域と、
前記第2のウェル領域表面に形成されて前記第3の導通領域を構成する第2導電型の第1の不純物領域と、
前記第2のウェル領域表面に前記第1の不純物領域と分離して形成され、前記第4の導通領域を構成する第2導電型の第2の不純物領域と、
前記第2の不純物領域に近接してかつ分離して前記第2のウェル領域表面に形成されて前記第2のトランジスタ素子の制御電極ノードを構成する第1導電型の第3の不純物領域と、
前記第1および第3の不純物領域の間に前記第2のウェル領域表面に形成される第1導電型の第4の不純物領域とを備える、請求項1記載の半導体装置。 - 前記第2のトランジスタ素子の第3の導通領域に電気的に接続される複数の実質的に三角形状の第1の電極配線と、
前記第2のトランジスタ素子の第4の導通領域に電気的に接続されかつ前記第1の電極配線と交互に噛合的に配置される複数の実質的に三角形状の第2の電極配線とをさらに備える、請求項1記載の半導体装置。 - 前記第1および第2のトランジスタ素子は、各々、ワイドバンドギャップ半導体を主要構成要素とする半導体層に形成される、請求項1記載の半導体装置。
- 前記半導体チップの一方表面上に前記第1および第2のトランジスタ素子と分離して形成されかつ第1および第2の電極ノードを有するトランジスタを構成要素として含み、所定の機能を実現する機能回路をさらに備える、請求項1記載の半導体装置。
- 半導体基板上に第1導電型の第1の半導体層を成長させるステップと、
前記第1の半導体層表面に第2導電型の少なくとも2つの第1のウェル領域を形成するステップと、
前記第1のウェル領域の表面に第2導電型の第2の半導体層を形成するステップと、
前記第2の半導体層に第2導電型の不純物を導入して前記第2の半導体層に前記第1のウェル領域に連続する第1導電型の第2のウェル領域を形成しかつ前記第2の半導体層を所定形状に形成するステップと、
前記第2のウェル領域表面に第2導電型の不純物を導入して第2導電型の第1の不純物領域を形成するステップと、
前記第2のウェル領域の前記第1の不純物領域と異なる領域に第1導電型の不純物を導入して第1導電型の第2の不純物領域を形成するステップと、
前記第1および第2の不純物領域それぞれに電気的に接続する電極配線を形成するステップとを備え、
前記第1のウェル領域の1つのウェル領域は、前記半導体基板を一方電極層として利用する第1のトランジスタ素子に用いられ、前記第1のウェル領域の別のウェル領域は、前記第2のウェル領域に形成される第1および第2の不純物領域をそれぞれ第1および第2の電極領域として用いる第2のトランジスタ素子を形成するために用いられ、前記電極配線は、前記第1のトランジスタ素子の他方電極を構成する第2の不純物領域を前記第1のトランジスタ素子の第2の不純物領域とを電気的に接続する電極配線を含む、半導体装置の製造方法。 - 前記第2の半導体層の所定の半導体層領域表面の前記第1および第2の不純物領域の間に第2導電型の不純物領域を形成するステップをさらに備える、請求項6記載の半導体装置の製造方法。
- 前記電極配線は銅を主要材料として形成される、請求項6記載の半導体装置の製造方法。
- 少なくとも前記第1の半導体層は、ワイドバンドギャップ半導体を主要材料として形成される、請求項6記載の半導体装置の製造方法。
- 前記電極配線を形成するステップは、1つのトランジスタ素子について、前記第1および第2の不純物領域に結合する配線を、実質的に三角形状にかつ噛合するようにパターニングするステップを含む、請求項6記載の半導体装置の製造方法。
- 一方表面と前記一方表面と対向する他方表面とを有する半導体チップに形成される半導体装置であって、
各々が互いに異なる出力ノードに結合される複数の出力段インバータ回路を備え、
各前記出力段インバータ回路は、
前記半導体チップの前記一方表面に形成される第1の導通領域と前記半導体チップの前記他方表面に形成される第2の導通領域とを有する第1のトランジスタ素子と、
前記一方表面に互いに分離して形成される第3および第4の導通領域を有する第2のトランジスタ素子とを備え、
前記第1のトランジスタ素子の第1の導通領域は、前記第2のトランジスタ素子の第3の導通領域と電気的に接続されかつ対応の出力ノードに結合され、かつ
前記出力段インバータ回路の第2のトランジスタ素子は互いに電気的に分離された領域に形成される、半導体装置。 - 前記半導体チップ上に各前記出力段インバータ回路に対応して配置され、各々が対応の出力段インバータ回路を個別に駆動する複数のドライブ回路をさらに備える、請求項11記載の半導体装置。
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