JP2005184250A - Jitter attenuator and phase synchronization oscillation circuit - Google Patents
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Abstract
Description
この発明は、ジッタの影響が抑圧された基準クロックを生成するジッタアッテネータと、入力クロックに同期している出力クロックを生成する位相同期発振回路とに関するものである。 The present invention relates to a jitter attenuator that generates a reference clock in which the influence of jitter is suppressed, and a phase-locked oscillation circuit that generates an output clock that is synchronized with an input clock.
従来のジッタアッテネータは、分周回路が入力クロックaを分周してキャリー信号cを生成し、周期計測回路がキャリー信号cの変化する周期を高速クロック信号bを用いて計測し、その計測結果を周期データ信号dとして逐次出力する。
そして、ジッタアッテネータの演算処理回路は、その周期データ信号dをリードして統計処理を実施した後に、分周回路の分周比を決める分周比データ信号eをラッチして逐次出力する。
分周回路は、その分周比データ信号eで高速クロック信号bを分周して基準クロックfを生成する。
In the conventional jitter attenuator, the frequency dividing circuit divides the input clock a to generate the carry signal c, and the period measuring circuit measures the changing period of the carry signal c using the high-speed clock signal b, and the measurement result Are sequentially output as the periodic data signal d.
The arithmetic processing circuit of the jitter attenuator reads the periodic data signal d and performs statistical processing, and then latches and sequentially outputs the division ratio data signal e that determines the division ratio of the frequency dividing circuit.
The frequency divider circuit divides the high-speed clock signal b by the frequency division ratio data signal e to generate the reference clock f.
なお、分周回路が生成するキャリー信号cは、入力クロック信号aが単に分周されることによって生成されているので、入力クロック信号aのジッタ成分は、周波数が変換されて振幅が保存された状態でキャリー信号cに含まれる。
ジッタアッテネータの演算処理回路は、移動平均などの統計処理を実施することにより、そのキャリー信号cに含まれているジッタ成分を抑圧するようにしている(例えば、特許文献1参照)。
Since the carry signal c generated by the frequency divider circuit is generated by simply dividing the input clock signal a, the jitter component of the input clock signal a is converted in frequency and preserved in amplitude. The state is included in the carry signal c.
The arithmetic processing circuit of the jitter attenuator suppresses the jitter component included in the carry signal c by performing statistical processing such as moving average (see, for example, Patent Document 1).
従来のジッタアッテネータは以上のように構成されているので、移動平均などの統計処理を実施する演算処理回路を搭載すれば、入力ジッタの影響が抑圧された基準クロックfを生成することができるが、そのような演算処理回路を搭載すると、回路規模が大きくなる課題があった。
また、演算処理回路における統計処理の処理周期の2倍と、入力ジッタの周期が整数倍の関係になると、その統計処理によってジッタを抑圧することができない課題もあった。
Since the conventional jitter attenuator is configured as described above, it is possible to generate the reference clock f in which the influence of input jitter is suppressed by installing an arithmetic processing circuit that performs statistical processing such as moving average. When such an arithmetic processing circuit is mounted, there is a problem that the circuit scale becomes large.
In addition, when the statistical processing processing cycle in the arithmetic processing circuit is twice as long as the input jitter cycle is an integer multiple, there is a problem that the statistical processing cannot suppress the jitter.
この発明は上記のような課題を解決するためになされたもので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。
また、この発明は、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。
また、この発明は、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された出力クロック(入力クロックに同期している出力クロック)を生成することができる位相同期発振回路を得ることを目的とする。
また、この発明は、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された出力クロックを生成することができる位相同期発振回路を得ることを目的とする。
The present invention has been made to solve the above-described problems, and generates a reference clock in which the influence of input jitter is suppressed without mounting an arithmetic processing circuit that performs statistical processing such as moving average. It is an object to obtain a jitter attenuator capable of
It is another object of the present invention to obtain a jitter attenuator that can generate a reference clock in which the influence of input jitter is suppressed regardless of the period of input jitter.
In addition, the present invention can generate an output clock (an output clock synchronized with the input clock) in which the influence of input jitter is suppressed without mounting an arithmetic processing circuit that performs statistical processing such as moving average. An object is to obtain a phase-locked oscillation circuit that can be used.
Another object of the present invention is to provide a phase-locked oscillation circuit that can generate an output clock in which the influence of input jitter is suppressed regardless of the period of input jitter.
この発明に係るジッタアッテネータは、入力クロックのパルス数をカウントする一方、高速クロックの分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段を設け、そのカウント手段からリセットされる直前のカウント値を入力し、そのカウント値で高速クロックを分周して基準クロックを生成するようにしたものである。 The jitter attenuator according to the present invention is provided with counting means for counting the number of pulses of the input clock, and resetting the count value of the number of pulses when receiving the frequency-divided signal of the high-speed clock. The reference value is generated by dividing the high-speed clock by the count value.
この発明によれば、入力クロックのパルス数をカウントする一方、高速クロックの分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段を設け、そのカウント手段からリセットされる直前のカウント値を入力し、そのカウント値で高速クロックを分周して基準クロックを生成するように構成したので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができる効果がある。 According to the present invention, there is provided counting means for resetting the count value of the number of pulses when receiving the divided signal of the high-speed clock while counting the number of pulses of the input clock, and the count immediately before being reset from the counting means. Since it is configured to input a value and divide the high-speed clock by that count value to generate the reference clock, the effect of input jitter is reduced without the need for an arithmetic processing circuit that performs statistical processing such as moving average. There is an effect that a suppressed reference clock can be generated.
実施の形態1.
図1はこの発明の実施の形態1によるジッタアッテネータを示す構成図であり、図において、ジッタアッテネータ1は入力クロックfinのジッタ成分をディジタル的に抑圧して、入力ジッタの影響が抑圧された基準クロックfref を生成する。
1/Lカウンタ2は入力クロックfinより周波数が高く、かつ、ジッタが含まれていない高速クロックfh をL分周し、その分周信号をタイミング信号としてアップカウンタ3に出力する分周手段を構成している。
Figure 1 is a block diagram showing a jitter attenuator according to the first embodiment of the present invention. In the figure,
1 /
アップカウンタ3は1/Lカウンタ2からタイミング信号を受けると、入力クロックfinのパルス数のカウントを開始し、その後、1/Lカウンタ2からタイミング信号を受けると、そのパルス数のカウンタ値(カウント値)をリセットするカウント手段を構成している。
ラッチ4はアップカウンタ3によりリセットされる直前のカウンタ値を保持する。ダウンカウンタ5はラッチ4に保持されているカウンタ値で高速クロックfh を分周して基準クロックfref を生成する。なお、ラッチ4及びダウンカウンタ5から基準クロック生成手段が構成されている。
When the up-
The latch 4 holds the counter value immediately before being reset by the up
図2はこの発明の実施の形態1による位相同期発振回路を示す構成図であり、図において、基準発振器6は入力クロックfinより周波数が高く、かつ、ジッタが含まれていない高速クロックfh を発振してジッタアッテネータ1に出力する。出力クロック発振回路7はジッタアッテネータ1により生成された基準クロックfref に同期している出力クロックfout を生成する。
分周回路8は電圧制御発振回路11の出力信号である出力クロックfout を分周する。位相比較回路9はジッタアッテネータ1により生成された基準クロックfref と分周回路8から出力された出力クロックfout の分周信号との位相を比較し、例えば、基準クロックfref の位相が分周信号の位相より進んでいれば、Hレベルの制御信号をローパスフィルタ10に出力し、基準クロックfref の位相が分周信号の位相より遅れていれば、Lレベルの制御信号をローパスフィルタ10に出力する。なお、分周回路8と位相比較回路9から位相比較手段が構成されている。
Figure 2 is a block diagram showing a phase-locked oscillator circuit according to a first embodiment of the present invention. In the figure,
The frequency dividing
ローパスフィルタ10は位相比較回路9から出力された制御信号に重畳されている高い周波数のジッタを抑圧する。電圧制御発振回路11はローパスフィルタ10から例えばHレベルの制御信号を受けると、出力クロックfout の周波数を高めて位相を進める制御を実施し、Lレベルの制御信号を受けると、出力クロックfout の周波数を下げて位相を遅らせる制御を実施する。なお、ローパスフィルタ10及び電圧制御発振回路11から制御手段が構成されている。
The
次に動作について説明する。
まず、基準発振器6は、入力クロックfinより周波数が高く、かつ、ジッタが含まれていない高速クロックfh を発振してジッタアッテネータ1に出力する。
ジッタアッテネータ1の1/Lカウンタ2は、基準発振器6から高速クロックfh を受けると、その高速クロックfh をL分周し、その分周信号をタイミング信号としてアップカウンタ3に出力する。
タイミング信号の間隔=L/fh (1)
ただし、Lは1/Lカウンタ2の分周比、fh は高速クロックfh の周波数を表している。
Next, the operation will be described.
First, the
When the 1 /
Timing signal interval = L / f h (1)
Here, L represents the frequency division ratio of the 1 /
ジッタアッテネータ1のアップカウンタ3は、1/Lカウンタ2からタイミング信号を受けると、入力クロックfinのパルス数のカウントを開始し、その後、1/Lカウンタ2からタイミング信号を受けると、そのパルス数のカウンタ値をリセットする。
即ち、1/Lカウンタ2からタイミング信号を受けてから、次のタイミング信号を受けるまでの間、入力クロックfinのパルス数をカウントする。
Up-
That is, after receiving the timing signal from the 1 /
なお、アップカウンタ3のカウンタ値は、一定のカウント期間(最初のタイミング信号から次のタイミング信号までの期間)におけるパルス数をカウントしたものであるため、入力クロックfinのパルス幅やパルス間隔などが乱れる現象が平均化されて、入力ジッタの影響が抑圧される。
即ち、ジッタが含まれていない高速クロックfh を分周して1/Lカウンタ2がタイミング信号を生成しているので、そのタイミング信号にはジッタが含まれない。また、そのタイミング信号から得られる一定のカウント期間中の入力クロックfinのパルス数のカウンタ値を分周比としているので、入力ジッタの振幅は、入力クロックfinと高速クロックfh との周期差分だけ抑圧される(入力クロックfinの1パルス幅のジッタが、高速クロックfh の1パルス幅のジッタに変換される)。
The counter value of the up-
That is, since the 1 /
ジッタアッテネータ1のアップカウンタ3は、1/Lカウンタ2から次のタイミング信号を受けると、パルス数のカウンタ値をリセットして、新たに入力クロックfinのパルス数のカウントを開始するが、リセットする直前のカウンタ値をラッチ4に格納する。
リセットする直前のカウンタ値=L・fin/fh (2)
ただし、finは入力クロックfinの周波数を表している。
Up-
Counter value immediately before reset = L · f in / f h (2)
However, f in represents the frequency of the input clock f in.
ジッタアッテネータ1のダウンカウンタ5は、ラッチ4に保持されているカウンタ値で高速クロックfh を分周して基準クロックfref を生成する。
fref =fh /(L・fin/fh )
=fh 2/(L・fin) (3)
ただし、fref は基準クロックfref の周波数を表している。
The
f ref = f h / (L · f in / f h )
= F h 2 / (L · f in ) (3)
Here, f ref represents the frequency of the reference clock f ref .
この実施の形態1では、高速クロックfh の周波数は、入力クロックfinの周波数のJ倍(J=1,2,3,…)から、ずらした周波数としている。これは、高速クロックfh の周波数を入力クロックfinの周波数のJ倍に設定すると、高速クロックfh と入力クロックfinの周波数ずれによって、基準クロックfref に低周期のジッタ(または“ワンダ”)が生成されてしまう可能性があるためである。 In the first embodiment, the frequency of the high-speed clock f h, from the J multiple of the frequency of the input clock f in (J = 1,2,3, ... ), is a frequency shifted. This high-speed clock when f sets the frequency of the h to J times the frequency of the input clock f in, high-speed clock by the frequency shift of f h and the input clock f in, the reference clock f ref low period of the jitter (or "wander This is because “)” may be generated.
出力クロック発振回路7の分周回路8は、電圧制御発振回路11の出力信号である出力クロックfout を分周する。
出力クロック発振回路7の位相比較回路9は、ジッタアッテネータ1のダウンカウンタ5から基準クロックfref を受けると、その基準クロックfref と分周回路8から出力された出力クロックfout の分周信号との位相を比較する。
位相比較回路9は、例えば、基準クロックfref の位相が分周信号の位相より進んでいれば、Hレベルの制御信号をローパスフィルタ10に出力し、基準クロックfref の位相が分周信号の位相より遅れていれば、Lレベルの制御信号をローパスフィルタ10に出力する。
The frequency dividing
When the
For example, if the phase of the reference clock f ref is advanced from the phase of the divided signal, the
出力クロック発振回路7のローパスフィルタ10は、位相比較回路9から出力された制御信号に重畳されている高い周波数のジッタを抑圧し、高い周波数のジッタを除去した制御信号を電圧制御発振回路11に出力する。
出力クロック発振回路7の電圧制御発振回路11は、ローパスフィルタ10から例えばHレベルの制御信号を受けると、出力クロックfout の周波数を高めて位相を進める制御を実施し、Lレベルの制御信号を受けると、出力クロックfout の周波数を下げて位相を遅らせる制御を実施する。
これにより、入力クロックfin(基準クロックfref )に同期している出力クロックfout が生成される。
The low-
When the voltage controlled
As a result, an output clock f out synchronized with the input clock f in (reference clock f ref ) is generated.
以上で明らかなように、この実施の形態1によれば、入力クロックfinのパルス数をカウントする一方、高速クロックfh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ3を設け、アップカウンタ3からリセットされる直前のカウンタ値を入力し、そのカウンタ値で高速クロックfh を分周して基準クロックfref を生成するように構成したので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックfref を生成することができるようになり、回路規模を小さくすることができる効果を奏する。
As can be seen from the above description, according to the first embodiment, while counting the number of pulses of the input clock f in, it receives a divided signal of the high-speed clock f h, up to reset the counter value of the pulse number Since the
なお、定常的に高速クロックfh のnパルス幅n/fh (nは入力クロックfinと高速クロックfh の周波数差に依る)のジッタが基準クロックfref に含まれてしまうが、この定常的に発生するジッタは、周波数が高いので、出力クロック発振回路7のローパスフィルタ10で抑圧することが可能である。
Although jitter constantly high speed clock f h of n pulse width n / f h (n depends on the frequency difference between the input clock f in a high-speed clock f h) will be included in the reference clock f ref, the Since jitter that occurs regularly has a high frequency, it can be suppressed by the low-
実施の形態2.
図3はこの発明の実施の形態2によるジッタアッテネータを示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
カウンタ値生成回路21は1/Lカウンタ2とアップカウンタ3から構成され、図3のジッタアッテネータ1ではN個搭載されている。
ただし、N個のカウンタ値生成回路21は、高速クロックfh を相互に異なるタイミングで分周するようにしている。具体的には、各カウンタ値生成回路21の1/Lカウンタ2の初期値が相互に異なるようにしている。あるいは、各1/Lカウンタ2から出力されるタイミング信号を相互に異なる時間遅延させるようにしている。これにより、N個のカウンタ値生成回路21が相互に異なるタイミングでカウンタ値をリセットするようにして、リセットタイミングが相互に異なるN個のカウンタ値を平均回路22に出力するようにしている。
3 is a block diagram showing a jitter attenuator according to
The counter value generation circuit 21 includes a 1 /
However, the N counter value generation circuits 21 divide the high-speed clock f h at different timings. Specifically, the initial values of the 1 / L counters 2 of the counter value generation circuits 21 are different from each other. Alternatively, the timing signals output from the 1 / L counters 2 are delayed by different times. Thus, the N counter value generation circuits 21 reset the counter values at different timings, and N counter values with different reset timings are output to the averaging
平均回路22はN個のカウンタ値生成回路21からリセットされる直前のN個のカウンタ値を入力して、N個のカウンタ値の平均値を算出する。ダウンカウンタ23は平均回路22により算出された平均値で高速クロックfh を分周して基準クロックfref を生成する。なお、平均回路22及びダウンカウンタ23から基準クロック生成手段が構成されている。
The
次に動作について説明する。
上記実施の形態1では、入力ジッタを一定のカウント期間であるL/fh 周期でサンプリングしているので、周波数fh /2LのK倍(K=1,2,3,…)の入力ジッタが、周波数を変換して振幅を保存した状態で、基準クロックfref に保存される。
したがって、基準クロックfref には、上記の入力ジッタが抑圧されずに残ることになる。
この実施の形態2では、上記の入力ジッタも抑圧できるようにしている。
Next, the operation will be described.
In the first embodiment, since the input jitter is sampled at the L / f h period which is a constant count period, the input jitter of K times (K = 1, 2, 3,...) Of the frequency f h / 2L. Is stored in the reference clock f ref with the frequency converted and the amplitude stored.
Therefore, the input jitter remains in the reference clock f ref without being suppressed.
In the second embodiment, the above input jitter can also be suppressed.
即ち、この実施の形態2では、N個のカウンタ値生成回路21が高速クロックfh を相互に異なるタイミングで分周して、リセットタイミングが相互に異なるN個のカウンタ値(1)〜(N)を平均回路22に出力する(図6を参照)。
平均回路22は、N個のカウンタ値生成回路21からN個のカウンタ値(1)〜(N)を受けると、図6に示すように、N個のカウンタ値(1)〜(N)の平均値を算出する。
図6において、例えば、タイミング間隔(1)は1番目のカウンタ値生成回路21が出力するタイミング信号の間隔を示し、カウンタ値(1)は1番目のカウンタ値生成回路21のカウンタ値を示している。同様に、タイミング間隔(N)はN番目のカウンタ値生成回路21が出力するタイミング信号の間隔を示し、カウンタ値(N)はN番目のカウンタ値生成回路21のカウンタ値を示している。
That is, in the second embodiment, the N counter value generation circuits 21 divide the high-speed clock f h at different timings, and the N counter values (1) to (N) having different reset timings. ) Is output to the averaging circuit 22 (see FIG. 6).
When the
In FIG. 6, for example, a timing interval (1) indicates an interval of timing signals output from the first counter value generation circuit 21, and a counter value (1) indicates a counter value of the first counter value generation circuit 21. Yes. Similarly, the timing interval (N) indicates the interval of timing signals output from the Nth counter value generation circuit 21, and the counter value (N) indicates the counter value of the Nth counter value generation circuit 21.
ダウンカウンタ23は、平均回路22が平均値を算出すると、その平均値で高速クロックfh を分周して基準クロックfref を生成する。
なお、平均回路22により算出される平均値は、リセットタイミングが相互に異なるN個のカウンタ値(1)〜(N)を平均したものであるため、その平均値で高速クロックfh を分周して生成する基準クロックfref には、周波数fh /2LのK倍(K=1,2,3,…)の入力ジッタが残ることはない。
その他の動作は、上記実施の形態1と同様であるため説明を省略する。
When the
Since the average value calculated by the averaging
Since other operations are the same as those in the first embodiment, description thereof is omitted.
以上で明らかなように、この実施の形態2によれば、入力クロックfinのパルス数をカウントする一方、高速クロックfh の分周信号を受けると、そのパルス数のカウンタ値を相互に異なるタイミングでリセットするN個のアップカウンタ3を設け、N個のアップカウンタ3からリセットされる直前のカウンタ値を入力し、複数のカウンタ値の平均値で高速クロックfh を分周して基準クロックfref を生成するように構成したので、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックfref を生成することができる効果を奏する。
As can be seen from the above description, according to the second embodiment, while counting the number of pulses of the input clock f in, receives a divided signal of the high-speed clock f h, mutually different counter value of the pulse number N up-
実施の形態3.
図4はこの発明の実施の形態3によるジッタアッテネータを示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
変動1/Lカウンタ24は分周比を順次切り替えながら(N個の分周比L1〜LNのいずれかを設定する)、高速クロックfh を分周する分周手段を構成している。即ち、高速クロックfh の分周比を切り替えながら、その高速クロックfh を分周して、相互に異なるN種類のカウント期間(最初のタイミング信号から次のタイミング信号までの期間)を生成する。
平均回路25はアップカウンタ3からリセットされる直前のカウンタ値を順次入力し、N個のカウンタ値の平均値を算出する。なお、平均回路25は基準クロック生成手段を構成している。
FIG. 4 is a block diagram showing a jitter attenuator according to
The variable 1 /
The averaging circuit 25 sequentially inputs the counter value immediately before being reset from the up
上記実施の形態2では、1/Lカウンタ2とアップカウンタ3から構成されているカウンタ値生成回路21をN個搭載し、平均回路22がN個のカウンタ値生成回路21のカウンタ値の平均値を算出するものについて示したが、次のようにして、N個のカウンタ値の平均値を算出するようにしてもよい。
In the second embodiment, N counter value generation circuits 21 each including a 1 /
まず、変動1/Lカウンタ24は、分周比を順次切り替えながら(N個の分周比L1〜LNのいずれかに設定する)、高速クロックfh を分周する。
即ち、高速クロックfh の分周比を切り替えながら、その高速クロックfh を分周して、相互に異なるN種類のカウント期間(最初のタイミング信号から次のタイミング信号までの期間)を生成する。
図7における変動タイミング間隔は、相互に間隔が異なるN個のタイミング間隔(1)〜(N)から構成されている。
First, the
That is, while switching the frequency division ratio of the high-speed clock f h, the high-speed clock f h by dividing, to generate mutually different N types of count period (the period from the first timing signal until the next timing signal) .
The variation timing interval in FIG. 7 is composed of N timing intervals (1) to (N) having different intervals.
アップカウンタ3は、変動1/Lカウンタ24からタイミング信号を受けると、入力クロックfinのパルス数のカウントを開始し、その後、変動1/Lカウンタ24からタイミング信号を受けると、そのパルス数のカウンタ値をリセットする。
即ち、変動1/Lカウンタ24からタイミング信号を受けてから、次のタイミング信号を受けるまでの間、入力クロックfinのパルス数をカウントする。
ただし、アップカウンタ3は、変動1/Lカウンタ24からのタイミング間隔が毎回異なるので、入力クロックfinのパルス数のカウント期間は毎回異なるものとなる。
図7におけるN(1)は1番目のタイミング間隔(1)でのカウンタ値である。同様に、N(N)はN番目のタイミング間隔(N)でのカウンタ値である。
Up-
That is, after receiving the timing signal from the
However, the up-
N (1) in FIG. 7 is a counter value at the first timing interval (1). Similarly, N (N) is a counter value at the Nth timing interval (N).
平均回路25は、アップカウンタ3が変動1/Lカウンタ24からタイミング信号を受けてカウンタ値をリセットする際、アップカウンタ3からリセットされる直前のカウンタ値を順次入力し、N個のカウンタ値N(1)〜N(N)の平均値を算出する。
ダウンカウンタ23は、平均回路25が平均値を算出すると、その平均値で高速クロックfh を分周して基準クロックfref を生成する。
なお、平均回路25により算出される平均値は、リセットタイミングが相互に異なるN個のカウンタ値(1)〜(N)を平均したものであるため、その平均値で高速クロックfh を分周して生成する基準クロックfref には、周波数fh /2LのK倍(K=1,2,3,…)の入力ジッタが残ることはない。
その他の動作は、上記実施の形態1と同様であるため説明を省略する。
When the
When the average circuit 25 calculates the average value, the down counter 23 divides the high-speed clock f h by the average value to generate the reference clock f ref .
Since the average value calculated by the averaging circuit 25 is an average of N counter values (1) to (N) having different reset timings, the high-speed clock f h is divided by the average value. In the reference clock f ref generated in this manner, input jitter of K times (K = 1, 2, 3,...) Of the frequency f h / 2L does not remain.
Since other operations are the same as those in the first embodiment, description thereof is omitted.
以上で明らかなように、この実施の形態3によれば、入力クロックfinのパルス数をカウントする一方、分周比が切り替えられながら分周された高速クロックfh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ3を設け、アップカウンタ3からリセットされる直前のカウンタ値を順次入力し、複数のカウンタ値の平均値で高速クロックfh を分周して基準クロックfref を生成するように構成したので、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックfref を生成することができる効果を奏する。
As can be seen from the above description, according to the third embodiment, the input while counting the number of pulses of the clock f in, receives a divided signal of the high-speed clock f h the frequency division ratio is divided while being switched An up
実施の形態4.
上記実施の形態3では、平均回路25がアップカウンタ3からN個のカウンタ値N(1)〜N(N)を順次入力し、N個のカウンタ値N(1)〜N(N)の入力が完了したとき、N個のカウンタ値N(1)〜N(N)の平均値を算出するものについて示したが、平均回路25がアップカウンタ3から1個のカウンタ値を入力する度に、N個のカウンタ値の平均値を算出するようにしてもよい。
Embodiment 4 FIG.
In the third embodiment, the averaging circuit 25 sequentially inputs N counter values N (1) to N (N) from the up
例えば、前回、N個のカウンタ値N(1)〜N(N)の平均値を算出した後、平均回路25がアップカウンタ3からカウンタ値N(1)を入力すると、前回の算出に使用したN−1個のカウンタ値N(2)〜N(N)と、今回入力したカウンタ値N(1)との平均値(N(2),N(3),・・・,N(N),N(1)の平均値)を算出し、その平均値をダウンカウンタ23に出力するようにしてもよい。
For example, when the average circuit 25 inputs the counter value N (1) from the up
実施の形態5.
上記実施の形態1〜4では、ジッタアッテネータ1が搭載されている位相同期発振回路について示したが、例えば、図5に示すように、4逓倍回路などの分周器にジッタアッテネータ1を適用するようにしてもよい。
図5において、4乗回路31は入力クロックとして無線受信信号を入力すると、その無線受信信号を4乗処理して4乗無線受信信号を生成する。狭帯域フィルタ32は4乗回路31により生成された4乗無線受信信号のうち、4乗の周波数成分(狭帯域無線受信信号)のみを通過させる。なお、4乗回路31及び狭帯域フィルタ32から逓倍手段が構成されている。
In the first to fourth embodiments, the phase-locked oscillation circuit in which the
In FIG. 5, when a radio reception signal is input as an input clock, the
この実施の形態5では、4乗回路31が無線受信信号を4乗処理して4乗無線受信信号を生成し、狭帯域フィルタ32が4乗回路31により生成された4乗無線受信信号のうち、4乗の周波数成分(狭帯域無線受信信号)のみを通過させるようにしている。
したがって、ジッタアッテネータ1には狭帯域無線受信信号が入力され、その狭帯域無線受信信号にはジッタが含まれているが、ジッタアッテネータ1が上記実施の形態1〜4と同様にして、そのジッタを抑圧しながら、その狭帯域無線受信信号を4分周するようにすれば、ジッタを抑圧した再生搬送波を生成することができる。
In the fifth embodiment, the
Therefore, a narrowband radio reception signal is input to the
なお、この実施の形態5では、4乗回路31及び狭帯域フィルタ32がジッタアッテネータ1の前段に実装されているものについて示したが、4乗回路31及び狭帯域フィルタ32がジッタアッテネータ1に内蔵され、4乗回路31及び狭帯域フィルタ32がジッタアッテネータ1におけるアップカウンタ3の前段に実装されていてもよい。
In the fifth embodiment, the
1 ジッタアッテネータ、2 1/Lカウンタ(分周手段)、3 アップカウンタ(カウント手段)、4 ラッチ(基準クロック生成手段)、5 ダウンカウンタ(基準クロック生成手段)、6 基準発振器、7 出力クロック発振回路、8 分周回路(位相比較手段)、9 位相比較回路(位相比較手段)、10 ローパスフィルタ(制御手段)、11 電圧制御発振回路(制御手段)、21 カウンタ値生成回路、22 平均回路(基準クロック生成手段)、23 ダウンカウンタ(基準クロック生成手段)、24 変動1/Lカウンタ(分周手段)、25 平均回路(基準クロック生成手段)。
1 Jitter attenuator, 2 1 / L counter (dividing means), 3 up counter (counting means), 4 latch (reference clock generating means), 5 down counter (reference clock generating means), 6 reference oscillator, 7 output clock oscillation Circuit, 8 frequency divider circuit (phase comparison means), 9 phase comparison circuit (phase comparison means), 10 low-pass filter (control means), 11 voltage controlled oscillation circuit (control means), 21 counter value generation circuit, 22 average circuit ( Reference clock generation means), 23 down counter (reference clock generation means), 24
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