JP2005184250A - Jitter attenuator and phase synchronization oscillation circuit - Google Patents

Jitter attenuator and phase synchronization oscillation circuit Download PDF

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JP2005184250A JP2003419866A JP2003419866A JP2005184250A JP 2005184250 A JP2005184250 A JP 2005184250A JP 2003419866 A JP2003419866 A JP 2003419866A JP 2003419866 A JP2003419866 A JP 2003419866A JP 2005184250 A JP2005184250 A JP 2005184250A
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Yukinori Domoto
行紀 道本
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a jitter attenuator capable of generating a reference clock wherein the effect of input jitter is suppressed without the need for mount of an arithmetic processing circuit for performing statistic processing such as moving average. <P>SOLUTION: The jitter attenuator is provided with an up-counter 3 for counting number of pulses of an input clock f<SB>in</SB>and resetting the count of the number of pulses when receiving a frequency division signal of a high speed clock f<SB>h</SB>, and receives the count just before the reset from the up-counter 3 and frequency-divides the high speed clock f<SB>h</SB>by the count to generate the reference clock f<SB>ref</SB>. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、ジッタの影響が抑圧された基準クロックを生成するジッタアッテネータと、入力クロックに同期している出力クロックを生成する位相同期発振回路とに関するものである。   The present invention relates to a jitter attenuator that generates a reference clock in which the influence of jitter is suppressed, and a phase-locked oscillation circuit that generates an output clock that is synchronized with an input clock.

従来のジッタアッテネータは、分周回路が入力クロックａを分周してキャリー信号ｃを生成し、周期計測回路がキャリー信号ｃの変化する周期を高速クロック信号ｂを用いて計測し、その計測結果を周期データ信号ｄとして逐次出力する。
そして、ジッタアッテネータの演算処理回路は、その周期データ信号ｄをリードして統計処理を実施した後に、分周回路の分周比を決める分周比データ信号ｅをラッチして逐次出力する。
分周回路は、その分周比データ信号ｅで高速クロック信号ｂを分周して基準クロックｆを生成する。 In the conventional jitter attenuator, the frequency dividing circuit divides the input clock a to generate the carry signal c, and the period measuring circuit measures the changing period of the carry signal c using the high-speed clock signal b, and the measurement result Are sequentially output as the periodic data signal d.
The arithmetic processing circuit of the jitter attenuator reads the periodic data signal d and performs statistical processing, and then latches and sequentially outputs the division ratio data signal e that determines the division ratio of the frequency dividing circuit.
The frequency divider circuit divides the high-speed clock signal b by the frequency division ratio data signal e to generate the reference clock f.

なお、分周回路が生成するキャリー信号ｃは、入力クロック信号ａが単に分周されることによって生成されているので、入力クロック信号ａのジッタ成分は、周波数が変換されて振幅が保存された状態でキャリー信号ｃに含まれる。
ジッタアッテネータの演算処理回路は、移動平均などの統計処理を実施することにより、そのキャリー信号ｃに含まれているジッタ成分を抑圧するようにしている（例えば、特許文献１参照）。 Since the carry signal c generated by the frequency divider circuit is generated by simply dividing the input clock signal a, the jitter component of the input clock signal a is converted in frequency and preserved in amplitude. The state is included in the carry signal c.
The arithmetic processing circuit of the jitter attenuator suppresses the jitter component included in the carry signal c by performing statistical processing such as moving average (see, for example, Patent Document 1).

特開平５−２４３９８３号公報（段落番号［０００６］から［０００９］、図１）Japanese Patent Laid-Open No. 5-243983 (paragraph numbers [0006] to [0009], FIG. 1)

従来のジッタアッテネータは以上のように構成されているので、移動平均などの統計処理を実施する演算処理回路を搭載すれば、入力ジッタの影響が抑圧された基準クロックｆを生成することができるが、そのような演算処理回路を搭載すると、回路規模が大きくなる課題があった。
また、演算処理回路における統計処理の処理周期の２倍と、入力ジッタの周期が整数倍の関係になると、その統計処理によってジッタを抑圧することができない課題もあった。 Since the conventional jitter attenuator is configured as described above, it is possible to generate the reference clock f in which the influence of input jitter is suppressed by installing an arithmetic processing circuit that performs statistical processing such as moving average. When such an arithmetic processing circuit is mounted, there is a problem that the circuit scale becomes large.
In addition, when the statistical processing processing cycle in the arithmetic processing circuit is twice as long as the input jitter cycle is an integer multiple, there is a problem that the statistical processing cannot suppress the jitter.

この発明は上記のような課題を解決するためになされたもので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。
また、この発明は、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。
また、この発明は、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された出力クロック（入力クロックに同期している出力クロック）を生成することができる位相同期発振回路を得ることを目的とする。
また、この発明は、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された出力クロックを生成することができる位相同期発振回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and generates a reference clock in which the influence of input jitter is suppressed without mounting an arithmetic processing circuit that performs statistical processing such as moving average. It is an object to obtain a jitter attenuator capable of
It is another object of the present invention to obtain a jitter attenuator that can generate a reference clock in which the influence of input jitter is suppressed regardless of the period of input jitter.
In addition, the present invention can generate an output clock (an output clock synchronized with the input clock) in which the influence of input jitter is suppressed without mounting an arithmetic processing circuit that performs statistical processing such as moving average. An object is to obtain a phase-locked oscillation circuit that can be used.
Another object of the present invention is to provide a phase-locked oscillation circuit that can generate an output clock in which the influence of input jitter is suppressed regardless of the period of input jitter.

この発明に係るジッタアッテネータは、入力クロックのパルス数をカウントする一方、高速クロックの分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段を設け、そのカウント手段からリセットされる直前のカウント値を入力し、そのカウント値で高速クロックを分周して基準クロックを生成するようにしたものである。   The jitter attenuator according to the present invention is provided with counting means for counting the number of pulses of the input clock, and resetting the count value of the number of pulses when receiving the frequency-divided signal of the high-speed clock. The reference value is generated by dividing the high-speed clock by the count value.

この発明によれば、入力クロックのパルス数をカウントする一方、高速クロックの分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段を設け、そのカウント手段からリセットされる直前のカウント値を入力し、そのカウント値で高速クロックを分周して基準クロックを生成するように構成したので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができる効果がある。   According to the present invention, there is provided counting means for resetting the count value of the number of pulses when receiving the divided signal of the high-speed clock while counting the number of pulses of the input clock, and the count immediately before being reset from the counting means. Since it is configured to input a value and divide the high-speed clock by that count value to generate the reference clock, the effect of input jitter is reduced without the need for an arithmetic processing circuit that performs statistical processing such as moving average. There is an effect that a suppressed reference clock can be generated.

実施の形態１．
図１はこの発明の実施の形態１によるジッタアッテネータを示す構成図であり、図において、ジッタアッテネータ１は入力クロックｆinのジッタ成分をディジタル的に抑圧して、入力ジッタの影響が抑圧された基準クロックｆref を生成する。
１／Ｌカウンタ２は入力クロックｆinより周波数が高く、かつ、ジッタが含まれていない高速クロックｆh をＬ分周し、その分周信号をタイミング信号としてアップカウンタ３に出力する分周手段を構成している。 Embodiment 1 FIG.
Figure 1 is a block diagram showing a jitter attenuator according to the first embodiment of the present invention. In the figure, jitter attenuator 1 by suppressing the jitter component of the input clock f in digitally, the influence of the input jitter is suppressed A reference clock f ref is generated.
1 / L counter 2 has a higher frequency than the input clock f in, and dividing means for the high-speed clock f h does not contain jitter and L divides and outputs the divided signal to the up counter 3 as a timing signal Is configured.

アップカウンタ３は１／Ｌカウンタ２からタイミング信号を受けると、入力クロックｆinのパルス数のカウントを開始し、その後、１／Ｌカウンタ２からタイミング信号を受けると、そのパルス数のカウンタ値（カウント値）をリセットするカウント手段を構成している。
ラッチ４はアップカウンタ３によりリセットされる直前のカウンタ値を保持する。ダウンカウンタ５はラッチ４に保持されているカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成する。なお、ラッチ４及びダウンカウンタ５から基準クロック生成手段が構成されている。 When the up-counter 3 receives a timing signal from the 1 / L counter 2, the input clock f in the starts counting the number of pulses, then, 1 / L counter when 2 receives the timing signal from the pulse number counter value ( Counting means for resetting (count value) is configured.
The latch 4 holds the counter value immediately before being reset by the up counter 3. The down counter 5 divides the high speed clock f h by the counter value held in the latch 4 to generate the reference clock f ref . The latch 4 and the down counter 5 constitute reference clock generation means.

図２はこの発明の実施の形態１による位相同期発振回路を示す構成図であり、図において、基準発振器６は入力クロックｆinより周波数が高く、かつ、ジッタが含まれていない高速クロックｆh を発振してジッタアッテネータ１に出力する。出力クロック発振回路７はジッタアッテネータ１により生成された基準クロックｆref に同期している出力クロックｆout を生成する。
分周回路８は電圧制御発振回路１１の出力信号である出力クロックｆout を分周する。位相比較回路９はジッタアッテネータ１により生成された基準クロックｆref と分周回路８から出力された出力クロックｆout の分周信号との位相を比較し、例えば、基準クロックｆref の位相が分周信号の位相より進んでいれば、Ｈレベルの制御信号をローパスフィルタ１０に出力し、基準クロックｆref の位相が分周信号の位相より遅れていれば、Ｌレベルの制御信号をローパスフィルタ１０に出力する。なお、分周回路８と位相比較回路９から位相比較手段が構成されている。 Figure 2 is a block diagram showing a phase-locked oscillator circuit according to a first embodiment of the present invention. In the figure, reference oscillator 6 has high frequency than the input clock f in, and high-speed clock f h does not contain jitter Is output to the jitter attenuator 1. The output clock oscillation circuit 7 generates an output clock f out synchronized with the reference clock f ref generated by the jitter attenuator 1.
The frequency dividing circuit 8 divides the output clock f out which is an output signal of the voltage controlled oscillation circuit 11. The phase comparison circuit 9 compares the phases of the reference clock f ref generated by the jitter attenuator 1 and the frequency-divided signal of the output clock f out output from the frequency dividing circuit 8, for example, the phase of the reference clock f ref is divided. If it is ahead of the phase of the frequency signal, an H level control signal is output to the low pass filter 10. If the phase of the reference clock f ref is delayed from the phase of the frequency division signal, the L level control signal is output to the low pass filter 10. Output to. The frequency dividing circuit 8 and the phase comparison circuit 9 constitute phase comparison means.

ローパスフィルタ１０は位相比較回路９から出力された制御信号に重畳されている高い周波数のジッタを抑圧する。電圧制御発振回路１１はローパスフィルタ１０から例えばＨレベルの制御信号を受けると、出力クロックｆout の周波数を高めて位相を進める制御を実施し、Ｌレベルの制御信号を受けると、出力クロックｆout の周波数を下げて位相を遅らせる制御を実施する。なお、ローパスフィルタ１０及び電圧制御発振回路１１から制御手段が構成されている。 The low pass filter 10 suppresses high frequency jitter superimposed on the control signal output from the phase comparison circuit 9. When the voltage controlled oscillator circuit 11 receives the low-pass filter 10, for example H-level control signal, to implement a control to advance the phase by increasing the frequency of the output clock f out, when receiving the control signal of L level, the output clock f out Control to delay the phase by lowering the frequency of. The low-pass filter 10 and the voltage controlled oscillation circuit 11 constitute a control means.

次に動作について説明する。
まず、基準発振器６は、入力クロックｆinより周波数が高く、かつ、ジッタが含まれていない高速クロックｆh を発振してジッタアッテネータ１に出力する。
ジッタアッテネータ１の１／Ｌカウンタ２は、基準発振器６から高速クロックｆh を受けると、その高速クロックｆh をＬ分周し、その分周信号をタイミング信号としてアップカウンタ３に出力する。
タイミング信号の間隔＝Ｌ／ｆh （１）
ただし、Ｌは１／Ｌカウンタ２の分周比、ｆh は高速クロックｆh の周波数を表している。 Next, the operation will be described.
First, the reference oscillator 6, a high frequency than the input clock f in, and outputs the jitter attenuator 1 oscillates a high-speed clock f h that do not contain jitter.
When the 1 / L counter 2 of the jitter attenuator 1 receives the high-speed clock f h from the reference oscillator 6, the high-speed clock f h is frequency-divided by L and the frequency-divided signal is output to the up-counter 3 as a timing signal.
Timing signal interval = L / f h (1)
Here, L represents the frequency division ratio of the 1 / L counter 2, and f h represents the frequency of the high-speed clock f h .

ジッタアッテネータ１のアップカウンタ３は、１／Ｌカウンタ２からタイミング信号を受けると、入力クロックｆinのパルス数のカウントを開始し、その後、１／Ｌカウンタ２からタイミング信号を受けると、そのパルス数のカウンタ値をリセットする。
即ち、１／Ｌカウンタ２からタイミング信号を受けてから、次のタイミング信号を受けるまでの間、入力クロックｆinのパルス数をカウントする。 Up-counter 3 of the jitter attenuator 1 receives a timing signal from the 1 / L counter 2 starts counting the number of pulses of the input clock f in, then, upon receiving a timing signal from the 1 / L counter 2, the pulse Reset the counter value of the number.
That is, after receiving the timing signal from the 1 / L counter 2, until receiving the next timing signal, counts the number of pulses of the input clock f in.

なお、アップカウンタ３のカウンタ値は、一定のカウント期間（最初のタイミング信号から次のタイミング信号までの期間）におけるパルス数をカウントしたものであるため、入力クロックｆinのパルス幅やパルス間隔などが乱れる現象が平均化されて、入力ジッタの影響が抑圧される。
即ち、ジッタが含まれていない高速クロックｆh を分周して１／Ｌカウンタ２がタイミング信号を生成しているので、そのタイミング信号にはジッタが含まれない。また、そのタイミング信号から得られる一定のカウント期間中の入力クロックｆinのパルス数のカウンタ値を分周比としているので、入力ジッタの振幅は、入力クロックｆinと高速クロックｆh との周期差分だけ抑圧される（入力クロックｆinの１パルス幅のジッタが、高速クロックｆh の１パルス幅のジッタに変換される）。 The counter value of the up-counter 3, (from the first timing signal period until the next timing signal) fixed count period for is obtained by counting the number of pulses in, such as a pulse width and pulse interval of the input clock f in Phenomenon is averaged, and the influence of input jitter is suppressed.
That is, since the 1 / L counter 2 generates a timing signal by dividing the high-speed clock f h that does not include jitter, the timing signal does not include jitter. The period of since the number of pulses of the counter value of the input clock f in in certain count period obtained from the timing signal and the frequency division ratio, the amplitude of the input jitter, and the input clock f in a high-speed clock f h It is suppressed by the difference (jitter one pulse width of the input clock f in is converted to the jitter of one pulse width of the high-speed clock f h).

ジッタアッテネータ１のアップカウンタ３は、１／Ｌカウンタ２から次のタイミング信号を受けると、パルス数のカウンタ値をリセットして、新たに入力クロックｆinのパルス数のカウントを開始するが、リセットする直前のカウンタ値をラッチ４に格納する。
リセットする直前のカウンタ値＝Ｌ・ｆin／ｆh （２）
ただし、ｆinは入力クロックｆinの周波数を表している。 Up-counter 3 of the jitter attenuator 1, 1 / when the L counter 2 receives the next timing signal, resets the pulse number counter value and starts counting the number of pulses of the newly input clock f in, reset The counter value immediately before is stored in the latch 4.
Counter value immediately before reset = L · f in / f h (2)
However, f in represents the frequency of the input clock f in.

ジッタアッテネータ１のダウンカウンタ５は、ラッチ４に保持されているカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成する。
ｆref ＝ｆh ／（Ｌ・ｆin／ｆh ）
＝ｆh 2／（Ｌ・ｆin） （３）
ただし、ｆref は基準クロックｆref の周波数を表している。 The down counter 5 of the jitter attenuator 1 divides the high speed clock f h by the counter value held in the latch 4 to generate the reference clock f ref .
f ref = f h / (L · f in / f h )
= F h 2 / (L · f in ) (3)
Here, f ref represents the frequency of the reference clock f ref .

この実施の形態１では、高速クロックｆh の周波数は、入力クロックｆinの周波数のＪ倍（Ｊ＝１，２，３，…）から、ずらした周波数としている。これは、高速クロックｆh の周波数を入力クロックｆinの周波数のＪ倍に設定すると、高速クロックｆh と入力クロックｆinの周波数ずれによって、基準クロックｆref に低周期のジッタ（または“ワンダ”）が生成されてしまう可能性があるためである。 In the first embodiment, the frequency of the high-speed clock f h, from the J multiple of the frequency of the input clock f in (J = 1,2,3, ... ), is a frequency shifted. This high-speed clock when f sets the frequency of the h to J times the frequency of the input clock f in, high-speed clock by the frequency shift of f h and the input clock f in, the reference clock f ref low period of the jitter (or "wander This is because “)” may be generated.

出力クロック発振回路７の分周回路８は、電圧制御発振回路１１の出力信号である出力クロックｆout を分周する。
出力クロック発振回路７の位相比較回路９は、ジッタアッテネータ１のダウンカウンタ５から基準クロックｆref を受けると、その基準クロックｆref と分周回路８から出力された出力クロックｆout の分周信号との位相を比較する。
位相比較回路９は、例えば、基準クロックｆref の位相が分周信号の位相より進んでいれば、Ｈレベルの制御信号をローパスフィルタ１０に出力し、基準クロックｆref の位相が分周信号の位相より遅れていれば、Ｌレベルの制御信号をローパスフィルタ１０に出力する。 The frequency dividing circuit 8 of the output clock oscillation circuit 7 divides the output clock f out that is an output signal of the voltage controlled oscillation circuit 11.
When the phase comparison circuit 9 of the output clock oscillation circuit 7 receives the reference clock f ref from the down counter 5 of the jitter attenuator 1, the divided signal of the reference clock f ref and the output clock f out output from the frequency dividing circuit 8. Compare the phase with.
For example, if the phase of the reference clock f ref is advanced from the phase of the divided signal, the phase comparison circuit 9 outputs an H level control signal to the low-pass filter 10, and the phase of the reference clock f ref is the frequency of the divided signal. If the phase is delayed, an L level control signal is output to the low pass filter 10.

出力クロック発振回路７のローパスフィルタ１０は、位相比較回路９から出力された制御信号に重畳されている高い周波数のジッタを抑圧し、高い周波数のジッタを除去した制御信号を電圧制御発振回路１１に出力する。
出力クロック発振回路７の電圧制御発振回路１１は、ローパスフィルタ１０から例えばＨレベルの制御信号を受けると、出力クロックｆout の周波数を高めて位相を進める制御を実施し、Ｌレベルの制御信号を受けると、出力クロックｆout の周波数を下げて位相を遅らせる制御を実施する。
これにより、入力クロックｆin（基準クロックｆref ）に同期している出力クロックｆout が生成される。 The low-pass filter 10 of the output clock oscillation circuit 7 suppresses the high frequency jitter superimposed on the control signal output from the phase comparison circuit 9 and applies the control signal from which the high frequency jitter has been removed to the voltage controlled oscillation circuit 11. Output.
When the voltage controlled oscillation circuit 11 of the output clock oscillation circuit 7 receives, for example, an H level control signal from the low-pass filter 10, the voltage controlled oscillation circuit 11 performs control to increase the frequency of the output clock f out and advance the phase, When this is received, control is performed to lower the frequency of the output clock f out and delay the phase.
As a result, an output clock f out synchronized with the input clock f in (reference clock f ref ) is generated.

以上で明らかなように、この実施の形態１によれば、入力クロックｆinのパルス数をカウントする一方、高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ３を設け、アップカウンタ３からリセットされる直前のカウンタ値を入力し、そのカウンタ値で高速クロックｆh を分周して基準クロックｆref を生成するように構成したので、移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックｆref を生成することができるようになり、回路規模を小さくすることができる効果を奏する。 As can be seen from the above description, according to the first embodiment, while counting the number of pulses of the input clock f in, it receives a divided signal of the high-speed clock f h, up to reset the counter value of the pulse number Since the counter 3 is provided, the counter value immediately before being reset from the up counter 3 is input, and the high-speed clock f h is divided by the counter value to generate the reference clock f ref . The reference clock f ref in which the influence of input jitter is suppressed can be generated without mounting an arithmetic processing circuit for performing statistical processing, and the circuit scale can be reduced.

なお、定常的に高速クロックｆh のｎパルス幅ｎ／ｆh （ｎは入力クロックｆinと高速クロックｆh の周波数差に依る）のジッタが基準クロックｆref に含まれてしまうが、この定常的に発生するジッタは、周波数が高いので、出力クロック発振回路７のローパスフィルタ１０で抑圧することが可能である。 Although jitter constantly high speed clock f h of n pulse width n / f h (n depends on the frequency difference between the input clock f in a high-speed clock f h) will be included in the reference clock f ref, the Since jitter that occurs regularly has a high frequency, it can be suppressed by the low-pass filter 10 of the output clock oscillation circuit 7.

実施の形態２．
図３はこの発明の実施の形態２によるジッタアッテネータを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
カウンタ値生成回路２１は１／Ｌカウンタ２とアップカウンタ３から構成され、図３のジッタアッテネータ１ではＮ個搭載されている。
ただし、Ｎ個のカウンタ値生成回路２１は、高速クロックｆh を相互に異なるタイミングで分周するようにしている。具体的には、各カウンタ値生成回路２１の１／Ｌカウンタ２の初期値が相互に異なるようにしている。あるいは、各１／Ｌカウンタ２から出力されるタイミング信号を相互に異なる時間遅延させるようにしている。これにより、Ｎ個のカウンタ値生成回路２１が相互に異なるタイミングでカウンタ値をリセットするようにして、リセットタイミングが相互に異なるＮ個のカウンタ値を平均回路２２に出力するようにしている。 Embodiment 2. FIG.
3 is a block diagram showing a jitter attenuator according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in FIG.
The counter value generation circuit 21 includes a 1 / L counter 2 and an up counter 3, and N jitter attenuators 1 in FIG.
However, the N counter value generation circuits 21 divide the high-speed clock f h at different timings. Specifically, the initial values of the 1 / L counters 2 of the counter value generation circuits 21 are different from each other. Alternatively, the timing signals output from the 1 / L counters 2 are delayed by different times. Thus, the N counter value generation circuits 21 reset the counter values at different timings, and N counter values with different reset timings are output to the averaging circuit 22.

平均回路２２はＮ個のカウンタ値生成回路２１からリセットされる直前のＮ個のカウンタ値を入力して、Ｎ個のカウンタ値の平均値を算出する。ダウンカウンタ２３は平均回路２２により算出された平均値で高速クロックｆh を分周して基準クロックｆref を生成する。なお、平均回路２２及びダウンカウンタ２３から基準クロック生成手段が構成されている。 The average circuit 22 inputs N counter values immediately before being reset from the N counter value generation circuits 21, and calculates an average value of the N counter values. The down counter 23 divides the high-speed clock f h by the average value calculated by the averaging circuit 22 to generate the reference clock f ref . The averaging circuit 22 and the down counter 23 constitute reference clock generating means.

次に動作について説明する。
上記実施の形態１では、入力ジッタを一定のカウント期間であるＬ／ｆh 周期でサンプリングしているので、周波数ｆh ／２ＬのＫ倍（Ｋ＝１，２，３，…）の入力ジッタが、周波数を変換して振幅を保存した状態で、基準クロックｆref に保存される。
したがって、基準クロックｆref には、上記の入力ジッタが抑圧されずに残ることになる。
この実施の形態２では、上記の入力ジッタも抑圧できるようにしている。 Next, the operation will be described.
In the first embodiment, since the input jitter is sampled at the L / f h period which is a constant count period, the input jitter of K times (K = 1, 2, 3,...) Of the frequency f h / 2L. Is stored in the reference clock f ref with the frequency converted and the amplitude stored.
Therefore, the input jitter remains in the reference clock f ref without being suppressed.
In the second embodiment, the above input jitter can also be suppressed.

即ち、この実施の形態２では、Ｎ個のカウンタ値生成回路２１が高速クロックｆh を相互に異なるタイミングで分周して、リセットタイミングが相互に異なるＮ個のカウンタ値（１）〜（Ｎ）を平均回路２２に出力する（図６を参照）。
平均回路２２は、Ｎ個のカウンタ値生成回路２１からＮ個のカウンタ値（１）〜（Ｎ）を受けると、図６に示すように、Ｎ個のカウンタ値（１）〜（Ｎ）の平均値を算出する。
図６において、例えば、タイミング間隔（１）は１番目のカウンタ値生成回路２１が出力するタイミング信号の間隔を示し、カウンタ値（１）は１番目のカウンタ値生成回路２１のカウンタ値を示している。同様に、タイミング間隔（Ｎ）はＮ番目のカウンタ値生成回路２１が出力するタイミング信号の間隔を示し、カウンタ値（Ｎ）はＮ番目のカウンタ値生成回路２１のカウンタ値を示している。 That is, in the second embodiment, the N counter value generation circuits 21 divide the high-speed clock f h at different timings, and the N counter values (1) to (N) having different reset timings. ) Is output to the averaging circuit 22 (see FIG. 6).
When the average circuit 22 receives the N counter values (1) to (N) from the N counter value generation circuits 21, as shown in FIG. 6, the average circuit 22 stores the N counter values (1) to (N). The average value is calculated.
In FIG. 6, for example, a timing interval (1) indicates an interval of timing signals output from the first counter value generation circuit 21, and a counter value (1) indicates a counter value of the first counter value generation circuit 21. Yes. Similarly, the timing interval (N) indicates the interval of timing signals output from the Nth counter value generation circuit 21, and the counter value (N) indicates the counter value of the Nth counter value generation circuit 21.

ダウンカウンタ２３は、平均回路２２が平均値を算出すると、その平均値で高速クロックｆh を分周して基準クロックｆref を生成する。
なお、平均回路２２により算出される平均値は、リセットタイミングが相互に異なるＮ個のカウンタ値（１）〜（Ｎ）を平均したものであるため、その平均値で高速クロックｆh を分周して生成する基準クロックｆref には、周波数ｆh ／２ＬのＫ倍（Ｋ＝１，２，３，…）の入力ジッタが残ることはない。
その他の動作は、上記実施の形態１と同様であるため説明を省略する。 When the average circuit 22 calculates the average value, the down counter 23 divides the high-speed clock f h by the average value to generate the reference clock f ref .
Since the average value calculated by the averaging circuit 22 is an average of N counter values (1) to (N) having different reset timings, the high-speed clock f h is divided by the average value. In the reference clock f ref generated in this manner, input jitter of K times (K = 1, 2, 3,...) Of the frequency f h / 2L does not remain.
Since other operations are the same as those in the first embodiment, description thereof is omitted.

以上で明らかなように、この実施の形態２によれば、入力クロックｆinのパルス数をカウントする一方、高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値を相互に異なるタイミングでリセットするＮ個のアップカウンタ３を設け、Ｎ個のアップカウンタ３からリセットされる直前のカウンタ値を入力し、複数のカウンタ値の平均値で高速クロックｆh を分周して基準クロックｆref を生成するように構成したので、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックｆref を生成することができる効果を奏する。 As can be seen from the above description, according to the second embodiment, while counting the number of pulses of the input clock f in, receives a divided signal of the high-speed clock f h, mutually different counter value of the pulse number N up-counters 3 to be reset at timing are provided, the counter value immediately before being reset is input from the N up-counters 3, and the high-speed clock f h is divided by the average value of the plurality of counter values to be the reference clock Since f ref is generated, the reference clock f ref in which the influence of the input jitter is suppressed can be generated regardless of the period of the input jitter.

実施の形態３．
図４はこの発明の実施の形態３によるジッタアッテネータを示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
変動１／Ｌカウンタ２４は分周比を順次切り替えながら（Ｎ個の分周比Ｌ１〜ＬＮのいずれかを設定する）、高速クロックｆh を分周する分周手段を構成している。即ち、高速クロックｆh の分周比を切り替えながら、その高速クロックｆh を分周して、相互に異なるＮ種類のカウント期間（最初のタイミング信号から次のタイミング信号までの期間）を生成する。
平均回路２５はアップカウンタ３からリセットされる直前のカウンタ値を順次入力し、Ｎ個のカウンタ値の平均値を算出する。なお、平均回路２５は基準クロック生成手段を構成している。 Embodiment 3 FIG.
FIG. 4 is a block diagram showing a jitter attenuator according to Embodiment 3 of the present invention. In the figure, the same reference numerals as those in FIG.
The variable 1 / L counter 24 constitutes frequency dividing means for frequency dividing the high-speed clock f h while sequentially switching the frequency dividing ratio (setting any one of N frequency dividing ratios L1 to LN). That is, while switching the frequency division ratio of the high-speed clock f h, the high-speed clock f h by dividing, to generate mutually different N types of count period (the period from the first timing signal until the next timing signal) .
The averaging circuit 25 sequentially inputs the counter value immediately before being reset from the up counter 3 and calculates the average value of the N counter values. The averaging circuit 25 constitutes a reference clock generation unit.

上記実施の形態２では、１／Ｌカウンタ２とアップカウンタ３から構成されているカウンタ値生成回路２１をＮ個搭載し、平均回路２２がＮ個のカウンタ値生成回路２１のカウンタ値の平均値を算出するものについて示したが、次のようにして、Ｎ個のカウンタ値の平均値を算出するようにしてもよい。   In the second embodiment, N counter value generation circuits 21 each including a 1 / L counter 2 and an up counter 3 are mounted, and the average circuit 22 averages the counter values of the N counter value generation circuits 21. However, an average value of N counter values may be calculated as follows.

まず、変動１／Ｌカウンタ２４は、分周比を順次切り替えながら（Ｎ個の分周比Ｌ１〜ＬＮのいずれかに設定する）、高速クロックｆh を分周する。
即ち、高速クロックｆh の分周比を切り替えながら、その高速クロックｆh を分周して、相互に異なるＮ種類のカウント期間（最初のタイミング信号から次のタイミング信号までの期間）を生成する。
図７における変動タイミング間隔は、相互に間隔が異なるＮ個のタイミング間隔（１）〜（Ｎ）から構成されている。 First, the fluctuation 1 / L counter 24 divides the high-speed clock f h while sequentially switching the division ratio (set to any one of the N division ratios L1 to LN).
That is, while switching the frequency division ratio of the high-speed clock f h, the high-speed clock f h by dividing, to generate mutually different N types of count period (the period from the first timing signal until the next timing signal) .
The variation timing interval in FIG. 7 is composed of N timing intervals (1) to (N) having different intervals.

アップカウンタ３は、変動１／Ｌカウンタ２４からタイミング信号を受けると、入力クロックｆinのパルス数のカウントを開始し、その後、変動１／Ｌカウンタ２４からタイミング信号を受けると、そのパルス数のカウンタ値をリセットする。
即ち、変動１／Ｌカウンタ２４からタイミング信号を受けてから、次のタイミング信号を受けるまでの間、入力クロックｆinのパルス数をカウントする。
ただし、アップカウンタ３は、変動１／Ｌカウンタ２４からのタイミング間隔が毎回異なるので、入力クロックｆinのパルス数のカウント期間は毎回異なるものとなる。
図７におけるＮ（１）は１番目のタイミング間隔（１）でのカウンタ値である。同様に、Ｎ（Ｎ）はＮ番目のタイミング間隔（Ｎ）でのカウンタ値である。 Up-counter 3 receives the timing signal from the variation 1 / L counter 24 starts counting the number of pulses of the input clock f in, then the variation 1 / L counter 24 receives a timing signal, the number of pulses Reset the counter value.
That is, after receiving the timing signal from the variation 1 / L counter 24 until receiving the next timing signal, counts the number of pulses of the input clock f in.
However, the up-counter 3, the timing interval from variation 1 / L counter 24 are different each time, the number of pulses of the count period of the input clock f in will be different each time.
N (1) in FIG. 7 is a counter value at the first timing interval (1). Similarly, N (N) is a counter value at the Nth timing interval (N).

平均回路２５は、アップカウンタ３が変動１／Ｌカウンタ２４からタイミング信号を受けてカウンタ値をリセットする際、アップカウンタ３からリセットされる直前のカウンタ値を順次入力し、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の平均値を算出する。
ダウンカウンタ２３は、平均回路２５が平均値を算出すると、その平均値で高速クロックｆh を分周して基準クロックｆref を生成する。
なお、平均回路２５により算出される平均値は、リセットタイミングが相互に異なるＮ個のカウンタ値（１）〜（Ｎ）を平均したものであるため、その平均値で高速クロックｆh を分周して生成する基準クロックｆref には、周波数ｆh ／２ＬのＫ倍（Ｋ＝１，２，３，…）の入力ジッタが残ることはない。
その他の動作は、上記実施の形態１と同様であるため説明を省略する。 When the up counter 3 receives the timing signal from the fluctuation 1 / L counter 24 and resets the counter value, the averaging circuit 25 sequentially inputs the counter values immediately before being reset from the up counter 3, and the N counter values N The average value of (1) to N (N) is calculated.
When the average circuit 25 calculates the average value, the down counter 23 divides the high-speed clock f h by the average value to generate the reference clock f ref .
Since the average value calculated by the averaging circuit 25 is an average of N counter values (1) to (N) having different reset timings, the high-speed clock f h is divided by the average value. In the reference clock f ref generated in this manner, input jitter of K times (K = 1, 2, 3,...) Of the frequency f h / 2L does not remain.
Since other operations are the same as those in the first embodiment, description thereof is omitted.

以上で明らかなように、この実施の形態３によれば、入力クロックｆinのパルス数をカウントする一方、分周比が切り替えられながら分周された高速クロックｆh の分周信号を受けると、そのパルス数のカウンタ値をリセットするアップカウンタ３を設け、アップカウンタ３からリセットされる直前のカウンタ値を順次入力し、複数のカウンタ値の平均値で高速クロックｆh を分周して基準クロックｆref を生成するように構成したので、入力ジッタの周期に拘わらず、入力ジッタの影響が抑圧された基準クロックｆref を生成することができる効果を奏する。 As can be seen from the above description, according to the third embodiment, the input while counting the number of pulses of the clock f in, receives a divided signal of the high-speed clock f h the frequency division ratio is divided while being switched An up counter 3 for resetting the counter value of the number of pulses is provided, the counter value immediately before being reset from the up counter 3 is sequentially input, and the high-speed clock f h is divided by the average value of the plurality of counter values as a reference Since the clock f ref is generated, the reference clock f ref in which the influence of the input jitter is suppressed can be generated regardless of the period of the input jitter.

実施の形態４．
上記実施の形態３では、平均回路２５がアップカウンタ３からＮ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）を順次入力し、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の入力が完了したとき、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の平均値を算出するものについて示したが、平均回路２５がアップカウンタ３から１個のカウンタ値を入力する度に、Ｎ個のカウンタ値の平均値を算出するようにしてもよい。 Embodiment 4 FIG.
In the third embodiment, the averaging circuit 25 sequentially inputs N counter values N (1) to N (N) from the up counter 3, and inputs N counter values N (1) to N (N). Is shown, the average value of N counter values N (1) to N (N) is calculated. However, every time the average circuit 25 inputs one counter value from the up counter 3, An average value of N counter values may be calculated.

例えば、前回、Ｎ個のカウンタ値Ｎ（１）〜Ｎ（Ｎ）の平均値を算出した後、平均回路２５がアップカウンタ３からカウンタ値Ｎ（１）を入力すると、前回の算出に使用したＮ−１個のカウンタ値Ｎ（２）〜Ｎ（Ｎ）と、今回入力したカウンタ値Ｎ（１）との平均値（Ｎ（２），Ｎ（３），・・・，Ｎ（Ｎ），Ｎ（１）の平均値）を算出し、その平均値をダウンカウンタ２３に出力するようにしてもよい。   For example, when the average circuit 25 inputs the counter value N (1) from the up counter 3 after calculating the average value of the N counter values N (1) to N (N) last time, it was used for the previous calculation. Average value (N (2), N (3),..., N (N) of N−1 counter values N (2) to N (N) and the counter value N (1) input this time , N (1)), and the average value may be output to the down counter 23.

実施の形態５．
上記実施の形態１〜４では、ジッタアッテネータ１が搭載されている位相同期発振回路について示したが、例えば、図５に示すように、４逓倍回路などの分周器にジッタアッテネータ１を適用するようにしてもよい。
図５において、４乗回路３１は入力クロックとして無線受信信号を入力すると、その無線受信信号を４乗処理して４乗無線受信信号を生成する。狭帯域フィルタ３２は４乗回路３１により生成された４乗無線受信信号のうち、４乗の周波数成分（狭帯域無線受信信号）のみを通過させる。なお、４乗回路３１及び狭帯域フィルタ３２から逓倍手段が構成されている。 Embodiment 5 FIG.
In the first to fourth embodiments, the phase-locked oscillation circuit in which the jitter attenuator 1 is mounted has been described. For example, as shown in FIG. 5, the jitter attenuator 1 is applied to a frequency divider such as a quadruple circuit. You may do it.
In FIG. 5, when a radio reception signal is input as an input clock, the fourth power circuit 31 performs a fourth power process on the radio reception signal to generate a fourth power reception signal. The narrow band filter 32 passes only the fourth frequency component (narrow band radio reception signal) of the fourth power radio reception signal generated by the fourth power circuit 31. The quadrature circuit 31 and the narrow band filter 32 constitute a multiplication means.

この実施の形態５では、４乗回路３１が無線受信信号を４乗処理して４乗無線受信信号を生成し、狭帯域フィルタ３２が４乗回路３１により生成された４乗無線受信信号のうち、４乗の周波数成分（狭帯域無線受信信号）のみを通過させるようにしている。
したがって、ジッタアッテネータ１には狭帯域無線受信信号が入力され、その狭帯域無線受信信号にはジッタが含まれているが、ジッタアッテネータ１が上記実施の形態１〜４と同様にして、そのジッタを抑圧しながら、その狭帯域無線受信信号を４分周するようにすれば、ジッタを抑圧した再生搬送波を生成することができる。 In the fifth embodiment, the fourth power circuit 31 performs a fourth power process on the radio reception signal to generate a fourth power radio reception signal, and the narrowband filter 32 includes the fourth power radio reception signal generated by the fourth power circuit 31. Only the fourth frequency component (narrowband radio reception signal) is allowed to pass.
Therefore, a narrowband radio reception signal is input to the jitter attenuator 1 and the narrowband radio reception signal contains jitter. The jitter attenuator 1 performs the jitter in the same manner as in the first to fourth embodiments. If the narrowband radio reception signal is divided by 4 while suppressing the signal, it is possible to generate a reproduced carrier wave with suppressed jitter.

なお、この実施の形態５では、４乗回路３１及び狭帯域フィルタ３２がジッタアッテネータ１の前段に実装されているものについて示したが、４乗回路３１及び狭帯域フィルタ３２がジッタアッテネータ１に内蔵され、４乗回路３１及び狭帯域フィルタ３２がジッタアッテネータ１におけるアップカウンタ３の前段に実装されていてもよい。   In the fifth embodiment, the fourth power circuit 31 and the narrowband filter 32 are mounted in the preceding stage of the jitter attenuator 1. However, the fourth power circuit 31 and the narrowband filter 32 are built in the jitter attenuator 1. Further, the fourth power circuit 31 and the narrow band filter 32 may be mounted before the up counter 3 in the jitter attenuator 1.

この発明の実施の形態１によるジッタアッテネータを示す構成図である。It is a block diagram which shows the jitter attenuator by Embodiment 1 of this invention. この発明の実施の形態１による位相同期発振回路を示す構成図である。1 is a configuration diagram illustrating a phase-locked oscillation circuit according to a first embodiment of the present invention. この発明の実施の形態２によるジッタアッテネータを示す構成図である。It is a block diagram which shows the jitter attenuator by Embodiment 2 of this invention. この発明の実施の形態３によるジッタアッテネータを示す構成図である。It is a block diagram which shows the jitter attenuator by Embodiment 3 of this invention. この発明の実施の形態５による４逓倍回路を示す構成図である。It is a block diagram which shows the 4 frequency multiplication circuit by Embodiment 5 of this invention. Ｎ個のカウンタ値の平均処理を示す説明図である。It is explanatory drawing which shows the average process of N counter values. Ｎ個のカウンタ値の平均処理を示す説明図である。It is explanatory drawing which shows the average process of N counter values.

符号の説明Explanation of symbols

１ ジッタアッテネータ、２ １／Ｌカウンタ（分周手段）、３ アップカウンタ（カウント手段）、４ ラッチ（基準クロック生成手段）、５ ダウンカウンタ（基準クロック生成手段）、６ 基準発振器、７ 出力クロック発振回路、８ 分周回路（位相比較手段）、９ 位相比較回路（位相比較手段）、１０ ローパスフィルタ（制御手段）、１１ 電圧制御発振回路（制御手段）、２１ カウンタ値生成回路、２２ 平均回路（基準クロック生成手段）、２３ ダウンカウンタ（基準クロック生成手段）、２４ 変動１／Ｌカウンタ（分周手段）、２５ 平均回路（基準クロック生成手段）。   1 Jitter attenuator, 2 1 / L counter (dividing means), 3 up counter (counting means), 4 latch (reference clock generating means), 5 down counter (reference clock generating means), 6 reference oscillator, 7 output clock oscillation Circuit, 8 frequency divider circuit (phase comparison means), 9 phase comparison circuit (phase comparison means), 10 low-pass filter (control means), 11 voltage controlled oscillation circuit (control means), 21 counter value generation circuit, 22 average circuit ( Reference clock generation means), 23 down counter (reference clock generation means), 24 fluctuation 1 / L counter (frequency division means), 25 average circuit (reference clock generation means).

Claims (7)

入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を入力し、そのカウント値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを備えたジッタアッテネータ。   A frequency dividing means that divides a high-speed clock that has a frequency higher than that of the input clock and does not include jitter, and counts the number of pulses of the input clock, while receiving a frequency-divided signal from the frequency dividing means, Counting means for resetting the count value of the number of pulses, and reference clock generating means for inputting the count value immediately before being reset from the counting means and dividing the high-speed clock by the count value to generate a reference clock Jitter attenuator provided. 入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを相互に異なるタイミングで分周する複数の分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットする複数のカウント手段と、上記複数のカウント手段からリセットされる直前のカウント値を入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを備えたジッタアッテネータ。   A plurality of frequency dividing means that divides a high-speed clock that has a higher frequency than the input clock and does not contain jitter at different timings, and counts the number of pulses of the input clock. When receiving a peripheral signal, a plurality of count means for resetting the count value of the number of pulses and a count value immediately before being reset from the plurality of count means are inputted, and the high-speed clock is set by an average value of the plurality of count values. A jitter attenuator comprising reference clock generation means for generating a reference clock by frequency division. 入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックの分周比を切り替えながら、その高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を順次入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを備えたジッタアッテネータ。   While switching the frequency division ratio of the high-speed clock that is higher in frequency than the input clock and does not include jitter, the frequency dividing means that divides the high-speed clock and the number of pulses of the input clock are counted. When the frequency dividing signal is received from the frequency dividing means, the counting means for resetting the count value of the number of pulses and the count value immediately before being reset from the counting means are sequentially inputted, and the high-speed clock is calculated by the average value of a plurality of count values. A jitter attenuator comprising reference clock generating means for dividing the frequency of the reference clock to generate a reference clock. 入力クロックとして無線受信信号を入力し、その無線受信信号を逓倍してカウント手段に出力する逓倍手段を設けたことを特徴とする請求項１から請求項３のうちのいずれか１項記載のジッタアッテネータ。   The jitter according to any one of claims 1 to 3, further comprising a multiplying unit that inputs a radio reception signal as an input clock, multiplies the radio reception signal, and outputs the signal to a counting unit. Attenuator. 入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を入力し、そのカウント値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを有するジッタアッテネータと、上記ジッタアッテネータの基準クロック生成手段により生成された基準クロックと出力クロックの分周信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に応じて上記出力クロックの周波数を制御する制御手段とを備えた位相同期発振回路。   A frequency dividing means that divides a high-speed clock that has a frequency higher than that of the input clock and does not include jitter, and counts the number of pulses of the input clock, while receiving a frequency-divided signal from the frequency dividing means, Counting means for resetting the count value of the number of pulses, and reference clock generating means for inputting the count value immediately before being reset from the counting means and dividing the high-speed clock by the count value to generate a reference clock A jitter attenuator, a phase comparison unit for comparing phases of a reference clock generated by the reference clock generation unit of the jitter attenuator and a divided signal of the output clock, and the output clock according to a comparison result of the phase comparison unit A phase-locked oscillation circuit comprising control means for controlling the frequency of the. 入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックを相互に異なるタイミングで分周する複数の分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットする複数のカウント手段と、上記複数のカウント手段からリセットされる直前のカウント値を入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを有するジッタアッテネータと、上記ジッタアッテネータの基準クロック生成手段により生成された基準クロックと出力クロックの分周信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に応じて上記出力クロックの周波数を制御する制御手段とを備えた位相同期発振回路。   A plurality of frequency dividing means that divides a high-speed clock that has a higher frequency than the input clock and does not contain jitter at different timings, and counts the number of pulses of the input clock. When receiving a peripheral signal, a plurality of count means for resetting the count value of the number of pulses and a count value immediately before being reset from the plurality of count means are inputted, and the high-speed clock is set by an average value of the plurality of count values. A jitter attenuator having a reference clock generation means for generating a reference clock by dividing, and a phase comparison means for comparing the phases of the reference clock generated by the reference clock generation means of the jitter attenuator and the divided signal of the output clock And control means for controlling the frequency of the output clock according to the comparison result of the phase comparison means. Example was phase-locked oscillation circuit. 入力クロックより周波数が高く、かつ、ジッタが含まれていない高速クロックの分周比を切り替えながら、その高速クロックを分周する分周手段と、その入力クロックのパルス数をカウントする一方、上記分周手段から分周信号を受けると、そのパルス数のカウント値をリセットするカウント手段と、上記カウント手段からリセットされる直前のカウント値を順次入力し、複数のカウント値の平均値で上記高速クロックを分周して基準クロックを生成する基準クロック生成手段とを有するジッタアッテネータと、上記ジッタアッテネータの基準クロック生成手段により生成された基準クロックと出力クロックの分周信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に応じて上記出力クロックの周波数を制御する制御手段とを備えた位相同期発振回路。   While switching the frequency division ratio of the high-speed clock that is higher in frequency than the input clock and does not include jitter, the frequency dividing means that divides the high-speed clock and the number of pulses of the input clock are counted. When the frequency dividing signal is received from the frequency dividing means, the counting means for resetting the count value of the number of pulses and the count value immediately before being reset from the counting means are sequentially inputted, and the high-speed clock is calculated by the average value of a plurality of count values. A jitter attenuator having a reference clock generation means for generating a reference clock by dividing the frequency of the signal, and a phase comparison for comparing the phases of the reference clock generated by the reference clock generation means of the jitter attenuator and the divided signal of the output clock And control means for controlling the frequency of the output clock according to the comparison result of the phase comparison means Phase-locked oscillator circuit with a.
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