JP2005182572A - Method and device for layout design of semiconductor integrated circuit - Google Patents

Method and device for layout design of semiconductor integrated circuit Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To achieve characteristics of an analog circuit to suppress an external noise and to shorten a layout design period. <P>SOLUTION: A layout design device has element characteristic information 1, circuit connection information 2, process information 3, layout information 4, an analog core and function block division means 5, an optimizing means 6 based on a floor plan, a function block synthesizing means 7, an analog core arranging means 8, a wiring means 9 of signal wiring, a wiring means 10 of power supply wiring, and layout data 11. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体集積回路のレイアウト設計に係り、特にアナログ回路のレイアウト設計に使用される半導体集積回路のレイアウト設計方法及びレイアウト設計装置に関する。   The present invention relates to layout design of a semiconductor integrated circuit, and more particularly to a layout design method and layout design apparatus for a semiconductor integrated circuit used for layout design of an analog circuit.

最近、アナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩが種々の分野に用いられている。このアナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩのレイアウト設計方法としては、図９に示すものが知られている（例えば、特許文献１参照。）。図９は、半導体集積回路のレイアウト設計をするための動作フローチャートである。   Recently, analog integrated circuits and analog / digital mixed LSIs equipped with analog circuits are used in various fields. As a layout design method of the analog integrated circuit and the analog / digital mixed LSI mounting the analog circuit, the one shown in FIG. 9 is known (for example, see Patent Document 1). FIG. 9 is an operation flowchart for designing the layout of the semiconductor integrated circuit.

図９に示すように、この特許文献１に開示された半導体集積回路のレイアウト設計をするための動作フローチャートでは、回路設計作業の結果、作成されたブロック毎の回路の素子結線データ、及び設計基準に基づいて、まず、各ブロックの形状案としてブロックの縦横比を変えた複数のレイアウトデータを生成する。なお、このレイアウトデータには、外部配線は含まず、ブロック内のセルの配置、電源配線及び接地配線が含まれている（ステップＳ１０１）。   As shown in FIG. 9, in the operation flowchart for designing the layout of the semiconductor integrated circuit disclosed in Patent Document 1, as a result of the circuit design work, the element connection data of the circuit for each block created and the design criteria Based on the above, first, a plurality of layout data in which the aspect ratio of the block is changed is generated as a shape plan of each block. Note that this layout data does not include external wiring, but includes the arrangement of cells in the block, power supply wiring, and ground wiring (step S101).

続いて、半導体集積回路の端子より内側に、半導体集積回路のｃｈｉｐサイズが最小となるように各形状案から1つの形状を選択して、それぞれのブロックをｃｈｉｐ上に配置するフロアプランを行なう。ここで、ブロックの相対位置とブロックの形状を決定する。（ステップＳ１０２）。そして、このブロックの形状とそれらの相対位置を基にして、外部配線の配線経路入力を決定する。ここでは、ｃｈｉｐ性能を確保するために、迂回を許されない外部配線に対してどのブロック内の外部配線領域を通過するのかを決定する（ステップＳ１０３）。   Subsequently, one shape is selected from each shape plan so that the chip size of the semiconductor integrated circuit is minimized inside the terminals of the semiconductor integrated circuit, and a floor plan is arranged in which each block is arranged on the chip. Here, the relative position of the block and the shape of the block are determined. (Step S102). Based on the shapes of the blocks and their relative positions, the wiring path input of the external wiring is determined. Here, in order to ensure the chip performance, it is determined which external wiring area in which block passes through the external wiring that is not allowed to bypass (step S103).

次に、ブロック内のレイアウトデータを各ブロックに割り当てられた外部配線を含んで生成し直す。この結果、ブロックの形状が変化するのでｃｈｉｐ上でのブロックの外部端子位置を再度微調整する（ステップＳ１０４）。続いて、各ブロック間の外部端子間を単一の配線で配線する（ステップＳ１０５）。
特開平５−２５９２８０号公報（頁６、図１） Next, the layout data in the block is regenerated including the external wiring assigned to each block. As a result, since the shape of the block changes, the external terminal position of the block on the chip is finely adjusted again (step S104). Subsequently, the external terminals between the blocks are wired with a single wiring (step S105).
JP-A-5-259280 (Page 6, FIG. 1)

上述した半導体集積回路のレイアウト設計方法では、最近のアナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩが大規模化し、あわせてアナログ回路の特性要求が厳しくなるにつれて、レイアウト設計の修正作業が繰り返され、且つレイアウト作業が長時間かかるので、アナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩのレイアウト設計期間が長期間になるという問題点がある。   In the layout design method of the semiconductor integrated circuit described above, the layout design has been revised as the recent analog integrated circuit and the analog / digital mixed LSI equipped with the analog circuit have become large-scale and the characteristic requirements of the analog circuit have become stricter. Since the layout work is repeated for a long time, there is a problem that the layout design period of the analog integrated circuit and the analog / digital mixed LSI equipped with the analog circuit becomes long.

更に、アナログ・デジタル混在ＬＳＩの場合、デジタル回路から発生したデジタルノイズからアナログ回路を保護しにくいという問題点がある。   Furthermore, in the case of an analog / digital mixed LSI, there is a problem that it is difficult to protect the analog circuit from digital noise generated from the digital circuit.

本発明は、上記問題に鑑みてなされたもので、その目的とするところは、アナログコアに複数の機能ブロックを配置し、アナログコア内に設けられたアナログ回路の特性及び外部からのノイズ等を考慮して、各機能ブロック間及びその周辺に信号配線、シールド配線及び電源配線を設けてアナログ回路の特性を実現し、外部ノイズを抑制し、且つレイアウト設計期間を短縮化した半導体集積回路のレイアウト設計方法及びレイアウト設計装置を提供することにある。   The present invention has been made in view of the above problems, and the object of the present invention is to arrange a plurality of functional blocks in an analog core, and to analyze characteristics of an analog circuit provided in the analog core, noise from the outside, and the like. In consideration of the layout of semiconductor integrated circuits, signal wiring, shield wiring, and power supply wiring are provided between and around each functional block to realize analog circuit characteristics, suppress external noise, and shorten the layout design period. A design method and a layout design apparatus are provided.

上記目的を達成するために、本発明の一態様の半導体集積回路のレイアウト設計装置は、回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の機能ブロックを配置し、外部ノイズの低減、及び前記アナログコア内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、前記半導体集積回路に電源配線を配置する電源配線配置手段とを具備することを特徴とする。   In order to achieve the above object, a layout designing apparatus for a semiconductor integrated circuit according to an aspect of the present invention refers to circuit connection information, divides an analog portion of a semiconductor integrated circuit into analog cores, and further uses the analog integrated circuit as an analog core. An analog core and functional block dividing means for selecting a plurality of functional blocks, element characteristic information, process information, and layout information are referred to, and the analog core and the functional block dividing means are configured based on the information of the analog core and the functional block dividing means. Floorplan optimizing means that arranges a plurality of functional blocks, arranges signal wiring, shield wiring, and power supply wiring so as to realize reduction of external noise and characteristics of an analog circuit provided in the analog core; Elements are arranged in the functional block according to the required element performance, and signal wiring, shield wiring, and power supply wiring are arranged. Functional block synthesizing means, analog core arranging means for arranging the analog core in the semiconductor integrated circuit, signal wiring arranging means for arranging signal wiring and shield wiring in the semiconductor integrated circuit, and power supply wiring in the semiconductor integrated circuit And a power supply wiring arrangement means for arranging the circuit board.

更に、上記目的を達成するために、本発明の一態様の半導体集積回路のレイアウト設計装置を用いたレイアウト設計方法は、回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の機能ブロックを配置し、外部ノイズの低減、及び前記アナログ回路内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、前記半導体集積回路に電源配線を配置する電源配線配置手段とを有する半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法であって、前記アナログコアに複数の前記機能ブロックを配置するステップと、前記機能ブロック間及び前記機能ブロックの入出力を接続する信号配線と、前記機能ブロックを外部からシールドするシールド配線を配置するステップと、前記信号配線及び前記シールド配線の配線長、カップリング容量、クロストーク、及び前記シールド配線の有無の可否判断を行ない、許容できない場合には前記信号配線及び前記シールド配線を修正配置するステップと、前記機能ブロック間及び前記機能ブロックの外部接続用として電源配線を配置するステップと、ノイズ対策、インピーダンス、及び使用配線層の選定の可否判断を行ない、許容できない場合には、前記電源配線を修正配置するステップと、前記アナログコアの面積縮小化の判断を行ない、面積縮小化できない場合にはアナログコアに複数の機能ブロックを配置するステップに戻り、面積縮小化ができる場合には面積縮小化を実行するステップと、前記機能ブロックに素子を配置し、素子の方向性及びペアー性の可否判断を行ない、許容できない場合には、素子を修正配置するステップと、前記機能ブロック内に前記信号線及びシールド配線の配置を行なう
ステップと、前記機能ブロック内に前記電源配線の配置を行なうステップと、前記半導体集積回路に前記アナログコアを配置するステップと、前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記信号配線及びシールド配線を配置するステップと、前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記電源配線を配置するステップとを具備することを特徴とする。 Further, in order to achieve the above object, a layout design method using a layout design apparatus for a semiconductor integrated circuit according to one aspect of the present invention refers to circuit connection information, and divides an analog portion of the semiconductor integrated circuit into analog cores. In addition, referring to the analog core and functional block dividing means for selecting a plurality of functional blocks for the analog core, element characteristic information, process information, and layout information, and based on the information of the analog core and functional block dividing means The plurality of functional blocks are arranged in the analog core, and signal wiring, shield wiring, and power supply wiring are arranged so as to reduce external noise and realize characteristics of the analog circuit provided in the analog circuit. Floorplan optimizing means, and elements are arranged in the functional block according to element required performance, and signal wiring Functional block synthesizing means for arranging shield wiring and power supply wiring; analog core arranging means for arranging the analog core in the semiconductor integrated circuit; and signal wiring arranging means for arranging signal wiring and shield wiring in the semiconductor integrated circuit; A layout design method using a layout design apparatus of a semiconductor integrated circuit device having power supply wiring arrangement means for arranging power supply wiring in the semiconductor integrated circuit, the step of arranging a plurality of the functional blocks in the analog core; A signal wiring for connecting input / output of the functional blocks and between the functional blocks, a step of arranging a shield wiring for shielding the functional blocks from the outside, a wiring length of the signal wiring and the shield wiring, a coupling capacity, Determine whether crosstalk and the presence or absence of the shield wiring, If not, the step of correcting and arranging the signal wiring and the shield wiring, the step of arranging the power supply wiring for the external connection between the functional blocks and the functional block, the noise countermeasure, the impedance, and the wiring layer used If it is not acceptable, the power supply wiring is corrected and arranged, and the analog core area is reduced. If the area cannot be reduced, a plurality of functional blocks are provided in the analog core. Returning to the placing step, if the area can be reduced, the step of reducing the area, the element is placed in the functional block, the directionality of the element and the possibility of pairing are determined, and if it is not acceptable A step of correcting and arranging the elements, and a step of arranging the signal lines and shield wirings in the functional block. A step of arranging the power supply wiring in the functional block, a step of arranging the analog core in the semiconductor integrated circuit, and in the semiconductor integrated circuit, around the analog core, and between the analog cores, And arranging the signal wiring and the shield wiring, and arranging the power supply wiring in the semiconductor integrated circuit, around the analog core, and between the analog cores.

本発明によれば、アナログコアに複数の機能ブロックを配置し、アナログコア内に設けられたアナログ回路の特性及び外部からのノイズ等を考慮して、信号配線、シールド配線及び電源配線を設けてアナログ回路の特性を実現し、外部ノイズを抑制し、且つレイアウト設計期間を短縮化した半導体集積回路のレイアウト設計方法及びレイアウト設計装置を提供することができる。   According to the present invention, a plurality of functional blocks are arranged in an analog core, and signal wiring, shield wiring, and power supply wiring are provided in consideration of characteristics of an analog circuit provided in the analog core and noise from the outside. It is possible to provide a layout design method and a layout design apparatus for a semiconductor integrated circuit that realize characteristics of an analog circuit, suppress external noise, and shorten a layout design period.

以下本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係る半導体集積回路のレイアウト設計方法に用いられるレイアウト設計装置について、図面を参照して説明する。図１は、半導体集積回路のレイアウト設計装置を示すブロック図である。   First, a layout design apparatus used in a layout design method for a semiconductor integrated circuit according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a layout design apparatus for a semiconductor integrated circuit.

図１に示すように、レイアウト設計装置は、素子特性情報１、回路接続情報２、プロセス情報３、レイアウト情報４、アナログコア及び機能ブロック分割手段５、フロアプランによる最適化手段６、機能ブロックの合成手段７、アナログコアの配置手段８、信号配線の配線手段９、電源配線の配線手段１０、及びレイアウトデータ１１を有する。   As shown in FIG. 1, the layout design apparatus includes element characteristic information 1, circuit connection information 2, process information 3, layout information 4, analog core and function block dividing means 5, floorplan optimization means 6, and function block information. It has a synthesizing unit 7, an analog core arrangement unit 8, a signal wiring unit 9, a power wiring unit 10, and layout data 11.

素子特性情報１は、ＭＯＳＦＥＴ、ＮＰＮトランジスタ等のトランジスタと、拡散抵抗、ポリシリコン抵抗、及び金属薄膜抵抗等の抵抗と、ＭＯＳキャパシタ、ＭＩＭキャパシタ等のキャパシタなどの各種素子の詳細なタイプ、絶対精度、相対精度、温度特性等を含み、各種素子に関する特性情報をファイルとして格納している。   Element characteristic information 1 includes detailed types, absolute accuracy of transistors such as MOSFETs, NPN transistors, resistors such as diffused resistors, polysilicon resistors, and metal thin film resistors, and capacitors such as MOS capacitors and MIM capacitors. , Including relative accuracy, temperature characteristics, etc., characteristic information regarding various elements is stored as a file.

回路接続情報２は、半導体集積回路の回路に関する接続情報をファイルとして格納している。プロセス情報３は、プロセス名称、使用可能な素子、各拡散層毎の層抵抗値、単位面積当りの容量値、配線層数等のプロセスに関する情報をファイルとして格納している。レイアウト情報４は、素子を配置するための配置情報、素子をレイアウトする際の配線マージン等を含む設計基準、入出力端子などのレイアウトに関する情報等をファイルとして格納している。   The circuit connection information 2 stores connection information related to the circuit of the semiconductor integrated circuit as a file. The process information 3 stores information about the process such as process name, usable elements, layer resistance value for each diffusion layer, capacitance value per unit area, the number of wiring layers, and the like as a file. The layout information 4 stores, as files, arrangement information for arranging elements, design criteria including a wiring margin for laying out elements, information on layout of input / output terminals, and the like.

アナログコア及び機能ブロック分割手段５は、回路接続情報２を参照して、半導体集積回路のアナログ部を複数のアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択する。フロアプランによる最適化手段６は、素子特性情報１、プロセス情報３、及びレイアウト情報４を参照し、アナログコア及び機能ブロック分割手段５の情報に基づいて、アナログコア内に複数の機能ブロックを配置し、アナログコア内に設けられたアナログ回路の特性及び外部ノイズ等を考慮して信号配線、シールド配線、及び電源配線を最適配置する。   The analog core and functional block dividing means 5 refers to the circuit connection information 2 and divides the analog part of the semiconductor integrated circuit into a plurality of analog cores, and further selects a plurality of functional blocks for the analog core. The optimization means 6 based on the floor plan refers to the element characteristic information 1, the process information 3, and the layout information 4, and arranges a plurality of functional blocks in the analog core based on the information of the analog core and the functional block dividing means 5. Then, the signal wiring, shield wiring, and power supply wiring are optimally arranged in consideration of the characteristics of the analog circuit provided in the analog core and external noise.

機能ブロックの合成手段７は、素子に要求される性能を考慮して素子を機能ブロック内に最適配置し、その後、信号配線、シールド配線、及び電源配線を最適配置する。アナログコアの配置手段８は、アナログコアの機能、隣接する他のアナログコア、及びデジタル回路を有するデジタル部からの各種信号等を考慮して、半導体集積回路にアナログコアを配置する。   The function block synthesizing unit 7 optimally arranges the elements in the function block in consideration of performance required for the elements, and then optimally arranges the signal wiring, the shield wiring, and the power supply wiring. The analog core arrangement unit 8 arranges the analog core in the semiconductor integrated circuit in consideration of the function of the analog core, other analog cores adjacent to each other, and various signals from the digital unit having the digital circuit.

信号配線の配線手段９は、半導体集積回路の端子、アナログコア、デジタル部等を接続する信号配線、及びアナログコアをシールドするためのシールド配線を配置する。電源配線の配線手段１０は、半導体集積回路の端子、アナログコア、デジタル部等を接続する電源配線を配置する。レイアウトデータ１１は、レイアウト設計データをファイルとして格納する。   The signal wiring means 9 includes a signal wiring for connecting a terminal of the semiconductor integrated circuit, an analog core, a digital unit, and the like, and a shield wiring for shielding the analog core. The power supply wiring means 10 arranges power supply wiring for connecting terminals, analog cores, digital sections, and the like of the semiconductor integrated circuit. The layout data 11 stores layout design data as a file.

次に、半導体集積回路のレイアウト設計方法について説明する。図２は、半導体集積回路のレイアウト設計をするための動作フローチャート、図３は、アナログコア内の機能ブロックの配置を示す図、図４はアナログコア内の信号線及びシールド配線の配置を示す図、図５はアナログコア内の電源線の配置を示す図、図６は機能ブロックのレイアウトを示す図である。   Next, a layout design method for the semiconductor integrated circuit will be described. FIG. 2 is an operation flowchart for designing a layout of a semiconductor integrated circuit, FIG. 3 is a diagram showing an arrangement of functional blocks in the analog core, and FIG. 4 is a diagram showing an arrangement of signal lines and shield wirings in the analog core. 5 is a diagram showing the arrangement of power supply lines in the analog core, and FIG. 6 is a diagram showing the layout of functional blocks.

図２に示すように、半導体集積回路のレイアウト設計をするための動作フローチャートでは、図１で説明したレイアウト設計装置を用い、まず、アナログコアに設ける機能ブロックの選定を行ない、方向性及びペアー性を考慮して複数の機能ブロックをアナログコアに配置する。ここでは、図３に示すように、アナログコア２１内には、機能ブロックとして比較的大規模な機能ブロックＡＡＡ２２、機能ブロックＢＢＢ２３、及び機能ブロックＣＣＣ２４と、機能ブロックとして比較的中規模な機能ブロックＡＡ２５及び機能ブロックＢＢ２６と、機能ブロックとして比較的小規模な機能ブロックＡ２７、機能ブロックＢ２８、及び機能ブロックＣ２９が配置されている（ステップＳ１）。   As shown in FIG. 2, in the operation flowchart for designing the layout of the semiconductor integrated circuit, the layout design apparatus described with reference to FIG. Considering the above, a plurality of functional blocks are arranged in the analog core. Here, as shown in FIG. 3, in the analog core 21, a relatively large-scale function block AAA22, a function block BBB23, and a function block CCC24 as function blocks, and a relatively medium-scale function block AA25 as function blocks. In addition, a functional block BB26, a relatively small functional block A27, a functional block B28, and a functional block C29 are arranged as functional blocks (step S1).

続いて、機能ブロック間及び機能ブロックの入出力を接続するための信号配線、及び機能ブロックを外部からシールドするためのシールド配線を配置する（ステップＳ２）。そして、信号配線及びシールド配線の配線長、カップリング容量、クロストーク、シールド配線の設置等の可否判断を行なう（ステップＳ３）。許容できない場合には、アナログ回路の特性及び外部ノイズ等を考慮して、信号配線及びシールド配線を修正配置する（ステップＳ４）。許容できる場合には、次のステップに進む。ここで、図４に示すように、配置された信号配線３１での信号の流れは、まず、アナログコア２１の外部から入力された入力信号が機能ブロックＣ２９に入力される。続いて、機能ブロックＣ２９から出力された信号は、機能ブロックＢ２８に入力される。その後、信号は機能ブロックＡＡＡ２２、機能ブロックＢＢＢ２３、機能ブロックＣＣＣ２４、機能ブロックＡＡ２５、機能ブロックＢＢ２６、及び機能ブロックＡ２７を経由して出力信号としてアナログコア２１から出力される。   Subsequently, a signal wiring for connecting the functional blocks and the input / output of the functional blocks and a shield wiring for shielding the functional blocks from the outside are arranged (step S2). Then, it is determined whether or not the signal wiring and shield wiring length, coupling capacitance, crosstalk, shield wiring installation, and the like are possible (step S3). If it is not acceptable, the signal wiring and the shield wiring are corrected and arranged in consideration of the characteristics of the analog circuit and external noise (step S4). If it is acceptable, go to the next step. Here, as shown in FIG. 4, in the signal flow in the arranged signal wiring 31, first, an input signal input from the outside of the analog core 21 is input to the functional block C29. Subsequently, the signal output from the functional block C29 is input to the functional block B28. Thereafter, the signal is output from the analog core 21 as an output signal via the functional block AAA22, the functional block BBB23, the functional block CCC24, the functional block AA25, the functional block BB26, and the functional block A27.

一方、配置されたシールド配線３２は、外部ノイズに対してアナログ回路を保護するために、機能ブロックＡＡＡ２２、機能ブロックＢＢＢ２３、及び機能ブロックＣＣＣ２４では、その周囲を取り囲んで設けられ、機能ブロックＡＡ２５、機能ブロックＡ２７、機能ブロックＢ２８、及び機能ブロックＣ２９の側面にも設けられている。なお、信号配線３１は、配線の短絡防止のためシールド配線３２よりも上層の配線層で形成されている。   On the other hand, in order to protect the analog circuit against external noise, the arranged shield wiring 32 is provided so as to surround the function block AAA22, the function block BBB23, and the function block CCC24. It is also provided on the side surfaces of the block A27, the functional block B28, and the functional block C29. The signal wiring 31 is formed of a wiring layer above the shield wiring 32 in order to prevent a short circuit of the wiring.

次に、機能ブロック間及び機能ブロックの外部接続用として電源配線を配置する（ステップＳ５）。続いて、ノイズ対策、インピーダンス、及び使用配線層の
選定等の可否判断を行なう（ステップＳ６）。許容できない場合には、アナログ回路の特性及び外部ノイズ等を考慮して、電源配線を修正配置する（ステップＳ７）。許容できる場合には、次のステップに進む。ここで、図５に示すように、電源配線３３は、アナログコア２１の中央部に機能ブロックの外部接続用として比較的幅広な配線が設けられ、この配線から分岐した配線が各機能ブロックに配線されている。なお、電源配線３３は、配線の短絡防止のため信号配線３１よりも上層の配線層で形成されている。 Next, power supply wiring is arranged between the functional blocks and for external connection of the functional blocks (step S5). Subsequently, it is determined whether noise countermeasures, impedance, and selection of the used wiring layer are possible (step S6). If it is not acceptable, the power supply wiring is corrected and arranged in consideration of the characteristics of the analog circuit and external noise (step S7). If it is acceptable, go to the next step. Here, as shown in FIG. 5, the power supply wiring 33 is provided with a relatively wide wiring for the external connection of the functional block in the central portion of the analog core 21, and the wiring branched from this wiring is wired to each functional block. Has been. The power supply wiring 33 is formed of a wiring layer above the signal wiring 31 in order to prevent a short circuit of the wiring.

そして、アナログコアの面積を縮小できるか否かの判断を行なう（ステップＳ８）。アナログコアの面積を縮小できない場合には、ステップＳ１に戻り再度機能ブロックの配置を行なう。アナログコアの面積を縮小できる場合には、アナログコアの面積を縮小化する（ステップＳ９）。   Then, it is determined whether or not the area of the analog core can be reduced (step S8). If the area of the analog core cannot be reduced, the process returns to step S1 and the functional blocks are arranged again. If the area of the analog core can be reduced, the area of the analog core is reduced (step S9).

次に、各機能ブロック内に素子の配置を行なう（ステップＳ１０）。続いて、各機能ブロック内の素子の方向性及びペアー性の判断を行なう（ステップＳ１１）。素子の方向性及びペアー性が悪いと判断される場合には、素子を修正配置する（ステップＳ１２）。素子の方向性及びペアー性が良好な場合には、次のステップに進む。   Next, elements are arranged in each functional block (step S10). Subsequently, the directionality and pairing of the elements in each functional block are determined (step S11). If it is determined that the directionality and pairing properties of the elements are poor, the elements are corrected and arranged (step S12). If the directionality and pairing of the elements are good, the process proceeds to the next step.

そして、各機能ブロック内の信号配線及びシールド配線の配置を行なう。ここで、アナログコア内部の信号配線及びシールド配線との接続を考慮して信号配線及びシールド配線を配置する（ステップＳ１３）。続いて、各機能ブロック内の電源配線の配置を行なう。ここで、アナログコア内部の電源配線との接続を考慮して電源配線を配置する（ステップＳ１４）。ここでは、図６に示すように、機能ブロックＢＢＢ２３を小ブロック２３ａ〜２３ｅと５分割している。小ブロック２３ａには、拡散領域３４、ゲートポリ３５、コンタクト３６、１層目配線３７、第1のビア３８、２層目配線３９、第２のビア４０、及び３層目配線４１がそれぞれ配置され、２層目配線３９は、信号配線３１との接続用及び３層目配線４１との接続用として用いられ、３層目配線４１は、電源配線３３との接続用として用いられる。他の小ブロック２３ｂ〜２３ｅについても同様に素子の配置及び配線の配置処理を行なっている。   Then, signal wiring and shield wiring are arranged in each functional block. Here, the signal wiring and the shield wiring are arranged in consideration of the connection with the signal wiring and the shield wiring inside the analog core (step S13). Subsequently, the power supply wiring in each functional block is arranged. Here, the power supply wiring is arranged in consideration of the connection with the power supply wiring inside the analog core (step S14). Here, as shown in FIG. 6, the functional block BBB 23 is divided into five small blocks 23 a to 23 e. In the small block 23a, a diffusion region 34, a gate poly 35, a contact 36, a first layer wiring 37, a first via 38, a second layer wiring 39, a second via 40, and a third layer wiring 41 are arranged. The second-layer wiring 39 is used for connection with the signal wiring 31 and for connection with the third-layer wiring 41, and the third-layer wiring 41 is used for connection with the power supply wiring 33. The other small blocks 23b to 23e are similarly subjected to element arrangement and wiring arrangement processing.

なお、機能ブロックＢＢＢ２３を小ブロックに分割しているが、小ブロックに分割せずに直接、素子及び配線を配置してもよい。更に、ステップＳ１からステップＳ１４までのステップは、１つのアナログコアの生成についての処理であるが、半導体集積回路に役割の異なる複数のアナログコアが必要の場合には、ステップＳ１からステップＳ１４までのステップを繰り返す。   Note that although the functional block BBB23 is divided into small blocks, elements and wirings may be arranged directly without being divided into small blocks. Further, the steps from step S1 to step S14 are processes for generating one analog core. However, when a plurality of analog cores having different roles are required in the semiconductor integrated circuit, the steps from step S1 to step S14 are performed. Repeat steps.

次に、半導体集積回路内にアナログコアを配置する（ステップＳ１５）。続いて、半導体集積回路内、アナログコア周辺、及びアナログコア間に信号配線及びシールド配線を配置する（ステップＳ１６）。そして、半導体集積回路内、アナログコア周辺、及びアナログコア間に電源配線を配置する（ステップＳ１７）。次に、半導体集積回路のレイアウト設計データを保存する。ここで、アナログ・デジタル混在ＬＳＩの場合には、デジタル回路のレイアウト設計作業、及びアナログ回路を有するアナログ部とデジタル回路を有するデジタル部の配線接続作業が新たに加わる（ステップＳ１８）。   Next, an analog core is arranged in the semiconductor integrated circuit (step S15). Subsequently, signal wiring and shield wiring are arranged in the semiconductor integrated circuit, around the analog core, and between the analog cores (step S16). Then, power supply wiring is arranged in the semiconductor integrated circuit, around the analog core, and between the analog cores (step S17). Next, layout design data of the semiconductor integrated circuit is stored. Here, in the case of an analog / digital mixed LSI, a layout design work of a digital circuit and a wiring connection work of an analog part having an analog circuit and a digital part having a digital circuit are newly added (step S18).

次に、上述したレイアウト設計方法を用いてアナログコアをｃｈｉｐ内に配置したアナログ・デジタル混在ＬＳＩのレイアウト配置例について説明する。図７は、Ｃｈｉｐ内のアナログコアの配置を示す図である。ここで、アナログ・デジタル混在ＬＳＩはＱｕａｄ ８ｂｉｔＤＡＣ（Digital Analog Converter）である。   Next, a layout arrangement example of an analog / digital mixed LSI in which an analog core is arranged in a chip using the layout design method described above will be described. FIG. 7 is a diagram showing the arrangement of analog cores in the chip. Here, the analog / digital mixed LSI is a Quad 8-bit DAC (Digital Analog Converter).

図７に示すように、アナログ・デジタル混在ＬＳＩは、デジタル部６１とアナログ部６２から構成されている。デジタル部６１は、入力端子ＰＡＤ１１〜１８からそれぞれ異なった８ｃｈの入力信号が入力され、制御信号端子ＰＡＤ２１〜２３からそれぞれ異なった制御信号が入力されてデジタル信号処理を行なう。   As shown in FIG. 7, the analog / digital mixed LSI includes a digital unit 61 and an analog unit 62. The digital unit 61 receives different 8ch input signals from the input terminals PAD11 to 18, and receives different control signals from the control signal terminals PAD21 to 23 to perform digital signal processing.

アナログ部６２は、デジタル部６１から出力された４ｃｈの信号をそれぞれアナログ信号に変換するアナログコア５１〜５４と、アナログコア５１〜５４から出力されたアナログ信号をそれぞれ増幅するアナログコア５５〜５８から構成されている。アナログコア５５〜５８から出力されたアナログ信号は、出力端子ＰＡＤ３１〜３４からそれぞれ外部に出力される。   The analog unit 62 includes analog cores 51 to 54 that convert the 4ch signals output from the digital unit 61 into analog signals, and analog cores 55 to 58 that amplify the analog signals output from the analog cores 51 to 54, respectively. It is configured. The analog signals output from the analog cores 55 to 58 are output to the outside from the output terminals PAD31 to 34, respectively.

アナログコア５１〜５８は、シールド配線３２でそれぞれ複数のアナロググランド端子ＰＡＤＡＧＮＤに接続され、電源配線３３でそれぞれ電源端子に接続されている。そして、アナログコア５１〜５８は、機能ブロック、信号配線３１、シールド配線３２、及び電源配線３３を予めそれぞれ最適配置している。   The analog cores 51 to 58 are respectively connected to the plurality of analog ground terminals PADAGND through the shield wiring 32, and are connected to the power supply terminals through the power supply wiring 33. In the analog cores 51 to 58, the functional block, the signal wiring 31, the shield wiring 32, and the power supply wiring 33 are optimally arranged in advance.

上述したように、本実施例の半導体集積回路のレイアウト装置では、回路接続情報２に格納されているファイルデータを参照し、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア内に複数の機能ブロックを配置している。そして、アナログコア内のアナログ回路の特性及び外部ノイズ等を考慮して、アナログ回路の特性を維持し、外部ノイズを低減するように信号配線、シールド配線、及び電源配線を最適配置している。このため、アナログ回路の所望の特性を実現でき、且つ外部ノイズを抑制することができる。   As described above, in the semiconductor integrated circuit layout device according to the present embodiment, the file data stored in the circuit connection information 2 is referred to, the analog part of the semiconductor integrated circuit is divided into analog cores, A plurality of functional blocks are arranged in In consideration of the characteristics of the analog circuit in the analog core, external noise, and the like, the signal wiring, shield wiring, and power supply wiring are optimally arranged so as to maintain the characteristics of the analog circuit and reduce external noise. For this reason, desired characteristics of the analog circuit can be realized, and external noise can be suppressed.

更に、レイアウト設計開始段階で、アナログコアに設けられたアナログ回路の特性及び外部ノイズ等を予め考慮してレイアウト設計を行なっているので、レイアウト設計のやり直し回数を削減でき、且つ半導体集積回路のレイアウト設計時間を従来よりも２／３以下に短縮化できる。   Furthermore, since layout design is performed in consideration of the characteristics of the analog circuit provided in the analog core and external noise in advance at the layout design start stage, the number of times of layout design redo can be reduced, and the layout of the semiconductor integrated circuit can be reduced. Design time can be shortened to 2/3 or less.

次に、本発明の実施例２に係る半導体集積回路のレイアウト設計方法について、図面を参照して説明する。図８は、半導体集積回路のアナログ回路のレイアウト設計をするための動作フローチャートである。   Next, a layout design method for a semiconductor integrated circuit according to the second embodiment of the present invention will be described with reference to the drawings. FIG. 8 is an operation flowchart for designing the layout of the analog circuit of the semiconductor integrated circuit.

本実施例は、レイアウト設計期間を短縮させるために、役割の異なるアナログコアのレイアウト設計作業を複数人で同時に作業した例である。   In this embodiment, in order to shorten the layout design period, the layout design work of analog cores having different roles is simultaneously performed by a plurality of persons.

図８に示すように、まず、半導体集積回路のレイアウト設計をするための動作フローチャートでは、役割の異なるアナログコアのレイアウト設計において、機能ブロックの配置〜機能ブロック内電源配線配置までのレイアウト設計作業を複数人が同時に作業を行なう。なお、レイアウト設計担当者の作業をわかり易く表示するために、例えば、作業者Ａの機能ブロックの配置ではステップＳ１ａとし、図１でのステップＳ１とは区別して表記している。そして、機能ブロックの配置〜機能ブロック内電源配線配置までのステップは、実施例１と同様なので説明を省略する。   As shown in FIG. 8, first, in the operation flowchart for designing the layout of the semiconductor integrated circuit, the layout design work from the layout of the functional block to the layout of the power supply wiring in the functional block is performed in the layout design of the analog core having different roles. Multiple people work at the same time. In order to display the work of the layout designer in an easy-to-understand manner, for example, in the arrangement of the functional blocks of the worker A, the step S1a is shown and distinguished from the step S1 in FIG. The steps from the arrangement of the functional block to the arrangement of the power supply wiring in the functional block are the same as those in the first embodiment, and the description thereof is omitted.

次に、レイアウト設計担当者が担当し、レイアウト設計したそれぞれ役割の異なるアナログコアを半導体集積回路内に配置する。ここで、このステップを担当するレイアウト設計担当者を、機能ブロックの配置〜機能ブロック内電源配線配置までのステップの担当者とは異なる担当者に変えてもよく、或いは、機能ブロックの配置〜機能ブロック内電源配線配置までのステップの担当者から一人を選んでもよい。そして、これ以降のステップは同一のレイアウト設計担当者が実行する（ステップＳ１５ｈ）。   Next, the layout designer takes charge of the layout, and the layout designed analog cores having different roles are arranged in the semiconductor integrated circuit. Here, the layout designer in charge of this step may be changed to a person in charge different from the person in charge of the step from the arrangement of the functional block to the arrangement of the power supply wiring in the functional block, or the arrangement of the functional block to the function. One person may be selected from the person in charge of the steps up to the arrangement of the power wiring in the block. The subsequent steps are executed by the same layout designer (step S15h).

続いて、半導体集積回路内、アナログコア周辺、及びアナログコア間に信号配線及びシールド配線を配置する（ステップＳ１６ｈ）。そして、半導体集積回路内、アナログコア周辺、及びアナログコア間に電源配線を配置する（ステップＳ１７ｈ）。次に、半導体集積回路のアナログ回路のレイアウト設計データを保存する（ステップＳ１８ｈ）。   Subsequently, signal wiring and shield wiring are arranged in the semiconductor integrated circuit, around the analog core, and between the analog cores (step S16h). Then, power supply wiring is arranged in the semiconductor integrated circuit, around the analog core, and between the analog cores (step S17h). Next, layout design data of the analog circuit of the semiconductor integrated circuit is stored (step S18h).

ここで、機能ブロック内の素子配置から機能ブロック内電源配線配置までのステップを機能ブロック毎に、更に、複数のレイアウト設計担当者に担当させてもよい。   Here, the steps from the element arrangement in the functional block to the power wiring arrangement in the functional block may be further assigned to a plurality of layout designers for each functional block.

上述したように、本実施例の半導体集積回路のレイアウト設計方法では、実施例１による効果の他に、役割の異なる複数のアナログコアのレイアウト設計作業を同時に複数人のレイアウト設計担当者にそれぞれ担当させている。従って、実施例１よりも更にレイアウト設計時間を短縮化できる。   As described above, in the layout design method of the semiconductor integrated circuit according to the present embodiment, in addition to the effects of the first embodiment, layout design work for a plurality of analog cores having different roles is simultaneously assigned to a plurality of layout designers. I am letting. Therefore, the layout design time can be further reduced as compared with the first embodiment.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。   The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例１では、アナログ・デジタル混在ＬＳＩのレイアウト設計について説明したが、アナログＬＳＩにも適用できる。   For example, in the first embodiment, the layout design of the analog / digital mixed LSI has been described, but the present invention can also be applied to an analog LSI.

また、本実施例では、アナログ・デジタル混在ＬＳＩにおいて、デジタル部で発生するデジタルノイズ発生源の半導体集積回路内位置と、役割の異なるアナログコア内に設けられたアナログ回路の特性を比較し、アナログ回路の特性、例えばノイズ特性に応じてアナログコアをそれぞれデジタルノイズ発生源とは離間して配置する配置手段をフロアプランによる最適化手段に、加えてもよい。   Further, in this embodiment, in the analog / digital mixed LSI, the position of the digital noise generating source generated in the digital section in the semiconductor integrated circuit is compared with the characteristics of the analog circuit provided in the analog core having a different role. Arranging means for arranging the analog cores separately from the digital noise generation source according to circuit characteristics, for example, noise characteristics, may be added to the optimization means based on the floor plan.

本発明の実施例１に係る半導体集積回路のレイアウト設計装置を示すブロック図。1 is a block diagram showing a layout design apparatus for a semiconductor integrated circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体集積回路のレイアウト設計をするための動作フローチャート。5 is an operation flowchart for designing the layout of the semiconductor integrated circuit according to the first embodiment of the present invention. 本発明の実施例１に係るアナログコア内の機能ブロック配置を示す図。The figure which shows the functional block arrangement | positioning in the analog core which concerns on Example 1 of this invention. 本発明の実施例１に係るアナログコア内の信号配線及びシールド配線の配置を示す図。The figure which shows arrangement | positioning of the signal wiring and shield wiring in the analog core which concerns on Example 1 of this invention. 本発明の実施例１に係るアナログコア内の電源配線の配置を示す図。The figure which shows arrangement | positioning of the power supply wiring in the analog core which concerns on Example 1 of this invention. 本発明の実施例１に係る機能ブロックのレイアウトを示す図。FIG. 3 is a diagram illustrating a layout of functional blocks according to the first embodiment of the invention. 本発明の実施例１に係るｃｈｉｐ内のアナログコアの配置を示す図。The figure which shows arrangement | positioning of the analog core in the chip which concerns on Example 1 of this invention. 本発明の実施例２に係る半導体集積回路のレイアウト設計をするための動作フローチャート。9 is an operation flowchart for designing a layout of a semiconductor integrated circuit according to the second embodiment of the present invention. 従来の半導体集積回路のレイアウト設計をするための動作フローチャート。9 is an operation flowchart for designing a layout of a conventional semiconductor integrated circuit.

符号の説明Explanation of symbols

１ 素子特性情報
２ 回路接続情報
３ プロセス情報
４ レイアウト情報
５ アナログコア及び機能ブロック分割手段
６ フロアプランによる最適化手段
７ 機能ブロックの合成手段
８ アナログコアの配置手段
９ 信号配線の配線手段
１０ 電源配線の配線手段
１１ レイアウトデータ
２１、５１、５２、５３、５４、５５、５６、５７、５８ アナログコア
２２ 機能ブロックＡＡＡ
２３ 機能ブロックＢＢＢ
２３ａ〜２３ｅ 小ブロック
２４ 機能ブロックＣＣＣ
２５ 機能ブロックＡＡ
２６ 機能ブロックＢＢ
２７ 機能ブロックＡ
２８ 機能ブロックＢ
２９ 機能ブロックＣ
３１ 信号配線
３２ シールド配線
３３ 電源配線
３４ 拡散領域
３５ ゲートポリ
３６ コンタクト
３７ １層目配線
３８ 第1のビア
３９ ２層目配線
４０ 第２のビア
４１ ３層目配線
６１ デジタル部
６２ デジタル部
ＰＡＤ 端子
ＰＡＤ１１〜１８・・・入力端子
ＰＡＤ２１〜２３ 制御信号端子
ＰＡＤ３１〜３４ 出力端子
ＰＡＤＡＧＮＤ アナロググランド端子
ＰＡＤＶＤＤ 電極端子 DESCRIPTION OF SYMBOLS 1 Element characteristic information 2 Circuit connection information 3 Process information 4 Layout information 5 Analog core and functional block dividing means 6 Optimization means by floor plan 7 Functional block synthesizing means 8 Analog core placing means 9 Signal wiring wiring means 10 Power supply wiring Wiring means 11 Layout data 21, 51, 52, 53, 54, 55, 56, 57, 58 Analog core 22 Functional block AAA
23 Function block BBB
23a-23e Small block 24 Function block CCC
25 Function block AA
26 Function block BB
27 Function Block A
28 Function block B
29 Function Block C
31 Signal wiring 32 Shield wiring 33 Power supply wiring 34 Diffusion region 35 Gate poly 36 Contact 37 First layer wiring 38 First via 39 Second layer wiring 40 Second via 41 Third layer wiring 61 Digital section 62 Digital section PAD Terminal PAD11 -18 ... Input terminals PAD21-23 Control signal terminals PAD31-34 Output terminals PADAGND Analog ground terminal PADVDD Electrode terminal

Claims (5)

回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、
素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の
機能ブロックを配置し、外部ノイズの低減、及び前記アナログコア内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、
素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、
前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、
前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、
前記半導体集積回路に電源配線を配置する電源配線配置手段と、
を具備することを特徴とする半導体集積回路装置のレイアウト設計装置。 With reference to the circuit connection information, the analog part of the semiconductor integrated circuit is divided into analog cores, and further, an analog core and functional block dividing means for selecting a plurality of functional blocks for the analog core,
With reference to element characteristic information, process information, and layout information, based on information of the analog core and functional block dividing means, the plurality of functional blocks are arranged in the analog core to reduce external noise, and the analog Floor plan optimization means for arranging signal wiring, shield wiring, and power wiring so as to realize characteristics of an analog circuit provided in the core;
A functional block synthesizing unit that arranges elements in the functional block according to element required performance, and arranges signal wiring, shield wiring, and power supply wiring;
Analog core arrangement means for arranging the analog core in the semiconductor integrated circuit;
Signal wiring arrangement means for arranging signal wiring and shield wiring in the semiconductor integrated circuit;
Power wiring arrangement means for arranging power wiring in the semiconductor integrated circuit;
A layout design apparatus for a semiconductor integrated circuit device, comprising: 前記信号配線配置手段は、前記半導体集積回路の端子、前記アナログコア、及び前記アナログコア間を接続するシールド配線と、前記半導体集積回路の端子、前記アナログコア、前記アナログコア間、及び前記アナログコアとデジタル部を接続する信号配線を配置し、前記電源配線配置手段は、前記半導体集積回路の端子、前記アナログコア、及び前記アナログコア間を接続する電源配線を配置する
ことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト設計装置。 The signal wiring arrangement means includes a terminal of the semiconductor integrated circuit, the analog core, and a shield wiring for connecting the analog core, a terminal of the semiconductor integrated circuit, the analog core, the analog core, and the analog core. And a signal wiring for connecting the digital part, and the power supply wiring arranging means arranges a terminal of the semiconductor integrated circuit, the analog core, and a power supply wiring for connecting the analog core. 2. A layout design apparatus for a semiconductor integrated circuit device according to 1. 前記フロアプラン最適化手段は、前記デジタル部で発生するデジタルノイズ発生源と前記アナログコアの距離を、前記アナログコア内に設けられたアナログ回路の特性に応じてそれぞれ変えて配置する配置手段を有することを特徴とする請求項２に記載の半導体集積回路装置のレイアウト設計装置。   The floor plan optimizing unit includes an arrangement unit that arranges a distance between a digital noise generation source generated in the digital unit and the analog core in accordance with characteristics of an analog circuit provided in the analog core. 3. The layout design apparatus for a semiconductor integrated circuit device according to claim 2, wherein 回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の機能ブロックを配置し、外部ノイズの低減、及び前記アナログ回路内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、前記半導体集積回路に電源配線を配置する電源配線配置手段とを有する半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法であって、
前記アナログコアに複数の前記機能ブロックを配置するステップと、
前記機能ブロック間及び前記機能ブロックの入出力を接続する信号配線と、前記機能ブロックを外部からシールドするシールド配線を配置するステップと、
前記信号配線及び前記シールド配線の配線長、カップリング容量、クロストーク、及び前記シールド配線の有無の可否判断を行ない、許容できない場合には前記信号配線及び前記シールド配線を修正配置するステップと、
前記機能ブロック間及び前記機能ブロックの外部接続用として電源配線を配置するステップと、
ノイズ対策、インピーダンス、及び使用配線層の選定の可否判断を行ない、許容できない場合には、前記電源配線を修正配置するステップと、
前記アナログコアの面積縮小化の判断を行ない、面積縮小化できない場合にはアナログコアに複数の機能ブロックを配置するステップに戻り、面積縮小化ができる場合には面積縮小化を実行するステップと、
前記機能ブロックに素子を配置し、素子の方向性及びペアー性の可否判断を行ない、許容できない場合には、素子を修正配置するステップと、
前記機能ブロック内に前記信号線及びシールド配線の配置を行なうステップと、
前記機能ブロック内に前記電源配線の配置を行なうステップと、
前記半導体集積回路に前記アナログコアを配置するステップと、
前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記信号配線及びシールド配線を配置するステップと、
前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記電源配線を配置するステップと、
を具備することを特徴とする半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法。 With reference to the circuit connection information, the analog part of the semiconductor integrated circuit is divided into analog cores, and further, an analog core and functional block dividing means for selecting a plurality of functional blocks for the analog core, element characteristic information, process information, And the layout information, and based on the information of the analog core and the functional block dividing means, the plurality of functional blocks are arranged in the analog core to reduce external noise, and the analog circuit provided in the analog circuit. Floor plan optimization means for arranging signal wiring, shield wiring, and power supply wiring so as to realize circuit characteristics, and arranging elements in the functional block according to element required performance, signal wiring, shielding wiring, and Functional block synthesis means for arranging power supply wiring, and an analog for arranging the analog core in the semiconductor integrated circuit. A layout design apparatus for a semiconductor integrated circuit device, comprising: a gcore arrangement means; a signal wiring arrangement means for arranging a signal wiring and a shield wiring in the semiconductor integrated circuit; and a power supply wiring arrangement means for arranging a power supply wiring in the semiconductor integrated circuit. The layout design method used,
Arranging a plurality of the functional blocks in the analog core;
Arranging a signal wiring for connecting input / output of the functional blocks and between the functional blocks, and a shield wiring for shielding the functional blocks from the outside;
The wiring length of the signal wiring and the shield wiring, the coupling capacity, the crosstalk, and the presence or absence of the presence or absence of the shielding wiring is determined, and if not allowed, the signal wiring and the shielding wiring are corrected and arranged,
Arranging power supply wiring between the functional blocks and for external connection of the functional blocks;
Determining whether noise countermeasures, impedance, and the use wiring layer can be selected, and if not acceptable, correcting and arranging the power supply wiring; and
The area reduction of the analog core is determined, and if the area cannot be reduced, the process returns to the step of arranging a plurality of functional blocks in the analog core, and if the area can be reduced, the area is reduced.
Arranging the elements in the functional block, determining whether or not the directionality of the elements and the pairability are acceptable, and if not acceptable, arranging the elements in a correct manner;
Placing the signal line and shield wiring in the functional block;
Arranging the power supply wiring in the functional block;
Disposing the analog core in the semiconductor integrated circuit;
Placing the signal wiring and the shield wiring in the semiconductor integrated circuit, around the analog core, and between the analog cores;
Arranging the power supply wiring in the semiconductor integrated circuit, around the analog core, and between the analog cores;
A layout design method using a layout design apparatus for a semiconductor integrated circuit device. 役割の異なる前記アナログコアを複数有し、複数のレイアウト設計者が前記アナログコアごとに、前記機能ブロックを配置するステップから前記電源配線の配置を行なうステップまでのステップを担当することを特徴とする請求項４に記載の半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法。   A plurality of the analog cores having different roles are provided, and a plurality of layout designers are in charge of steps from the step of arranging the functional block to the step of arranging the power supply wiring for each analog core. A layout design method using the layout design apparatus for a semiconductor integrated circuit device according to claim 4.
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