JP2005174437A - Refreshing system of storage device - Google Patents

Refreshing system of storage device Download PDF

Info

Publication number
JP2005174437A
JP2005174437A JP2003411495A JP2003411495A JP2005174437A JP 2005174437 A JP2005174437 A JP 2005174437A JP 2003411495 A JP2003411495 A JP 2003411495A JP 2003411495 A JP2003411495 A JP 2003411495A JP 2005174437 A JP2005174437 A JP 2005174437A
Authority
JP
Japan
Prior art keywords
refresh
address
storage device
row
refresh address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003411495A
Other languages
Japanese (ja)
Other versions
JP2005174437A5 (en
JP4561089B2 (en
Inventor
Toshihiko Sato
佐藤　　敏彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2003411495A priority Critical patent/JP4561089B2/en
Publication of JP2005174437A publication Critical patent/JP2005174437A/en
Publication of JP2005174437A5 publication Critical patent/JP2005174437A5/ja
Application granted granted Critical
Publication of JP4561089B2 publication Critical patent/JP4561089B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Dram (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a refreshing system of a storage device capable of improving its performance by preventing extra current consumption accompanying an unnecessary refreshing operation and an extra refreshing operation request. <P>SOLUTION: In the storage device using a dynamic type memory element for storing binary information and losing stored contents when a refreshing operation is not executed within a certain time, a writing or reading operation request for a refresh address within a refreshing period is detected. When the writing or reading operation request for the refresh address within the refreshing period is detected, a timing generator 3 for generating various timings necessary for an internal operation is controlled to suppress the refreshing operation for the refresh address within the refreshing period. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、リフレッシュを行う必要のあるダイナミック型記憶素子を用いた記憶装置において、不必要なリフレッシュ動作を抑制し、余分なリフレッシュ動作による消費電流を削減し、さらに不要なリフレッシュ動作要求回数を削減した分、記憶装置を含むシステムとしての機能の効率化を図れる記憶装置のリフレッシュ方式に関する。   The present invention suppresses unnecessary refresh operations, reduces current consumption due to unnecessary refresh operations, and further reduces the number of unnecessary refresh operation requests in a storage device using dynamic storage elements that need to be refreshed. Therefore, the present invention relates to a refresh method for a storage device that can improve the efficiency of functions as a system including the storage device.

従来より、２進情報を記憶し、一定時間経過するまでにリフレッシュしないと記憶内容を喪失するダイナミック型記憶素子を用いたＤＲＡＭが、コンピュータ装置などの記憶装置として用いられている。
図１は、このダイナミック型記憶素子を用いた従来のＤＲＡＭの構成を示すブロック図である。このＤＲＡＭの構成は、クロックバッファ１、コマンドデコーダ２、タイミングジェネレータ３、セルフリフレッシュタイマ５、リフレッシュアドレスカウンタ６、ロウアドレスラッチ７、カラムアドレスラッチ８、マルチプレクサ９、ロウデコーダ１０、メモリセルアレイ１１、センスアンプ１２、カラムデコーダ１３およびデータ入出力バッファ１４を含む。 Conventionally, a DRAM using a dynamic storage element that stores binary information and loses stored contents unless refreshed before a certain period of time has been used as a storage device such as a computer device.
FIG. 1 is a block diagram showing a configuration of a conventional DRAM using the dynamic memory element. This DRAM is composed of a clock buffer 1, a command decoder 2, a timing generator 3, a self-refresh timer 5, a refresh address counter 6, a row address latch 7, a column address latch 8, a multiplexer 9, a row decoder 10, a memory cell array 11, a sense An amplifier 12, a column decoder 13 and a data input / output buffer 14 are included.

クロックバッファ１は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ２は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。
タイミングジェネレータ３は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ５は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ６は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎に１インクリメントされるカウンタで、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ７およびカラムアドレスラッチ８は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ９は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ１０はｍ個のロウの１個を選択する回路である。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプに出力される。センスアンプ１２はメモリセルからの微小信号を増幅する回路である。カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択する回路である。データ入出力バッファ１４は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。 The clock buffer 1 is a clock signal buffer circuit that receives a clock signal supplied from the outside and distributes the clock signal to an internal circuit. The command decoder 2 is a circuit that decodes an external command signal and discriminates operations such as write, read, and auto refresh.
The timing generator 3 is a circuit that generates various timing signals necessary for internal operation. The self-refresh timer 5 is a circuit that generates a clock for determining a refresh operation interval in the self-refresh mode. The refresh address counter 6 is a counter that is incremented by 1 every time a refresh operation is performed during external auto-refresh and self-refresh, and is a circuit that generates a row address during refresh. The row address latch 7 and the column address latch 8 store an address signal sent from the outside in a time division manner, divided into a row address and a column address. The multiplexer 9 is a circuit that selects either the refresh address or the row address during normal operation. The row decoder 10 is a circuit that selects one of m rows. The memory cell array 11 has memory cells for storing binary information arranged in an m-row × n-column array. When one row is selected, information on n memory cells connected to the row is selected. Is output to the sense amplifier. The sense amplifier 12 is a circuit that amplifies a minute signal from the memory cell. The column decoder 13 is a circuit that selects a set of data corresponding to an external data signal from n columns. The data input / output buffer 14 is a circuit that inputs write data during a write operation and outputs read data during a read operation.

次に動作について説明する。
図１において、外部からのクロック信号をクロックバッファ１が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ２が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ３が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ５が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ６はリフレッシュ動作を行う毎に“１”加算されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ７およびカラムアドレスラッチ８に格納される。 Next, the operation will be described.
In FIG. 1, a clock buffer 1 receives an external clock signal and distributes it to an internal circuit. Further, the command decoder 2 decodes an external command signal to determine operations such as write, read, and auto refresh, and the timing generator 3 generates various timings necessary for the internal operation. The self-refresh timer 5 generates a clock for determining the refresh operation interval in the self-refresh mode, and the refresh address counter 6 is incremented by "1" every time refresh operation is performed during auto-refresh and self-refresh from the outside. Generates a row address during refresh. Address signals sent from the outside in a time division manner are divided into row addresses and column addresses, and stored in the row address latch 7 and the column address latch 8, respectively.

リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ９により選択され、ロウデコーダ１０によりｍ個のロウの１個が選択される。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプ１２に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ１２により増幅される。   Either the refresh address or the row address during normal operation is selected by the multiplexer 9, and one of the m rows is selected by the row decoder 10. The memory cell array 11 has memory cells for storing binary information arranged in an m-row × n-column array. When one row is selected, information on n memory cells connected to the row is selected. Is output to the sense amplifier 12. The minute signal output as information of the memory cell is amplified by the sense amplifier 12.

カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択し、ライト動作時にはデータ入出力バッファ１４によりライトデータが入力され、またリード動作時にはデータ入出力バッファ１４を介してリードデータが出力される。   The column decoder 13 selects a set of data corresponding to the external data signal from the n columns, and the write data is input by the data input / output buffer 14 during the write operation, and the data input / output buffer 14 is input during the read operation. Read data is output via

リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ１１内の１個のロウが指定され、このロウに接続されたｎ個のメモリセル情報がセンスアンプ１２で増幅される。前記センスアンプからのリードデータは、カラムデコーダ１３により１組のデータが選択され、データ入出力バッファ１４を介して出力される。   In the read operation, one row in the memory cell array 11 is designated by the row address of the external address signal, and n memory cell information connected to this row is amplified by the sense amplifier 12. As the read data from the sense amplifier, one set of data is selected by the column decoder 13 and outputted through the data input / output buffer 14.

また、ライト動作では、メモリセルアレイ１１に記憶されている情報を読み出してセンスアンプ１２で増幅した後、カラムデコーダ１３で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。   In the write operation, information stored in the memory cell array 11 is read and amplified by the sense amplifier 12, and then the column designated by the column decoder 13 is replaced with write data from the outside and written to the memory cell.

オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ９がリフレッシュアドレスカウンタ６の出力をロウデコーダに出力してメモリセルアレイ１１のロウが選択される。選択されたロウにおけるｎ個のカラムデータはセンスアンプ１２で増幅されて、再度メモリセルに書き込まれる。   The auto-refresh operation is specified by a command signal, and the multiplexer 9 outputs the output of the refresh address counter 6 to the row decoder, and the row of the memory cell array 11 is selected. The n column data in the selected row is amplified by the sense amplifier 12 and written into the memory cell again.

セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ５にもとづいて内部で自動的にリフレッシュ動作を行う。   The self-refresh mode is entered by a self-refresh entry command. When the self-refresh mode is entered, a refresh operation is automatically performed internally based on the self-refresh timer 5.

このように、一定期間ごとにリフレッシュ動作を行なっているものとして、アクセス判別回路によりＣＰＵあるいは他のバスマスタのアクセス対象を識別し、前記アクセス対象がＤＲＡＭでない期間に一定期間ごとにリフレッシュ動作を行い、また、ＤＲＡＭのあるバンクがアクセス対象であるときにはリフレッシュ可能な他のバンクに対しリフレッシュ動作を行うＤＲＡＭのリフレッシュ方式がある（例えば、特許文献１参照）。
特開平７−４５０７３号公報 As described above, assuming that the refresh operation is performed at regular intervals, the access determination circuit identifies the access target of the CPU or other bus master, and performs the refresh operation at regular intervals during the period when the access target is not DRAM. Further, there is a DRAM refresh method in which a refresh operation is performed on another bank that can be refreshed when a certain bank of DRAM is an access target (see, for example, Patent Document 1).
JP 7-45073 A

かかる従来のＤＲＡＭのリフレッシュ方式には、以下の短所が付随している。
リフレッシュ期間内のリフレッシュアドレスカウンタ６に相当するロウアドレスに対して、既にリード動作またはライト動作が行われている場合、該ロウに対応するメモリセルのリフレッシュ動作は不要であるにもかかわらずリフレッシュ動作が行われ、前記不要なリフレッシュ動作を行うことに伴って余分な電流が消費されるという課題があった。 The conventional DRAM refresh method has the following disadvantages.
When a read operation or a write operation has already been performed on the row address corresponding to the refresh address counter 6 within the refresh period, the refresh operation is performed even though the refresh operation of the memory cell corresponding to the row is unnecessary. There is a problem that extra current is consumed as the unnecessary refresh operation is performed.

本発明は、このような事情に鑑みてなされたものであり、不要なリフレッシュ動作を行うことに伴う余分な電流消費をなくし、また、余分なリフレッシュ動作要求をなくすことによりシステムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供することを目的とする。   The present invention has been made in view of such circumstances, and eliminates unnecessary current consumption associated with performing unnecessary refresh operations, and improves performance as a system by eliminating unnecessary refresh operation requests. It is an object of the present invention to provide a refreshing method for a storage device.

上述の目的を達成するため、本発明にかかる記憶装置のリフレッシュ方式は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備えたことを特徴とする。   In order to achieve the above-described object, a refresh method for a storage device according to the present invention detects a refresh address generation circuit that generates a refresh address, and whether or not storage content is written to or read from the refresh address within a refresh period, And a refresh operation inhibiting circuit that inhibits a refresh operation for the refresh address when the refresh address is written or read.

本発明の記憶装置のリフレッシュ方式は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備え、リフレッシュ期間内にリフレッシュアドレスに対応したロウに既にリード動作またはライト動作が行われている場合には、該ロウに対応するメモリセルのリフレッシュ動作を抑止して余分なリフレッシュを抑止するように構成したので、余分なリフレッシュ動作による消費電流を抑制し、さらに、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する構成にすることで、不必要なリフレッシュ動作要求を記憶装置に出さないようにし、システムとしての性能向上を図れる効果がある。   The refresh method of the storage device according to the present invention includes a refresh address generation circuit for generating a refresh address, and whether or not the storage content is written to or read from the refresh address within a refresh period, and the writing or reading to the refresh address is performed. A refresh operation inhibiting circuit that inhibits a refresh operation for the refresh address, and if a read operation or a write operation has already been performed on a row corresponding to the refresh address within the refresh period, Since the refresh operation of the memory cell to be suppressed is suppressed to suppress the extra refresh, the current consumption due to the extra refresh operation is suppressed, and further, the memory device needs the refresh operation. If only by the configuration for sending a memory request signal to the memory controller, so as not emit unnecessary refresh operation request to the storage device, there is an effect that attained the performance improvement of the system.

不要なリフレッシュ動作を行うことに伴う余分な電流消費を抑制し、また、余分なリフレッシュ動作要求をなくすことにより記憶装置としての性能向上を図れる記憶装置のリフレッシュ方式を提供するという目的を、リフレッシュアドレスをリフレッシュアドレス生成回路が発生すると、リフレッシュ動作抑止回路が、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することで実現した。   The purpose of the present invention is to provide a refresh method for a storage device that can suppress unnecessary current consumption due to unnecessary refresh operation and can improve performance as a storage device by eliminating an extra refresh operation request. When the refresh address generation circuit generates, the refresh operation suppression circuit detects the presence or absence of writing or reading of the storage contents with respect to the refresh address within the refresh period, and when there is the writing or reading with respect to the refresh address, the refresh address This is achieved by suppressing the refresh operation for.

図２は、この実施例１の記憶装置のリフレッシュ方式の構成を示すブロック図である。なお、図２において図１と同一または相当の部分については同一の符号を付してある。この記憶装置のリフレッシュ方式は、２進情報を記憶し、一定時間の間にリフレッシュ動作を行わないと記憶内容を喪失するダイナミック型記憶素子を用いた記憶装置において、リフレッシュアドレスを発生する手段と、リフレッシュ期間内における前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知し、前記リフレッシュ期間内の前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知すると、内部動作に必要な各種タイミングを発生するタイミングジェネレータ３を制御して前記リフレッシュ期間内の前記リフレッシュアドレスに対するリフレッシュ動作を抑止する手段を含む。   FIG. 2 is a block diagram showing the configuration of the refresh method of the storage device of the first embodiment. 2 that are the same as or equivalent to those in FIG. 1 are denoted by the same reference numerals. The refresh method of this storage device stores means for generating a refresh address in a storage device using a dynamic storage element that stores binary information and loses the stored contents if no refresh operation is performed for a predetermined time; A timing generator 3 that detects a write operation or read operation request for the refresh address within a refresh period and generates various timings necessary for an internal operation when a write operation or read operation request for the refresh address within the refresh period is detected. And means for inhibiting the refresh operation for the refresh address within the refresh period.

この実施例１の記憶装置のリフレッシュ方式の構成は、クロックバッファ１、コマンドデコーダ２、タイミングジェネレータ３、セルフリフレッシュタイマ５、リフレッシュアドレスカウンタ（リフレッシュアクセス生成回路）６、ロウアドレスラッチ７、カラムアドレスラッチ８、マルチプレクサ９、ロウデコーダ１０、メモリセルアレイ１１、センスアンプ１２、カラムデコーダ１３、データ入出力バッファ１４およびリフレッシュアドレス比較回路（リフレッシュ動作抑止回路）４００を含む。   The configuration of the refresh method of the storage device of the first embodiment includes a clock buffer 1, a command decoder 2, a timing generator 3, a self-refresh timer 5, a refresh address counter (refresh access generation circuit) 6, a row address latch 7, a column address latch. 8, a multiplexer 9, a row decoder 10, a memory cell array 11, a sense amplifier 12, a column decoder 13, a data input / output buffer 14, and a refresh address comparison circuit (refresh operation inhibition circuit) 400.

クロックバッファ１は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ２は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。タイミングジェネレータ３は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ５は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ６は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎にその内部状態が１インクリメントされるカウンタであり、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ７およびカラムアドレスラッチ８は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ９は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ１０はｍ個のロウの１個を選択する回路である。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプに出力される。センスアンプ１２はメモリセルからの微小信号を増幅する回路である。カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択する回路である。データ入出力バッファ１４は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。   The clock buffer 1 is a clock signal buffer circuit that receives a clock signal supplied from the outside and distributes the clock signal to an internal circuit. The command decoder 2 is a circuit that decodes an external command signal and discriminates operations such as write, read, and auto refresh. The timing generator 3 is a circuit that generates various timing signals necessary for internal operation. The self-refresh timer 5 is a circuit that generates a clock for determining a refresh operation interval in the self-refresh mode. The refresh address counter 6 is a counter whose internal state is incremented by 1 each time a refresh operation is performed during external auto-refresh and self-refresh, and is a circuit that generates a row address during refresh. The row address latch 7 and the column address latch 8 store an address signal sent from the outside in a time division manner, divided into a row address and a column address. The multiplexer 9 is a circuit that selects either the refresh address or the row address during normal operation. The row decoder 10 is a circuit that selects one of m rows. The memory cell array 11 has memory cells for storing binary information arranged in an m-row × n-column array. When one row is selected, information on n memory cells connected to the row is selected. Is output to the sense amplifier. The sense amplifier 12 is a circuit that amplifies a minute signal from the memory cell. The column decoder 13 is a circuit that selects a set of data corresponding to an external data signal from n columns. The data input / output buffer 14 is a circuit that inputs write data during a write operation and outputs read data during a read operation.

リフレッシュアドレス比較回路４００は、リフレッシュアドレスを発生する手段であるリフレッシュアドレスカウンタ６のリフレッシュアドレスと、ライト動作、リード動作におけるロウアドレスラッチ７から供給されるアドレス情報とを比較し、リフレッシュ期間ごとに該リフレッシュアドレスが示すロウに対するライト動作またはリード動作を検知し、該ロウが既にライト動作またはリード動作の対象になった場合は、タイミングジェネレータ３を制御し、リフレッシュ動作が実行されないようにするものである。   The refresh address comparison circuit 400 compares the refresh address of the refresh address counter 6, which is a means for generating a refresh address, with the address information supplied from the row address latch 7 in the write operation and the read operation, and for each refresh period, When a write operation or a read operation for a row indicated by a refresh address is detected and the row is already a target of a write operation or a read operation, the timing generator 3 is controlled so that the refresh operation is not executed. .

図３は、リフレッシュアドレス比較回路４００の構成を示すブロック図である。
このリフレッシュアドレス比較回路４００は、比較回路３０、ＡＮＤ回路３１、リフレッシュ抑止レジスタ３２を含む。比較回路３０はリフレッシュアドレスカウンタ６から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを比較し、その比較結果を出力する回路である。ＡＮＤ回路３１は、前記比較回路３０から出力される比較結果と、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号との論理積演算を行い、リフレッシュアドレスが示すロウに対するライト動作またはリード動作の実行を検知し、ライト動作またはリード動作が行われた場合には一致信号を出力する回路である。リフレッシュ抑止レジスタ３２は検知開始信号でリセットされ、ＡＮＤ回路３１から出力される前記一致信号でセットされ、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内（検知開始信号が出力され次の検知開始信号が出力されるまでの期間であり、リフレッシュ期間に対応する）で１度でも一致すると前記一致信号によりセットされ、“Ｌｏｗ”レベルのリフレッシュ抑止信号を出力するフリップフロップ回路である。 FIG. 3 is a block diagram showing a configuration of the refresh address comparison circuit 400.
The refresh address comparison circuit 400 includes a comparison circuit 30, an AND circuit 31, and a refresh inhibition register 32. The comparison circuit 30 is a circuit that compares the refresh address supplied from the refresh address counter 6 with the row address during the write operation or the read operation, and outputs the comparison result. The AND circuit 31 performs an AND operation between the comparison result output from the comparison circuit 30 and a signal indicating that the write operation or the read operation is being executed, or a write operation request signal or a read operation request signal, and refresh This circuit detects execution of a write operation or read operation for a row indicated by an address, and outputs a coincidence signal when the write operation or read operation is performed. The refresh inhibition register 32 is reset by the detection start signal and is set by the coincidence signal output from the AND circuit 31. The refresh address and the row address at the time of read operation and write operation are within the detection period (the detection start signal is output). This is a period until the next detection start signal is output, corresponding to the refresh period), and is set by the coincidence signal and outputs a “Low” level refresh suppression signal. is there.

次に動作について説明する。
図２において、外部からのクロック信号をクロックバッファ１が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ２が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ３が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ５が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ６はリフレッシュ動作を行う毎に＋１されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ７およびカラムアドレスラッチ８に格納される。 Next, the operation will be described.
In FIG. 2, a clock buffer 1 receives an external clock signal and distributes it to an internal circuit. Further, the command decoder 2 decodes an external command signal to determine operations such as write, read, and auto refresh, and the timing generator 3 generates various timings necessary for the internal operation. The self-refresh timer 5 generates a clock for determining the refresh operation interval in the self-refresh mode, and the refresh address counter 6 is incremented by 1 every time refresh operation is performed during auto-refresh and self-refresh from the outside. Generate a row address. Address signals sent from the outside in a time division manner are divided into row addresses and column addresses, and stored in the row address latch 7 and the column address latch 8, respectively.

リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ９により選択され、ロウデコーダ１０によりｍ個のロウの１個が選択される。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプ１２に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ１２により増幅される。   Either the refresh address or the row address during normal operation is selected by the multiplexer 9, and one of the m rows is selected by the row decoder 10. The memory cell array 11 has memory cells for storing binary information arranged in an m-row × n-column array. When one row is selected, information on n memory cells connected to the row is selected. Is output to the sense amplifier 12. The minute signal output as information of the memory cell is amplified by the sense amplifier 12.

カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択し、ライト動作時にはデータ入出力バッファ１４によりライトデータが入力され、またリード動作時にはデータ入出力バッファ１４を介してリードデータが出力される。   The column decoder 13 selects a set of data corresponding to the external data signal from the n columns, and the write data is input by the data input / output buffer 14 during the write operation, and the data input / output buffer 14 is input during the read operation. Read data is output via

リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ１１内の１個のロウが指定され、このロウに接続されたｎ個のメモリセル情報がセンスアンプ１２で増幅される。前記センスアンプからのリードデータは、カラムデコーダ１３により１組のデータが選択され、データ入出力バッファ１４を介して出力される。   In the read operation, one row in the memory cell array 11 is designated by the row address of the external address signal, and n memory cell information connected to this row is amplified by the sense amplifier 12. As the read data from the sense amplifier, one set of data is selected by the column decoder 13 and outputted through the data input / output buffer 14.

また、ライト動作では、メモリセルアレイ１１に記憶されている情報を読み出してセンスアンプ１２で増幅した後、カラムデコーダ１３で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。   In the write operation, information stored in the memory cell array 11 is read and amplified by the sense amplifier 12, and then the column designated by the column decoder 13 is replaced with write data from the outside and written to the memory cell.

オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ９がリフレッシュアドレスカウンタ６の出力をロウデコーダに出力し、メモリセルアレイ１１のロウが選択される。選択されたロウにおけるｎ個のカラムデータはセンスアンプ１２で増幅されて、再度メモリセルに書き込まれる。   The auto-refresh operation is designated by a command signal, the multiplexer 9 outputs the output of the refresh address counter 6 to the row decoder, and the row of the memory cell array 11 is selected. The n column data in the selected row is amplified by the sense amplifier 12 and written into the memory cell again.

セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ５にもとづいて内部で自動的にリフレッシュ動作を行う。   The self-refresh mode is entered by a self-refresh entry command. When the self-refresh mode is entered, a refresh operation is automatically performed internally based on the self-refresh timer 5.

さらに、この記憶装置のリフレッシュ方式では、リフレッシュアドレス比較回路４００において、リフレッシュアドレスカウンタ６から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを図３に示す比較回路３０において比較し、その比較結果をＡＮＤ回路３１の一方の入力端子へ出力する。ＡＮＤ回路３１の他方の入力端子には、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号が入力される。この結果、ＡＮＤ回路３１では、前記比較回路３０から出力される比較結果と、前記ライト、リード動作実行中であることを示す信号、または前記ライト、リード動作要求信号との論理積演算が行われ、前記リフレッシュアドレスが示すロウに対しライト動作またはリード動作が実行されたかが検知される。そして、前記リフレッシュアドレスに対しライト動作またはリード動作が行われた場合にはＡＮＤ回路３１からリフレッシュ抑止レジスタ３２のセット入力端子へ一致信号が出力され、リフレッシュ抑止レジスタ３２はセットされて“Ｌｏｗ”レベルのリフレッシュ抑止信号を出力する。また、リフレッシュ抑止レジスタ３２のリセット入力端子には検知開始信号が入力されるため、この検知開始信号でリフレッシュ抑止レジスタ３２はリセットされる。   Further, in this refresh method of the storage device, the refresh address comparison circuit 400 compares the refresh address supplied from the refresh address counter 6 with the row address during the write operation and the read operation in the comparison circuit 30 shown in FIG. Then, the comparison result is output to one input terminal of the AND circuit 31. The other input terminal of the AND circuit 31 receives a signal indicating that a write operation or a read operation is being performed, or a write operation request signal or a read operation request signal. As a result, the AND circuit 31 performs an AND operation on the comparison result output from the comparison circuit 30 and the signal indicating that the write / read operation is being performed or the write / read operation request signal. It is detected whether a write operation or a read operation has been executed for the row indicated by the refresh address. When a write operation or a read operation is performed on the refresh address, a coincidence signal is output from the AND circuit 31 to the set input terminal of the refresh suppression register 32, and the refresh suppression register 32 is set to the “Low” level. The refresh suppression signal is output. Further, since the detection start signal is input to the reset input terminal of the refresh inhibition register 32, the refresh inhibition register 32 is reset by this detection start signal.

この結果、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で１度でも一致すると、リフレッシュ抑止レジスタ３２は前記一致信号によりセットされ、“Ｌｏｗ”レベルのリフレッシュ抑止信号をタイミングジェネレータ３へ出力しタイミングジェネレータ３を制御し、前記リフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止して消費電流を抑制する。   As a result, when the refresh address and the row address at the time of read operation and write operation coincide at least once within the detection period, that is, within the refresh period, the refresh inhibition register 32 is set by the coincidence signal and is set to the “Low” level. A refresh suppression signal is output to the timing generator 3 to control the timing generator 3, and a refresh operation corresponding to the refresh address within the refresh period is prohibited to suppress current consumption.

図４は、検知期間とリフレッシュ実行期間の一例を示すタイミングチャートであり、同図（ａ）ではリフレッシュ期間ｔＲＦ内に検知期間とリフレッシュ実行期間が存在し、また、同図（ｂ）では検知期間に対してリフレッシュ実行期間が１サイクルずれている。   FIG. 4 is a timing chart showing an example of the detection period and the refresh execution period. In FIG. 4A, the detection period and the refresh execution period exist within the refresh period tRF, and in FIG. 4B, the detection period. However, the refresh execution period is shifted by one cycle.

以上のように、この実施例１によれば、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内で１度でも一致すると、リフレッシュアドレス比較回路４００が出力するリフレッシュ抑止信号によりタイミングジェネレータ３を制御し、前記検知期間内、すなわちそのリフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。   As described above, according to the first embodiment, when the refresh address coincides with the row address at the time of the read operation and the write operation even once within the detection period, the timing is determined by the refresh suppression signal output from the refresh address comparison circuit 400. Since the refresh operation corresponding to the refresh address within the detection period, that is, the refresh period can be prohibited by controlling the generator 3, refresh of the storage device that can reduce unnecessary current consumption associated with performing an unnecessary refresh operation There is an effect that a method can be provided.

この実施例２では、ダイナミック型記憶素子を用いた記憶装置は、４つのメモリバンクＡ、Ｂ、Ｃ、Ｄの４バンク構成とする。
図５は、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。リード、ライト動作時は、１つのバンクに対してアクセスされるが、リフレッシュ動作時はバンクＡ〜Ｄの全てのバンクに対してアクセスされる。
図６は、この実施例２の記憶装置のリフレッシュ方式のリフレッシュアドレス比較回路４０１の構成を示すブロック図である。なお、この実施例２の記憶装置のリフレッシュ方式の構成は、図２に示す前記実施例１の記憶装置のリフレッシュ方式の構成と同様であるが、この実施例２ではリフレッシュアドレス比較回路（リフレッシュ動作抑止回路）４０１の構成が図３に示した実施例１のリフレッシュアドレス比較回路の構成と異なる。
図６は、この実施例２のリフレッシュアドレス比較回路４０１の構成を示すブロック図である。このリフレッシュアドレス比較回路４０１の構成は、比較回路４０、デコーダ４１、ＡＮＤ回路４２，４３，４４，４５、リフレッシュ抑止レジスタ４６，４７，４８，４９を含む。比較回路４０は、前記実施例１で説明した図３における比較回路３０と同様の機能を有している。デコーダ４１はバンクアドレスＡ〜Ｄの中のいずれか１つを選択し、ＡＮＤ回路４２，４３，４４，４５とリフレッシュ抑止レジスタ４６，４７，４８，４９はそれぞれバンクＡ、Ｂ、Ｃ、Ｄに対応してリフレッシュ抑止信号Ａ、Ｂ、Ｃ、Ｄを出力する。このような構成にすることでそれぞれのバンクごとにリフレッシュアドレスに対応したロウにライトまたはリード動作があったかを検知でき、ライトまたはリード動作があった場合にはそのバンクに対するリフレッシュ動作を抑止する。 In the second embodiment, a storage device using a dynamic storage element has a four-bank configuration of four memory banks A, B, C, and D.
FIG. 5 is an explanatory diagram showing a case where the selected cell range during the read / write operation is smaller than the selected cell range during the refresh operation. One bank is accessed during a read / write operation, while all banks A to D are accessed during a refresh operation.
FIG. 6 is a block diagram showing the configuration of the refresh-type refresh address comparison circuit 401 of the storage device of the second embodiment. The configuration of the refresh method of the storage device of the second embodiment is the same as the configuration of the refresh method of the storage device of the first embodiment shown in FIG. 2, but in this second embodiment, a refresh address comparison circuit (refresh operation) (Suppression circuit) 401 is different from the configuration of the refresh address comparison circuit of the first embodiment shown in FIG.
FIG. 6 is a block diagram showing the configuration of the refresh address comparison circuit 401 of the second embodiment. The configuration of the refresh address comparison circuit 401 includes a comparison circuit 40, a decoder 41, AND circuits 42, 43, 44, 45, and refresh inhibition registers 46, 47, 48, 49. The comparison circuit 40 has the same function as the comparison circuit 30 in FIG. 3 described in the first embodiment. The decoder 41 selects any one of the bank addresses A to D, and the AND circuits 42, 43, 44, 45 and the refresh inhibition registers 46, 47, 48, 49 are assigned to the banks A, B, C, D, respectively. Correspondingly, refresh suppression signals A, B, C, and D are output. With this configuration, it is possible to detect whether a write or read operation has been performed on a row corresponding to a refresh address for each bank, and if a write or read operation has occurred, the refresh operation for that bank is suppressed.

以上のように、この実施例２によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合でも、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で１度でも一致すると、リフレッシュアドレス比較回路４０１が出力するリフレッシュ抑止信号によりタイミングジェネレータ３を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応するバンクについてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。   As described above, according to the second embodiment, even when the selected cell range during the read / write operation is smaller than the selected cell range during the refresh operation, the refresh address and the row address during the write operation are detected during the read operation. If the timing generator 3 coincides even once within the period, that is, within the refresh period, the timing generator 3 is controlled by the refresh suppression signal output from the refresh address comparison circuit 401, and the refresh operation is prohibited for the bank corresponding to the refresh address within the refresh period. Therefore, there is an effect that it is possible to provide a refresh method for a storage device that can reduce unnecessary current consumption associated with performing an unnecessary refresh operation.

図７は、この実施例３の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい場合を示す説明図である。このような場合には、前記実施例２の図６に示したリフレッシュアドレス比較回路４０１におけるバンクに対応する回路を、さらに各ブロックＡ、Ｂに対応できるように拡張することで容易に構成できる。   FIG. 7 is an explanatory diagram showing a case where the selected cell range during the read / write operation is further smaller than the selected cell range during the refresh operation for explaining the refresh method of the storage device of the third embodiment. In such a case, the circuit corresponding to the bank in the refresh address comparison circuit 401 shown in FIG. 6 of the second embodiment can be easily configured by further expanding it to correspond to each of the blocks A and B.

すなわち、この実施例３のリフレッシュアドレス比較回路は、記憶内容の書き込みまた
は読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッ
シュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュ
アドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュ
アドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しが
あった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作
を抑止する。そして、リフレッシュ期間内において前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検
知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶
内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止する。 In other words, the refresh address comparison circuit according to the third embodiment, for each access selection cell range when the access selection cell range to be written or read of the stored contents is smaller than the refresh selection cell range to be refreshed. The presence or absence of writing or reading of the storage contents to the refresh address is detected, and when the writing or reading to the refresh address is performed, the refresh operation for the refresh address in the access selection cell range where the writing or reading is performed is suppressed. . Then, during the refresh period, the presence or absence of writing or reading of the stored content is detected for the row and column blocks corresponding to the refresh address, and the stored content is detected for the row and column blocks corresponding to the refresh address. When writing or reading is executed, the refresh operation for the row and column blocks corresponding to the refresh address is suppressed.

この実施例３によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい、ロウとカラム方向のブロックとにより規定される範囲の場合に対しても、リフレッシュアドレス比較回路が出力する前記範囲ごとのリフレッシュ抑止信号によりタイミングジェネレータ３を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応する前記範囲についてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。   According to the third embodiment, even when the selected cell range at the time of read / write operation is smaller than the selected cell range at the time of refresh operation and is a range defined by the blocks in the row and column directions, the refresh address The timing generator 3 is controlled by the refresh suppression signal for each range output from the comparison circuit, and the refresh operation can be prohibited for the range corresponding to the refresh address within the refresh period. There is an effect that it is possible to provide a refresh method for a storage device that can reduce excessive current consumption.

図８は、この実施例４の記憶装置のリフレッシュ方式を示すブロック図であり、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する。この実施例４の記憶装置のリフレッシュ方式の構成は、記憶制御装置５０のメモリアクセス制御回路５１と、記憶装置のリフレッシュアドレス比較回路を含む。この記憶装置と、そのリフレッシュアドレス比較回路は、前記実施例１、実施例２、実施例３の記憶装置、リフレッシュアドレス比較回路と同等のものである。   FIG. 8 is a block diagram showing a refresh method of the storage device of the fourth embodiment, and a memory request signal is sent to the storage control device only when a refresh operation is required for the storage device. The configuration of the refresh method of the storage device of the fourth embodiment includes a memory access control circuit 51 of the storage control device 50 and a refresh address comparison circuit of the storage device. This storage device and its refresh address comparison circuit are equivalent to the storage device and the refresh address comparison circuit of the first, second, and third embodiments.

記憶制御装置５０におけるメモリアクセス制御回路５１は、ＣＰＵ、グラフィックス装置、入出力装置からのメモリアクセス要求と前記記憶装置からのリフレッシュ要求とを優先順位付けして制御し、前記記憶装置にメモリ要求を送出する。前記記憶装置からのリフレッシュ要求は、前述したリフレッシュアドレス比較回路内でリフレッシュ動作要求が必要な場合にのみ送出するように構成される。   The memory access control circuit 51 in the storage control device 50 controls the memory access request from the CPU, the graphics device, and the input / output device by giving priority to the refresh request from the storage device. Is sent out. The refresh request from the storage device is configured to be sent only when a refresh operation request is required in the refresh address comparison circuit described above.

前記実施例１、実施例２、実施例３の構成に加えてこのような構成をとることにより、不必要なリフレッシュ動作要求を記憶装置に出さないようにすることが出来、この空いた時間に通常のライト動作またはリード動作要求を出すことが出来、システムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供できる効果がある。   By adopting such a configuration in addition to the configurations of the first embodiment, the second embodiment, and the third embodiment, it is possible to prevent an unnecessary refresh operation request from being issued to the storage device. A normal write operation or read operation request can be issued, and there is an effect that it is possible to provide a refresh method for a storage device that can improve the performance of the system.

従来のＤＲＡＭの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional DRAM. 本発明の実施例１の記憶装置のリフレッシュ方式の構成を示すブロック図である。It is a block diagram which shows the structure of the refresh system of the memory | storage device of Example 1 of this invention. 本発明の実施例１の記憶装置のリフレッシュ方式におけるリフレッシュアドレス比較回路の構成を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a refresh address comparison circuit in the refresh mode of the storage device according to the first exemplary embodiment of the present invention. 検知期間とリフレッシュ実行期間の一例を示すタイミングチャートである。It is a timing chart which shows an example of a detection period and a refresh execution period. 本発明の実施例２の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。It is explanatory drawing which shows the case where the selection cell range at the time of read-write operation for explaining the refresh system of the memory | storage device of Example 2 of this invention is smaller than the selection cell range at the time of refresh operation. 本発明の実施例２の記憶装置のリフレッシュ方式のリフレッシュアドレス比較回路の構成を示すブロック図である。It is a block diagram which shows the structure of the refresh type refresh address comparison circuit of the memory | storage device of Example 2 of this invention. 本発明の実施例３の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい場合を示す説明図である。It is explanatory drawing which shows the case where the selection cell range at the time of read-and-write operation for explaining the refresh system of the memory | storage device of Example 3 of this invention is still smaller than the selection cell range at the time of refresh operation. この実施例４の記憶装置のリフレッシュ方式を示すブロック図である。It is a block diagram which shows the refresh system of the memory | storage device of this Example 4.

符号の説明Explanation of symbols

６……リフレッシュアドレスカウンタ（リフレッシュアドレス生成回路）、４００，４０１……リフレッシュアドレス比較回路（リフレッシュ動作抑止回路）、５０……記憶制御装置。   6... Refresh address counter (refresh address generation circuit), 400 and 401... Refresh address comparison circuit (refresh operation suppression circuit), 50.

Claims (5)

リフレッシュ期間毎にリフレッシュが必要な記憶装置において、
リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、
前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路と、
を備えたことを特徴とする記憶装置のリフレッシュ方式。 In a storage device that needs refreshing every refresh period,
A refresh address generation circuit for generating a refresh address;
A refresh operation suppression circuit that detects the presence or absence of writing or reading of storage content to the refresh address within the refresh period, and suppresses a refresh operation to the refresh address when the writing or reading to the refresh address is performed;
A refresh method for a storage device, comprising: 前記リフレッシュ動作抑止回路は、前記記憶内容の書き込みまたは読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッシュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しがあった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作を抑止することを特徴とする請求項１記載の記憶装置のリフレッシュ方式。   The refresh operation suppression circuit stores the refresh address for each access selection cell range when the access selection cell range to which the stored contents are written or read is smaller than the refresh selection cell range to be refreshed. The presence or absence of content writing or reading is detected, and when there is the writing or reading for the refresh address, the refresh operation for the refresh address in the access selection cell range where the writing or reading is performed is suppressed. The refresh method of the storage device according to claim 1. 前記リフレッシュ動作抑止回路は、前記リフレッシュ期間内において前記リフレッシュアドレスに相当するロウに対し、記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに相当するロウに対し記憶内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当するロウに対するリフレッシュ動作を抑止することを特徴とする請求項１または２記載の記憶装置のリフレッシュ方式。   The refresh operation suppression circuit detects the presence or absence of writing or reading of the storage content for the row corresponding to the refresh address within the refresh period, and the writing or reading of the storage content for the row corresponding to the refresh address is performed. 3. The refresh method for a storage device according to claim 1, wherein when executed, the refresh operation for the row corresponding to the refresh address is suppressed. 前記リフレッシュ動作抑止回路は、前記リフレッシュ期間内において前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止することを特徴とする請求項２記載の記憶装置のリフレッシュ方式。   The refresh operation suppression circuit detects whether or not the stored contents are written to or read from a block in the row and column directions corresponding to the refresh address within the refresh period, and detects in the row and column directions corresponding to the refresh address. 3. The refresh method for a storage device according to claim 2, wherein when a storage content is written to or read from a block, a refresh operation for a block in a row and column direction corresponding to the refresh address is suppressed. 前記リフレッシュ動作抑止回路は、リフレッシュ動作を抑止しないとき
リフレッシュ要求信号を前記記憶装置の記憶制御装置に送出する機能を有し、前記記憶制御装置は、前記リフレッシュ要求信号をもとに前記記憶装置に対しリフレッシュ動作要求を行うことを特徴とする請求項１記載の記憶装置のリフレッシュ方式。
The refresh operation inhibiting circuit has a function of sending a refresh request signal to the storage control device of the storage device when the refresh operation is not inhibited, and the storage control device sends the refresh request signal to the storage device based on the refresh request signal. 2. The refresh method for a storage device according to claim 1, wherein a refresh operation request is made to the storage device.
JP2003411495A 2003-12-10 2003-12-10 Storage device Expired - Fee Related JP4561089B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003411495A JP4561089B2 (en) 2003-12-10 2003-12-10 Storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003411495A JP4561089B2 (en) 2003-12-10 2003-12-10 Storage device

Publications (3)

Publication Number Publication Date
JP2005174437A true JP2005174437A (en) 2005-06-30
JP2005174437A5 JP2005174437A5 (en) 2007-01-11
JP4561089B2 JP4561089B2 (en) 2010-10-13

Family

ID=34732211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003411495A Expired - Fee Related JP4561089B2 (en) 2003-12-10 2003-12-10 Storage device

Country Status (1)

Country Link
JP (1) JP4561089B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035151A (en) * 2005-07-26 2007-02-08 Elpida Memory Inc Semiconductor memory device and refresh control method of memory system
JP2009043337A (en) * 2007-08-08 2009-02-26 Hitachi Ltd Information recording/reproducing apparatus and method of controlling memory
JP2013242951A (en) * 2012-05-21 2013-12-05 Sk Hynix Inc Refresh method and semiconductor memory device using the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185791A (en) * 1989-01-12 1990-07-20 Nec Corp Dynamic ram refresh control system
JPH03283086A (en) * 1990-03-29 1991-12-13 Nec Corp Dynamic semiconductor storage device
JPH0757460A (en) * 1993-08-12 1995-03-03 Sony Corp Refreshing control circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185791A (en) * 1989-01-12 1990-07-20 Nec Corp Dynamic ram refresh control system
JPH03283086A (en) * 1990-03-29 1991-12-13 Nec Corp Dynamic semiconductor storage device
JPH0757460A (en) * 1993-08-12 1995-03-03 Sony Corp Refreshing control circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035151A (en) * 2005-07-26 2007-02-08 Elpida Memory Inc Semiconductor memory device and refresh control method of memory system
JP2009043337A (en) * 2007-08-08 2009-02-26 Hitachi Ltd Information recording/reproducing apparatus and method of controlling memory
JP2013242951A (en) * 2012-05-21 2013-12-05 Sk Hynix Inc Refresh method and semiconductor memory device using the same

Also Published As

Publication number Publication date
JP4561089B2 (en) 2010-10-13

Similar Documents

Publication Publication Date Title
JP5063041B2 (en) Dynamic semiconductor memory with improved refresh mechanism
US7193919B2 (en) Selective bank refresh
JP4961003B2 (en) Semiconductor memory system for generating a refresh flag
KR100885011B1 (en) Semiconductor memory devices and memory systems
US7236416B2 (en) Method and system for controlling refresh in volatile memories
JP4894306B2 (en) Semiconductor memory, memory system, and semiconductor memory operating method
JP2008165847A (en) Semiconductor memory device, semiconductor device, memory system, and refresh control method
JP2007035151A (en) Semiconductor memory device and refresh control method of memory system
KR20070112019A (en) Semiconductor memory
JP2008084426A (en) Semiconductor memory and system
JP2982928B2 (en) Semiconductor storage device
KR20050085606A (en) Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
US20070055818A1 (en) Method and system for using dynamic random access memory as cache memory
JP2010170612A (en) Semiconductor memory device
JP2000021162A (en) Volatile memory and embedded dynamic random-access memory
JP4561089B2 (en) Storage device
KR100634440B1 (en) Dram for selectively operating responsive to auto-refresh command, memory for controlling auto-refresh operation thereof, memory system including the dram and memory, and operating methods thereof
JPH10134569A (en) Synchronous-type dynamic random access memory
JP2005174437A5 (en)
US20050180241A1 (en) Pseudo static random access memory and data refresh method thereof
JP2004220697A (en) Refresh control of semiconductor memory device
JP4753637B2 (en) memory
WO2009093548A1 (en) Semiconductor memory
JP2001243772A (en) Dynamic random access memory (dram)
JP5330365B2 (en) Integrated device and control method

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061116

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090824

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091215

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100706

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100719

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees