JP2005174437A - Refreshing system of storage device - Google Patents
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Abstract
Description
本発明は、リフレッシュを行う必要のあるダイナミック型記憶素子を用いた記憶装置において、不必要なリフレッシュ動作を抑制し、余分なリフレッシュ動作による消費電流を削減し、さらに不要なリフレッシュ動作要求回数を削減した分、記憶装置を含むシステムとしての機能の効率化を図れる記憶装置のリフレッシュ方式に関する。 The present invention suppresses unnecessary refresh operations, reduces current consumption due to unnecessary refresh operations, and further reduces the number of unnecessary refresh operation requests in a storage device using dynamic storage elements that need to be refreshed. Therefore, the present invention relates to a refresh method for a storage device that can improve the efficiency of functions as a system including the storage device.
従来より、2進情報を記憶し、一定時間経過するまでにリフレッシュしないと記憶内容を喪失するダイナミック型記憶素子を用いたDRAMが、コンピュータ装置などの記憶装置として用いられている。
図1は、このダイナミック型記憶素子を用いた従来のDRAMの構成を示すブロック図である。このDRAMの構成は、クロックバッファ1、コマンドデコーダ2、タイミングジェネレータ3、セルフリフレッシュタイマ5、リフレッシュアドレスカウンタ6、ロウアドレスラッチ7、カラムアドレスラッチ8、マルチプレクサ9、ロウデコーダ10、メモリセルアレイ11、センスアンプ12、カラムデコーダ13およびデータ入出力バッファ14を含む。
Conventionally, a DRAM using a dynamic storage element that stores binary information and loses stored contents unless refreshed before a certain period of time has been used as a storage device such as a computer device.
FIG. 1 is a block diagram showing a configuration of a conventional DRAM using the dynamic memory element. This DRAM is composed of a
クロックバッファ1は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ2は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。
タイミングジェネレータ3は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ5は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ6は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎に1インクリメントされるカウンタで、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ7およびカラムアドレスラッチ8は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ9は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ10はm個のロウの1個を選択する回路である。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプに出力される。センスアンプ12はメモリセルからの微小信号を増幅する回路である。カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択する回路である。データ入出力バッファ14は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
The
The
次に動作について説明する。
図1において、外部からのクロック信号をクロックバッファ1が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ2が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ3が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ5が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ6はリフレッシュ動作を行う毎に“1”加算されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ7およびカラムアドレスラッチ8に格納される。
Next, the operation will be described.
In FIG. 1, a
リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ9により選択され、ロウデコーダ10によりm個のロウの1個が選択される。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプ12に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ12により増幅される。
Either the refresh address or the row address during normal operation is selected by the multiplexer 9, and one of the m rows is selected by the
カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択し、ライト動作時にはデータ入出力バッファ14によりライトデータが入力され、またリード動作時にはデータ入出力バッファ14を介してリードデータが出力される。
The
リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ11内の1個のロウが指定され、このロウに接続されたn個のメモリセル情報がセンスアンプ12で増幅される。前記センスアンプからのリードデータは、カラムデコーダ13により1組のデータが選択され、データ入出力バッファ14を介して出力される。
In the read operation, one row in the
また、ライト動作では、メモリセルアレイ11に記憶されている情報を読み出してセンスアンプ12で増幅した後、カラムデコーダ13で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。
In the write operation, information stored in the
オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ9がリフレッシュアドレスカウンタ6の出力をロウデコーダに出力してメモリセルアレイ11のロウが選択される。選択されたロウにおけるn個のカラムデータはセンスアンプ12で増幅されて、再度メモリセルに書き込まれる。
The auto-refresh operation is specified by a command signal, and the multiplexer 9 outputs the output of the
セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ5にもとづいて内部で自動的にリフレッシュ動作を行う。 The self-refresh mode is entered by a self-refresh entry command. When the self-refresh mode is entered, a refresh operation is automatically performed internally based on the self-refresh timer 5.
このように、一定期間ごとにリフレッシュ動作を行なっているものとして、アクセス判別回路によりCPUあるいは他のバスマスタのアクセス対象を識別し、前記アクセス対象がDRAMでない期間に一定期間ごとにリフレッシュ動作を行い、また、DRAMのあるバンクがアクセス対象であるときにはリフレッシュ可能な他のバンクに対しリフレッシュ動作を行うDRAMのリフレッシュ方式がある(例えば、特許文献1参照)。
かかる従来のDRAMのリフレッシュ方式には、以下の短所が付随している。
リフレッシュ期間内のリフレッシュアドレスカウンタ6に相当するロウアドレスに対して、既にリード動作またはライト動作が行われている場合、該ロウに対応するメモリセルのリフレッシュ動作は不要であるにもかかわらずリフレッシュ動作が行われ、前記不要なリフレッシュ動作を行うことに伴って余分な電流が消費されるという課題があった。
The conventional DRAM refresh method has the following disadvantages.
When a read operation or a write operation has already been performed on the row address corresponding to the
本発明は、このような事情に鑑みてなされたものであり、不要なリフレッシュ動作を行うことに伴う余分な電流消費をなくし、また、余分なリフレッシュ動作要求をなくすことによりシステムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供することを目的とする。 The present invention has been made in view of such circumstances, and eliminates unnecessary current consumption associated with performing unnecessary refresh operations, and improves performance as a system by eliminating unnecessary refresh operation requests. It is an object of the present invention to provide a refreshing method for a storage device.
上述の目的を達成するため、本発明にかかる記憶装置のリフレッシュ方式は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備えたことを特徴とする。 In order to achieve the above-described object, a refresh method for a storage device according to the present invention detects a refresh address generation circuit that generates a refresh address, and whether or not storage content is written to or read from the refresh address within a refresh period, And a refresh operation inhibiting circuit that inhibits a refresh operation for the refresh address when the refresh address is written or read.
本発明の記憶装置のリフレッシュ方式は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備え、リフレッシュ期間内にリフレッシュアドレスに対応したロウに既にリード動作またはライト動作が行われている場合には、該ロウに対応するメモリセルのリフレッシュ動作を抑止して余分なリフレッシュを抑止するように構成したので、余分なリフレッシュ動作による消費電流を抑制し、さらに、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する構成にすることで、不必要なリフレッシュ動作要求を記憶装置に出さないようにし、システムとしての性能向上を図れる効果がある。 The refresh method of the storage device according to the present invention includes a refresh address generation circuit for generating a refresh address, and whether or not the storage content is written to or read from the refresh address within a refresh period, and the writing or reading to the refresh address is performed. A refresh operation inhibiting circuit that inhibits a refresh operation for the refresh address, and if a read operation or a write operation has already been performed on a row corresponding to the refresh address within the refresh period, Since the refresh operation of the memory cell to be suppressed is suppressed to suppress the extra refresh, the current consumption due to the extra refresh operation is suppressed, and further, the memory device needs the refresh operation. If only by the configuration for sending a memory request signal to the memory controller, so as not emit unnecessary refresh operation request to the storage device, there is an effect that attained the performance improvement of the system.
不要なリフレッシュ動作を行うことに伴う余分な電流消費を抑制し、また、余分なリフレッシュ動作要求をなくすことにより記憶装置としての性能向上を図れる記憶装置のリフレッシュ方式を提供するという目的を、リフレッシュアドレスをリフレッシュアドレス生成回路が発生すると、リフレッシュ動作抑止回路が、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することで実現した。 The purpose of the present invention is to provide a refresh method for a storage device that can suppress unnecessary current consumption due to unnecessary refresh operation and can improve performance as a storage device by eliminating an extra refresh operation request. When the refresh address generation circuit generates, the refresh operation suppression circuit detects the presence or absence of writing or reading of the storage contents with respect to the refresh address within the refresh period, and when there is the writing or reading with respect to the refresh address, the refresh address This is achieved by suppressing the refresh operation for.
図2は、この実施例1の記憶装置のリフレッシュ方式の構成を示すブロック図である。なお、図2において図1と同一または相当の部分については同一の符号を付してある。この記憶装置のリフレッシュ方式は、2進情報を記憶し、一定時間の間にリフレッシュ動作を行わないと記憶内容を喪失するダイナミック型記憶素子を用いた記憶装置において、リフレッシュアドレスを発生する手段と、リフレッシュ期間内における前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知し、前記リフレッシュ期間内の前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知すると、内部動作に必要な各種タイミングを発生するタイミングジェネレータ3を制御して前記リフレッシュ期間内の前記リフレッシュアドレスに対するリフレッシュ動作を抑止する手段を含む。
FIG. 2 is a block diagram showing the configuration of the refresh method of the storage device of the first embodiment. 2 that are the same as or equivalent to those in FIG. 1 are denoted by the same reference numerals. The refresh method of this storage device stores means for generating a refresh address in a storage device using a dynamic storage element that stores binary information and loses the stored contents if no refresh operation is performed for a predetermined time; A
この実施例1の記憶装置のリフレッシュ方式の構成は、クロックバッファ1、コマンドデコーダ2、タイミングジェネレータ3、セルフリフレッシュタイマ5、リフレッシュアドレスカウンタ(リフレッシュアクセス生成回路)6、ロウアドレスラッチ7、カラムアドレスラッチ8、マルチプレクサ9、ロウデコーダ10、メモリセルアレイ11、センスアンプ12、カラムデコーダ13、データ入出力バッファ14およびリフレッシュアドレス比較回路(リフレッシュ動作抑止回路)400を含む。
The configuration of the refresh method of the storage device of the first embodiment includes a
クロックバッファ1は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ2は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。タイミングジェネレータ3は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ5は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ6は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎にその内部状態が1インクリメントされるカウンタであり、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ7およびカラムアドレスラッチ8は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ9は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ10はm個のロウの1個を選択する回路である。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプに出力される。センスアンプ12はメモリセルからの微小信号を増幅する回路である。カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択する回路である。データ入出力バッファ14は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
The
リフレッシュアドレス比較回路400は、リフレッシュアドレスを発生する手段であるリフレッシュアドレスカウンタ6のリフレッシュアドレスと、ライト動作、リード動作におけるロウアドレスラッチ7から供給されるアドレス情報とを比較し、リフレッシュ期間ごとに該リフレッシュアドレスが示すロウに対するライト動作またはリード動作を検知し、該ロウが既にライト動作またはリード動作の対象になった場合は、タイミングジェネレータ3を制御し、リフレッシュ動作が実行されないようにするものである。
The refresh
図3は、リフレッシュアドレス比較回路400の構成を示すブロック図である。
このリフレッシュアドレス比較回路400は、比較回路30、AND回路31、リフレッシュ抑止レジスタ32を含む。比較回路30はリフレッシュアドレスカウンタ6から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを比較し、その比較結果を出力する回路である。AND回路31は、前記比較回路30から出力される比較結果と、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号との論理積演算を行い、リフレッシュアドレスが示すロウに対するライト動作またはリード動作の実行を検知し、ライト動作またはリード動作が行われた場合には一致信号を出力する回路である。リフレッシュ抑止レジスタ32は検知開始信号でリセットされ、AND回路31から出力される前記一致信号でセットされ、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内(検知開始信号が出力され次の検知開始信号が出力されるまでの期間であり、リフレッシュ期間に対応する)で1度でも一致すると前記一致信号によりセットされ、“Low”レベルのリフレッシュ抑止信号を出力するフリップフロップ回路である。
FIG. 3 is a block diagram showing a configuration of the refresh
The refresh
次に動作について説明する。
図2において、外部からのクロック信号をクロックバッファ1が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ2が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ3が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ5が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ6はリフレッシュ動作を行う毎に+1されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ7およびカラムアドレスラッチ8に格納される。
Next, the operation will be described.
In FIG. 2, a
リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ9により選択され、ロウデコーダ10によりm個のロウの1個が選択される。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプ12に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ12により増幅される。
Either the refresh address or the row address during normal operation is selected by the multiplexer 9, and one of the m rows is selected by the
カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択し、ライト動作時にはデータ入出力バッファ14によりライトデータが入力され、またリード動作時にはデータ入出力バッファ14を介してリードデータが出力される。
The
リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ11内の1個のロウが指定され、このロウに接続されたn個のメモリセル情報がセンスアンプ12で増幅される。前記センスアンプからのリードデータは、カラムデコーダ13により1組のデータが選択され、データ入出力バッファ14を介して出力される。
In the read operation, one row in the
また、ライト動作では、メモリセルアレイ11に記憶されている情報を読み出してセンスアンプ12で増幅した後、カラムデコーダ13で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。
In the write operation, information stored in the
オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ9がリフレッシュアドレスカウンタ6の出力をロウデコーダに出力し、メモリセルアレイ11のロウが選択される。選択されたロウにおけるn個のカラムデータはセンスアンプ12で増幅されて、再度メモリセルに書き込まれる。
The auto-refresh operation is designated by a command signal, the multiplexer 9 outputs the output of the
セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ5にもとづいて内部で自動的にリフレッシュ動作を行う。 The self-refresh mode is entered by a self-refresh entry command. When the self-refresh mode is entered, a refresh operation is automatically performed internally based on the self-refresh timer 5.
さらに、この記憶装置のリフレッシュ方式では、リフレッシュアドレス比較回路400において、リフレッシュアドレスカウンタ6から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを図3に示す比較回路30において比較し、その比較結果をAND回路31の一方の入力端子へ出力する。AND回路31の他方の入力端子には、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号が入力される。この結果、AND回路31では、前記比較回路30から出力される比較結果と、前記ライト、リード動作実行中であることを示す信号、または前記ライト、リード動作要求信号との論理積演算が行われ、前記リフレッシュアドレスが示すロウに対しライト動作またはリード動作が実行されたかが検知される。そして、前記リフレッシュアドレスに対しライト動作またはリード動作が行われた場合にはAND回路31からリフレッシュ抑止レジスタ32のセット入力端子へ一致信号が出力され、リフレッシュ抑止レジスタ32はセットされて“Low”レベルのリフレッシュ抑止信号を出力する。また、リフレッシュ抑止レジスタ32のリセット入力端子には検知開始信号が入力されるため、この検知開始信号でリフレッシュ抑止レジスタ32はリセットされる。
Further, in this refresh method of the storage device, the refresh
この結果、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で1度でも一致すると、リフレッシュ抑止レジスタ32は前記一致信号によりセットされ、“Low”レベルのリフレッシュ抑止信号をタイミングジェネレータ3へ出力しタイミングジェネレータ3を制御し、前記リフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止して消費電流を抑制する。
As a result, when the refresh address and the row address at the time of read operation and write operation coincide at least once within the detection period, that is, within the refresh period, the
図4は、検知期間とリフレッシュ実行期間の一例を示すタイミングチャートであり、同図(a)ではリフレッシュ期間tRF内に検知期間とリフレッシュ実行期間が存在し、また、同図(b)では検知期間に対してリフレッシュ実行期間が1サイクルずれている。 FIG. 4 is a timing chart showing an example of the detection period and the refresh execution period. In FIG. 4A, the detection period and the refresh execution period exist within the refresh period tRF, and in FIG. 4B, the detection period. However, the refresh execution period is shifted by one cycle.
以上のように、この実施例1によれば、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内で1度でも一致すると、リフレッシュアドレス比較回路400が出力するリフレッシュ抑止信号によりタイミングジェネレータ3を制御し、前記検知期間内、すなわちそのリフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。
As described above, according to the first embodiment, when the refresh address coincides with the row address at the time of the read operation and the write operation even once within the detection period, the timing is determined by the refresh suppression signal output from the refresh
この実施例2では、ダイナミック型記憶素子を用いた記憶装置は、4つのメモリバンクA、B、C、Dの4バンク構成とする。
図5は、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。リード、ライト動作時は、1つのバンクに対してアクセスされるが、リフレッシュ動作時はバンクA〜Dの全てのバンクに対してアクセスされる。
図6は、この実施例2の記憶装置のリフレッシュ方式のリフレッシュアドレス比較回路401の構成を示すブロック図である。なお、この実施例2の記憶装置のリフレッシュ方式の構成は、図2に示す前記実施例1の記憶装置のリフレッシュ方式の構成と同様であるが、この実施例2ではリフレッシュアドレス比較回路(リフレッシュ動作抑止回路)401の構成が図3に示した実施例1のリフレッシュアドレス比較回路の構成と異なる。
図6は、この実施例2のリフレッシュアドレス比較回路401の構成を示すブロック図である。このリフレッシュアドレス比較回路401の構成は、比較回路40、デコーダ41、AND回路42,43,44,45、リフレッシュ抑止レジスタ46,47,48,49を含む。比較回路40は、前記実施例1で説明した図3における比較回路30と同様の機能を有している。デコーダ41はバンクアドレスA〜Dの中のいずれか1つを選択し、AND回路42,43,44,45とリフレッシュ抑止レジスタ46,47,48,49はそれぞれバンクA、B、C、Dに対応してリフレッシュ抑止信号A、B、C、Dを出力する。このような構成にすることでそれぞれのバンクごとにリフレッシュアドレスに対応したロウにライトまたはリード動作があったかを検知でき、ライトまたはリード動作があった場合にはそのバンクに対するリフレッシュ動作を抑止する。
In the second embodiment, a storage device using a dynamic storage element has a four-bank configuration of four memory banks A, B, C, and D.
FIG. 5 is an explanatory diagram showing a case where the selected cell range during the read / write operation is smaller than the selected cell range during the refresh operation. One bank is accessed during a read / write operation, while all banks A to D are accessed during a refresh operation.
FIG. 6 is a block diagram showing the configuration of the refresh-type refresh
FIG. 6 is a block diagram showing the configuration of the refresh
以上のように、この実施例2によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合でも、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で1度でも一致すると、リフレッシュアドレス比較回路401が出力するリフレッシュ抑止信号によりタイミングジェネレータ3を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応するバンクについてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。
As described above, according to the second embodiment, even when the selected cell range during the read / write operation is smaller than the selected cell range during the refresh operation, the refresh address and the row address during the write operation are detected during the read operation. If the
図7は、この実施例3の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい場合を示す説明図である。このような場合には、前記実施例2の図6に示したリフレッシュアドレス比較回路401におけるバンクに対応する回路を、さらに各ブロックA、Bに対応できるように拡張することで容易に構成できる。
FIG. 7 is an explanatory diagram showing a case where the selected cell range during the read / write operation is further smaller than the selected cell range during the refresh operation for explaining the refresh method of the storage device of the third embodiment. In such a case, the circuit corresponding to the bank in the refresh
すなわち、この実施例3のリフレッシュアドレス比較回路は、記憶内容の書き込みまた
は読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッ
シュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュ
アドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュ
アドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しが
あった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作
を抑止する。そして、リフレッシュ期間内において前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検
知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶
内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止する。
In other words, the refresh address comparison circuit according to the third embodiment, for each access selection cell range when the access selection cell range to be written or read of the stored contents is smaller than the refresh selection cell range to be refreshed. The presence or absence of writing or reading of the storage contents to the refresh address is detected, and when the writing or reading to the refresh address is performed, the refresh operation for the refresh address in the access selection cell range where the writing or reading is performed is suppressed. . Then, during the refresh period, the presence or absence of writing or reading of the stored content is detected for the row and column blocks corresponding to the refresh address, and the stored content is detected for the row and column blocks corresponding to the refresh address. When writing or reading is executed, the refresh operation for the row and column blocks corresponding to the refresh address is suppressed.
この実施例3によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい、ロウとカラム方向のブロックとにより規定される範囲の場合に対しても、リフレッシュアドレス比較回路が出力する前記範囲ごとのリフレッシュ抑止信号によりタイミングジェネレータ3を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応する前記範囲についてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。
According to the third embodiment, even when the selected cell range at the time of read / write operation is smaller than the selected cell range at the time of refresh operation and is a range defined by the blocks in the row and column directions, the refresh address The
図8は、この実施例4の記憶装置のリフレッシュ方式を示すブロック図であり、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する。この実施例4の記憶装置のリフレッシュ方式の構成は、記憶制御装置50のメモリアクセス制御回路51と、記憶装置のリフレッシュアドレス比較回路を含む。この記憶装置と、そのリフレッシュアドレス比較回路は、前記実施例1、実施例2、実施例3の記憶装置、リフレッシュアドレス比較回路と同等のものである。
FIG. 8 is a block diagram showing a refresh method of the storage device of the fourth embodiment, and a memory request signal is sent to the storage control device only when a refresh operation is required for the storage device. The configuration of the refresh method of the storage device of the fourth embodiment includes a memory
記憶制御装置50におけるメモリアクセス制御回路51は、CPU、グラフィックス装置、入出力装置からのメモリアクセス要求と前記記憶装置からのリフレッシュ要求とを優先順位付けして制御し、前記記憶装置にメモリ要求を送出する。前記記憶装置からのリフレッシュ要求は、前述したリフレッシュアドレス比較回路内でリフレッシュ動作要求が必要な場合にのみ送出するように構成される。
The memory
前記実施例1、実施例2、実施例3の構成に加えてこのような構成をとることにより、不必要なリフレッシュ動作要求を記憶装置に出さないようにすることが出来、この空いた時間に通常のライト動作またはリード動作要求を出すことが出来、システムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供できる効果がある。 By adopting such a configuration in addition to the configurations of the first embodiment, the second embodiment, and the third embodiment, it is possible to prevent an unnecessary refresh operation request from being issued to the storage device. A normal write operation or read operation request can be issued, and there is an effect that it is possible to provide a refresh method for a storage device that can improve the performance of the system.
6……リフレッシュアドレスカウンタ(リフレッシュアドレス生成回路)、400,401……リフレッシュアドレス比較回路(リフレッシュ動作抑止回路)、50……記憶制御装置。 6... Refresh address counter (refresh address generation circuit), 400 and 401... Refresh address comparison circuit (refresh operation suppression circuit), 50.
Claims (5)
リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、
前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路と、
を備えたことを特徴とする記憶装置のリフレッシュ方式。 In a storage device that needs refreshing every refresh period,
A refresh address generation circuit for generating a refresh address;
A refresh operation suppression circuit that detects the presence or absence of writing or reading of storage content to the refresh address within the refresh period, and suppresses a refresh operation to the refresh address when the writing or reading to the refresh address is performed;
A refresh method for a storage device, comprising:
リフレッシュ要求信号を前記記憶装置の記憶制御装置に送出する機能を有し、前記記憶制御装置は、前記リフレッシュ要求信号をもとに前記記憶装置に対しリフレッシュ動作要求を行うことを特徴とする請求項1記載の記憶装置のリフレッシュ方式。
The refresh operation inhibiting circuit has a function of sending a refresh request signal to the storage control device of the storage device when the refresh operation is not inhibited, and the storage control device sends the refresh request signal to the storage device based on the refresh request signal. 2. The refresh method for a storage device according to claim 1, wherein a refresh operation request is made to the storage device.
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Cited By (3)
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---|---|---|---|---|
JP2007035151A (en) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | Semiconductor memory device and refresh control method of memory system |
JP2009043337A (en) * | 2007-08-08 | 2009-02-26 | Hitachi Ltd | Information recording/reproducing apparatus and method of controlling memory |
JP2013242951A (en) * | 2012-05-21 | 2013-12-05 | Sk Hynix Inc | Refresh method and semiconductor memory device using the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02185791A (en) * | 1989-01-12 | 1990-07-20 | Nec Corp | Dynamic ram refresh control system |
JPH03283086A (en) * | 1990-03-29 | 1991-12-13 | Nec Corp | Dynamic semiconductor storage device |
JPH0757460A (en) * | 1993-08-12 | 1995-03-03 | Sony Corp | Refreshing control circuit |
-
2003
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02185791A (en) * | 1989-01-12 | 1990-07-20 | Nec Corp | Dynamic ram refresh control system |
JPH03283086A (en) * | 1990-03-29 | 1991-12-13 | Nec Corp | Dynamic semiconductor storage device |
JPH0757460A (en) * | 1993-08-12 | 1995-03-03 | Sony Corp | Refreshing control circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007035151A (en) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | Semiconductor memory device and refresh control method of memory system |
JP2009043337A (en) * | 2007-08-08 | 2009-02-26 | Hitachi Ltd | Information recording/reproducing apparatus and method of controlling memory |
JP2013242951A (en) * | 2012-05-21 | 2013-12-05 | Sk Hynix Inc | Refresh method and semiconductor memory device using the same |
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