JP2005166244A - メモリ装置のワードラインのオフ時間及びビットラインイクオライジング時間の動的選択方法及びシステム - Google Patents
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Abstract
【解決手段】カラムサイクルの回数に相応してワードラインがディスエーブルされる時間を設定する。また、ビットラインがイクオライズされる時間を調節して新しいワードラインの活性化に必要なタイミングマージンを確保する。ワードラインのディスエーブルが始まる時間を設定するために、内部命令語の遅延経路をカラムサイクルの回数によって異なるように設定し、イクオライズの開始時間の調節のためにビットラインイクオライズ信号が発生するまでの遅延経路をカラムサイクルの回数によって異なるように設定する。また、ワードラインの活性化時間をカウンティングしてカラムサイクルの回数によってワードラインがディスエーブルされる時間を調節する。
【選択図】図3
Description
図1は、従来技術によってカラムサイクルの回数が1である場合、セルデータの読み動作を示したタイミング図である。
前述の一連の動作で、ワードラインがオフし始めてからビットラインイクオライズが始まるまでの時間間隔はta1に設定され、イクオライズ動作が完了してビットラインのプリチャージ動作が完了するまでの時間間隔はtb1に設定される。
図2を参照すると、ワードラインの活性化によってビットライン上のデータをビットライン感知増幅器がこれを感知して増幅する過程は、図1で説明したのと同様である。但し、カラムサイクルの回数が2であるので、カラムアドレスによるセルデータのアクセスは2回になり、これによってワードラインが活性化され、新しいワードラインが活性化されるまでの周期はtRCmin+2*tCKとなる。
以下、本発明による望ましい実施例を添付された図面を参照して詳細に説明する。
図3は、本発明の第1実施例によるメモリ装置のタイミングの制御方法を示したフローチャートである。
図3を参照すると、まず、カラムサイクルの回数に関する情報をワードラインオフ経路及びビットラインイクオライズ経路上に入力する(段階S100)。入力されたカラムサイクルの回数に関する情報によってワードラインのオフ経路は内部的にその遅延経路を変更するようになる。即ち、ワードラインをオフさせるための最初の内部命令語が発生した後、ワードラインがオフされるまでの遅延時間は、カラムサイクルの回数によって異なるようになる。例えば、4ビットプリフェッチが実行されるコアでバースト長さが4である場合、希望するデータは、一度のカラムサイクルによって入出力することができる。一方、バースト長さが8である場合、希望するデータは二回のカラムサイクルによって入出力される。カラムサイクルの回数が1である場合、最初の内部命令語が発生した後のワードラインがオフされるまでの遅延時間を第1遅延時間とし、カラムサイクル回数が2である場合、最初の内部命令語が発生した後、ワードラインがオフされるまでの遅延時間を第2遅延時間とすると、第1遅延時間は第2遅延時間より長く設定される。即ち、カラムサイクルの回数が高いことによって遅延時間は短くなるように遅延経路を選択する。
図4は、遅延時間の観点からワードラインオフ経路及びビットラインイクオライズの経路を示したブロック図である。
図5は、図4に示すワードラインオフ経路120及びビットラインイクオライズ経路130を遅延時間の観点からモデリングしたブロック図である。
図6は、本発明の第2実施例によるメモリ装置のタイミング制御方法を図示したフローチャートである。
図6を参照すると、まず、カラムサイクルの回数に関する情報を入力する(段階200)。これは、カラムサイクルの回数によるワードラインの活性化時間を制御するためである。
ワードライン活性化時間に関する基準値が設定されると、カウンタを介してワードラインの活性化時間をカウティングする(段階S220)。このようなカウティング動作はカウンタを介して実現される。即ち、クロックパルスを印加して、ワードラインが活性化されている期間をカウンティングする。
図7は、本発明の第2実施例によるメモリ装置のタイミング制御方法を実現した回路図である。
図8を参照すると、カウンタはワードラインが活性化されている期間のクロックパルスの数をカウンティングする。3ビットカウンタ210である場合、パルスカウンタの周期は八つのパルスに該当する。デコーダはカウンタの出力をデコーディングしてデコーダの出力ラインに所定の出力信号を生成する。例えば、クロックパルスのクロック0では、デコーダの出力ラインI0は高レベルになり、クロック1ではデコーダの出力ラインI1が高レベルになる。同様に、クロック6ではデコーダの出力ラインI6が高レベルになり、クロック7では出力ラインI7が高レベルになる。図8では、選択手段であるマルチプレクサがI7ラインを選択するように構成したが、マルチプレクサの基準値によって他のラインを選択させることができる。デコーダの出力ラインの選択は基準値の制御によって行われ、基準値はカラムサイクルの回数に相応するように形成される。即ち、カラムサイクルの回数が少ない場合、I0乃至I3のうち、所定ラインが選択され、カラムサイクルの回数が多い場合、I4乃至I7のうち、所定ラインが選択される。ラインの選択はカラムサイクルの回数に相応するように行われる。デコーダの出力ラインのうち、特定のラインのみがマルチプレクサによって選択され、比較器240の一側端子に入力される。比較器240の他側端子には比較値が入力され、選択されたデコーダの出力ラインのレベルが比較値より高い場合、ワードラインは低レベルになってセルトランジスタはオフされ、保存状態を維持するようになる。
図9は、本発明によるセルデータの読み動作を示したタイミング図である。
図9を参照すると、カラムサイクルの回数が2である場合、ワードラインのオフか開始される時間は図2での時間より先行する。また、ビットラインのイクオライズが開始される時点が図2の場合に比べて先行されるので、ワードラインのオフ動作が開始され、イクオライズが開始されるまでの時間間隔ta3は、図1のta1及び図2のta2より短くなる。従って、ビットラインがVdd又はVssで飽和状態に起因したビットラインのイクオライズ時間tb3は、図1のtb1に比べて多少増加するとしても新しいワードラインの活性化に必要なタイミングマージンtc3は、前記図1のタイミングマージンtc1と実質的に同様に実現することができる。
120 ワードラインオフ経路
120a 第1ワードライン遅延経路
120b 第2ワードライン遅延経路
120n 第nワードライン遅延経路
122 第1遅延ブロック
124 第2遅延ブロック
126 ワードライン駆動信号発生器
128、138 MRS制御信号
130 ブロックイクオライズ経路
130a 第1ブロックライン遅延経路
130b 第2ブロックライン遅延経路
130m 第mブロックライン遅延経路
132 第3遅延ブロック
134 第4遅延ブロック
136 ブロック選択信号発生器
140 MRS信号発生器
210 3ビットカウンタ
220 3*8デコーダ
230 8*1マルチプレクサ
240 比較器
Claims (34)
- ワードラインのオフ時間を選択する段階と、
カラムサイクルの回数に関する情報を用いて前記ワードラインのオフ時間を動的に調節する段階と、を含むことを特徴とするプリチャージタイミングの制御方法。 - ビットラインイクオライジングの開始時間を選択する段階と、
前記カラムサイクルの回数に関する情報を用いて前記ビットラインイクオライジングの開始時間を動的に調節する段階と、を更に含むことを特徴とする請求項1記載のプリチャージタイミングの制御方法。 - 前記カラムサイクルの回数に関する情報は、バースト長さを含むことを特徴とする請求項2記載のプリチャージタイミングの制御方法。
- 前記ワードラインのオフ時間を動的に調節する段階は、複数の第1遅延経路を介してワードラインディスエーブル信号をルーティングすることを特徴とする請求項1記載のプリチャージタイミングの制御方法。
- 前記各々の第1遅延経路は、前記カラムサイクルの回数に関連することを特徴とする請求項4記載のプリチャージタイミングの制御方法。
- 前記カラムサイクルの回数が相対的に多い場合の第1遅延経路は、前記カラムサイクル回数が相対的に少ない場合の第1遅延経路より更に短いことを特徴とする請求項4記載のプリチャージタイミングの制御方法。
- 前記ビットラインイクオライジングの開始時間を動的に調節する段階は、複数の第2遅延経路を介してビットラインイクオライジングの開始時間をルーティングすることを特徴とする請求項2記載のプリチャージタイミングの制御方法。
- 前記各々の第2遅延経路は、前記各々のカラムサイクルの回数に関連することを特徴とする請求項7記載のプリチャージタイミングの制御方法。
- 前記カラムサイクルの回数が相対的に多い場合の第2遅延経路は、前記カラムサイクルの回数が相対的に少ない場合の第2遅延経路より更に短いことを特徴とする請求項8記載のプリチャージタイミングの制御方法。
- カラムサイクルの回数に関する情報を入力する段階と、
カウンティングクロックを用いてワードラインの活性化をカウンティングする段階と、
前記カラムサイクルの回数に基づいてカウンティングされたワードラインをオフさせる段階と、を含むことを特徴とするプリチャージタイミングの制御方法。 - 前記カラムサイクルの回数に関する情報を入力する段階の後に入力された前記カラムサイクルの回数に基づいて基準値を設定する段階を更に含むことを特徴とする請求項10記載のプリチャージタイミングの制御方法。
- 前記カウンティングされたワードラインをオフさせる段階は、
前記カウンティングされたワードラインの活性化時間を前記基準値と比較する段階と、
前記活性化時間が前記基準値以上である場合、前記ワードラインをオフさせる段階と、を含むことを特徴とする請求項11記載のプリチャージタイミングの制御方法。 - 前記入力されたカラムサイクルの回数に関する情報に基づいてビットラインイクオライジングの開始時間を選択する段階を更に含むことを特徴とする請求項11記載のプリチャージタイミング制御方法。
- ローコントローラと、
前記ローコントローラに応じてカラムサイクルの回数に関する情報及びワードライン信号に応答して複数のワードラインのオフ時間のうち、いずれか一つのワードラインのオフ時間を選択するコントロール回路と、を含むことを特徴とするメモリ装置のタイミング制御システム。 - 前記コントロール回路は、前記カラムサイクルの回数に関する情報及び前記ワードライン信号に応答して複数のビットラインイクオライジングの開始時間のうち、いずれか一つのビットラインイクオライジングの開始時間を選択することを特徴とする請求項14記載のメモリ装置のタイミング制御システム。
- 前記コントロール回路は、
前記ワードライン信号に応答し、少なくとも一つの第1遅延ブロックを含むワードラインのオフ時間コントロール回路と、
前記ワード信号に応答し、少なくとも一つの第2遅延ブロックを含むビットラインイクオライジングの開示時間コントロール回路と、を含むことを特徴とする請求項15記載のメモリ装置のタイミング制御システム。 - 前記ワードラインのオフ時間コントロール回路は、第1ブロック選択ユニットを含み、前記ビットラインイクオライジングの開始時間コントロール回路は、第2ブロック選択ユニットを含むことを特徴とする請求項16記載のメモリ装置のタイミング制御システム。
- 前記少なくとも一つの第1遅延ブロックの各々は、少なくとも一つの第1遅延ユニットを含む第1遅延経路を含み、前記少なくとも一つの第2遅延ブロックの各々は少なくとも一つの第2遅延ユニットを含む第2遅延経路を含むことを特徴とする請求項17記載のメモリ装置のタイミング制御システム。
- 前記第1ブロック選択ユニットは、第1マルチプレクサを含み、前記第2ブロック選択ユニットは、第2マルチプレクサを含むことを特徴とする請求項18記載のメモリ装置のタイミング制御システム。
- 前記第1及び第2遅延ユニットは、インバータを含むことを特徴とする請求項18記載のメモリ装置のタイミング制御システム。
- 前記カラムサイクルの回数に関する情報を含む制御信号を生成する信号発生器を更に含むことを特徴とする請求項19記載のメモリ装置のタイミング制御システム。
- 前記第1マルチプレクサ及び第2マルチプレクサは、前記制御信号に応答することを特徴とする請求項21記載のメモリ装置のタイミング制御システム。
- 前記第1遅延経路部の各々は、前記各々のカラムサイクルの回数に相応する所定の遅延を有し、前記ワードラインのオフ時間コントロール回路は、前記カラムサイクルの回数情報に基づいて前記第1遅延経路のうち、一つを選択することを特徴とする請求項11記載のメモリ装置のタイミング制御システム。
- 前記第1遅延経路のうち、一つが相対的に多い数のカラムサイクルに相応する場合には、前記第1遅延経路による遅延は相対的に少ないことを特徴とする請求項23記載のタイミング制御システム。
- 前記ワードライン信号は、前記ローコントローラから提供されることを特徴とする請求項16記載のメモリ装置のタイミング制御システム。
- 前記コントロール回路は、
前記ワードライン信号に応答するカウンタと、
前記カウンタの出力をデコーディングするデコーダと、
前記カラムサイクルの回数に関する情報に応答して前記デコーダの複数の出力のうち、一つを選択するマルチプレクサと、を含むことを特徴とする請求項14記載のメモリ装置のタイミング制御システム。 - 比較値及び前記マルチプレクサの出力に応答する比較器を更に含むことを特徴とする請求項26記載のメモリ装置のタイミング制御システム。
- 前記カウンタは、クロックパルス信号に更に応答することを特徴とする請求項26記載のメモリ装置のタイミング制御システム。
- 前記カラムサイクルの回数情報を含む前記マルチプレクサに提供された制御信号を生成する信号発生器を更に含むことを特徴とする請求項26記載のメモリ装置のタイミング制御システム。
- 前記カラムサイクルの回数情報は、バースト長さを含むことを特徴とすることを特徴とする請求項14記載のメモリ装置のタイミング制御システム。
- メモリセルに対する第1読み動作の間、ワードラインを活性化し、カラムサイクルの回数情報に基づいて選択された第1遅延時間の後、前記ワードラインを非活性化させる段階と、
前記メモリセルに対する第2読み動作の間、前記ワードラインを活性化した後、前記カラムサイクルの回数情報に基づいて前記第1遅延時間と違うように選択された第2遅延時間の後、前記ワードラインを非活性化させる段階と、を含むことを特徴とするワードライン及びビットラインを有するメモリセルを含む集積回路で構成されたメモリ装置の動作方法。 - 前記メモリ装置の動作方法は、クロック信号を提供する段階を更に含み、前記第1及び第2遅延時間の差異は、前記クロック信号の少なくとも一つの周期に該当されることを特徴とする請求項31記載のメモリ装置の動作方法。
- 前記メモリ装置の動作方法は、前記集積回路で構成されたメモリ装置のプリチャージの動作時間を制御することを特徴とする請求項31記載のメモリ装置の動作方法。
- 前記集積回路で構成されたメモリ装置は、DRAMであることを特徴とする請求項33記載のメモリ装置の動作方法。
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