JP2005166139A - シフトレジスタ及びその駆動方法、駆動回路、電気光学装置並びに電子機器 - Google Patents

Abstract

【課題】 シフトレジスタにおいて、比較的少ない回路素子数で誤転送を防止し、且つ消費電力を削減する。
【解決手段】 転送パルスを順次生成するシフトレジスタにおいて、奇数段の転送単位回路は夫々、第１クロック信号のアクティブ期間に閉状態となる奇数段第１スイッチング素子、転送パルスを生成する奇数段ラッチ用バッファ、及び第３クロック信号のアクティブ期間に閉状態となって奇数段ラッチ用バッファの出入力に帰還を掛ける奇数段第２スイッチング素子を備え、偶数段の転送単位回路は夫々、第２クロック信号のアクティブ期間に閉状態となる偶数段第１スイッチング素子、転送パルスを生成する偶数段ラッチ用バッファ、及び第３クロック信号のアクティブ期間に閉状態となって偶数段ラッチ用バッファの出入力に帰還を掛ける偶数段第２スイッチング素子を備える。
【選択図】 図４

Description

本発明は、シフトレジスタ及びその駆動方法、並びに該シフトレジスタを備える駆動回路、このような駆動回路を備えてなる例えば液晶装置等の電気光学装置、及び該電気光学装置を備えてなる例えば液晶プロジェクタ等の電子機器の技術分野に関する。

この種のシフトレジスタは、夫々転送単位回路を含んでなる複数段において、順次転送パルスを生成する。例えば、下記特許文献１に開示された第１のシフトレジスタによれば、各転送単位回路は２つの相補型トランジスタ用いて構成され、下記特許文献２に開示された第２のシフトレジスタによれば、各転送単位回路は片チャネル型トランジスタを用いて構成される。そして、第１又は第２のシフトレジスタによれば、各段の転送単位回路には転送動作を開始するためのクロック信号、及びラッチ用のクロック信号の２種の信号が連続したタイミングで入力され、該信号に応じて転送パルスが生成される。尚、第２のシフトレジスタの各段には、前述した２種のクロック信号の他、放電期間等を規定するクロック信号が更に入力される。

特開平１１−２０２２９５号公報 特開平８−８４３１０号公報

しかしながら、第１又は第２のシフトレジスタによれば、各転送単位回路を構成するための回路素子数が多くなり、且つクロック信号の入力端子数も多くなるため、そのレイアウト面積も大きくなる。電気光学パネルは、高品質な画像表示を行うために画像表示領域が多画素となる傾向にあり、これに伴い画素ピッチも狭ピッチとなる。このため、電気光学パネルに、第１又は第２のシフトレジスタを用いて構成される駆動回路を組み込む場合、クロック系統への配線入力数が多くなり、電気光学パネルの画像表示領域において多画素を実現するのが困難となる恐れがある。

また、第１又は第２のシフトレジスタにおいて、各転送単位回路に対する２種のクロック信号の入力タイミングがずれると、レーシングによる誤動作を引き起こす恐れもある。即ち、２種のクロック信号は連続して入力されるため、各転送単位回路において、該入力タイミングがずれると、前段の転送パルスが当該転送単位回路を通過して、次段の転送単位回路にまで入力されてしまう、所謂レーシングを引き起こすこととなる。

また、第２のシフトレジスタによれば、各転送単位回路を片チャネル型トランジスタで構成するために貫通電流が発生し、動作時における消費電力が大きくなってしまう。

本発明は、上記問題点に鑑み成されたものであり、比較的少ない回路素子数で誤転送を防止し、且つ消費電力を削減することのできるシフトレジスタ及びその駆動方法、並びに該シフトレジスタを備える駆動回路、このような駆動回路を備えてなる電気光学装置、及び該電気光学装置を備えてなる電子機器を提供することを課題とする。

本発明のシフトレジスタは上記課題を解決するために、複数段の転送単位回路において転送パルスを順次生成するシフトレジスタであって、前記複数段のうち奇数段の前記転送単位回路は夫々、第１クロック信号のアクティブ期間に閉状態となって前段からの転送パルス又はスタートパルスを通過させる奇数段第１スイッチング素子と、該奇数段第１スイッチング素子を介して前記転送パルス又はスタートパルスが入力されると共に次段へ転送され且つ出力される転送パルスを生成する奇数段ラッチ用バッファと、第３クロック信号のアクティブ期間に閉状態となって前記奇数段ラッチ用バッファの出入力に帰還を掛ける奇数段第２スイッチング素子とを備え、前記複数段のうち偶数段の前記転送単位回路は夫々、前記第１クロック信号とはアクティブ期間が異なる第２クロック信号の該アクティブ期間に閉状態となって前段からの前記転送パルスを通過させる偶数段第１スイッチング素子と、該偶数段第１スイッチング素子を介して前記転送パルスが入力されると共に次段へ転送され且つ出力される転送パルスを生成する偶数段ラッチ用バッファと、前記第３クロック信号のアクティブ期間に閉状態となって前記偶数段ラッチ用バッファの出入力に帰還を掛ける偶数段第２スイッチング素子とを備え、前記第３クロック信号は、前記第１及び第２クロック信号の論理和信号であって且つ前記第１及び第２クロック信号に対して所定量だけ遅延されているクロック信号である。

本発明のシフトレジスタには、駆動時に第１クロック信号、第２クロック信号、及び第３クロック信号、並びにスタートパルスが外部より入力される。当該シフトレジスタの複数段において、奇数段第１スイッチング素子に順次第１クロック信号が入力され、偶数段第１スイッチング素子に順次第２クロック信号が入力される。第１クロック信号のアクティブ期間によって、奇数段第１スイッチング素子の動作期間が規定され、第２クロック信号のアクティブ期間によって、偶数段第１スイッチング素子の動作期間が規定される。奇数段の転送単位回路において夫々第１クロック信号の入力に応じて奇数段第１スイッチング素子によって転送動作が開始され、偶数段の転送単位回路において夫々第２クロック信号の入力に応じて偶数段第１スイッチング素子によって転送動作が開始される。そして、第１クロック信号及び第２クロック信号は、複数段の転送単位回路において順次転送動作が開始されるように、且つ、各転送単位回路における奇数段又は偶数段第１スイッチング素子の動作期間が重ならないように、互いに位相の異なる信号となっている。

また、第３クロック信号は第１クロック信号及び第２クロック信号に対して所定量だけ遅延する信号であり、第３クロック信号のアクティブ期間によって奇数段又は偶数段第２スイッチング素子の動作期間が規定される。第３クロック信号を、第１クロック信号及び第２クロック信号の論理和信号に基づいて生成されたクロック信号とすることによって、該第３クロック信号の第１クロック信号及び第２クロック信号に対する遅延量を調整することが可能となる。

本発明のシフトレジスタにおいて、動作時、先ず、第１段目の転送単位回路において転送動作が開始される。より具体的には、第１クロック信号が入力されると、即ち第１クロック信号のアクティブ期間が開始されると、奇数段第１スイッチング素子は閉状態となり、該奇数段第１スイッチング素子を介してスタートパルスが、第１段目の転送単位回路内に取り込まれて転送動作が開始される。

該取り込まれたスタートパルスは奇数段ラッチ用バッファに入力される。そして、奇数段ラッチ用バッファによって、入力されたスタートパルスに基づいて第１番目の転送パルスが生成される。

続いて、第１段目の転送単位回路において、前述した第１クロック信号の入力より所定量だけ遅れて、奇数段第２スイッチング素子に第３クロック信号が入力される。第３クロック信号が入力されると、即ち第３クロック信号のアクティブ期間が開始されると、奇数段第２スイッチング素子は閉状態となり、奇数段ラッチ用バッファより出力される第１番目の転送パルスを該奇数段ラッチ用バッファの出力側から入力側にフィードバックする。これにより、奇数段第２スイッチング及び奇数段ラッチ用バッファは、ラッチ回路として機能し、奇数段ラッチ用バッファの出力側及び入力側は所定の電圧に維持される。

その後、第２段目の転送単位回路において転送動作が開始される。第２段目の転送単位回路において、第２クロック信号の入力即ち第２クロック信号のアクティブ期間の開始に応じて偶数段第１スイッチング素子が閉状態となり、該偶数段第１スイッチング素子を介して第１番目の転送パルスが第２段目の転送単位回路内に取り込まれる。そして、第１段目の転送単位回路における、奇数段ラッチ用バッファと同様に、偶数段ラッチ用バッファによって第２番目の転送パルスが生成される。

続いて、第２段目の転送単位回路において、前述した第２クロック信号の入力より所定量だけ遅れて第３クロック信号が入力されて偶数段第２スイッチング素子が閉状態となると、該偶数段第２スイッチング素子が第１段目の転送単位回路における奇数段第２スイッチング素子と同様に動作することで、第２段目の転送単位回路において、ラッチ回路が形成される。

その後、第３段目以降最終段までの各段において第２段目と同様の動作が行われ、その結果転送パルスが順次生成される。

このように本発明のシフトレジスタによれば、第１クロック信号及び第２クロック信号に応じて複数段において順次転送動作が開始される。また、各転送単位回路において、スタートパルス又は前段からの転送パルスを取り込んで転送パルスを生成してから、ラッチが開始される。

ここで、奇数段又は偶数段第１スイッチング素子と、奇数段又は偶数段第２スイッチング素子とは、互いに異なる導電型のトランジスタを用いて構成してもよいし、互いに同一の導電型のトランジスタを用いて構成してもよい。奇数段又は偶数段第１スイッチング素子と、奇数段又は偶数段第２スイッチング素子とを、互いに異なる導電型のトランジスタを用いて構成すれば、転送単位回路において、回路素子の数を増やさなくても動作時に貫通電流の発生を抑制することが可能となるため、当該シフトレジスタの消費電力を削減することができる。また、この場合、当該シフトレジスタの駆動電圧及び第１から第３クロック信号、及びスタートパルスの電圧を同一とすることが可能となる。

従って、本発明のシフトレジスタによれば、比較的少ない数の回路素子によって各転送単位回路を構成することが可能であると共に、レーシング等の誤動作を防止することが可能となる。

よって、既に説明したような回路素子数の多いシフトレジスタを製造する場合と比較して、本発明のシフトレジスタの製造時における歩留まりを向上させることが可能となる。また、本発明のシフトレジスタはレイアウト面積が大きくならないため、例えば、画像表示領域における画素ピッチが狭ピッチとして構成された電気光学パネルの駆動回路に組み込む場合も非常に有利となる。

本発明のシフトレジスタの一態様では、前記所定量は、前記奇数段及び偶数段ラッチ用バッファの夫々における転送動作の遅延量よりも大きい。

この態様によれば、各転送単位回路において、スタートパルス又は前段からの転送パルスを取り込んで転送パルスを生成してから、ラッチを開始することが可能となる。よって、この態様では、より確実にレーシングによる誤動作を防止することが可能となる。

本発明のシフトレジスタの一態様では、前記奇数段又は偶数段第１及び第２スイッチング素子は夫々、互いに異なる導電型のトランジスタを用いて構成される。

この態様によれば、第１から第３クロック信号、及びスタートパルスの電圧と、当該シフトレジスタの駆動電圧とを同一としても、各転送単位回路内において、奇数段又は偶数段第１及び第２スイッチング素子の接続点における電位は中間電位に固定されない。即ち、貫通電流は生じないため、回路素子数を増やさなくても消費電力を削減することが可能となる。

この、奇数段又は偶数段第１及び第２スイッチング素子が互いに異なる導電型のトランジスタを用いて構成される態様では、前記奇数段又は偶数段第１スイッチング素子及び前記第２スイッチング素子はエンハンスメント型トランジスタを用いて構成してもよい。

このように構成すれば、ドープ工程を増やすことなく、奇数段又は偶数段第１及び第２スイッチング素子を製造することが可能となる。また、第１から第３クロック信号、及びスタートパルスの電圧と、当該シフトレジスタの駆動電圧とを同一としても、各転送単位回路内において、奇数段又は偶数段第１及び第２スイッチング素子の接続点における電位は中間電位に固定されない。

本発明のシフトレジスタの他の態様では、前記第１、第２及び第３クロック信号、並びに前記スタートパルスの電圧は夫々、当該シフトレジスタに入力される電源電圧と同じである。

この態様によれば、少ない数の電源によって当該シフトレジスタを駆動することが可能となる。例えば、一つの電源によって当該シフトレジスタを駆動することも可能となる。

本発明のシフトレジスタの他の態様では、前記奇数段又は偶数段第１及び前記第２スイッチング素子は互いに同一の導電型のトランジスタを用いて構成される。

この態様によれば、第１から第３クロック信号、及びスタートパルスの電圧値を、奇数段又は偶数段第１及び第２スイッチング素子の動作電圧に対して調整することにより、上記と同様に貫通電流を抑制することが可能となる。より具体的には、奇数段又は偶数段第１及び第２スイッチング素子の閾値電圧の値に応じて、上述の４種の信号の電圧値を前述の動作電圧に対して相対的に低くするか或いは高くして調整する。よって、回路素子数を増やさなくても消費電流を削減することができる。

本発明のシフトレジスタの他の態様では、前記奇数段又は偶数段第１及び第２スイッチング素子は夫々、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下適宜、”ＴＦＴ”と称する）を用いて構成される。

この態様によれば、奇数段又は偶数段第１及び第２スイッチング素子は個別に順次駆動されるため、該奇数段又は偶数段第１及び第２スイッチング素子を構成するＴＦＴの閾値電圧の値や易動度の値が、当該シフトレジスタの各転送単位回路間でばらついても、誤動作を防止することが可能となる。

本発明のシフトレジスタの他の態様では、前記奇数段及び偶数段ラッチ用バッファは夫々、直列接続された２個のインバータ回路を有し、該２個のインバータ回路のうち前記スタートパルス又は前記転送パルスが入力される側の一方は、対応する前記奇数段又は偶数段第１スイッチング素子の閾値電圧よりも高い閾値電圧を有するインバータ回路である。

この態様によれば、奇数段及び偶数段ラッチ用バッファにおける前記一方のインバータ回路の閾値電圧は、対応する奇数段又は偶数段第１スイッチング素子の閾値電圧に対して高くすることによって調整されている。よって、奇数段及び偶数段第１スイッチング素子における貫通電流の発生による奇数段及び偶数段ラッチ用バッファの誤動作を防止することが可能となる。

本発明のシフトレジスタの他の態様では、前記複数段の並びに対して前記転送パルスが順次出力される順序を選択的に順方向又は逆方向に設定する転送方向設定手段を更に備える。

この態様によれば、本発明のシフトレジスタを順方向及び逆方向の双方向に駆動することが可能となる。また、順方向、或いは逆方向に駆動する両方の場合において、誤動作を防止することが可能となる。

本発明のシフトレジスタの他の態様では、前記奇数段第１スイッチング素子と前記奇数段ラッチ用バッファとの間及び前記偶数段第１スイッチング素子と前記偶数段ラッチ用バッファとの間に夫々、前記入力された転送パルスの電圧を保持するための保持容量を更に備える。

この態様では、各転送単位回路における奇数段及び偶数段第１スイッチング素子、並びに奇数段及び偶数段第２スイッチング素子が開状態のとき、保持容量によって奇数段及び偶数段ラッチ用バッファの入力側を所定の電圧に保持することが可能となる。その結果、奇数段及び偶数段第２スイッチング素子のフィードバックが停止されている間も、各転送単位回路より転送パルスを所定の電圧に維持して出力させることが可能となる。

本発明の駆動回路は上記課題を解決するために、上述した本発明のシフトレジスタ（但し、その各種態様も含む）と、前記第１及び第２クロック信号を生成すると共に、前記第１及び第２クロック信号を論理和し且つ遅延させることによって前記第３クロック信号を生成するクロック信号生成回路とを備えており、前記シフトレジスタより直接又は他の回路を経て前記転送パルスが駆動信号として順次出力される。

本発明の駆動回路では、クロック信号生成回路によって、第１及び第２クロック信号は互いに異なる位相となるように生成される。このように、第１及び第２クロック信号が生成されることにより、本発明のシフトレジスタの各転送単位回路における奇数段及び偶数段第１スイッチング素子の動作期間が互いに重ならないように制御される。

第３クロック信号は、第１及び第２クロック信号を、論理和した後に遅延させて生成するようにしてもよいし、遅延させた後に論理和して生成するようにしてもよい。そして、クロック信号生成回路において第３クロック信号の、第１及び第２クロック信号に対する遅延量が調整される。これにより、本発明のシフトレジスタでは、各転送単位回路において、スタートパルス又は前段からの転送パルスを取り込んで転送パルスを生成してから、ラッチを開始することが可能となる。ここに、第３クロック信号の、第１及び第２クロック信号に対する遅延量を大きくすると、各転送単位回路において貫通電流が発生する時間が長くなる。従って、貫通電流の発生が抑制されるように、奇数段又は偶数段第１及び第２スイッチング素子の性能に応じて、クロック信号生成回路において、第３クロック信号が生成されるのが好ましい。

よって、本発明の駆動回路によれば、例えば該駆動回路を電気光学パネルに組み込む場合に、新たなインターフェースを用いることなく、クロック信号生成回路によって本発明のシフトレジスタに入力される第１から第３クロック信号を生成させることが可能となる。

尚、他の回路、より具体的には例えばイネーブル手段や、バッファ回路、レベルシフタを経て、転送パルスを駆動信号として出力させることによって、各転送単位回路より出力される転送パルスに対して波形制御等を行うことが可能となる。

本発明の駆動回路の一態様では、前記他の回路は、前記第３クロック信号に基づいて、前記駆動信号が出力される期間が時間軸上で相互に重ならないように前記転送パルスに対して波形制御を行うイネーブル手段を含む。

この態様によれば、本発明のシフトレジスタの各転送単位回路におけるラッチを開始させる第３クロック信号に基づいて、イネーブル手段によって各転送パルスに対して波形制御が行われる。これにより、各駆動信号が出力される期間が制御され、各転送単位回路におけるラッチの開始のタイミングに基づいて、本発明の駆動回路より駆動信号を順次出力させることが可能となる。言い換えれば、イネーブル手段用の信号と第３クロック信号とを兼用にできるので有利である。

本発明の電気光学装置は上記課題を解決するために、上述した本発明の駆動回路（但し、その各種態様も含む）、及び前記順次出力される駆動信号に基づいて駆動される電気光学パネルを備える。

本発明の電気光学装置では、新たなインターフェースを用いること無く、或いは本発明の駆動回路を駆動させるための新たな信号を外部から入力させること無く、該駆動回路を正常に動作させることが可能となる。

上述したように、本発明のシフトレジスタはレイアウト面積が大きくならないため、電気光学パネルにおける画像表示領域において多画素を実現することが可能となり、高品質な画像表示を行うことが可能となる。

本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置を具備する。

本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品質な画像表示を行うことが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置（Field Emission Display及びConduction Electron-Emitter Display）等を実現することも可能である。

本発明のシフトレジスタの駆動方法は上記課題を解決するために、複数段の転送単位回路において転送パルスを順次生成するシフトレジスタを駆動するシフトレジスタの駆動方法であって、前記複数段のうち奇数段の前記転送単位回路において夫々、(i)奇数段スイッチング素子を第１クロック信号のアクティブ期間に閉状態とすることで、前段からの転送パルス又はスタートパルスを通過させ、(ii)該奇数段第１スイッチング素子を介して前記転送パルス又はスタートパルスが入力される奇数段ラッチ用バッファによって、次段へ転送され且つ出力される転送パルスを生成し、(iii)奇数段第２スイッチング素子を第３クロック信号のアクティブ期間に閉状態とすることで、前記奇数段ラッチ用バッファの出入力に帰還を掛ける工程と、前記複数段のうち偶数段の前記転送単位回路において夫々、(i)偶数段第１スイッチング素子を前記第１クロック信号とはアクティブ期間が異なる第２クロック信号の該アクティブ期間に閉状態とすることで、前段からの前記転送パルスを通過させ、(ii)該偶数段第１スイッチング素子を介して前記転送パルスが入力される偶数段ラッチ用バッファによって、次段へ転送され且つ出力される転送パルスを生成し、(iii)偶数段第２スイッチング素子を前記第３クロック信号のアクティブ期間に閉状態とすることで、前記偶数段ラッチ用バッファの出入力に帰還を掛ける工程とを備え、前記第３クロック信号は、前記第１及び第２クロック信号の論理和信号であって且つ前記第１及び第２クロック信号に対して所定量だけ遅延されているクロック信号である。

本発明のシフトレジスタの駆動方法では、前述した本発明のシフトレジスタと同様に、少ない個数の回路素子によって各転送単位回路を構成することが可能であると共に、レーシング等の誤動作を防止することが可能となる。

本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。

以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を、ＴＦＴアクティブマトリクス駆動形式の液晶装置に適用したものである。

＜１；液晶装置の構成＞
先ず本発明に係る電気光学装置の全体構成について、図１を参照して説明する。図１は、本実施形態に係る液晶装置の全体構成を示すブロック図である。

図１に示すように、液晶装置１は、主要部として、本発明に係る「電気光学パネル」の一例たる液晶パネル１００及びタイミングジェネレータ４００、並びに本発明に係る「駆動回路」の一例として走査線駆動回路１３０及びデータ線駆動回路１５０を備える。

液晶パネル１００は、その画像表示領域１１０に画素スイッチング用のスイッチング素子としてＴＦＴ１１６、画素電極等を形成した素子基板と、対向電極等を形成した対向基板とを、互いに電極形成面を対向させて且つ一定の間隙を保って貼付し、この間隙に液晶を挟持することで構成されている。

タイミングジェネレータ４００は、図示せぬ上位装置から供給される垂直同期信号ＨＳＹＮＣ、水平同期信号ＶＳＹＮＣ、及びドットクロックＤＣＫに従って、各部で使用される各種タイミング信号を出力するように構成されている。より具体的には、垂直同期信号ＨＳＹＮＣ、水平同期信号ＶＳＹＮＣ、及びドットクロックＤＣＫに基づいて、Ｙクロック信号ＹＣＫ、Ｙイネーブル信号／ＹＥＮ、及びＹスタートパルスＤＹ１、並びにＸクロック信号ＸＣＫ、Ｘイネーブル信号／ＸＥＮ、及びＸスタートパルスＤＸ１が生成される。

走査線駆動回路１３０及びデータ線駆動回路１５０は、例えば液晶パネル１００に内蔵されて設けられる。この場合、走査線駆動回路１３０及びデータ線駆動回路１５０は、好ましくは、画像表示領域１１０に作り込まれる各画素に係るＴＦＴ１１６等と共に、液晶パネル１００の素子基板の周辺領域に作り込まれる。或いは、走査線駆動回路１３０及びデータ線駆動回路１５０は、少なくとも部分的に外付けＩＣとして構成され、周辺領域に後付けされてもよい。

液晶パネル１００は更に、その素子基板の中央を占める画像表示領域１１０に、縦横に配線されたデータ線１１４及び走査線１１２を備え、それらの交点に対応する各画素に、マトリクス状に配列された画素電極１１８及び画素電極１１８をスイッチング制御するためのＴＦＴ１１６を備える。尚、本実施形態では特に、走査線１１２の総本数をｍ本（但し、ｍは２以上の自然数）とし、データ線１１４の総本数をｎ本（但し、ｎは２以上の自然数）として説明する。

ここに、データ線駆動回路１５０には、図１には図示しない画像信号処理回路から、画像信号ＤＡＴＡが画像信号供給線Ｌ１を介して供給される。この画像信号ＤＡＴＡは、画像信号処理回路において、外部から入力される入力画像データに基づいて生成される。尚、この例では、説明を簡略化するため、画像信号ＤＡＴＡは白黒の階調を表すものとするが、本発明はこれに限定されるものではなく、画像信号をＲＧＢ各色に対応するＲ信号、Ｇ信号、及びＢ信号から構成してもよい。この場合には、画像信号供給線を３本設ければよい。

データ線駆動回路１５０は、画像信号供給線Ｌ１から供給される画像信号ＤＡＴＡを、各データ線１１４に画像信号Ｘ１、Ｘ２、Ｘ３、Ｘ４、・・・、Ｘｎとしてこの順に線順次に、或いは相隣接する複数のデータ線１１４同士に対して、グループ毎に、供給する。図１中、点線で囲まれた一つの画素部の構成に着目すれば、ＴＦＴ１１６のソース電極には、データ線駆動回路１５０より画像信号Ｘｉ（但し、ｉ＝１、２、３、・・・、ｎ）が供給されるデータ線１１４が電気的に接続されている一方、ＴＦＴ１１６のゲート電極には、後述する走査信号が供給される走査線１１２が電気的に接続されるとともに、ＴＦＴ１１６のドレイン電極には、画素電極１１８が接続されている。そして、各画素部は、画素電極１１８と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列されることになる。

画素電極１１８は、スイッチング素子であるＴＦＴ１１６を一定期間だけそのスイッチを閉じることにより、データ線１１４から供給される画像信号Ｘ１、Ｘ２、Ｘ３、Ｘ４、・・・、Ｘｎを所定のタイミングで書き込む。画素電極１１８を介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｘ１、Ｘ２、Ｘ３、Ｘ４、・・・、Ｘｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学パネルからは画像信号に応じたコントラストをもつ光が出射する。

ここで、保持された画像信号がリークするのを防ぐために、蓄積容量１１９が、画素電極１１８と対向電極との間に形成される液晶容量と並列に付加されている。例えば、画素電極１１８の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量１１９により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。

＜２；走査線駆動回路＞
次に、図１の他、図２から図６を参照して、走査線駆動回路１３０について説明する。

先ず、図１に加えて、図２から図４を参照して走査線駆動回路１３０の構成について説明する。図２は走査線駆動回路１３０の構成を示すブロック図である。また、図３はＹ側クロック信号生成回路の回路構成を示す回路図であり、図４は、Ｙ側シフトレジスタ、Ｙ側イネーブル手段、及びＹ側バッファ回路の回路構成を示す回路図である。

図１において、走査線駆動回路１３０は、主要部として、Ｙ側クロック信号生成回路１３１、Ｙ側シフトレジスタ１３３、Ｙ側イネーブル手段１３５、及びＹ側バッファ回路１３７を含む。

図２及び図３において、Ｙ側クロック信号生成回路１３１は、Ｙ側第１クロック信号生成回路ＵＡ１、Ｙ側第２クロック信号生成回路ＵＡ２、及びＹ側第３クロック信号生成回路ＵＡ３を含んでなる。図３に示すように、好ましくは、Ｙ側第１クロック信号生成回路ＵＡ１及びＹ側第２クロック信号生成回路ＵＡ２は互いに同様の回路構成となっている。Ｙ側第１クロック信号生成回路ＵＡ１に着目すれば、該Ｙ側第１クロック信号生成回路ＵＡ１は、インバータ３１ａ及びナンド（ＮＡＮＤ）回路３２ａを含むＹ側第１クロック信号生成部３３ａと、２つのインバータより構成されるバッファ回路３５ａとを備えている。また、Ｙ側第２クロック信号生成回路ＵＡ２は、インバータ３１ｂ及びナンド回路３２ｂを含むＹ側第２クロック信号生成部３３ｂと、バッファ回路３５ｂとを備えている。

Ｙ側第１クロック信号生成回路ＵＡ１及びＹ側第２クロック信号生成回路ＵＡ２は、タイミングジェネレータ４００より供給されるＹクロック信号ＹＣＫ及びＹイネーブル信号／ＹＥＮに基づいて、Ｙ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２を生成する。

図３において、Ｙ側第３クロック信号生成回路ＵＡ３は、Ｙ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２を論理和するノア（ＮＯＲ）回路３７及び２つのインバータより構成されるバッファ回路３８を、Ｙ側第３クロック信号ＹＥＮ１を生成する遅延部として備えている。

図２及び図４において、Ｙ側クロック信号生成回路１３１において生成されたＹ側第１クロック信号ＹＣＫ１１、Ｙ側第２クロック信号ＹＣＫ１２、及びＹ側第３クロック信号ＹＥＮ１は、Ｙ側シフトレジスタ１３３に入力される。また、Ｙ側シフトレジスタ１３３には、タイミングジェネレータ４００よりＹスタートパルスＤＹ１が供給される。

Ｙ側シフトレジスタ１３３は、ｍ本の走査線１１２に対応させて（ｍ＋１）段より構成され、各段には転送単位回路ＵＢｋ（但し、ｋ＝１、２、３、・・・、（ｍ＋１））が含まれる。図４において、転送単位回路ＵＢｋは、ｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）ＴＦＴを用いて構成される第１スイッチング素子ＴＦＷ１、ｎチャネルＭＯＳＴＦＴを用いて構成される第２スイッチング素子ＴＢＫ１、並びに２つのインバータＩＮＶ１１及びＩＮＶ１２を含むラッチ
用バッファＬＢＦ１を含む構成となっている。

本実施形態では、ラッチ用バッファＬＢＦ１における、一方のインバータＩＮＶ１１の閾値電圧は、好ましくは、第１スイッチング素子ＴＦＷ１の閾値電圧よりも高くしてある。また、第１スイッチング素子ＴＦＷ１及び第２スイッチング素子ＴＢＫ１は夫々エンハンスメント型トランジスタを用いて構成されるのが好ましい。

Ｙ側シフトレジスタ１３３において、Ｙ側第１クロック信号ＹＣＫ１１は、奇数段の第１スイッチング素子ＴＦＷ１に順次入力され、Ｙ側第２クロック信号ＹＣＫ１２は、偶数段の第１スイッチング素子ＴＦＷ１に順次入力され、Ｙ側第３クロック信号ＹＥＮ１は、各段の第２スイッチング素子ＴＢＫ１に入力される。Ｙ側シフトレジスタ１３３の（ｍ＋１）段において、当該Ｙ側シフトレジスタ１３３にＹスタートパルスＤＹ１が入力されると、Ｙ側第１クロック信号ＹＣＫ１１、Ｙ側第２クロック信号ＹＣＫ１２、及びＹ側第３クロック信号ＹＥＮ１に基づくタイミングで、Ｙ側転送パルスＹＰ１、ＹＰ２、・・・、ＹＰｍ＋１が順次生成される。

また、図２において、Ｙ側イネーブル手段１３５及びＹ側バッファ回路１３７より構成される走査信号生成部１３８には、Ｙ側シフトレジスタ１３３の（ｍ＋１）段に対応するｍ段に、ユニット回路ＵＣ１、ＵＣ２、・・・、ＵＣｍが含まれる。図２及び図４において、各段のユニット回路ＵＣｊ（但し、ｊ＝１、２、３、・・・、ｍ）には、ナンド回路ＮＡＮＤ１０及びＮＡＮＤ１１を含む波形整形回路、並びに２個のインバータＩＮＶ１３及びＩＮＶ１４を含むバッファ回路が設けられている。尚、Ｙ側イネーブル手段１３５は、各段のユニット回路ＵＣｊに含まれる波形整形回路を含み、Ｙ側バッファ回路１３７は、各段のユニット回路ＵＣｊに含まれるバッファ回路を含んでなる。

走査信号生成部１３８のｍ段において、Ｙ側シフトレジスタ１３３より順次出力されたＹ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＹＰｍ、ＹＰｍ＋１に対して波形制御等が行われた後、Ｙ側駆動信号として走査信号Ｙ１、Ｙ２、・・・、Ｙｍが走査線１１２に順次出力される。

次に、図３及び図４の他、図５及び図６を参照して走査線駆動回路１３０の動作について説明する。図５には、Ｙ側第１から第３クロック信号ＹＣＫ１１、ＹＣＫ１２、及びＹＥＮ１の生成について説明するためのタイミングチャートを示し、図６には、Ｙ側転送パルスＹＰ１、ＹＰ２、・・・、ＹＰｍ＋１の生成、並びに走査信号Ｙ１、Ｙ２、・・・、Ｙｍの生成について説明するためのタイミングチャートを示してある。

尚、本実施形態では、走査線駆動回路１３０において、Ｙ側クロック信号生成回路１３１及びＹ側シフトレジスタ１３３は、低電位Ｖｓｓ及び高電位Ｖｄｄによって決定される電源電圧によって駆動されるものとする。

先ず、走査線駆動回路１３０におけるＹ側クロック信号生成回路１３１の動作について説明する。動作時、図３に示すように、Ｙクロック信号ＹＣＫは、Ｙ側第１クロック信号生成回路ＵＡ１における、Ｙ側第１クロック信号生成部３３ａのナンド回路３２ａに供給される。Ｙクロック信号ＹＣＫは、Ｙ側第１クロック信号生成部３３ａのインバータ３１ａを介してＹ側第２クロック信号生成回路ＵＡ２に供給される。

Ｙイネーブル信号／ＹＥＮは、Ｙ側第２クロック信号生成回路ＵＡ２における、Ｙ側第２クロック信号生成部３３ｂのインバータ３１ｂを介して、ナンド回路３２ｂ及びＹ側第１クロック信号生成回路ＵＡ１に供給される。

Ｙ側第１クロック信号生成回路ＵＡ１において、Ｙ側第１クロック信号生成部３３ａのナンド回路３２ａは、Ｙクロック信号ＹＣＫ、及び第２クロック信号生成部３３ｂのインバータ３１ｂを介して供給されるＹイネーブル信号／ＹＥＮを論理演算する。ナンド回路３２ａの出力信号は、Ｙ側第１クロック信号生成回路ＵＡ１におけるバッファ回路３５ａに入力され、該バッファ回路３５ａよりＹ側第１クロック信号ＹＣＫ１１が出力される。

また、Ｙ側第２クロック信号生成回路ＵＡ２において、Ｙ側第２クロック信号生成部３３ｂのナンド回路３２ｂによって、インバータ３１ｂの出力信号及びＹ側第１クロック信号生成部３３ａのインバータ３１ａを介して供給されるＹクロック信号ＹＣＫを用いた論理演算が行われた後、バッファ回路３５ｂを介してＹ側第２クロック信号ＹＣＫ１２が出力される。

図５において、「動作」として示された、Ｙ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２のアクティブ期間は、Ｙイネーブル信号／ＹＥＮに対してＴｄ３１だけ遅延する。ここに、Ｙ側シフトレジスタ１３３において、奇数段第１スイッチング素子ＴＦＷ１の動作期間はＹ側第１クロック信号ＹＣＫ１１のアクティブ期間によって規定され、偶数段第１スイッチング素子ＴＦＷ１の動作期間はＹ側第２クロック信号ＹＣＫ１２のアクティブ期間によって規定される。Ｙ側第１クロック信号ＹＣＫ１１の入力に応じて奇数段第１スイッチング素子ＴＦＷ１によって夫々転送動作が開始され、Ｙ側第２クロック信号ＹＣＫ１２の入力に応じて偶数段第１スイッチング素子ＴＦＷ１によって転送動作が夫々開始される。そして、Ｙ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２は、Ｙ側シフトレジスタ１３３の（ｍ＋１）段において順次転送動作が開始されるように、且つ、各段における第１スイッチング素子ＴＦＷ１の動作期間が重ならないように、互いに位相の異なる信号となっている。

図３において、Ｙ側第３クロック信号生成回路ＵＡ３において、遅延部３８は、ノア回路３７から出力される、Ｙ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２の論理和信号を、所定量だけ遅延してＹ側第３クロック信号ＹＥＮ１を生成する。

図５において、Ｙ側第１クロック信号ＹＣＫ１１のアクティブ期間に対して、「動作」として示されたＹ側第３クロック信号ＹＥＮ１のアクティブ期間は、例えば時刻ｔ３１及び時刻ｔ３２よって規定されるＴｄ３２だけ遅延する。或いは、Ｙ側第２クロック信号ＹＣＫ１２のアクティブ期間に対して、Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間は、例えば時刻ｔ３３及び時刻ｔ３４よって規定されるＴｄ３２だけ遅延する。

Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間によって、Ｙ側シフトレジスタ１３３における奇数段又は偶数段第２スイッチング素子ＴＢＫ１の動作期間が規定される。前述の遅延量Ｔｄ３２は、奇数段及び偶数段ラッチ用バッファＬＢＦ１の夫々における転送動作の遅延量よりも大きくしてある。また、遅延量Ｔｄ３２を大きくすると、Ｙ側シフトレジスタ１３３の各段において、後述するような貫通電流が発生する時間が長くなる。従って、このような貫通電流の発生が抑制されるように、奇数段又は偶数段第１及び第２スイッチング素子ＴＦＷ１及びＴＢＫ１の性能に応じて、Ｙ側第３クロック信号ＹＥＮ１が生成されるのが好ましい。

次に、Ｙ側シフトレジスタ１３３の動作について説明する。図６において、先ず、ＹスタートパルスＤＹ１がハイレベルとなる。その後、時刻ｔ２１においてＹ側第１クロック信号ＹＣＫ１１がハイレベルからローレベルとなると、アクティブ期間が開始され、図４において、第１段目の転送単位回路ＵＢ１において転送動作が開始される。より具体的には、第１段目の転送単位回路ＵＢ１において、時刻ｔ２１に第１スイッチング素子ＴＦＷ１は閉状態となり、該第１スイッチング素子ＴＦＷ１を介してＹスタートパルスＤＹ１が、第１段目の転送単位回路ＵＢ１内に取り込まれて転送動作が開始される。よって、時刻ｔ２１において、第１スイッチング素子ＴＦＷ１の出力端子側の節点Ａ１の電位はハイレベルになる。

第１段目の転送単位回路ＵＢ１内に取り込まれたＹスタートパルスＤＹ１は、ラッチ用バッファＬＢＦ１に入力され、該ラッチ用バッファＬＢＦ１によって、第１番目のＹ側転送パルスＹＰ１が生成される。

図６において、時刻ｔ２２において、Ｙ側第３クロック信号ＹＥＮ１が、Ｙ側第１クロック信号ＹＣＫ１１よりＴｄ２だけ遅れてローレベルからハイレベルに遷移して、該Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間が開始される。すると、図４において、第１段目の転送単位回路ＵＢ１において、第２スイッチング素子ＴＢＫ１は閉状態となり、ラッチ用バッファＬＢＦ１より出力される第１番目のＹ側転送パルスＹＰ１を該ラッチ用バッファＬＢＦ１の出力側から入力側にフィードバックする。

尚、Ｙ側第１から第３クロック信号ＹＣＫ１１、ＹＣＫ１２、及びＹＥＮ１、並びにＹスタートパルスＤＹ１は、低電位Ｖｓｓと高電位Ｖｄｄによって規定される電圧となっている。よって、上述したような、ラッチ用バッファＬＢＦ１のフィードバックにより、ラッチ用バッファＬＢＦ１の入力側における節点Ａ１は、低電位Ｖｓｓ及び高電位Ｖｄｄ間の電圧に維持される。

その後、時刻ｔ２３において、Ｙ側第３クロック信号ＹＥＮ１が、ハイレベルからローレベルに遷移すると、第２スイッチング素子ＴＢＫ１は開状態となり、該第２スイッチング素子ＴＢＫ１によるフィードバックが終了する。

その後、時刻ｔ２４に、Ｙ側第２クロック信号ＹＣＫ１２がハイレベルからローレベルとなり、アクティブ期間が開始されると、第２段目の転送単位回路ＵＢ２において、転送動作が開始される。第２段目の転送単位回路ＵＢ２において、時刻ｔ２４に第１スイッチング素子ＴＦＷ１が閉状態となり、該第１スイッチング素子ＴＦＷ１を介して第１番目のＹ側転送パルスＹＰ１が第２段目の転送単位回路ＵＢ２内に取り込まれる。よって、時刻ｔ２４に、第２段目の転送単位回路ＵＢ２における第１スイッチング素子ＴＦＷ１の出力端子側の節点Ｂ１の電位はハイレベルになる。そして、第１段目の転送単位回路ＵＢ１と同様に、ラッチ用バッファＬＢＦ１によって、第２番目のＹ側転送パルスＹＰ２が生成される。

続いて、時刻ｔ２５において、Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間が、Ｙ側第２クロック信号ＹＣＫ１２のアクティブ期間より遅れて開始すると、第２段目及び第１段目の転送単位回路ＵＢ１及びＵＢ２の第２スイッチング素子ＴＢＫ１が閉状態となる。そして、第１段目と同様に、第２段目の転送単位回路ＵＢ２において、第２スイッチング素子ＴＢＫ１によるフィードバックが行われる。よって、節点Ａ１及び節点Ｂ１の電圧は、低電位Ｖｓｓ及び高電位Ｖｄｄ間の電圧に維持される。

その後、時刻ｔ２６において、Ｙ側第３クロック信号ＹＥＮ１が、ハイレベルからローレベルに遷移すると、第１段目及び第２段目の転送単位回路ＵＢ１及びＵＢ２における前述したフィードバックが終了する。

第３段目以降最終段までの各段において第２段目と同様の動作が行われ、その結果Ｙ側転送パルスＹＰ１、ＹＰ２、・・・、ＹＰｍ＋１が順次生成される。

ここで、時刻ｔ２７において、Ｙ側第１クロック信号ＹＣＫ１１のアクティブ期間が開始されると、第１段目の転送単位回路ＵＢ１において、第１スイッチング素子ＴＦＷ１は再び閉状態となり、節点Ａ１の電位はハイレベルからローレベルに遷移する。第１スイッチング素子ＴＦＷ１はＹスタートパルスＤＹ１の電圧と同一の電圧によって駆動されるため、時刻ｔ２７に、節点Ａ１では該第１スイッチング素子ＴＦＷ１の閾値電圧Ｖｔｈｐ２に相当する貫通電流が発生する。

上述したように、ラッチ用バッファＬＢＦ１の入力側に位置するＩＮＶ１１の閾値電圧は、第１スイッチング素子ＴＦＷ１の閾値電圧よりも高くしてあるため、貫通電流の発生によるラッチ用バッファＬＢＦ１の誤動作は防止される。

続いて、時刻ｔ２８において、Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間が開始されると、第１段目の転送単位回路ＵＢ１において、第２スイッチング素子ＴＢＫ１は閉状態となる。これにより、第１スイッチング素子ＴＦＷ１及び第２スイッチング素子ＴＢＫ１によってトランスミッションゲート回路が形成されるため、節点Ａ１の電位はローレベル、即ち低電位Ｖｓｓと同等のレベルとなり、貫通電流の発生を抑制することが可能となる。

このように、走査線駆動回路１３０におけるＹ側シフトレジスタ１３３では、Ｙ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２に応じて（ｍ＋１）段において順次転送動作が開始される。また、各転送単位回路ＵＢｋにおいて、ＹスタートパルスＤＹ１又は前段からのＹ側転送パルスＹＰｋ−１を取り込んでＹ側転送パルスｋを生成してから、ラッチが開始される。

従って、Ｙ側シフトレジスタ１３３において、比較的少ない数の回路素子によって各転送単位回路ＵＢｋを構成することが可能であると共に、レーシング等の誤動作を防止することが可能となる。また、回路素子の数を増やさなくても動作時に貫通電流の発生を抑制することが可能となるため、Ｙ側シフトレジスタ１３３の消費電力を削減することができる。よって、既に説明したような回路素子数の多いシフトレジスタを製造する場合と比較して、Ｙ側シフトレジスタ１３３の製造時における歩留まりを向上させることが可能となる。

更に、各転送単位回路ＵＢｋにおける第１スイッチング素子ＴＦＷ１及び第２スイッチング素子ＴＢＫ１は個別に順次駆動される。よって、該第１及び第２スイッチング素子ＴＦＷ１及びＴＢＫ１を構成するＴＦＴの閾値電圧の値や易動度の値が、各転送単位回路ＵＢｋ間でばらついても、誤動作を防止することが可能となる。また、第１スイッチング素子ＴＦＷ１及び第２スイッチング素子ＴＢＫ１はエンハンスメント型トランジスタを用いて構成することにより、ドープ工程を増やすことなく、該第１及び第２スイッチング素子ＴＦＷ１及びＴＢＫ１を製造することが可能となる。

加えて、Ｙ側第１から第３クロック信号ＹＣＫ１１、ＹＣＫ１２、及びＹＥＮ１はＹ側クロック信号生成回路１３１によって生成されるため、新たなインターフェースを用いることなく、或いは新たな信号を外部から入力させること無く、Ｙ側シフトレジスタ１３３を駆動させることが可能である。

また、走査信号生成部１３８の第１段目のユニット回路ＵＣ１の波形整形回路において、時刻ｔ２４に、第１段目の転送単位回路ＵＢ１においてフィードバックが終了した後、第２番目のＹ側転送パルスＹＰ２が生成されると、入力側に配置されたナンド回路ＮＡＮＤ１０の出力側の節点Ｄ１の電位がハイレベルからローレベルに遷移する。その後、時刻ｔ２５に、Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間が開始されると、第１段目の波形整形回路の出力側に配置されたナンド回路ＮＡＮＤ１１の出力信号がインバータＩＮＶ１３及びＩＮＶ１４を含むバッファ回路を経て、走査信号Ｙ１として出力される。従って、時刻ｔ２５において、走査信号Ｙ１の電位はローレベルからハイレベルに遷移する。

よって、第１段目のユニット回路ＵＣ１からは、第２番目のＹ側転送パルスＹＰ２の生成期間であって、且つＹ側第３クロック信号ＹＥＮ１のアクティブ期間において、走査信号Ｙ１が出力される。そして、第２段目以降、最終段までの各段のユニット回路ＵＣｊにおいて、第１段目と同様の動作が行われる。

このように各段のユニット回路ＵＣｊでは、Ｙ側第３クロック信号ＹＥＮ１のアクティブ期間に基づいて各走査信号Ｙｊの出力期間が制御され、各段のユニット回路ＵＣｊから走査信号Ｙ１、Ｙ２、・・・、Ｙｍが順次出力することとなる。

尚、各段のユニット回路ＵＣｊにおけるバッファ回路として、レベルシフタを用いるようにすれば、走査線駆動回路１３０の動作電圧を低電圧化させることが可能となり、該走査線駆動回路１３０の消費電力を削減することが可能となる。

＜３；データ線駆動回路＞
次に、データ線駆動回路１５０について説明する。図１において、データ線駆動回路１５０は、主要部として、Ｘ側クロック信号生成回路１５１、Ｘ側シフトレジスタ１５３、Ｘ側イネーブル手段１５５、１次ラッチ回路１５７、２次ラッチ回路１５８、及びＤ−Ａ変換器１５９を含む。

データ線駆動回路１５０において、Ｘ側クロック信号生成回路１５１はＹ側クロック信号生成回路１３１と同様に構成されている。そして、Ｘ側クロック信号生成回路１５１は、Ｙ側クロック信号生成回路１３１と同様に、タイミングジェネレータ４００より供給されるＸクロック信号ＸＣＫ及びＸイネーブル信号／ＸＥＮに基づいて、Ｘ側第１クロック信号ＸＣＫ１１及びＸ側第２クロック信号ＸＣＫ１２を生成し、該Ｘ側第１クロック信号ＸＣＫ１１及びＸ側第２クロック信号ＸＣＫ１２の論理和信号を遅延することにより、Ｘ側第３クロック信号ＸＥＮ１を生成する。

Ｘ側シフトレジスタ１５３はＹ側シフトレジスタ１３３と同様に構成される。Ｘ側第１クロック信号ＸＣＫ１１、Ｘ側第２クロック信号ＸＣＫ１２、及びＸ側第３クロック信号ＸＥＮ１は、Ｘ側シフトレジスタ１５３に入力される。また、Ｘ側シフトレジスタ１５３には、タイミングジェネレータ４００よりＸスタートパルスＤＸ１が供給される。

Ｘ側シフトレジスタ１５３は、ｎ本のデータ線１１４に対応させて（ｎ＋１）段より構成される。Ｘ側シフトレジスタ１５３の（ｎ＋１）段において、当該Ｘ側シフトレジスタ１５３にＸスタートパルスＤＸ１が入力されると、Ｘ側第１クロック信号ＸＣＫ１１、Ｘ側第２クロック信号ＸＣＫ１２、及びＸ側第３クロック信号ＸＥＮ１に基づくタイミングで、Ｘ側転送パルスＸＰ１、ＸＰ２、・・・、ＸＰｎ＋１が順次生成される。

また、Ｘ側イネーブル手段１５５は、Ｘ側シフトレジスタ１５３の（ｎ＋１）段に対応するｎ段に、走査信号生成部１３８のユニット回路ＵＣｊと同様の波形整形回路が含まれる。Ｘ側イネーブル手段１５５のｎ段において、Ｘ側シフトレジスタ１５３より順次出力されたＸ側転送パルスＸＰ１、ＸＰ２、・・・、ＸＰｎ＋１に対して、Ｘ側第３クロック信号ＸＥＮ１に基づいて波形制御が行われた後、サンプリング信号ＳＰ１、ＳＰ２、・・・、ＳＰｎが順次出力される。

１次ラッチ回路１５７は、サンプリング信号ＳＰ１、ＳＰ２、・・・、ＳＰｎに基づいて、画像信号供給線Ｌ１に供給された画像信号ＤＡＴＡをラッチし、続いて、タイミングジェネレータ４００より出力されるタイミング信号ＬＴＸに基づいて、２次ラッチ回路１５８によって、１次ラッチ回路１５７の出力信号がラッチされる。そして、Ｄ−Ａ変換器１５９によってアナログ信号に変換された２次ラッチ回路１５８の出力信号が画像信号Ｘ１、Ｘ２、Ｘ３、Ｘ４、・・・、Ｘｎとして出力される。

よって、以上説明したような走査線駆動回路１３０及びデータ線駆動回路１５０の構成によれば、そのレイアウト面積が大きくならないため、液晶パネル１００における画像表示領域１１０において多画素を実現することが可能となり、高品質な画像表示を行うことが可能となる。

＜４；変形例＞
以下に、以上説明した第１実施形態の走査線駆動回路１３０の変形例について説明する。尚、上述したようにデータ線駆動回路１５０は走査線駆動回路１３０と同様の構成を含むため、該同様の構成について以下に説明する走査線駆動回路１３０の構成が適用されてもよい。

＜４−１；第１変形例＞
先ず、図７から図１０を参照して、第１変形例について説明する。図７は、第１変形例に係るＹ側クロック信号生成回路の回路構成を示す回路図であり、図８は、第１変形例に係るＹ側シフトレジスタの回路構成を示す回路図である。また、図９には、第１変形例に係るＹ側第１から第３クロック信号ＹＣＫ２１、ＹＣＫ２２、及び／ＹＥＮ２の生成について説明するためのタイミングチャートを示し、図１０には、第１変形例に係るＹ側転送パルスＹＰ１、ＹＰ２、・・・、ＹＰｍ＋１の生成、並びに走査信号Ｙ１、Ｙ２、・・・、Ｙｍの生成について説明するためのタイミングチャートを示してある。

図７に示すＹ側クロック信号生成回路１３１ａにおいて、Ｙ側第１クロック信号生成回路ＵＡ１１には、Ｙ側第１クロック信号生成部３３ａ及びバッファ回路３５ａに加えて、該バッファ回路３５ａの出力信号を反転させるインバータ３６ａが更に設けられている。また、Ｙ側第２クロック信号生成回路ＵＡ１２にも、Ｙ側第１クロック信号生成回路ＵＡ１１と同様に、インバータ３６ｂが更に設けられている。

よって、図９に示すＹ側第１クロック信号ＹＣＫ２１及びＹ側第２クロック信号ＹＣＫ２２は、図５に示すＹ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２を反転させた信号となる。また、Ｙ側第１クロック信号ＹＣＫ２１及びＹ側第２クロック信号ＹＣＫ２２のアクティブ期間は、Ｙイネーブル信号／ＹＥＮに対してＴｄ６１だけ遅延する。更に、Ｙ側第１クロック信号ＹＣＫ２１及びＹ側第２クロック信号ＹＣＫ２２は、図５に示すＹ側第１クロック信号ＹＣＫ１１及びＹ側第２クロック信号ＹＣＫ１２と同様、互いに位相の異なる信号となっている。

また、図７において、Ｙ側第３クロック信号生成回路ＵＡ１３は、図３に示すＹ側第３クロック信号生成回路ＵＡ３と同様の回路構成となっている。図９に示すＹ側第３クロック信号／ＹＥＮ２は、図５に示すＹ側第３クロック信号ＹＥＮ１を反転させた信号であって、Ｙ側第１クロック信号ＹＣＫ２１及びＹ側第２クロック信号ＹＣＫ２２の各々に対して、時刻ｔ６１及び時刻ｔ６２、或いは時刻ｔ６３及び時刻ｔ６４よって規定されるＴｄ６２だけ遅延する。

図８において、Ｙ側シフトレジスタ１３３の転送単位回路ＵＢ１ｋは、ｎチャネルＭＯＳＴＦＴを用いて構成される第１スイッチング素子ＴＦＷ２、及びｐチャネルＭＯＳＴＦＴを用いて構成される第２スイッチング素子ＴＢＫ２を含む構成となっている。また、各転送単位回路ＵＢ１ｋのラッチ用バッファＬＢＦ２は２つのインバータＩＮＶ２１及びＩＮＶ２２を含み、入力側に配置されるインバータＩＮＶ２１の閾値電圧を、第１スイッチング素子ＴＦＷ２の閾値電圧よりも高くしてある。

図１０において、ＹスタートパルスＤＹ２がローレベルからハイレベルとなると、Ｙ側シフトレジスタ１３３に該ＹスタートパルスＤＹ２が入力される。そして、Ｙ側シフトレジスタ１３３の第１段から第３段に着目すれば、Ｙ側第１クロック信号ＹＣＫ２１及びＹ側第２クロック信号ＹＣＫ２２に基づくタイミングで、節点Ａ２から節点Ｃ２の夫々の電位は順次ローレベルからハイレベルに遷移する。

ここで、例えば時刻ｔ５１において、節点Ａ２では該第１スイッチング素子ＴＦＷ２の閾値電圧Ｖｔｈｎ５に相当する貫通電流が発生する。上述したように、ラッチ用バッファＬＢＦ２の入力側に位置するＩＮＶ２１の閾値電圧は、第１スイッチング素子ＴＦＷ２の閾値電圧よりも高くしてあるため、貫通電流の発生によるラッチ用バッファＬＢＦ２の誤動作は防止される。

続いて、時刻ｔ５２において、Ｙ側第３クロック信号／ＹＥＮ２のアクティブ期間がＹ側第１クロック信号２１のアクティブ期間よりＴｄ５だけ遅れて開始されると、第２スイッチング素子ＴＢＫ２は閉状態となり、第１スイッチング素子ＴＦＷ２及び第２スイッチング素子ＴＢＫ２によってトランスミッションゲート回路が形成されるため、節点Ａ２の電位はハイレベル、即ち高電位Ｖｄｄと同等のレベルとなり、貫通電流の発生を抑制することが可能となる。

そして、Ｙ側シフトレジスタ１３３の（ｍ＋１）段において、Ｙ側第１クロック信号ＹＣＫ２１、Ｙ側第２クロック信号ＹＣＫ２２、及びＹ側第３クロック信号／ＹＥＮ２に基づくタイミングで、Ｙ側転送パルスＹＰ１、ＹＰ２、・・・、ＹＰｍ＋１が順次生成されると共に、該Ｙ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＹＰｍ、ＹＰｍ＋１に対して波形制御等が行われた後、Ｙ側駆動信号として走査信号Ｙ１、Ｙ２、・・・、Ｙｍが走査線１１２に順次出力される。

よって、第１変形例についても、Ｙ側シフトレジスタ１３３において、比較的少ない数の回路素子によって各転送単位回路ＵＢ１ｋを構成することが可能であると共に、レーシング等の誤動作を防止し、且つ消費電力を削減することができる。また、新たなインターフェースを用いることなく、或いは新たな信号を外部から入力させること無く、Ｙ側シフトレジスタ１３３を駆動させることが可能である。

＜４−２；第２変形例＞
次に、図１１を参照して、第２変形例について説明する。図１１は、第２変形例に係るＹ側シフトレジスタの回路構成を示す回路図である。

図１１において、Ｙ側シフトレジスタ１３３の転送単位回路ＵＢｋは、第１スイッチング素子ＴＦＷ１とラッチ用バッファＬＢＦ１との間に、該転送単位回路ＵＢｋに入力されたＹスタートパルスＤＹ１又はＹ側転送パルスＹＰｊを保持する保持容量ＣＮＤ１を更に備える。

図６において、例えば第１段目の転送単位回路ＵＢ１では、時刻ｔ２３から時刻ｔ２５において、第２スイッチング素子ＴＢＫ１が開状態となるが、節点Ａ１の電位を該節点Ａ１に設置された保持容量によって低電位Ｖｓｓ及び高電位Ｖｄｄ間の電圧に維持することが可能となる。

＜４−３；第３変形例＞
次に、図１２及び図１３を参照して、第３変形例について説明する。図１２は、第３変形例に係るＹ側シフトレジスタの一の回路構成を示す回路図であり、図１３は、第３変形例に係るＹ側シフトレジスタの他の回路構成を示す回路図である。

図１２において、Ｙ側シフトレジスタ１３３の転送単位回路ＵＢ３ｋは、ｐチャネルＭＯＳＴＦＴを用いて夫々構成される第１スイッチング素子ＴＦＷ７及び第２スイッチング素子ＴＢＫ７を含む構成となっている。この場合、Ｙ側第１から第３クロック信号ＹＣＫ７１、ＹＣＫ７２、及びＹＣＫ７３並びにＹスタートパルスＤＹ７の電圧を、各転送単位回路ＵＢ３ｋにおける第１及び第２スイッチング素子ＴＦＷ７及びＴＢＫ７の動作電圧に対して下げることにより、節点Ａ７、節点Ｂ７、或いは節点Ｃ７における貫通電流を抑制することが可能となる。尚、図１２において、走査信号生成部１３８の各ユニット回路ＵＣｊは、タイミングジェネレータ４００より出力されるＹイネーブル信号／ＹＥＮ７に基づいて波形制御を行う。

或いは、図１３に示すように、Ｙ側シフトレジスタ１３３の転送単位回路ＵＢ４ｋを、ｎチャネルＭＯＳＴＦＴを用いて夫々構成される第１スイッチング素子ＴＦＷ８及び第２スイッチング素子ＴＢＫ８を含む構成としてもよい。この場合、Ｙ側第１から第３クロック信号ＹＣＫ８１、ＹＣＫ８２、及びＹＣＫ８３並びにＹスタートパルスＤＹ８の電圧を、各転送単位回路ＵＢ４ｋにおける第１及び第２スイッチング素子ＴＦＷ８及びＴＢＫ８の動作電圧に対して上げることにより、節点Ａ８、節点Ｂ８、或いは節点Ｃ８における貫通電流を抑制することが可能となる。尚、図１３においても、走査信号生成部１３８の各ユニット回路ＵＣｊは、タイミングジェネレータ４００より出力されるＹイネーブル信号／ＹＥＮ８に基づいて波形制御を行う。

第３変形例によれば、前述したようにＹ側シフトレジスタ１３３に入力される各信号の電圧を調整するために、新たな電源を用いる必要がある。それに比較して、第１実施形態によれば、既に説明したように新たな電源を用いることなく、Ｙ側クロック信号生成回路１３１及びＹ側シフトレジスタ１３３を含む走査線駆動回路１３０を駆動することが可能である。

更に、第１実施形態において、Ｙ側第１から第３クロック信号ＹＣＫ１１、ＹＣＫ１２、及びＹＥＮ１並びにＹスタートパルスＤＹ１の電圧を、各転送単位回路ＵＢｋにおける第１及び第２スイッチング素子ＴＦＷ１及びＴＢＫ１の動作電圧に対して下げるようにしてもよい。図１４には、この場合について、図６のタイミングチャートに示す各信号の波形について示してある。図１４において、時刻ｔ２７において、第１スイッチング素子ＴＦＷ１は閉状態となり、節点Ａ１の電位はハイレベルからローレベルに遷移する。この時点で、接点Ａ１の電位は低電位Ｖｓｓとなるため、貫通電流の発生は抑制される。

＜４−４；第４変形例＞
本発明の電気光学装置に係る第４変形例について説明する。第４変形例では、走査線駆動回路１３０におけるＹ側シフトレジスタ１３３に対して、該Ｙ側シフトレジスタ１３３の（ｍ＋１）段の並びに対してＹ側転送パルスＹＰｋが順次出力される順序を選択的に順方向又は逆方向に設定する転送方向設定手段を更に備える。

図１５には、転送方向設定手段の回路構成を示してある。図１５において、転送方向設定手段７１６は、Ｙ側シフトレジスタ１３３の（ｍ＋１）段に対応する（ｍ＋２）個の順方向スイッチング素子ＳＷＲ及び（ｍ＋２）個の逆方向スイッチング素子ＳＷＬを備えている。順方向スイッチング素子ＳＷＲ及び逆方向スイッチング素子ＳＷＬは夫々、例えばｐチャネルＭＯＳＴＦＴを用いて構成される。

順方向の動作時、転送方向設定手段７１６には、タイミングジェネレータ４００より第１制御信号ＤＩＲ及び第２制御信号／ＤＩＲが供給されて、（ｍ＋２）個の順方向スイッチング素子ＳＷＲが選択される。そして、転送方向設定手段７１６に、タイミングジェネレータ４００より供給される順方向のＹスタートパルスＤＹＲが入力されると、Ｙ側シフトレジスタ１３３の第１段目から第（ｍ＋１）段目に向かう方向に、Ｙ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＹＰｍ、ＹＰｍ＋１が順次生成される。尚、順方向において、第（ｍ＋１）段目の転送単位回路ＵＢｍ＋１によって生成された第（ｍ＋１）番目のＹ側転送パルスＹＰｍ＋１が、対応する順方向スイッチング素子ＳＷＲｍ＋２を介して検査信号ＴＰＲとして出力されるようにしてもよい。

また、逆方向の動作時について、順方向と同様、転送方向設定手段７１６における（ｍ＋２）個の逆方向スイッチング素子ＳＷＬが選択され、タイミングジェネレータ４００より出力された逆方向のＹスタートパルスＤＹＬが入力されると、Ｙ側シフトレジスタ１３３の第（ｍ＋１）段目から第１段目に向かう方向に、Ｙ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＹＰｍ、ＹＰｍ＋１が順次生成される。尚、逆方向において、第１段目の転送単位回路ＵＢ１によって生成された第（ｍ＋１）番目のＹ側転送パルスＹＰｍ＋１が、対応する逆方向スイッチング素子ＳＷＬ１を介して検査信号ＴＰＬとして出力されるようにしてもよい。

よって、第４変形例によれば、Ｙ側シフトレジスタ１３３を順方向及び逆方向の双方向に駆動することが可能となる。また、順方向、或いは逆方向に駆動する両方の場合において、誤動作を防止することが可能となる。

＜５；液晶装置の全体構成＞
以上のように構成された液晶装置１の全体構成について図１６及び図１７を参照して説明する。ここに、図１６は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１７は、図１６のＨ−Ｈ’断面図である。

図１６及び図１７に示す液晶装置において、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１１０の周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。

シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。

シール材５２が配置されたシール領域の内側に並行して、画像表示領域１１０の額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。

画像表示領域１１０の周辺に位置する周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、データ線駆動回路１５０及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。また、走査線駆動回路１３０は、この一辺に隣接する２辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１１０の両側に設けられた二つの走査線駆動回路１３０間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして複数の配線１０５が設けられている。

また、対向基板２０の４つのコーナー部には、両基板間の上下導通端子として機能する上下導通材１０６が配置されている。他方、ＴＦＴアレイ基板１０にはこれらのコーナー部に対向する領域において上下導通端子が設けられている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。

図１７において、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極１１８上に、配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３、更には最上層部分に配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。更に、ＴＦＴアレイ基板１０及び対向基板２０の各々の対向面の背面側には配向方向に応じた偏光板（図示省略）が設けられる。

なお、図１６及び図１７に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１５０、走査線駆動回路１３０等に加えて、画像信号線上の画像信号をサンプリングしてデータ線に供給するサンプリング回路、複数のデータ線に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学パネルの品質、欠陥等を検査するための検査回路等を形成してもよい。

＜６；電子機器＞
次に、上述した液晶装置１を各種の電子機器に適用される場合について説明する。

＜６−１：プロジェクタ＞
まず、この液晶装置１をライトバルブとして用いたプロジェクタについて説明する。図１８は、プロジェクタの構成例を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。

液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。

ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。

なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。

＜６−２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１９は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。

＜６−３；携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図２０は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００５にあっては、必要に応じてその前面にフロントライトが設けられる。

尚、図１８〜図２０を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うシフトレジスタ及びその駆動方法、並びに該シフトレジスタを備える駆動回路、このような駆動回路を備えてなる電気光学装置及び電子機器もまた本発明の技術的範囲に含まれるものである。

液晶装置の全体構成を示すブロック図である。 走査線駆動回路の構成を示すブロック図である。 Ｙ側クロック信号生成回路の回路構成を示す回路図である。 Ｙ側シフトレジスタ、Ｙ側イネーブル手段、及びＹ側バッファ回路の回路構成を示す回路図である。 Ｙ側クロック信号生成回路の動作を説明するためのタイミングチャートを示す図である。 Ｙ側シフトレジスタ、Ｙ側イネーブル手段、及びＹ側バッファ回路の動作を説明するためのタイミングチャートである。 第１変形例に係るＹ側クロック信号生成回路の回路構成を示す回路図である。 第１変形例に係るＹ側シフトレジスタの回路構成を示す回路図である。 第１変形例に係るＹ側クロック信号生成回路の動作を説明するためのタイミングチャートである。 第１変形例に係るＹ側シフトレジスタ、Ｙ側イネーブル手段、及びＹ側バッファ回路の動作を説明するためのタイミングチャートである。 第２変形例に係るＹ側シフトレジスタの回路構成を示す回路図である。 第３変形例に係るＹ側シフトレジスタの一の回路構成を示す回路図である。 第３変形例に係るＹ側シフトレジスタの他の回路構成を示す回路図である。 第３変形例に係るＹ側シフトレジスタの動作を説明するためのタイミングチャートである。 転送方向設定手段の回路構成を示す回路図である。 電気光学装置の全体構成を示す平面図である。 図１６のＨ−Ｈ’断面図である。 液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。 液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。 液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。

符号の説明

１…液晶装置
１００…液晶パネル
１３０…走査線駆動回路
１３１…Ｙ側クロック信号生成回路
１３３…Ｙ側シフトレジスタ
１５０…データ線駆動回路
１５１…Ｘ側クロック信号生成回路
１５３…Ｘ側シフトレジスタ
ＹＣＫ１１…Ｙ側第１クロック信号
ＹＣＫ１２…Ｙ側第２クロック信号
ＹＥＮ１…Ｙ側第３クロック信号
ＵＢ１、ＵＢ２、・・・、ＵＢｍ＋１…転送単位回路
ＴＦＷ１…第１スイッチング素子
ＴＢＫ１…第２スイッチング素子
ＬＢＦ１…ラッチ用バッファ

Claims (15)

1. 複数段の転送単位回路において転送パルスを順次生成するシフトレジスタであって、
   前記複数段のうち奇数段の前記転送単位回路は夫々、第１クロック信号のアクティブ期間に閉状態となって前段からの転送パルス又はスタートパルスを通過させる奇数段第１スイッチング素子と、該奇数段第１スイッチング素子を介して前記転送パルス又はスタートパルスが入力されると共に次段へ転送され且つ出力される転送パルスを生成する奇数段ラッチ用バッファと、第３クロック信号のアクティブ期間に閉状態となって前記奇数段ラッチ用バッファの出入力に帰還を掛ける奇数段第２スイッチング素子とを備え、
   前記複数段のうち偶数段の前記転送単位回路は夫々、前記第１クロック信号とはアクティブ期間が異なる第２クロック信号の該アクティブ期間に閉状態となって前段からの前記転送パルスを通過させる偶数段第１スイッチング素子と、該偶数段第１スイッチング素子を介して前記転送パルスが入力されると共に次段へ転送され且つ出力される転送パルスを生成する偶数段ラッチ用バッファと、前記第３クロック信号のアクティブ期間に閉状態となって前記偶数段ラッチ用バッファの出入力に帰還を掛ける偶数段第２スイッチング素子とを備え、
   前記第３クロック信号は、前記第１及び第２クロック信号の論理和信号であって且つ前記第１及び第２クロック信号に対して所定量だけ遅延されているクロック信号であることを特徴とするシフトレジスタ。
2. 前記所定量は、前記奇数段及び偶数段ラッチ用バッファの夫々における転送動作の遅延量よりも大きいことを特徴とする請求項１に記載のシフトレジスタ。
3. 前記奇数段又は偶数段第１及び第２スイッチング素子は夫々、互いに異なる導電型のトランジスタを用いて構成されること
   を特徴とする請求項１又は２に記載のシフトレジスタ。
4. 前記奇数段又は偶数段第１及び第２スイッチング素子は夫々、エンハンスメント型トランジスタを用いて構成されること
   を特徴とする請求項３に記載のシフトレジスタ。
5. 前記第１、第２及び第３クロック信号、並びに前記スタートパルスの電圧は夫々、当該シフトレジスタに入力される電源電圧と同じであることを特徴とする請求項１から４のいずれか一項に記載のシフトレジスタ。
6. 前記奇数段又は偶数段第１及び第２スイッチング素子は夫々、互いに同一の導電型のトランジスタを用いて構成されること
   を特徴とする請求項１又は２に記載のシフトレジスタ。
7. 前記奇数段又は偶数段第１及び第２スイッチング素子は夫々、薄膜トランジスタを用いて構成されること
   を特徴とする請求項１から６のいずれか一項に記載のシフトレジスタ。
8. 前記奇数段及び偶数段ラッチ用バッファは夫々、直列接続された２個のインバータ回路を有し、該２個のインバータ回路のうち前記スタートパルス又は前記転送パルスが入力される側の一方は、対応する前記奇数段又は偶数段第１スイッチング素子の閾値電圧よりも高い閾値電圧を有するインバータ回路であることを特徴とする請求項１から７のいずれか一項に記載のシフトレジスタ。
9. 前記複数段の並びに対して前記転送パルスが順次出力される順序を選択的に順方向又は逆方向に設定する転送方向設定手段を更に備えたことを特徴とする請求項１から８のいずれか一項に記載のシフトレジスタ。
10. 前記奇数段第１スイッチング素子と前記奇数段ラッチ用バッファとの間及び前記偶数段第１スイッチング素子と前記偶数段ラッチ用バッファとの間に夫々、前記入力された転送パルスの電圧を保持するための保持容量を更に備えたことを特徴とする請求項１から９のいずれか一項に記載のシフトレジスタ。
11. 請求項１から１０のいずれか一項に記載のシフトレジスタと、
    前記第１及び第２クロック信号を生成すると共に、前記第１及び第２クロック信号を論理和し且つ遅延させることによって前記第３クロック信号を生成するクロック信号生成回路とを備えており、
    前記シフトレジスタより直接又は他の回路を経て前記転送パルスが駆動信号として順次出力されることを特徴とする駆動回路。
12. 前記他の回路は、前記第３クロック信号に基づいて、前記駆動信号が出力される期間が時間軸上で相互に重ならないように前記転送パルスに対して波形制御を行うイネーブル手段を含むことを特徴とする請求項１１に記載の駆動回路。
13. 請求項１１又は１２に記載の駆動回路、及び前記順次出力される駆動信号に基づいて駆動される電気光学パネルを備えたことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を具備することを特徴とする電子機器。
15. 複数段の転送単位回路において転送パルスを順次生成するシフトレジスタを駆動するシフトレジスタの駆動方法であって、
    前記複数段のうち奇数段の前記転送単位回路において夫々、(i)奇数段スイッチング素子を第１クロック信号のアクティブ期間に閉状態とすることで、前段からの転送パルス又はスタートパルスを通過させ、(ii)該奇数段第１スイッチング素子を介して前記転送パルス又はスタートパルスが入力される奇数段ラッチ用バッファによって、次段へ転送され且つ出力される転送パルスを生成し、(iii)奇数段第２スイッチング素子を第３クロック信号のアクティブ期間に閉状態とすることで、前記奇数段ラッチ用バッファの出入力に帰還を掛ける工程と、
    前記複数段のうち偶数段の前記転送単位回路において夫々、(i)偶数段第１スイッチング素子を前記第１クロック信号とはアクティブ期間が異なる第２クロック信号の該アクティブ期間に閉状態とすることで、前段からの前記転送パルスを通過させ、(ii)該偶数段第１スイッチング素子を介して前記転送パルスが入力される偶数段ラッチ用バッファによって、次段へ転送され且つ出力される転送パルスを生成し、(iii)偶数段第２スイッチング素子を前記第３クロック信号のアクティブ期間に閉状態とすることで、前記偶数段ラッチ用バッファの出入力に帰還を掛ける工程と
    を備え、
    前記第３クロック信号は、前記第１及び第２クロック信号の論理和信号であって且つ前記第１及び第２クロック信号に対して所定量だけ遅延されているクロック信号であることを特徴とするシフトレジスタの駆動方法。
    

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