JP2005159029A - リソグラフィ評価方法、リソグラフィプロセスおよびプログラム - Google Patents

リソグラフィ評価方法、リソグラフィプロセスおよびプログラム Download PDF

Info

Publication number
JP2005159029A
JP2005159029A JP2003396009A JP2003396009A JP2005159029A JP 2005159029 A JP2005159029 A JP 2005159029A JP 2003396009 A JP2003396009 A JP 2003396009A JP 2003396009 A JP2003396009 A JP 2003396009A JP 2005159029 A JP2005159029 A JP 2005159029A
Authority
JP
Japan
Prior art keywords
wiring
substrate
wiring structure
attribute
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003396009A
Other languages
English (en)
Other versions
JP4282447B2 (ja
Inventor
Kazuo Tawarayama
和雄 俵山
Toshiyuki Umagoe
俊幸 馬越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003396009A priority Critical patent/JP4282447B2/ja
Priority to TW093133673A priority patent/TWI257664B/zh
Priority to US10/994,242 priority patent/US20050167661A1/en
Priority to CNB2004100917356A priority patent/CN100337307C/zh
Publication of JP2005159029A publication Critical patent/JP2005159029A/ja
Priority to US12/167,616 priority patent/US20080293169A1/en
Application granted granted Critical
Publication of JP4282447B2 publication Critical patent/JP4282447B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Electron Beam Exposure (AREA)

Abstract

【課題】 基板が均一の材質で構成されていない場合でも、近接効果を正確に評価することができるリソグラフィ評価方法を提供すること。
【解決手段】 リソグラフィ評価方法は、シリコン基板1と、シリコン基板11上の酸化シリコン膜12と、酸化シリコン膜12中のCu配線層13,14とを含む配線構造とを備えた基板を用意する工程(ステップS1)と、該基板を複数の評価対象領域に区分する工程(ステップS2)と、各評価対象領域下の配線層数と臨界配線層数とを比較して、各評価対象領域における近接効果を評価する工程(ステップS3)とを有する。
【選択図】 図4

Description

本発明は、半導体技術におけるリソグラフィ評価方法、リソグラフィプロセスおよびプログラムに関する。
電子ビームを用いた露光プロセスにおいて生じる散乱として、レジスト内に入射した電子ビームが多重散乱を受けて前方に拡がる前方散乱と、レジスト下の基板に到達した電子が該基板表面で反射して再度レジストに入射する後方散乱とがある。
これらの前方散乱および後方散乱により、電子ビームが照射されなかった領域のレジストにまで電子が散乱する。その結果、電子ビームが照射されなかった領域のレジストまで感光される。この現象は、特に、パターンが密集してパターン同士が近接している場合に顕著になるため、近接効果と呼ばれている。
近接効果を抑制するための種々の方法が提案されている(例えば、特許文献1−3)。これらの従来の方法では、パターンが描画されるべき基板が、均一の材質で構成されていることが前提条件となっている。
その理由は、基板が均一の材質で構成されていない仮定しない場合、材質毎に露光条件等が変わるために、露光データおよび補正データの量が膨大になるからである。露光データおよび補正データの量が膨大になると、非常に処理時間がかかり、実用的な方法でなくなる。
ところが、半導体基板上には、各種の成膜プロセスを経て、SiO2 膜、アルミニウム(Al)膜、チタン(Ti)膜、タングステン(W)膜、銅(Cu)膜等の種々の膜が形成される。さらに、これらの膜が種々の加工工程を経ることで、配線パターンおよびビア(via)パターン等の各種パターンが形成される。すなわち、実際の基板(半導体基板および各種パターン)が均一の材質で構成されていることはあり得ない。
実際の基板に対して上記従来の方法を用いて露光を行う場合、基板上のそれぞれの下地の材質に合わせて露光条件が決められるのではなく、便宜上、実際の基板が均一の材質から構成されているものと仮定して、露光条件が決められる。
このため、基板からの電子の後方散乱強度の不均一により、基板上のある場所では近接効果は正確に評価されるが、別のある場所では近接効果は正確に評価されなくなるという問題が生じる。特に、下層(下地)に、CuやW等の重金属で構成された配線層が存在する場所では、後方散乱強度がその他の場所よりも異常に大きくなるため、近接効果の評価は不正確になりやすい。
近接効果が正確に評価されない領域では、近接効果補正が不十分となる。その結果、近接効果が正確に評価されない領域上には、所望通りの寸法を有するパターンが形成されないなどの構造不良が生じる。
特開平09−186058号公報 特開平07−078737号公報 特開平10−275762号公報
本発明の目的は、基板が均一の材質で構成されていない場合でも、近接効果を正確に評価できるリソグラフィ評価方法、リソグラフィプロセスおよびプログラムを提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、上記目的を達成するために、本発明に係るリソグラフィ評価方法は、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、前記基板を複数の評価対象領域に区分する工程と、前記配線構造に係る属性の値を予め取得しておき、該配線構造に係る属性の値に基づいて、前記複数の評価対象領域におけるそれぞれの近接効果を評価する工程とを有することを特徴とする。
本発明に係る他のリソグラフィ評価方法は、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、前記配線構造中の配線層の層数および配線層の厚さに係る属性と、前記基板上に形成されたレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性との関係を予め取得しておき、前記配線構造中の配線層の層数および配線層の厚さに係る属性と前記荷電粒子の前記基板表面における反射エネルギーに係る属性との関係に基づいて、荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係を取得する工程とを有することを特徴とする。
本発明に係る他のリソグラフィ評価方法は、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、前記基板を複数の評価対象領域に区分する工程と、荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係に基づいて、前記複数の評価対象領域のそれぞれにおける近接効果を評価する工程とを有することを特徴とする。
本発明に係るリソグラフィプロセスは、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、前記基板を複数の評価対象領域に区分する工程と、前記基板上に形成されたレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性を取得する工程と、前記取得した前記属性の値に基づいて、前記複数の評価対象領域のそれぞれにおける近接効果を評価する工程と、前記見積もった近接効に基づいて、前記レジストからなるレジストパターンの寸法が所定の寸法になるように、前記レジストパターンを補正する工程とを有することを特徴とする。
本発明に係るプログラムは、コンピュータに、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板に係るデータを読み込ませる手順と、前記基板を複数の評価対象領域に区分させる手順と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値を予め取得させ、前記複数の評価対象領域におけるそれぞれの近接効果を評価させる手順とを実行させるためのものである。
本発明に係る他のプログラムは、コンピュータに、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板に係るデータを読み込ませる手順と、前記配線構造中の配線層の層数および配線層の厚さを含む、前記配線構造中の配線層の層数および配線層の厚さに係る属性と、前記基板上に形成されたレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性との関係を予め取得しておき、前記配線構造中の配線層の層数および配線層の厚さに係る属性と前記荷電粒子の前記基板表面における反射エネルギーに係る属性との関係に基づいて、荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係を取得させる手順とを実行させるためのものである。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
本発明によれば、基板が均一の材質で構成されていない場合でも、近接効果を正確に評価できるリソグラフィ評価方法、リソグラフィプロセスおよびプログラムを実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
(第1の実施形態)
まず、本実施形態の電子ビームリソグラフィプロセスの評価方法の概要について説明する。
下記の式(1)は、近接効果を定量的に評価するための式である。
f(r) = 1/(1+η)π・{1/βf2・exp(-r2/βf2) + η/βb2・exp(-r2/βb2)}…式(1)
式(1)は描画強度関数(EID関数)と呼ばれている。式(1)の各パラメータの意味は下記の通りである。
βf:前方散乱径
βb:後方散乱径
η:後方散乱係数
図1に、シリコン基板1、酸化シリコン(SiO2 )膜2、W配線層3−6、Al配線層7を含む、評価対象の基板の断面図を示す。該基板上には、レジスト8が形成されている。酸化シリコン膜2、W配線層3−6およびAl配線層7は配線構造を構成している。W配線層3−6の厚さはそれぞれ0.5μmである。したがって、上記基板(配線構造)中には、W配線層の厚さが0μm、0.5μm、1.0μm、1.5μm、2.0μmの四つの領域が存在する。
図2に、上記基板中のW配線層の厚さと後方散乱係数ηとの関係を示す。後方散乱係数ηのW配線層の厚さの依存性が、図2に示すような結果を示す理由は、次のように考えられる。すなわち、W配線層の厚さ(W配線層の層数)が増えると、レジスト8下の基板に到達し、該基板表面で反射して再度レジスト8内に入射する電子の量(反射エネルギー量)が増大し、その結果として、W配線層からの後方散乱による蓄積エネルギが増大するからだと考えられる。なお、W配線層の厚さが増えることは、言い換えれば、基板中のW配線層の密度が高くなることである。
したがって、図1の基板上にレジストパターンを形成する場合、後方散乱係数η(W配線層の厚さまたは密度)の増加に伴って、基板上に形成されるレジストパターンの実際の寸法と上記レジストパターンの設計寸法との差(寸法誤差)は大きくなる傾向を示す。
そこで、W配線層の厚さの違い等の下地パターンの寸法の違いによる、基板上に形成されるレジストパターンの実際の寸法と設計寸法との差を予め求めておけば、どのような下地パターン(下地構造)の場合に寸法誤差が大きく、近接効果補正の誤差が大きくなるか知ることができる。
後方散乱係数ηを変化せしめる主要因は、上述のように比較的原子量の大きな物質である。そのため、上記物質を使用している層の厚さと深さ方向の位置が既知であれば、寸法誤差が大きくなる箇所を特定できる。
一般に、配線層の材料には、W/Cu等のような原子量の大きな物質(重金属)が使用される。また、デバイスの世代毎に各配線層の厚さなどのデバイス構造は、デザインルールで定められている。デザインルールに従い各種デバイスは設計される。
したがって、デザインルールを参照することにより、当該リソグラフィプロセスにおける基板中に存在する重金属からなる配線層の層数もしくは厚さが分かり、さらにこれらの配線層の層数もしくは厚さから後方散乱係数ηを見積もることができ、ひいては近接効果補正の誤差の大きい箇所を知ることができる。
後方散乱係数ηは、配線層の基板表面からの深さの位置にも依存する。そのため、配線層の層数もしくは厚さに加えて、上記配線層の基板表面からの深さの位置も考慮することで、後方散乱係数ηをより正確に見積もることができる。
例えば、配線層の層数により後方散乱係数ηを見積もる場合、基板の表面からi番目の配線層の深さ位置をPi、該Piに与えられた重み係数をkiとし、Pi×kiのiについての総和で与えられる値を、配線層の層数として使用する。後方散乱係数ηが大きくなる位置ほど大きな重み係数が与えられる。例えば、基板表面に近い位置ほど大きな重み係数が与えられる。
以下、本実施形態の電子ビームリソグラフィの評価方法について具体的に説明する。図3(a)は、評価対象の基板を示す平面図である。図3(b)は、図3(a)の平面図のA−A’断面図である。図4は、本実施形態の評価方法を示すフローチャートである。
まず、図3に示された基板が用意される(ステップS1)。該基板は、シリコン基板11、酸化シリコン膜(層間絶縁膜)12、1層目および2層目のCu配線層13,14を備えている。上記基板の酸化シリコン膜12上にはレジスト15が形成されている。
シリコン基板11の表面には、図示しない複数のトランジスタ等を含む微細構造が形成されている。Cu配線層13,14は、ダマシンプロセスにより形成される。Cu配線層13,14の厚さはそれぞれ0.3μmである。
ここでは、簡単のため、上記微細構造の影響は考えない。上記微細構造の後方散乱係数ηへの影響は、Cu配線層13,14の後方散乱係数ηへの影響に比べて十分に小さいので、上記微細構造の影響を考えなくても、実用上支障はない。
図3では、1層の酸化シリコン膜12が示されているが、実際には、各Cu配線層毎に酸化シリコン膜は形成される。したがって、図3の酸化シリコン膜12は、実際には、3層のシリコン酸膜で構成されたものである。
レジスト15は、露光、現像工程を経て、3層目のCu配線層が埋め込まれる配線溝を酸化シリコン膜2の表面に形成するために使用されるレジストパターンとなる。
次に、図5に示すように、上記基板は、4×4の16個の評価対象領域(単位領域)に区分される(ステップS2)。
ここでは、上記16個の評価対象領域は、3種類の領域に分けられる。これらの3種類の領域は、Cu配線層の層数がゼロの領域R0、Cu配線層の層数が一つの領域R1およびCu配線層の層数が二つの領域R2である。すなわち、上記16個の評価対象領域はそれぞれCu配線層の層数と関連付けられる。
上記Cu配線層の層数には、0または自然数(1,2,…)が選ばれ、図6に示すように、2.5層等の非自然数は選ばれない。言い換えれば、基板内部に存在するCu配線層の層数が0または自然数となるように、上記16個の評価対象領域は選ばれている。
Cu配線層13,14の材料であるCuはSiに比較して原子番号が大きいため、下地のCu配線層の層数が異なると、後方散乱係数ηが大きく異なる。そのため、下地のCu配線層の層数に応じて近接効果補正が適切に行われないと、設計通りの寸法を有するパターン(ここでは、3層目のCu配線パターンを形成するためのレジストパターン)は形成されない。
評価対象の基板が得られるまでの工程履歴およびデバイスの設計デザインのデータに基づいて、上記基板内のCu配線層13,14の層数(配線層数)の分布は、予め取得される。また、各領域R0,R1,R2における後方散乱係数ηは、周知のシミュレーションもしくは基礎実験等により予め求められる。さらに、後方散乱係数ηから各領域R0,R1,R2上に形成されるレジストパターンの実際の寸法と設計寸法との差(寸法誤差)も予め求められる。
上記寸法誤差は、主として基板中に存在するCu配線層の層数(配線層数)によって決定される。図7に、寸法誤差と配線層数との関係を示す。ここでは、配線層数が1(臨界配線層数)を越えると、寸法誤差が許容寸法誤差を越えるとする。
次に、上記16個の評価対象領域内の配線層数と臨界配線層数との大小関係が比較される(ステップS3)。
比較の結果、配線層数が臨界配線層数よりも大きい評価対象領域は、後方散乱係数ηが大きい領域なので、近接効果の影響が大きい領域、つまり、寸法誤差が許容範囲を超える評価対象領域と判断される。この場合、寸法誤差が許容範囲内に収まるまで(ステップS3でYESとなるまで)、近接効果補正が繰り返される。具体的な補正の仕方は第4の実施形態で説明する。
一方、配線層数が臨界配線層数以下の評価対象領域は、後方散乱係数ηが大きくないので、近接効果の影響が大きくない領域、つまり、寸法誤差が許容範囲内の評価対象領域と判断される。
以上の本実施形態の評価方法を用いることで、基板が均一の材質で構成されていない場合でも、近接効果(後方散乱係数η)のW配線層の厚さの依存性を利用することにより、基板上の近接効果の影響が大きい領域を正確に抽出することができる。さらに、本実施形態の評価方法は実施が容易なので、基板上の近接効果の影響が大きい領域を高速に抽出することができる。これにより、電子ビーム露光の近接効果補正を正確かつ高速に行えるようになる。
なお、本実施形態では、評価対象領域を配線層数と関連付けたが、Cu配線層の密度(配線層密度)と関連付けても構わない。
この場合、寸法誤差と配線層密度との関係が予め求めれ、各評価対象領域内の配線層密度と、寸法誤差が許容寸法誤差を越える配線層密度(臨界配線層密度)との大小関係が比較され、各評価対象領域における近接効果(寸法誤差)が評価されることになる。
上記変形例は、特に、配線層の厚さが層によって異なる場合に有効である。何故なら、配線層数が少ない評価対象領域内の配線層総厚が、配線層数が多い評価対象領域内の配線層総厚よりも厚い場合でも、後方散乱係数を正確に評価することができるからである。
また、本実施形態では、評価対象の基板中の重金属からなる配線層(重金属配線層)の層数が二つの場合について説明したが、評価対象の基板中の重金属配線層の層数が三つ以上の場合についても同様に実施できる。図8に、重金属配線層の層数が三つの基板の断面図、図9に重金属配線層の層数が三つの場合の寸法誤差と配線層数との関係を示す。図8および図9はそれぞれ図3(b)および図7に相当するものである。図8において、参照符号16はCu配線層、参照符号17はCu配線層16よりも厚い配線層を示している。配線層17はCu配線層もしくはAl配線層である。
(第2の実施形態)
上述したように、図1の基板中のW配線層の層数(密度)が増加すると、基板から跳ね返ってくる電子の量(反射エネルギー量)が増大し、その結果として、下地からの後方散乱による蓄積エネルギが増大する。そして、後方散乱係数ηの増加に伴って、基板上に形成されるレジストパターンの実際の寸法と設計寸法との差(寸法誤差)は大きくなる。
したがって、レジスト下の基板内の構造(下地基板構造)と、該下地基板構造により生じせしめられる反射電子による反射エネルギー量との関係を求めておけば、基板が均一の材質で構成されていない場合でも、どのような下地配線構造の場合に反射エネルギー量が大きくなるか分かる。さらに、反射エネルギー量と寸法誤差との関係を求めておけば、基板上の近接効果が大きい領域を正確に抽出することができる。さらに、本実施形態の評価方法は実施が容易なので、基板上の近接効果の影響が大きい領域を高速に抽出することができる。これにより、電子ビーム露光の補正を正確かつ高速に行えるようになる。
そして、反射エネルギー量が大きくなる領域、つまり、近接効果による寸法誤差が許容値を超える領域については、余分相当分のエネルギー量を差し引いて露光を行うことにより、非常に精度良く所望の寸法を有するパターンを基板上に形成することが可能となる。
以下、本実施形態の電子ビームリソグラフィの評価方法について具体的に説明する。図10は、評価対象の基板を示す断面図である。該基板は場所によってW配線層の厚さ(W配線層の層数)が異なる基板を示している。上記基板は、シリコン基板21、酸化シリコン膜(層間絶縁膜)22、W配線層23−26、Al配線層27およびレジスト28を備えている。W配線層23−26の厚さはそれぞれ0.5μmである。
図11は、電子線描画装置を用いて、上記基板上にレジスト28からなるパターン(レジストパターン)を形成した場合に、W配線層の厚さ(W配線層の層数)によって後方散乱係数ηがどのように変化するかをシミュレーションにより調べた結果を示す図である。図11の結果は、W配線層の厚さ(W配線層の層数)が増えると、言い換えると、基板中のW配線層の密度が高い領域ほど、基板から跳ね返ってくる電子の量が増大し、その結果として、後方散乱による蓄積エネルギが増大することを示している。
図12は、他の評価対象の基板を示す断面図である。該基板は場所によってW配線層の深さが異なる基板を示している。なお、図10と対応する部分には図10と同一符号を付してあり、詳細な説明は省略する。
図13は、電子線描画装置を用いて、上記基板上にレジスト28からなるパターン(レジストパターン)を形成した場合に、W配線層の深さによって後方散乱係数ηがどのように変化するかをシミュレーションにより調べた結果を示す図である。図13から、後方散乱係数ηはある深さの位置で極値を持つ変化を示すことが分かる。
これらの図12,13から、後方散乱係数(η)はW配線層の厚さ(Th)の関数F1(Th)として表すことができ、かつ、後方散乱係数(η)はW配線層の深さ位置(D)の関数F2(D)として表すことも可能であることが分かった。また、F1(Th)はThの多項式等の数式で、F2(D)はDの多項式等の数式で近似できることも分かった。
図14は、W配線層の厚さ(Th)と後方散乱係数(η)との関係、および、W配線層の深さ位置(D)と後方散乱係数(η)との関係を同一図上に表記した図である。関数F1(Th)および関数F2(D)が求まれば、後方散乱係数(η)はW配線層の厚さ(Th)およびW配線層の深さ位置(D)の関数F(Th,D)として表すことができる。F(Th,D)はThおよびDの多項式等の数式で近似することが可能である。
この結果から、ある工程における基板(ウエハ)中のW配線層の厚さと深さが既知であると、電子線描画装置により上記基板上に電子を照射した場合の、基板からの電子の反射エネルギーの量を求めることができる。
ここで、基板からの電子の反射エネルギー(E)は、式(1)からE=f(η)と考えることができる。すなわち、前出の式は、
E=F1’(Th)、E=F2’(D)、E=F’(Th,D)
と表記することができる。
以上の手順(シミュレーション)をフローで表したのが、図15である。以下、図15についてさらに説明する。まず、多層の金属配線層を含む配線構造を備えた評価対象の基板(ウエハ)が用意される(ステップS11)。
次に、上記基板に関して、金属配線層の厚さと反射エネルギーとの関係、および、金属配線層の深さと反射エネルギーとの関係が、例えば周知のシミュレーションにより取得される(ステップS12,S13)。その後、必要であれば、反射エネルギーE(Th)はThの多項式で近似され(ステップS12’)、反射エネルギーE(D)はDの多項式で近似される(ステップS13’)。
次に、取得された金属配線層の深さと反射エネルギーとの関係、および、取得された金属配線層の厚さと反射エネルギーとの関係から、基板からの電子の反射エネルギーの金属配線層の深さおよび深さの依存性が取得される(ステップS14)。反射エネルギーE(Th)およびE(D)を多項式で近似した場合には、反射エネルギーE(Th,D)はThおよびDの多項式等で近似される。
W配線等の重金属配線を含む配線構造を備えた基板上にレジストパターンを形成する場合、基板からの電子の後方散乱強度、すなわち、基板からの電子の反射エネルギー(E)に対応した分だけ、設計寸法に対して誤差が生じることになる。
反射エネルギー(E)は、上述したように、基板中に存在するW配線層の厚さ(Th)と深さ(D)とから見積もることができる。したがって、反射エネルギー(E)と基板上に形成されるレジストパターンの寸法誤差(δCD)との関係を知ることができれば、基板中に存在するW配線層の厚さ(Th)と深さ(D)とから、寸法誤差δCDを見積もることが可能となる。寸法誤差δCDを見積もることができれば、上記レジストパターンの形成時の露光工程を正確に行うことができる。すなわち、設計寸法に対して誤差が十分に小さいレジストパターンを形成することが可能となる。
先に示した図14は、基板中の金属配線層の厚さ(Th)をX軸、基板中の金属配線層の深さ(D)をY軸、基板からの電子の反射エネルギー量(E)をZ軸とする3次元空間内(XYZ直交座標系)に、反射エネルギー量(E)の厚さ(Th)および深さ(D)の依存性を表現したものであると言える。そして、該依存性は、下記の多項式の回帰曲線近似式を用いて表記することが可能である。
E=F1(Th), E=F2(D)。
したがって、図14は、回帰曲線E=F1(Th)およびE=F2(D)において、同一の反射エネルギー量を持つ点Ei同士を連結して、同一の反射エネルギー量である領域を表示した等高線図であると見ることができる。
次に、上記基板上に、設計寸法からのずれの量が許容範囲内の寸法を有するレジストパターンを形成することを考える。
まず、上記設計寸法からのずれ量が許容範囲外になるような基板からの反射エネルギーのしきい値(Eth)が決定される。上記回帰曲線とこのしきい値(Eth)とから、
F1(Th)>Eth,F2(D)>Eth
なる条件を満たすTh、Dが求められる。
上記条件を満たす金属配線層の厚さ(Th)、金属配線層の深さ(D)を含む基板の領域上にレジストパターンを形成すると、設計寸法に対して許容誤差を超えたレジストパターンが形成されることになる。
(第3の実施形態)
図16は、評価対象の基板を示す平面図である。図17は、図16の平面図のB−B’断面図である。図16および図17は、シリコン基板31、酸化シリコン膜(層間絶縁膜)32、1−3層目のCu配線層33−35を含む基板を示している。該基板上には、レジスト36が形成されている。
シリコン基板31の表面には、図示しない複数のトランジスタ等の微細構造が形成されている。1−3層目のCu配線層はダマシンプロセスにより形成されたものである。Cu配線層33−35の厚さはそれぞれ0.3μmである。
レジスト36は、露光、現像工程を経て、4層目のCu配線層が埋め込まれる配線溝を酸化シリコン膜32の表面に形成するために使用されるレジストパターンとなる。
評価対象の基板が得られるまでの工程履歴およびデバイスの設計デザインのデータに基づいて、上記基板内のCu配線層の層数(配線層数)の分布が求められる。
次に、上記配線層数の分布から、上記基板は、図18に示すように、4×4の16個の領域(評価対象領域)に分けられる。
3層の多層配線層の場合、図19に示すように、配線層W1−W3の間には、8種類の配置関係config.1−8がある。
次に、上記16個の評価対象領域は、その領域内のCu配線層33−35の配置関係に応じて6つの領域(6つの単位領域)R1’−R6 ’に分けられる。
領域R1’は配置関係config.1、領域R2’は配置関係config.2、領域R3’は配置関係config.3、領域R4’は配置関係config.4、領域R5’は配置関係config.5、領域R6’は配置関係config.8をそれぞれ含む。
層間絶縁膜32はSiO2 を主成分とする絶縁膜であり、配線材料であるCuはSiおよびOに比較して原子番号が大きい。そのため、上記リソグラフィ工程の基板の各領域において、Cu配線層33−35の配置関係が異なると、下地のCu配線層の密度や深さ等が異なるために、後方散乱径と後方散乱係数も異なる。下地のCu配線層の配置関係に応じて近接効果補正が適切に行われないと、所定通りの寸法を有する描画パターン(ここでは、4層目のCu配線パターンを形成するためのレジストパターン)は形成されない。
各配置関係config.1−8における後方散乱径と後方散乱係数は、周知のシミュレーションや基礎実験等から求められる。
金属配線層は前述の如く電子を反射するため、金属配線層の深さおよび厚さに依存して、上層に塗布したレジストに与えられるエネルギーの量は変化する。
図20は、本実施形態の基板中の配線層の厚さと後方散乱係数、本実施形態の基板中の配線層の深さと後方散乱係数との関係を同一グラフ上に表した図である。図20は図14に相当するであり、基板(ウエハ)上のある領域に存在する金属配線層の厚さおよび深さから、その領域における基板からの後方散乱係数η、すなわち基板からの電子の反射エネルギーの強さの等高線を等高線図である。
図21は、配置関係config.2−4の配線層が、図20のどこの位置に該当するかを示した図である。図21において、P2−P4はそれぞれ配置関係config.2−4の配線層を示している。配線層の合計の厚さを図20の横軸の厚さ、最上層の配線層の深さを図20の縦軸の深さとした。図21には、簡単のために、配置関係config.2−4の配線層W1−W3しか示していないが、同様に、配置関係config.1,5−8の配線層W1−W3についても示すことができる。
基板からの電子の反射エネルギーが強いと、すなわち、電子の後方散乱係数が大きければ、基板上に実際に形成されるレジストパターンの寸法の設計寸法からのずれ量(寸法誤差:δCD)が大きくなる。
すなわち、δCD=k1*η+k2なる関係がある。ここで、k1およびk2はそれぞれ係数である。
このように、基板の後方散乱係数と、レジストパターンの寸法ずれ量(δCD)との関係を予め求めておけば、図20中において、どの様な下地基板構造(配置関係)の場合に、レジストパターンの寸法ずれ量δCDが大きいかを知ることできる。
形成すべきレジストパターンの寸法誤差から、該当する後方散乱係数の範囲を求めることは、前述の関係式から、可能である。該許容範囲外の後方散乱強度は、例えば、図21中の領域A1または領域A2として表される。領域A1に対応する許容寸法誤差は、領域A2に対応する許容寸法誤差よりも厳しい。図21において、領域A2の場合、P4は領域A2内に含まれているので、配置関係config.4の配線層を含む領域上に形成される部分のレジストパターンの寸法ずれ量δCDは、許容寸法誤差よりも大きくなると予想される。
図21内に、デザインルールや工程能力から求められたレジストパターンの寸法誤差値から、許容範囲外の後方散乱強度に対応した領域(許容範囲外領域)が設定される。許容範囲外領域内に、例えば図5や図18に示したような評価対象領域(単位領域)に対応した領域があるか否かが判断される。許容範囲外領域内に存在する評価対象領域(単位領域)に対応する領域を危険個所領域(要注意点領域)と呼ぶことにする。
危険個所領域は、基板からの電子の反射エネルギー量が多い領域である。そのため、危険個所領域に対応した部分のレジストパターンの寸法は、設計寸法からずれ、許容誤差範囲を超える可能性が高い。
このように図21は、基板中の電子の反射エネルギー量が多い領域が理解しやすく形で呈示される。また、図21を用いることで、基板中の電子の反射エネルギー量が多い領域を容易に調べることができる。さらに、図21を用いることで、危険個所領域が基板(ウエハ)上のどこに存在しうるかを速やかに確認することができる。
(第4の実施形態)
図22は、本発明の第4の実施形態に係る電子ビームリソグラフィプロセスを示すフローチャートである。
製造するデバイス(製品)の世代毎に、配線層の厚さ等のデバイス寸法は、製品のデザインルールで定められている。そのため、デザインルールを参照することにより、各リソグラフィ工程における基板(ウエハ)中に存在する配線層の層数もしくは配線層の厚さ、および、配線層の深さ方向の位置が分かる。取得された配線層の層数もしくは配線層の厚さ、および、配線層の深さ方向の位置から、リソグラフィ工程の対象となっている基板が有している電子の反射エネルギーの強度が取得される。デバイス製造の際には、これら一連の工程がウエハフローと呼ばれる手順書に予め記述されている。
まず、上記ウエハフローを参照することにより、各リソグラフィー工程における、基板中に存在するCu配線等の重金属からなる配線層の配置関係(下地基板構造)が調べられる(ステップS21)。
次に、上記配線層の配置関係(下地基板構造)に基づいて、各リソグラフィ工程における基板が上述した複数の評価領域(単位領域)に区分される(ステップS22)。
次に、各評価領域内の配線層の厚さおよび深さが調べられる(ステップS23)。
次に、危険箇所領域に該当する評価領域が存在するか否かが判断される(ステップS24)。具体的には、配線層の厚さおよび深さの基づいて、各評価領域における反射エネルギー(E)としきい値(Eth)との大小関係が調べられ、E>Ethの条件を満たす評価領域が危険箇所領域として抽出される。
次に、上記手順書に基づいて、危険箇所領域として抽出された評価対象領域(単位領域)のなかに、マージンが少なく高い寸法精度が要求れるパターンが形成される領域(注意領域)のものがあるか否かが判断される(ステップS25)。
注意領域は、該注意領域上に形成されるパターンの寸法誤差が許容値を超える可能性が大きい領域である。したがって、注意領域が見つけられた場合、該注意領域上に形成されるパターン(修正対象パターン)に対して修正が施される(ステップS27)。
修正対象パターンの修正方法について以下に説明する。前述の如く、評価対象領域における基板からの電子の反射エネルギーの量は既知である。この反射エネルギーから上層のレジストパターンのずれる量(δCD)が求められる。そこで、修正対象パターンの寸法を予めδCD分に相当する分だけ変更しておくことで、基板からの電子の反射エネルギーがあっても、設計通りのレジストパターンを形成することができる。すなわち、注意領域上に描画されるパターン(描画パターン)を変更し、パターンデザインを変更するのである。また、描画パターンを変更する代わりに、注意領域上のレジストの露光量をδCDに相当する分だけ変更することでも、同様に、設計通りのレジストパターンを形成することができる。
修正対象パターンの修正後は、ステップS22に戻り、ステップS25でNoが得られるまで、ステップS22−S26が繰り返される。
基板上に存在する危険個所領域の場所を特定することができれば、レジストパターン形成後の検査工程で、危険個所領域を重点的にチェックすることにより、短時間で効率よく基板を検査することが可能となる。
すなわち、基板上に座標を設定し、危険個所領域を特定するための座標を予め求めておくことで、レジストパターン形成後の検査工程において、上記危険個所領域を特定するための座標に対応した基板上の位置を重点的に調べることにより、短時間、かつ、効率的にレジストパターンの検査を行うことが可能となる。
図21(等高線図)は、基本的に、基板(ウエハ)中に存在する配線層の材質および深さ位置のみに依存して一意的に決定される。すなわち、図21は、デバイスの世代毎に一意に決定される。そのため、図21は、製造するデバイス(製品)の世代毎に作成すればよく、大量にある製品種毎に作成する必要はない。すなわち、図21を求めるための計算もしくは実験は、1世代に1回行えば十分であり、何度も計算し直す必要はない。したがって、図21を用いた評価方法は非常に効率的である。
(第5の実施形態)
本実施形態では、全てがシミュレーションで行われる評価方法について説明する。
今、ある世代のデバイス中の回路パターンを設計しているとする。世代毎のデザインルールは既に決定されているので、デザインルールを参照することにより、これから作ろうとしているデバイスの回路パターン中の各配線層の材質はもちろんのこと、厚さや深さ位置についても知ることができる。
上記設計された回路パターンが形成された基板(ウエハ)は、上述した評価対象領域(単位領域)に分割される。その後、上記複数の評価対象領域内の既に形成された配線層の配置関係が、図20の等高線図内にプロットされる。前述したとおり、これから形成される配線層が、基板内に既に形成された配線層から受ける影響に基づいて、修正対象パターンが無くなるまでパターンの設計を繰り返し行うことにより、設計通りのパターンが得られる。
上記一連の作業は、実際にパターンが形成された回路パターンが形成された基板(ウエハ)が無くても、すべてシミュレーションで行うことができる。したがって、これら一連の作業を実基板を使わずに行い、補正を実施した後のデザイン(危険箇所領域が分かりやすい形で呈示されるデザイン)を出力するソフトウエアを作成することにより、大幅な手順とコストを削減することができる。
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、上記実施形態では後方散乱係数ηに基づいた評価方法について説明したが、後方散乱経βbに基づいた評価方法も同様に実施でき、同様の効果が得られる。すなわち、基板(ウエハ)中に存在する配線層の厚さおよび深さによって、基板(ウエハ)内で変化する後方散乱経βbを見積もることで、後方散乱経βbに基づいた評価方法と同様の効果が得られる評価方法を実施することができる。
また、上記実施形態では、電子ビーム露光の場合について説明したが、イオンビーム等の他の荷電粒子ビームを用いても構わない。
また、以上述べた本実施形態のリソグラフィ評価方法は、プログラムとしても実施できる。すなわち、本実施形態のリソグラフィ評価方法の図3のステップS1−S3(手順)または図15のステップS11−S14(手順)をプログラムに実行させるものである。さらに、本実施形態のリソグラフィプロセスの図22のステップS21−S26(手順)をプログラムとして実行させることも可能である。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
評価対象の基板を示す断面図。 評価対象の基板中のW配線層の厚さと後方散乱係数ηとの関係を示す図。 評価対象の基板の平面図および断面図。 実施形態の電子ビームリソグラフィの評価方法を示すフローチャート。 評価対象の基板の区分の仕方を示す図。 採用されないCu配線の層数を説明するための断面図。 寸法誤差と配線層数との関係を示す図。 配線層数が四つの基板を示す断面図。 配線層数が四つの場合の寸法誤差と配線層数との関係を示す図。 場所によってW配線の厚さ(W配線の層数)が異なる基板を示す断面図。 図10の基板上にレジストパターンを形成した場合に、W配線の厚さ(W配線の層数)によって後方散乱係数がどのように変化するかをシミュレーションにより調べた結果を示す図。 場所によってW配線の深さが異なる基板を示す断面図。 図11の基板上にレジストパターンを形成した場合に、W配線の深さによって後方散乱係数がどのように変化するかをシミュレーションにより調べた結果を示す図。 W配線の厚さと後方散乱係数との関係およびW配線の深さ位置と後方散乱係数との関係を同一図上に示した図。 反射エネルギー量の配線層の厚さおよび深さの依存性を求める方法を示すフローチャート。 評価対象の基板を示す平面図。 図16の平面図のB−B’断面図。 評価対象の基板の区分の仕方を示す図。 3層の多層配線の配置関係を示す図。 配線層の厚さと後方散乱係数との関係および配線層の深さと後方散乱係数との相対関係を同一グラフ上に表した図。 配置関係config.2−4の配線層が、図20のどこの位置に該当するかを示した図。 実施形態の電子ビームリソグラフィプロセスを示すフローチャート。
符号の説明
1…シリコン基板、2…酸化シリコン膜、3−6…W配線層、7…Al配線層、8…レジスト、11…シリコン基板、12…酸化シリコン膜、13,14…Cu配線層、15…レジスト、16…Cu配線層、17…配線層、21…シリコン基板、23−26…W配線層、27…Al配線層、28…レジスト。

Claims (15)

  1. 半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、
    前記基板を複数の評価対象領域に区分する工程と、
    前記配線構造に係る属性の値を予め取得しておき、該配線構造に係る属性の値に基づいて、前記複数の評価対象領域におけるそれぞれの近接効果を評価する工程と
    を有することを特徴とするリソグラフィ評価方法。
  2. 前記配線構造に係る前記属性の値は、前記配線構造中の配線層の層数および配線層の厚さの少なくとも一方であることを特徴とする請求項1に記載のリソグラフィプロセスの評価方法。
  3. 前記配線構造に係る前記属性の値は、前記基板の表面からi番目の配線層の深さ位置をPi、該Piに与えられた重み係数をkiとした場合、Pi×kiのiについての総和で与えられる、前記配線構造中の配線層の層数であることを特徴とする請求項1に記載のリソグラフィ評価方法。
  4. 前記複数の評価対象領域における近接効果を評価する工程の結果に基づいて、前記基板上に形成されるレジストパターンの寸法誤差を見積もる工程をさらに有することを特徴とする請求項1ないし3のいずれか1項に記載のリソグラフィ評価方法。
  5. 半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、
    前記配線構造中の配線層の層数および配線層の厚さに係る属性と、前記基板上に形成されたレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性との関係を予め取得しておき、前記配線構造中の配線層の層数および配線層の厚さに係る属性と前記荷電粒子の前記基板表面における反射エネルギーに係る属性との関係に基づいて、荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係を取得する工程と
    を有することを特徴とするリソグラフィ評価方法。
  6. 前記荷電粒子の前記基板表面における反射エネルギーに係る属性は、前記荷電粒子ビームの後方散乱径または後方散乱係数であることを特徴とする請求項5に記載のリソグラフィ評価方法。
  7. 前記配線構造中の配線層の層数を第1の座標軸、前記配線構造中の配線層の厚さを第2の座標軸、前記基板上に形成されるレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性を第3の座標軸とする三つの座標軸で規定される3次元空間内に、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性の、前記配線構造中の配線層の層数および厚さの依存性を表現する工程をさらに有することを特徴とする請求項5または6項に記載のリソグラフィ評価方法。
  8. 前記配線構造中の配線層の層数および配線層の厚さに係る属性と前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性との関係を取得する工程は、
    前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性の前記配線構造中の配線層の層数の依存性を取得する工程と、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性の前記配線構造中の配線層の厚さの依存性を取得する工程とを含むことを特徴とする請求項5または6記載のリソグラフィ評価方法。
  9. 前記配線構造中の配線層の層数および配線層の厚さに係る属性と前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性との関係に基づいて、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性の値が所定値を超える、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値を抽出し、該抽出した配線構造中の配線層の層数および配線層の厚さに係る属性の値に対応した前記配線構造中の配線層の層数および厚さを算出する工程をさらに有することを特徴とする請求項5ないし8のいずれか1項に記載のリソグラフィ評価方法。
  10. 半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、
    前記基板を複数の評価対象領域に区分する工程と、
    荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係に基づいて、前記複数の評価対象領域のそれぞれにおける近接効果を評価する工程と
    を有することを特徴とするリソグラフィ評価方法。
  11. 荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係は、請求項5ないし9のいずれ1項に記載のリソグラフィ評価方法における、配線構造中の配線層の層数および配線層の厚さに係る属性と前記配線構造で反射された荷電粒子の基板表面における反射エネルギーに係る属性との関係を取得する工程を用いて取得されることを特徴とする請求項10に記載のリソグラフィ評価方法。
  12. 半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板を用意する工程と、
    前記基板を複数の評価対象領域に区分する工程と、
    前記基板上に形成されたレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性を取得する工程と、
    前記取得した前記属性の値に基づいて、前記複数の評価対象領域のそれぞれにおける近接効果を評価する工程と、
    前記評価した近接効に基づいて、前記レジストからなるレジストパターンの寸法が所定の寸法になるように、前記レジストパターンを補正する工程と
    を有することを特徴とするフォトリソグラフィプロセス。
  13. 前記レジストパターンを補正する工程は、前記レジストパターンの寸法または前記レジストの露光量を変更することで行うことを特徴とする請求項12に記載のフォトリソグラフィプロセス。
  14. コンピュータに、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板に係るデータを読み込ませる手順と、
    前記基板を複数の評価対象領域に区分させる手順と、
    前記配線構造中の配線層の層数および配線層の厚さに係る属性の値を予め取得させ、前記複数の評価対象領域におけるそれぞれの近接効果を評価させる手順とを実行させるためのプログラム。
  15. コンピュータに、半導体基板と、該半導体基板上に形成され、少なくとも一つ以上の配線層を含む配線構造とを備えた基板に係るデータを読み込ませる手順と、
    前記配線構造中の配線層の層数および配線層の厚さを含む、前記配線構造中の配線層の層数および配線層の厚さに係る属性と、前記基板上に形成されたレジストに荷電粒子ビームを照射したときに、前記配線構造で反射された荷電粒子の前記基板表面における反射エネルギーに係る属性との関係を予め取得しておき、前記配線構造中の配線層の層数および配線層の厚さに係る属性と前記荷電粒子の前記基板表面における反射エネルギーに係る属性との関係に基づいて、荷電粒子ビームを用いたリソグラフィプロセスにより前記基板上に形成されるレジストパターンの寸法誤差と、前記配線構造中の配線層の層数および配線層の厚さに係る属性の値との関係を取得させる手順とを実行させるためのプログラム。
JP2003396009A 2003-11-26 2003-11-26 リソグラフィ評価方法、リソグラフィプロセスおよびプログラム Expired - Fee Related JP4282447B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003396009A JP4282447B2 (ja) 2003-11-26 2003-11-26 リソグラフィ評価方法、リソグラフィプロセスおよびプログラム
TW093133673A TWI257664B (en) 2003-11-26 2004-11-04 Lithography evaluating method, lithography process, and memory medium
US10/994,242 US20050167661A1 (en) 2003-11-26 2004-11-23 Lithography evaluating method, semiconductor device manufacturing method and program medium
CNB2004100917356A CN100337307C (zh) 2003-11-26 2004-11-25 光刻评价方法和光刻工艺
US12/167,616 US20080293169A1 (en) 2003-11-26 2008-07-03 Lithography evaluating method, semiconductor device manufacturing method and program medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003396009A JP4282447B2 (ja) 2003-11-26 2003-11-26 リソグラフィ評価方法、リソグラフィプロセスおよびプログラム

Publications (2)

Publication Number Publication Date
JP2005159029A true JP2005159029A (ja) 2005-06-16
JP4282447B2 JP4282447B2 (ja) 2009-06-24

Family

ID=34721626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003396009A Expired - Fee Related JP4282447B2 (ja) 2003-11-26 2003-11-26 リソグラフィ評価方法、リソグラフィプロセスおよびプログラム

Country Status (4)

Country Link
US (2) US20050167661A1 (ja)
JP (1) JP4282447B2 (ja)
CN (1) CN100337307C (ja)
TW (1) TWI257664B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027613A (ja) * 2005-07-21 2007-02-01 Fujitsu Ltd パラメータ抽出方法
JP2007053202A (ja) * 2005-08-17 2007-03-01 Toshiba Corp 近接効果の計算方法、危険箇所検出装置及びプログラム
JP2007220748A (ja) * 2006-02-14 2007-08-30 Fujitsu Ltd 露光データ作成方法、露光データ作成装置、露光データ検証方法、露光データ検証装置、及びプログラム
CN105405783A (zh) * 2015-10-28 2016-03-16 上海华力微电子有限公司 一种针对多晶硅层光刻版图的工艺热点检查方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881848B2 (en) * 2006-04-28 2011-02-01 Nissan Motor Co., Ltd. Lane departure prevention apparatus and method
CN101510050B (zh) * 2009-03-25 2011-09-07 中国科学院微电子研究所 一种电子束曝光散射参数的提取方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2630433B2 (ja) * 1988-06-24 1997-07-16 有限会社野々川商事 醸造酒
JPH03122643A (ja) * 1989-10-06 1991-05-24 Fujitsu Ltd イオンビーム加工方法
JP2993339B2 (ja) * 1993-12-03 1999-12-20 ヤマハ株式会社 半導体装置の製造方法
JP2998651B2 (ja) * 1996-08-28 2000-01-11 日本電気株式会社 露光用設計パターンの修正方法
JP3335894B2 (ja) * 1997-11-17 2002-10-21 株式会社東芝 描画方法及び描画装置
KR100885940B1 (ko) * 2000-06-27 2009-02-26 가부시키가이샤 에바라 세이사꾸쇼 하전입자선에 의한 검사장치 및 그 검사장치를 사용한장치제조방법
US6890834B2 (en) * 2001-06-11 2005-05-10 Matsushita Electric Industrial Co., Ltd. Electronic device and method for manufacturing the same
JP3454259B2 (ja) * 2001-09-07 2003-10-06 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよび記録媒体、ならびに半導体装置の製造方法
JP3725841B2 (ja) * 2002-06-27 2005-12-14 株式会社東芝 電子ビーム露光の近接効果補正方法、露光方法、半導体装置の製造方法及び近接効果補正モジュール

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027613A (ja) * 2005-07-21 2007-02-01 Fujitsu Ltd パラメータ抽出方法
JP2007053202A (ja) * 2005-08-17 2007-03-01 Toshiba Corp 近接効果の計算方法、危険箇所検出装置及びプログラム
US7648809B2 (en) 2005-08-17 2010-01-19 Kabushiki Kaisha Toshiba Electron beam exposure method, hot spot detecting apparatus, semiconductor device manufacturing method, and computer program product
JP2007220748A (ja) * 2006-02-14 2007-08-30 Fujitsu Ltd 露光データ作成方法、露光データ作成装置、露光データ検証方法、露光データ検証装置、及びプログラム
CN105405783A (zh) * 2015-10-28 2016-03-16 上海华力微电子有限公司 一种针对多晶硅层光刻版图的工艺热点检查方法

Also Published As

Publication number Publication date
JP4282447B2 (ja) 2009-06-24
CN100337307C (zh) 2007-09-12
TW200537605A (en) 2005-11-16
US20050167661A1 (en) 2005-08-04
CN1622286A (zh) 2005-06-01
US20080293169A1 (en) 2008-11-27
TWI257664B (en) 2006-07-01

Similar Documents

Publication Publication Date Title
US8762900B2 (en) Method for proximity correction
JP4814651B2 (ja) 荷電粒子ビーム露光方法及びそれに用いられるプログラム
US8631361B2 (en) Integrated circuit design method with dynamic target point
JP2009543333A (ja) 集積回路の物理的レイアウトの最適化方法
JP5217442B2 (ja) 露光データ作成方法及び露光方法
US7648809B2 (en) Electron beam exposure method, hot spot detecting apparatus, semiconductor device manufacturing method, and computer program product
JP2003043661A (ja) パターン形成方法
US20060195815A1 (en) Exposure data generator and method thereof
US7569842B2 (en) Method for correcting electron beam exposure data
JP2008293240A (ja) パターン設計方法、パターン設計プログラムおよびパターン設計装置
JP4463589B2 (ja) 荷電粒子ビーム露光における下層構造に基づく後方散乱強度の生成方法及びその方法を利用した半導体装置の製造方法
US20080293169A1 (en) Lithography evaluating method, semiconductor device manufacturing method and program medium
US10386715B2 (en) Methodology for post-integration awareness in optical proximity correction
US20080178142A1 (en) Hotspot detection method for design and validation of layout for semiconductor device
JP4592240B2 (ja) マスクパターン作成方法及び半導体装置の製造方法
JP6239253B2 (ja) フォークト型散乱関数を使用した電子近接効果の校正方法
JP2006058413A (ja) マスクの形成方法
JP4551937B2 (ja) パターン形成方法
KR102688381B1 (ko) 반도체 디바이스 제조 방법 및 반도체 제조 어셈블리를 위한 공정 제어 시스템
US11429091B2 (en) Method of manufacturing a semiconductor device and process control system for a semiconductor manufacturing assembly
JP4992930B2 (ja) 荷電粒子ビーム露光における下層構造に基づく後方散乱強度の生成方法及びその方法を利用した半導体装置の製造方法
JP2002140655A (ja) 半導体ウエハの平坦化シミュレーション
JP4206576B2 (ja) 電子線リソグラフィ・シミュレーション方法および電子線リソグラフィ・シミュレーションシステム
CN118468801A (zh) 版图图形密度规格的设定方法
Isoyan et al. Full-chip high resolution electron-beam lithography proximity effect correction modeling

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070918

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080617

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090224

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090317

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140327

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees