JP2005158797A - Manufacturing method for semiconductor device - Google Patents

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圭 田村
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique capable of improving polishing characteristics in a CMP. <P>SOLUTION: When a silicon oxide film deposited on a semiconductor substrate is polished by a CMP method and left in trenches and element isolating sections are formed, a polishing pad PD in which the primary working trenches TN1 straightly extended in the outer peripheral direction from a central section, the secondary working trenches TN2 branched from the trenches TN1 and extended in the outer peripheral direction, and the tertiary working trenches TN3 branched from the trenches TN2 and extended in the outer peripheral direction are formed in each region of a surface divided into the plural at a radiation angle θ<SB>1</SB>of 30 to 60°, and a branch angle θ<SB>2</SB>in the outer peripheral direction formed by the trenches TN1 and the trenches TN2 and the branch angle θ<SB>3</SB>in the outer peripheral direction formed by the trenches TN2 and the trenches TN3 are set within 90°, is used. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置の製造技術に関し、特に、半導体ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工する化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）法を用いた半導体装置の製造に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device manufacturing technique, and in particular, uses a chemical mechanical polishing (CMP) method for processing unevenness of a surface such as an insulating film or a metal film deposited on a semiconductor wafer to be flat. The present invention relates to a technique that is effective when applied to the manufacture of semiconductor devices.

ＣＭＰ装置は、上側に半導体ウエハを保持しながら回転と加圧とを与えるポリシングヘッド部およびその駆動機構、それに対向する形式で下側に研磨パッドが貼り付けされるプラテン（定盤）およびその駆動機構があって、その他研磨パッドのドレッシング機構、半導体ウエハまたはチャック面などの洗浄機構、スラリー（研磨液）供給機構などで構成される。   The CMP apparatus includes a polishing head unit that applies rotation and pressurization while holding a semiconductor wafer on the upper side, and a driving mechanism for the polishing head unit, a platen (surface plate) on which a polishing pad is attached on the lower side in a manner opposed to the polishing head unit, and driving the platen. Other mechanisms include a polishing pad dressing mechanism, a semiconductor wafer or chuck surface cleaning mechanism, a slurry (polishing liquid) supply mechanism, and the like.

ところで、半導体装置の高集積化が進むにつれて、半導体素子は微細化され、素子構造は複雑となる。このため、現在ＣＭＰ工程において被研磨材（例えば絶縁膜、あるいはアルミニウムまたは銅などの相対的に柔らかい金属膜）の表面に生ずるスクラッチやダメージの増加、異物の増加、研磨特性（研磨レートおよび研磨均一性）の劣化などの問題が生じている。これらは半導体装置の製造歩留まりを低下させる要因の１つとなっており、研磨パッドの表面の目潰れ、研磨パッドの表面に堆積するスラリーの凝集粒子またはパッド・リテーナリングの削れ屑などが原因と考えられる。そこで、上記問題を解決するために様々な検討がなされている。例えば研磨パッドの材料またはその表面に設けられる微細孔や溝の形状、あるいはスラリー中の砥粒や添加剤などの最適化が検討されている（非特許文献１参照）。
土肥俊郎編著、「半導体ＣＭＰ技術」、株式会社工業調査会、２００１年１月１０日、ｐ．１１３−１１９ By the way, as the integration of semiconductor devices increases, the semiconductor elements are miniaturized and the element structure becomes complicated. For this reason, in the current CMP process, scratches and damages generated on the surface of a material to be polished (for example, an insulating film or a relatively soft metal film such as aluminum or copper), an increase in foreign matter, and polishing characteristics (polishing rate and uniform polishing) )) And other problems have occurred. These are one of the factors that lower the manufacturing yield of semiconductor devices, and are thought to be caused by clogging of the surface of the polishing pad, aggregated particles of slurry deposited on the surface of the polishing pad, or scraps from the pad retainer ring. It is done. Therefore, various studies have been made to solve the above problems. For example, optimization of the material of the polishing pad or the shape of micropores and grooves provided on the surface, or abrasive grains and additives in the slurry has been studied (see Non-Patent Document 1).
Edited by Toshiro Toi, “Semiconductor CMP Technology”, Industrial Research Co., Ltd., January 10, 2001, p. 113-119

本発明者らは、ＣＭＰ工程において研磨特性を向上させる技術として、研磨パッドの表面に施される微細孔や溝の形状について検討した。例えば研磨パッドの表面を加工して、１〜２ｍｍ直径の小さい孔を研磨パッドの表面に多数あける孔パターン（Perforation）、格子状に溝をあけるＸＹ格子パターン（X-Y Grooved）、または同心円状に溝をあける同心円パターン（K Grooved）を形成し、スラリーの流動性や半導体ウエハ面内における研磨特性の向上を図った。   The inventors of the present invention have studied the shape of fine holes and grooves formed on the surface of the polishing pad as a technique for improving the polishing characteristics in the CMP process. For example, by processing the surface of the polishing pad, a hole pattern (Perforation) in which a number of small holes with a diameter of 1 to 2 mm are formed on the surface of the polishing pad, an XY lattice pattern (XY Grooved) in which grooves are formed in a lattice shape, or concentric grooves A concentric pattern (K Grooved) was formed to improve the fluidity of the slurry and the polishing characteristics in the semiconductor wafer surface.

しかし、これらパターンを研磨パッドの表面に施しても、研磨パッド上に滴下されたスラリーが滑らかに広がらず、ＣＭＰ装置に設定される研磨条件、例えばプラテン回転数、スラリーの滴下量またはポリシングヘッド部の回転数や荷重などが変わると、これに追従して研磨特性も変化してしまう。このため、研磨パッドの表面に施されるパターンと研磨条件との整合性を確認する必要があり、また良好な研磨特性を得るための研磨条件が狭いという問題もある。さらに多量のスラリーが必要とされるため、ＣＭＰ工程の製造コストが相対的に高くなってしまう。   However, even if these patterns are applied to the surface of the polishing pad, the slurry dropped on the polishing pad does not spread smoothly, and polishing conditions set in the CMP apparatus, such as the platen rotation speed, the amount of slurry dropped, or the polishing head portion When the rotation speed or load of the wafer changes, the polishing characteristics change following this. For this reason, it is necessary to confirm the consistency between the pattern applied to the surface of the polishing pad and the polishing conditions, and there is also a problem that the polishing conditions for obtaining good polishing characteristics are narrow. Furthermore, since a large amount of slurry is required, the manufacturing cost of the CMP process becomes relatively high.

本発明の目的は、ＣＭＰにおける研磨特性を向上させることのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving polishing characteristics in CMP.

本発明の他の目的は、ＣＭＰにおいて使用するスラリーの滴下量を相対的に少なくすることのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of relatively reducing the dripping amount of slurry used in CMP.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置の製造方法は、半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、研磨パッドの表面を、所定の放射角度を持って複数の領域に分割すると共に、複数の領域のそれぞれに、研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝を形成するものである。   A method of manufacturing a semiconductor device according to the present invention includes a step of chemically and mechanically polishing the surface of a material to be polished formed on a semiconductor substrate using a polishing pad, and the surface of the polishing pad is subjected to a predetermined radiation angle. Are divided into a plurality of regions, and each of the plurality of regions is formed with a processing groove extending radially from the center of the polishing pad toward the outer periphery.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝を研磨パッドの表面に形成することにより、研磨パッド上に滴下されたスラリーの広がり（自己拡散）が滑らかとなり、研磨特性が向上する。またスラリーの広がりが滑らかになることから、スラリーの滴下量を相対的に少なくすることができる。   By forming a processing groove on the surface of the polishing pad that extends while branching radially from the center of the polishing pad to the outer periphery, the spread (self-diffusion) of the slurry dripped onto the polishing pad becomes smoother and the polishing characteristics are improved. To do. Further, since the spread of the slurry becomes smooth, the dripping amount of the slurry can be relatively reduced.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

本発明の実施の形態であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法の一例について、図１〜図１４を用いて工程順に説明する。   An example of a method for manufacturing a complementary metal oxide semiconductor (CMOS) device according to an embodiment of the present invention will be described in the order of steps with reference to FIGS.

まず、図１（ａ）に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。続いて半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄いパッド酸化膜（図示せず）を形成する。続いてこのパッド酸化膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜（図示せず）をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより素子分離領域の窒化シリコン膜とパッド酸化膜とを除去する。パッド酸化膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに半導体基板１に加わるストレスを緩和する目的で形成される。また窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１表面の酸化を防止するマスクとして利用される。   First, as shown in FIG. 1A, a semiconductor substrate (semiconductor wafer processed into a circular thin plate) 1 made of single crystal silicon having a specific resistance of about 10 Ωcm is prepared. Subsequently, the semiconductor substrate 1 is heat-treated at about 850 ° C. to form a thin pad oxide film (not shown) having a thickness of about 10 nm on its main surface. Subsequently, a silicon nitride film (not shown) having a thickness of about 120 nm is deposited on the pad oxide film by a CVD (Chemical Vapor Deposition) method, and then the element isolation region is nitrided by dry etching using the photoresist film as a mask. The silicon film and the pad oxide film are removed. The pad oxide film is formed for the purpose of alleviating stress applied to the semiconductor substrate 1 when a silicon oxide film embedded in the element isolation trench is densified (baked) in a later step. Further, since the silicon nitride film has a property that is not easily oxidized, it is used as a mask for preventing oxidation of the surface of the semiconductor substrate 1 below (active region).

次いで、窒化シリコン膜をマスクにしたドライエッチングにより素子分離領域の半導体基板１に深さ３５０ｎｍ程度の分離溝４ａを形成した後、エッチングで分離溝４ａの内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して分離溝４ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成する。続いてＣＶＤ法により半導体基板１上に酸化シリコン膜４ｂを堆積する。   Next, an isolation groove 4a having a depth of about 350 nm is formed in the semiconductor substrate 1 in the element isolation region by dry etching using the silicon nitride film as a mask, and then the damaged layer generated on the inner wall of the isolation groove 4a is removed by etching. Then, the semiconductor substrate 1 is heat-treated at about 1000 ° C. to form a thin silicon oxide film 2 having a thickness of about 10 nm on the inner wall of the separation groove 4a. Subsequently, a silicon oxide film 4b is deposited on the semiconductor substrate 1 by a CVD method.

次に、図１（ｂ）に示すように、この酸化シリコン膜４ｂの膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜４ｂをデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いたＣＭＰ法にてその酸化シリコン膜４ｂを研磨して分離溝４ａの内部に残すことにより、表面が平坦化された素子分離部を形成する。   Next, as shown in FIG. 1B, in order to improve the quality of the silicon oxide film 4b, the semiconductor substrate 1 is heat-treated to densify the silicon oxide film 4b. Thereafter, the silicon oxide film 4b is polished by the CMP method using the silicon nitride film as a stopper and left inside the isolation groove 4a, thereby forming an element isolation portion having a planarized surface.

ここで、上記素子分離部を形成する際のＣＭＰ処理について説明する。まず、酸化シリコン膜４ｂの研磨時には、研磨材として主にシリカ系スラリーを用い、また研磨パッドとしては、独立気泡が形成されたポリウレタン発泡体からなり、その径の平均値が約１５０μｍ以下のものを用いることを例示できる。   Here, the CMP process when forming the element isolation part will be described. First, when polishing the silicon oxide film 4b, a silica-based slurry is mainly used as an abrasive, and the polishing pad is made of a polyurethane foam in which closed cells are formed, and has an average diameter of about 150 μm or less. Can be exemplified.

さらに、研磨パッドの表面には溝加工が施されている。図２（ａ）に、研磨パッドの表面に設けられた第１溝パターンを示し、同図（ｂ）に、第１溝パターンの一部を拡大した図を示す。   Further, the surface of the polishing pad is grooved. FIG. 2A shows a first groove pattern provided on the surface of the polishing pad, and FIG. 2B shows an enlarged view of a part of the first groove pattern.

研磨パッドＰＤの表面は、研磨パッドＰＤの中心から所定の放射角度（θ1）を持って複数の領域（図中、点線で示す）に分けられており、各々の領域のほぼ全面に、加工溝が研磨パッドＰＤの中心部から外周方向へ放射上に分岐しながら延びる第１溝パターンＰ１が形成されている。第１溝パターンＰ１は、研磨パッドＰＤの中心部から外周方向へ真っ直ぐに延びる１次加工溝ＴＮ１、１次加工溝ＴＮ１から分岐し外周方向へ延びる２次加工溝ＴＮ２、さらに２次加工溝ＴＮ２から分岐し外周方向へ延びる３次加工溝ＴＮ３とからなる。１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３は研磨パッドＰＤの外周に到達せず、外周に到達するまでに消失する。さらにスラリーの流量を保持するため、１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３は互いに結合しないように配置されている。また第１溝パターンＰ１では階段分岐を採用している。すなわち、１次加工溝ＴＮ１から２次加工溝ＴＮ２が分岐した後も１次加工溝ＴＮ１は分岐前と同じ方向にそのまま延びており、同様に２次加工溝ＴＮ２から３次加工溝ＴＮ３が分岐した後も２次加工溝ＴＮ２は分岐前と同じ方向にそのまま延びている。 The surface of the polishing pad PD is divided into a plurality of regions (indicated by dotted lines in the figure) with a predetermined radiation angle (θ 1 ) from the center of the polishing pad PD. A first groove pattern P1 is formed that extends while the groove branches radially from the center of the polishing pad PD toward the outer periphery. The first groove pattern P1 includes a primary processing groove TN1 that extends straight from the center of the polishing pad PD in the outer peripheral direction, a secondary processing groove TN2 that branches from the primary processing groove TN1 and extends in the outer peripheral direction, and further a secondary processing groove TN2. And a tertiary machining groove TN3 extending from the outer circumference and extending in the outer circumferential direction. The primary to tertiary processed grooves TN1, TN2, and TN3 do not reach the outer periphery of the polishing pad PD, and disappear before reaching the outer periphery. Furthermore, in order to maintain the flow rate of the slurry, the primary to tertiary processing grooves TN1, TN2, and TN3 are arranged so as not to be coupled to each other. The first groove pattern P1 employs a staircase branch. That is, even after the secondary machining groove TN2 is branched from the primary machining groove TN1, the primary machining groove TN1 extends in the same direction as before the branching, and similarly, the secondary machining groove TN2 is branched from the tertiary machining groove TN3. After that, the secondary machining groove TN2 extends in the same direction as before branching.

１次加工溝ＴＮ１とそれから分岐する２次加工溝ＴＮ２とがなす外周方向の分岐角度θ2および２次加工溝ＴＮ２とそれから分岐する３次加工溝ＴＮ３とがなす外周方向の分岐角度θ3は９０度以内であればよいが、適正角度として３０〜６０度を挙げることができる。図２に示す第１溝パターンＰ１では、分岐角度θ2、θ3を４５度としている。また第１溝パターンＰ１が形成された１つの領域の放射角度θ1は３０〜６０度が望ましい。図２に示す第１溝パターンＰ１では、放射角度θ1を４５度としている。 The branch angle θ 2 in the outer circumferential direction formed by the primary machining groove TN1 and the secondary machining groove TN2 branched therefrom, and the branch angle θ 3 in the outer circumferential direction formed by the secondary machining groove TN2 and the tertiary machining groove TN3 branched therefrom. Although it should just be within 90 degree | times, 30-60 degree | times can be mentioned as a suitable angle. In the first groove pattern P1 shown in FIG. 2, the branch angles θ 2 and θ 3 are set to 45 degrees. Further, the radiation angle θ 1 of one region where the first groove pattern P1 is formed is preferably 30 to 60 degrees. In the first groove pattern P1 shown in FIG. 2, the radiation angle θ 1 is 45 degrees.

なお、第１溝パターンＰ１では１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３を形成したが、これに限定されるものではなく、４次以上の加工溝を形成してもよい。しかし、研磨パッドＰＤに多くの加工溝を形成すると加工溝同士が結合し、スラリーの流量を保持できなくなる可能性があるため、３次までの加工溝を形成するのが望ましい。また第１溝パターンＰ１では１次加工溝ＴＮ１は全て研磨パッドＰＤの中心部から外周方向へ延びており、中心部以外から外周方向へ延びる１次加工溝ＴＮ１は形成されない。   In the first groove pattern P1, primary to tertiary processed grooves TN1, TN2, and TN3 are formed. However, the present invention is not limited to this, and fourth or higher processed grooves may be formed. However, if many processed grooves are formed in the polishing pad PD, the processed grooves may be coupled to each other and the slurry flow rate may not be maintained. Therefore, it is desirable to form the processed grooves up to the third order. Further, in the first groove pattern P1, all the primary processing grooves TN1 extend in the outer peripheral direction from the center of the polishing pad PD, and the primary processing grooves TN1 extending in the outer peripheral direction from other than the center are not formed.

１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３の幅は、全て同じにすることもできるが、スラリーの流量を保持するためには、次数が増えるに従い順次細くすることが望ましい。図３に、加工溝の一部を拡大した図を示す。ここでは、１次加工溝ＴＮ１とそれから分岐した２次加工溝ＴＮ２の一部が示されている。２次加工溝ＴＮ２の幅は１次加工溝ＴＮ１の幅よりも細くなっており、その関係は、例えば式（１）で表すことができる。   The widths of the primary to tertiary processed grooves TN1, TN2, and TN3 can all be the same. However, in order to maintain the flow rate of the slurry, it is desirable that the width is gradually reduced as the order increases. FIG. 3 shows an enlarged view of a part of the machining groove. Here, the primary machining groove TN1 and a part of the secondary machining groove TN2 branched therefrom are shown. The width of the secondary machining groove TN2 is narrower than the width of the primary machining groove TN1, and the relationship can be expressed by, for example, Expression (1).

Ａ＝α×Ｂβ 式（１）
式（１）におけるＡは１次加工溝ＴＮ１の幅、Ｂは２次加工溝ＴＮ２の幅、αおよびβは任意定数である。なおここでは、１次加工溝ＴＮ１の幅と２次加工溝ＴＮ２の幅との関係について説明したが、これに限定されるものではなく、ｎ（ｎは１以上の整数）次加工溝の幅と（ｎ＋１）次加工溝の幅との関係に適用することができ、例えば３次加工溝ＴＮ３の幅は２次加工溝ＴＮ２の幅よりも細く、式（１）で表される関係を満たすことができる。 A = α × Bβ Formula (1)
In Formula (1), A is the width of the primary machining groove TN1, B is the width of the secondary machining groove TN2, and α and β are arbitrary constants. Here, the relationship between the width of the primary machining groove TN1 and the width of the secondary machining groove TN2 has been described. However, the present invention is not limited to this, and the width of the n (n is an integer of 1 or more) secondary machining groove. And the width of the (n + 1) -order processed groove, for example, the width of the tertiary-processed groove TN3 is narrower than the width of the secondary-processed groove TN2, and satisfies the relationship expressed by Expression (1). be able to.

このように、研磨パッドＰＤの中心部から外周方向へ放射状に分岐しながら延びる加工溝を研磨パッドＰＤの表面に形成することにより、研磨パッドＰＤ上に滴下されたスラリーの広がりを滑らかにすることができて、これにより研磨特性を向上することができる。またスラリーの広がりが滑らかになることから、その表面に微細孔や溝を形成しない研磨パッドを使用した場合よりもスラリーの滴下量を３０〜４０％程度低減することができる。これによりＣＭＰ工程における製造コストを下げることができる。   In this way, by forming a processing groove on the surface of the polishing pad PD that extends while radially branching from the center of the polishing pad PD toward the outer peripheral direction, the spread of the slurry dropped on the polishing pad PD is made smooth. As a result, the polishing characteristics can be improved. Further, since the spread of the slurry becomes smooth, the dripping amount of the slurry can be reduced by about 30 to 40% as compared with the case where a polishing pad that does not form micropores or grooves on the surface is used. Thereby, the manufacturing cost in the CMP process can be reduced.

次に、放射角度θ1を６０度として、前記第１溝パターンＰ１の分岐ルールを変更した他の溝パターンを図４〜図７に示す。 Next, other groove patterns obtained by changing the branching rule of the first groove pattern P1 with the radiation angle θ 1 being 60 degrees are shown in FIGS.

図４は、分岐角度θ2，θ3を３０度とした段階分岐の第２溝パターンを示す。第２溝パターンＰ２では、前記第１溝パターンＰ１と同様の階段分岐を採用しているが、１次加工溝ＴＮ１とそれから分岐する２次加工溝ＴＮ２とがなす外周方向の分岐角度θ2および２次加工溝ＴＮ２とそれから分岐する３次加工溝ＴＮ３とがなす外周方向の分岐角度θ3を３０度としている。 FIG. 4 shows the second groove pattern of the step branch with the branch angles θ 2 and θ 3 set to 30 degrees. The second groove pattern P2 employs the same stepped branch as the first groove pattern P1, but the branch angle θ 2 in the outer circumferential direction formed by the primary machining groove TN1 and the secondary machining groove TN2 branched therefrom and The branch angle θ 3 in the outer circumferential direction formed by the secondary machining groove TN2 and the tertiary machining groove TN3 branched therefrom is 30 degrees.

図５は、ｎ次加工溝から（ｎ＋１）次加工溝が分岐した後、ｎ次加工溝が分岐前と異なる方向に延びる完全分岐を採用した第３溝パターンを示す。第３溝パターンＰ３では、加工溝は研磨パッドＰＤの中心部から外周方向へ放射状に延びており、分岐するが、分岐角度および分岐する次数は任意である。   FIG. 5 shows a third groove pattern employing a complete branch in which the n-th processed groove extends in a direction different from that before the branch after the (n + 1) -th processed groove is branched from the n-th processed groove. In the third groove pattern P3, the processing groove extends radially from the center of the polishing pad PD in the outer peripheral direction and branches, but the branching angle and the branching order are arbitrary.

図６は、ｎ次加工溝から（ｎ＋１）次加工溝が分岐した後、ｎ次加工溝が分岐前と同じ方向および異なる方向に延びる第１混合分岐を採用した第４溝パターンを示す。第４溝パターンＰ４では、加工溝は研磨パッドＰＤの中心部から外周方向へ放射状に延びており、分岐するが、分岐角度を３０度または任意の角度としており、また分岐する次元は任意である。   FIG. 6 shows a fourth groove pattern that employs a first mixed branch in which the n-th processed groove extends in the same direction as that before the branch and a different direction after the (n + 1) -th processed groove branches from the n-th processed groove. In the fourth groove pattern P4, the processing grooves extend radially from the center of the polishing pad PD toward the outer peripheral direction and branch. However, the branch angle is 30 degrees or an arbitrary angle, and the branching dimension is arbitrary. .

図７は、ｎ次加工溝から（ｎ＋１）次加工溝が分岐した後、ｎ次加工溝が分岐前と同じ方向および異なる方向に延びる第２混合分岐を採用した第５溝パターンを示す。第５溝パターンＰ５では、前記第４溝パターンＰ４と同様に、分岐角度θ3を３０度または任意の角度としており、また分岐する次元は任意である。さらに第５溝パターンＰ５では、単位面積当たりの加工溝の比率をほぼ一定としている。すなわち、図中に示したＡ領域とＢ領域とにおいて加工溝の面積割合がほぼ一定になるように、加工溝が配置されている。これによりスラリーの流量を保持することができる。 FIG. 7 shows a fifth groove pattern employing a second mixed branch in which the (n + 1) -th processed groove is branched from the n-th processed groove and then the n-th processed groove extends in the same direction as that before branching and in a different direction. In the fifth groove pattern P5, similarly to the fourth groove pattern P4, the branching angle θ 3 is 30 degrees or an arbitrary angle, and the branching dimension is arbitrary. Further, in the fifth groove pattern P5, the ratio of the processed grooves per unit area is made substantially constant. That is, the processing grooves are arranged so that the area ratio of the processing grooves is substantially constant in the A region and the B region shown in the drawing. Thereby, the flow rate of the slurry can be maintained.

次に、放射角度θ1を３０度として、前記第１溝パターンＰ１の分岐ルールを変更した他の溝パターンを図８に示す。第６溝パターンＰ６では、研磨パッドＰＤの回転方向に依存した加工溝が配置されている。例えば２次加工溝ＴＮ２および３次加工溝ＴＮ３が、研磨パッドＰＤの回転方向と反対の外周方向のみに延びており、これによりスラリーが研磨パッドＰＤの回転方向と反対の方向に滑らかに広がることができる。 Next, FIG. 8 shows another groove pattern in which the radiation angle θ 1 is 30 degrees and the branching rule of the first groove pattern P1 is changed. In the sixth groove pattern P6, processing grooves depending on the rotation direction of the polishing pad PD are arranged. For example, the secondary processing groove TN2 and the tertiary processing groove TN3 extend only in the outer peripheral direction opposite to the rotation direction of the polishing pad PD, and thereby the slurry smoothly spreads in the direction opposite to the rotation direction of the polishing pad PD. Can do.

このような研磨パッドＰＤを用いて、窒化シリコン膜を研磨終点として分離溝４ａの外部の酸化シリコン膜４ｂを研磨する。また酸化シリコン膜４ｂの研磨時においては、図９に示すようなＣＭＰ装置を用いる。このＣＭＰ装置は、モータＭ１の駆動力によって回転運動を行うプラテンＰＬＴ上に研磨パッドＰＤが載置される。キャリアＣＲＹは、半導体ウエハ（半導体基板１）の主面を研磨パッドＰＤに向けて保持し、モータＭ２の駆動力によって回転運動を行う。このような状況下において、研磨パッドＰＤの表面にスラリーＳＬＲを供給しつつ、プラテンＰＬＴの回転運動およびキャリアＣＲＹの回転運動によって半導体ウエハの主面に成膜された酸化シリコン膜４ｂを化学的および機械的に研磨するものである。また図１０は、図９に示したＣＭＰ装置のうち、キャリアＣＲＹを拡大して示したものである。キャリアＣＲＹは、半導体ウエハを保持するウエハチャックＣＨＫ、半導体ウエハが研磨中に外れることを防ぐリテーナリングＲＮＧおよびこれらの部位を保持し半導体ウエハに研磨圧力を加える研磨ハウジングＨＯＳなどから形成されている
上記酸化シリコン膜４ｂの形成後、例えば希釈アンモニア水、純水およびＤＨＦ（希フッ酸）溶液を用いた洗浄により、半導体基板１の表面に付着した研磨砥粒および汚染を除去する。 Using such a polishing pad PD, the silicon oxide film 4b outside the separation groove 4a is polished using the silicon nitride film as a polishing end point. In polishing the silicon oxide film 4b, a CMP apparatus as shown in FIG. 9 is used. In this CMP apparatus, a polishing pad PD is placed on a platen PLT that rotates by a driving force of a motor M1. The carrier CRY holds the main surface of the semiconductor wafer (semiconductor substrate 1) toward the polishing pad PD, and rotates by the driving force of the motor M2. Under such circumstances, while supplying the slurry SLR to the surface of the polishing pad PD, the silicon oxide film 4b formed on the main surface of the semiconductor wafer by the rotational motion of the platen PLT and the rotational motion of the carrier CRY is chemically and It is mechanically polished. FIG. 10 is an enlarged view of the carrier CRY in the CMP apparatus shown in FIG. The carrier CRY is formed of a wafer chuck CHK that holds a semiconductor wafer, a retainer ring RNG that prevents the semiconductor wafer from being removed during polishing, and a polishing housing HOS that holds these portions and applies polishing pressure to the semiconductor wafer. After the formation of the silicon oxide film 4b, polishing abrasive grains and contamination adhering to the surface of the semiconductor substrate 1 are removed by cleaning using, for example, diluted ammonia water, pure water, and DHF (dilute hydrofluoric acid) solution.

次に、図１１（ａ）に示すように、熱リン酸を用いたウェットエッチングにより半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する領域にホウ素（Ｂ）をイオン注入してｐ型ウェル５を形成する。続いて半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にリン（Ｐ）をイオン注入してｎ型ウェル６を形成する。   Next, as shown in FIG. 11A, after the silicon nitride film remaining on the active region of the semiconductor substrate 1 is removed by wet etching using hot phosphoric acid, the n-channel MISFET (Metal) of the semiconductor substrate 1 is removed. Boron (B) is ion-implanted into a region where an Insulator Semiconductor Field Effect Transistor is to be formed to form a p-type well 5. Subsequently, phosphorus (P) is ion-implanted into a region of the semiconductor substrate 1 where a p-channel MISFET is to be formed, thereby forming an n-type well 6.

次いで、半導体基板１を熱処理することによって、ｐ型ウェル５およびｎ型ウェル６の表面にゲート絶縁膜７を形成した後、ゲート絶縁膜７の上部にゲート電極８を形成する。ゲート電極８は、例えばリンをドープした低抵抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、およびタングステン（Ｗ）膜をこの順で積層した３層の導電性膜によって構成する。   Next, the semiconductor substrate 1 is heat-treated to form the gate insulating film 7 on the surfaces of the p-type well 5 and the n-type well 6, and then the gate electrode 8 is formed on the gate insulating film 7. The gate electrode 8 is composed of, for example, a three-layer conductive film in which a low-resistance polycrystalline silicon film doped with phosphorus, a tungsten nitride (WN) film, and a tungsten (W) film are stacked in this order.

次いで、ｐ型ウェル５にリンまたはヒ素（Ａｓ）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）９を形成し、ｎ型ウェル６にホウ素をイオン注入することによってｐ型半導体領域（ソース、ドレイン）１０を形成する。ここまでの工程によって、ｐ型ウェル５にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル６にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。続いてｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコンからなる層間絶縁膜１１を形成する。   Then, phosphorus or arsenic (As) is ion-implanted into the p-type well 5 to form an n-type semiconductor region (source / drain) 9, and boron is ion-implanted into the n-type well 6 to form a p-type semiconductor region ( (Source, drain) 10 is formed. Through the steps so far, the n-channel MISFET Qn is formed in the p-type well 5, and the p-channel MISFET Qp is formed in the n-type well 6. Subsequently, an interlayer insulating film 11 made of silicon oxide is formed on the n-channel MISFET Qn and the p-channel MISFET Qp.

次に、図１１（ｂ）に示すように、ＣＭＰ法により層間絶縁膜１１の表面を研磨して、その表面を平坦に加工する。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、層間絶縁膜１１を研磨する。   Next, as shown in FIG. 11B, the surface of the interlayer insulating film 11 is polished by the CMP method, and the surface is processed to be flat. At the time of polishing, the CMP apparatus shown in FIG. 9 is used to polish the interlayer insulating film 11 with the polishing pad in which the processing groove according to the present embodiment is formed.

次に、図１２（ａ）に示すように、フォトレジスト膜をマスクにして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）９およびｐ型半導体領域（ソース、ドレイン）１０の上部にコンタクトホール１２を形成する。続いてコンタクトホール１２内を含む半導体基板１上に、スパッタリング法により、例えば膜厚１０ｎｍ程度のチタン（Ｔｉ）膜および膜厚１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を順次堆積してバリア導体膜１３ａを形成した後、さらにＣＶＤ法により、例えば膜厚５００ｎｍ程度のタングステン膜１３ｂを堆積し、コンタクトホール１２を埋め込む。   Next, as shown in FIG. 12A, the interlayer insulating film 11 is dry-etched using the photoresist film as a mask, so that an n-type semiconductor region (source, drain) 9 and a p-type semiconductor region (source, drain) are formed. ) A contact hole 12 is formed above 10. Subsequently, for example, a titanium (Ti) film having a thickness of about 10 nm and a titanium nitride (TiN) film having a thickness of about 10 nm are sequentially deposited on the semiconductor substrate 1 including the inside of the contact hole 12 by a sputtering method. Then, a tungsten film 13b having a film thickness of, for example, about 500 nm is further deposited by CVD, and the contact hole 12 is buried.

次に、図１２（ｂ）に示すように、コンタクトホール１２以外の層間絶縁膜１１上のバリア導体膜１３ａおよびタングステン膜１３ｂを、例えばＣＭＰ法により除去し、プラグ１３を形成する。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、層間絶縁膜１１を研磨終点としてコンタクトホール１２の外部のバリア導体膜１３ａおよびタングステン膜１３ｂを研磨する。   Next, as shown in FIG. 12B, the barrier conductor film 13a and the tungsten film 13b on the interlayer insulating film 11 other than the contact hole 12 are removed by, for example, a CMP method, and the plug 13 is formed. At the time of polishing, using the CMP apparatus shown in FIG. 9 above, the barrier conductor film 13a outside the contact hole 12 with the interlayer insulating film 11 as the polishing end point by the polishing pad in which the processing groove according to the present embodiment is formed and The tungsten film 13b is polished.

次に、図１３（ａ）に示すように、半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積することにより、エッチングストッパ膜１４を形成する。エッチングストッパ膜１４は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。本実施の形態では、このエッチングストッパ膜１４として窒化シリコン膜を用いることを例示するが、窒化シリコン膜の代わりにプラズマＣＶＤ法により堆積した炭化シリコン（ＳｉＣ）膜または炭化シリコン膜の成分中に窒素（Ｎ）を所定量含む炭窒化シリコン（ＳｉＣＮ）膜を用いてもよい。   Next, as shown in FIG. 13A, an etching stopper film 14 is formed on the semiconductor substrate 1 by depositing a silicon nitride film by, for example, the CVD method. The etching stopper film 14 is for avoiding damage to the lower layer due to excessive digging or deterioration of processing dimensional accuracy when forming a wiring forming groove or hole in the upper insulating film. Is. In this embodiment, the use of a silicon nitride film as the etching stopper film 14 is exemplified. However, instead of the silicon nitride film, a silicon carbide (SiC) film deposited by a plasma CVD method or a component of a silicon carbide film contains nitrogen. A silicon carbonitride (SiCN) film containing a predetermined amount of (N) may be used.

次いで、例えばエッチングストッパ膜１４の表面にＣＶＤ法により酸化シリコン膜を堆積し、膜厚２００ｎｍ程度の層間絶縁膜１５を堆積する。続いてフォトレジスト膜をマスクにしてエッチングストッパ膜１４および層間絶縁膜１５をドライエッチングすることにより埋め込み配線形成用の配線溝１６を形成する。続いて配線溝１６の底部に露出したプラグ１３の表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。   Next, for example, a silicon oxide film is deposited on the surface of the etching stopper film 14 by a CVD method, and an interlayer insulating film 15 having a thickness of about 200 nm is deposited. Subsequently, by using the photoresist film as a mask, the etching stopper film 14 and the interlayer insulating film 15 are dry-etched to form a wiring groove 16 for forming a buried wiring. Subsequently, in order to remove the reaction layer on the surface of the plug 13 exposed at the bottom of the wiring groove 16, surface treatment of the semiconductor substrate 1 is performed by sputter etching in an argon (Ar) atmosphere.

次いで、半導体基板１の全面に、バリア導体膜１７Ａとなる、例えば窒化タンタル（ＴａＮ）膜を反応性スパッタリングにより堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積する銅（Ｃｕ）膜の密着性の向上および銅の拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお本実施の形態においては、バリア導体膜１７Ａとして窒化タンタル膜を例示するが、タンタル（Ｔａ）等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。   Next, a tantalum nitride (TaN) film, for example, which becomes the barrier conductor film 17A is deposited on the entire surface of the semiconductor substrate 1 by reactive sputtering. The deposition of the tantalum nitride film is performed in order to improve the adhesion of the copper (Cu) film deposited in the subsequent process and to prevent the diffusion of copper, and the film thickness can be exemplified as about 30 nm. In the present embodiment, a tantalum nitride film is exemplified as the barrier conductor film 17A, but a metal film such as tantalum (Ta), a laminated film of tantalum nitride and tantalum, a titanium nitride film, or a metal film and a titanium nitride film The laminated film may be used.

次いで、バリア導体膜１７Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜をイオン化スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、配線溝１６を埋め込むように銅膜を堆積し、この銅膜と上記したシード膜とを合わせて導電性膜１７Ｂとする。この配線溝１６を埋め込む銅膜は、例えば電解めっき法にて形成し、めっき液としては、例えば硫酸（Ｈ2ＳＯ4）に１０％の硫酸銅（ＣｕＳＯ4）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。なお本実施の形態においては、配線溝１６を埋め込む銅膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。続いてアニール処理によって銅膜の歪みを緩和させることにより、良質な銅膜を得ることができる。 Next, for example, a copper film or a copper alloy film serving as a seed film is deposited on the entire surface of the semiconductor substrate 1 on which the barrier conductor film 17A is deposited by ionization sputtering or CVD. Subsequently, a copper film is deposited on the entire surface of the semiconductor substrate 1 on which the seed film is deposited so as to fill the wiring groove 16, and the copper film and the seed film are combined to form a conductive film 17B. The copper film filling the wiring groove 16 is formed by, for example, an electrolytic plating method. As a plating solution, for example, 10% copper sulfate (CuSO 4 ) in sulfuric acid (H 2 SO 4 ) and copper film for improving the coverage. Use with additives. In this embodiment, the case where the electrolytic plating method is used for the deposition of the copper film filling the wiring groove 16 is illustrated, but the electroless plating method may be used. Subsequently, by relaxing the distortion of the copper film by annealing, a high-quality copper film can be obtained.

次に、図１３（ｂ）に示すように、層間絶縁膜１５上の余分なバリア導体膜１７Ａおよび導電性膜１７Ｂを除去し、配線溝１６内にバリア導体膜１７Ａおよび導電性膜１７Ｂを残すことにより、埋め込み配線１７を形成する。バリア導体膜１７Ａおよび導電性膜１７Ｂの除去は、ＣＭＰ法を用いた研磨により行う。この時、配線溝１６以外の領域のバリア導体膜１７Ａを完全に除去するために、オーバー研磨を施す必要がある。またバリア導体膜１７Ａの研磨速度は、導電性膜１７Ｂの研磨速度に比べて遅いことから、このオーバー研磨処理時に相対的に幅が広い配線溝１６では、埋め込まれる導電性膜１７Ｂが選択的に研磨されて中央部に窪みが生ずる場合がある。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、層間絶縁膜１５を研磨終点として配線溝１６の外部のバリア導体膜１７Ａおよび導電性膜１７Ｂを研磨する。   Next, as shown in FIG. 13B, the excess barrier conductor film 17A and the conductive film 17B on the interlayer insulating film 15 are removed, leaving the barrier conductor film 17A and the conductive film 17B in the wiring groove 16. As a result, the buried wiring 17 is formed. The removal of the barrier conductor film 17A and the conductive film 17B is performed by polishing using a CMP method. At this time, in order to completely remove the barrier conductor film 17A in the region other than the wiring groove 16, it is necessary to perform over polishing. Further, since the polishing rate of the barrier conductor film 17A is lower than the polishing rate of the conductive film 17B, the conductive film 17B to be embedded is selectively used in the wiring groove 16 having a relatively wide width during the over-polishing process. It may be polished and a dent may be generated in the center. At the time of polishing, using the CMP apparatus shown in FIG. 9 above, the barrier conductor film 17A outside the wiring groove 16 with the interlayer insulating film 15 as the polishing end point is polished by the polishing pad in which the processing groove according to the present embodiment is formed. The conductive film 17B is polished.

次に、図１４（ａ）に示すように、埋め込み配線１７および層間絶縁膜１５上に窒化シリコン膜を堆積してエッチングストッパ膜１８を形成する。この窒化シリコン膜の堆積には、例えばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。前記エッチングストッパ膜１４と同様に、エッチングストッパ膜１８として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。エッチングストッパ膜１８は、後の工程において、エッチングを行う際のエッチングストッパ層として機能させることができる。またエッチングストッパ膜１８は、埋め込み配線１７の導電性膜１７Ｂをなす銅の拡散を抑制する機能も有する。   Next, as shown in FIG. 14A, a silicon nitride film is deposited on the buried wiring 17 and the interlayer insulating film 15 to form an etching stopper film 18. For the deposition of the silicon nitride film, for example, a plasma CVD method can be used, and the film thickness is about 50 nm. Similar to the etching stopper film 14, a silicon carbide film or a silicon carbonitride film may be used as the etching stopper film 18. The etching stopper film 18 can function as an etching stopper layer when etching is performed in a later process. The etching stopper film 18 also has a function of suppressing the diffusion of copper forming the conductive film 17B of the embedded wiring 17.

次いで、エッチングストッパ膜１８の表面に、膜厚２００ｎｍ程度の絶縁膜１９を堆積する。この絶縁膜１９として、フッ素を添加したＣＶＤ酸化膜などの低誘電率膜（ＳｉＯＦ膜）を例示することができる。続いてＣＭＰ法により絶縁膜１９の表面を研磨して、その表面を平坦に加工する。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、絶縁膜１９を研磨する。   Next, an insulating film 19 having a thickness of about 200 nm is deposited on the surface of the etching stopper film 18. Examples of the insulating film 19 include a low dielectric constant film (SiOF film) such as a CVD oxide film to which fluorine is added. Subsequently, the surface of the insulating film 19 is polished by the CMP method, and the surface is processed to be flat. At the time of polishing, the insulating film 19 is polished by using the CMP apparatus shown in FIG. 9 with the polishing pad in which the processing groove according to the present embodiment is formed.

次いで、絶縁膜１９の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚２５ｎｍ程度のエッチングストッパ膜２０を形成する。前記エッチングストッパ膜１４、１８と同様に、エッチングストッパ膜２０として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。このエッチングストッパ膜２０は、後の工程においてエッチングストッパ膜２０上に絶縁膜を形成し、その絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。   Next, a silicon nitride film is deposited on the surface of the insulating film 19 by, for example, plasma CVD to form an etching stopper film 20 having a thickness of about 25 nm. Similar to the etching stopper films 14 and 18, a silicon carbide film or a silicon carbonitride film may be used as the etching stopper film 20. This etching stopper film 20 forms an insulating film on the etching stopper film 20 in a later step, and when a trench or hole for forming a wiring is formed in the insulating film, the underlying layer may be damaged due to excessive digging. This is to avoid the deterioration of the machining dimensional accuracy.

次いで、エッチングストッパ膜２０の表面に、例えばＣＶＤ法にて酸化シリコン膜を堆積し、膜厚２２５ｎｍ程度の絶縁膜２１を形成する。前記絶縁膜１９と同様に、この絶縁膜２１をフッ素を添加したＣＶＤ酸化膜などの低誘電率膜としてもよい。それにより、本実施の形態の半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。なお図示は省略するが、絶縁膜２１の形成後、絶縁膜２１の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積することにより、前記エッチングストッパ膜１４、１８、２０と同様のエッチングストッパ膜を形成する。   Next, a silicon oxide film is deposited on the surface of the etching stopper film 20 by, for example, a CVD method to form an insulating film 21 having a thickness of about 225 nm. Similar to the insulating film 19, the insulating film 21 may be a low dielectric constant film such as a CVD oxide film to which fluorine is added. Thereby, the total dielectric constant of the wiring of the semiconductor device of this embodiment can be lowered, and wiring delay can be improved. Although illustration is omitted, after the insulating film 21 is formed, a silicon nitride film is deposited on the surface of the insulating film 21 by, for example, a plasma CVD method, so that the same etching stopper as the etching stopper films 14, 18, and 20 is formed. A film is formed.

次いで、配線である埋め込み配線１７と、後の工程にて形成する上層配線である埋め込み配線とを接続するためのコンタクトホールを形成する。なおこのコンタクトホールは、図１４（ａ）には表示されない領域で形成されているものとする。またこのコンタクトホールは、絶縁膜２１上に埋め込み配線１７と接続するためのコンタクトホールパターンと同一形状のフォトレジスト膜を形成し、それをマスクとして絶縁膜２１、エッチングストッパ膜２０、絶縁膜１９およびエッチングストッパ膜１８を順次ドライエッチングすることによって形成することができる。続いてフォトレジスト膜を除去し、絶縁膜２１上に配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとして絶縁膜２１およびエッチングストッパ膜２０を順次ドライエッチングすることによって、幅が０.２５μｍ〜５０μｍ程度の配線溝２２を形成する。   Next, a contact hole is formed for connecting the embedded wiring 17 which is a wiring and the embedded wiring which is an upper layer wiring formed in a later process. It is assumed that this contact hole is formed in a region not shown in FIG. In addition, a photoresist film having the same shape as the contact hole pattern for connecting to the buried wiring 17 is formed on the insulating film 21 as the contact hole, and the insulating film 21, the etching stopper film 20, the insulating film 19, and the like are used as a mask. The etching stopper film 18 can be formed by sequentially dry etching. Subsequently, the photoresist film is removed, a photoresist film having the same shape as the wiring groove pattern is formed on the insulating film 21, and the insulating film 21 and the etching stopper film 20 are sequentially dry-etched using the photoresist film as a mask, thereby increasing the width. A wiring groove 22 of about 0.25 μm to 50 μm is formed.

次いで、バリア導体膜１７Ａを堆積した工程と同様の工程により、膜厚５０ｎｍ程度のバリア導体膜２３Ａを堆積する。このバリア導体膜２３Ａとしては、例えばタンタル（Ｔａ）膜を用いることができる。なお本実施の形態においてはバリア導体膜２３Ａとしてタンタル膜を例示するが、窒化タンタル膜、窒化チタン膜あるいはタンタル膜等の金属膜と窒化膜との積層膜等であってもよい。またバリア導体膜２３Ａが窒化チタン膜の場合、この後の工程である銅膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。   Next, a barrier conductor film 23A having a thickness of about 50 nm is deposited by a process similar to the process of depositing the barrier conductor film 17A. As this barrier conductor film 23A, for example, a tantalum (Ta) film can be used. In this embodiment, a tantalum film is exemplified as the barrier conductor film 23A, but a tantalum nitride film, a titanium nitride film, or a laminated film of a nitride film and a metal film such as a tantalum film may be used. When the barrier conductor film 23A is a titanium nitride film, the surface of the titanium nitride film can be sputter etched immediately before the copper film is deposited in the subsequent process.

次いで、バリア導体膜２３Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜を長距離スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、例えば銅膜からなる膜厚７５０ｎｍ程度の導電性膜を上記コンタクトホールおよび配線溝２２を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜２３Ｂとする。このコンタクトホールおよび配線溝２２を埋め込む導電性膜は、例えば電解めっき法にて形成することができる。続いてアニール処理によってその導電性膜２３Ｂの歪みを除去し安定化させる。   Next, for example, a copper film or a copper alloy film serving as a seed film is deposited on the entire surface of the semiconductor substrate 1 on which the barrier conductor film 23A is deposited by a long-distance sputtering method or a CVD method. Subsequently, on the entire surface of the semiconductor substrate 1 on which the seed film is deposited, a conductive film made of, for example, a copper film having a thickness of about 750 nm is deposited so as to fill the contact hole and the wiring groove 22. Together with the seed film, a conductive film 23B is obtained. The conductive film filling the contact hole and the wiring groove 22 can be formed by, for example, an electrolytic plating method. Subsequently, the distortion of the conductive film 23B is removed and stabilized by annealing.

次に、図１４（ｂ）に示すように、ＣＭＰ法を用いた研磨によって絶縁膜２１上の余分なバリア導体膜２３Ａおよび導電性膜２３Ｂを除去し、上記コンタクトホールおよび配線溝２２内にバリア導体膜２３Ａおよび導電性膜２３Ｂを残すことで、埋め込み配線２３を形成する。   Next, as shown in FIG. 14B, the excess barrier conductor film 23A and the conductive film 23B on the insulating film 21 are removed by polishing using the CMP method, and a barrier is formed in the contact hole and the wiring groove 22. By leaving the conductor film 23A and the conductive film 23B, the embedded wiring 23 is formed.

上記埋め込み配線２３の形成後、例えば図１４を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線２３の上部にさらに多層に配線を形成し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。   After the formation of the embedded wiring 23, for example, by repeating the same process as described with reference to FIG. 14, wiring is formed in multiple layers above the embedded wiring 23, and the entire surface of the semiconductor substrate 1 is further covered with a passivation film. By covering, the CMOS device is almost completed.

なお、本実施の形態では、本発明をＣＭＯＳデバイスの製造過程であるＣＭＰ工程に適用した場合について説明したが、被研磨材の材質に限定されることなく、いかなる半導体装置の製造過程であるＣＭＰ工程にも適用可能である。   In the present embodiment, the case where the present invention is applied to the CMP process, which is a process for manufacturing a CMOS device, has been described. However, the present invention is not limited to the material of the material to be polished, and any process for manufacturing a semiconductor device. It can also be applied to processes.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、ＣＭＰ用の研磨パッドに適用した場合について説明したが、シリコン結晶研磨用パッドまたは光学レンズ研磨用パッドなどにも適用することが可能である。   For example, in the above-described embodiment, the case where the present invention is applied to a CMP polishing pad has been described. However, the present invention can also be applied to a silicon crystal polishing pad or an optical lens polishing pad.

本発明は、半導体ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工するＣＭＰ工程を有する半導体装置の製造方法に適用することができる。   The present invention can be applied to a method of manufacturing a semiconductor device having a CMP process in which unevenness on the surface of an insulating film or a metal film deposited on a semiconductor wafer is processed flat.

本発明の実施の形態である半導体装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor device which is embodiment of this invention. 本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第１溝パターンが形成された研磨パッドの要部平面図である。It is a principal part top view of the polishing pad in which the 1st groove | channel pattern used at the time of the CMP process performed during the manufacturing process of the semiconductor device which is embodiment of this invention was formed. 図２に示した第１溝パターンの要部説明図である。FIG. 3 is a main part explanatory view of a first groove pattern shown in FIG. 2. 本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第２溝パターンが形成された研磨パッドの要部平面図である。It is a principal part top view of the polishing pad in which the 2nd groove | channel pattern used at the time of the CMP process performed during the manufacturing process of the semiconductor device which is embodiment of this invention was formed. 本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第３溝パターンが形成された研磨パッドの要部平面図である。It is a principal part top view of the polishing pad in which the 3rd groove pattern used at the time of CMP processing performed during the manufacturing process of the semiconductor device which is embodiment of this invention was formed. 本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第４溝パターンが形成された研磨パッドの要部平面図である。It is a principal part top view of the polishing pad in which the 4th groove | channel pattern used at the time of the CMP process performed during the manufacturing process of the semiconductor device which is embodiment of this invention was formed. 本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第５溝パターンが形成された研磨パッドの要部平面図である。It is a principal part top view of the polishing pad in which the 5th groove | channel pattern used at the time of the CMP process performed during the manufacturing process of the semiconductor device which is embodiment of this invention was formed. 本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第７溝パターンが形成された研磨パッドの要部平面図である。It is a principal part top view of the polishing pad in which the 7th groove | channel pattern used at the time of CMP processing performed during the manufacturing process of the semiconductor device which is embodiment of this invention was formed. 本発明の実施の形態である半導体装置の製造に用いるＣＭＰ装置の説明図である。It is explanatory drawing of the CMP apparatus used for manufacture of the semiconductor device which is embodiment of this invention. 図９に示したＣＭＰ装置の要部説明図である。It is principal part explanatory drawing of the CMP apparatus shown in FIG. 図１に続く半導体装置の製造工程中の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1; 図１１に続く半導体装置の製造工程中の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 図１２に続く半導体装置の製造工程中の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12; 図１３に続く半導体装置の製造工程中の要部断面図である。FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13;

符号の説明Explanation of symbols

１ 半導体基板
２ 酸化シリコン膜
４ａ 分離溝
４ｂ 酸化シリコン膜
５ ｐ型ウェル
６ ｎ型ウェル
７ ゲート絶縁膜
８ ゲート電極
９ ｎ型半導体領域（ソース、ドレイン）
１０ ｐ型半導体領域（ソース、ドレイン）
１１ 層間絶縁膜
１２ コンタクトホール
１３ プラグ
１３ａ バリア導体膜
１３ｂ タングステン膜
１４ エッチングストッパ膜
１５ 層間絶縁膜
１６ 配線溝
１７ 埋め込み配線
１７Ａ バリア導体膜
１７Ｂ 導電性膜
１８ エッチングストッパ膜
１９ 絶縁膜
２０ エッチングストッパ膜
２１ 絶縁膜
２２ 配線溝（溝部）
２３ 埋め込み配線
２３Ａ バリア導体膜
２３Ｂ 導電性膜
ＣＨＫ ウエハチャック
ＣＲＹ キャリア
ＨＯＳ 研磨ハウジング
Ｍ１、Ｍ２ モータ
ＴＮ１ １次加工溝
ＴＮ２ ２次加工溝
ＴＮ３ ３次加工溝
Ｐ１ 第１溝パターン
Ｐ２ 第２溝パターン
Ｐ３ 第３溝パターン
Ｐ４ 第４溝パターン
Ｐ５ 第５溝パターン
Ｐ６ 第６溝パターン
ＰＤ 研磨パッド
ＰＬＴ プラテン
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＲＮＧ リテーナリング
ＳＬＲ スラリー DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Silicon oxide film 4a Separation groove 4b Silicon oxide film 5 P type well 6 N type well 7 Gate insulating film 8 Gate electrode 9 N type semiconductor region (source, drain)
10 p-type semiconductor region (source, drain)
DESCRIPTION OF SYMBOLS 11 Interlayer insulating film 12 Contact hole 13 Plug 13a Barrier conductor film 13b Tungsten film 14 Etching stopper film 15 Interlayer insulating film 16 Wiring groove 17 Embedded wiring 17A Barrier conductor film 17B Conductive film 18 Etching stopper film 19 Insulating film 20 Etching stopper film 21 Insulating film 22 Wiring groove (groove)
23 Embedded wiring 23A Barrier conductor film 23B Conductive film CHK Wafer chuck CRY Carrier HOS Polishing housing M1, M2 Motor TN1 Primary machining groove TN2 Secondary machining groove TN3 Tertiary machining groove P1 First groove pattern P2 Second groove pattern P3 Second 3 groove pattern P4 4th groove pattern P5 5th groove pattern P6 6th groove pattern PD Polishing pad PLT Platen Qn n channel type MISFET
Qp p-channel MISFET
RNG Retainer Ring SLR Slurry

Claims (5)

半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成されていることを特徴とする半導体装置の製造方法。 A step of chemically and mechanically polishing a surface of a material to be polished formed on a semiconductor substrate using a polishing pad;
The surface of the polishing pad is divided into a plurality of regions with a predetermined radiation angle,
Each of the plurality of regions is formed with a processing groove extending radially from the central portion of the polishing pad in the outer circumferential direction. 半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成され、
ｎ（但し、ｎは１以上の整数）次加工溝から分岐した（ｎ＋１）次加工溝の幅が前記ｎ次加工溝の幅よりも細く形成されることを特徴とする半導体装置の製造方法。 A step of chemically and mechanically polishing a surface of a material to be polished formed on a semiconductor substrate using a polishing pad;
The surface of the polishing pad is divided into a plurality of regions with a predetermined radiation angle,
Each of the plurality of regions is formed with a processing groove extending while radially branching from the center of the polishing pad toward the outer periphery.
A method of manufacturing a semiconductor device, wherein a width of an (n + 1) -order processed groove branched from an n-number (where n is an integer of 1 or more) next-processed groove is narrower than the width of the n-order processed groove. 半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成され、
ｎ（但し、ｎは１以上の整数）次加工溝と前記ｎ次加工溝から分岐した（ｎ＋１）次加工溝とがなす外周方向の分岐角度を９０度以内とすることを特徴とする半導体装置の製造方法。 A step of chemically and mechanically polishing a surface of a material to be polished formed on a semiconductor substrate using a polishing pad;
The surface of the polishing pad is divided into a plurality of regions with a predetermined radiation angle,
Each of the plurality of regions is formed with a processing groove extending while radially branching from the center of the polishing pad toward the outer periphery.
A branching angle in the outer peripheral direction formed by an n (where n is an integer greater than or equal to 1) primary processing groove and an (n + 1) primary processing groove branched from the n-order processing groove is within 90 degrees. Manufacturing method. 半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成され、
前記研磨パッドの単位面積当たりの前記加工溝の比率がほぼ一定であることを特徴とする半導体装置の製造方法。 A step of chemically and mechanically polishing a surface of a material to be polished formed on a semiconductor substrate using a polishing pad;
The surface of the polishing pad is divided into a plurality of regions with a predetermined radiation angle,
Each of the plurality of regions is formed with a processing groove extending while radially branching from the center of the polishing pad toward the outer periphery.
A method of manufacturing a semiconductor device, wherein a ratio of the processing groove per unit area of the polishing pad is substantially constant. 半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から前記研磨パッドの回転方向とは反対の外周方向へ放射状に分岐しながら延びる加工溝が形成されていることを特徴とする半導体装置の製造方法。

A step of chemically and mechanically polishing a surface of a material to be polished formed on a semiconductor substrate using a polishing pad;
The surface of the polishing pad is divided into a plurality of regions with a predetermined radiation angle,
Each of the plurality of regions is formed with a processing groove extending radially from the central portion of the polishing pad to an outer peripheral direction opposite to the rotation direction of the polishing pad. Production method.

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