JP2005151796A - スイッチング電源回路 - Google Patents

Abstract

【課題】同期整流回路を備える共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立を図る。
【解決手段】共振形コンバータの二次側に巻線電圧検出方式の同期整流回路を備える。そして、絶縁コンバータトランスＰＩＴの結合係数の設定、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルの設定により、絶縁コンバータトランスＰＩＴの磁束密度を一定以下に設定し、重負荷の条件でも二次側整流電流を連続モードとする。さらに、二次側の平滑コンデンサＣｏに整流電流を流す経路に直列に挿入したインダクタＬeに生じる逆起電力により、整流電流に生じていた逆電流を抑圧し、無効電力のさらなる低減を図ると共に、このインダクタＬｅの直流重畳特性の設定により超軽負荷時（例えば１２．５Ｗ以下）における異常発振を防止する。
【選択図】図１４

Description

本発明は、各種電子機器の電源として備えられるスイッチング電源回路に関する。

スイッチング電源回路として、例えばフライバックコンバータやフォワードコンバータなどの形式のスイッチングコンバータを採用したものが広く知られている。これらのスイッチングコンバータはスイッチング動作波形が矩形波状であることから、スイッチングノイズの抑制には限界がある。また、その動作特性上、電力変換効率の向上にも限界があることがわかっている。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。

図２３の回路図は、従来例としての、共振形コンバータを備えるスイッチング電源回路の一例を示している。この図に示す電源回路は、他励式による電流共振形コンバータに対して部分電圧共振回路が組み合わされている。

この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、ブリッジ整流回路（整流回路部）Ｄｉ及び１本の平滑コンデンサＣｉから成る全波整流平滑回路が備えられる。そして、これらブリッジ整流回路Ｄｉ及び平滑コンデンサＣｉの全波整流動作によって、平滑コンデンサＣｉの両端には整流平滑電圧Ｅｉ（直流入力電圧）が得られることになる。この整流平滑電圧Ｅｉは、交流入力電圧ＶACの等倍に対応したレベルとなる。

上記直流入力電圧を入力してスイッチングする電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続している。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、図示する方向により、それぞれボディダイオードによるダンパーダイオードＤD1，ＤD2が並列に接続される。

また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。

この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、例えば汎用のＩＣによる発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有している。そして、発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。

絶縁コンバータトランスＰＩＴはスイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送する。この絶縁トランスＰＩＴの一次巻線Ｎ１の一端は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。

上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。

ここでの図示による説明は省略するが、絶縁コンバータトランスＰＩＴの構造としては、例えばフェライト材によるＥ型コアを組み合わせたＥＥ型コアを備える。そして、一次側と二次側とで巻装部位を分割したうえで、一次巻線Ｎ1と、次に説明する二次巻線（Ｎ2A，Ｎ2B）を、ＥＥ型コアの中央磁脚に対して、巻装している。

絶縁コンバータトランスＰＩＴの二次巻線としては、センタータップが施されたことで２つに分割された二次巻線Ｎ2A，Ｎ2Bが巻装されている。これらの二次巻線Ｎ2A，Ｎ2Bには、一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。

この場合、上記二次巻線Ｎ2A，Ｎ2Bのセンタータップは二次側アースに対して接続される。そして、この二次巻線Ｎ2A，Ｎ2Bに対して、図示するようにして整流ダイオードＤO1，ＤO2、及び平滑コンデンサＣOから成る両波整流回路を接続する。これにより、平滑コンデンサＣOの両端電圧として二次側直流出力電圧ＥOが得られる。この二次側直流出力電圧ＥOは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。

制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。このようにしてスイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、二次側直流出力電圧のレベルが安定化されることになる。

この図に示す回路構成による電源回路として、低電圧大電流としての負荷条件に対応させた場合の動作波形を、図２４に示す。図２４に示す動作波形は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件で測定を行って得られたものである。また、ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態である。

また、図２４に示す動作波形による実験結果を得るのにあたっては、次のような条件と、電源回路における部品素子等の選定を行っている。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、５Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝１Ｔ、一次巻線Ｎ1＝３０Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bとで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０６８μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、整流ダイオードＤo1，Ｄo2には、５０Ａ／４０Ｖのショットキーダイオードを選定している。

図２４に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となっている。

そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2との合成波形に対応する、一次側直列共振回路（Ｃ1−Ｌ1）の共振電流としての正弦波成分と、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分とが合成された波形となる。

そして、このときの測定条件である、負荷電力Ｐｏ＝１００Ｗは、図２３に示す電源回路が対応する負荷条件としては、最大に近い重負荷の条件となるのであるが、このようにして対応負荷電力範囲において重負荷の傾向となる条件では、二次側の整流電流は不連続モードとなる。

ここで、上述したようにしてスイッチング周波数を可変制御して二次側直流出力電圧Ｅｏについて安定化を図る構成において、例えば軽負荷の傾向となっている状態では、スイッチング周波数を高くするように制御して安定化を図ることになる。この状態では、二次側の整流回路において、二次側整流電流が二次側平滑コンデンサに流れる期間が連続し、休止する期間が存在しない、いわゆる連続モードの動作となる。
これに対し、上記のようにして重負荷の傾向となって、二次側直流出力電圧Ｅｏのレベルが低下する傾向となるのに応じては、一次側のスイッチング周波数を低くするように制御が行われる。これによると、二次側平滑コンデンサに対して二次側整流電流が連続して流れなくなって電流不連続期間が生じる、いわゆる不連続モードに移行するものとなる。

具体的にこのような重負荷時において、二次巻線Ｎ2Aに発生する二次巻線電圧Ｖ2は、図２４に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、所定の絶対値レベルでクランプされる波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる。二次巻線Ｎ2Bには、二次巻線電圧Ｖ2を反転させた波形が発生する。
このために、整流ダイオードＤo1を流れる整流電流Ｉ1と、整流ダイオードＤo2を流れる整流電流Ｉ2は、それぞれ一次側直列共振電流Ｉｏが正弦波状で流れる期間ＤON1、ＤON2においてのみ流れ、それ以外の期間においては共に流れない。つまり、二次側の整流電流は不連続で平滑コンデンサに流入することになる。

なお、確認のために述べておくと、二次側直流出力電圧Ｅｏのレベルは、商用交流電源ＡＣ（交流入力電圧ＶAC）のレベルに応じても変動する傾向となるもので、これに応じたスイッチング周波数の可変制御も行われるから、上記のように不連続モードとなるは、商用交流電源ＡＣの変動もその一因となり得るものである。

そして、ショットキーダイオードである整流ダイオードＤo1，Ｄo2の順方向電圧降下は０．６Ｖであり、上記したような二次側の動作では、図示もしているように整流電流Ｉ1，Ｉ2はおよそ３５Ａｐという相応に高いレベルとなるので、これらの整流ダイオード素子による導通損が顕著となって電力損失が大きくなる。
実際の測定結果として、直流入力電圧（整流平滑電圧Ｅｉ）＝１００ＶのときのDC→DC電力変換効率は８２％程度にとどまる。

そこで、二次側における整流電流の導通損を低減する技術として、低オン抵抗のＭＯＳ−ＦＥＴにより整流を行うようにした、同期整流回路が知られている。このような同期整流回路として、巻線電圧検出方式による構成を例を図２５に示す。
なお、図２５においては、絶縁コンバータトランスＰＩＴの二次側の構成のみを示している。一次側の構成は、図２３と同様であるものとする。また、定電圧制御方式としても、二次側直流出力電圧Ｅoのレベルに応じて、一次側スイッチングコンバータのスイッチング周波数を可変制御するスイッチング周波数制御方式を採る。
また、この図２５に示す二次側の構成を採る電源回路としても、図２３の場合と同様の低電圧大電流（ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗ、Ｅｏ＝５Ｖ、Ｉo＝２５Ａ）の条件に対応するものとされる。

この場合にも、二次巻線としては、同じ巻数の二次巻線Ｎ2A、Ｎ2Bの各一端はセンタータップにより接続されるが、このセンタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。二次巻線Ｎ2Aの他端は、ＮチャネルのＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。同様にして、二次巻線Ｎ2Bの他端も、ＮチャネルのＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。つまり、この場合には、二次巻線Ｎ2A、Ｎ2Bの各整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を負極側に直列に挿入した構造となっている。なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。

そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2BとＭＯＳ−ＦＥＴＱ4のドレインとの接続点とＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。

ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。

図２６の波形図は、上記図２５に示す二次側の構成を採る電源回路（一次側は図２３と同様）として、負荷電力Ｐｏ＝１００Ｗ時の動作を示している。前述もしたように、この場合における負荷電力Ｐｏ＝１００Ｗは、ほぼ最大負荷の条件となる。
この図において、スイッチング素子Ｑ2の両端電圧Ｖ1と、これに応じた二次巻線Ｎ2A−Ｎ2Bの両端に得られる二次巻線電圧Ｖ2は、図２４と同様のタイミングとなっている。なお、図２６に示す二次巻線電圧Ｖ2は、二次巻線Ｎ2Aとゲート抵抗Ｒｇ2との接続点側からみた場合の極性となっており、二次巻線Ｎ2Bとゲート抵抗Ｒｇ1との接続点側からみた場合には逆極性となる。
ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図とは反転した極性の二次巻線電圧（Ｖ2）が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。

これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4には、それぞれ図示するようにして期間ＤON1，ＤON2において、正極性の整流電流Ｉ1，Ｉ2が流れる。図示する二次巻線電圧Ｖ2が正／負でクランプされる期間に流れる整流電流Ｉ1，Ｉ2は、図２３の回路の場合（図２４の波形図の整流電流Ｉ1,Ｉ2）と同様に、およそ３５Ａｐである。しかしながら、ＭＯＳ−ＦＥＴＱ3，Ｑ4は低オン抵抗であり、ショットキーダイオードによる整流ダイオードＤo1，Ｄo2と比較すれば、整流電流の導通損は著しく低いものとすることができる。また、駆動回路が抵抗素子のみから成ることからも理解されるように、巻線電圧検出方式は、駆動回路系が簡単な構成であることもメリットとなっている。

しかしながら、この図２６に対応する場合のような重負荷（負荷電力Ｐｏ＝１００Ｗ）とされる条件では、この電源回路も二次側整流電流は不連続モードとなる。これは、図２６においても期間ＤON1，ＤON2が不連続であることにより示されている。
この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には同じ方向に電流が流れている。これは、先の図２４の波形図であれば、期間ＤON1，ＤON2以外の期間において、一次側直列共振電流Ｉｏとして、一次巻線Ｎ1の励磁インダクタンス成分がその直前タイミングと同じ極性で流れていることにより示されている。このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは８Ａｐ程度と比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、全体として電力変換効率の有効な向上は図ることが難しいというのが現状である。

図２７の波形図は、図２５に示した二次側の構成を採る電源回路についての軽負荷とされる条件での動作を示している。
図２５に示す電源回路の実際としても、先に図２３に示した電源回路の構成として説明したようにスイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図２７に示すスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図２６の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。
このように、二次側整流回路系を巻線電圧検出方式による同期整流回路に置き換えた構成の電源回路も、重負荷時における電力変換効率の低下が依然として問題となる。

そこで、上記図２６に示されるような、逆方向の整流電流による無効電力の発生の問題を解消する技術としては、整流電流検出方式による同期整流回路が知られている。この整流電流検出方式は、平滑コンデンサＣｏに充電される整流電流が０レベルになる前にＭＯＳ−ＦＥＴをオフさせる技術である。
この整流電流検出方式による同期整流回路の構成例を、図２８に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。

整流電流検出方式としては、二次巻線Ｎ2に流れる電流を検出するためにカレントトランスＴＲを設ける。カレントトランスの一次巻線Ｎａは、二次巻線Ｎ2の端部と、ＭＯＳ−ＦＥＴＱ4のドレインと接続される。ＭＯＳ−ＦＥＴＱ4のソースは、平滑コンデンサＣｏの負極端子に接続している。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。

上記図２８に示す構成による回路の動作を、図２９に示す。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図２９では、正極性により流れる整流電流Ｉｄとして示されている。

そして時間経過に応じて整流電流Ｉｄのレベルが低下し、これに応じて、電圧Ｖｎｂが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０は出力を反転させる。この反転出力がバッファ２１を介して出力されることで、ＭＯＳ−ＦＥＴＱ4のゲート容量を放電させて、ＭＯＳ−ＦＥＴＱ4をオフとする。なお、この時点で、残りの整流電流ＩｄはボディダイオードＤD4を経由して短時間のうちに流れる。

このような動作とされることで、ＭＯＳ−ＦＥＴＱ4は、整流電流Ｉｄが０レベルとなる前のタイミングでオフされることになる。これにより、図２６に示したように、整流電流が不連続となる期間において、ＭＯＳ−ＦＥＴに逆方向電流が流れることが無くなって無効電力が生じなくなり、その分の電力変換効率は高くなる。
例えば、図２３に示した電源回路の二次側の構成を、上記図２８に示した構成に基づく、両波整流の整流電流検出方式による同期整流回路とした場合のDC→DC電力変換効率としては、先の図２４、図２６などと同様の条件の下で測定したところ、９０％程度にまで向上するという測定結果が得られた。

特開２００３−１１１４０１号公報

しかしながら、上記した整流電流検出方式の同期整流回路では、図２８からも分かるように１つのＭＯＳ−ＦＥＴに対応して少なくとも１組のカレントトランスと、このカレントトランスの出力によりＭＯＳ−ＦＥＴを駆動するための比較的複雑な駆動回路系が必要となる。これにより、回路構成が複雑になり、これが製造能率の低下、コストアップ、回路基板サイズの拡大などにつながるという不都合が生じることになる。
特に、図２３に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には両波整流回路を備える必要がある。従って、上記したカレントトランス及び駆動回路系はＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
従って、同期整流回路を備える電源回路としては、できるだけ簡略な回路構成でありながら、かつ、無効電力による損失増加が解消されるような構成を採ることが求められている、ということになる。

そこで、本発明では以上のような問題点に鑑み、スイッチング電源回路として以下のように構成することとした。
すなわち、先ず、商用交流電源を整流平滑して直流入力電圧を生成する整流平滑手段と、上記直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、上記スイッチング素子をスイッチング駆動する駆動手段とを備える。
また、上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、一次側に一次巻線と、二次側に少なくとも二次巻線が巻装される絶縁コンバータトランスを備える。
また、少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサを備える。
また、上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた、巻線電圧検出方式による同期整流回路を備える。
また、上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段を備える。
その上で、先ず上記絶縁コンバータトランスの磁束密度は、上記定電圧制御手段の制御に伴い上記スイッチング周波数が所定以下に低下する場合にも、上記同期整流回路に流れる二次側整流電流が連続モードで維持されるようにして所定以下に設定される。
さらに、上記同期整流回路としては、上記二次側平滑コンデンサに整流電流を充電するための整流電流経路に対して挿入された筒形状によるビーズコアを備えたインダクタ素子であって、上記二次側直流出力電圧に接続される負荷が無負荷となるまでの範囲に対して、上記二次側整流電流が連続モードで維持されるようにその直流重畳特性が設定されたインダクタ素子を備えるようにした。

上記構成によるスイッチング電源回路において、一次側スイッチングコンバータとしては共振形コンバータとしての構成を採り、二次側においては、巻線電圧検出方式による同期整流回路を備える。
そして、絶縁コンバータトランスの磁束密度が所定以下となるようにしていることで、重負荷の条件とされてスイッチング周波数が所定以下に低下した場合にも、二次側整流電流が連続モードで維持されるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間において整流電流に逆方向電流が生じることに依る無効電力を低減することができる。
その上で、上記のようにして二次側の整流電流経路に対しては、インダクタ素子が挿入される。このインダクタ素子によっては、そこに整流電流が流れる際の逆起電力により整流電流に生じる逆方向電流が抑圧される。つまり、これによって整流電流に逆方向電流が生じることによる無効電力についての、さらなる低減を図ることができるものである。
また、このインダクタ素子としては、上記のようにして無負荷となるまでの範囲に対して連続モードが維持されるようにその直流重畳特性が設定されることで、負荷電流が０レベル近辺となる超軽負荷時においても連続モードを維持することができる。これによって超軽負荷時において生じるとされていた異常発振動作が防止される。

上記本発明によれば、巻線電圧検出方式の同期整流回路を備えながらも、二次側整流電流の不連続期間に対応した無効電力は生じないこととなり、例えば、整流電流検出方式による同期整流回路を備えた場合とおよそ同程度にまで電力変換効率を向上させることができる。そして、なおかつ、同期整流回路の回路構成自体は巻線電圧検出方式であることで、整流電流検出方式よりも簡易な構成を採ることができる。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、低電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。

また、上記もしたように二次側の整流電流経路に挿入したインダクタ素子によっては、整流電流に生じる逆方向電流を抑制することができ、これによって無効電力のさらなる低減を図ることができる。

また、このインダクタ素子として上述のように直流重畳特性が設定されることで、超軽負荷時においても連続モードが維持され、これによって最大負荷から無負荷まで安定した動作を実現できる。

図１は、本発明における、第１の実施の形態としてのスイッチング電源回路を構成する上での、その基となる構成を例示した回路図である。この図に示す電源回路は、一次側の基本構成として、他励式によるハーフブリッジ結合方式による電流共振形コンバータに対して部分電圧共振回路が組み合わされた構成を採る。

この図１に示す電源回路においては、先ず、商用交流電源ＡＣに対し、フィルタコンデンサＣL、ＣL、及びコモンモードチョークコイルＣＭＣによるノイズフィルタが形成されている。
そして、このようなノイズフィルタの後段に対しては、図のように整流ダイオードＤA，ＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，Ｃｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。

ここで、負荷が比較的大きな電流を必要とする条件では、一次側スイッチングコンバータ側の回路に流れる電流レベルも増加する。これにより、スイッチング損失などが増加して電力変換効率が低下する。そこで、上記のようにして、直流入力電圧を生成する整流回路系について倍電圧整流回路とすることで、例えば通常の全波整流により交流入力電圧ＶACの等倍に対応するレベルの整流平滑電圧Ｅｉを供給する場合と比較して、一次側スイッチングコンバータの回路内に流れる電流レベルを約１／２とすることができる。これにより、一次側スイッチングコンバータによるスイッチング損失が低減されるようにしているものである。

上記直流入力電圧を入力してスイッチング（断続）する電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、ダンパーダイオードＤD1，ＤD2が並列に接続される。ダンパーダイオードＤD1のアノード、カソードは、それぞれスイッチング素子Ｑ1のソース、ドレインと接続される。同様にして、ダンパーダイオードＤD2のアノード、カソードは、それぞれスイッチング素子Ｑ2のソース、ドレインと接続される。ダンパーダイオードＤD1，ＤD2は、それぞれスイッチング素子Ｑ1，Ｑ2が備えるボディダイオードとされる。

また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。

この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有しており、例えば汎用のＩＣを用いることができる。そして、この発振・ドライブ回路２内の発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。

絶縁コンバータトランスＰＩＴは、スイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送するために設けられる。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。

ここで、絶縁コンバータトランスＰＩＴは、後述する構造により、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1に所要のリーケージインダクタンスＬ１を生じさせる。そして、直列共振コンデンサＣ1のキャパシタンスと、上記リーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。

上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。

絶縁コンバータトランスＰＩＴの二次巻線には一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
図１の回路の場合、絶縁コンバータトランスＰＩＴの二次巻線としては、図のようにセンタータップを境に二次巻線Ｎ2Aと二次巻線Ｎ2Bとが形成された１組が備えられる。
この場合、上記二次巻線の巻き始め端部側を含む巻線部を二次巻線Ｎ２A、巻き終わり端部側を含む巻線部を二次巻線Ｎ２Bとし、それぞれ同じ所定のターン数を巻装するものとしている。
そして、このような二次巻線Ｎ2A，Ｎ2Bに対しては、図示するように整流用素子としてＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4を備える両波整流の同期整流回路が備えられる。これらＭＯＳ−ＦＥＴＱ3，Ｑ4は、例えば低耐圧のトレンチ構造のものを選定することで、低オン抵抗を得るようにされる。

絶縁コンバータトランスＰＩＴの二次巻線のセンタータップ出力（二次巻線Ｎ２Aの巻き終わり端部、及び二次巻線Ｎ２Bの巻き始め端部）は、図示するように平滑コンデンサＣｏ1の正極端子に接続される。
そして、二次巻線の巻き終わり端部は、インダクタＬd1→ＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏ1の負極端子側）に接続される。
また、二次巻線の巻き始め端部は、インダクタＬd2→ＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏ1の負極端子側）に接続される。
なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。

このような接続形態によれば、二次巻線Ｎ2Bを含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ3が直列に挿入される。また、二次巻線Ｎ2Aを含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ4が直列に挿入された構造となっている。
また、この際、二次巻線Ｎ２Bを含む整流電流経路においては、二次巻線Ｎ２Bの巻き終わり端部とＭＯＳ−ＦＥＴＱ3のドレインとの間に、インダクタＬd1が直列に挿入されるものとなる。同様に、二次巻線Ｎ２Aを含む整流電流経路においては、二次巻線Ｎ２Aの巻き始め端部とＭＯＳ−ＦＥＴＱ4のドレインとの間にインダクタＬd2が直列に挿入される。

また、この図に示される同期整流回路において、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2Aの巻き始め端部とＭＯＳ−ＦＥＴＱ3のゲートとの間に、ゲート抵抗Ｒg1を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2Bの巻き終わり端部とＭＯＳ−ＦＥＴＱ4のゲートとの間に、ゲート抵抗Ｒg2を接続して形成される。
つまりこの場合、上記ＭＯＳ−ＦＥＴＱ3は、上記二次巻線Ｎ２Aに励起される交番電圧が上記ゲート抵抗Ｒg1により検出されて導通するようにされ、また、ＭＯＳ−ＦＥＴＱ4は、二次巻線Ｎ２Bに励起される交番電圧が上記ゲート抵抗Ｒg2により検出されて導通するようにされているものである。

ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、二次側平滑コンデンサ（ここでは上記した平滑コンデンサＣｏ1、及び後述する平滑コンデンサＣｏ2）の正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、二次側平滑コンデンサから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、二次側平滑コンデンサの正極端子に充電する方向（つまり、この場合ではソース→ドレイン方向）の電流のみが流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。

なお、この場合、ＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4の駆動回路系を形成するとされるゲート抵抗Ｒg1、Ｒg2に対しては、それぞれ並列にショットキーダイオードＤg1、ショットキーダイオードＤg2を図示する方向により接続するようにしている。これらショットキーダイオードＤg1、Ｄg2によっては、後述するようにＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量の蓄積電荷を、これらのターンオフ時に放電するための経路が形成される。そして、これによってＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にターンオフさせて、良好なスイッチング特性を得るようにしている。

また、上述もしたように、この図１に示す電源回路では、二次巻線Ｎ２Bの巻き終わり端部−ＭＯＳ−ＦＥＴＱ3のドレイン間に対し、インダクタＬd1を挿入している。また、同様に二次巻線Ｎ２Aの巻き始め端部−ＭＯＳ−ＦＥＴＱ4のドレイン間に対しては、インダクタＬd2を挿入している。
この場合において、これらインダクタＬd1、Ｌd2としては、例えば０．６μＨ程度の比較的低いインダクタンスを設定するものとしている。
そして、このように低いインダクタンスを得るにあたって、図１の回路では、上記インダクタＬd1、Ｌd2として、例えばアモルファス磁性体若しくはフェライト材等の磁性体が筒形状に形成されたビーズコアを用いるものとしている。そして、例えばこのような筒状のコアにリード線を挿通したものを、１つのインダクタ素子としてプリント基板上に実装するものである。

さらに、この図１の回路では、図示するようにして絶縁コンバータトランスＰＩＴの二次巻線と並列に、コンデンサＣS−抵抗ＲSの直列接続回路によるスナバ回路を設けるようにしている。
この場合、上記スナバ回路としては、上記コンデンサＣS側を二次巻線（Ｎ２B）の巻き終わり端部側に対して接続している。また、上記抵抗ＲS側を二次巻線（Ｎ２A）の巻き始め端部側に接続するようにしている。
つまり、このような接続形態によれば、上記スナバ回路は、直列接続されたＭＯＳ−ＦＥＴＱ3−Ｑ4に対しても並列に設けられたものとなる。

ここで、このようにＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して並列にスナバ回路を設けるようにしているのは、各ＭＯＳ−ＦＥＴのドレイン−ソース間に生じるスパイク電圧を抑制するためである。
つまり、各ＭＯＳ−ＦＥＴのドレイン−ソース間には、各ドレイン−ソース間の静電容量（coss）によって、ターンオフ時にスパイク電圧が発生するものとされていた。そして、このようなスパイク電圧が各ＭＯＳ−ＦＥＴの耐圧レベルの低下の妨げとなっていた。
そこで、上記のようにしてＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して、並列にコンデンサＣS−抵抗ＲSによるスナバ回路を設けるようにしたことで、このようなスパイク電圧のピーク波形を平滑して、各ＭＯＳ−ＦＥＴのドレイン−ソース間の耐圧レベルの低減を図るようにしたものである。

これまでに説明した回路構成による同期整流回路によっては、二次側平滑コンデンサに対して両波整流により整流して得られる整流電流を充電する動作が得られる。
すなわち、二次側に励起される交番電圧の一方の半周期には、二次巻線Ｎ２Bを流れる電流が二次側平滑コンデンサに対して充電される。また、交番電圧の他方の半周期には、二次巻線Ｎ２Aに流れる電流が二次側平滑コンデンサに対して充電される。このことから、両波整流動作が得られているものである。
そして、このような平滑コンデンサの両端電圧として、図のような二次側直流出力電圧Ｅｏが得られる。この二次側直流出力電圧Ｅｏは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。

制御回路１は、二次側直流出力電圧Ｅｏのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。スイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1から二次巻線Ｎ2A，Ｎ2B側に伝送される電力が変化するが、これにより二次側直流出力電圧Ｅｏのレベルを安定化させるように動作する。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。

なお、先にも述べたように二次側直流出力電圧Ｅｏのレベルは、交流入力電圧ＶAC（商用交流電源ＡＣ）のレベルに応じても変化する傾向となるので、このような定電圧制御動作は交流入力電圧ＶACのレベル変動に対しても等しく作用するものとなる。

また、この場合のスイッチング電源回路においては、上記二次側直流出力電圧Ｅｏのラインに対し、上記した平滑コンデンサＣｏ1、及び平滑コンデンサＣｏ2、及びチョークコイルＬｎによるフィルタ回路が形成される。
このフィルタ回路としては、図示するように平滑コンデンサＣｏ1の正極端子に対して、チョークコイルＬｎの一端を接続する。そして、このチョークコイルＬｎの他端に対して、平滑コンデンサＣｏ2の正極端子を接続し、さらに平滑コンデンサＣｏ2の負極端子を二次側アースに接地して成る。
このような接続形態によれば、平滑コンデンサＣｏ1、平滑コンデンサＣｏ2の並列接続回路が形成され、さらに、これら平滑コンデンサＣｏ1、Ｃｏ2の各正極端子間に対しては、チョークコイルＬｎが挿入されたものとなる。
つまり、この図１に示す回路においては、二次側直流出力電圧Ｅｏのラインに対し、Ｃ、Ｌ、Ｃによる所謂π型フィルタを設けるようにしているものである。

ここで、このように二次側直流出力電圧Ｅｏのラインに対してフィルタ回路を設けるようにしたのは、以下のような理由による。
先にも説明したように、図１の基本構成においては、ＭＯＳ−ＦＥＴＱ3、Ｑ４の各ゲートに対し、各々ショットキーダイオードＤｇを接続するものとしていた。これによっては、各ＭＯＳ−ＦＥＴのターンオフ時にそれぞれのゲート入力容量の蓄積電荷を強制的に引き抜くようにして、ＭＯＳ−ＦＥＴの良好なターンオフ特性を得ることが可能とされる。
しかしながら、このようにショットキーダイオードＤｇを設けることによっては、ＭＯＳ−ＦＥＴとして良好なターンオフ特性を得ることができる一方で、二次側整流電流経路においてはスイッチングノイズが発生し易いものとされていた。そして、この影響により二次側直流出力電圧Ｅｏにも高周波のノイズが重畳し易くなっていた。

このため図１の回路では、上記したようなπ型フィルタを備えることによって、このように二次側直流出力電圧Ｅｏに生じるノイズの抑制を図るようにしたものである。
なお、この場合の上記フィルタ回路においては、上記平滑コンデンサＣｏ1、平滑コンデンサＣｏ2として、例えばアミジン系アルミ電解コンデンサで構成し、そのキャパシタンスＣとして、例えばＣ＝６８００μＦ、耐圧は６．３Ｖ、ＥＳＲ（等価直列抵抗値）は１５ｍΩ以下となるものを選定している。
また、上記チョークコイルＬｎとしては、ＤＣＲ（直流抵抗値）＝１ｍΩ程度、インダクタンスＬ＝０．７μＨ程度に設定している。
これによって、二次側直流出力電圧Ｅｏに生じる高周波ノイズのピークレベルを１００ｍＶ以下に抑制するものとしている。

図１に示す電源回路としては、これまで説明してきた構成の下で、低電圧、大電流とされる負荷条件に対応させることとしている。ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２０Ａとなる状態であるとする。

このような条件を前提として、図１に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図２に示す構造を採ることとしている。
この図に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コア（ＥＥ字形コア）を備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2A，Ｎ2B）を巻装する。このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアとしては、例えばＥＥＲ−４０を選定している。

ＥＥ型コアの中央磁脚に対しては、図のようにして、例えばギャップ長1.5mm程度のギャップＧを形成するようにしている。これによって、結合係数ｋとしては、例えばｋ＝０．８以下による疎結合の状態を得るようにしている。つまり、従来例として図２３に示した電源回路の絶縁コンバータトランスＰＩＴよりも、さらに疎結合の状態としているものである。なお、ギャップＧは、Ｅ型コアＣＲ１，ＣＲ２の中央磁脚を、２本の外磁脚よりも短くすることで形成することが出来る。

そのうえで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、図２３に示した電源回路よりも低くなるように、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻線数（ターン数）を設定する。例えば、一次巻線Ｎ1＝８０Ｔ、二次巻線Ｎ2A＝Ｎ2B＝３Ｔとすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、２Ｖ／Ｔ以下としている。

このような絶縁コンバータトランスＰＩＴ及び一次巻線Ｎ1、二次巻線（Ｎ2A，Ｎ2B）の巻線数設定とすることで、絶縁コンバータトランスＰＩＴのコアにおける磁束密度が低下して、図２３に示した電源回路よりも絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスは増加する。

また、この場合、絶縁コンバータトランスＰＩＴとしては、二次巻線（Ｎ２A、Ｎ２B）を例えば以下の図３〜図６に示すようにして構成するものとしている。
先ず、図３には、絶縁コンバータトランスＰＩＴの二次巻線に用いられる線材の構造を示す。
この場合の二次巻線の線材としては、例えばポリウレタン被膜等の絶縁被覆処理の施された銅線等による素線１０ａが、図のように複数本束ねられて撚り合わされた、リッツ線１０を使用する。周知のように二次巻線の線材としてリッツ線を選定することによっては、例えば高周波の整流電流が各二次巻線に流れる際に生じるとされる、いわゆる表皮効果を低減することができるメリットがある。
なお、ここでは、上記リッツ線１０として、例えば線径Ｘ＝０．１ｍφの素線１０ａを２００束撚り合わせたものを用いる。

そして、このようなリッツ線１０を、次の図４に示すようにして３本ずつ２組用意し、一方の組の３本を図示するように長さＹ1で統一し、他方の３本の組を、この長さＹ1よりも長いＹ2の長さで統一する。このような長さＹ1、Ｙ2は、上記したボビンＢのサイズ、及び二次巻線のターン数等に応じて設定すればよい。
その上で、長さＹ1により統一された３本のリッツ線１０を、図示するように平行に並べて整列させた状態で、その両端に対してそれぞれ予備半田１１を行う。これによって、長さＹ１による３本のリッツ線１０を整列させた、第１リッツ線帯１２を形成する。
また、他方の長さＹ2により統一された３本のリッツ線１０としても、同様に平行に整列させた状態でその両端に対してそれぞれ予備半田１１を行う。これにより、長さＹ2のリッツ線１０を３本整列させた第２リッツ線帯１３を形成する。
このようにして形成した、上記長さＹ1による第１リッツ線帯１２を、絶縁コンバータトランスＰＩＴの二次巻線における巻き始め端部を含む二次巻線Ｎ２Aの線材として用いる。
また、この長さＹ1よりも長さを長くした、第２リッツ線帯１３を、絶縁コンバータトランスＰＩＴの二次巻線の巻き終わり側となる、二次巻線Ｎ2Bの線材として用いるものである。
なお、上記予備半田１１としては、例えば半田ディップ層に対してリッツ線帯の各端部を所要時間にわたって浸漬させるようにして施せばよい。

このようにして二次巻線Ｎ2A、二次巻線Ｎ2Bとしての第１リッツ線帯１２、第２リッツ線帯１３を形成した上で、先ずはこれら第１リッツ線帯１２、第２リッツ線帯１３の各々には、次の図５に示すように、それぞれ予備半田１１が施された両端部分に対してリード線１４、１４を半田付けする。
そして、このように各端部に対してそれぞれリード線１４を半田付けした第１リッツ線帯１２、第２リッツ線帯１３のうち、先ずは第１リッツ線帯１２から、絶縁コンバータトランスＰＩＴにおけるボビンＢの二次側巻装部に対して所定のターン数を巻装する。その上で、第２リッツ線帯１３を、このように巻装した第１リッツ線帯１２の外側に所定のターン数巻装する。

図６の断面図は、絶縁コンバータトランスＰＩＴへの各巻線の巻装状態を示したものである。
この場合、上記第１リッツ線帯１２は、図示するようにボビンＢの巻装部にて、３本のリッツ線１０の整列が維持された状態で巻装されるものとなる。同様に上記第２リッツ線帯１３としても、図のようにボビンＢの巻装部にて３本のリッツ線１０の整列が維持された状態で巻装される。
そしてこの場合は、図示しているように上記第１リッツ線帯１２（二次巻線Ｎ2A）として、３ターンを施すものとしている。同様に、上記第２リッツ線帯１３（二次巻線Ｎ2B）としても３ターンを施すようにされる。

なお、ここでの図示による説明は省略しているが、この場合において、ボビンＢに対して巻装される第１リッツ線帯１２は、先の図５の如くその両端部に半田付けされたリード線１４、１４を、それぞれ絶縁コンバータトランスＰＩＴにおける所定のピン端子に対して巻き付けた上で、半田付けされる。また、第２リッツ線帯１３としても、同様にその両端部に半田付けされたリード線１４、１４を、各々所定のピン端子に対して巻き付けた上で半田付けする。
これによって、絶縁コンバータトランスＰＩＴの二次巻線としては、巻き始め側に第１リッツ線帯１２としての二次巻線Ｎ2Aが巻装され、巻き終わり側に第２リッツ線帯１３としての二次巻線Ｎ2Bが巻装された状態が得られる。

或いは、絶縁コンバータトランスＰＩＴの二次巻線としては、次の図７〜図９に示すようにして構成する。
先ず、この場合としても、二次巻線に用いる線材としては、図６に示したようなリッツ線１０を用いる。
そして、次の図７に示すようにして、このようなリッツ線１０の３本を、それぞれ交互に編み込んで形成した平編線を用意する。このような平編線としては、図示するようにそれぞれ長さが異なるようにされた２本を用意する。ここでは、長さＹ１とした平編線を第１平編線１５とし、この長さＹ１よりも長い長さＹ２とした平編線を第２平編線１６とする。そして、このように形成した第１平編線１５、第２平編線１６の両端に対しては、この場合もそれぞれ予備半田１１を施す。

この場合も、長さが短くなるようにされた第１平編線１５の方を二次巻線Ｎ２Aとして用いる。そして、長さが長くなるようにされた第２平編線１６の方を、二次巻線Ｎ2Bとして用いる。

さらに、この場合としても、次の図８に示すようにして、上記第１平編線１５、第２平編線１６の予備半田された両端部に対して、それぞれピン端子との接続のためのリード線１４を半田付けする。
そして、このように各端部に対してそれぞれリード線１４を半田付けした、先ずは第１平編線１５から、絶縁コンバータトランスＰＩＴにおけるボビンＢの二次側巻装部に対して所定のターン数を巻装する。その上で、第２平編線１６を、このように巻装した第１平編線１５の外側に所定のターン数巻装する。

この場合における、絶縁コンバータトランスＰＩＴへの各巻線の巻装状態を、次の図９の断面図により示すと、第１平編線１５は、図示するようにボビンＢの巻装部に対して３ターンが施される。そして、このように巻装された第１平編線１５に続けて、外側に第２平編線１６が同様に３ターン施される。

上記のような構成によれば、絶縁コンバータトランスＰＩＴの二次巻線として、１本のリッツ線１０による３ターンの巻線が、それぞれ３組並列に接続されたのと同等の状態が得られる。つまり、１本のリッツ線１０で構成した場合では、巻き始め端部からセンタータップまでの３ターンと、センタータップから巻き終わり端部までの３ターンの計６ターンとなる二次巻線を、並列に３組設けた状態となるものである。

なおかつ、この場合は複数のリッツ線１０が並べられた状態で巻装されることで、例えば上記のように１本のリッツ線１０による６ターン３組の二次巻線を並列接続するよりも、二次巻線における合成抵抗値を低減できるというメリットがある。

ここで、例えば上記のように１本のリッツ線１０により形成される３組の二次巻線として、最も巻き始め側に位置する二次巻線における、巻き始め端部からセンタータップまでの巻線部をＮ２A１、センタータップから巻き終わり端部までの巻線部をＮ２B2とし、同様に、他の２組の二次巻線についても巻き始め側をそれぞれ巻線部Ｎ２A2、巻線部Ｎ２A3とし、巻き終わり端部側をＮ２B2、Ｎ２B3とすると、それぞれの巻線部は、ボビンＢに対して、巻き始め側からＮ２A１→Ｎ２B1→Ｎ２A2→Ｎ２B2→Ｎ２A3→Ｎ２B3の順により巻装されるのものとなる。
この際、外側に巻装される巻線部ほどその長さがより多く必要となることから、上記のような順で巻線が巻装される場合は、各巻線部の長さはそれぞれ異なるようにされる。
そして、このように巻線部の長さがそれぞれ異なるようにされる場合、各二次巻線において巻き始め端部側を含むＮ２A側の組の合成抵抗値と、巻き終わり端部側を含むＮ２B側の組の合成抵抗値は、巻線部の長さがそれぞれＹ１、Ｙ２で等しくなるようにされた図１の回路の二次巻線Ｎ２A、Ｎ２Bよりも高くなるようにされる。
このことは、下記に示すような各巻線部間で直流抵抗値がそれぞれ異なる場合と、均一とされた場合とでの抵抗素子の並列接続回路の合成抵抗値の計算式の結果から明らかなことである。
なお、下記式では、各二次巻線において巻き始め端部側を含むＮ２A側の組の合成抵抗値Ｒｏの計算式のみを例示しており、ＲA1、ＲA2、ＲA3は、それぞれ巻線部Ｎ２A1、Ｎ２A2、Ｎ２A3の直流抵抗値を示している。

１／Ｒｏ＝１／ＲA1＋１／ＲA2＋１／ＲA3

このことから、二次巻線Ｎ２A、二次巻線Ｎ２Bとして、複数のリッツ線１０により構成した巻線を巻装する図１の回路では、１本のリッツ線１０により二次巻線を構成して同等の動作を得るとした場合よりも、二次巻線の合成抵抗値を低減して、二次巻線における電力損失を低減することができるものである。

また、図１において、一次側直列共振コンデンサＣ1には０．０１５μＦを選定した。また、二次側の同期整流回路を形成するＭＯＳ−ＦＥＴＱ3，Ｑ4については、２０Ａ／１０Ｖを選定しており、そのオン抵抗は５．０ｍΩ以下である。

このような構成による図１に示す電源回路の動作波形を、図１１及び図１２に示す。図１１は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗのときの動作を示し、図１２は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時の動作を示している。図１に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１００Ｗは重負荷とされる条件であり、負荷電力Ｐｏ＝２５Ｗは軽負荷の条件となる。

図１１に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流としても、図示はしていないがスイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。

そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2とが合成されたものとなる。これにより、図示するようにして一次側直列共振電流Ｉｏは正弦波状となる。この波形を、図２３に示した従来の電源回路の一次側直列共振電流Ｉｏの波形（図２４参照）と比較すると、図１の回路の場合の一次側直列共振電流Ｉｏとしては、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分がほとんど含まれていないことが分かる。これは、絶縁コンバータトランスＰＩＴの結合係数をより疎結合な状態としたことで、一次巻線Ｎ1のリーケージインダクタンスＬ１が増加した分、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。

そして、このような一次側直列共振電流Ｉｏの波形が得られるのに応じて、二次巻線Ｎ2Bに得られる電圧Ｖ2Bとしては一次側直列共振電流Ｉｏの周期に応じた波形とされ、且つ二次側直流出力電圧Ｅｏに対応する絶対値レベルでクランプされた波形となる。
また、二次巻線Ｎ２Aに得られる電圧Ｖ２Aとしても、上記電圧Ｖ２Bと同等のレベルで、その位相は１８０°シフトした波形が得られる。

ここで、図１９に示す電圧Ｖ2と比較して分かるように、この図１１に示す電圧Ｖ2A、Ｖ2Bは、一次側直列共振電流Ｉｏが０レベルとなるタイミングで、同様に０レベルとなる波形が得られる。つまり、この場合の電圧Ｖ2A、Ｖ2Bとしては、ゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるようになっている（図中時点ｔ１、ｔ２、ｔ３参照）。

そして、電圧検出方式による二次側の同期整流回路では、抵抗Ｒｇ2から成る駆動回路により上記電圧Ｖ2Bを検出し、ＭＯＳ−ＦＥＴＱ4に対してオンレベルのゲート電圧を出力する。
この場合、電圧Ｖ2Bとしては、図示するように時点ｔ１にて正極性のピークレベルとなり、以降はそのレベルを低下させていき時点ｔ２にて０レベルとなるような波形とされている。ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGS4は、この電圧Ｖ2Bが、Ｑ4のゲート−ソース間電位として定められた所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ１〜ｔd1）において、オン電圧を発生させる。つまり、この期間ｔ１〜ｔd1が、ＭＯＳ−ＦＥＴＱ4のオン期間ＤON2となる。
そして、この期間ＤON2が終了する時点ｔd1から時点ｔ２までは、ＭＯＳ−ＦＥＴＱ4のデットタイムであり、このデットタイムである期間ｔd1〜ｔ２ではＱ4のボディダイオードＤD4を介して整流電流が流れる。このことは、図示するゲート−ソース間電圧ＶGS4における期間ｔd1−ｔ２の電位によっても示されている。
これによって、ＭＯＳ−ＦＥＴＱ4を介して流される整流電流Ｉ4としては、図示するように時点ｔ１〜ｔ２の期間にわたって流れるようになる。つまり、この整流電流Ｉ4としては、これら時点ｔ１、ｔ２において、一次側直列共振電流Ｉｏと０レベルになるタイミングが重なるようにされ、これによって一次側直列共振電流と連続するものとなる。

また、同様に抵抗Ｒｇ1から成る駆動回路では、上記した電圧Ｖ2Aを検出し、ＭＯＳ−ＦＥＴＱ3に対してオンレベルのゲート電圧を出力するようにされる。
つまり、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3（図示せず）は、二次巻線Ｎ2Aに生じる電圧Ｖ２がゲート−ソース間電位としての所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ２〜ｔd2）において、オン電圧を発生させ、これによってこの期間ｔ２〜ｔd2がＭＯＳ−ＦＥＴＱ3のオン期間ＤON1となる。
そして、同様にこの期間ＤON1が終了する時点ｔd2から時点ｔ３までは、ＭＯＳ−ＦＥＴＱ3のデットタイムであり、この期間ｔd2〜ｔ３ではＱ3のボディダイオードＤD3を介して整流電流が流れる。
これによって、ＭＯＳ−ＦＥＴＱ3を介して流れる整流電流Ｉ3としても、図示するように一次側直列共振電流Ｉｏのゼロクロスタイミングである時点ｔ２と時点ｔ３との間にわたって流れるようになり、一次側直列共振電流Ｉｏと連続して流れるものとなる。

各平滑コンデンサ（平滑コンデンサＣｏ1、Ｃｏ2）への充電電流Ｉｓとしては、これら整流電流Ｉ3、Ｉ4が合成された図のような波形により流れる。つまり、整流動作としては、二次巻線Ｎ２A、Ｎ２Bに生じる電圧が正／負となる各期間で平滑コンデンサＣｏに対して充電する動作が得られていることがわかる。
そして、前述したように、整流電流Ｉ3、整流電流Ｉ4としては一次側直列共振電流Ｉｏと連続するものであるから、この平滑コンデンサＣｏに対する充電電流Ｉｓとしても一次側直列共振電流Ｉｏと連続して流れることになる。
つまり、図１の回路では、重負荷とされる等してスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られている。
換言すれば、例えばこのような重負荷の条件とされて二次側直流出力電圧Ｅｏのレベルが所定以下に低下することに伴って、スイッチング周波数が所定以下の低くなるように制御される場合においても、二次側整流電流としては連続モードが維持されるものである。

このようにして、重負荷の条件でも連続モードが得られているのは、これまでの説明から理解されるように、ギャップ長の設定により絶縁コンバータトランスＰＩＴの結合係数を０．８程度までに低下させてより疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と二次巻線（Ｎ２A、Ｎ２B）の巻数（ターン数）設定を行い、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことによるものである。

また、この図１１において、この場合の整流電流Ｉ3、Ｉ4としては、図２４に示した従来の整流電流Ｉ1、Ｉ2と比較してわかるように、逆方向電流が流されていないことがわかる。
つまり、従来において整流電流Ｉ1、Ｉ2には８Ａｐ程度による逆方向電流が流れ、これが電力損失を生じさせていたが、図１の回路ではこのような整流電流に生じていた逆方向電流が発生しないものである。
この場合において、整流電流Ｉ3、Ｉ4にこのような逆方向電流が発生しないのは、図１に示したように各整流電流経路にインダクタＬd1、Ｌd2を挿入するようにしたことによる。
このように各整流電流経路に対してインダクタを挿入することによっては、整流電流が流れた際に、このインダクタに逆起電力が発生するようになる。そして、このように逆起電力が発生することに伴ってＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に生じるとされていた逆方向電流が抑圧されるようになるものである。
先にも述べたように、図１に示した回路の場合ではこれらインダクタＬd1、Ｌd2として０．６μＨ程度を設定し、これによって整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされる。

ここで、従来でも述べたように、同期整流回路は、低オン抵抗で低耐圧のＭＯＳ−ＦＥＴを整流用素子として用いるために、整流用素子にダイオード素子を用いる場合よりも導通損を低減することができる。
しかしながら、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなっても逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。

これに対して図１の回路では、重負荷時においても二次側整流電流を連続モードとしていることで、電圧検出方式による同期整流回路であっても、上記のような電流不連続期間の無効電力を低減できる。さらに、この場合は、上述のように二次側の整流電流経路に対してインダクタＬd1、Ｌd2をそれぞれ挿入することにより、整流電流に逆方向電流が発生しないようにして無効電力のさらなる低減を図っている。
このことから図１の基本構成としては、同期整流回路として電圧検出方式による構成を採ることで、簡単な回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになるものである。

なお、この図１１において、ゲート−ソース間電圧ＶGS4には、ＭＯＳ−ＦＥＴＱ4をターンオフとするタイミングで、この場合は−９Ｖによる負の電位が生じている。また、図示は省略しているが、この場合のゲート−ソース間電圧ＶGS3においても、同様にＭＯＳ−ＦＥＴＱ3をターンオフとするタイミングで−９Ｖの負の電圧が生じるものとなる。
これは、先に説明したようにしてＭＯＳ−ＦＥＴＱ3、Ｑ4の各ゲートと二次巻線との間に、それぞれ抵抗Ｒg1、Ｒg2と並列にショットキーダイオードＤg1、Ｄg2を挿入していることによる。
このようにショットキーダイオードＤg1、Ｄg2を挿入することによっては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に、これらＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量（Ｃiss）の蓄積電荷を、これらショットキーダイオードＤg1、Ｄg2を介して引き抜くようにして流すことができる。
つまりこの場合、ゲート入力容量の電荷は、それぞれショットキーダイオードＤg（Ｄg1、Ｄg2）→二次巻線→平滑コンデンサＣｏの経路により放電されることになる。そして、このように入力容量の電荷が放電されることにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4におけるターンオフ時の電圧降下時間を減少させることができる。
このようにして、ＭＯＳ−ＦＥＴのターンオフ時の電圧降下時間を減少させることができれば、これらＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にオフとさせて良好なスイッチング特性を得ることができる。

また、図１２には、図１に示す回路における軽負荷時（Ｐｏ＝２５Ｗ時）の動作が示されている。
この図１２においても、図示するスイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフタイミングを示している。つまり、所定レベルでクランプされる期間Ｔ１はスイッチング素子Ｑ2がオフとなる期間を示し、０レベルとなる期間Ｔ２はオンとなる期間を示している。
ここで、図１に示す電源回路では、これまでの説明から理解されるように、二次側直流出力電圧Ｅoの安定化のためにスイッチング周波数制御による定電圧制御を行う。この定電圧制御は、軽負荷（或いは交流入力電圧ＶACの上昇）の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
このような軽負荷の条件では、図示するようにスイッチング電流ＩDS2のゼロクロスタイミング（つまり一次側直列共振電流Ｉｏのゼロクロスタイミング）と、二次巻線の電圧Ｖ2A（電圧Ｖ２Bも同様）のゼロクロスタイミングはほぼ一致しており、これに応じて、二次側の充電電流Ｉｓ（整流電流Ｉ3、Ｉ4）としても一次側直列共振電流Ｉｏとゼロクロスタイミングが一致している。また、この場合の充電電流Ｉｓは、図のように休止期間が無く流れるものとなる。
このことから、図１に示した電源回路では、軽負荷時（Ｐｏ＝２５Ｗ時）においても連続モードとなることが理解できる。

以上では、本実施の形態のスイッチング電源回路が基とする回路構成について説明したが、上述もしたようこのような本例の基本構成の電源回路においては、絶縁コンバータトランスＰＩＴが所要以下の磁束密度となるように設定したことで、重負荷の条件（スイッチング周波数が所定低下に低下する条件）においても連続モードとすることが可能とされる。そして、このように連続モードの拡大が図られることにより、整流電流の逆方向電流が抑制されて、無効電力の低減が図られて良好なAC→DC電力変換効率が得られるようになったものである。

また、図１の回路においては、先にも説明したように各整流電流経路に対してインダクタＬｄを挿入することで、整流電流の逆方向電流がさらに抑制される。そして、これによってさらなる無効電力の低減が図れている。

実験によれば、図１に示す回路のAC→DC電力変換効率（ηAC→DC）は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件下で、ηAC→DC＝８６．５％程度となる結果が得られた。これは、同条件下における、先の図２３に示した従来の回路のηAC→DC＝８２．０％よりも、約４．５％向上するものである。
なお、この結果は、図２３に示す一次側の構成に対して、二次側に整流電流検出方式の同期整流回路を採用した場合（図２８参照）と比較すると若干低い値となるが、先にも説明したように、図１に示す電源回路では、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとすることができる。

ところで、これまでに説明してきた図１の基本構成としては、先にも説明したように二次側整流電流経路に挿入されるインダクタＬdとして、ビーズコアを使用するものとしている。
しかしながら、このようなビーズコアとしては、ギャップがゼロとされていることから、その直流重畳特性より、軽負荷の条件が進み負荷電流レベルが所定以下となるのに応じてインダクタンス値が急激に上昇する傾向となる。
例えば図１の回路において、インダクタＬd1、Ｌd2のインダクタンスの直流重畳特性としては、負荷電力Ｐｏ＝１２．５Ｗ以下の超軽負荷時となるのに応じ、０．３μＨ程度から急激に０．６μＨ程度に上昇する特性となっている。
このようなインダクタＬdの直流重畳特性により、上記超軽負荷時には二次側の整流電流が不連続モードとなってしまうことが実験により明らかになった。そして、このように不連続モードとなることで、上記のような超軽負荷時には異常発振動作となり、二次直流出力電圧Ｅｏに数ｋHz程度のリップル電圧が発生するものとされていた。

また、図１の基本構成の回路では、抵抗Ｒg1、Ｒg2に対して並列に設けたショットキーダイオードＤｇ1、Ｄｇ2によって、ＭＯＳ−ＦＥＴＱ3、Ｑ4の良好なターンオフ特性を得るようにされていた。
但し、上述もしたようにこれらショットキーダイオードＤｇを設けることによっては、二次側直流出力電圧Ｅｏに高周波のスイッチングノイズが発生し易いものとされていた。このため、先にも説明したように図１の回路では、二次側直流出力電圧Ｅｏのラインに対して平滑コンデンサＣｏ1、Ｃｏ2、及びチョークコイルＬｎによるπ型フィルタを挿入して、このような高周波ノイズの抑制を図るように構成していた。

しかしながら、二次側直流出力電圧Ｅｏのラインに対して設けられたπ型フィルタによっては、上記したチョークコイルＬｎにおける巻線の銅損、コアの鉄損、及び平滑コンデンサＣｏ2のＥＳＲに起因して、この場合は約１．５Ｗの電力損失が生じる。
なお、実験によれば、このようなπ型フィルタを削除した場合における図１の回路の電力変換効率は、ηAC→DC＝８８％程度となる結果が得られている。上記もしたように、π型フィルタを備える図１の回路の電力変換効率はηAC→DC＝８６．５％程度であったことから、この場合は約１．５％のロスが生じていることがわかる。

ところで、このようなπ型フィルタを形成する上記チョークコイルＬｎとして、図１の回路では、例えば図１０に示すような構造のものを選定するものとしていた。
この図１０に示されるように、上記チョークコイルＬｎとしては、平角線５ａを所定ターン数巻回した、平角線コイル５を用いるものとしている。この平角線コイル５としては、断面形状が方形とされた上記平角線５ａをその幅方向に巻回した、所謂エッジワイズ巻き（縦巻き）のものが採用される。
そして、このような平角線コイル５の両端部は、図示するようにこの平角線５を載置する側のプレート型コアＣＲ６に設けられた、外部端子６に対してそれぞれ半田付け等により接続される。
さらに、このように平角線コイル５が載置されたプレート型コアＣＲ６に対して、図示する形状によるポット型コアＣＲ５が嵌合されることによって、チョークコイルＬｎが形成される。つまり、図示するように上記ポット型コアＣＲ５側に形成された、図のような円形磁脚７を、上記平角線コイル５の内側に形成される円形の空洞領域に挿通させるようにして、プレート型コアＣＲ６に対してポット型コアＣＲ５を嵌合するものである。
なおこの場合、上記ポット型コアＣＲ５の材質としては、金属系ダストを採用している。また、上記プレート型コアＣＲ６としては、Ｎｉ−Ｚｎ系のフェライト材を採用するものとしている。

この図１０に示されるようなチョークコイルＬｎの構成によれば、比較的小型なチョークコイルを実現できるが、コアの鉄損が比較的大きなものとなる。この場合のチョークコイルＬｎにおけるＤＣＲ（直流抵抗）は例えば１ｍΩ程度とされ、この点もπ型フィルタを備えることによる損失の一因となっている。

さらに、図１の基本構成において、二次側の同期整流回路の構成としては、絶縁コンバータトランスＰＩＴの二次巻線をセンタータップした上で、ＭＯＳ−ＦＥＴＱ3、Ｑ4による両波整流回路を構成するものとしていた。
しかしながら、このようにセンタータップを施す場合、先の図３〜図９の説明からも明らかなように、巻き始め側となる二次巻線Ｎ２Aと、巻き終わり側となる二次巻線Ｎ２Bの長さは異なるようにされる。
これによっては、上記二次巻線Ｎ２Aよりも、二次巻線Ｎ２Bの方がそのＤＣＲが大きくなるので、これに伴って二次巻線Ｎ２A、Ｎ２Bにそれぞれ流れる整流電流Ｉ3、Ｉ4のレベルには差が生じることとなる。
このことは、先の図１１の波形図において、整流電流Ｉ4のピークレベルは３８Ａｐとなるのに対し、整流電流Ｉ3は３３Ａｐとなっていることからも明らかである。
そして、この結果として、図１の回路における平滑コンデンサＣｏへの充電電流（Ｉｓ）は、図１１に示す如くそのレベルがアンバランスとなってしまう。

また、この場合、絶縁コンバータトランスＰＩＴの二次巻線としては、複数のリッツ線１０によるリッツ線帯或いは平編線を巻装するものとしていた。
このようなリッツ線帯、平編線としては、先の図３〜図９にて説明したようにして比較的多くの作業工程を要するものであるから、巻装する巻線数が多くなれば、その分絶縁コンバータトランスＰＩＴの製造工程に手間がかかるようになる。従って、このようにして二次巻線としてリッツ線、平編線を用いる場合は、巻装する巻線はできるだけ少なくできるのが好ましい。

このような問題点を有する図１の基本構成に対し、本実施の形態の電源回路を構成するにあたってその基とする他の基本構成として、スイッチング電源回路を例えば次の図１３に示すようにして構成したものがある。
なお、このような実施の形態の他の基本構成の一次側の構成としては、先の図１の回路と同等とされることからここでの図示は省略している。また図１３において、既に図１にて説明した部分については同一の符号を付して説明を省略する。

実施の形態の他の基本構成としては、図示するように絶縁コンバータトランスＰＩＴの二次巻線としてセンタータップは施さず、二次巻線Ｎ２の１つのみを巻装するものとしている。
この場合の二次巻線N２としても、先の図３〜図９にて説明したような複数のリッツ線１０によるリッツ線帯又は平編線を巻装するものとしている。

また、この図１３の回路の場合は、図１の回路における各整流電流経路に挿入されるようにして設けられていたインダクタＬd1、Ｌd2は省略される。
さらに、この場合は、図１の回路ではゲート抵抗Ｒｇ1、Ｒｇ2に対してそれぞれ並列に接続していたショットキーダイオードＤg1、Ｄg2が省略される。また、二次巻線Ｎ２と並列に接続されていたスナバ回路も省略される。
また、二次側直流出力電圧Ｅｏのラインに対して設けられていたπ型フィルタ（平滑コンデンサＣｏ2、チョークコイルＬｎ）も省略するものとしている。

この図１３に示す回路の場合、二次巻線Ｎ２の一方の端部はＭＯＳ−ＦＥＴＱ3のドレインと接続される。そして、このＭＯＳ−ＦＥＴＱ3のドレインが、図示するチョークコイルＬo1を介して平滑コンデンサＣoの正極端子と接続される。
また、二次巻線Ｎ２の他方の端部は、ＭＯＳ−ＦＥＴＱ4のドレインと接続された上で、ＭＯＳ−ＦＥＴＱ4のドレインがチョークコイルＬo2を介して平滑コンデンサＣoの正極端子と接続される。
また、この場合、ＭＯＳ−ＦＥＴＱ3の駆動回路を形成するゲート抵抗Ｒg1は、上記二次巻線Ｎ２の他方の端部と接続される。また、一方のＭＯＳ−ＦＥＴＱ4の駆動回路を形成するゲート抵抗Ｒg2は、上記二次巻線Ｎ２の一方の端部と接続される。

このような接続形態によれば、二次巻線に励起される交番電圧の一方の半周期においてＭＯＳ−ＦＥＴＱ3がオンとなるのに応じて、整流電流は、［二次巻線Ｎ２→チョークコイルＬo2→平滑コンデンサＣo→ＭＯＳ−ＦＥＴＱ3→二次巻線Ｎ２］の経路により流れる。また、この場合、整流電流は分岐して［ＭＯＳ−ＦＥＴＱ3→チョークコイルＬo1→平滑コンデンサＣo］のループ経路によっても流れる。
また、ＭＯＳ−ＦＥＴＱ3がオフとなって、ＭＯＳ−ＦＥＴＱ4がオンとなる他方の半周期では、［二次巻線Ｎ２→チョークコイルＬo1→平滑コンデンサＣo→ＭＯＳ−ＦＥＴＱ4→二次巻線Ｎ２］の経路により整流電流が流れる。そしてこの場合も、整流電流は分岐して［ＭＯＳ−ＦＥＴＱ4→インダクタＬo2→平滑コンデンサＣo］のループ経路によっても流れるものとなる。

このようにして、図１３に示す回路の二次側の整流回路としては、二次巻線Ｎ２の交番電圧が一方の極性となる期間においては、ＭＯＳ−ＦＥＴＱ3がオン駆動されて整流を行って二次巻線Ｎ２に得られる電流を平滑コンデンサＣｏに充電し、二次巻線Ｎ２の交番電圧が他方の極性となる期間においては、ＭＯＳ−ＦＥＴＱ4がオン駆動されて整流を行って二次巻線Ｎ２に得られる電流を平滑コンデンサＣｏに充電する動作が得られていることが分かる。つまり、同期整流回路として、この場合は各半周期に二次巻線Ｎ２全体に得られる電流が充電されることから、整流動作としては全波整流動作が得られていることが分かる。

また、上記した整流電流経路からも分かるように、二次側の整流電流は、二次巻線Ｎ２に励起される交番電圧が正極性／負極性となる期間の各々において、チョークコイルＬo1を含むループ経路と、チョークコイルＬo2を含むループ経路とに分岐して流れ、さらに一方の経路においては二次巻線Ｎ２に分岐して流れるようになっている。従って、二次巻線Ｎ２に流れる整流電流（二次巻線電流）の量は、平滑コンデンサＣｏに充電電流として流れる整流電流量に対して所定割合分にまで低減されているものとなっている。つまり、図１３に示す二次側の構成によっては、いわゆる倍電流整流回路としての動作が得られているものである。
このような倍電流整流回路の構成によって、図１３にも示しているように、絶縁コンバータトランスＰＩＴの二次巻線Ｎ２を１つのみとすることができるものである。

また、この図１３に示す回路においては、上記したように二次側整流電流経路に対してチョークコイルＬo1、Ｌo2を挿入するようにしている。
このようなチョークコイルＬo1、チョークコイルＬo2が設けられることにより、この場合も先の図１の場合に挿入されたインダクタＬｄと同様の作用により、整流電流の逆方向電流を抑制する効果が得られる。
なお、この図１３に示す回路の場合、上記チョークコイルＬo1、Ｌo2のインダクタンス値としては例えば３．３μＨ以上を設定するものとしている。そして、これによって、整流電流に生じるとされる逆方向電流の発生を防止することが可能とされている。

さらに、この場合は、これらチョークコイルＬo1、Ｌo2を、それぞれ平滑コンデンサＣｏの正極端子に対して接続するようにしたことから、これらチョークコイルＬoの有するインピーダンス成分によって二次側直流出力電圧Ｅｏに生じるとされる高周波成分を抑制することが可能となる。
また、この場合は、このような二次側直流出力電圧Ｅｏに生じる高周波成分の発生原因の１つとして考えられていた、ショットキーダイオードＤg1、Ｄg2を削除するものとしたことからも、このような高周波成分のさらなる抑制が図られている。
これらのことから、図１３に示す回路では、図１の回路にて設けられていたπ型フィルタを省略することができたものである。

このような実施の形態の他の基本構成としても、絶縁コンバータトランスＰＩＴを疎結合とし、二次巻線の１ターンあたりの誘起電圧レベルを低下させて磁束密度を所要以下にまで低下させていることによって、重負荷時においても連続モードとすることが可能とされる。
従って、このことから図１３に示した構成によっても、従来のように不連続モードとされたことで生じていた逆方向電流を低減して無効電力の低減を図ることができる。さらに、上記もしたように整流電流経路に対してチョークコイルＬo1、Ｌo2を挿入したことにより、この場合も整流電流の逆方向電流を防止して、さらなる無効電力の低減を図ることが可能とされる。

そして、図１３に示した回路では、図１の回路と同等の動作を得るにあたって、上記した倍電流整流回路の構成によって絶縁コンバータトランスＰＩＴの二次巻線を１組のみとすることが可能とされる。つまり、図１の回路ではリッツ線帯又は平編線による二次巻線Ｎ２A、Ｎ２Bの２つを巻装する必要があったものを、この場合はリッツ線帯又は平編線による１つの二次巻線Ｎ２を巻装すればよいものとすることができる。
これによって、図１３の回路では、図１の回路の場合よりも絶縁コンバータトランスＰＩＴの製造工程を簡略化することができる。
また、このように二次巻線を１組とすることができることで、二次巻線に流れる整流電流のレベルに差が生じるといったことをなくすことが可能とされているものである。

また、図１３の回路では、二次側の同期整流回路を倍電流整流回路としたことで、二次巻線の巻線電流のレベルを図１の場合よりも低減することが可能となっている。 そして、このように二次巻線電流のレベルが低減されていれば、二次巻線電圧として得る電圧レベルも低減され、これによって各ＭＯＳ−ＦＥＴのドレイン−ソース間電圧も低下させることが可能とされている。
この結果として図１３の回路では、図１の回路ではＭＯＳ−ＦＥＴのドレイン−ソース間の耐圧低下のために設けていたスナバ回路を不要とすることができたものである。

但し、このような図１３の回路としての動作を実現するためには、二次側の整流電流経路にそれぞれ挿入するチョークコイルＬo1、Ｌo2として、そのインダクタンス値を先に述べたように３．３μＨ以上に設定する必要がある。これは、図１３の回路では倍電流整流回路とされたことにより二次側に流れる整流電流レベルがその分低下していることによる。

そして、このようなチョークコイルＬoのインダクタンス値を設定する場合、先の図１の回路が備えていたチョークコイルＬｎのような複合型コアを採用することはできなくなる。つまり、先の図１０に示したような複合型コアでは、そのサイズや構造上の問題からインダクタンス値として１μＨ程度しか得ることができないからである。

このことから図１３の回路では、上記チョークコイルＬo1、Ｌo2のコア材として、例えば先の図２に示した絶縁コンバータトランスＰＩＴと同様のＥＥ型コアを選定するものとされていた。
つまり、図２に示したようなＥＥ型コアの中央磁脚に対して、所定長のギャップＧを形成する。そして、このようなＥＥ型コアの中央磁脚に対し、先の図３〜図９に示したようなリッツ線帯、或いは平編線を所定のターン数巻装たものである。

このようなＥＥ型のコア材を用いることで、上記したチョークコイルＬo1、チョークコイルＬo2として、例えば先に述べたような３．３μＨ以上のインダクタンス値を得ることが可能となる。

なお且つ、このような構造によるチョークコイルＬo1、Ｌo2を用いることにより、図１３の回路においては、図１の回路において問題となっていた超軽負荷時の異常発振を防止することが可能となる。
すなわち、上記説明によるチョークコイルＬo1、Ｌo2の構造によれば、ＥＥ型コアの中央磁脚に対し形成するギャップ長の設定等によって、負荷電流レベルの変動に対する良好なインダクタンスの変化特性を得ることが可能とされる。すなわち、具体的には負荷電流３０Ａ〜０Ａの変動に対し、上記したインダクタンス値＝３．３μＨ程度でほぼ一定となる特性とすることで、先のインダクタＬｄの場合のように超軽負荷時にインダクタンス値が急激に増加する特性を改善している。
そして、このような急激なインダクタンス値の上昇が抑制されることで、超軽負荷時において生じるとされていた異常発振を防止することが可能とされている。

しかしながら、この場合のチョークコイルＬo1、Ｌo2において、上記のようなＥＥ型コアは、先の図１０に示したような複合型コアと比較して相当に容積が大きなものとなる。そしてこれによっては、このようなチョークコイルＬo1、Ｌo2実装のための基板面積がより多く必要となるという問題がある。
また、この場合のチョークコイルＬo1、Ｌo2としては、上記もしたようにその巻線としてリッツ線帯或いは平編線を用いるものとしていることなどから、その製造工程が複雑化してしまうという問題もある。

＜第１の実施の形態＞

そこで、本発明の第１の実施の形態としては、上記してきた図１、図１３の回路の有する問題を鑑みて、スイッチング電源回路を次の図１４に示すようにして構成することとした。
なお、この図１４においては、既に図１にて説明した部分については同一の符号を付して説明を省略する。
本実施の形態のスイッチング電源回路では、図示するように二次側の同期整流回路を構成する整流素子としてＭＯＳ−ＦＥＴＱ3、Ｑ4、Ｑ5、Ｑ6の４つのＭＯＳ−ＦＥＴを備えるものとしている。
本例においては、このような４つのＭＯＳ−ＦＥＴＱ3、Ｑ4、Ｑ5、Ｑ6を図示する接続形態により接続することによって、ブリッジ全波整流回路を構成する。そして、このように二次側の同期整流回路としてブリッジ全波整流回路を構成することによって、絶縁コンバータトランスＰＩＴの二次巻線のセンタータップ出力が不要となるようにしているものである。

この場合、絶縁コンバータトランスＰＩＴの二次側においては、図示する二次巻線Ｎ２の１組と、この二次巻線Ｎ２の巻き始め端部側を巻き上げて形成される駆動巻線Ｎ３Aと、巻き終わり端部側を巻き上げた駆動巻線Ｎ３Bとが巻装される。
上記二次巻線Ｎ２としては、先の図１の回路の場合と同様に、複数のリッツ線１０によるリッツ線帯、或るいは平編線が用いられる。
また、上記駆動巻線Ｎ３A、Ｎ３Bとしては、例えばウレタン被膜の銅線の単線を用いるものとしている。
なお、この場合の上記二次巻線Ｎ２のターン数は、例えば３Ｔとされる。また、上記駆動巻線Ｎ３A、Ｎ３Bのターン数は、例えばＮ３A＝Ｎ３B＝４Ｔとされる。

そしてこの場合、二次側の整流電流経路に対しては、図示するように上記二次巻線Ｎ２の巻き終わり端部と二次側アースの間に、ＭＯＳ−ＦＥＴＱ3を挿入している。また、二次巻線Ｎ２の巻き始め端部と二次側アースの間にＭＯＳ−ＦＥＴＱ4を挿入している。
なお、この場合も上記ＭＯＳ−ＦＥＴＱ3としては、ドレイン側が二次巻線Ｎ２の巻き終わり端部と接続される。同様にＭＯＳ−ＦＥＴＱ4としても、ドレイン側が二次巻線Ｎ２の巻き始め端部に接続される。

また、これに加え図１４の回路では、上記した接続形態により二次巻線Ｎ２と並列となるＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して、さらに並列に、ＭＯＳ−ＦＥＴＱ5、ＭＯＳ−ＦＥＴＱ6による直列接続回路が接続される。
この場合、図示するように上記ＭＯＳ−ＦＥＴＱ5のソース側を、二次巻線Ｎ２の巻き終わり端部側と接続するようにされている。また、上記ＭＯＳ−ＦＥＴＱ6としても、そのソース側を二次巻線Ｎ２の巻き始め端部側と接続するものとしている。
そして、これらＭＯＳ−ＦＥＴＱ5−Ｑ6の接続点（Ｑ5のドレインとＱ６のドレインの接続点）を、図示するインダクタＬe→平滑コンデンサＣｏを介して二次側アースに接地している。
なお、これらＭＯＳ−ＦＥＴＱ5、Ｑ6としても、ＭＯＳ−ＦＥＴＱ3、Ｑ4と同様、トレンチ構造による低オン抵抗のものが選定される。

また、この場合、これらＭＯＳ−ＦＥＴＱ3〜Ｑ6は、上記したように二次巻線Ｎ２を巻き上げた駆動巻線Ｎ３A、Ｎ３Bに得られる交番電圧を利用してそれぞれ駆動されるようになっている。
図示するように、ＭＯＳ−ＦＥＴＱ3のゲートに対しては、ゲート抵抗Ｒｇ1//ショットキーダイオードＤｇ1の並列接続回路を介して、駆動巻線Ｎ３Aの巻き始め端部が接続される。また、ＭＯＳ−ＦＥＴＱ4のゲートに対しては、ゲート抵抗Ｒｇ2//ショットキーダイオードＤｇ2による並列接続回路を介して、駆動巻線Ｎ３Bの巻き終わり端部が接続される。
同様に、ＭＯＳ−ＦＥＴＱ5のゲートは、ゲート抵抗Ｒｇ3//ショットキーダイオードＤｇ3による並列接続回路を介して駆動巻線Ｎ３Bの巻き終わり端部に接続される。また、ＭＯＳ−ＦＥＴＱ6のゲートには、それぞれゲート抵抗Ｒｇ4//ゲート抵抗Ｒｇ4を介して、駆動巻線Ｎ３Aの巻き始め端部が接続される。

なお、上記説明からも理解されるように、この場合も各ＭＯＳ−ＦＥＴのゲートに対してはショットキーダイオードＤｇを接続している。つまり、これによって先の図１にて説明したようにして、各ＭＯＳ−ＦＥＴとして良好なスイッチング特性（ターンオフ特性）を得るようにされているものである。

上記接続形態による二次側の同期整流回路において、整流電流は以下のような経路により流れるものとなる。
先ず、絶縁コンバータトランスＰＩＴの二次巻線Ｎ２に得られる交番電圧の一方の半周期では、整流電流は［二次巻線Ｎ２→ＭＯＳ−ＦＥＴＱ5（ソース→ドレイン）→インダクタＬe→平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ4（ソース→ドレイン）→二次巻線Ｎ２］の経路によって流れる。
また、二次巻線Ｎ２に励起される交番電圧の他方の半周期では、［二次巻線Ｎ２→ＭＯＳ−ＦＥＴＱ6（ソース→ドレイン）→インダクタＬe→平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ3（ソース→ドレイン）→二次巻線Ｎ２］の経路により整流電流が流れる。

このようにして図１４の回路では、二次巻線電圧の一方の半周期には、ＭＯＳ−ＦＥＴＱ3、Ｑ6が導通して、整流電流を平滑コンデンサＣｏに対して充電する動作が得られていることになる。
また、他方の半周期には、ＭＯＳ−ＦＥＴＱ4、Ｑ5が導通して整流電流を平滑コンデンサＣｏに対して充電する動作が得られる。
このような動作から、図１４の回路では、４つの整流素子のうち半周期にそれぞれ２つの整流素子が整流動作を行って平滑コンデンサに対して充電を行う、ブリッジ整流回路としての動作が得られていることが理解できる。そして、このことから整流動作としては、全波整流動作が得られているものである。

ここで、図示もしているように、図１４の電源回路では、ＭＯＳ−ＦＥＴＱ3〜Ｑ6によるブリッジ整流回路による整流電流の出力点（ＭＯＳ−ＦＥＴＱ5−Ｑ6の接続点）と、平滑コンデンサＣｏの正極端子との間に、直列にインダクタＬeを挿入するものとしている。つまり、これによってインダクタＬeを、平滑コンデンサＣｏに対して充電電流を流すための整流電流経路に挿入しているものである。
そして、図１４の回路では、このように整流電流経路に挿入したインダクタＬeに生じる逆起電力によって、整流電流の逆方向電流を防止するものとしている。

但し、この場合としても、上記インダクタＬeとして、負荷電流レベルの変動に対するインダクタンス値の変化特性について考慮されなければ、先の図１の回路の場合のインダクタＬdと同様に、超軽負荷時（１２．５Ｗ以下）に急激にインダクタンス値が上昇して異常発振動作を引き起こす可能性がある。
これを防止するため、本例では上記インダクタＬeとして次の図１５に示すように構成するものとしている。

図１５は、実施の形態の電源回路で用いるインダクタＬeの構造を示す斜視図である。
図示するように本例のインダクタＬeとしても、先の図１の回路が備えていたインダクタＬｄと同様、筒形状によるビーズコアを用いるものとしている。
但しこの場合のビーズコアとしては、図示するように例えばＮｉ−Ｚｎ系のフェライト材を選定するものとしている。また、このようなビーズコアのサイズとしては、先のインダクタＬｄよりもサイズ（直径×長さ）が大型となるように設定している。
なお、この場合のインダクタＬeとしては、上記ビーズコアの内部に形成される空洞領域を挿通するリード線として、図示するようにウレタン被膜銅線を用いるものとしている。そして、このようなウレタン被膜銅線としては、インダクタＬｄで用いられていたリード線よりもその断面積が大きなものを選定している。

このようにして、インダクタＬeのビーズコアとして例えばＮｉ−Ｚｎ系のフェライト材を選定し、且つ先のインダクタＬｄよりも大型のサイズとすることで、インダクタＬeのインダクタンスの変化特性として、例えば次の図１６に示すような特性を得ることが可能となる。
なお、この図１６は、インダクタＬeを流れる電流レベル（平滑コンデンサＣｏへの充電電流Ｉｓのレベル：負荷電流レベル）の変動に対する、インダクタンスの変化特性を示すものである。
この図に示されるように、この場合のインダクタＬeのインダクタンス値としては、無負荷状態（負荷電流＝０Ａ）から２Ａ〜３Ａ付近までの電流レベルの増加に対しては、１．１μＨ程度からなだらかに減少するものとなる。そして、２Ａ〜３Ａ付近から５Ａ付近までの上昇に対しては、インダクタＬeは飽和してそのインダクタンス値が０．２μＨ程度に低下するものとなる。
さらに、電流レベル＝５Ａ付近からの上昇に対しては、インダクタンス値は０．２μＨ程度でほぼ一定となる特性が得られる。

インダクタＬeとして、この図１６に示すような直流重畳特性が得られることによっては、例えば負荷電流レベルが２Ａ〜３Ａ程度に低下した場合にも、先のインダクタＬdのようにインダクタンス値が急激に上昇するような事態は防止される。
そして、これによれば、図１の回路の場合のように負荷電流＝２Ａ〜３Ａ以下で二次側整流動作が不連続モードとなってしまうことが防止される。すなわち、先の低電圧大電流の条件においては、負荷電力Ｐｏ＝１２．５Ｗ以下の超軽負荷時から無負荷時まで連続モードを維持できるようになるものである。
このようにして連続モードが維持されることで、超軽負荷時において生じていた異常発振動作を防止することができる。
そしてこれによれば、図１４の回路では、最大負荷から無負荷まで安定した動作を得ることができる。

なお、この場合、インダクタＬｅのコアにはＮｉ−Ｚｎ系のフェライト材を選定したが、他にもアモルファス磁性体を選定することもできる。但し、Ｎｉ−Ｚｎ系を用いた場合は、アモルファス磁性体を用いた場合よりもインダクタンスのバラツキを抑えることができる。
また、このようなビーズコアによるインダクタＬｅの直流重畳特性の設定は、コアサイズの設定により行うことができる。
すなわち、実施の形態において、上記のように負荷電流の０レベルまでの低下（つまり無負荷までの範囲）に対してインダクタＬeのインダクタンスが不連続モードとなるまでに急激に上昇しない特性とするにあたっては、ビーズコアとして用いるコア材の材質に応じてコアサイズの設定が為されればよい。

図１７は、上記構成による図１４の回路の各部の動作波形を示した波形図である。
なお、この図１７では、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件下での測定結果を示している。
また、この図に示す実験結果を得るにあたっては、各部を以下のように選定するものとした。
・一次側直列共振コンデンサＣ１＝０．０１５μＦ
・絶縁コンバータトランスＰＩＴ
一次巻線Ｎ１＝８０Ｔ、二次巻線Ｎ２＝３Ｔ（リッツ線帯或いは平編線）、駆動巻線Ｎ３A＝Ｎ３B＝４Ｔ（ウレタン被膜銅線による単線）、ギャップＧ＝１．５mm、結合係数ｋ＝０．８０程度
・インダクタＬe＝１．１μＨ
・平滑コンデンサＣｏ
キャパシタンスＣ＝６８００μＦ、耐圧６．３Ｖ、ＥＳＲ＝１６ｍΩ
・ＭＯＳ−ＦＥＴＱ3、Ｑ4、Ｑ5、Ｑ6
耐圧３０Ａ／１０Ｖ、オン抵抗ＲON＝２．５ｍΩ

なお、この場合も、上記のように絶縁コンバータトランスＰＩＴのギャップ長としては、先の図１の基本構成の場合と同様のギャップＧ＝１．５mmを設定し、その結合係数をｋ＝０．８０程度の疎結合の状態としている。
そして、これと共に、この場合は一次巻線Ｎ１＝８０Ｔ、二次巻線Ｎ２＝３Ｔとすることで、先の図１の場合と同様に重負荷時における連続モードの拡大を図っているものである。

図１７において、この場合もスイッチング素子Ｑ2の両端電圧Ｖ１、及びスイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2が示されている。
これら電圧Ｖ１、スイッチング電流ＩDS2としては、先の図１１の場合と比較してわかるように、図１の回路の場合と同等の波形が得られている。
また、この図１７においては一次側直列共振電流Ｉｏの波形も示されている。この場合の一次側直列共振電流Ｉｏとしても、図のように略正弦波状の波形とされた上で、時点ｔ１、ｔ２、ｔ３においてゼロクロスする波形が得られる。つまり、このような一次側直列共振電流Ｉｏとしても、先の図４の場合と同等の波形が得られているものである。
これらのことから、図１４の回路の一次側においては、重負荷時には先の図１の回路の場合と同等の動作が得られていることがわかる。

そして、この場合における、二次巻線Ｎ２に生じる電圧Ｖ２としても、図示するように一次側直列共振電流Ｉｏとそのゼロクロスタイミングが一致するものとされている（時点ｔ１、ｔ２、ｔ３参照）。この電圧Ｖ２のピークレベルとしては、図示するように２．５Ｖが得られる。
また、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3としても、図示するようにそのゼロクロスタイミングが一次側直列共振電流Ｉｏと一致するものとなる。そして、ＭＯＳ−ＦＥＴＱ5のゲート−ソース間電位ＶGS5としても一次側直列共振電流Ｉｏと連続していることがわかる。つまり、二次側に備えられた各ＭＯＳ−ＦＥＴのゲート−ソース間電圧は、一次側直列共振電流Ｉｏとゼロクロスタイミングが一致しているものである。

このようにして、二次側に備えられた各ＭＯＳ−ＦＥＴのゲート−ソース間電圧と、二次巻線Ｎ２に生じる電圧Ｖ２のゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと一致していることにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4、Ｑ5、Ｑ6をそれぞれ流れる整流電流ＩQ3、ＩQ4、ＩQ5、ＩQ6としても、図示するようにそのゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと重なる波形として得られる。つまり、この場合の整流電流ＩQ3、ＩQ4、ＩQ5、ＩQ6は一次側直列共振電流Ｉｏと連続して流れているものである。
そして、このように整流電流ＩQ3〜ＩQ6が一次側直列共振電流Ｉｏと連続して流れるようになることにより、平滑コンデンサＣｏへの充電電流Ｉｓとしても、同様に一次側直列共振電流Ｉｏと連続して流れることになる。
このようなことから、図１４に示した本例の回路においても、例えば重負荷とされる等してスイッチング周波数が低くなるようにして制御されているときにも、二次側整流動作として連続モードが得られていることがわかる。

また、図１７において、この場合も上記整流電流ＩQ3〜ＩQ6には逆方向電流が流されていないことがわかる。この場合において、整流電流に逆方向電流が発生しないのは、整流電流経路に対してインダクタＬeを挿入するようにしたことによるものである。
なお、本例の場合、このようなインダクタＬeのインダクタンスとしては、上述もしたように１．１μＨ程度の比較的低いインダクタンスを設定することで整流電流における逆方向電流の発生を防止することが可能とされている。

なお、確認のために述べておくと、この場合としても、軽負荷時（Ｐｏ＝２５Ｗ時）の動作としては、先の図１２に示した場合と同様にスイッチング電流ＩDS2（一次側直列共振電流Ｉｏ）と充電電流Ｉｓとのゼロクロスタイミングはほぼ一致した状態となり、連続モードとなる。

以上で説明したように第１の実施の形態では、先の図１、図１３の回路と同様、絶縁コンバータトランスＰＩＴの各巻線の巻数及びギャップ長の設定により、その磁束密度を所定以下としたことで、重負荷時における連続モードの拡大を図っている。これによって、重負荷時に不連続モードとされることによる無効電力の低減が図られる。

また、本実施の形態では、整流電流経路に挿入したインダクタＬeによって、整流電流に生じるとされていた逆方向電流の発生を防止し、さらなる無効電力の低減を図っている。
そして、このように無効電力の低減が図られることで電力変換効率の向上が図られる。
なお、実験によれば、図１４に示した本例のスイッチング電源回路における電力変換効率ηDC→ACとしては、先の図１の回路の場合と同等（ηDC→AC＝８６．５％）となる結果が得られている。

また、本例では、二次側の整流電流経路に設けられるインダクタＬeとして、そのコアの材質を例えばＮｉ−Ｚｎ系フェライト材とし、先の図１のインダクタＬｄよりも大型としたビーズコアを選定したことで、図１６に示したようなインダクタンス値の変化特性を得ることができる。
そして、これによっては、先にも説明したように負荷電力Ｐｏが所定以下（例えば１２．５Ｗ以下）となった際にも、そのインダクタンス値が急激にピークレベルにまで上昇してしまうことがなくなり、このような超軽負荷時における異常発振動作を防止して負荷電力Ｐｏ＝１００Ｗ〜０Ｗまで安定した動作を保証することができるようになる。

また、本例では、二次側の同期整流回路として、４つのＭＯＳ−ＦＥＴによるブリッジ全波整流回路を形成することによって、絶縁コンバータトランスＰＩＴの二次巻線のセンタータップを不要とすることが可能とされる。
このようにセンタータップが不要となれば、整流電流を流す二次巻線として１つの巻線のみを巻装することが可能となり、これによって、先の図１の回路のように二次巻線を流れる整流電流のレベルがアンバランスとなってしまうことを防止することができる。
このことは、先の図１７の波形図において、平滑コンデンサＣｏへの充電電流Ｉｓのピークレベルが各半周期にて３５Ａｐで一定して得られていることによっても示されている。

また、上記のように二次巻線として１つの巻線のみを巻装することができれば、複数のリッツ線１０によるリッツ線帯、或いは平編線を１つのみ巻装すればよいこととなる。そしてこれによっては、この場合の絶縁コンバータトランスＰＩＴの製造工程を、図１の回路の場合よりも簡略化することができるようになる。

また、本例のスイッチング電源回路においては、このように整流電流経路に設けたインダクタＬeによって、二次側直流出力電圧Ｅｏに生じるとされていたＭＯＳ−ＦＥＴターンオフ時の高周波ノイズを抑制することが可能とされる。
つまり、このようなインダクタＬeは、図１４にも示したように平滑コンデンサＣｏの正極端子に対して直列に接続されるようにして挿入されることから、そのインピーダンス成分により、この平滑コンデンサＣｏの両端電圧としての二次側直流出力電圧Ｅｏに生じるノイズを抑制することができるものである。

特にこの場合、インダクタＬeとしては先の図１６に示したような特性を有するものとされていることから、このような高周波成分の抑制作用がより良好なものとなる。
この場合、上記インダクタＬeの電流レベル（充電電流Ｉｓ）の変動に対する特性としては、先にも説明したように電流レベルが０レベル付近でそのインダクタンス値が上昇するものとされている。
これに対し、上記もしているように二次側直流出力電圧Ｅｏに発生するノイズ成分としては、各ＭＯＳ−ＦＥＴのターンオフ時に生じるものとされている。すなわち、このようなノイズ成分は、各ＭＯＳ−ＦＥＴがターンオフするタイミングで充電電流Ｉｓが０レベル付近となる期間に生じているものである。従って本例のインダクタＬeは、二次側直流出力電圧Ｅｏのノイズが発生するタイミングでそのインダクタンス値が上昇するものとなる。

このことから、本例のインダクタＬeによっては、二次側直流出力電圧Ｅｏにノイズ成分が発生するタイミングでよりノイズ抑制効果を得ることができ、これによって二次側直流出力電圧Ｅｏに生じるノイズ成分に対しより良好な抑制効果を得ることができるものである。
このように、インダクタＬeによって二次側直流出力電圧Ｅｏに生じる高周波ノイズを良好に抑制することができることで、図１４の回路では、図１の回路では備えられていたπ型フィルタを省略することができたものである。

また、本例の回路において、絶縁コンバータトランスＰＩＴの二次巻線としては、二次巻線Ｎ２の１組を巻装し、各ＭＯＳ−ＦＥＴ駆動のためのゲート−ソース間電圧を得るにあたっては別途駆動巻線（Ｎ３A、Ｎ３B）を巻装するものとしている。
このようにして各ＭＯＳ−ＦＥＴ駆動のための巻線を別途巻装するようにすれば、整流電流を流すための二次巻線Ｎ２において各ＭＯＳ−ＦＥＴ駆動のための高い電圧レベルを得る必要がなくなり、これによって二次巻線Ｎ２に生じる電圧Ｖ２のレベルを低下させることができる。
そして、このように電圧Ｖ２のレベルを低下させることができれば、その分、各ＭＯＳ−ＦＥＴのドレイン−ソース間電圧を低下させることができ、これによって本例では、先の図１の回路では各ＭＯＳ−ＦＥＴのドレイン−ソース間の耐圧の低下のために設けられていたスナバ回路を省略することができたものである。
なお、この場合、各ＭＯＳ−ＦＥＴの耐圧レベル１０Ｖに対し、これらＭＯＳ−ＦＥＴの各ドレイン−ソース間に生じる電圧のピークレベルは、先の図１７の電圧Ｖ２の波形図からもわかるように少なくとも１０Ｖｐ以下とすることができる。

以上のことから、このような本例の電源回路の構成によれば、図１の回路と比較して、整流電流が流される二次巻線の本数の削減、及び二次側のπ型フィルタの削除、及びスナバ回路の削除による構成の簡略化が図られた上で、図１の回路と同等の電力変換効率を得ることができるものである。

また、先の図１３に示した他の基本構成との比較としては、図１３の回路ではＥＥ型コアによるチョークコイルＬｏを２個設けるようにされていたものを、本例では先の図１５に示したようなビーズコアによる簡易な構成によるインダクタＬeの１つのみを備えればよいものとできる。
またこの場合、図１３の回路のチョークコイルＬｏに対し、本例のインダクタＬeは素子サイズが大幅に小型化されるので、基板実装面積が大幅に省略できるというメリットもある。
さらに、ビーズコアによるインダクタ素子であるため巻線の巻装は不要であり、チョークコイルＬｏよりも製造工程は容易なものとすることができる。

＜第２の実施の形態＞

続いて、図１８に第２の実施の形態としてのスイッチング電源回路の構成を示す。
なお、図１８において、既に図１、図１４にて説明した部分については同一の符号を付して説明を省略する。
第２の実施の形態のスイッチング電源回路は、図示するように二次側の同期整流回路としてＭＯＳ−ＦＥＴＱ3、Ｑ4による全波整流回路を構成した上で、これらＭＯＳ−ＦＥＴによる整流出力をそれぞれ半波の期間に充電するための２つの平滑コンデンサＣｏ1、Ｃｏ2を備えるようにして、倍電圧全波整流回路を形成するようにしたものである。
つまり第２の実施の形態では、このような倍電圧整流回路の構成とすることによって、絶縁コンバータトランスＰＩＴの二次巻線のセンタータップ出力が不要となるようにしたものである。

先ず、この場合も絶縁コンバータトランスＰＩＴの二次側においては、図示する二次巻線Ｎ２の１組と、この二次巻線Ｎ２の巻き始め端部側を巻き上げて形成される駆動巻線Ｎ３Aと、巻き終わり端部側を巻き上げた駆動巻線Ｎ３Bとが巻装される。
そして、二次巻線Ｎ２としては、この場合も複数のリッツ線１０によるリッツ線帯、或るいは平編線が用いられる。また、上記駆動巻線Ｎ３A、Ｎ３Bには、例えばウレタン被膜の銅線の単線が用いられる。
なお、この場合も上記二次巻線Ｎ２のターン数は１Ｔとされる。また、上記駆動巻線Ｎ３A、Ｎ３Bのターン数はＮ３A＝Ｎ３B＝４Ｔとされる。

そしてこの場合、二次側の同期整流回路においては、図示するように上記二次巻線Ｎ２の巻き始め端部に対して、ＭＯＳ−ＦＥＴＱ3のソースを接続している。そして、このＭＯＳ−ＦＥＴのドレインに対しては、上記した平滑コンデンサＣｏ1の正極端子を接続し、さらに、この平滑コンデンサＣｏ1の負極端子は、図示するインダクタＬeを介して二次巻線Ｎ２の巻き終わり端部に対して接続している。

また、この場合、上記二次巻線Ｎ２の巻き始め端部に対しては、上記ＭＯＳ−ＦＥＴＱ3のソースと共に、ＭＯＳ−ＦＥＴＱ4のドレインも接続している。そして、このＭＯＳ−ＦＥＴＱ4のソースを、平滑コンデンサＣｏ2の負極端子と二次側アースとの接続点に接続している。
さらに、この平滑コンデンサＣｏ2の正極端子を、上記平滑コンデンサＣｏ1の負極端子と接続している。つまりこの場合、平滑コンデンサＣｏ2の正極端子は、図示するインダクタＬｅを介して二次巻線Ｎ２の巻き終わり端部に対して接続されているものである。

このような接続形態によれば、上記ＭＯＳ−ＦＥＴＱ3、Ｑ4は、上記二次巻線Ｎ２の巻き始め端部からみて、それぞれが並列の関係となるように接続されたものとなる。そして、このようなＭＯＳ−ＦＥＴＱ3//Ｑ4の並列接続回路の両端の間に、平滑コンデンサＣｏ1−Ｃｏ2による直列接続回路が挿入されたものとなっている。

また、この場合も上記ＭＯＳ−ＦＥＴＱ3、Ｑ4は、上記したように二次巻線Ｎ２を巻き上げた駆動巻線Ｎ３A、Ｎ３Bに得られる交番電圧を利用してそれぞれ駆動されるようになっている。
図示するように、ＭＯＳ−ＦＥＴＱ3のゲートに対しては、ゲート抵抗Ｒｇ1//ショットキーダイオードＤｇ1の並列接続回路を介して、駆動巻線Ｎ３Bの巻き終わり端部が接続される。また、ＭＯＳ−ＦＥＴＱ4のゲートに対しては、ゲート抵抗Ｒｇ2//ショットキーダイオードＤｇ2による並列接続回路を介して、駆動巻線Ｎ３Aの巻き始め端部が接続される。

上記接続形態による二次側の同期整流回路において、整流電流は以下のような経路により流れる。
先ず、絶縁コンバータトランスＰＩＴの二次巻線Ｎ２に得られる交番電圧の、一方の半周期では、整流電流は［二次巻線Ｎ２→ＭＯＳ−ＦＥＴＱ3（ソース→ドレイン）→平滑コンデンサＣｏ1→インダクタＬe→二次巻線Ｎ２］の経路によって流れる。
また、二次巻線Ｎ２に励起される交番電圧の他方の半周期では、［二次巻線Ｎ２→インダクタＬe→平滑コンデンサＣｏ2→ＭＯＳ−ＦＥＴＱ4（ソース→ドレイン）→二次巻線Ｎ２］の経路により整流電流が流れる。

このようにして図１８の回路では、二次巻線電圧の一方の半周期にはＭＯＳ−ＦＥＴＱ3が導通して、整流電流を一方の平滑コンデンサＣｏ1に対して充電する動作が得られている。
また、他方の半周期には、ＭＯＳ−ＦＥＴＱ4が導通して整流電流を他方の平滑コンデンサＣｏ2に対して充電する動作が得られる。
これによって、上記平滑コンデンサＣｏ1−平滑コンデンサＣｏ2の直列接続回路の両端電圧としては、二次巻線Ｎ２に得られる交番電圧のレベルの２倍に対応するレベルが得られる。つまり、この場合の二次側直流出力電圧Ｅｏとしては、二次巻線電圧レベルの２倍に対応するレベルが得られるものである。このことから図１８の回路では、倍電圧整流回路としての動作が得られていることがわかる。
また、この場合の整流動作としては、上記のように各半周期に二次巻線Ｎ２全体に得られる電流についてそれぞれの整流素子が交互に平滑コンデンサに対して充電を行うことから、全波整流動作であることがわかる。

ここで、この図１８の電源回路としても、二次巻線Ｎ２の巻き終わり端部と平滑コンデンサＣｏ1−Ｃｏ2の接続点との間に直列にインダクタＬeを挿入するものとしている。つまり、このように整流電流経路に挿入したインダクタＬeに生じる逆起電力によって、この場合も整流電流の逆方向電流を防止するものとしている。
そして、このインダクタＬeとしても、先の図１４の回路の場合と同様の特性が得られるものが選定され、これによって図１８の回路としても超軽負荷時における異常発振が防止されている。

図１９は、上記構成による図１８の回路の各部の動作波形を示した波形図である。
なお、この図１９としても、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件下での測定結果を示している。
また、この図に示す実験結果を得るにあたっては、図１８の回路の各部を以下のように選定するものとした。
・一次側直列共振コンデンサＣ１＝０．０１５μＦ
・絶縁コンバータトランスＰＩＴ
一次巻線Ｎ１＝８０Ｔ、二次巻線Ｎ２＝１Ｔ（リッツ線帯或いは平編線）、駆動巻線Ｎ３A＝Ｎ３B＝４Ｔ（ウレタン被膜銅線による単線）、ギャップＧ＝１．５mm、結合係数ｋ＝０．８０程度
・インダクタＬe＝１．１μＨ
・平滑コンデンサＣｏ1、平滑コンデンサＣｏ2
キャパシタンスＣ＝６８００μＦ、耐圧６．３Ｖ、ＥＳＲ＝１６ｍΩ
・ＭＯＳ−ＦＥＴＱ3、Ｑ4
耐圧３０Ａ／１０Ｖ、オン抵抗ＲON＝２．５ｍΩ

ここで、上記のような各部の選定条件からも理解されるように、この場合としても、絶縁コンバータトランスＰＩＴのギャップ長としては、先の図１４の場合と同様のギャップＧ＝１．５mmを設定し、その結合係数をｋ＝０．８０程度の疎結合の状態としている。
そして、これと共に、この場合は一次巻線Ｎ１＝８０Ｔ、二次巻線Ｎ２＝１Ｔとすることで、先の図１４の場合と同様に重負荷時における連続モードの拡大を図っているものである。
なお、この場合において、二次巻線Ｎ２の巻数を先の図１４の構成の回路よりも少なく設定しているのは、上述のようにして二次側を倍電圧整流回路としたことで、二次巻線電圧としてより低いレベルを得るようにしていることによる。

先ず、この図１９においても、スイッチング素子Ｑ2の両端電圧Ｖ１、スイッチング電流ＩDS2、一次側直列共振電流Ｉｏが示されている。
図１８の回路としても一次側の構成は図１４の場合と同等とされることから、これらの波形は図１４の回路の場合と同様のものが得られる。

そして、この場合における、二次巻線Ｎ２に生じる電圧Ｖ２としては、図示するようにそのレベルが２．５Ｖ程度とされる。つまり、先の図１４に示した回路において、電圧Ｖ２のレベルは５Ｖ程度であったことから、この場合は図１４の回路の場合よりも半減していることがわかる。このことからも、第２の実施の形態の場合では同期整流回路として倍電圧整流回路を構成したことで、通常の全波整流動作を行う場合よりも電圧Ｖ２をより低いレベルにできることが理解できる。

また、この場合、ＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGSが示されているが、このゲート−ソース間電圧ＶGSとしても、そのピークレベルは先の図１４の回路の場合の電圧ＶGS3、電圧ＶGS5と同様の１０Ｖ程度とされる。

また、図１８の回路においてＭＯＳ−ＦＥＴＱ3、Ｑ4をそれぞれ流れる整流電流ＩQ3、ＩQ4は、そのピークレベルが５６Ａｐとなる。
また、これに伴い、これら整流電流ＩQ3と整流電流ＩQ4の合成成分となる平滑コンデンサＣｏへの充電電流Ｉｓとしては、図示するように各半周で正負のピークレベルが５６Ａｐとなる波形により流れるものとなる。

そして、これらの波形図に示されるように、この場合としても、電圧Ｖ２、電圧ＶGS、整流電流ＩQ3、ＩQ4、充電電流Ｉｓとしては、一次側直列共振電流Ｉｏとそのゼロクロスタイミングが一致（図中時点ｔ１、ｔ２、ｔ３参照）したものとなる。すなわち、このことから図１８に示した回路においても、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも二次側整流電流として連続モードが得られていることがわかる。

なお図１９において、この場合も上記整流電流ＩQ3、ＩQ4には逆方向電流が流されていないが、これは図１４の場合と同様に整流電流経路に対してインダクタＬeを挿入するようにしたことによる。そして、このようなインダクタＬeのインダクタンスとしては、この場合も上記したように１．１μＨ程度を設定することで逆方向電流の発生を防止することができる。

また、確認のために述べておくと、この場合としても、軽負荷時（Ｐｏ＝２５Ｗ時）の動作としては先の図１４の場合と同様に連続モードとなる。

このようにして第２の実施の形態のスイッチング電源回路によっても、先の図１４の回路と同様、絶縁コンバータトランスＰＩＴの各巻線の巻数及びギャップ長の設定により、その磁束密度を所定以下としたことで、重負荷時における連続モードの拡大を図っている。これによって、重負荷時に不連続モードとされることによる無効電力の低減が図られる。
また、第２の実施の形態としても、整流電流経路に挿入したインダクタＬeによって、整流電流に生じるとされていた逆方向電流の発生を防止してさらなる無効電力の低減を図っている。
そして、このように無効電力の低減が図られることで電力変換効率の向上が図られる。
実験によれば、図１８に示したスイッチング電源回路における電力変換効率ηDC→ACとしても、先の図１の回路の場合と同等となる結果が得られている。

また、第２の実施の形態としても上記インダクタＬeを備えたことにより、負荷電力Ｐｏが所定以下（例えば１２．５Ｗ以下）となる超軽負荷時においてもそのインダクタンス値がピークレベルにまで急激に上昇してしまうことがなくなり、異常発振動作を防止して負荷電力Ｐｏ＝１００Ｗ〜０Ｗまで安定した動作を保証することができる。

また、このインダクタＬeの挿入によって、第２の実施の形態としても二次側直流出力電圧Ｅｏに生じるとされていた高周波ノイズを抑制することが可能とされる。
つまり、第２の実施の形態のインダクタＬeは、先の図１８にも示したように平滑コンデンサＣｏ1−平滑コンデンサＣｏ2の接続点に対して直列に接続されるようにして挿入されることから、そのインピーダンス成分によって、これら平滑コンデンサの直列接続回路の両端に得られる二次側直流出力電圧Ｅｏに生じるノイズを抑制することができる。
そして、この場合も、上記インダクタＬeとしては先の図１６に示した特性を有するものとされることで、第１の実施の形態の場合と同様にこのような高周波成分の抑制作用がより良好なものとなる。
このようにインダクタＬeによって二次側直流出力電圧Ｅｏに生じる高周波ノイズを良好に抑制することができることで、図１８の回路としてもπ型フィルタを省略することが可能とされる。

また、第２の実施の形態では、二次側の同期整流回路として倍電圧全波整流回路を形成することによって、絶縁コンバータトランスＰＩＴの二次巻線のセンタータップを不要とすることが可能とされる。
このようにセンタータップが不要となることで、この場合も二次巻線を流れる整流電流のレベルがアンバランスとなってしまうことを防止することができ、平滑コンデンサＣｏへの充電電流Ｉｓは、先の図１９の波形図において示したようにそのレベルが５６Ａｐで一定して得られていることになる。

また、上記のように二次巻線として１つの巻線のみを巻装することができれば、複数のリッツ線１０によるリッツ線帯、或いは平編線を１つのみ巻装すればよく、この場合も絶縁コンバータトランスＰＩＴの製造工程を図１の回路の場合より簡略化することができる。

また、第２の実施の形態としても、別途駆動巻線（Ｎ３A、Ｎ３B）を巻装するものとしたことで、二次巻線Ｎ２に各ＭＯＳ−ＦＥＴ駆動のための高い電圧レベルを得る必要がなくなり、これによって二次巻線Ｎ２に生じる電圧Ｖ２のレベルを低下させることができる。特にこの場合は、先にも説明したように倍電圧整流回路を構成したことで、二次巻線Ｎ２に得るべき電圧としてより低いレベルを設定することができる。
このように電圧Ｖ２のレベルを低下させることができれば、その分、各ＭＯＳ−ＦＥＴのドレイン−ソース間電圧を低下させることができ、これによって第２の実施の形態としても各ＭＯＳ−ＦＥＴのドレイン−ソース間の耐圧の低下のために設けられていたスナバ回路を省略することが可能とされる。

ここで、次の図２０に第２の実施の形態の変形例について示しておく。
なお、この図２０では、既に図１８にて説明した部分については同一の符号を付して説明を省略する。また、一次側の構成についても、図１８の回路と同様となることからここでの図示は省略する。
この変形例としては、図示するように絶縁コンバータトランスＰＩＴの二次側に巻装されていた駆動巻線Ｎ３A、Ｎ３Bは省略するものとしている。
そして、ＭＯＳ−ＦＥＴＱ3のゲートは、ゲート抵抗Ｒｇ1を介して二次巻線Ｎ２の一方の端部に対して接続する。また、ＭＯＳ−ＦＥＴＱ4のゲートは、ゲート抵抗Ｒｇ2を介して二次巻線Ｎ２の他方の端部に対して接続している。
つまりこの場合、各ＭＯＳ−ＦＥＴは、各ゲート抵抗Ｒｇにより二次巻線Ｎ２に生じる交番電圧が検出された結果に応じて駆動される。

また、この変形例においては、平滑コンデンサＣｏ1と並列にショットキーダイオードＤ１を接続するものとしている。ここでは、上記ショットキーダイオードＤ１のカソードを上記平滑コンデンサＣｏ1の正極端子とＭＯＳ−ＦＥＴＱ3のドレインとの接続点に対して接続し、アノードを平滑コンデンサＣｏ1の負極端子と接続している。
同様に、平滑コンデンサＣｏ2に対しては、並列にショットキーダイオードＤ２を接続するものとしている。そしてこの場合は、上記ショットキーダイオードＤ２のカソードを平滑コンデンサＣｏ2の正極端子とＭＯＳ−ＦＥＴＱ4のソースとの接続点に、またアノードは平滑コンデンサＣｏ2の負極端子側に接続するものとしている。

さらに、上記平滑コンデンサＣｏ1−平滑コンデンサＣｏ2の直列接続回路に対して並列に、平滑コンデンサＣｏ3を接続している。つまり、この平滑コンデンサＣｏ3の正極端子を平滑コンデンサＣｏ1の正極端子と接続し、負極端子を平滑コンデンサＣｏ2の負極端子と接続するものである。

上記接続形態によれば、二次巻線Ｎ２に生じる交番電圧の一方の半周期には、ＭＯＳ−ＦＥＴＱ3がオン駆動されることによって、二次側整流電流が［二次巻線Ｎ２→ＭＯＳ−ＦＥＴＱ3→平滑コンデンサＣｏ1→インダクタＬｅ→二次巻線Ｎ２］の経路により流れる。またこの場合、整流電流は分岐して［ＭＯＳ−ＦＥＴＱ3→平滑コンデンサＣｏ3→ショットキーダイオードＤ２→インダクタＬｅ］の経路によっても流れる。
そして、ＭＯＳ−ＦＥＴＱ3がオフし、ＭＯＳ−ＦＥＴＱ4がオン駆動される他方の半周期には、整流電流は［二次巻線Ｎ２→インダクタＬｅ→平滑コンデンサＣｏ2→ＭＯＳ−ＦＥＴＱ4→二次巻線Ｎ２］の経路により流れる。さらに、この他方の半周期においても、整流電流は分岐して［インダクタＬｅ→ショットキーダイオードＤ１→平滑コンデンサＣｏ3→ＭＯＳ−ＦＥＴＱ4］の経路によっても流れる。

このようにして、変形例としての図２０の回路においては、二次巻線Ｎ２の交番電圧の一方の半周期には、ＭＯＳ−ＦＥＴＱ3とショットキーダイオードＤ２の組によって整流動作が行われる。また、他方の半周期には、ＭＯＳ−ＦＥＴＱ4とショットキーダイオードＤ１の組により整流動作が行われる。

さらにこの場合も、二次巻線Ｎ２に生じる交番電圧の一方の半周期には、整流電流が平滑コンデンサＣｏ1に対して充電される。また、他方の半周期には、整流電流が平滑コンデンサＣｏ2に対して充電される。これによって、この場合も平滑コンデンサＣｏ1−Ｃｏ2の直列接続回路の両端には、二次巻線電圧レベルの２倍に対応したレベルの直流電圧が得られる。
そして、図２０の回路では、これら平滑コンデンサＣｏ1−Ｃｏ2の直列接続回路に対しては、並列に平滑コンデンサＣｏ3が接続されているものであるから、この平滑コンデンサＣｏ3においても、二次巻線電圧レベルの２倍に対応したレベルの電圧が生じることとなる。

この結果、この平滑コンデンサＣｏ3の両端電圧である二次側直流出力電圧Ｅｏとしては、二次巻線電圧の２倍に対応したレベルが得られる。つまり、この場合も同期整流回路においては、倍電圧整流動作が得られているものである。
このような変形例としての構成によっても、先の図１８の回路の場合と同等の効果を得ることができる。
なお、確認のために述べておくと、この変形例においてもスナバ回路を省略できるのは、二次側を倍電圧整流回路としたことで、その分二次巻線電圧（各ＭＯＳ−ＦＥＴのドレイン−ソース間電圧）を低下させることができるからである。

＜第３の実施の形態＞

また、図２１には第３の実施の形態としてのスイッチング電源回路の構成を示す。
なお、この図２１においても既に図１、図１４にて説明した部分については同一の符号を付して説明を省略する。
また、確認のために述べておくと、この図２１に示す電源回路も、絶縁コンバータトランスＰＩＴのギャップ長としては、例えば先の図１４の回路の場合と同様のギャップＧ＝１．５mmを設定し、その結合係数をｋ＝０．８０程度の疎結合の状態としている。そして、これと共に、この場合は一次巻線Ｎ１＝８０Ｔ、二次巻線Ｎ２＝３Ｔとすることで、同様に二次側整流動作として連続モードの拡大を図っている。

図２１において、第３の実施の形態のスイッチング電源回路の二次側としては、先ず、図１の回路と同様にしてセンタータップ接続された二次巻線Ｎ2A，Ｎ2B、ＭＯＳ−ＦＥＴＱ3，Ｑ4を備える。また、これらＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動するための駆動回路として、ゲート抵抗Ｒｇ1//ショットキーダイオードＤｇ1の並列接続回路、及びゲート抵抗Ｒｇ2//ショットキーダイオードＤｇ2の並列接続回路を備える。
ここで、上記二次巻線Ｎ2A，Ｎ2B、ＭＯＳ−ＦＥＴＱ3，Ｑ4、駆動回路（Ｒｇ1//Ｄｇ1，Ｒｇ2//Ｄｇ2）についての接続態様は、図１と同様となっている。また、二次巻線Ｎ2A，Ｎ2Bのセンタータップに対しては、インダクタＬｅの直列接続を介して平滑コンデンサＣｏの正極端子と接続される。平滑コンデンサＣｏの負極端子は、一次側アースに接続される。
なお、これら上記二次巻線Ｎ2A，Ｎ2B、ＭＯＳ−ＦＥＴＱ3，Ｑ4、駆動回路（Ｒｇ1//Ｄｇ1，Ｒｇ2//Ｄｇ2）、及び平滑コンデンサＣｏのみから成る回路部分としては、後述する二次側の整流動作の説明から分かるように、両波整流動作による同期整流回路となる。

さらに二次側においては、上記した両波整流動作による同期整流回路の構成に対して、整流ダイオードＤ11，Ｄ12及び平滑コンデンサＣo1が追加されるようにして備えられる。なお、整流ダイオードＤ11，Ｄ12についてはショットキーダイオードを選定することができる。
整流ダイオードＤ11のアノードは二次巻線Ｎ2Aのセンタータップされていない側の端部と接続される。カソードは、平滑コンデンサＣｏ1の正極端子と接続される。
また、整流ダイオードＤ12のアノードは二次巻線Ｎ2Bのセンタータップされていない側の端部と接続され、カソードは、平滑コンデンサＣｏ1の正極端子と接続される。
このような接続形態により整流ダイオードＤ11，Ｄ12及び平滑コンデンサＣo1が接続されることによっては、上記した両波整流の同期整流回路に対して倍電圧整流回路が組み合わされることとなる。

なお、この場合の二次巻線Ｎ２A，Ｎ2Bとしても、先の図１の回路の場合と同様に複数のリッツ線１０によるリッツ線帯、或るいは平編線が用いられる。
また、この場合もＭＯＳ−ＦＥＴＱ3，Ｑ4のゲートに対しては、それぞれショットキーダイオードＤｇ1，Ｄg2を接続しており、これによって先の図１にて説明したようにして良好なスイッチング特性（ターンオフ特性）を得るようにされている。

上記しているように、図２１に示す接続形態による二次側整流回路は、両波整流による同期整流回路と、倍電圧整流回路とが組み合わされたものとなる。この二次側整流回路の整流動作について説明する。ここでは、説明を分かりやすいものとするために、二次側整流回路の整流動作について、両波整流による同期整流回路の整流動作と、倍電圧整流回路による整流動作とに分けて説明を行うこととする。

先に、両波整流による同期整流回路の整流動作から説明する。
先ず、スイッチング周期の一方の半周期に対応する期間として、ＭＯＳ−ＦＥＴＱ3がオンとなる期間においては、整流電流は［二次巻線Ｎ2B→インダクタＬｅ→平滑コンデンサＣｏ→（二次側アース）→ＭＯＳ−ＦＥＴ素子Ｑ3（ソース→ドレイン）→二次巻線Ｎ2B］の経路で流れる。
また、スイッチング周期の他方の半周期に対応する期間として、ＭＯＳ−ＦＥＴＱ4がオンとなる期間においては、整流電流は［二次巻線Ｎ2A→インダクタＬｅ→平滑コンデンサＣｏ→（二次側アース）→ＭＯＳ−ＦＥＴ素子Ｑ4（ソース→ドレイン）→二次巻線Ｎ2A］の経路で流れる。

このようにして同期整流回路は、１スイッチング周期の一方の半周期には、ＭＯＳ−ＦＥＴＱ3が導通して、整流電流を平滑コンデンサＣｏに対して充電を行い、他方の半周期には、ＭＯＳ−ＦＥＴＱ4が導通して整流電流を平滑コンデンサＣｏに対して充電する動作が得られる。つまり、両波整流動作が得られている。そして、この同期整流回路の両波整流動作としては、各半周期の期間ごとに、二次巻線Ｎ2A又はＮ2Bに励起される交番電圧レベルによって平滑コンデンサＣｏ1に対して充電を行う動作となるから、平滑コンデンサＣｏの両端電圧としては、二次巻線Ｎ2A，Ｎ2Bのそれぞれの等倍に対応した実効値レベルの直流電圧が得られることになる。この直流電圧は、この場合には二次側直流出力電圧Ｅｏとして負荷に供給するようにされている。

また、倍電圧整流回路としての動作は次のようになる。
先ず、同期整流回路において二次巻線Ｎ2Bの励起電圧により平滑コンデンサＣｏ1への充電がされる半周期の期間（ＭＯＳ−ＦＥＴＱ3がオンとなる期間）に対応しては、倍電圧整流回路としては、［二次巻線Ｎ2A→整流ダイオードＤ12→平滑コンデンサＣｏ1→（二次側アース）→平滑コンデンサＣｏ（負極→正極）→インダクタＬｅ→二次巻線Ｎ2A］の経路で整流電流を流すようにされる。
また、同期整流回路において二次巻線Ｎ2Aの励起電圧により平滑コンデンサＣｏ1への充電がされる半周期の期間（ＭＯＳ−ＦＥＴＱ4がオンとなる期間）に対応しては、［二次巻線Ｎ2B→整流ダイオードＤ11→平滑コンデンサＣｏ1→（二次側アース）→平滑コンデンサＣｏ（負極→正極）→インダクタＬｅ→二次巻線Ｎ2B］の経路で整流電流を流すようにされる。

ここで、平滑コンデンサＣｏに対しては、上記した同期整流回路による両波整流動作によって、二次巻線Ｎ2A又は二次巻線Ｎ2Bの等倍に対応する両端電圧（二次側直流出力電圧Ｅｏ）が発生している。
このことを踏まえて上記した倍電圧整流回路としての整流電流経路をみてみると、平滑コンデンサＣｏ1に対する充電は、１スイッチング周期における一方の半周期では、二次巻線Ｎ2Aに励起された交番電圧レベルに対して、平滑コンデンサＣｏの両端電圧が重畳された状態で行われていることになる。また、同様にして他方の半周期では、二次巻線Ｎ2Bに励起された交番電圧レベルに対して、平滑コンデンサＣｏの両端電圧が重畳された状態で行われている。つまり、平滑コンデンサＣｏ1に対しては、スイッチング周期の半周期ごとに二次巻線Ｎ2A又は二次巻線Ｎ2Bのほぼ２倍に対応する電位による充電が行われていることになる。
この結果、平滑コンデンサＣｏ1の両端電圧としても、二次巻線Ｎ2A又は二次巻線Ｎ2Bほぼの２倍に対応する直流電圧が得られることになる。つまり、倍電圧整流動作が得られる。そして、平滑コンデンサＣｏ1の両端電圧も、二次側直流出力電圧Ｅｏ1として、負荷に供給するようにされる。
なお、これまでの説明から理解されるように、図２１に示す二次側の倍電圧整流回路は、両波整流の同期整流回路の構成に対して、図示する接続態様により接続される整流電流Ｄ11、Ｄ12及び平滑コンデンサＣｏ1を設けると共に、その整流電流経路内に対して、上記同期整流回路の平滑コンデンサＣｏを含めるようにして形成されているものである。

上記した二次側の構成により、図２１に示す電源回路としては、平滑コンデンサＣｏの両端電圧であり、二次巻線Ｎ2A，Ｎ2Bの各両端電圧の等倍に対応するレベルの二次側直流出力電圧Ｅｏと、平滑コンデンサＣｏ1の両端電圧であり、二次巻線Ｎ2A，Ｎ2Bの両端電圧の２倍に対応するレベルの二次側直流出力電圧Ｅｏ1とを生成して、それぞれ異なる負荷に供給する構成となっている。そして、これら二次側直流出力電圧Ｅｏと二次側直流出力電圧Ｅｏ1は、共通の二次巻線の組（Ｎ2A，Ｎ2B）に励起される交番電圧を元として生成される。換言すれば、二次側整流回路としては、共通となる二次巻線Ｎ2A，Ｎ2Bの交番電圧を基とする電力を分配するようにして、複数の負荷への電力供給を行っているものである。

先の図１において説明したように、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソース間には、各ドレイン−ソース間の静電容量（coss）によって、ターンオフ時にスパイク電圧が発生し、これは、二次巻線Ｎ2A，Ｎ2Bの各両端電圧におけるスパイクノイズとして計測される。
第３の実施の形態の場合、上記のようにして共通の１組の二次巻線から複数（２つ）の負荷供給電力（Ｅｏ，Ｅｏ1）を取り出すようにした構成とすることによって、例えば図１に示したように、１組の二次巻線から１つの負荷供給電力（Ｅｏ）のみを取り出す構成とした場合よりも、二次巻線Ｎ2A，Ｎ2Bに生じるスパイクノイズは低減、抑制される。
これにより、図２１に示す回路としては、図１の回路に備えられていたスナバ回路（Ｒs，Ｃｓ）を削除することが可能となっている。

一般に、複数の負荷供給電力（二次側直流出力電圧）を得ようとした場合には、例えば図１に示す電源回路を例にとれば、絶縁コンバータトランスＰＩＴに対して、二次巻線Ｎ2A，Ｎ2Bとは別に二次巻線を追加するようにして巻装する。そして、この追加した二次巻線に対して整流平滑回路を接続するようにされる。つまり、複数の二次側直流出力電圧を生成するためには、その分の二次巻線を巻装する必要がある。

これに対し第３の実施の形態では、少なくとも２つの二次側直流出力電圧（Ｅｏ，Ｅｏ1）を、１組の共通の二次側巻線に励起される交番電圧を元として得るようにしている。つまり、複数の二次側整流回路が同じ組の二次巻線を共有した構成となっていることで、その分、二次巻線としての部品が削減されているということがいえる。
つまり、同期整流回路に対して倍電圧整流回路を組み合わせるという第３の実施の形態の二次側の構成は、できるだけ少ない二次巻線の組数による回路構成で複数の負荷へ電力を供給することと、スパイクノイズの低減との２つの効果が同時に得られているものである。

また、図２１に示す電源回路では、二次巻線Ｎ2A，Ｎ2Bのセンタータップと平滑コンデンサＣｏの正極端子との間に、直列にインダクタＬeを挿入している。この挿入位置は、全ての二次側の整流電流が共通に流れるラインとなる。つまり、同期整流回路としての整流動作により得られる各半周期ごとの整流電流が流れる経路であり、かつ、倍電圧整流回路としての整流動作により得られる各半周期ごとの整流電流が流れる経路ともなっている。
そして、このように整流電流経路に挿入したインダクタＬeにより、この場合も整流電流の逆方向電流が防止される。

図２２は、上記構成による図２１の回路の各部の動作波形を示している。
なお、この図２２としても、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件下での測定結果を示している。
先ず、この図２２においても、スイッチング素子Ｑ2の両端電圧Ｖ１、スイッチング素子Ｑ2のスイッチング電流ＩDS2、一次側直列共振電流Ｉｏが示されているが、この場合も一次側の構成としては図１に示した回路と同様とされるので、これらの波形は図１の回路の場合と同様のものが得られる。

そして、図２１に示した回路における二次巻線Ｎ2Bの両端電圧Ｖ2としては、先の図１１に示した図１の回路の場合のような立ち上がり時におけるスパイク状のノイズ成分（スパイク電圧）が発生していないことがわかる。これは、前述もしているようにして、二次側整流回路として、両波整流の同期整流回路に倍電圧整流回路を付加した構成としていることで、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソース間電圧に発生するターンオフ時のスパイク電圧が抑制されたことに伴い、両端電圧Ｖ2のスパイク電圧も低減したことによる。

そのうえで、この二次巻線Ｎ2Bの両端電圧Ｖ2を基として生成されるゲート−ソース間電圧ＶGSによるＭＯＳ−ＦＥＴＱ4の駆動は、図１１により説明したゲート−ソース間電圧ＶGS4によるＭＯＳ−ＦＥＴＱ4の駆動と同様となる。これにより、期間ｔ１〜ｔ２においては、図示するようにして正弦波状の整流電流ＩD1がインダクタＬｅを介して平滑コンデンサＣｏに流れるようにされる。
また、ここでは図示していないが、二次巻線Ｎ2Aの両端電圧を基として生成されるゲート−ソース間電圧によるＭＯＳ−ＦＥＴＱ3の駆動タイミングとしては、動作波形の位相として１８０°シフトしたものとなり、これにより、期間ｔ２〜ｔ３における正弦波状の整流電流ＩD1を流すことになる。

このようにして平滑コンデンサＣｏに流入する整流電流ＩD1としては、０レベルが継続する区間は生じることが無く、スイッチング周期に応じて流れていることがわかる。つまり、この図に示される整流電流ＩD1によっては、両波整流による同期整流回路として、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも連続モードが得られていることが示されているものである。

また、図２２には、平滑コンデンサＣｏ1に流入する電流、つまり、二次側整流回路における倍電圧整流回路側に流れる整流電流ＩD2も示される。この整流電流ＩD2は、整流電流ＩD1と同期したタイミングで流れている。つまり、整流電流ＩD2は、期間ｔ１〜ｔ２において整流ダイオードＤ11を流れ、また期間ｔ２〜ｔ３において整流ダイオードＤ12を流れるようにされる。また、この波形から、整流電流ＩD2も連続モードにより整流ダイオードＤ11，Ｄ12を流れていることが分かる。

また、図２２に示されるこれらの整流電流ＩD1，ＩD2については、負極性による逆方向電流は流れていないことも示される。このようにして整流電流に逆方向電流が発生しないのは、前述もしたように、整流電流ＩD1，ＩD2について共通となる整流電流経路に対してインダクタＬeを挿入するようにしたことによるものである。
なお、第３の実施の形態の場合もインダクタＬeのインダクタンスは、上述したように１．１μＨ程度を設定することで整流電流における逆方向電流の発生を防止することが可能となる。

また、確認のために述べておくと、この場合としても軽負荷時（Ｐｏ＝２５Ｗ時）の動作は図１の回路の場合と同様に連続モードとなる。

このようにして第３の実施の形態としても、先の図１の回路と同様に絶縁コンバータトランスＰＩＴの各巻線の巻数及びギャップ長の設定により、その磁束密度を所定以下としたことで、重負荷時における連続モードの拡大を図っている。これにより、重負荷時に不連続モードとされることによる無効電力の低減が図られる。
また、第３の実施の形態としても、整流電流経路に挿入したインダクタＬeによって、整流電流に生じるとされていた逆方向電流の発生を防止してさらなる無効電力の低減を図っている。そして、このように無効電力の低減が図られることで電力変換効率の向上が図られる。

また、第３の実施の形態としても上記インダクタＬeを備えたことにより、負荷電力Ｐｏが所定以下（例えば１２．５Ｗ以下）となる超軽負荷時においてもそのインダクタンス値がピークレベルにまで急激に上昇してしまうことがなくなり、異常発振動作を防止して負荷電力Ｐｏ＝１００Ｗ〜０Ｗまで安定した動作を保証することができる。

また、このインダクタＬeの挿入により第３の実施の形態としても二次側直流出力電圧Ｅｏに生じるとされていた高周波ノイズを抑制することが可能とされる。
つまり、第３の実施の形態のインダクタＬeは、図２１に示されるように平滑コンデンサＣｏの正極端子と二次巻線Ｎ２のセンタータップの間に対して直列に挿入されることから、二次側直流出力電圧Ｅｏに生じるノイズを抑制することができるものである。
そして、この場合も、上記インダクタＬeとしては先の図１６に示した特性を有するものとされることで、第１の実施の形態の場合と同様にこのような高周波成分の抑制作用がより良好なものとなる。このようにインダクタＬeによって二次側直流出力電圧Ｅｏに生じる高周波ノイズを良好に抑制することができることで、図２１の回路としてもπ型フィルタを省略することが可能とされる。

また、第３の実施の形態では、二次側整流回路について、両波整流の同期整流回路に対して倍電圧整流回路を組み合わせることで、同期整流回路の整流素子であるＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソース間に生じるとされるスパイク電圧（ノイズ）をキャンセルしている。これにより、図１に示した電源回路に備えられていたスナバ回路（Ｒｓ，Ｃｓ）を削除することができている。
第３の実施の形態の場合、スパイク電圧を抑制するために倍電圧整流回路を形成するための整流ダイオードと平滑コンデンサが追加されることにはなる。しかしながら、この場合、先ず同期整流回路によっては二次巻線に励起される交番電圧に対して等倍レベルの二次側直流電圧を生成して負荷に供給することができ、さらに、倍電圧整流回路によっては、二次巻線に励起される交番電圧に対してほぼ２倍のレベルの二次側直流電圧を生成して同じく負荷に供給することができる。また、同期整流回路と倍電圧整流回路とでは、共通の二次巻線を備える。
つまり、第３の実施の形態としては、同期整流回路を備える電源回路として異なる複数の負荷に電力供給を行う必要がある場合において、倍電圧整流回路を組み合わせることになるのであるから、この点で、倍電圧整流回路を形成するための整流ダイオードと平滑コンデンサが付加されることについて不利となることにはならない。むしろ、複数の負荷に電力供給を行う二次側整流回路の構成として、できるだけ少ない二次巻線の組数とすることが可能とされると共に、スナバ回路の必要性を無くしたものを提供できる、ということになる。

なお、本発明としては、これまでに説明した電源回路の構成に限定されるものではない。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。
また、商用交流電源を入力して直流入力電圧を得る整流回路としても、例えば倍電圧整流回路以外の構成とすることが考えられる。

本発明の実施の形態としてのスイッチング電源回路を構成するにあたっての、その基となる回路構成を例示する回路図である。 図１に示す電源回路における、絶縁コンバータトランスの構造例を示す図である。 図１に示す回路において、絶縁コンバータトランスの二次巻線の線材として用いられるリッツ線の構造例を示す図である。 図１に示す回路の絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 同じく、図１に示す回路の絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 図１に示す回路の絶縁コンバータトランスの二次巻線の巻装状態について説明するための図である。 図１に示す回路の絶縁コンバータトランスの二次巻線の、他の構成例について説明するための図である。 同じく、図１に示す回路の絶縁コンバータトランスの二次巻線の他の構成例について説明するための図である。 図１に示す回路の絶縁コンバータトランスの、他の例の二次巻線の巻装状態について説明するための図である。 図１に示す回路の二次側に備えられる、チョークコイルの構造を示す分解斜視図である。 図１に示す電源回路の重負荷時の動作を示す波形図である。 図１に示す電源回路の軽負荷時の動作を示す波形図である。 本発明の実施の形態としてのスイッチング電源回路を構成するにあたっての、その基となる他の回路構成を例示する回路図である。 本発明における第１の実施の形態としてのスイッチング電源回路の構成を示す回路図である。 実施の形態のスイッチング電源回路の二次側に備えられる、インダクタ素子の構造を示す外観図である。 図１５に示すインダクタ素子の直流重畳特性について示す図である。 第１の実施の形態のスイッチング電源回路の重負荷時の動作を示す波形図である。 本発明における第２の実施の形態としてのスイッチング電源回路の構成を示す回路図である。 第２の実施の形態のスイッチング電源回路の重負荷時の動作を示す波形図である。 第２の実施の形態のスイッチング電源回路の変形例について示す回路図である。 本発明における第３の実施の形態としてのスイッチング電源回路の構成を示す回路図である。 第３の実施の形態のスイッチング電源回路の重負荷時の動作を示す波形図である。 従来としての電源回路の構成を示す回路図である。 図１８に示す電源回路の重負荷時の動作を示す波形図である。 図１８に示す電源回路として巻線電圧検出方式の同期整流回路を備えた場合の二次側の構成を示す回路図である。 図２０に示す二次側の構成を採った場合の、重負荷時の動作を示す波形図である。 図２０に示す二次側の構成を採った場合の、軽負荷時の動作を示す波形図である。 整流電流検出方式による同期整流回路の基本構成例を示す回路図である。 図２３に示す同期整流回路の動作を示す波形図である。

符号の説明

１ 制御回路、２ 発振・ドライブ回路、Ｄｉ 整流回路部、Ｃｉ（Ｃｉ１、Ｃｉ２） 平滑コンデンサ、Ｑ1，Ｑ2 スイッチング素子、ＤD1，ＤD2 ダンパーダイオード、Ｃ1 一次側直列共振コンデンサ、Ｃｐ 部分電圧共振コンデンサ、ＰＩＴ 絶縁コンバータトランス、Ｎ1 一次巻線、Ｎ２、Ｎ２A、Ｎ２B 二次巻線、Ｎ３A、Ｎ３B 駆動巻線、Ｑ3，Ｑ4、Ｑ5、Ｑ6 ＭＯＳ−ＦＥＴ、ＤD3，ＤD4、ＤD5、ＤD6 ボディダイオード、Ｒｇ1、Ｒｇ2、Ｒｇ3、Ｒｇ4 ゲート抵抗、Ｃｏ、Ｃｏ1、Ｃｏ2、Ｃｏ3 （二次側）平滑コンデンサ、Ｌe インダクタ、１０ リッツ線、１１ リッツ線帯、１２ 平編線

Claims (11)

1. 商用交流電源を整流平滑して直流入力電圧を生成する整流平滑手段と、
   上記直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、
   上記スイッチング素子をスイッチング駆動する駆動手段と、
   上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、一次側に一次巻線と、二次側に少なくとも二次巻線が巻装される絶縁コンバータトランスと、
   少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、
   上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた、巻線電圧検出方式による同期整流回路と、
   上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段と、を備えるものとされ、
   上記絶縁コンバータトランスの磁束密度は、上記定電圧制御手段の制御に伴い上記スイッチング周波数が所定以下に低下する場合にも、上記同期整流回路に流れる二次側整流電流が連続モードで維持されるようにして所定以下に設定されると共に、
   上記同期整流回路は、
   上記二次側平滑コンデンサに整流電流を充電するための整流電流経路に対して挿入された筒形状によるビーズコアを備えたインダクタ素子であって、上記二次側直流出力電圧に接続される負荷が無負荷となるまでの範囲に対して、上記二次側整流電流が連続モードで維持されるようにその直流重畳特性が設定されたインダクタ素子を備える、
   ことを特徴とするスイッチング電源回路。
2. 上記インダクタ素子は、
   少なくとも上記ビーズコアのサイズ設定により、上記二次側直流出力電圧に接続される負荷が無負荷となるまでの範囲に対して上記二次側整流電流が連続モードで維持される直流重畳特性が設定される、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
3. 上記絶縁コンバータトランスの磁束密度を所定以下とするために、絶縁コンバータトランスに形成するギャップ長を所定以上として一次側と二次側の結合係数を所定以下に設定している、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
4. 上記絶縁コンバータトランスの磁束密度を所定以下とするために、上記二次巻線における１ターンあたりの誘起電圧レベルが所要以下となるように、上記一次巻線と、少なくとも上記二次巻線のターン数を設定している、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
5. 上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路をさらに備える、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
6. 上記二次巻線として、複数のリッツ線を平行に整列させて帯状としたリッツ線帯を巻装したことを特徴とする請求項１に記載のスイッチング電源回路。
7. 上記二次巻線として、複数のリッツ線を平編みした平編線を巻装したことを特徴とする請求項１に記載のスイッチング電源回路。
8. 上記同期整流回路は、
   上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流するブリッジ整流回路として、
   上記二次巻線の一方の端部と二次側アースとの間に直列接続された第１の電界効果トランジスタと、
   上記二次巻線の他方の端部と二次側アースとの間に直列接続された第２の電界効果トランジスタと、
   さらに、上記二次巻線に対し、上記第１の電界効果トランジスタと並列となるように、上記二次巻線の一方の端部と二次側アースとの間に直列接続された第３の電界効果トランジスタと、
   上記二次巻線に対し、上記第２の電界効果トランジスタと並列となるように、上記二次巻線の他方の端部と二次側アースとの間に直列接続された第４の電界効果トランジスタと、
   上記二次巻線の一方の端部を巻き上げて形成される第１の駆動巻線と、
   上記二次巻線の他方の端部を巻き上げて形成される第２の駆動巻線と、
   上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記第１の駆動巻線に生じる電圧を抵抗素子により検出し、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
   上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記第２の駆動巻線に生じる電圧を抵抗素子により検出し、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、
   上記第３の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記第１の駆動巻線に生じる電圧を抵抗素子により検出し、上記第３の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第３の駆動回路と、
   上記第４の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記第２の駆動巻線に生じる電圧を抵抗素子により検出し、上記第４の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第４の駆動回路と、を備え、
   さらに、上記インダクタ素子を、上記二次側平滑コンデンサの正極端子に対して直列に接続して成る、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
9. 上記同期整流回路は、
   上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流し、この交番電圧レベルの所定倍に対応するレベルの上記二次側直流出力電圧を得るための倍電圧整流回路として、
   上記二次巻線の一方の端部に直列接続された第１の電界効果トランジスタと、
   上記二次巻線の一方の端部に対して、上記第１の電界効果トランジスタと並列となるようにして直列接続された第２の電界効果トランジスタと、
   正極端子が上記第１の電界効果トランジスタと接続され、負極端子が上記二次巻線の他方の端部側と接続された第１の二次側平滑コンデンサと、負極端子が上記第２の電界効果トランジスタと接続され、正極端子が上記二次巻線の他方の端部側と接続された第２の二次側平滑コンデンサとによる直列接続回路と、
   上記二次巻線の一方の端部を巻き上げて形成される第１の駆動巻線と、
   上記二次巻線の他方の端部を巻き上げて形成される第２の駆動巻線と、
   上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記第１の駆動巻線に生じる電圧を抵抗素子により検出し、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
   上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記第２の駆動巻線に生じる電圧を抵抗素子により検出し、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、を備え、
   さらに、上記インダクタ素子を、上記第１の二次側平滑コンデンサと第２の二次側平滑コンデンサとの接続点と、上記二次巻線の他方の端部との間に対して挿入して成る、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
10. 上記同期整流回路は、
    上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流し、この交番電圧レベルの所定倍に対応するレベルの上記二次側直流出力電圧を得るための倍電圧整流回路として、
    上記第１の駆動巻線と上記第２の駆動巻線を省略すると共に、
    上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記二次巻線に生じる電圧を抵抗素子により検出し、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
    上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応して、上記二次巻線に生じる電圧を抵抗素子により検出し、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、を備え、
    さらに、上記第１の二次側平滑コンデンサと並列に第１のダイオード素子と、上記第２の二次側平滑コンデンサと並列に第２のダイオード素子をそれぞれ接続すると共に、上記第１の二次側平滑コンデンサと第２の二次側平滑コンデンサとによる直列接続回路と並列に、第３の二次側平滑コンデンサを接続するようにした、
    ことを特徴とする請求項９に記載のスイッチング電源回路。
11. 上記同期整流回路は、
    上記二次側平滑コンデンサとして第１の二次側平滑コンデンサと第２の二次側平滑コンデンサを備えるものとされ、
    上記絶縁コンバータトランスの二次巻線をセンタータップしたタップ出力を上記第１の二次側平滑コンデンサの正極端子に接続するとともに、
    上記二次巻線のセンタータップしていない側の一方の端部と二次側アースとの間に直列接続される第１の電界効果トランジスタと、
    上記二次巻線のセンタータップしていない側の他方の端部と二次側アースとの間に直列接続される第２の電界効果トランジスタと、
    上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応して上記二次巻線に得られる電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
    上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応して上記二次巻線に得られる電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、
    上記インダクタ素子を、上記第１の二次側平滑コンデンサの正極端子と上記二次巻線のセンタータップとの間に対して挿入すると共に、
    さらに、上記同期整流回路に対して倍電圧整流回路を組み合わせ、
    上記倍電圧整流回路は、
    第１の整流用ダイオード素子、第２の整流用ダイオード素子、及び上記第２の二次側平滑コンデンサを備え、
    上記第１の整流用ダイオード素子を、上記二次巻線のセンタータップしていない側の一方の端部と、上記第２の二次側平滑コンデンサの正極端子との間に接続し、
    上記第２の整流用ダイオード素子を、上記二次巻線のセンタータップしていない側の他方の端部と、上記第２の二次側平滑コンデンサの正極端子との間に接続し、
    上記第２の二次側平滑コンデンサの負極端子を二次側アースに接続して形成されることで、上記第２の二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされている、
    ことを特徴とする請求項１に記載のスイッチング電源回路。

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