JP2005151312A - Image coding and decoding device - Google Patents

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  • Compression Or Coding Systems Of Tv Signals (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that noise is likely to remain on the edge of an image, though the capacity of a memory can be reduced, or that quantization error remains like noise, even though noise is reduced, when a conventional coding and decoding device by the DPCM method and a three-dimensional NR circuit are combined. <P>SOLUTION: When the necessary code amount of a differential signal value from a differential means of the coding device adapts to a predetermined pattern, coding and decoding can be performed without quantization error. Even when it does not adapt to the predetermined pattern, coding and decoding can be performed with quantization error of the level nearly equal to that caused by the coding and decoding device of the conventional DPCM method. Accordingly, quantization error can be restrained in comparison to the coding and decoding device of the conventional method while reducing the coding amount. In consequence, remaining noise can be restrained while reducing the capacity of the memory even when the coding and decoding device is combined with the three-dimensional NR circuit. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、映像信号を画像符号化により圧縮を施し、メモリ等記録媒体に記録する画像符号化装置、及び記録媒体に記録された圧縮データを復号する画像復号化装置に関するものである。   The present invention relates to an image encoding apparatus that compresses a video signal by image encoding and records the image signal on a recording medium such as a memory, and an image decoding apparatus that decodes compressed data recorded on the recording medium.

ＴＶ信号などの映像信号を元に、コンピュータ等で扱えるデジタルデータを得る場合、一般にまず映像信号をデジタル化した画像データを得、これを圧縮符号化したデータを記録したり伝送したりすることが行われる。デジタル化した画像データは、輝度や色差を表す画素値を有する画素データの並びとして得られ、これを演算処理により符号化して符号化画像データを得る。   When obtaining digital data that can be handled by a computer or the like based on a video signal such as a TV signal, generally, image data obtained by digitizing a video signal is first obtained, and data obtained by compressing and encoding the data is recorded or transmitted. Done. The digitized image data is obtained as an array of pixel data having pixel values representing luminance and color difference, and is encoded by arithmetic processing to obtain encoded image data.

映像信号に基づく画像データに対しての圧縮符号化については、例えば予測符号化方式（以下、ＤＰＣＭ方式と記す）がある。ＤＰＣＭ方式では符号化の対象である入力画素に対する予測値を生成し、入力画素と予測値の差分値を線形または非線形量子化して得られたデータを伝送する方式である（例えば、非特許文献１参照）。ここで予測値は近傍の画素よりある点の画素値を予測して得られるものである。このＤＰＣＭ方式は、装置について回路規模が小さく、又、圧縮率が低い、すなわち圧縮後のデータレートが高い場合には高画質が得られることから広く用いられてきた。   As for compression encoding of image data based on a video signal, for example, there is a predictive encoding method (hereinafter referred to as a DPCM method). The DPCM method is a method of generating a prediction value for an input pixel to be encoded and transmitting data obtained by linearly or nonlinearly quantizing a difference value between the input pixel and the prediction value (for example, Non-Patent Document 1). reference). Here, the predicted value is obtained by predicting a pixel value at a certain point from neighboring pixels. This DPCM method has been widely used because the circuit scale of the apparatus is small and the compression rate is low, that is, when the data rate after compression is high, high image quality is obtained.

図２０は予測値として水平に１画素前の画素復号値を用いるＤＰＣＭ方式の符号化装置の構成例を示すものである。図２０において、２００１は入力信号Ｘｉから予測値Ｘｉｐを減算する減算器であり、２００２は減算器２００１からの差分値出力に対し量子化して量子化出力Ｙｏを出力する量子化回路、２００３は量子化回路出力に対して逆量子化を行うことで差分値を復号する逆量子化回路、２００４は逆量子化回路出力と予測値Ｘｉｐを加算する加算器、２００５は加算器２００４の出力信号を入力信号の１画素前の画素復号値、すなわち予測値Ｘｉｐとなるよう遅延させて出力する遅延回路である。   FIG. 20 shows a configuration example of a DPCM encoding apparatus that uses a decoded pixel value one pixel before as a predicted value. In FIG. 20, 2001 is a subtractor that subtracts the predicted value Xip from the input signal Xi, 2002 is a quantization circuit that quantizes the difference value output from the subtractor 2001 and outputs a quantized output Yo, and 2003 is a quantizer. An inverse quantization circuit that decodes the difference value by performing inverse quantization on the quantization circuit output, 2004 is an adder that adds the inverse quantization circuit output and the predicted value Xip, and 2005 is an output signal of the adder 2004 This is a delay circuit that delays and outputs a decoded pixel value one pixel before the signal, that is, a predicted value Xip.

また、図２１は図２０の符号化装置の量子化出力信号を復号する復号化装置の構成例を示すものである。図２１において、２０２０は量子化信号Ｙｏに対して逆量子化を行うことで差分値を復号する逆量子化回路、２０１２は加算器２０１１の出力信号を１画素分遅延させる遅延回路、２０１１は逆量子化回路出力と遅延回路２０１２の出力、すなわち１画素前の復号信号とを加算し復号信号Ｚｏとして出力する加算器である。   FIG. 21 shows a configuration example of a decoding apparatus that decodes the quantized output signal of the encoding apparatus of FIG. In FIG. 21, 2020 is an inverse quantization circuit that decodes a difference value by performing inverse quantization on the quantized signal Yo, 2012 is a delay circuit that delays the output signal of the adder 2011 by one pixel, and 2011 is an inverse. This is an adder that adds the output of the quantization circuit and the output of the delay circuit 2012, that is, the decoded signal of one pixel before and outputs it as a decoded signal Zo.

以下にこのＤＰＣＭ方式符号化、復号化装置の動作について説明する。   The operation of the DPCM encoding / decoding device will be described below.

図２０において入力信号Xiはデジタルデータであり、その符号量はｄビット、すなわち０〜２d−１の最大２dレベルを持つとする。減算器２００１は入力信号Ｘｉと予測値Ｘｉｐとの差分を演算し、量子化回路２００２に出力する。そして量子化回路２００２は入力に対し非線形の量子化を行う。ここで非線形の量子化を行うのは、映像信号の場合、近接する部分については輝度や色差を表す画素値が同一又は近い可能性が高いため、予測値として１画素前の画素復号値を用いた場合、減算器２００１からの出力、すなわち入力信号と予測値との差分値が小さい部分に確率分布が片寄るため、差分の小さなところの量子化ステップを細かく、差分の大きなところを荒くするという非線形の量子化によって符号量を圧縮できるためである。 In FIG. 20, an input signal Xi is digital data, and its code amount is d bits, that is, has a maximum 2 d level of 0 to 2 d −1. The subtractor 2001 calculates a difference between the input signal Xi and the predicted value Xip and outputs the difference to the quantization circuit 2002. The quantization circuit 2002 performs nonlinear quantization on the input. In this case, nonlinear quantization is performed in the case of a video signal, because pixel values representing luminance and color differences are likely to be the same or close to each other in the vicinity, and therefore the pixel decoded value of the previous pixel is used as the predicted value. In this case, since the probability distribution is shifted to the output from the subtractor 2001, that is, the portion where the difference value between the input signal and the predicted value is small, the quantization step where the difference is small is fine, and the portion where the difference is large is nonlinear. This is because the amount of code can be compressed by quantization.

図２２は量子化回路２００２における非線形量子化の概念を表す模式図である。   FIG. 22 is a schematic diagram showing the concept of nonlinear quantization in the quantization circuit 2002.

量子化回路２００２では、差分値が−２〜２の範囲であれば、差分値１つ１つに対応した量子化代表値に差分値を変換し、さらにそれに応じた量子化値を量子化出力Ｙｏとして出力する。また、差分値が−３〜−６、３〜６の範囲内であれば、差分値を差分値に対して１つおきに設定した量子化代表値に変換し、そしてそれに応じた量子化値を出力する。例えば差分値３、４はともに量子化代表値４に変換され、それに対応した量子化値３が出力される。また、差分値が−７以下、あるいは７以上の範囲であれば、差分値を差分値に対して４つおきに設定した量子化代表値に変換し、そしてそれに応じた量子化値を出力する。例えば、差分値７，８，９，１０は量子化代表値８に変換され、それに対応した量子化値５が出力される。このように量子化代表値の設定間隔が差分値０を中心に不等間隔に設定され、それをもとに量子化されるため、非線形量子化と呼ばれる。   In the quantization circuit 2002, if the difference value is in the range of −2 to 2, the difference value is converted into a quantized representative value corresponding to each difference value, and the quantized value corresponding to the converted value is quantized and output. Output as Yo. Also, if the difference value is within the range of -3 to -6, 3 to 6, the difference value is converted into a quantized representative value set every other difference value, and the corresponding quantized value Is output. For example, the difference values 3 and 4 are both converted to the quantized representative value 4 and the corresponding quantized value 3 is output. If the difference value is -7 or less or in the range of 7 or more, the difference value is converted into a quantized representative value set every fourth difference value, and the corresponding quantized value is output. . For example, the difference values 7, 8, 9, and 10 are converted into the quantized representative value 8, and the corresponding quantized value 5 is output. In this way, the quantization representative value setting interval is set to an unequal interval centered on the difference value 0, and quantization is performed based on the interval, which is called nonlinear quantization.

逆量子化回路２００３は量子化出力Ｙｏに対応した量子化代表値を出力することで、差分値を復号する。例えば、量子化出力Ｙｏが５であれば、逆量子化回路２００３は量子化代表値８を差分値の復号値として出力する。加算器２００４は予測値Ｘｉｐと逆量子化回路２００３の出力、すなわち復号化された差分値を加算し、出力する。出力結果は入力信号Ｘｉが符号化及び復号化された結果となる。遅延回路２００５は加算器２００４の出力を入力値Ｘｉの１画素前の画素復号値となるよう遅延させて、予測値Ｘｉｐとして減算器２００１に出力する。   The inverse quantization circuit 2003 decodes the difference value by outputting a quantized representative value corresponding to the quantized output Yo. For example, if the quantization output Yo is 5, the inverse quantization circuit 2003 outputs the quantized representative value 8 as a decoded value of the difference value. The adder 2004 adds the predicted value Xip and the output of the inverse quantization circuit 2003, that is, the decoded difference value, and outputs the result. The output result is the result of encoding and decoding the input signal Xi. The delay circuit 2005 delays the output of the adder 2004 to be a pixel decoded value one pixel before the input value Xi, and outputs the delayed value to the subtracter 2001 as the predicted value Xip.

一方、図２１の復号化回路では、まず逆量子化回路２０１０が量子化信号入力Ｙｏに対応した量子化代表値を出力することで、差分値を復号する。加算器２０１１は逆量子化回路２０１０の出力と、遅延回路２０１２からの出力、すなわち１画素前の復号値とを加算する。これにより加算器２０１１の出力Ｚｏは符号化装置入力Ｘｉを符号化及び復号化した信号となる。また、遅延回路２０１２は復号値出力Ｚｏを水平１画素分タイミングを遅らせて加算器２０１１に出力する。   On the other hand, in the decoding circuit of FIG. 21, first, the inverse quantization circuit 2010 outputs a quantized representative value corresponding to the quantized signal input Yo to decode the difference value. The adder 2011 adds the output of the inverse quantization circuit 2010 and the output from the delay circuit 2012, that is, the decoded value one pixel before. As a result, the output Zo of the adder 2011 becomes a signal obtained by encoding and decoding the encoding device input Xi. Further, the delay circuit 2012 outputs the decoded value output Zo to the adder 2011 with a delay of one horizontal pixel.

以上のようにして非線形量子化された量子化出力Ｙｏの必要符号量は、入力信号Ｘｉの符号量よりも少なくできる。次にこれについて説明する。   The required code amount of the quantized output Yo nonlinearly quantized as described above can be smaller than the code amount of the input signal Xi. Next, this will be described.

入力信号Ｘｉが０〜２d−１の範囲をもち、必要符号量がｄビットであるとすると、減算器２００１からの差分値出力は−２d＋１〜２d−１の２d+1−１レベルであり、必要符号量は（ｄ＋１）ビットとなる。しかしながら、図２２のような非線形量子化を行うと、量子化代表値は差分値の絶対値が８未満の範囲内に９個設定、それ以外の範囲では差分値４つに対して１個の割合で設定することになるため、（２d+1−１４）／４個設定するので、合計は（２d―1＋５）個となる。さらに、量子化回路２００２において、量子化代表値の設定個数が２d―1となるように差分値の範囲に制限を加えれば、必要符号量は（ｄ−１）ビットとなって入力信号Ｘｉのｄビットよりも１ビット削減できる。さらに、この場合では量子化代表値の設定を差分値４つに対して１個の割合となっているのを、例えばある範囲では差分値８つやそれ以上に対して１個の割合にするなど、その設定間隔を広げることでさらに符号量は（ｄ−１）ビット以下に削減可能である。 Input signal Xi is has a range of 0 to 2 d -1, if necessary code amount is assumed to be d bits, a subtracter 2 of the difference value output from the 2001 is -2 d + 1~2 d -1 d + 1 - This is one level, and the required code amount is (d + 1) bits. However, when nonlinear quantization as shown in FIG. 22 is performed, nine quantized representative values are set in a range where the absolute value of the difference value is less than 8, and one value is set for four difference values in other ranges. Since (2 d + 1 −14) / 4 are set since the ratio is set, the total is (2 d − 1 +5). Furthermore, in the quantization circuit 2002, if the range of the difference value is limited so that the set number of quantized representative values is 2 d −1 , the necessary code amount becomes (d−1) bits and the input signal Xi 1 bit can be reduced from d bits. Furthermore, in this case, the quantization representative value is set to a ratio of one for four difference values. For example, in a certain range, one ratio is set for eight or more difference values. The amount of codes can be further reduced to (d-1) bits or less by widening the set interval.

以上のように従来のＤＰＣＭ方式符号化、復号化装置では入力画像の符号量を効果的に削減でき、それにより画像を記録する記録媒体、例えばメモリの容量を削減することが可能である。
特許第２７４１６９５号公報 有本 卓著 「信号・画像のディジタル処理」産業図書 １９８０年 As described above, the conventional DPCM system encoding / decoding device can effectively reduce the code amount of an input image, thereby reducing the capacity of a recording medium for recording an image, for example, a memory.
Japanese Patent No. 2741695 Taku Arimoto "Digital Processing of Signals and Images" Industrial Books 1980

しかしながら、上記の構成による符号化、復号化装置では、以下のような課題がある。まず、図２１における復号出力信号Ｚｏは図２０の入力信号Ｘｉに対して、量子化及び逆量子化による誤差、すなわち量子化誤差をもつ。図２２の量子化特性であれば量子化誤差は−１〜２と大きくないが、さらに符号量を削減すればするほど、その誤差の絶対値の最大値は大きな値となり、差分値の大きな画像エッジ部において視覚的にもわかるレベルの画質劣化が生じることになる。   However, the encoding / decoding device configured as described above has the following problems. First, the decoded output signal Zo in FIG. 21 has an error due to quantization and inverse quantization, that is, a quantization error, with respect to the input signal Xi in FIG. If the quantization characteristic of FIG. 22 is used, the quantization error is not as large as −1 to 2, but as the code amount is further reduced, the maximum value of the absolute value of the error becomes a large value, and an image having a large difference value. The image quality is deteriorated at a level that can be visually recognized at the edge portion.

これに対して、量子化誤差の増大を防ぐ方法として、特許文献１に示された方法がある。この方法によれは、差分値の量子化と標本データの量子化とを差分値に応じて適応的に切り替えることで、量子化誤差を図２２の量子化特性における−１〜２といった小さな値に抑えることが可能である。しかし、そのような通常の動画、静止画では視覚的に問題とならないレベルの小さな量子化誤差の場合でも、符号化、復号化装置と３次元ノイズリダクション（以下、３次元ＮＲと記す）回路とを組み合わせて使用すると、画像のエッジ部分でノイズが残ってしまうという問題が発生する。次にこの点について説明する。   On the other hand, as a method for preventing an increase in quantization error, there is a method disclosed in Patent Document 1. According to this method, the quantization error is reduced to a small value such as −1 to 2 in the quantization characteristic of FIG. 22 by adaptively switching between the quantization of the difference value and the quantization of the sample data according to the difference value. It is possible to suppress. However, even in the case of such a small quantization error that is not visually problematic for normal moving images and still images, an encoding / decoding device and a three-dimensional noise reduction (hereinafter referred to as three-dimensional NR) circuit When these are used in combination, there is a problem that noise remains at the edge portion of the image. Next, this point will be described.

図２３は図２０、２１の符号化、復号化装置と３次元ＮＲ処理回路とを組み合わせたＮＲ装置の構成例を示すものである。入力信号Ｓｉは映像信号であり、例えば１フレームが水平７２０画素、垂直４８０本のラインから構成される。２０２３、２０２４はそれぞれ図２０、２１に示した符号化、復号化装置であり、符号化装置２０２３は３次元ＮＲ処理回路２０２１の出力Ｓｏに対して符号化処理を行い、符号量が削減された量子化信号Ｙｏをフレームメモリ２０２２に出力する。フレームメモリ２０２２には１フレーム分の量子化信号Ｙｏが格納され、１フレーム遅れで復号化装置２０２４に出力される。復号化装置２０２４ではフレームメモリ２０２２からの出力信号Ｙｏ’に対して復号化処理を行い、３次元ＮＲ回路２０２１に出力する。３次元ＮＲ回路２０２１の出力信号Ｓｏが例えばエッジのようなレベル変化の大きな信号であれば、復号化出力Ｚｏは必ず量子化誤差を持つことになる。３次元ＮＲ処理回路２０２１は入力画像信号Ｓｉに対して、復号化装置２０２４の出力Ｚｏを用いてフレーム巡回型のＮＲ処理を行って出力信号Ｓｏとして出力する。本ＮＲ装置は符号化、復号化装置を用いないＮＲ装置と比較すると、符号化、復号化によってメモリに格納される信号Ｙｏの符号量が削減されるため、メモリの容量を削減できるという特徴を持つ。   FIG. 23 shows a configuration example of an NR apparatus in which the encoding / decoding apparatus of FIGS. 20 and 21 and a three-dimensional NR processing circuit are combined. The input signal Si is a video signal. For example, one frame is composed of horizontal 720 pixels and vertical 480 lines. Reference numerals 2023 and 2024 denote the encoding and decoding apparatuses shown in FIGS. 20 and 21, respectively. The encoding apparatus 2023 performs the encoding process on the output So of the three-dimensional NR processing circuit 2021, and the code amount is reduced. The quantized signal Yo is output to the frame memory 2022. The frame memory 2022 stores the quantized signal Yo for one frame and outputs it to the decoding device 2024 with a delay of one frame. The decoding device 2024 performs a decoding process on the output signal Yo ′ from the frame memory 2022 and outputs it to the three-dimensional NR circuit 2021. If the output signal So of the three-dimensional NR circuit 2021 is a signal having a large level change such as an edge, the decoded output Zo always has a quantization error. The three-dimensional NR processing circuit 2021 performs frame cyclic NR processing on the input image signal Si using the output Zo of the decoding device 2024 and outputs the result as an output signal So. Compared to an NR device that does not use an encoding / decoding device, the present NR device has a feature that the amount of code of the signal Yo stored in the memory is reduced by encoding / decoding, so that the memory capacity can be reduced. Have.

図２４は３次元ＮＲ処理回路２０２１の構成例である。また、図２５は３次元ＮＲ処理回路２０２１で行う処理の概念を表したものである。減算器２０３１では、３次元ＮＲ処理回路２０２１の入力映像信号Ｓｉと、復号化装置２０２４の出力信号Ｚｏ、すなわち１フレーム前の３次元ＮＲ処理回路出力信号Ｓｏが符号化及び復号化された信号との差が求められる。減算器２０３１の出力信号であるフレーム差分信号には、画像の静止部分のノイズと、フレーム間の動き信号成分に加え、符号化、復号化による量子化誤差が含まれる。例えばある水平位置での入力信号Ｓｉが図２５（ａ）の実線のようにレベルａの映像信号にレベル−ｂのノイズが重畳されているものとする。また、同様に復号化出力信号Ｚｏは図２５（ｂ）の実線のように同じレベルａの映像信号にレベルｃの量子化誤差が加わったものとすると、減算器２０３１の出力信号レベルはｂ＋ｃとなり、ノイズ成分の他、量子化誤差が含まれることになる。   FIG. 24 shows a configuration example of the three-dimensional NR processing circuit 2021. FIG. 25 shows the concept of processing performed by the three-dimensional NR processing circuit 2021. The subtractor 2031 encodes and decodes the input video signal Si of the three-dimensional NR processing circuit 2021 and the output signal Zo of the decoding device 2024, that is, the three-dimensional NR processing circuit output signal So one frame before. Difference is required. The frame difference signal, which is an output signal of the subtractor 2031, includes a quantization error due to encoding and decoding in addition to noise in a still part of an image and a motion signal component between frames. For example, it is assumed that the input signal Si at a certain horizontal position has level-b noise superimposed on the level-a video signal as indicated by the solid line in FIG. Similarly, if the decoded output signal Zo is obtained by adding a level c quantization error to the same level a video signal as indicated by the solid line in FIG. 25B, the output signal level of the subtracter 2031 is b + c. In addition to the noise component, a quantization error is included.

また、非線形処理回路２０３２は減算器２０３１の出力信号からノイズを抽出するため、入力信号の振幅の小さい部分、例えば図２６のように信号レベルの絶対値がｔｈ以下の信号のみを抜き出して出力するという特性を持っている。これは、「一般にノイズは信号に比べて振幅が小さい」という統計的事実に基づき、振幅の小さい部分はノイズと見なして出力し、振幅の大きい部分は動き信号成分の可能性が高いとして出力を抑えるという処理を行うためである。しかしながら減算器２０３１からのフレーム差分信号出力には量子化誤差も含まれており、さらに量子化誤差が前述のような−１〜２といった小さな値であった場合、非線形処理回路２０３２では量子化誤差はカットできず、ノイズ成分とともに減算器２０３３に出力されてしまう。   In addition, since the nonlinear processing circuit 2032 extracts noise from the output signal of the subtractor 2031, only a portion with a small amplitude of the input signal, for example, a signal whose absolute value of the signal level is less than th as shown in FIG. 26 is extracted and output. It has the characteristics of This is based on the statistical fact that “generally, noise has a smaller amplitude than the signal”, and a portion with a small amplitude is output as noise, and a portion with a large amplitude is output with a high possibility of a motion signal component. This is to perform a process of suppressing. However, the frame difference signal output from the subtractor 2031 includes a quantization error. If the quantization error is a small value such as −1 to 2 as described above, the nonlinear processing circuit 2032 performs the quantization error. Cannot be cut, and is output to the subtractor 2033 together with the noise component.

減算器２０３３では非線形処理回路２０３２の出力信号が入力信号Ｓｉから減算されて出力される。図２５（ｂ）の点線のように復号化出力Ｚｏに量子化誤差がない場合、減算器２０３３の出力にはノイズ成分のみ含まれるので、図２５（ｃ）の点線のように減算器２０３３の出力信号Ｓｏはノイズの低減された信号が得られる。しかし実際には、復号化出力Ｚｏには図２５（ｂ）の実線のような量子化誤差があるため、非線形処理回路２０３２の出力信号にはノイズ成分に加えて量子化誤差も含まれることになり、入力信号Ｓｉから減算することで出力信号Ｓｏはノイズが低減される代わりに図２５（ｃ）の実線のような量子化誤差が重畳されることになる。また、量子化誤差がなければ、非線形処理回路２０３２を通過するノイズでも、量子化誤差が加算されて信号レベルの絶対値が大きくなることで非線形処理回路２０３２を通過できなくなり、それによってノイズが残留するということも起こりうる。   In the subtractor 2033, the output signal of the nonlinear processing circuit 2032 is subtracted from the input signal Si and output. When there is no quantization error in the decoded output Zo as shown by the dotted line in FIG. 25B, only the noise component is included in the output of the subtractor 2033, so that the output of the subtractor 2033 as shown by the dotted line in FIG. As the output signal So, a signal with reduced noise is obtained. However, since the decoded output Zo actually has a quantization error as shown by the solid line in FIG. 25B, the output signal of the nonlinear processing circuit 2032 includes a quantization error in addition to the noise component. Thus, by subtracting from the input signal Si, the output signal So is superimposed with a quantization error as shown by the solid line in FIG. If there is no quantization error, even noise that passes through the non-linear processing circuit 2032 cannot be passed through the non-linear processing circuit 2032 because the absolute value of the signal level increases due to the addition of the quantization error. It can happen.

以上のことから従来のＤＰＣＭ方式符号化、復号化装置と３次元ＮＲ回路を組み合わせると、メモリの容量を削減できる代わりに、画像のエッジ部ではノイズが残留しやすい、また、ノイズが低減された場合でも、代わりに量子化誤差がノイズのごとく残留するという副作用が生じることになる。   As described above, when the conventional DPCM encoding / decoding device and the three-dimensional NR circuit are combined, the memory capacity can be reduced, but noise tends to remain at the edge portion of the image, and the noise is reduced. Even in this case, there is a side effect that the quantization error remains like noise instead.

本発明は以上のような課題を解決し、符号量を削減しつつも量子化誤差を出来る限り抑えることで、３次元ＮＲ回路と組み合わせた場合でも残留ノイズを抑えることができる画像符号化、復号化装置を提供することを目的とする。   The present invention solves the problems as described above, and suppresses the quantization error as much as possible while reducing the amount of codes, so that image coding and decoding that can suppress residual noise even when combined with a three-dimensional NR circuit. An object of the present invention is to provide a device.

この課題を解決するために本発明は、入力信号と第２の選択手段の差分を行う差分手段と、前記差分手段の出力差分信号に対し、複数の差分信号値の必要符号量が所定のパターンに適合するかを判定するパターン判定手段と、前記パターン判定手段の判定結果に基き、前記複数の差分信号の符号を操作する第１の符号操作手段と、前記差分手段の出力差分信号を非線形の量子化特性により符号化する非線形量子化手段と、前記パターン判定手段の判定結果に基き、前記第１の符号操作手段の出力か前記非線形量子化手段の出力のいずれか一方を出力する第１の選択手段と、前記非線形量子化手段の出力から予測信号を生成する予測値生成手段と、前記パターン判定手段の判定結果に基き、前記予測値生成手段の出力か入力信号のいずれか一方を出力する第２の選択手段とを備え、前記第１の選択手段の出力と、前記パターン判定手段の判定結果の双方を出力する符号化手段と、前記符号化手段で符号化された信号から特定のパターンを検出するパターン検出手段と、前記符号化手段で符号化された信号に対し、前記パターン検出手段の検出結果に応じて符号操作を行う第２の符号操作手段と、前記符号化手段で符号化された信号に対し、前記非線形量子化手段と逆の特性により復号化を行う非線形逆量子化手段と、前記符号化手段におけるパターン判定手段の判定結果に基き、前記第２の符号操作手段の出力か前記非線形逆量子化手段の出力のいずれか一方を出力する第３の選択手段とを備えた復号化手段とを有することを特徴とする。   In order to solve this problem, the present invention provides a difference unit that performs a difference between an input signal and a second selection unit, and a required code amount of a plurality of difference signal values in a predetermined pattern with respect to an output difference signal of the difference unit. A pattern determination unit that determines whether the difference is satisfied, a first code operation unit that operates a code of the plurality of difference signals based on a determination result of the pattern determination unit, and a non-linear output difference signal of the difference unit A first non-linear quantizing means for encoding according to a quantization characteristic; and a first output for outputting either the output of the first code operating means or the output of the non-linear quantizing means based on a determination result of the pattern determining means. Based on the determination result of the selection means, the prediction value generation means for generating a prediction signal from the output of the nonlinear quantization means, and the determination result of the pattern determination means, either the output of the prediction value generation means or the input signal A second selecting means for outputting, an encoding means for outputting both the output of the first selecting means and the determination result of the pattern determining means, and the signal encoded by the encoding means A pattern detection means for detecting a pattern of the second, a second code operation means for performing a sign operation on the signal encoded by the encoding means in accordance with a detection result of the pattern detection means, and the encoding means Nonlinear inverse quantization means for decoding the encoded signal with characteristics opposite to those of the nonlinear quantization means, and the second code operation means based on the determination result of the pattern determination means in the encoding means And a third selecting means for outputting either the output of the non-linear inverse quantizing means or a decoding means.

あるいは本発明は、入力信号と第２の選択手段の差分を行う差分手段と、前記差分手段の出力差分信号の信号レベルと所定の値とを比較する信号レベル比較手段と、前記信号レベル比較手段の判定結果と前記差分手段からの複数の差分信号値の必要符号量が所定のパターンに適合するかを判定するパターン判定手段と、前記パターン判定手段の判定結果に応じた除算処理を行う除算処理手段と、前記パターン判定手段の判定結果に基き、前記除算処理手段の複数の出力信号の符号を操作する第１の符号操作手段と、前記差分手段の出力差分信号を非線形の量子化特性により符号化する非線形量子化手段と、前記パターン判定手段の判定結果に基き、前記第１の符号操作手段の出力か前記非線形量子化手段の出力のいずれか一方を出力する第１の選択手段と、前記非線形量子化手段の出力から予測信号を生成する第１の予測値生成手段と、前記除算処理手段の出力から予測信号を生成する第２の予測値生成手段と、前記パターン判定手段の判定結果に基き、前記第１の予測値生成手段の出力か前記第２の予測値生成手段の出力のいずれか一方を出力する第２の選択手段とを備え、前記第１の選択手段の出力と、前記パターン判定手段の判定結果の双方を出力する符号化手段と、前記符号化手段で符号化された信号から特定のパターンを検出するパターン検出手段と、前記符号化手段で符号化された信号に対し、前記パターン検出手段の検出結果に応じて符号操作を行う第２の符号操作手段と、前記第２の符号操作手段の出力信号に対し、その信号レベルに応じた乗算処理を行う乗算処理手段と、前記符号化手段で符号化された信号に対し、前記非線形量子化手段と逆の特性により復号化を行う非線形逆量子化手段と、前記符号化手段におけるパターン判定手段の判定結果に基き、前記乗算処理手段の出力か前記非線形逆量子化手段の出力のいずれか一方を出力する第３の選択手段とを備えた復号化手段とを有することを特徴とする。   Alternatively, the present invention includes a difference unit that performs a difference between the input signal and the second selection unit, a signal level comparison unit that compares a signal level of the output difference signal of the difference unit with a predetermined value, and the signal level comparison unit. And a division process for performing a division process according to the determination result of the pattern determination means, and a pattern determination means for determining whether the required code amount of the plurality of difference signal values from the difference means matches a predetermined pattern And a first sign operation means for manipulating the signs of the plurality of output signals of the division processing means based on the determination result of the pattern determination means, and the output difference signal of the difference means is encoded by a nonlinear quantization characteristic. A non-linear quantizing means for converting to a first quantizing means for outputting either an output of the first code operating means or an output of the non-linear quantizing means based on a determination result of the pattern determining means Selection means; first prediction value generation means for generating a prediction signal from the output of the nonlinear quantization means; second prediction value generation means for generating a prediction signal from the output of the division processing means; and the pattern determination And a second selection means for outputting either the output of the first prediction value generation means or the output of the second prediction value generation means based on the determination result of the means, the first selection means Encoding means for outputting both the output of the pattern and the judgment result of the pattern judgment means, pattern detection means for detecting a specific pattern from the signal encoded by the encoding means, and encoding by the encoding means A second code operation unit that performs a code operation on the received signal according to the detection result of the pattern detection unit, and a multiplication process corresponding to the signal level of the output signal of the second code operation unit. Multiplication processing to be performed And a non-linear inverse quantization means for decoding the signal encoded by the encoding means with characteristics opposite to those of the nonlinear quantization means, based on a determination result of the pattern determination means in the encoding means. And a third selecting means for outputting either the output of the multiplication processing means or the output of the non-linear inverse quantization means.

本発明の画像符号化、復号化装置によれば、符号化装置における差分手段からの差分信号値の必要符号量が所定のパターンに適合する場合は、量子化誤差なし、または誤差１以下で符号化及び復号化することができ、適合しない場合であっても従来のＤＰＣＭ方式符号化、復号化装置と同程度、もしくはそれ以下の量子化誤差で符号化、復号化することができることから、符号量は削減しつつ従来方式の符号化、復号化装置よりも量子化誤差を抑えることができる。従って、３次元ＮＲ回路と組み合わせた場合でもメモリ容量を削減しつつ残留ノイズを抑えることができるという利点がある。   According to the image encoding / decoding apparatus of the present invention, when the necessary code amount of the difference signal value from the difference means in the encoding apparatus matches a predetermined pattern, the encoding is performed with no quantization error or with an error of 1 or less. Even if it is not compatible, it can be encoded and decoded with a quantization error equivalent to or less than that of the conventional DPCM encoding / decoding device. While reducing the amount, the quantization error can be suppressed as compared with the conventional encoding / decoding device. Therefore, even when combined with a three-dimensional NR circuit, there is an advantage that residual noise can be suppressed while reducing the memory capacity.

以下、本発明を実施するための最良の形態を図面に基いて説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

（実施の形態１）
図１は本発明の実施の形態１における画像符号化装置の基本的な要部構成を例示するブロック図である。 (Embodiment 1)
FIG. 1 is a block diagram illustrating a basic configuration of a main part of an image encoding device according to Embodiment 1 of the present invention.

図１において、１０１は入力映像信号Xiと遅延回路１１０との差分を演算して後段に出力する差分手段としての減算器、１０２は減算器１０１から出力される複数画素分の差分信号値を記憶するバッファ、１０３はバッファ１０２に記憶された複数画素分の差分信号値に必要な符号量を見積もる符号量見積手段、１０４は符号量見積手段１０３が見積もった複数画素分の差分信号値の符号量が所定のパターンに適合するかどうかを判定し、その結果を符号操作手段１０５やセレクタ１０７、１０９に出力するとともに、符号化装置のパターン判定結果信号Ｆｏとしても出力する判定手段としてのパターン判定手段、１０５はパターン判定手段１０４が判定した結果に基き、バッファ１０２に記憶された複数画素分の差分信号値の符号を操作する第１の符号操作手段としての符号操作手段、１０６は減算器１０１の出力に対し非線形の量子化特性により量子化を行い、その量子化値を出力する非線形量子化手段、１０７はパターン判定手段１０４からの出力に応じて符号操作手段１０５の出力か非線形量子化手段１０６の出力のいずれか一方を符号化装置の符号化出力信号Ｑｏとして出力する第１の選択手段としてのセレクタ、１０８は非線形量子化手段１０６の出力及び遅延回路１１０の出力とから予測値を生成する予測値生成手段、１０９は符号量パターン判定手段１０４からの出力に応じて入力映像信号Ｘｉか予測値生成手段１０８の出力のいずれか一方を出力する第２の選択手段としてのセレクタ、１１０はセレクタ１０９からの出力に対し入力映像信号１画素分だけ遅延させて減算器１０１に出力する遅延回路である。   In FIG. 1, 101 is a subtractor serving as a difference unit that calculates a difference between the input video signal Xi and the delay circuit 110 and outputs it to the subsequent stage, and 102 stores a difference signal value for a plurality of pixels output from the subtractor 101. A buffer 103, a code amount estimation unit for estimating a code amount necessary for a difference signal value for a plurality of pixels stored in the buffer 102, and a code amount 104 for a difference signal value for a plurality of pixels estimated by the code amount estimation unit 103. Is determined to match a predetermined pattern, and the result is output to the code operation means 105 and the selectors 107 and 109, and is also output as a pattern determination result signal Fo of the encoding device. , 105 manipulates the sign of the difference signal value for a plurality of pixels stored in the buffer 102 based on the result determined by the pattern determining means 104. A code manipulating means 106 as a first sign manipulating means 106, a non-linear quantizing means for quantizing the output of the subtractor 101 with a non-linear quantization characteristic and outputting the quantized value, 107 a pattern determining means 104 A selector as a first selection unit that outputs either the output of the code operation unit 105 or the output of the nonlinear quantization unit 106 as the encoded output signal Qo of the encoding device in accordance with the output from 109 is a prediction value generation unit that generates a prediction value from the output of the conversion unit 106 and the output of the delay circuit 110, and 109 is an input video signal Xi or an output of the prediction value generation unit 108 according to the output from the code amount pattern determination unit 104. The selector 110 as the second selection means for outputting either one is delayed by one pixel of the input video signal with respect to the output from the selector 109. This is a delay circuit that outputs to the subtracter 101.

また、図２は本発明の実施の形態１における画像復号化装置の基本的な要部構成を例示するブロック図である。図２において、２０１は複数画素分の符号化信号入力Ｑｉを記憶するバッファ、２０２はバッファに記憶された符号化信号入力Ｑｉから特定のパターンを検出するパターン検出手段、２０３はパターン検出手段２０１の検出結果に基きバッファ２０２に記憶された複数画素分の符号化信号入力の符号を操作する第２の符号操作手段としての符号操作手段、２０４は符号化信号入力Ｑｉに対し、非線形量子化手段１０６と逆の特性により復号化を行う非線形逆量子化手段、２０５はパターン判定結果入力Ｆｉに応じて符号化操作手段２０３の出力か非線形逆量子化手段２０４の出力のいずれか一方を出力する第３の選択手段としてのセレクタ、２０６はセレクタ２０５の出力と遅延回路２０７の出力とを加算し、復号化装置の復号化映像信号出力Ｚｏとして出力する加算器、２０７は加算器２０６の出力に対し、復号化映像信号１画素分だけ遅延させて出力する遅延回路である。   FIG. 2 is a block diagram illustrating the basic configuration of the main part of the image decoding apparatus according to Embodiment 1 of the present invention. In FIG. 2, 201 is a buffer that stores encoded signal inputs Qi for a plurality of pixels, 202 is a pattern detecting unit that detects a specific pattern from the encoded signal inputs Qi stored in the buffer, and 203 is a pattern detecting unit 201. A code operation unit 204 as a second code operation unit that operates the code of the encoded signal input for a plurality of pixels stored in the buffer 202 based on the detection result, and 204 is a nonlinear quantization unit 106 for the encoded signal input Qi A non-linear inverse quantizing means 205 for decoding with a characteristic opposite to that of the first and second outputs 205, which outputs either the output of the encoding operating means 203 or the output of the non-linear inverse quantizing means 204 in accordance with the pattern determination result input Fi. The selector 206 as a selection means adds the output of the selector 205 and the output of the delay circuit 207 and outputs the decoded video signal output of the decoding device. Adder output as zo, 207 whereas the output of the adder 206, a delay circuit for delaying and outputting only decoded video signal by one pixel.

まず図１の符号化装置の動作について図面を用いて説明する。   First, the operation of the encoding apparatus in FIG. 1 will be described with reference to the drawings.

入力映像信号Ｘｉは時系列で入力されるデジタルデータであり、その符号量は８ビット、すなわち０〜２8−１の最大２５６レベルを持つとする。減算器１０１は入力映像信号Ｘｉと遅延回路１１０の出力との差分を演算してその結果を出力する。減算器１０１の出力差分信号は−２8＋１〜２8−１の最大５１１レベルを持つため、その符号量は９ビットとなる。 The input video signal Xi is digital data input in time series, and the code amount thereof is 8 bits, that is, has a maximum of 256 levels of 0 to 2 8 −1. The subtractor 101 calculates the difference between the input video signal Xi and the output of the delay circuit 110 and outputs the result. Since the output difference signal of the subtracter 101 has a maximum of 511 levels from −2 8 +1 to 2 8 −1, the code amount is 9 bits.

非線形量子化手段１０６は減算器１０１から出力される差分信号に対して従来のＤＰＣＭ方式符号化装置と同様の非線形の量子化を行う。図３は非線形量子化手段１０６における非線形量子化の概念を表す模式図である。非線形量子化手段１０６では差分値が−２〜２の範囲であれば、差分値１つ１つに対応した量子化代表値に差分値を変換し、さらにそれに応じた量子化値を出力する。また、差分値が−３〜−６、３〜６の範囲内であれば、差分値を差分値に対して１つおきに設定した量子化代表値に変換し、そしてそれに応じた量子化値を出力する。例えば差分値３、４はともに量子化代表値４に変換され、それに対応した量子化値３が出力される。また、差分値が−７〜−２２、あるいは７〜２２の範囲であれば、差分値を差分値に対して４つおきに設定した量子化代表値に変換し、そしてそれに応じた量子化値を出力する。例えば、差分値７，８，９，１０は量子化代表値８に変換され、それに対応した量子化値５が出力される。また、差分値が−２３以下、あるいは２３以上の範囲であれば、差分値を差分値に対して８つおきに設定した量子化代表値に変換し、そしてそれに応じた量子化値を出力する。例えば、差分値２３〜３０は量子化代表値２８に変換され、それに対応した量子化値９が出力される。   The non-linear quantization means 106 performs non-linear quantization similar to that of the conventional DPCM encoder on the differential signal output from the subtractor 101. FIG. 3 is a schematic diagram showing the concept of nonlinear quantization in the nonlinear quantization means 106. If the difference value is in the range of -2 to 2 in the nonlinear quantization means 106, the difference value is converted into a quantized representative value corresponding to each difference value, and a corresponding quantized value is output. Also, if the difference value is within the range of -3 to -6, 3 to 6, the difference value is converted into a quantized representative value set every other difference value, and the corresponding quantized value Is output. For example, the difference values 3 and 4 are both converted to the quantized representative value 4 and the corresponding quantized value 3 is output. If the difference value is in the range of -7 to -22 or 7 to 22, the difference value is converted into a quantized representative value set every fourth difference value, and the corresponding quantized value Is output. For example, the difference values 7, 8, 9, and 10 are converted into the quantized representative value 8, and the corresponding quantized value 5 is output. Also, if the difference value is −23 or less, or a range of 23 or more, the difference value is converted into a quantized representative value that is set every 8th difference value, and the corresponding quantized value is output. . For example, the difference values 23 to 30 are converted into the quantized representative value 28, and the corresponding quantized value 9 is output.

図３のような非線形量子化を行うと、量子化代表値は差分値の絶対値が２２以下の範囲内に１７個設定、それ以外の範囲では差分値８つに対して１個の割合で設定するため（（２9−２３×２）／８個、すなわち５８個設定となるので、合計は７５個設定することになる。７５＞２6であるため量子化値の符号量はそのままでは７ビットとなるが、非線形量子化手段１０６では量子化処理の前に差分値を±２０７の範囲で制限することで、量子化代表値の設定個数を１１個削減し、合計６４＝２6個となるようにして量子化を行っている。従って量子化値、すなわち非線形量子化手段１０６の出力信号は６ビット符号信号として出力され、入力信号Ｘｉの８ビットよりも２ビット削減されることになる。 When nonlinear quantization as shown in FIG. 3 is performed, the quantization representative value is set to 17 within the range where the absolute value of the difference value is 22 or less, and in the other ranges, the ratio is 1 for 8 difference values. Since it is set to ((2 9 −23 × 2) / 8, that is, 58, the total is set to 75. Since 75> 2 6 , the code amount of the quantized value is not changed as it is. Although the number of bits is 7 bits, the non-linear quantization means 106 limits the difference value within a range of ± 207 before the quantization process, thereby reducing the set number of quantized representative values by 11, resulting in a total of 64 = 2 6. Therefore, the quantization value, that is, the output signal of the nonlinear quantization means 106 is output as a 6-bit code signal, which is reduced by 2 bits from the 8 bits of the input signal Xi. Become.

また、予測値生成手段１０８は非線形量子化手段１０６からの量子化出力と遅延回路１１０の出力とから入力信号Ｘｉを復号する。図４は予測値生成手段１０８の構成の一例を示すブロック図である。図４において３０１は非線形量子化手段１０６からの量子化出力に対して逆量子化を行う非線形逆量子化手段、３０２は逆量子化回路３０１の出力と遅延回路１１０からの出力とを加算する加算器である。非線形逆量子化手段３０１は非線形量子化手段１０６の特性と逆の特性をもって、入力された量子化値と対応した量子化代表値を出力することで、まず差分値信号を復号する。例えば、量子化出力が５であれば、非線形逆量子化手段３０１は量子化代表値８を差分値の復号値として出力する。加算器３０２は遅延回路１１０の出力と非線形逆量子化手段３０１の出力、すなわち復号化された差分値を加算して出力する。セレクタ１０９が予測値生成手段１０８の結果を選択していたとすると、従来のＤＰＣＭ方式符号化装置と同様な動作となるので、その場合、予測値生成手段１０８の出力結果は入力信号Ｘｉが非線形量子化によって符号化され、さらに逆非線形量子化によって復号化された結果となる。   Further, the predicted value generation means 108 decodes the input signal Xi from the quantization output from the nonlinear quantization means 106 and the output of the delay circuit 110. FIG. 4 is a block diagram illustrating an example of the configuration of the predicted value generation unit 108. In FIG. 4, reference numeral 301 denotes nonlinear inverse quantization means for performing inverse quantization on the quantized output from the nonlinear quantization means 106, and 302 denotes addition for adding the output of the inverse quantization circuit 301 and the output from the delay circuit 110. It is a vessel. The non-linear inverse quantization means 301 first decodes the difference value signal by outputting a quantized representative value corresponding to the inputted quantized value having characteristics opposite to those of the non-linear quantizing means 106. For example, if the quantization output is 5, the nonlinear inverse quantization means 301 outputs the quantized representative value 8 as a decoded value of the difference value. The adder 302 adds the output of the delay circuit 110 and the output of the nonlinear inverse quantization means 301, that is, the decoded difference value, and outputs the result. If the selector 109 selects the result of the predicted value generation means 108, the operation is the same as that of the conventional DPCM encoding apparatus. In this case, the output result of the predicted value generation means 108 is that the input signal Xi is a nonlinear quantum. The result is encoded by encoding and further decoded by inverse nonlinear quantization.

一方、バッファ１０２では減算器１０１から出力された９ビットの差分信号を４画素に１回、連続４画素分記憶する。そして符号量見積手段１０３はバッファ１０２に記憶された４画素分の差分信号値に対して、２の補数表現で最低何ビット必要であるかという符号量の見積もりを行う。すなわち、バッファ１０２に記憶された差分信号値をＤｉとするとその値が−２(n-1)＋１≦Ｄｉ≦−２(n-2)、または２(n-2)≦Ｄｉ≦２(n-1)−１となるようなｎを求める。そのような範囲の値であれば２の補数表現ではｎビット必要となるため、このｎを必要符号量として出力する。例えばＤｉ＝７であれば必要符号量ｎ＝４を出力する。 On the other hand, the buffer 102 stores the 9-bit differential signal output from the subtractor 101 once every four pixels for four consecutive pixels. Then, the code amount estimation unit 103 estimates the code amount of at least how many bits are required in the two's complement expression for the difference signal values for four pixels stored in the buffer 102. That is, if the difference signal value stored in the buffer 102 is Di, the value is −2 (n−1) + 1 ≦ Di ≦ −2 (n−2) or 2 (n−2) ≦ Di ≦ 2 (n -1) Find n such that -1. If it is a value in such a range, n bits are required in the 2's complement expression, so this n is output as the necessary code amount. For example, if Di = 7, the required code amount n = 4 is output.

パターン判定手段１０４では符号量見積手段１０３が見積もった連続４画素分の差分信号値に対する必要符号量が、所定の符号量条件パターン４種のいずれかと適合するかどうかを判定し、その結果に応じて符号操作手段１０５に対してはどのパターンに適合したかを表す信号Ｐｎを出力する。また、いずれかのパターンに適合したか否か、その判定結果を表す信号Ｆｏを画像符号化装置出力として出力するとともに、同一信号をセレクタ１０７及び１０９に出力する。この信号Ｆｏは符号操作手段１０５において連続４画素分の差分信号に対する符号操作処理が行われる間、同一値となるように保持される。   The pattern determination unit 104 determines whether the necessary code amount for the difference signal value for four consecutive pixels estimated by the code amount estimation unit 103 is compatible with any of the four types of predetermined code amount condition patterns. Thus, a signal Pn indicating which pattern is matched is output to the code operating means 105. In addition, a signal Fo indicating whether the pattern is matched or not is output as an image encoding device output, and the same signal is output to the selectors 107 and 109. This signal Fo is held so as to have the same value while the sign operation means 105 performs sign operation processing on the difference signals for four consecutive pixels.

（表１）は連続４画素分の差分信号値に対する必要符号量をそれぞれｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)としたときに、それと比較する符号量条件パターン１〜４の４種と、それに適合した場合、または適合しなかった場合のパターン判定手段１０４の出力信号Ｐｎ及びＦｏの値を示す。ただしここで、必要符号量がパターンに適合するというのは、ｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)の値が、パターン番号の右に記載している値と同一値もしくはそれ以下の値であった場合を意味するものとする。例えばｎi＝５、ｎ(i+1)＝５、ｎ(i+2)＝５、ｎ(i+3)＝４であったとすると、（表１）におけるパターン番号２に適合していると判定し、ｎi＝４、ｎ(i+1)＝５、ｎ(i+2)＝７、ｎ(i+3)＝３であれば（表１）におけるパターン番号３の条件に適合すると判定する。一方、ｎi＝５、ｎ(i+1)＝５、ｎ(i+2)＝５、ｎ(i+3)＝５であれば、（表１）のパターン番号１〜４のいずれの条件にも適合しないと判定する。 (Table 1) compares the necessary code amounts for differential signal values for four consecutive pixels with n i , n (i + 1) , n (i + 2) , and n (i + 3) respectively. The four types of code amount condition patterns 1 to 4 and the values of the output signals Pn and Fo of the pattern determination unit 104 when matched or not matched are shown. However, here, the necessary code amount matches the pattern because the values of n i , n (i + 1) , n (i + 2) , and n (i + 3) are written to the right of the pattern number. It means that the value is equal to or less than the current value. For example, if n i = 5, n (i + 1) = 5, n (i + 2) = 5, and n (i + 3) = 4, it conforms to pattern number 2 in (Table 1). If n i = 4, n (i + 1) = 5, n (i + 2) = 7, and n (i + 3) = 3, the condition of pattern number 3 in Table 1 is met. Judge that. On the other hand, if n i = 5, n (i + 1) = 5, n (i + 2) = 5, n (i + 3) = 5, any of pattern numbers 1 to 4 in (Table 1) It is determined that the condition is not met.

Figure 2005151312
Figure 2005151312

（表１）を見るとわかるように、もしも４種のパターンのいずれかと適合する場合は、判定結果出力Ｆｏとして１を出力するとともに、出力信号Ｐｎとして適合したパターンに割り当てられた値を出力する。しかし４種のパターンのいずれにも適合しない場合は、判定結果出力Ｆｏとして０を出力するとともに、出力信号Ｐｎとしては０〜３のいずれかの値、例えば０を出力する。また、４種のパターンの複数パターンに適合する場合は、判定結果出力Ｆｏとして１を出力するとともに、出力信号Ｐｎとしては適合したパターンに割り当てられた値のいずれかのうち例えば最小のものを出力させる。   As can be seen from (Table 1), if any of the four patterns matches, 1 is output as the determination result output Fo, and the value assigned to the matched pattern is output as the output signal Pn. . However, if none of the four types of patterns is applicable, 0 is output as the determination result output Fo, and any value of 0 to 3, for example, 0 is output as the output signal Pn. In addition, when conforming to a plurality of four types of patterns, 1 is output as the determination result output Fo, and the output signal Pn is, for example, the smallest one of the values assigned to the conforming pattern. Let

例えばｎi＝５、ｎ(i+1)＝５、ｎ(i+2)＝５、ｎ(i+3)＝４であれば（表１）におけるパターン番号２に適合し、Ｐｎ＝１及びＦｏ＝１を出力する。また、ｎi＝４、ｎ(i+1)＝５、ｎ(i+2)＝６、ｎ(i+3)＝４であれば、（表１）におけるパターン番号２または３に適合するので、Ｐｎ＝１及びＦｏ＝１を出力する。しかしながら、ｎi＝５、ｎ(i+1)＝５、ｎ(i+2)＝５、ｎ(i+3)＝５であれば、（表１）のパターン番号１〜４のいずれの条件にも適合しないため、Ｐｎ＝０及びＦｏ＝０を出力することになる。 For example, if n i = 5, n (i + 1) = 5, n (i + 2) = 5, n (i + 3) = 4, the pattern number 2 in Table 1 is satisfied, and Pn = 1 And Fo = 1 are output. If n i = 4, n (i + 1) = 5, n (i + 2) = 6, and n (i + 3) = 4, the pattern number 2 or 3 in (Table 1) is satisfied. Therefore, Pn = 1 and Fo = 1 are output. However, if n i = 5, n (i + 1) = 5, n (i + 2) = 5, n (i + 3) = 5, any of pattern numbers 1 to 4 in (Table 1) Since the condition is not met, Pn = 0 and Fo = 0 are output.

次に符号操作手段１０５はバッファ１０２に記憶された連続４画素分の差分信号値の各９ビット符号に対して、まず入力されるパターン判定手段１０４の出力Ｐｎの値に対応した必要符号量のビット数になるようにそれぞれの符号を削除する。そして削除処理後の符号４つを１つの２２ビット符号として結合、さらに信号Ｐｎを２ビットの符号としてその符号の上位に加え合計２４ビット符号とする。そしてその２４ビット符号を連続した４画素分の６ビット符号信号に分割し、順次セレクタ１０７へ出力する。図５は例として連続４画素分の差分信号値がそれぞれ１５、−１４、１０、−５であった場合の符号操作手段１０５の動作の概念を表す模式図である。この場合符号量見積手段１０３で見積もられる差分信号値の必要符号量はそれぞれ５ビット、５ビット、５ビット、４ビットであり、そこでパターン判定手段１０４ではパターン番号２に適合していると判定され、Ｐｎ＝１及びＦｏ＝１を出力する。符号操作手段１０５ではそれを受けて、９ビットの差分信号値をそれぞれ５ビット、７ビット、６ビット、４ビットとなるように符号削除を行い、その結果、それぞれの符号は０１１１１、１１１００１０、００１０１０、１０１１となる。次にそれらを２２ビットの符号として結合し、さらにＰｎ＝１であるため２ビット符号０１を上位に加え２４ビットの符号０１０１１１１１１１００１０００１０１０１０１１とする。次にその符号を６ビット信号４つ、すなわち、０１０１１１、１１１１００、１０００１０、１０１０１１のように分割し、１つずつ順次出力する。   Next, for each 9-bit code of the difference signal value for four consecutive pixels stored in the buffer 102, the code operation unit 105 first sets the necessary code amount corresponding to the value of the output Pn of the input pattern determination unit 104. Each code is deleted so as to have the number of bits. Then, the four codes after the deletion process are combined as one 22-bit code, and the signal Pn is added as a 2-bit code to the upper part of the code to make a total of 24-bit code. Then, the 24-bit code is divided into 6-bit code signals for four consecutive pixels and sequentially output to the selector 107. FIG. 5 is a schematic diagram showing the concept of the operation of the sign operation means 105 when the differential signal values for four consecutive pixels are 15, -14, 10, and -5, respectively, as an example. In this case, the necessary code amounts of the differential signal values estimated by the code amount estimating unit 103 are 5 bits, 5 bits, 5 bits, and 4 bits, respectively, and the pattern determining unit 104 determines that the pattern number 2 is met. , Pn = 1 and Fo = 1 are output. In response to this, the code operation means 105 deletes the code so that the 9-bit differential signal values become 5 bits, 7 bits, 6 bits, and 4 bits, respectively. As a result, the respective codes are 01111, 1110010, and 001010. 1011. Next, they are combined as a 22-bit code, and since Pn = 1, a 2-bit code 01 is added to the higher order to obtain a 24-bit code 010111111100100010101011. Next, the code is divided into four 6-bit signals, that is, 010111, 111100, 100010, and 101011, and sequentially output one by one.

セレクタ１０７ではパターン判定手段１０４からの出力Ｆｏが１であれば符号操作手段１０５からの６ビットの符号信号出力を、そしてＦｏが０であれば非線形量子化手段１０６からの６ビットの符号信号出力を選択し、画像符号化装置の符号化信号Ｑｏとして出力する。また、セレクタ１０９ではパターン判定手段１０４からの出力Ｆｏが１であれば入力信号Ｘｉを、そしてＦｏが０であれば予測値生成手段１０８の出力を選択し、遅延回路１１０に出力する。遅延回路１１０ではセレクタ１０９の出力信号に対し入力信号Ｘｉの１画素分の遅延を与えて、それを入力信号Ｘｉの予測値として減算器１０１へ出力する。   The selector 107 outputs a 6-bit code signal from the code operation means 105 if the output Fo from the pattern determination means 104 is 1, and outputs a 6-bit code signal from the nonlinear quantization means 106 if Fo is 0. Is output as an encoded signal Qo of the image encoding device. The selector 109 selects the input signal Xi if the output Fo from the pattern determination unit 104 is 1, and selects the output of the predicted value generation unit 108 if Fo is 0, and outputs the selected signal to the delay circuit 110. The delay circuit 110 gives a delay of one pixel of the input signal Xi to the output signal of the selector 109 and outputs it to the subtracter 101 as a predicted value of the input signal Xi.

以上のように、本実施の形態１における画像符号化装置の動作は、パターン判定手段１０４の出力Ｆｏが１か０か、すなわちバッファ１０２に記憶された連続４画素分の差分信号値の符号量見積もり結果が（表１）の条件パターンに適合するかどうかで大きく２通りに分かれる。パターン判定手段１０４の出力Ｆｏが１であれば、出力Ｑｏは減算器１０１出力である差分信号値そのものを６ビット符号に変換したものとなり、また遅延回路１１０は１画素前の入力信号Ｘｉそのものを入力信号Ｘｉの予測値として減算器１０１に出力する。一方、パターン判定手段１０４の出力Ｆｏが０であれば、出力Ｑｏは従来のＤＰＣＭ方式符号化装置と同様の量子化出力となる。また遅延回路１１０は１画素前の入力信号Ｘｉを非線形量子化及び逆非線形量子化したものを予測値として減算器１０１へ出力することになる。   As described above, the operation of the image coding apparatus according to the first embodiment is that the output Fo of the pattern determination unit 104 is 1 or 0, that is, the code amount of the difference signal value for four consecutive pixels stored in the buffer 102. There are roughly two types depending on whether the estimation result meets the condition pattern of (Table 1). If the output Fo of the pattern determination unit 104 is 1, the output Qo is obtained by converting the difference signal value itself, which is the output of the subtractor 101, into a 6-bit code, and the delay circuit 110 converts the input signal Xi itself one pixel before. The predicted value of the input signal Xi is output to the subtracter 101. On the other hand, if the output Fo of the pattern determination unit 104 is 0, the output Qo is a quantized output similar to that of the conventional DPCM encoder. In addition, the delay circuit 110 outputs, to the subtractor 101, a prediction value obtained by performing nonlinear quantization and inverse nonlinear quantization on the input signal Xi one pixel before.

次に図２の復号化装置の動作について図面を用いて説明する。   Next, the operation of the decoding apparatus in FIG. 2 will be described with reference to the drawings.

符号化入力信号Ｑｉは前記符号化装置の出力Ｑｏであり、６ビットデータである。また入力信号Ｆｉは前記符号化装置の出力Ｆｏである。まずバッファ２０１は連続４つの符号化信号Ｑｉを記憶する。そしてパターン検出手段２０２は、それら４つの符号化信号の先頭の信号の最上位の符号２ビットを前記符号化装置におけるパターン判定手段１０４が出力した信号Ｐｎであるとして検出し、符号操作手段２０３に出力する。次に符号操作手段２０３はバッファ２０１が記憶した連続４つの符号化信号の符号をまとめ２４ビットとしたのち、最上位の符号２ビットを削除する。そして残りの２２ビット符号をパターン検出手段２０２からの出力Ｐｎに基き、（表１）における信号Ｐｎに対応した必要符号量ｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)となるように４つに分割される。分割ののち２の補数形式で符号拡張が行われ、符号量が前記符号化装置における減算器１０１の出力９ビットにそろえられて、１つずつ順次セレクタ２０５へ出力される。 The encoded input signal Qi is the output Qo of the encoding device and is 6-bit data. An input signal Fi is an output Fo of the encoding device. First, the buffer 201 stores four consecutive encoded signals Qi. The pattern detection unit 202 detects the most significant code 2 bits of the head signal of the four encoded signals as the signal Pn output from the pattern determination unit 104 in the encoding device, and sends it to the code operation unit 203. Output. Next, the code operation unit 203 collects the codes of the four consecutive encoded signals stored in the buffer 201 into 24 bits, and then deletes the most significant code of 2 bits. The remaining 22-bit code is based on the output Pn from the pattern detecting means 202, and the necessary code amounts n i , n (i + 1) , n (i + 2) , n ( corresponding to the signal Pn in (Table 1). i + 3) is divided into four parts. After the division, code extension is performed in a two's complement format, and the code amount is aligned with 9 bits of the output of the subtractor 101 in the encoding device and sequentially output to the selector 205 one by one.

図６は例として、符号化信号Ｑｉが時系列として０１０１１１、１１１１００、１０００１０、１０１０１１と入力された場合のパターン検出手段２０２及び、符号操作手段２０３の動作概念を示したものである。パターン検出手段２０２はバッファ２０１に記憶された連続４つの符号化信号Ｑｉのうち先頭の信号０１０１１１から最上位の符号２ビット０１を検出し、Ｐｎ＝１であるとして符号化操作手段２０３に出力する。符号化操作手段２０３はバッファ２０１が記憶した４つの符号をまとめて２４ビットとしたのち最上位の２ビット符号０１を削除し、２２ビットの符号０１１１１１１１００１０００１０１０１０１１とする。そして、パターン検出手段２０２の出力Ｐｎが１であることから、（表１）におけるＰｎ＝１に対応した必要符号量ｎi＝５、ｎ(i+1)＝７、ｎ(i+2)＝６、ｎ(i+3)＝４に合わせて、２２ビットの符号を５ビット符号０１１１１、７ビット符号１１１００１０、６ビット符号００１０１０、４ビット符号１０１１の計４つの符号に分割する。分割ののち２の補数形式での符号拡張、すなわち、符号の最上位ビットが１であれば１で、最上位ビットが０であれば０で符号拡張を行い、それら全ての符号を９ビット符号化する。このようにして符号操作手段２０３はＱｉが前記符号化装置における符号操作手段１０５の出力であれば、減算器１０１の差分信号値を量子化誤差なしに完全に復号できる。 FIG. 6 shows an operation concept of the pattern detection unit 202 and the code operation unit 203 when the encoded signal Qi is input as 010111, 111100, 100010, and 101101 as a time series as an example. The pattern detection unit 202 detects the most significant code 2 bits 01 from the head signal 010111 among the four consecutive encoded signals Qi stored in the buffer 201, and outputs them to the encoding operation unit 203 as Pn = 1. . The encoding operation unit 203 combines the four codes stored in the buffer 201 into 24 bits, deletes the most significant 2-bit code 01, and sets the 22-bit code 0111111100100010101011. Since the output Pn of the pattern detection means 202 is 1, the necessary code amount n i = 5, n (i + 1) = 7, n (i + 2) corresponding to Pn = 1 in (Table 1). = 6, n (i + 3) = 4, the 22-bit code is divided into a total of four codes: a 5-bit code 01111, a 7-bit code 1110010, a 6-bit code 001010, and a 4-bit code 1011. Code extension in 2's complement format after division, that is, 1 if the most significant bit of the code is 1, and 0 if the most significant bit is 0, and all these codes are 9-bit codes Turn into. In this way, the code operation means 203 can completely decode the difference signal value of the subtracter 101 without quantization error if Qi is the output of the code operation means 105 in the encoding apparatus.

一方、非線形逆量子化手段２０４は前記非線形逆量子化手段３０１と同様な動作を行う。すなわち、符号化入力Ｑｉを非線形量子化値とみなし、前記符号化装置における非線形量子化手段１０６の特性と逆の特性をもって、その量子化値と対応した量子化代表値を出力する。   On the other hand, the nonlinear inverse quantization means 204 performs the same operation as the nonlinear inverse quantization means 301. That is, the coded input Qi is regarded as a nonlinear quantized value, and a quantized representative value corresponding to the quantized value is output with characteristics opposite to those of the nonlinear quantizing means 106 in the coding apparatus.

このようにして、非線形逆量子化手段２０４は符号化入力Ｑｉが前記符号化装置における線形量子化手段１０６の出力信号であれば、減算器１０１の差分信号値を従来のＤＰＣＭ方式符号化、復号化装置と同様の量子化誤差をもって復号する。   In this way, the non-linear inverse quantization means 204, when the encoding input Qi is the output signal of the linear quantization means 106 in the encoding apparatus, converts the difference signal value of the subtracter 101 into the conventional DPCM encoding and decoding. Decoding is performed with the same quantization error as that of the encoding device.

セレクタ２０５は信号Ｆｉの値が１であれば符号操作手段２０３の出力を、０であれば非線形量子化手段２０４の出力を選択するので、セレクタ２０５から出力される信号は、前記符号化装置で符号化された減算器１０１の差分信号値出力を、符号化した特性とは逆の特性で正しく復号化された信号が出力されることになる。   The selector 205 selects the output of the sign operation means 203 if the value of the signal Fi is 1, and if it is 0, the output of the nonlinear quantization means 204 is selected. A signal obtained by correctly decoding the difference signal value output of the encoded subtracter 101 with a characteristic opposite to the characteristic obtained by encoding is output.

加算器２０６はセレクタ２０５の出力信号、すなわち正しく復号化された差分信号値と遅延回路２０７の出力信号とを加算する。遅延回路２０７は入力された信号に対して１画素分の遅延を与えて加算器２０６に出力するので、加算器２０６の出力信号は結局、符号化装置における入力信号Ｘｉを符号化及び復号化した結果となり、それを復号化装置出力Ｚｏとして出力する。   The adder 206 adds the output signal of the selector 205, that is, the correctly decoded difference signal value and the output signal of the delay circuit 207. Since the delay circuit 207 delays the input signal by one pixel and outputs it to the adder 206, the output signal of the adder 206 eventually encodes and decodes the input signal Xi in the encoding device. As a result, it is output as a decoding device output Zo.

以上のような画像符号化、復号化動作によって、符号化装置における減算器１０１の差分信号値出力の必要符号量が（表１）のような符号量条件パターンに適合する場合は、量子化誤差なしに符号化及び復号化することができ、適合しない場合であっても従来のＤＰＣＭ方式符号化、復号化装置と同程度の量子化誤差で符号化、復号化することができることから、従来方式の符号化、復号化装置よりも符号量は削減しつつ量子化誤差を抑えることができる。従って、実施の形態１における画像符号化、復号化装置と３次元ＮＲ回路と組み合わせた場合でも、従来のＤＰＣＭ方式符号化、復号化装置と同じくメモリ容量を削減しながらも、残留ノイズを抑えることができる。次にこのことについて説明する。   If the required code amount of the difference signal value output of the subtracter 101 in the encoding device matches the code amount condition pattern as shown in (Table 1) by the image encoding and decoding operations as described above, a quantization error Coding and decoding can be performed without any coding, and even if it is not compatible, coding and decoding can be performed with the same quantization error as the conventional DPCM coding and decoding device. Quantization errors can be suppressed while reducing the amount of codes compared to the encoding and decoding apparatus. Therefore, even when the image encoding / decoding device and the three-dimensional NR circuit in the first embodiment are combined, the residual noise is suppressed while reducing the memory capacity as in the conventional DPCM encoding / decoding device. Can do. Next, this will be described.

図７は実施の形態１における画像符号化、復号化装置と３次元ＮＲ回路とを組み合わせたＮＲ装置の構成を例示するブロック図である。図７において、２０２１は図２４に示した３次元ＮＲ回路２０２１と同じものであり、入力映像信号Ｓｉと１フレーム遅れの映像信号Ｚｏとからフレーム巡回型のＮＲ処理を行って、その結果をＮＲ装置の出力Ｓｏとして出力する３次元ＮＲ処理回路、４０１は実施の形態１における符号化装置そのものであり、図１の構成と同一である。４０２は１フレーム分の映像信号に対する符号化装置４０１からの符号化出力信号Ｑｏとパターン判定結果信号Ｆｏとを記憶し、１フレーム遅れでそれらをＱｉ及びＦｉとして出力するフレームメモリ、４０３は実施の形態１における復号化装置そのものであり、図２の構成と同一である。   FIG. 7 is a block diagram illustrating a configuration of an NR device in which the image encoding / decoding device and the three-dimensional NR circuit in the first embodiment are combined. In FIG. 7, 2021 is the same as the three-dimensional NR circuit 2021 shown in FIG. 24, and performs frame cyclic NR processing from the input video signal Si and the video signal Zo delayed by one frame, and the result is expressed as NR. A three-dimensional NR processing circuit 401, which is output as the output So of the apparatus, is the encoding apparatus itself in Embodiment 1, and has the same configuration as that of FIG. A frame memory 402 stores an encoded output signal Qo from the encoding device 401 and a pattern determination result signal Fo for a video signal for one frame, and outputs them as Qi and Fi with a delay of one frame. This is the decoding device itself in the first embodiment, which is the same as the configuration in FIG.

入力信号Ｓｉは図１３におけるＳｉと同様、例えば１フレームが水平７２０画素、垂直４８０本のラインから構成されるデジタル映像信号であり、その符号量は８ビットであるとする。符号化装置４０１は３次元ＮＲ処理回路２０２１の出力Ｓｏに対して前述のような符号化処理を行い、符号量が６ビットに削減された符号化出力信号Ｑｏとパターン判定結果出力Ｆｏをフレームメモリ４０２に出力する。フレームメモリ４０２には１フレーム分の信号Ｑｏと信号Ｆｏが格納され、１フレーム遅れで復号化装置４０３に出力される。復号化装置４０３ではフレームメモリ４０２からの出力信号Ｑｉ及びＦｉを用いて前述のような復号化処理を行い、その出力信号Ｚｏを３次元ＮＲ回路２０２１に出力する。３次元ＮＲ処理回路２０２１は図２４に示されたような構成であり、入力画像信号Ｓｉに対して、復号化装置４０３からの復号化出力信号Ｚｏを用いてフレーム巡回型のＮＲ処理を行い、出力信号Ｓｏとして出力する。   As in the case of Si in FIG. 13, the input signal Si is, for example, a digital video signal in which one frame is composed of 720 horizontal pixels and 480 vertical lines, and its code amount is 8 bits. The encoding device 401 performs the above-described encoding processing on the output So of the three-dimensional NR processing circuit 2021, and the encoded output signal Qo and the pattern determination result output Fo with the code amount reduced to 6 bits are stored in the frame memory. Output to 402. The frame memory 402 stores the signal Qo and the signal Fo for one frame and outputs them to the decoding device 403 with a delay of one frame. The decoding device 403 performs the decoding process as described above using the output signals Qi and Fi from the frame memory 402 and outputs the output signal Zo to the three-dimensional NR circuit 2021. The three-dimensional NR processing circuit 2021 has a configuration as shown in FIG. 24, performs frame cyclic NR processing on the input image signal Si using the decoded output signal Zo from the decoding device 403, Output as output signal So.

図８は３次元ＮＲ処理回路２０２１で行う処理の概念を表したものである。ある水平位置での入力信号Ｓｉが図８（ａ）の実線のようにレベルａの映像信号にレベル−ｂのノイズが重畳されているものとする。復号化出力信号Ｚｏは同じレベルａの映像信号にレベルｃの量子化誤差が加わったものとなるが、従来の符号化、復号化装置を用いた場合と異なり、実施の形態１の符号化装置における減算器１０１の差分信号値出力の必要符号量が（表１）の符号量条件パターンに適合する場合は、図８（ｂ）の実線のように量子化誤差ｃが０となる。その場合、３次元ＮＲ処理回路２０２１で行われるフレーム差分信号の信号レベルはｂとなり、フレーム差分信号にはノイズ成分のみ含まれることとなる。従って、３次元ＮＲ処理回路２０２１の出力信号Ｓｏは図８（ｃ）の実線のようにノイズのみ低減された信号となり、量子化誤差がノイズの代わりに残留することもない。また、量子化誤差によって図１４における非線形処理回路１０３２をノイズが通過できなくなるということもなくなるため、さらにノイズ残留が抑えられる。また、符号化、復号化装置を用いないＮＲ装置と比べて、フレームメモリに入力される信号の符号量が削減されているため、メモリの容量を削減できる。   FIG. 8 shows the concept of processing performed by the three-dimensional NR processing circuit 2021. Assume that an input signal Si at a certain horizontal position has a level-b noise superimposed on a level-a video signal as indicated by a solid line in FIG. The decoded output signal Zo is obtained by adding a level c quantization error to the same level a video signal. Unlike the conventional encoding / decoding apparatus, the encoding apparatus according to the first embodiment is used. When the necessary code amount of the difference signal value output of the subtracter 101 in FIG. 1 matches the code amount condition pattern of (Table 1), the quantization error c becomes 0 as shown by the solid line in FIG. In this case, the signal level of the frame difference signal performed by the three-dimensional NR processing circuit 2021 is b, and only the noise component is included in the frame difference signal. Therefore, the output signal So of the three-dimensional NR processing circuit 2021 becomes a signal in which only noise is reduced as shown by the solid line in FIG. 8C, and the quantization error does not remain in place of noise. Further, since noise does not pass through the nonlinear processing circuit 1032 in FIG. 14 due to the quantization error, residual noise can be further suppressed. Further, since the code amount of the signal input to the frame memory is reduced as compared with the NR device that does not use the encoding / decoding device, the capacity of the memory can be reduced.

なお、実施の形態１において、パターン判定手段１０４で比較される符号量条件パターンとして（表１）のパターンを使用しているが、これに限るものではなく、例えば符号化装置の符号化出力の符号量をｍビットとすると、必要符号量ｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)の合計とパターン判定手段５０２の出力Ｐｎの符号量の合計が４ｍビットとなるようなパターンであればよい。 In the first embodiment, the pattern shown in Table 1 is used as the code amount condition pattern compared by the pattern determination unit 104. However, the present invention is not limited to this. For example, the encoding output of the encoding device If the code amount is m bits, the sum of the necessary code amounts n i , n (i + 1) , n (i + 2) , n (i + 3) and the code amount of the output Pn of the pattern determining means 502 is Any pattern that is 4 m bits may be used.

なお、実施の形態１において、３次元ＮＲ回路とを組み合わせた場合の符号化出力を記憶するメモリとしてフレームメモリを用いているがこれに限るものではなく、例えばフィールドメモリを用いてもよい。   In the first embodiment, a frame memory is used as a memory for storing an encoded output when combined with a three-dimensional NR circuit. However, the present invention is not limited to this. For example, a field memory may be used.

（実施の形態２）
図９は本発明の実施の形態２における画像符号化装置の基本的な要部構成を例示するブロック図である。また、図１０は実施の形態２における画像復号化装置の基本的な要部構成を例示するブロック図である。図９、１０において実施の形態１の図１，２と同じ機能ブロックについては同じ符号を記載しており、その説明は省略する。それ以外の図９における５０１はバッファ１０２に記憶された複数画素分の差分信号値の信号レベルを判定し、その結果をパターン判定手段５０２に出力する信号レベル判定手段、５０２は符号量見積手段１０３が見積もった複数画素分の差分信号値の符号量と信号レベル判定手段５０１の判定結果が所定のパターンに適合するかどうかを判定し、その結果を除算処理手段５０３、符号操作手段５０４、予測値生成手段５０５、セレクタ１０７、１０９に出力するとともに、符号化装置のパターン判定結果信号Ｆｏとしても出力する判定手段としてのパターン判定手段、５０３はパターン判定手段５０２が判定した結果に基き、バッファ１０２に記憶された複数画素分の差分信号値に対して除算処理を行う除算処理手段、５０４は除算処理手段５０３からの差分信号値出力の符号を操作する第１の符号操作手段としての符号操作手段、５０５は除算処理手段５０３の出力と遅延回路１１０の出力から予測値を生成する第２の予測値生成手段である。また、図１０における６０１はパターン検出手段２０２の検出結果に基き、符号操作手段２０３からの出力信号の信号レベルを判定する信号レベル判定手段、６０２は信号レベル判定手段６０１の判定結果に基き、符号操作手段２０３の出力信号に対し乗算処理を行う乗算処理手段である。 (Embodiment 2)
FIG. 9 is a block diagram illustrating the basic configuration of the main part of the image coding apparatus according to Embodiment 2 of the present invention. FIG. 10 is a block diagram illustrating the basic configuration of the main part of the image decoding apparatus according to the second embodiment. 9 and 10, the same reference numerals are given to the same functional blocks as those in FIGS. 1 and 2 of the first embodiment, and the description thereof is omitted. 9, 501 in FIG. 9 determines the signal level of the difference signal value for a plurality of pixels stored in the buffer 102, and outputs the result to the pattern determination unit 502. 502 is the code amount estimation unit 103. Is determined whether or not the code amount of the difference signal value for a plurality of pixels and the determination result of the signal level determination unit 501 match a predetermined pattern, and the result is divided into a division processing unit 503, a code operation unit 504, and a predicted value. A pattern determination unit serving as a determination unit that outputs the generation unit 505 and the selectors 107 and 109 as well as a pattern determination result signal Fo of the encoding device, and 503 stores in the buffer 102 based on the determination result of the pattern determination unit 502. Division processing means for performing division processing on the difference signal values for a plurality of pixels stored, 504 is a division processing unit Sign operation means as first sign operation means for manipulating the sign of the difference signal value output from 503, 505 is a second prediction value generation for generating a prediction value from the output of the division processing means 503 and the output of the delay circuit 110 Means. Further, in FIG. 10, reference numeral 601 denotes a signal level determination means for determining the signal level of the output signal from the sign operation means 203 based on the detection result of the pattern detection means 202, and reference numeral 602 denotes a reference code based on the determination result of the signal level determination means 601. Multiplication processing means for performing multiplication processing on the output signal of the operation means 203.

まず図９の符号化装置の動作について説明する。   First, the operation of the encoding apparatus in FIG. 9 will be described.

入力映像信号Ｘｉは実施の形態１と同じく８ビットのデジタル映像信号であるとする。また、減算器１０１、非線形量子化手段１０６、予測値生成手段１０８、遅延回路１１０の動作は実施の形態１と全く同じである。従って、セレクタ１０９が予測値生成手段１０８の出力を選択した場合の動作は、実施の形態１と全く同一となる。   Assume that the input video signal Xi is an 8-bit digital video signal as in the first embodiment. The operations of the subtractor 101, the nonlinear quantization means 106, the predicted value generation means 108, and the delay circuit 110 are exactly the same as those in the first embodiment. Therefore, the operation when the selector 109 selects the output of the predicted value generation means 108 is exactly the same as in the first embodiment.

一方、バッファ１０２、符号量見積手段１０３も実施の形態１と全く同じ動作を行い、符号量見積手段１０３からはバッファ１０２が記憶した連続４画素分の差分信号値の必要符号量が出力される。信号レベル判定手段５０１はバッファ１０２に記憶された４画素分の差分信号値の絶対値と一定値ｈとの大小を比較し、それらの比較結果をパターン判定手段５０２に出力する。   On the other hand, the buffer 102 and the code amount estimating unit 103 perform exactly the same operation as in the first embodiment, and the code amount estimating unit 103 outputs the necessary code amount of the difference signal value for four consecutive pixels stored in the buffer 102. . The signal level determination unit 501 compares the absolute value of the difference signal value for four pixels stored in the buffer 102 with the constant value h, and outputs the comparison result to the pattern determination unit 502.

パターン判定手段５０２は符号量見積手段１０３が見積もった連続４画素分の差分信号値に対する必要符号量と信号レベル判定手段５０１が出力した差分信号値のレベル判定結果とが、所定の符号量条件パターン８種のいずれかと適合するかどうかを判定する。そして判定した結果としてどのパターンに適合したかを表す信号Ｐｎと、いずれかのパターンに適合したか否か、その判定結果を表す信号Ｆｏを出力する。この信号Ｆｏは符号操作手段１０５において連続４画素分の差分信号に対する符号操作処理が行われる間、同一値となるように保持される。   The pattern determination unit 502 determines that the required code amount for the difference signal value for four consecutive pixels estimated by the code amount estimation unit 103 and the level determination result of the difference signal value output by the signal level determination unit 501 are a predetermined code amount condition pattern. Judge whether it matches any of the 8 types. As a result of the determination, a signal Pn indicating which pattern is matched and a signal Fo indicating whether the pattern is matched or not are output. This signal Fo is held so as to have the same value while the sign operation means 105 performs sign operation processing on the difference signals for four consecutive pixels.

（表２）はパターン判定手段５０２が用いる符号量条件パターンを示す。ここでＤi、Ｄ(i+1)、Ｄ(i+2)、Ｄ(i+3)はバッファ１０２が記憶した連続４画素分の差分信号値、ｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)はＤi、Ｄ(i+1)、Ｄ(i+2)、Ｄ(i+3)に対して符号見積もり手段１０３が見積もった必要符号量である。 Table 2 shows a code amount condition pattern used by the pattern determination unit 502. Here, D i , D (i + 1) , D (i + 2) , D (i + 3) are the difference signal values for four consecutive pixels stored in the buffer 102, n i , n (i + 1) , n (i + 2) and n (i + 3) are the necessary code amounts estimated by the code estimation means 103 for D i , D (i + 1) , D (i + 2) , and D (i + 3) . It is.

Figure 2005151312
Figure 2005151312

（表１）と同様にもしも（表２）の８種のパターンのいずれかと適合する場合は、判定結果出力Ｆｏとして１を出力するとともに、出力信号Ｐｎとしては適合したパターンに割り当てられた値を出力する。しかし８種のパターンのいずれにも適合しない場合は、判定結果出力Ｆｏとして０を出力するとともに、出力信号Ｐｎとしては０〜７のいずれかの値、例えば０を出力する。また、８種のパターンの複数パターンに適合する場合は、判定結果出力Ｆｏとして１を出力するとともに、出力信号Ｐｎとしては適合したパターンに割り当てられた値のいずれかのうち最小のものを出力させる。   Similarly to (Table 1), if any of the eight patterns in (Table 2) is matched, 1 is output as the determination result output Fo, and the value assigned to the matched pattern is output as the output signal Pn. Output. However, if none of the eight patterns is applicable, 0 is output as the determination result output Fo, and any value from 0 to 7, for example, 0 is output as the output signal Pn. In addition, when matching with a plurality of eight types of patterns, 1 is output as the determination result output Fo, and the output signal Pn is output as the minimum one of the values assigned to the matched pattern. .

（表２）が実施の形態１の（表１）と異なる点はパターンが８種に増えている点と、所定パターンと比較する対象として差分信号値の必要符号量見積もり結果に加えて、差分信号値のレベル判定結果も使用する点である。例えばｎi＝５、ｎ(i+1)＝５、ｎ(i+2)＝５、ｎ(i+3)＝４であった場合、もし差分信号値レベルが｜Ｄ(i+1)｜≦ｈであれば（表２）におけるパターン番号２に適合しＰｎ＝１及びＦｏ＝１を出力する。同じ符号量見積もり結果であったとしても、差分信号値レベルが｜Ｄ(i+1)｜＞ｈであれば少なくとも（表２）におけるパターン番号６に適合するため、Ｐｎ＝５及びＦｏ＝１を出力する。さらに同じ符号量見積もり結果であったとしても、｜Ｄ(i+1)｜＞ｈでかつ｜Ｄi｜＞ｈであればパターン番号５または６に適合するので、Ｐｎ＝４及びＦｏ＝１を出力する。 The difference between (Table 2) and (Table 1) of the first embodiment is that the number of patterns is increased to 8 types, and in addition to the required code amount estimation result of the difference signal value as a target to be compared with the predetermined pattern, the difference The signal value level determination result is also used. For example, if n i = 5, n (i + 1) = 5, n (i + 2) = 5, n (i + 3) = 4, the differential signal value level is | D (i + 1) If | ≦ h, it conforms to pattern number 2 in (Table 2) and outputs Pn = 1 and Fo = 1. Even if the code amount estimation results are the same, if the difference signal value level is | D (i + 1) |> h, at least the pattern number 6 in (Table 2) is met, so Pn = 5 and Fo = 1. Is output. Even if the code amount estimation result is the same, if | D (i + 1) |> h and | D i |> h, the pattern number 5 or 6 is satisfied, so Pn = 4 and Fo = 1. Is output.

このようにパターン判定手段５０２において比較する符号量パターン条件の種類が（表１）よりも増えているため、符号量見積手段１０３が見積もった差分信号値に対する符号量がパターン判定手段５０２において所定パターンと適合する確率は、（表１）のパターンを用いた時よりも上がることになる。   As described above, since the types of code amount pattern conditions to be compared in the pattern determination unit 502 are larger than those in (Table 1), the code amount for the difference signal value estimated by the code amount estimation unit 103 is determined in the pattern determination unit 502 by a predetermined pattern. The probability of matching is higher than when using the pattern of (Table 1).

次に除算処理手段５０３はパターン判定手段５０２の出力Ｐｎの値を用いて、バッファ１０２に記憶された連続４画素分の差分信号値のうち信号レベル判定手段５０１でレベル比較される差分信号値以外の差分信号値に対して除算処理を行う。図１１は除算処理手段５０３の一例を示すブロック図である。ここで７０１はパターン判定手段５０２の出力Ｐｎに応じてビットシフト回路７０２のビットシフト量を変化させるビットシフト量制御回路、７０２はバッファ１０２からの差分信号値に対しビットシフト量制御回路７０１が指定したシフト量で２の補数形式の右ビットシフト、すなわちビットシフト後の最上位にビットシフト前の最上位の値と同じ値を補う右ビットシフトを行うことで除算処理を行うビットシフト回路である。（表３）はこのビットシフト量制御回路７０１の行う制御動作を表したものである。   Next, the division processing unit 503 uses the value of the output Pn of the pattern determination unit 502, and other than the difference signal value whose level is compared by the signal level determination unit 501 among the difference signal values for four consecutive pixels stored in the buffer 102. The division process is performed on the difference signal value. FIG. 11 is a block diagram showing an example of the division processing means 503. Here, reference numeral 701 denotes a bit shift amount control circuit that changes the bit shift amount of the bit shift circuit 702 in accordance with the output Pn of the pattern determination unit 502, and reference numeral 702 designates the difference signal value from the buffer 102 by the bit shift amount control circuit 701. 2 is a bit shift circuit that performs division processing by performing a right bit shift of 2's complement format with the shift amount, that is, a right bit shift that supplements the same value as the highest value before the bit shift to the highest value after the bit shift. . Table 3 shows a control operation performed by the bit shift amount control circuit 701.

Figure 2005151312
Figure 2005151312

ビットシフト量制御回路７０１は出力信号Ｐｎの値がＰｎ≦３であればビットシフト量を０とする。この場合、ビットシフト回路７０２はバッファ１０２に記憶された連続４画素分の差分信号値に対して１で除算、すなわち除算処理なしで出力する。もしもＰｎ≧４であればビットシフト回路７０２ではＰｎの値に応じて（表３）の除算処理対象差分値に記載された差分信号値Ｄi〜Ｄ(i+3)に対して（表３）に記載されたビットシフト量で右ビットシフトが行われることになる。例えばＰｎ＝４であれば、差分信号値Ｄ(i+1)、Ｄ(i+2)、Ｄ(i+3)に対してそれぞれ２の補数形式の右１ビットシフトが行われ、それらの値は除算処理前と比較し１／２の値となり、必要符号量も１ビット減ることになる。従って差分信号値Ｄi、Ｄ(i+1)、Ｄ(i+2)、Ｄ(i+3)は（表２）の符号量パターン条件に適合した場合、例えＰｎの値がが４〜７であったとしてもその必要符号量の合計は２２ビットとなり、Ｐｎの値が０〜３の場合と同じ符号量で済むことになる。 The bit shift amount control circuit 701 sets the bit shift amount to 0 if the value of the output signal Pn is Pn ≦ 3. In this case, the bit shift circuit 702 divides the difference signal value for four consecutive pixels stored in the buffer 102 by 1, that is, outputs without performing division processing. If Pn ≧ 4, the bit shift circuit 702 responds to the difference signal values D i to D (i + 3) described in the division processing target difference value of (Table 3) according to the value of Pn (Table 3). The right bit shift is performed with the bit shift amount described in (1). For example, if Pn = 4, the differential signal values D (i + 1) , D (i + 2) , and D (i + 3) are each subjected to right one bit shift in 2's complement format. The value is ½ of that before the division process, and the required code amount is also reduced by 1 bit. Therefore, when the differential signal values D i , D (i + 1) , D (i + 2) , and D (i + 3) meet the code amount pattern conditions of (Table 2), the value of Pn is 4˜ Even if it is 7, the total required code amount is 22 bits, and the same code amount as in the case where the value of Pn is 0 to 3 is sufficient.

次に符号操作手段５０４はまずパターン判定手段１０４の出力Ｐｎの値を３ビットの符号とした上で最上位のビットを削除して２ビット符号信号Ｐｎ’とする。そして除算処理手段５０３で除算処理された差分信号値の各９ビット符号に対して、Ｐｎ＝Ｐｎ’とし、そのＰｎに対応した（表２）の必要符号量のビット数になるようにそれぞれの符号を削除する。そして削除処理後の符号４つを１つの２２ビット符号として結合、さらに２ビット化した出力Ｐｎ’をその符号の上位に加え合計２４ビット符号とする。そしてその２４ビット符号を連続した４画素分の６ビット符号信号に分割し、順次セレクタ１０７へ出力する。   Next, the code operation unit 504 first converts the value of the output Pn of the pattern determination unit 104 to a 3-bit code and then deletes the most significant bit to obtain a 2-bit code signal Pn ′. Then, for each 9-bit code of the difference signal value subjected to the division processing by the division processing means 503, Pn = Pn ′, and the number of bits of the necessary code amount corresponding to the Pn (Table 2) is obtained. Remove the sign. Then, the four codes after the deletion process are combined as one 22-bit code, and the 2-bit output Pn 'is added to the higher order of the code to make a total of 24-bit code. Then, the 24-bit code is divided into 6-bit code signals for four consecutive pixels and sequentially output to the selector 107.

図１２は例として連続４画素分の差分信号値Ｄi〜Ｄ(i+3)がそれぞれＤi＝６３、Ｄ(i+1)＝−４５、Ｄ(i+2)＝１０、Ｄ(i+3)＝−２３、そして信号レベル判定手段における定数ｈ＝２０であった場合の除算処理手段５０３と符号操作手段５０４の動作の概念を表す模式図である。この場合符号量見積手段１０３で見積もられる差分信号値の必要符号量はそれぞれ７ビット、７ビット、５ビット、６ビットであり、さらに｜Ｄi｜＞ｈであるため、パターン判定手段５０２ではパターン番号５に適合していると判定され、Ｐｎ＝４及びＦｏ＝１を出力する。除算処理手段５０３ではビットシフト量制御回路７０１とビットシフト回路７０２が（表３）に基いて動作を行い、Ｄi以外の差分信号値に対し右１ビットシフトする。従って除算処理後のＤi〜Ｄ(i+3)の符号はそれぞれ、Ｄi＝０００１１１１１１、Ｄ(i+1)＝１１１１０１００１、Ｄ(i+2)＝０００００１０１、Ｄ(i+3)＝１１１１１０１００となる。そして符号操作手段５０４では、まずＰｎ＝４を３ビット符号１００とした上で、最上位のビット１を削除した００を２ビット符号Ｐｎ’とする。さらに除算処理手段５０３の出力である９ビットの差分信号値を（表２）のＰｎ＝Ｐｎ’＝０に対応した７ビット、６ビット、４ビット、５ビットとなるようにそれぞれ符号削除を行い、その結果、それぞれの符号は０１１１１１１、１０１００１、０１０１、１０１００となる。次にそれらを２２ビットの符号として結合し、さらにＰｎ’＝０であるため２ビット符号００を上位に加え２４ビットの符号０００１１１１１１１０１００１０１０１１０１００とする。次にその符号を６ビット信号４つ、すなわち、０００１１１、１１１１０１、００１０１０、１１０１００のように分割し、１つずつ順次出力する。 In FIG. 12, for example, the differential signal values D i to D (i + 3) for four consecutive pixels are D i = 63, D (i + 1) = −45, D (i + 2) = 10, D ( It is a schematic diagram showing the concept of operation of division processing means 503 and sign operation means 504 when i + 3) = − 23 and constant h = 20 in the signal level determination means. In this case, the necessary code amounts of the differential signal values estimated by the code amount estimating unit 103 are 7 bits, 7 bits, 5 bits, and 6 bits, respectively, and | D i |> h. It is determined that the number 5 is met, and Pn = 4 and Fo = 1 are output. Division processing unit 503 in the bit shift amount control circuit 701 and the bit shift circuit 702 performs an operation based on (Table 3), right 1-bit shift to the difference signal value other than D i. Therefore, the signs of D i to D (i + 3) after the division processing are D i = 000111111, D (i + 1) = 111101001, D (i + 2) = 00000101, D (i + 3) = 111110100, respectively. It becomes. In the code operation means 504, first, Pn = 4 is set to a 3-bit code 100, and 00 from which the most significant bit 1 is deleted is set to a 2-bit code Pn ′. Further, the 9-bit differential signal value output from the division processing means 503 is subjected to code deletion so as to be 7 bits, 6 bits, 4 bits, and 5 bits corresponding to Pn = Pn ′ = 0 in (Table 2). As a result, the respective codes become 0111111, 101001, 0101, 10100. Next, they are combined as a 22-bit code, and since Pn ′ = 0, a 2-bit code 00 is added to the upper order to obtain a 24-bit code 0001111111101001010110100. Next, the code is divided into four 6-bit signals, that is, 000111, 111101, 001010, and 110100, and sequentially output one by one.

一方、予測値生成手段５０５は除算処理手段５０３からの出力信号と、パターン判定手段５０１からの出力Ｐｎをもとに差分信号値を復号し、復号された差分信号値と遅延回路１１０の出力信号を加算することにより予測値を生成する。図１３は予測値生成手段５０５の一例を示すブロック図である。図１３において８０１はパターン判定手段５０２の出力Ｐｎに応じてビットシフト回路８０２のビットシフト量を変化させるビットシフト量制御回路、８０２は除算処理手段５０３からの除算処理後の差分信号値に対してビットシフト量制御回路８０１が指定したシフト量で左ビットシフトを行い、その結果を順次出力するビットシフト回路、８０３はビットシフト回路８０２の出力信号と遅延回路１１０の出力信号を加算する加算器である。そして（表４）はビットシフト量制御回路８０１の行う制御動作を表したものである。   On the other hand, the predicted value generation unit 505 decodes the differential signal value based on the output signal from the division processing unit 503 and the output Pn from the pattern determination unit 501, and the decoded differential signal value and the output signal of the delay circuit 110. A predicted value is generated by adding. FIG. 13 is a block diagram showing an example of the predicted value generation means 505. In FIG. 13, reference numeral 801 denotes a bit shift amount control circuit that changes the bit shift amount of the bit shift circuit 802 in accordance with the output Pn of the pattern determination unit 502, and 802 denotes the difference signal value after division processing from the division processing unit 503. A bit shift circuit that performs left bit shift by the shift amount designated by the bit shift amount control circuit 801 and sequentially outputs the result, and 803 is an adder that adds the output signal of the bit shift circuit 802 and the output signal of the delay circuit 110. is there. Table 4 shows a control operation performed by the bit shift amount control circuit 801.

Figure 2005151312
Figure 2005151312

ビットシフト量制御回路８０１は出力信号Ｐｎの値がＰｎ≦３であればビットシフト量を０とする。この場合、ビットシフト回路８０２は除算処理後の４つの差分信号値に対して特に処理を行わず、順次それらの値を加算器８０３へ出力する。ただし、Ｐｎ≦３の場合、除算処理手段５０３も除算処理なしに差分信号値を出力するため、この場合、ビットシフト回路８０２の出力はバッファ１０２に記憶された連続４画素分の差分信号値をそのまま順次出力することになる。もしもＰｎ≧４であればビットシフト回路８０２ではＰｎの値に応じて（表４）の乗算処理対象差分値に記載された差分信号値Ｄi〜Ｄ(i+3)に対して（表４）に記載されたビットシフト量で左ビットシフトを行う。例えばＰｎ＝４であれば、差分信号値Ｄ(i+1)、Ｄ(i+2)、Ｄ(i+3)に対してそれぞれ左１ビットシフトが行われ、それらの値は除算処理手段５０３の出力と比較し２倍の値となる。これらの動作により除算処理前の差分信号値が誤差１以下の精度で復号され、その結果が順次加算器８０３へ出力する。加算器８０３ではビットシフト回路８０２の出力、すなわち誤差１以下の精度で復号された差分信号値と遅延回路１１０とを加算する。従って加算器８０３の出力は入力信号値Ｘｉと１以下の差となる。 The bit shift amount control circuit 801 sets the bit shift amount to 0 if the value of the output signal Pn is Pn ≦ 3. In this case, the bit shift circuit 802 does not particularly process the four difference signal values after the division process, and sequentially outputs these values to the adder 803. However, in the case of Pn ≦ 3, since the division processing unit 503 also outputs the difference signal value without the division process, in this case, the output of the bit shift circuit 802 uses the difference signal value for four consecutive pixels stored in the buffer 102. The data is output as it is. If Pn ≧ 4, the bit shift circuit 802 responds to the difference signal values D i to D (i + 3) described in the multiplication target difference values of (Table 4) according to the value of Pn (Table 4). The left bit shift is performed with the bit shift amount described in (1). For example, if Pn = 4, differential signal values D (i + 1) , D (i + 2) , D (i + 3) are each shifted by 1 bit to the left, and these values are divided by a processing means. Compared with the output of 503, the value is doubled. By these operations, the difference signal value before the division process is decoded with an accuracy of 1 or less, and the result is sequentially output to the adder 803. The adder 803 adds the output of the bit shift circuit 802, that is, the differential signal value decoded with an accuracy of error 1 or less and the delay circuit 110. Therefore, the output of the adder 803 is a difference of 1 or less from the input signal value Xi.

セレクタ１０７はパターン判定手段５０２からの出力Ｆｏが１であれば符号操作手段５０４からの６ビットの符号信号出力を、そしてＦｏが０であれば非線形量子化手段１０６からの６ビットの符号信号出力を選択し、画像符号化装置の符号化信号Ｑｏとして出力する。また、セレクタ１０９ではパターン判定手段５０２からの出力Ｆｏが１であれば予測値生成手段５０５の出力を、そしてＦｏが０であれば予測値生成手段１０８の出力を選択し、遅延回路１１０に出力する。遅延回路１１０ではセレクタ１０９の出力信号に対し入力信号Ｘｉの１画素分の遅延を与えて、それを入力信号Ｘｉの予測値として減算器１０１へ出力する。   The selector 107 outputs a 6-bit code signal from the code operation means 504 if the output Fo from the pattern determination means 502 is 1, and outputs a 6-bit code signal from the nonlinear quantization means 106 if Fo is 0. Is output as an encoded signal Qo of the image encoding device. Further, the selector 109 selects the output of the predicted value generating means 505 if the output Fo from the pattern determining means 502 is 1, and selects the output of the predicted value generating means 108 if Fo is 0, and outputs it to the delay circuit 110. To do. The delay circuit 110 gives a delay of one pixel of the input signal Xi to the output signal of the selector 109 and outputs it to the subtracter 101 as a predicted value of the input signal Xi.

以上のように、本実施の形態２における画像符号化装置の動作も実施の形態１と同様に、パターン判定手段５０２の出力Ｆｏが１か０か、すなわちバッファ１０２に記憶された連続４画素分の差分信号値の符号量見積もり結果と信号レベル判定手段５０１の判定結果が（表２）の条件パターンに適合するかどうかで大きく２通りに分かれる。パターン判定手段５０２の出力Ｆｏが１であれば、出力Ｑｏは減算器１０１出力である差分信号値と１以下の誤差となる信号を６ビット符号に変換したものとなり、また遅延回路１１０は１画素前の入力信号Ｘｉの値と１以下の誤差の信号を入力信号Ｘｉの予測値として減算器１０１に出力する。一方、パターン判定手段５０２の出力Ｆｏが０であれば、出力Ｑｏは従来のＤＰＣＭ方式符号化装置と同様の量子化出力となる。また遅延回路１１０は１画素前の入力信号Ｘｉを非線形量子化及び逆非線形量子化したものを予測値として減算器１０１へ出力することになる。   As described above, the operation of the image coding apparatus according to the second embodiment is the same as that of the first embodiment, and whether the output Fo of the pattern determination unit 502 is 1 or 0, that is, the continuous four pixels stored in the buffer 102. The signal amount estimation result of the difference signal value and the determination result of the signal level determination means 501 are roughly divided into two types depending on whether or not the condition pattern of (Table 2) is met. If the output Fo of the pattern determination unit 502 is 1, the output Qo is obtained by converting the difference signal value output from the subtractor 101 and a signal having an error of 1 or less into a 6-bit code, and the delay circuit 110 has one pixel. A signal having an error of 1 or less from the value of the previous input signal Xi is output to the subtracter 101 as a predicted value of the input signal Xi. On the other hand, if the output Fo of the pattern determination unit 502 is 0, the output Qo is a quantized output similar to that of the conventional DPCM encoder. In addition, the delay circuit 110 outputs, to the subtractor 101, a prediction value obtained by performing nonlinear quantization and inverse nonlinear quantization on the input signal Xi one pixel before.

次に図１０の復号化装置の動作について図面を用いて説明する。   Next, the operation of the decoding apparatus in FIG. 10 will be described with reference to the drawings.

符号化入力信号Ｑｉは前記符号化装置の出力Ｑｏであり６ビットデータ、また入力信号Ｆｉは前記符号化装置の出力Ｆｏである。バッファ２０１、パターン検出手段２０２、符号操作手段２０３の動作は実施の形態１と全く同じである。従って、パターン検出手段２０２はバッファ２０１に記憶された連続４つの符号化信号の先頭の信号の最上位の符号を信号Ｐｎとして出力し、符号操作手段２０３はバッファ２０１が記憶した連続４つの符号化信号の符号をまとめた上で最上位の符号２ビットを削除し、残りの２２ビット符号をパターン検出手段２０２からの出力Ｐｎに基いて（表１）における信号Ｐｎに対応した必要符号量ｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)となるように４つに分割、最後に２の補数形式で９ビットとなるように符号拡張が行われる。符号操作手段２０３の出力をＲi、Ｒ(i+1)、Ｒ(i+2)、Ｒ(i+3)とすると、これらバッファ２０１、パターン検出手段２０２、符号操作手段２０３の動作によって、入力信号Ｆｉが１、すなわち前記符号化装置におけるセレクタ１０７が符号操作手段５０４を選択していた場合、これらは前記符号化装置における除算処理手段５０３の出力そのものとなる。 The encoded input signal Qi is the output Qo of the encoding device and 6-bit data, and the input signal Fi is the output Fo of the encoding device. The operations of the buffer 201, the pattern detection unit 202, and the code operation unit 203 are exactly the same as those in the first embodiment. Therefore, the pattern detection unit 202 outputs the highest-order code of the head signal of the four consecutive encoded signals stored in the buffer 201 as the signal Pn, and the code operation unit 203 outputs the four consecutive encodings stored in the buffer 201. After collecting the signal codes, the most significant code of 2 bits is deleted, and the remaining 22-bit code is converted into the necessary code amount n i corresponding to the signal Pn in (Table 1) based on the output Pn from the pattern detection means 202. , N (i + 1) , n (i + 2) , and n (i + 3) are divided into four parts, and finally, the sign extension is performed so as to be 9 bits in the two's complement format. Assuming that the output of the code operation means 203 is R i , R (i + 1) , R (i + 2) , R (i + 3) , the operations of the buffer 201, pattern detection means 202, and code operation means 203 are as follows: When the input signal Fi is 1, that is, when the selector 107 in the encoding device has selected the code operation means 504, these become the output itself of the division processing means 503 in the encoding device.

次に信号レベル判定手段６０１は４つに分割された符号操作手段２０３の出力のうち、パターン検出手段２０２の出力Ｐｎの値に応じた１つの出力信号のレベルの絶対値を一定値ｈと比較し、その結果出力信号ｃとしてｈ以上であれば１を、ｈ未満であれば０を出力する。ここでこの一定値ｈは前記符号化装置における信号レベル判定手段５０１で使用する一定値ｈと同一である。そして（表５）はパターン検出手段２０２の出力Ｐｎの値と、それに対応して一定値ｈと比較を行う符号操作手段２０３の出力Ｒi、Ｒ(i+1)、Ｒ(i+2)、Ｒ(i+3)の関係を表したものである。 Next, the signal level determination means 601 compares the absolute value of the level of one output signal corresponding to the value of the output Pn of the pattern detection means 202 with the constant value h out of the outputs of the sign operation means 203 divided into four. As a result, if the output signal c is not less than h, 1 is output, and if it is less than h, 0 is output. Here, the constant value h is the same as the constant value h used in the signal level determination means 501 in the encoding apparatus. Then (Table 5) is the output R i of the code operating means 203 for comparing the value of the output Pn of the pattern detection means 202, a constant value h Correspondingly, R (i + 1), R (i + 2) , R (i + 3) .

Figure 2005151312
Figure 2005151312

例えばＰｎ＝０であれば符号操作手段２０３の出力Ｒiの絶対値と一定値ｈとを比較し、その結果｜Ｒi｜＞ｈであればｃ＝１を、｜Ｒi｜≦ｈであればｃ＝０を出力する。 For example, if Pn = 0, the absolute value of the output R i of the sign operation unit 203 is compared with a constant value h. If | R i |> h, the result is c = 1, and | R i | ≦ h. If so, c = 0 is output.

次に乗算処理手段６０２はパターン検出手段２０２の出力Ｐｎと信号レベル判定手段６０１からの出力ｃをもとに、符号操作手段２０３からの出力信号に対して乗算処理を行うことで差分信号値を復号する。図１４は乗算処理手段６０２の一例を示すブロック図である。図１４において９０１はパターン検出手段２０２の出力Ｐｎと信号レベル判定手段６０１からの出力ｃからビットシフト回路９０２のビットシフト量を制御するビットシフト量制御回路、９０２はビットシフト量制御回路９０１が指示するビットシフト量で符号操作手段２０３からの出力信号に対して左ビットシフトを行うことにより乗算処理を行うビットシフト回路である。（表６）はビットシフト量制御回路９０１の行う制御動作を表したものである。   Next, the multiplication processing unit 602 multiplies the output signal from the sign operation unit 203 based on the output Pn from the pattern detection unit 202 and the output c from the signal level determination unit 601, thereby obtaining the difference signal value. Decrypt. FIG. 14 is a block diagram showing an example of the multiplication processing means 602. In FIG. 14, reference numeral 901 denotes a bit shift amount control circuit for controlling the bit shift amount of the bit shift circuit 902 from the output Pn of the pattern detection means 202 and the output c from the signal level determination means 601, and 902 indicates the bit shift amount control circuit 901. The bit shift circuit performs a multiplication process by performing a left bit shift on the output signal from the sign operation unit 203 with the bit shift amount to be performed. Table 6 shows the control operation performed by the bit shift amount control circuit 901.

Figure 2005151312
Figure 2005151312

ビットシフト量制御回路９０１は信号レベル判定手段６０１の出力ｃの値がｃ＝０であればビットシフト量を０とする。この場合、ビットシフト回路９０２は符号操作手段２０３の出力信号Ｒi、Ｒ(i+1)、Ｒ(i+2)、Ｒ(i+3)に対して特に処理を行わず、それらの値を加算器８０３へ出力する。 The bit shift amount control circuit 901 sets the bit shift amount to 0 if the value of the output c of the signal level determination means 601 is c = 0. In this case, the bit shift circuit 902 does not particularly process the output signals R i , R (i + 1) , R (i + 2) , R (i + 3) of the sign operation means 203, and their values Is output to the adder 803.

仮に前記符号化装置においてセレクタ１０７が符号操作手段５０４の出力を選択していたとすると、信号レベル判定手段６０１の出力ｃ＝０であれば、前記符号化装置のパターン判定手段５０２において（表２）の符号量パターン条件１〜４のいずれかに該当していたことになる。従って除算処理手段５０３では除算処理なしに差分信号値を出力されているため、結果としてビットシフト回路９０２の出力は、前記符号化装置のバッファ１０２に記憶された連続４画素分の差分信号値をそのまま順次出力することになる。一方ｃ＝１であればビットシフト回路９０２ではパターン検出手段２０２の出力Ｐｎの値に応じて（表６）の乗算処理対象信号に記載された符号操作手段２０３の出力信号Ｒi〜Ｒ(i+3)に対して（表６）に記載されたビットシフト量で左ビットシフトを行う。例えばＰｎ＝０であれば、Ｒ(i+1)、Ｒ(i+2)、Ｒ(i+3)に対してそれぞれ左１ビットシフトが行われ、それらの値は符号操作手段２０３の出力と比較し２倍の値となる。図１５は例として、符号化信号Ｑｉが時系列として０００１１１、１１１１０１、００１０１０、１１０１００と入力された場合のパターン検出手段２０２及び、符号操作手段２０３、信号レベル判定手段６０１及び乗算処理手段６０２の動作概念を示したものである。パターン検出手段２０２と符号化操作手段２０３は実施の形態１と同様の動作を行い、９ビット符号Ｒi＝０００１１１１１１、Ｒ(i+1)＝１１１１０１００１、Ｒ(i+2)＝００００００１０１、Ｒ(i+3)＝１１１１１０１００を出力する。パターン検出手段２０２はＰｎ＝０を出力するため、信号レベル判定手段６０１は（表５）の通り、Ｒiとｈを比較する。Ｒiの値は６３であり、そしてｈの値が前述の例と同じ２０であったとすると、｜Ｒi｜＞ｈであるのでｃ＝１となる。従ってビットシフト量制御回路９０１とビットシフト回路は（表６）に基づき動作し、Ｒi以外、すなわちＲ(i+1)〜Ｒ(i+3)が左１ビットシフトされて出力される。 Assuming that the selector 107 selects the output of the code operation means 504 in the encoding apparatus, if the output c = 0 of the signal level determination means 601, the pattern determination means 502 of the encoding apparatus (Table 2). This corresponds to any one of the code amount pattern conditions 1 to 4. Therefore, since the difference signal value is output without division processing in the division processing means 503, the output of the bit shift circuit 902 results in the difference signal value for four consecutive pixels stored in the buffer 102 of the encoding device. The data is output as it is. On the other hand, if c = 1, the bit shift circuit 902 outputs the output signals R i to R (i of the sign operation means 203 described in the multiplication target signal of (Table 6) according to the value of the output Pn of the pattern detection means 202. For +3) , the left bit shift is performed with the bit shift amount described in (Table 6). For example, if Pn = 0, a 1-bit left shift is performed on each of R (i + 1) , R (i + 2) , and R (i + 3) , and these values are output from the sign operation unit 203. Is twice as large as As an example, FIG. 15 illustrates operations of the pattern detection unit 202, the code operation unit 203, the signal level determination unit 601, and the multiplication processing unit 602 when the encoded signal Qi is input as 000111, 111101, 001010, and 110100 as time series. It shows the concept. The pattern detection unit 202 and the encoding operation unit 203 perform the same operation as in the first embodiment, and the 9-bit code R i = 000111111, R (i + 1) = 111101001, R (i + 2) = 00000001, R ( i + 3) = 111110100 is output. Since the pattern detection unit 202 outputs Pn = 0, the signal level determination unit 601 compares R i and h as shown in (Table 5). If the value of R i is 63 and the value of h is 20, the same as in the previous example, c = 1 because | R i |> h. Accordingly, the bit shift amount control circuit 901 and the bit shift circuit operate based on (Table 6), and other than R i , that is, R (i + 1) to R (i + 3) are shifted by 1 bit to the left and output.

前述のように符号操作手段２０３の出力は前記符号化装置におけるセレクタ１０７が符号操作手段５０４を選択していた場合、除算処理手段５０３の出力そのものとなるため、以上の動作により乗算処理手段６０２の出力は、前記符号化装置の減算器１０１の差分信号値と誤差１以下の精度で復号されたものとなり、その結果がセレクタ２０５へ出力される。   As described above, when the selector 107 in the encoding apparatus selects the code operation unit 504, the output of the code operation unit 203 becomes the output itself of the division processing unit 503. The output is decoded with a difference signal value of the subtractor 101 of the encoding device and an error of 1 or less, and the result is output to the selector 205.

一方、非線形逆量子化手段２０４は実施の形態１と全く同じ動作であり、符号化入力Ｑｉが前記符号化装置における線形量子化手段１０６の出力信号であれば、減算器１０１の差分信号値を従来のＤＰＣＭ方式符号化、復号化装置と同様の量子化誤差をもって復号する。セレクタ２０５、加算器２０６及び遅延回路２０７は実施の形態１と全く同様の動作を行う。すなわちセレクタ２０５は信号Ｆｉの値が１であれば乗算処理手段６０２の出力を、０であれば非線形量子化手段２０４の出力を選択するので、セレクタ２０５から出力される信号は、前記符号化装置で符号化された減算器１０１の差分信号値出力を、符号化した特性とは逆の特性で正しく復号化された信号が出力されることになる。また、加算器２０６はセレクタ２０５の出力信号、すなわち正しく復号化された差分信号値と遅延回路２０７の出力信号とを加算する。遅延回路２０７は入力された信号に対して１画素分の遅延を与えて加算器２０６に出力するので、加算器２０６の出力信号は結局、符号化装置における入力信号Ｘｉを符号化及び復号化した結果となり、それを復号化装置出力Ｚｏとして出力される。   On the other hand, the nonlinear inverse quantization means 204 is exactly the same as that of the first embodiment, and if the coding input Qi is the output signal of the linear quantization means 106 in the coding apparatus, the difference signal value of the subtracter 101 is used. Decoding is performed with the same quantization error as in the conventional DPCM encoding / decoding device. The selector 205, adder 206, and delay circuit 207 perform exactly the same operations as those in the first embodiment. That is, the selector 205 selects the output of the multiplication unit 602 if the value of the signal Fi is 1, and selects the output of the nonlinear quantization unit 204 if the value of the signal Fi is 0. Thus, a signal obtained by correctly decoding the difference signal value output of the subtractor 101 encoded in step 1 with a characteristic opposite to the characteristic encoded is output. The adder 206 adds the output signal of the selector 205, that is, the correctly decoded differential signal value and the output signal of the delay circuit 207. Since the delay circuit 207 delays the input signal by one pixel and outputs it to the adder 206, the output signal of the adder 206 eventually encodes and decodes the input signal Xi in the encoding device. As a result, it is output as a decoding device output Zo.

以上のような画像符号化、復号化動作によって、符号化装置における減算器１０１の差分信号値出力の必要符号量と信号レベル判定手段５０１の判定結果が（表２）のような符号量条件パターンに適合する場合は、誤差１以下の精度で符号化及び復号化することができ、適合しない場合であっても従来のＤＰＣＭ方式符号化、復号化装置と同程度の量子化誤差で符号化、復号化することができる。（表２）の符号量条件パターンの数は実施の形態１における（表１）の符号量条件パターンの２倍であることから、符号量は実施の形態１と同じでありながら、ＤＰＣＭ方式より少ない誤差で符号化、復号化できる確率は実施の形態１に比べて大幅にアップする。   By the image encoding and decoding operations as described above, the required code amount for the output of the difference signal value of the subtractor 101 in the encoding device and the determination result of the signal level determination unit 501 are the code amount condition patterns as shown in (Table 2). Can be encoded and decoded with an accuracy of 1 or less error, and even if it is not compatible, encoding with a conventional DPCM encoding and quantization error comparable to the decoding device, Can be decrypted. Since the number of code amount condition patterns in (Table 2) is twice the number of code amount condition patterns in (Table 1) in the first embodiment, the code amount is the same as in the first embodiment, but from the DPCM system. The probability that encoding and decoding can be performed with a small error is greatly increased as compared with the first embodiment.

従って、実施の形態２における画像符号化、復号化装置と３次元ＮＲ回路と組み合わせた場合、実施の形態１と同じメモリ容量でも実施の形態１よりも残留ノイズを抑えることができることになる。   Therefore, when the image encoding / decoding device and the three-dimensional NR circuit in the second embodiment are combined, the residual noise can be suppressed more than in the first embodiment even with the same memory capacity as in the first embodiment.

なお、実施の形態１及び２において、非線形量子化手段１０６の特性は図３に限るものではなく、量子化代表値が不等間隔で設定されるものであればよい。   In the first and second embodiments, the characteristics of the nonlinear quantization means 106 are not limited to those shown in FIG. 3, and any characteristic may be used as long as the quantization representative values are set at unequal intervals.

なお、実施の形態２において、パターン判定手段５０２で比較される符号量条件パターンとして（表２）のパターンを使用しているが、これに限るものではなく、符号化装置の符号化出力の符号量をｍビットとすると、必要符号量ｎi、ｎ(i+1)、ｎ(i+2)、ｎ(i+3)の合計とパターン判定手段５０２の出力Ｐｎの符号量の合計が、例えば（表２）のパターン番号１〜４に相当するパターンでは４ｍビット、それ以外では（４ｍ＋３）ビットとなるようなパターンであればよい。 In the second embodiment, the pattern in Table 2 is used as the code amount condition pattern to be compared by the pattern determination unit 502. However, the present invention is not limited to this, and the code of the encoded output of the encoding device is not limited to this. When the amount is m bits, the sum of the necessary code amounts n i , n (i + 1) , n (i + 2) , n (i + 3) and the code amount of the output Pn of the pattern determination unit 502 is For example, a pattern corresponding to pattern numbers 1 to 4 in (Table 2) may be a pattern having 4 m bits, and any other pattern having (4 m + 3) bits.

（実施の形態３）
図１６は本発明の実施の形態３における画像符号化装置の基本的な要部構成を例示するブロック図である。また、図１７の実施の形態３における画像復号化装置の基本的な要部構成を例示するブロック図である。図１６、１７において実施の形態２の図９，１０と同じ機能ブロックについては同じ符号を記載しており、その説明は省略する。それ以外の図１６における１００１は減算器１０１の出力に対し、遅延回路１１０の出力信号に依存した非線形の量子化特性により量子化を行い、その量子化値を出力する非線形量子化手段、また、１００２は非線形量子化手段１００１の出力及び遅延回路１１０の出力とから予測値を生成する予測値生成手段である。また、図１７において１１０１は非線形量子化手段１００１と逆の特性により復号化を行う非線形逆量子化手段である。 (Embodiment 3)
FIG. 16 is a block diagram illustrating a basic configuration of the main part of the image encoding device according to the third embodiment of the present invention. FIG. 18 is a block diagram illustrating a basic configuration of a main part of the image decoding apparatus according to Embodiment 3 in FIG. 17. 16 and 17, the same functional blocks as those in FIGS. 9 and 10 of the second embodiment are denoted by the same reference numerals, and the description thereof is omitted. Other than that, 1001 in FIG. 16 quantizes the output of the subtractor 101 with a nonlinear quantization characteristic depending on the output signal of the delay circuit 110, and outputs the quantized value. Reference numeral 1002 denotes predicted value generation means for generating a predicted value from the output of the nonlinear quantization means 1001 and the output of the delay circuit 110. In FIG. 17, reference numeral 1101 denotes nonlinear inverse quantization means that performs decoding with characteristics opposite to those of the nonlinear quantization means 1001.

実施の形態３における画像符号化装置が実施の形態２と異なる点は、非線形量子化手段１００１と予測値生成手段１００２の動作だけであるため、以下はそれらの動作について説明する。   The only difference between the image coding apparatus in the third embodiment and the second embodiment is the operations of the non-linear quantization means 1001 and the predicted value generation means 1002, and the operations will be described below.

入力映像信号Ｘｉを０〜２５５の値をとる８ビットデータとすると、減算器１０１の出力差分信号はその符号量は９ビットとなる。非線形量子化手段１００１ではまず実施の形態１，２の非線量子化手段１０６と同様に差分値が−２〜２の範囲であれば差分値１つ１つに対応した量子化代表値に差分値を変換、差分値が−３〜−６、３〜６の範囲内であれば差分値を差分値に対して１つおきに設定した量子化代表値に変換、そして、それ以外の範囲であれば、差分値を差分値に対して４つおきに設定した量子化代表値に変換する。そして次に量子化代表値に対応した量子化値を出力するが、非線形量子化手段１００１が実施の形態２の非線形量子化手段１０６とは異なる点は、量子化代表値に対する量子化値を非線形量子化手段１００１に入力される遅延回路１１０の出力信号の値に応じて変化させる、すなわち、量子化代表値の取り得る最も小さな値に対して、符号化出力信号の符号量である６ビットで最も小さい値、すなわち−３２を量子化値として割り当て、それより大きい量子化代表値については−３１，−３０、…、３１といったように量子化値を割り当て、そしてセレクタ１０７に出力する点である。図１８は遅延回路１１０の出力信号値が２であった時の非線形量子化手段１００１における非線形量子化の概念を表す模式図である。入力映像信号Ｘｉが０〜２５５の値をもつ８ビットデータであるため、遅延回路１１０の出力信号値が２であれば差分値の最小値は−２、最大値は２５３となる。従って図１８のような非線形量子化を行えば、量子化代表値の個数は差分値−２〜６までの個数７に差分値７〜２５３までの個数を加えた（（２５３−６）／４＋７）個、つまり６８．７５個ですむ。６８．７５＞２6であるため量子化値の符号量はそのままでは７ビット必要であるが、非線形量子化手段１０６と同様に非線形量子化手段１００１でも量子化処理の前に差分値を一定の範囲に制限することで、量子化代表値の設定個数を削減し、合計６４＝２6個となるようにして上記量子化を行う。この制限は遅延回路１１０の出力信号の値に応じて変化させる。例えば図１８のように遅延回路１１０の出力信号値が２の場合は差分値を−２〜２２８の範囲に制限し、量子化代表値の個数を６４とする。これら６４個設定された量子化代表値の取り得る最も小さな値−２に対して量子化値−３２を割り当て、それ以上の量子化代表値には−３１、−３０、…、３１といったように量子化値を割り当て、すべての量子化代表値を量子化値に変換する。 If the input video signal Xi is 8-bit data having a value of 0 to 255, the code amount of the output difference signal of the subtracter 101 is 9 bits. In the nonlinear quantizing means 1001, first, as in the case of the nonlinear quantizing means 106 of the first and second embodiments, if the difference value is in the range of -2 to 2, a difference is made to the quantized representative value corresponding to each difference value. If the difference value is within the range of -3 to -6, 3 to 6, the difference value is converted to a quantized representative value set every other difference value, and in other ranges If there is, the difference value is converted into a quantized representative value set every fourth difference value. Next, a quantized value corresponding to the quantized representative value is output. The non-linear quantizing unit 1001 is different from the non-linear quantizing unit 106 of the second embodiment in that the quantized value for the quantized representative value is nonlinear. It is changed according to the value of the output signal of the delay circuit 110 input to the quantizing means 1001, that is, with respect to the smallest possible value of the quantized representative value, the code amount of the encoded output signal is 6 bits. The smallest value, that is, −32 is assigned as a quantized value, and the quantized representative value larger than that is assigned a quantized value such as −31, −30,..., 31 and output to the selector 107. . FIG. 18 is a schematic diagram showing the concept of nonlinear quantization in the nonlinear quantization means 1001 when the output signal value of the delay circuit 110 is 2. Since the input video signal Xi is 8-bit data having a value of 0 to 255, if the output signal value of the delay circuit 110 is 2, the minimum value of the difference value is −2 and the maximum value is 253. Therefore, if nonlinear quantization as shown in FIG. 18 is performed, the number of quantized representative values is obtained by adding the number of difference values 7 to 253 to the number 7 of difference values −2 to 6 ((253-6) / 4 + 7). ), Or 68.75. Since 68.75> 2 6 , the code amount of the quantized value requires 7 bits as it is. However, like the nonlinear quantizing means 106, the nonlinear quantizing means 1001 keeps the difference value constant before the quantization processing. By limiting to the range, the set number of quantization representative values is reduced, and the above quantization is performed so that the total becomes 64 = 2 6 . This limit is changed according to the value of the output signal of the delay circuit 110. For example, as shown in FIG. 18, when the output signal value of the delay circuit 110 is 2, the difference value is limited to a range of −2 to 228, and the number of quantized representative values is 64. A quantization value −32 is assigned to the smallest possible value −2 of the 64 representative quantization values set, and −31, −30,. Allocate quantized values and convert all quantized representative values into quantized values.

また、予測値生成手段１００２は非線形量子化手段１００１からの量子化出力と遅延回路１１０の出力とから入力信号Ｘｉを復号する。図１９は予測値生成手段１００２の構成の一例を示すブロック図である。図１９において１２０１は非線形量子化手段１００１からの量子化出力に対して、遅延回路１１０の出力信号値を用いて逆量子化を行う非線形逆量子化手段、３０２は図４における加算器３０２と全く同じものである。非線形逆量子化手段１２０１は非線形量子化手段１００１の特性と逆の特性をもち、遅延回路１１０の出力信号値と入力された量子化値に対応した量子化代表値を出力することで、差分値信号を復号する。例えば遅延回路１１０の出力信号値が２であり、非線形量子化手段１００１の出力信号値が−２８であったとする。その場合、図１８の逆の特性により量子化代表値２が復号された差分信号として加算器３０２に出力される。加算器３０２では遅延回路１１０の出力と加算され、その結果は予測値としてセレクタ１０９に出力される。   The predicted value generation means 1002 decodes the input signal Xi from the quantized output from the nonlinear quantization means 1001 and the output of the delay circuit 110. FIG. 19 is a block diagram illustrating an example of the configuration of the predicted value generation unit 1002. In FIG. 19, reference numeral 1201 denotes nonlinear inverse quantization means for performing inverse quantization on the quantized output from the nonlinear quantization means 1001 using the output signal value of the delay circuit 110, and 302 denotes the adder 302 in FIG. The same thing. The non-linear inverse quantization means 1201 has characteristics opposite to those of the non-linear quantization means 1001, and outputs a differential representative value corresponding to the output signal value of the delay circuit 110 and the quantized representative value corresponding to the inputted quantized value. Decode the signal. For example, it is assumed that the output signal value of the delay circuit 110 is 2 and the output signal value of the nonlinear quantization means 1001 is −28. In that case, the quantized representative value 2 is output to the adder 302 as a differential signal decoded by the reverse characteristic of FIG. The adder 302 adds the output of the delay circuit 110 and outputs the result to the selector 109 as a predicted value.

以上のように、本実施の形態３における画像符号化装置の動作はパターン判定手段５０２の出力Ｆｏが１であれば実施の形態２と全く同じ動作を行う。また、Ｆｏが０であれば非線形量子化手段１００１と予測値生成手段１００２による符号化動作が行われるが、実施の形態２における非線形量子化手段１０６が量子化代表値の設定間隔が最大差分値８つ分なのに対し、非線形量子化手段１００１では量子化代表値の設定間隔が最大でも差分値４つ分となるため、復号した際の量子化誤差が実施の形態２よりも小さくなる。しかも入力信号Ｘｉの符号量８ビットに対し、符号化出力Ｑｏは実施の形態２と同じ符号量６ビットであり、実施の形態２と同じ符号量削減効果がある。   As described above, the operation of the image coding apparatus according to the third embodiment performs exactly the same operation as that of the second embodiment if the output Fo of the pattern determination unit 502 is 1. Further, if Fo is 0, the encoding operation is performed by the nonlinear quantization unit 1001 and the predicted value generation unit 1002, but the nonlinear quantization unit 106 according to the second embodiment has the maximum difference value between the quantization representative value setting intervals. On the other hand, in the nonlinear quantization means 1001, since the quantization representative value setting interval is four difference values at the maximum, the quantization error at the time of decoding becomes smaller than that in the second embodiment. Moreover, for the code amount 8 bits of the input signal Xi, the encoded output Qo has the same code amount 6 bits as in the second embodiment, and has the same code amount reduction effect as in the second embodiment.

一方、実施の形態３における画像復号化装置の動作が実施の形態２と異なる点は、非線形逆量子化手段１１０１のみであるため、その動作について説明する。   On the other hand, since the operation of the image decoding apparatus in the third embodiment is different from that in the second embodiment only in the nonlinear inverse quantization means 1101, the operation will be described.

非線形逆量子化手段１１０１は符号化入力Ｑｉを非線形量子化値とみなし、前記符号化装置における非線形量子化手段１００１の特性と逆の特性をもって、遅延回路２０７の出力信号値と入力された符号化入力Ｑｉに対応した量子化代表値を出力することで、差分値信号を復号する。例えば遅延回路２０７の出力信号値が２であり、非線形量子化手段１００１の出力信号値が−２５であったとする。その場合、図１８の逆の特性により量子化代表値８が復号された差分信号としてセレクタ２０５に出力される。セレクタ２０５で非線形逆量子化手段１１０１の出力が選択された場合、非線形逆量子化手段１１０１の出力、すなわち復号された差分信号が加算器２０６に出力され、遅延回路２０７の出力と加算されることで復号化装置出力Ｚｏとして出力される。   The non-linear inverse quantization means 1101 regards the encoded input Qi as a non-linear quantized value, and has a characteristic opposite to the characteristic of the non-linear quantizing means 1001 in the encoding apparatus and the input signal value input to the delay circuit 207. By outputting the quantized representative value corresponding to the input Qi, the difference value signal is decoded. For example, assume that the output signal value of the delay circuit 207 is 2 and the output signal value of the nonlinear quantization means 1001 is −25. In that case, the quantized representative value 8 is output to the selector 205 as a differential signal decoded by the reverse characteristic of FIG. When the output of the nonlinear inverse quantizing unit 1101 is selected by the selector 205, the output of the nonlinear inverse quantizing unit 1101, that is, the decoded differential signal is output to the adder 206 and added to the output of the delay circuit 207. Is output as a decoding device output Zo.

以上のような画像符号化、復号化動作によって、符号化装置における減算器１０１の差分信号値出力の必要符号量と信号レベル判定手段５０１の判定結果が（表２）のような符号量条件パターンに適合する場合は、実施の形態２と同じく誤差１以下の精度で符号化及び復号化することができ、適合しない場合であっても、実施の形態２よりも少ない量子化誤差で符号化、復号化することができる。また、入力信号Ｘｉの符号量８ビットに対し、符号化出力の符号量は６ビットと実施の形態２と同じ符号量削減効果がある。   By the image encoding and decoding operations as described above, the required code amount for the output of the difference signal value of the subtractor 101 in the encoding device and the determination result of the signal level determination unit 501 are the code amount condition patterns as shown in (Table 2). Can be encoded and decoded with an accuracy of error 1 or less as in the second embodiment, and even if not, encoding with a smaller quantization error than in the second embodiment, Can be decrypted. Further, the code amount of the encoded output is 6 bits with respect to the code amount of 8 bits of the input signal Xi.

従って、実施の形態３における画像符号化、復号化装置と３次元ＮＲ回路と組み合わせた場合、実施の形態２と同じメモリ容量でありながらも、さらに（表２）のような符号量条件パターンに適合しない場合は、実施の形態２よりも残留ノイズを抑えることができることになる。   Therefore, when the image encoding / decoding device according to the third embodiment is combined with the three-dimensional NR circuit, the code capacity condition pattern as shown in (Table 2) is obtained while the memory capacity is the same as that of the second embodiment. If it does not match, the residual noise can be suppressed as compared with the second embodiment.

なお、実施の形態２及び３において、除算処理手段５０３の除算処理としてビットシフト回路を使用しているが、それに限るものではなく、除算器を用いる構成としてもよい。   In the second and third embodiments, the bit shift circuit is used as the division process of the division processing unit 503. However, the present invention is not limited to this, and a divider may be used.

なお、実施の形態２及び３において、乗算処理手段６０２の乗算処理としてビットシフト回路を使用しているが、それに限るものではなく、乗算器を用いる構成としてもよい。   In the second and third embodiments, the bit shift circuit is used as the multiplication process of the multiplication unit 602. However, the present invention is not limited to this, and a configuration using a multiplier may be used.

なお、実施の形態１における非線形量子化手段１０６と予測値生成手段１０８、そして非線形逆量子化手段２０４は、それぞれ実施の形態３における非線形量子化手段１００１、予測値生成手段１００２、非線形逆量子化手段１１０１に置き換える構成としてもよい。その場合、符号化装置における減算器１０１の差分信号値出力の必要符号量が（表１）のような符号量条件パターンに適合しない場合であっても、実施の形態１よりも少ない量子化誤差で符号化,復号化することが出来るという効果が得られる。   Note that the nonlinear quantization means 106, the predicted value generation means 108, and the nonlinear inverse quantization means 204 in the first embodiment are the nonlinear quantization means 1001, the predicted value generation means 1002, and the nonlinear inverse quantization in the third embodiment, respectively. A configuration replacing the means 1101 may be adopted. In that case, even if the required code amount of the difference signal value output of the subtractor 101 in the encoding device does not conform to the code amount condition pattern as shown in (Table 1), the quantization error is smaller than that in the first embodiment. The effect of being able to encode and decode is obtained.

なお、実施の形態１、２、及び３において、入力映像信号の符号量は８ビット、符号化出力の符号量は６ビットとしているが、それに限るものではなく、例えば入力映像信号１０ビット、符号化出力の符号量は８ビットの場合でも同様に適用できる。   In the first, second, and third embodiments, the code amount of the input video signal is 8 bits and the code amount of the encoded output is 6 bits. However, the present invention is not limited to this. The same can be applied when the code amount of the output is 8 bits.

本発明にかかる画像符号化、復号化装置は、入力信号と第２の選択手段の差分を行う差分手段と、前記差分手段の出力差分信号に対し、複数の差分信号値の必要符号量が所定のパターンに適合するかを判定するパターン判定手段と、前記パターン判定手段の判定結果に基き、前記複数の差分信号の符号を操作する第１の符号操作手段と、前記差分手段の出力差分信号を非線形の量子化特性により符号化する非線形量子化手段と、前記パターン判定手段の判定結果に基き、前記第１の符号操作手段の出力か前記非線形量子化手段の出力のいずれか一方を出力する第１の選択手段と、前記非線形量子化手段の出力から予測信号を生成する予測値生成手段と、前記パターン判定手段の判定結果に基き、前記予測値生成手段の出力か入力信号のいずれか一方を出力する第２の選択手段とを備え、前記第１の選択手段の出力と、前記パターン判定手段の判定結果の双方を出力する符号化手段と、前記符号化手段で符号化された信号から特定のパターンを検出するパターン検出手段と、前記符号化手段で符号化された信号に対し、前記パターン検出手段の検出結果に応じて符号操作を行う第２の符号操作手段と、前記符号化手段で符号化された信号に対し、前記非線形量子化手段と逆の特性により復号化を行う非線形逆量子化手段と、前記符号化手段におけるパターン判定手段の判定結果に基き、前記第２の符号操作手段の出力か前記非線形逆量子化手段の出力のいずれか一方を出力する第３の選択手段とを備えた復号化手段とを有することによって、符号量は削減しつつ従来方式の符号化、復号化装置よりも量子化誤差を抑える用途にも適用できる。   An image encoding / decoding device according to the present invention includes a difference unit that performs a difference between an input signal and a second selection unit, and a required code amount of a plurality of difference signal values with respect to an output difference signal of the difference unit. A pattern determination unit that determines whether the pattern is matched, a first code operation unit that operates a code of the plurality of difference signals based on a determination result of the pattern determination unit, and an output difference signal of the difference unit A non-linear quantizing means for encoding with non-linear quantizing characteristics; and a first output means for outputting either the output of the first code manipulating means or the output of the non-linear quantizing means based on the determination result of the pattern determining means. One of the selection means, the prediction value generation means for generating a prediction signal from the output of the nonlinear quantization means, and either the output of the prediction value generation means or the input signal based on the determination result of the pattern determination means A second selection unit that outputs one of the signals; an encoding unit that outputs both the output of the first selection unit and the determination result of the pattern determination unit; and the signal encoded by the encoding unit A pattern detection unit for detecting a specific pattern from the code, a second code operation unit for performing a code operation on the signal encoded by the encoding unit according to a detection result of the pattern detection unit, and the encoding A non-linear inverse quantization means for decoding the signal encoded by the means with characteristics opposite to those of the nonlinear quantization means, and the second code based on a determination result of the pattern determination means in the encoding means. A decoding unit including a third selection unit that outputs either the output of the operation unit or the output of the non-linear inverse quantization unit, thereby reducing the amount of code while encoding the conventional method, Recovery It can be applied to applications to reduce quantization errors than apparatus.

あるいは本発明にかかる画像符号化、復号化装置は、入力信号と第２の選択手段の差分を行う差分手段と、前記差分手段の出力差分信号の信号レベルと所定の値とを比較する信号レベル比較手段と、前記信号レベル比較手段の判定結果と前記差分手段からの複数の差分信号値の必要符号量が所定のパターンに適合するかを判定するパターン判定手段と、前記パターン判定手段の判定結果に応じた除算処理を行う除算処理手段と、前記パターン判定手段の判定結果に基き、前記除算処理手段の複数の出力信号の符号を操作する第１の符号操作手段と、前記差分手段の出力差分信号を非線形の量子化特性により符号化する非線形量子化手段と、前記パターン判定手段の判定結果に基き、前記第１の符号操作手段の出力か前記非線形量子化手段の出力のいずれか一方を出力する第１の選択手段と、前記非線形量子化手段の出力から予測信号を生成する第１の予測値生成手段と、前記除算処理手段の出力から予測信号を生成する第２の予測値生成手段と、前記パターン判定手段の判定結果に基き、前記第１の予測値生成手段の出力か前記第２の予測値生成手段の出力のいずれか一方を出力する第２の選択手段とを備え、前記第１の選択手段の出力と、前記パターン判定手段の判定結果の双方を出力する符号化手段と、前記符号化手段で符号化された信号から特定のパターンを検出するパターン検出手段と、前記符号化手段で符号化された信号に対し、前記パターン検出手段の検出結果に応じて符号操作を行う第２の符号操作手段と、前記第２の符号操作手段の出力信号に対し、その信号レベルに応じた乗算処理を行う乗算処理手段と、前記符号化手段で符号化された信号に対し、前記非線形量子化手段と逆の特性により復号化を行う非線形逆量子化手段と、前記符号化手段におけるパターン判定手段の判定結果に基き、前記乗算処理手段の出力か前記非線形逆量子化手段の出力のいずれか一方を出力する第３の選択手段とを備えた復号化手段とを有することによって、符号量は削減しつつ従来方式の符号化、復号化装置よりも量子化誤差を抑える用途にも適用できる。   Alternatively, an image encoding / decoding device according to the present invention includes a difference unit that performs a difference between an input signal and a second selection unit, and a signal level that compares a signal level of an output difference signal of the difference unit with a predetermined value. A comparison unit; a pattern determination unit that determines whether a determination result of the signal level comparison unit and a required code amount of a plurality of difference signal values from the difference unit match a predetermined pattern; and a determination result of the pattern determination unit A division processing means for performing a division process according to the above, a first sign operation means for manipulating the signs of a plurality of output signals of the division processing means based on a determination result of the pattern determination means, and an output difference of the difference means A non-linear quantization unit that encodes a signal with non-linear quantization characteristics; and an output of the first code operation unit or an output of the non-linear quantization unit based on a determination result of the pattern determination unit. A first selection means for outputting any one of the above, a first prediction value generation means for generating a prediction signal from the output of the nonlinear quantization means, and a second for generating a prediction signal from the output of the division processing means And a second selection unit that outputs either the output of the first prediction value generation unit or the output of the second prediction value generation unit based on the determination result of the pattern determination unit. And a pattern detecting unit for detecting a specific pattern from the signal encoded by the encoding unit. The encoding unit outputs both the output of the first selecting unit and the determination result of the pattern determining unit. Means, a second code operating means for performing a code operation on the signal encoded by the encoding means in accordance with a detection result of the pattern detecting means, and an output signal of the second code operating means. , Its signal level Multiplication processing means for performing multiplication processing according to the above, nonlinear inverse quantization means for decoding the signal encoded by the encoding means with characteristics opposite to those of the nonlinear quantization means, and the encoding means A decoding means comprising a third selection means for outputting either the output of the multiplication processing means or the output of the nonlinear inverse quantization means, based on the determination result of the pattern determination means in The present invention can also be applied to a purpose of suppressing the quantization error as compared with the conventional encoding / decoding device while reducing the code amount.

本発明の実施の形態１による画像符号化装置の構成を示すブロック図1 is a block diagram showing a configuration of an image encoding device according to Embodiment 1 of the present invention. 本発明の実施の形態１による画像復号化装置の構成を示すブロック図1 is a block diagram showing a configuration of an image decoding apparatus according to Embodiment 1 of the present invention. 実施の形態１に用いられる非線形量子化手段における非線形量子化動作の概念を表す模式図Schematic diagram representing the concept of nonlinear quantization operation in the nonlinear quantization means used in the first embodiment 実施の形態１に用いられる非線形逆量子化手段の構成例を示すブロック図FIG. 3 is a block diagram showing a configuration example of nonlinear inverse quantization means used in the first embodiment. 実施の形態１に用いられる第１の符号操作手段の動作の概念を表す模式図Schematic diagram representing the concept of the operation of the first code manipulation means used in the first embodiment 実施の形態１に用いられる第２の符号操作手段の動作の概念を表す模式図Schematic diagram representing the concept of operation of the second code manipulation means used in the first embodiment 本発明の実施の形態１による画像符号化、復号化装置を用いた３次元ＮＲ装置の構成例を示すブロック図1 is a block diagram showing a configuration example of a three-dimensional NR apparatus using an image encoding / decoding apparatus according to Embodiment 1 of the present invention. 本発明の実施の形態１による画像符号化、復号化装置を用いた３次元ＮＲ装置で行う処理の概念を表した模式図The schematic diagram showing the concept of the process performed with the three-dimensional NR apparatus using the image coding and decoding apparatus by Embodiment 1 of this invention 本発明の実施の形態２による画像符号化装置の構成を示すブロック図Block diagram showing the configuration of an image coding apparatus according to Embodiment 2 of the present invention 本発明の実施の形態２による画像復号化装置の構成を示すブロック図The block diagram which shows the structure of the image decoding apparatus by Embodiment 2 of this invention. 実施の形態２に用いられる除算処理手段の構成例を示すブロック図FIG. 3 is a block diagram showing a configuration example of division processing means used in the second embodiment. 実施の形態２に用いられる除算処理手段と第１の符号操作手段の動作の概念を表す模式図Schematic diagram representing the concept of operation of the division processing means and the first sign operation means used in the second embodiment. 実施の形態２に用いられる第２の予測値生成手段の構成例を示すブロック図The block diagram which shows the structural example of the 2nd predicted value production | generation means used for Embodiment 2. FIG. 実施の形態２に用いられる乗算処理手段の構成例を示すブロック図FIG. 5 is a block diagram showing a configuration example of multiplication processing means used in the second embodiment. 実施の形態２に用いられるパターン検出手段、第２の符号化操作手段、信号レベル判定手段、及び乗算処理手段の動作の概念を表す模式図Schematic diagram showing the concept of operations of pattern detection means, second encoding operation means, signal level determination means, and multiplication processing means used in the second exemplary embodiment 本発明の実施の形態３による画像符号化装置の構成を示すブロック図Block diagram showing a configuration of an image coding apparatus according to Embodiment 3 of the present invention. 本発明の実施の形態３による画像復号化装置の構成を示すブロック図Block diagram showing the configuration of an image decoding apparatus according to Embodiment 3 of the present invention. 実施の形態３に用いられる非線形処理手段における非線形量子化動作の概念を表す模式図Schematic diagram representing the concept of nonlinear quantization operation in nonlinear processing means used in the third embodiment 実施の形態３に用いられる第１の予測値生成手段の構成例を示すブロック図The block diagram which shows the structural example of the 1st estimated value production | generation means used for Embodiment 3. FIG. 従来の画像符号化装置の構成を示すブロック図The block diagram which shows the structure of the conventional image coding apparatus. 従来の画像復号化装置の構成を示すブロック図The block diagram which shows the structure of the conventional image decoding apparatus. 従来の画像符号化装置に用いられる非線形量子化回路の非線形量子化動作の概念を表す模式図Schematic diagram showing the concept of nonlinear quantization operation of a nonlinear quantization circuit used in a conventional image encoding device 従来の画像符号化、復号化装置を用いた３次元ＮＲ装置の構成例を示すブロック図Block diagram showing a configuration example of a three-dimensional NR device using a conventional image encoding / decoding device 従来の画像符号化、復号化装置を用いた３次元ＮＲ装置に用いられる３次元ＮＲ処理回路の構成例を示すブロック図A block diagram showing a configuration example of a three-dimensional NR processing circuit used in a three-dimensional NR device using a conventional image encoding / decoding device. 従来の画像符号化、復号化装置を用いた３次元ＮＲ装置で行う処理の概念を表した模式図Schematic diagram showing the concept of processing performed by a three-dimensional NR device using a conventional image encoding / decoding device ３次元ＮＲ処理回路に用いられる非線形処理回路の入出力特性を示す特性図Characteristic diagram showing input / output characteristics of a nonlinear processing circuit used in a three-dimensional NR processing circuit

符号の説明Explanation of symbols

１０１ 減算器
１０２ バッファ
１０３ 符号量見積手段
１０４ パターン判定手段
１０５ 符号操作手段
１０６ 非線形量子化手段
１０７ セレクタ
１０８ 予測値生成手段
１０９ セレクタ
１１０ 遅延回路
２０１ バッファ
２０２ パターン検出手段
２０３ 符号操作手段
２０４ 非線形逆量子化手段
２０５ セレクタ
２０６ 加算器
２０７ 遅延回路
３０１ 非線形逆量子化手段
３０２ 加算器
４０１ 画像符号化装置
４０２ フレームメモリ
４０３ 画像復号化装置
５０１ 信号レベル判定手段
５０２ パターン判定手段
５０３ 除算処理手段
５０４ 符号操作手段
５０５ 予測値生成手段
６０１ 信号レベル判定手段
６０２ 乗算処理手段
７０１ ビットシフト量制御回路
７０２ ビットシフト回路
８０１ ビットシフト量制御回路
８０２ ビットシフト回路
８０３ 加算器
９０１ ビットシフト量制御回路
９０２ ビットシフト回路
１００１ 非線形量子化手段
１００２ 予測値生成手段
１１０１ 非線形逆量子化手段
１２０１ 非線形逆量子化手段 DESCRIPTION OF SYMBOLS 101 Subtractor 102 Buffer 103 Code amount estimation means 104 Pattern determination means 105 Code operation means 106 Nonlinear quantization means 107 Selector 108 Predicted value generation means 109 Selector 110 Delay circuit 201 Buffer 202 Pattern detection means 203 Code operation means 204 Nonlinear inverse quantization Means 205 Selector 206 Adder 207 Delay circuit 301 Non-linear inverse quantization means 302 Adder 401 Image coding device 402 Frame memory 403 Image decoding device 501 Signal level judgment means 502 Pattern judgment means 503 Division processing means 504 Code operation means 505 Prediction Value generation means 601 Signal level determination means 602 Multiplication processing means 701 Bit shift amount control circuit 702 Bit shift circuit 801 Bit shift amount control circuit 802 Bit shift Circuit 803 the adder 901 the bit shift amount control circuit 902 bit shift circuit 1001 nonlinear quantization means 1002 predicted value generation means 1101 nonlinear inverse quantization means 1201 nonlinear inverse quantization means

Claims (5)

入力信号と第２の選択手段の差分を行う差分手段と、
前記差分手段の出力差分信号に対し、複数の差分信号値の必要符号量が所定のパターンに適合するかを判定するパターン判定手段と、
前記パターン判定手段の判定結果に基き、前記複数の差分信号の符号を操作する第１の符号操作手段と、
前記差分手段の出力差分信号を非線形の量子化特性により符号化する非線形量子化手段と、
前記パターン判定手段の判定結果に基き、前記第１の符号操作手段の出力か前記非線形量子化手段の出力のいずれか一方を出力する第１の選択手段と、
前記非線形量子化手段の出力から予測信号を生成する予測値生成手段と、
前記パターン判定手段の判定結果に基き、前記予測値生成手段の出力か入力信号のいずれか一方を出力する第２の選択手段とを備え、
前記第１の選択手段の出力と、前記パターン判定手段の判定結果の双方を出力する符号化手段と、
前記符号化手段で符号化された信号から特定のパターンを検出するパターン検出手段と、
前記符号化手段で符号化された信号に対し、前記パターン検出手段の検出結果に応じて符号操作を行う第２の符号操作手段と、
前記符号化手段で符号化された信号に対し、前記非線形量子化手段と逆の特性により復号化を行う非線形逆量子化手段と、
前記符号化手段におけるパターン判定手段の判定結果に基き、前記第２の符号操作手段の出力か前記非線形逆量子化手段の出力のいずれか一方を出力する第３の選択手段とを備えた復号化手段
とを有することを特徴とする、画像符号化、復号化装置。 Difference means for performing a difference between the input signal and the second selection means;
Pattern determination means for determining whether the required code amounts of a plurality of difference signal values match a predetermined pattern with respect to the output difference signal of the difference means;
First code operating means for operating the signs of the plurality of difference signals based on the determination result of the pattern determining means;
Nonlinear quantization means for encoding the output difference signal of the difference means with nonlinear quantization characteristics;
First selection means for outputting either the output of the first code operation means or the output of the nonlinear quantization means based on the determination result of the pattern determination means;
Predicted value generation means for generating a prediction signal from the output of the nonlinear quantization means;
Based on a determination result of the pattern determination unit, and a second selection unit that outputs either the output of the predicted value generation unit or the input signal,
Encoding means for outputting both the output of the first selection means and the determination result of the pattern determination means;
Pattern detection means for detecting a specific pattern from the signal encoded by the encoding means;
A second code operation unit that performs a code operation on the signal encoded by the encoding unit according to a detection result of the pattern detection unit;
Non-linear inverse quantization means for decoding the signal encoded by the encoding means with characteristics opposite to those of the nonlinear quantization means;
Decoding provided with a third selection means for outputting either the output of the second code operation means or the output of the non-linear inverse quantization means based on the determination result of the pattern determination means in the encoding means An image encoding / decoding device, characterized by comprising: means. 前記非線形量子化手段は非線形量子化特性で符号化する際に、前記第２の選択手段の出力に基いて符号化を行い、前記予測値生成手段は予測値を生成する際に、前記第２の選択手段の出力に基いて生成し、前記非線形逆量子化手段は前記非線形量子化手段と逆の特性で復号化する際に、前記第３の選択手段の出力に基いて復号化を行う請求項１記載の画像符号化、復号化装置。 The non-linear quantization means performs encoding based on the output of the second selection means when encoding with non-linear quantization characteristics, and the prediction value generation means generates the prediction value when the second value is generated. And the non-linear inverse quantization means performs decoding based on the output of the third selection means when decoding with a characteristic opposite to that of the non-linear quantization means. Item 2. The image encoding / decoding device according to Item 1. 入力信号と第２の選択手段の差分を行う差分手段と、
前記差分手段の出力差分信号の信号レベルと所定の値とを比較する信号レベル比較手段と、
前記信号レベル比較手段の判定結果と前記差分手段からの複数の差分信号値の必要符号量が所定のパターンに適合するかを判定するパターン判定手段と、
前記パターン判定手段の判定結果に応じた除算処理を行う除算処理手段と、
前記パターン判定手段の判定結果に基き、前記除算処理手段の複数の出力信号の符号を操作する第１の符号操作手段と、
前記差分手段の出力差分信号を非線形の量子化特性により符号化する非線形量子化手段と、
前記パターン判定手段の判定結果に基き、前記第１の符号操作手段の出力か前記非線形量子化手段の出力のいずれか一方を出力する第１の選択手段と、
前記非線形量子化手段の出力から予測信号を生成する第１の予測値生成手段と、
前記除算処理手段の出力から予測信号を生成する第２の予測値生成手段と、
前記パターン判定手段の判定結果に基き、前記第１の予測値生成手段の出力か前記第２の予測値生成手段の出力のいずれか一方を出力する第２の選択手段とを備え、
前記第１の選択手段の出力と、前記パターン判定手段の判定結果の双方を出力する符号化手段と、
前記符号化手段で符号化された信号から特定のパターンを検出するパターン検出手段と、
前記符号化手段で符号化された信号に対し、前記パターン検出手段の検出結果に応じて符号操作を行う第２の符号操作手段と、
前記第２の符号操作手段の出力信号に対し、その信号レベルに応じた乗算処理を行う乗算処理手段と、
前記符号化手段で符号化された信号に対し、前記非線形量子化手段と逆の特性により復号化を行う非線形逆量子化手段と、
前記符号化手段におけるパターン判定手段の判定結果に基き、前記乗算処理手段の出力か前記非線形逆量子化手段の出力のいずれか一方を出力する第３の選択手段とを備えた復号化手段
とを有することを特徴とする、画像符号化、復号化装置。 Difference means for performing a difference between the input signal and the second selection means;
Signal level comparison means for comparing the signal level of the output difference signal of the difference means with a predetermined value;
Pattern determination means for determining whether the determination result of the signal level comparison means and the necessary code amounts of the plurality of difference signal values from the difference means are compatible with a predetermined pattern;
Division processing means for performing division processing according to the determination result of the pattern determination means;
First sign operation means for manipulating signs of a plurality of output signals of the division processing means based on the determination result of the pattern determination means;
Nonlinear quantization means for encoding the output difference signal of the difference means with nonlinear quantization characteristics;
First selection means for outputting either the output of the first code operation means or the output of the nonlinear quantization means based on the determination result of the pattern determination means;
First predicted value generation means for generating a prediction signal from the output of the nonlinear quantization means;
Second predicted value generation means for generating a predicted signal from the output of the division processing means;
Based on a determination result of the pattern determination means, and a second selection means for outputting either the output of the first prediction value generation means or the output of the second prediction value generation means,
Encoding means for outputting both the output of the first selection means and the determination result of the pattern determination means;
Pattern detection means for detecting a specific pattern from the signal encoded by the encoding means;
A second code operation unit that performs a code operation on the signal encoded by the encoding unit according to a detection result of the pattern detection unit;
Multiplication processing means for performing multiplication processing according to the signal level of the output signal of the second code operation means;
Non-linear inverse quantization means for decoding the signal encoded by the encoding means with characteristics opposite to those of the nonlinear quantization means;
Decoding means comprising: third selection means for outputting either the output of the multiplication processing means or the output of the nonlinear inverse quantization means based on the determination result of the pattern determination means in the encoding means; An image encoding / decoding device characterized by comprising: 前記非線形量子化手段は非線形量子化特性で符号化する際に、前記第２の選択手段の出力に基いて符号化を行い、前記第１の予測値生成手段は予測値を生成する際に、前記第２の選択手段の出力に基いて生成し、前記非線形逆量子化手段は前記非線形量子化手段と逆の特性で復号化する際に、前記第３の選択手段の出力に基いて復号化を行う請求項２記載の画像符号化、復号化装置。 The non-linear quantization means performs encoding based on the output of the second selection means when encoding with non-linear quantization characteristics, and the first prediction value generation means generates a prediction value. Generated based on the output of the second selection means, and the non-linear inverse quantization means performs decoding based on the output of the third selection means when decoding with the reverse characteristics of the nonlinear quantization means. The image encoding / decoding apparatus according to claim 2, wherein: 入力信号の符号量をｄビットとすると、符号化装置の符号化出力の符号量が（ｄ−２）ビットである請求項１，２，３，４記載の画像符号化、復号化装置。 5. The image encoding / decoding device according to claim 1, wherein the encoding amount of the encoding output of the encoding device is (d-2) bits, where d is the code amount of the input signal.
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