JP2005149203A - データ取り込み装置及びデータ取り込み方法 - Google Patents
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Abstract
【課題】任意のデータ長のデータを効率良く取り込むことが可能なデータ取り込み装置を提供すること。
【解決手段】データ取り込み装置は、入力データから最終バイトを検出する検出手段(101)と、入力データのバイト数をNバイト単位でカウントするカウント手段(102)と、最終バイトの検出及びNバイト単位のカウント結果に基づき、入力データをNバイト単位で出力することにより最終バイトを含むNバイトに満たないMバイトデータが残ることが判明するとき、このMバイトデータをNバイトデータにするための(N−M)の埋め合わせデータを発生するデータ発生手段(102、109)と、入力データを入力し入力したデータを順にNバイト単位で出力するとともに、Nバイトに満たない入力データに対して埋め合わせデータを付加して出力する入出力制御手段(104)とを備えている。
【選択図】 図1
【解決手段】データ取り込み装置は、入力データから最終バイトを検出する検出手段(101)と、入力データのバイト数をNバイト単位でカウントするカウント手段(102)と、最終バイトの検出及びNバイト単位のカウント結果に基づき、入力データをNバイト単位で出力することにより最終バイトを含むNバイトに満たないMバイトデータが残ることが判明するとき、このMバイトデータをNバイトデータにするための(N−M)の埋め合わせデータを発生するデータ発生手段(102、109)と、入力データを入力し入力したデータを順にNバイト単位で出力するとともに、Nバイトに満たない入力データに対して埋め合わせデータを付加して出力する入出力制御手段(104)とを備えている。
【選択図】 図1
Description
本発明は、外部から送信されてくるデータをメモリ上に取り込むデータ取り込み装置及びデータ取り込み方法に関する。
CPU等の演算処理装置と無線によるLANのインターフェースとのデータの送受信を行なう通信コントローラ装置に関する技術が提案されている(特許文献1参照)。この通信コントローラ装置によると、CPUと無線LANインターフェースとの転送速度の差異を内部バッファを持つことで吸収することができるというものである。
特開平11−175437
しかしながら、上記通信コントローラ装置は、任意のデータ長のデータの取り扱いを前提としたものではなく、任意のデータ長のデータを効率良く取り込むことができないという問題があった。
本発明の目的は、上記課題を解決するためになされたものであり、任意のデータ長のデータを効率良く取り込むことが可能なデータ取り込み装置及びデータ取り込み方法を提供することにある。
この発明のデータ取り込み装置及びデータ取り込み方法は、以下のように構成されている。
(1)この発明のデータ取り込み装置は、最終バイトが識別可能なフォーマットの入力データから最終バイトを検出する最終バイト検出手段と、前記入力データのバイト数をNバイト単位でカウントするカウント手段と、前記最終バイト検出手段による前記入力データに含まれる最終バイトの検出、及び前記カウント手段による前記入力データのNバイト単位のカウント結果に基づき、前記入力データをNバイト単位で出力することにより最終バイトを含むNバイトに満たないMバイトデータが残ることが判明するとき、このMバイトデータをNバイトデータにするための(N−M)バイトの埋め合わせデータを発生するデータ発生手段と、前記入力データを入力し、入力したデータを順にNバイト単位で出力するとともに、Nバイトに満たないデータに対して、前記データ発生手段により発生される前記埋め合わせデータを付加して出力する入出力制御手段とを備えている。
(2)この発明のデータ取り込み方法は、最終バイトが識別可能なフォーマットの入力データをこの入力データの最終バイトを監視しつつ取り込み、前記入力データのバイト数をNバイト単位でカウントし、前記カウントされる入力データを入力しNバイト単位で出力し、前記最終バイトの監視による前記入力データに含まれる最終バイトの検出、及び前記入力データのNバイト単位のカウント結果に基づき、前記入力データをNバイト単位で出力することにより最終バイトを含むNバイトに満たないMバイトデータが残ることが判明するとき、このMバイトデータをNバイトデータにするための(N−M)バイトの埋め合わせデータを発生し、前記Mバイトデータに対して前記埋め合わせデータを加えてNバイトデータとして出力する。
本発明によれば、任意のデータ長のデータを効率良く取り込むことが可能なデータ取り込み装置及びデータ取り込み方法を提供できる。
以下、図面を参照し、本発明の実施形態について説明する。
図1は、この発明の一例に係るデータ取り込み装置の概略構成を示すブロック図である。図1に示すようにデータ取り込み装置は、ETX検出器101、ダウンカウント器102、ダミーデータ発生回路103、FIFO(first-in first-out)メモリ104、第1第1内部メモリ105、第2内部メモリ106、CPUコア107、外部メモリ108、及びダウンカウント器109を備えている。なお、第1内部メモリ105、第2内部メモリ106、及びCPUコア107により、CPU110が構成されている。
このデータ取り込み装置による基本的なデータの流れは、外部からシリアル伝送された入力データがFIFOメモリ104で受け取られ、この受け取られたデータはCPU10の第1内部メモリ105又は第2内部メモリ106へDMA転送され、このDMA転送されたデータはさらに外部メモリ108へDMA転送され、最終的にこの外部メモリ108でデータが展開される。以下、詳細なデータの流れについて説明する。
ETX検出器101は、シリアル通信などで送信される入力データを入力する。この入力データは、最終バイト(ETX)が識別可能なフォーマットのデータである。ETX検出器101は、入力した入力データをダウンカウント器102に対して出力する。このとき、このETX検出器101は、入力データに含まれる最終バイト(1バイト)を監視し、最終バイトを検出すると、ダウンカウント器102に対してカウント停止を指示する。また、ETX検出器101は、入力データの入力開始に対応して、ダウンカウント器102に対してカウント値セットを指示する。
ダウンカウント器102は、ETX検出器101から出力される入力データを受け取り、この入力データをFIFO104に対して出力する。また、ダウンカウント器102は、ETX検出器101からのカウント値セットの指示に対応してセット値Nをセットし、入力データが1バイトずつ入力されるのに対応してセット値Nからダウンカウントを開始する。このダウンカウントによりカウント値N2が得られる(N2=N−1、N−2、…、0)。ダウンカウントによりカウント値N2が0になると、つまり入力データからNバイト分のカウントが終了すると、再びセット値Nがセットされ、入力データが1バイトずつ入力されるのに対応して再びセット値Nからダウンカウントが開始されカウント値N2が得られる(N2=N−1、N−2、…、0)。以上の繰り返しにより、入力データは、ダウンカウント器102によりNバイト単位でカウントされ続ける。
ダミーデータ発生回路103は、ETX検出器101による最終バイトの検出、及びダウンカウント器102による入力データのバイト数のダウンカウント結果(N2)に基づき、ダミーデータと最終バイトで構成されるN2バイトの埋め合わせデータを発生する。つまり、ETX検出器101は、最終バイトの検出に対応してダウンカウント器102に対してカウント停止を指示する。ダウンカウント器102は、カウント停止の指示を受け取りダウンカウントを停止する。これにより、ダウンカウント器102は、ETX検出器101により検出された最終バイトまでの入力により得られるカウント値N2を保持することになり、このカウント値N2をダミーデータ発生回路103及びダウンカウント器109に通知する。ダミーデータ発生回路103は、このカウント値N2を受け取り、N2バイトの埋め合わせデータを発生する。カウント値N2が0の場合には、入力データがNバイトで割り切れたデータであることが判明し、埋め合わせデータを発生しない。カウント値N2が0以外の場合には、入力データがNバイトで割り切れなかったデータであることが判明し、N2バイトの埋め合わせデータを発生する。図2に示すように、入力データがNバイトで割り切れないデータとは、入力データをNバイト単位で出力したとき、最終バイトを含むNバイトに満たないMバイトデータが残るということである(M=N−N2)。このMバイトデータをNバイトデータ(最終データ)にするために、ダミーデータ((N2−1)バイト)と最終バイト(1バイト)とで構成されるN2(=N−M)バイトの埋め合わせデータを発生する。
ダウンカウント器109は、ダミーデータ発生回路103から発生される埋め合わせデータを受け取り、FIFOメモリ104に出力する。また、ダウンカウント器109は、ダウンカウント器102によるカウント値N2を受け取り、このカウント値N2をセットし、埋め合わせデータが1バイトずつ入力されるのに対応してセット値N2からダウンカウントを開始する。このダウンカウントによりカウント値N3が得られる(N3=N2−1、N2−2、…、0)。ダウンカウントによりカウント値N3が0になると、埋め合わせデータのカウントが終了する。つまり、FIFOメモリ104に対してNバイトのデータの入力が完了したことになる。
FIFOメモリ104は、2Nバイトのデータを保持する記憶容量を持つ。FIFOメモリ104は、ETX検出器101により入力データから最終バイトが検出されるまではダウンカウント器102から出力される入力データを受け取り、ETX検出器101により入力データから最終バイトが検出された後はダミーデータ発生回路103により必要に応じて発生された埋め合わせデータを受け取る。FIFOメモリ104は、受け取ったデータがNバイトに達すると、HF(Half Full)信号(=1)を出力するとともに、受け取ったデータをCPU110に対=1してNバイト単位でDMA(Direct Memory Access)転送する。
CPUコア107は、FIFOメモリ104から出力されるHF信号(=1)に基づき、FIFOメモリ104からDMA転送されるNバイト単位のデータを第1内部メモリ105及び106で交互に受け取らせる。つまり、第1内部メモリ105及び106はダブルバッファとして使用される。例えば、第1のタイミングでDMA転送されるNバイトデータを第1内部メモリ105で受け取り記憶し、この第1のタイミングに続く第2のタイミングでDMA転送されるNバイトデータを第2内部メモリ106で受け取り記憶する。このとき、即ち第2のタイミングで第1内部メモリ105に記憶済みのNバイトデータを外部メモリ108へDMA転送する。同様に、第2のタイミングに続く第3のタイミングでDMA転送されるNバイトデータを第1内部メモリ105で受け取り記憶する。このとき、即ち第3のタイミングで第2内部メモリ106に記憶済みのNバイトデータを外部メモリ108へDMA転送する。以上の繰り返しにより、第1内部メモリ105及び106に交互に記憶されるNバイト単位のデータを、交互に外部メモリ108へDMA転送することができる。
ここで、ダミーデータ発生回路103によるダミーデータ発生中に、ETX検出器101により新たな入力データが入力されたときのデータの取り込み処理について説明する。上記説明したように、入力データをNバイト単位で出力したとき、最終バイトを含むNバイトに満たないMバイトデータが残った場合に、N2バイトの埋め合わせデータで埋め合わせるようにしてもよいが、さらに効率化を図るために新たに入力される入力データで埋め合わせる。
ダミーデータ発生回路103は、ダミーデータの発生に伴いETX検出器101に対してダミーデータ発生中を通知する。これにより、ETX検出器101は、ダミーデータ発生中を検知することができる。ETX検出器101は、ダミーデータ発生中を検知している間に、新たな入力データの入力を検知すると、ダミーデータ発生回路103に対してダミーデータの発生停止を指示し、ダウンカウント器109に対してカウント停止を指示する。ダミーデータ発生回路103は、ダミーデータの発生停止の指示に対応してダミーデータの発生を停止する。ダウンカウント器109は、カウント停止の指示に対応してダウンカウントを停止する。これにより、ダウンカウント器109は、ダミーデータ発生回路103により途中まで発生されたダミーデータの入力により得られるカウント値N3を保持することになり、このカウント値N3をダウンカウント器102に通知する。
ダウンカウント器102は、ダウンカウント器109から通知されるカウント値N3をセットし、新たな入力データが1バイトずつ入力されるのに対応してセット値N3からダウンカウントを開始する。このダウンカウントによりカウント値N2が得られる(N2=N3−1、N3−2、…、0)。ダウンカウント器102によるカウント値N2が0になると、つまり入力データからN3バイト分(発生されなかった埋め合わせデータの不足分)のカウントが終了すると、セット値Nがセットされ、入力データが1バイトずつ入力されるのに対応してセット値Nからダウンカウントを開始し、カウント値N2が得られる(N2=N−1、N−2、…、0)。以上により、発生されなかった埋め合わせデータの不足分が新たな入力データの一部で補われ、その後は新たな入力データがNバイト単位でカウントされ続ける。これにより無駄を最小限にして、8バイト単位のデータを供給することができる。
図3は、ダミーデータ発生回路103により発生される埋め合わせデータによる埋め合わせ処理を示すフローチャートである。図3に示すように、ETX検出器101により入力データの取り込みが開始され(ST301)、入力データから最終バイトが検出されなければ(ST302、NO)、ダウンカウント器102により入力データが1バイトずつ入力されるのに対応してセット値Nからダウンカウントが開始され(ST308)、ダウンカウントされたデータがFIFOメモリに蓄積される(ST309)。この処理は、ETX検出器101により最終バイトが検出されるまで継続される。
ETX検出器101により最終バイトが検出されると(ST302、YES)、ETX検出器101からダウンカウント器102に対してカウント停止が指示され、ダウンカウント器102によるダウンカウントが停止される(ST303)。これに伴い、ダウンカウント器102により途中までダウンカウントされたカウント値N2がダミーデータ発生回路103及びダウンカウント器109に通知される(ST304)。このカウント値N2の通知を受けたダミーデータ発生回路103によりN2バイトの埋め合わせデータ、即ち(N2−1)バイトのダミーデータと最終バイトとで構成される埋め合わせデータが発生される(ST305)。
ダミーデータ発生回路103による埋め合わせデータの発生中に新たな入力データが入力されると(ST306、YES)、ダミーデータ発生回路103による埋め合わせデータの発生が停止され、発生されなかった埋め合わせデータの不足分を示すN3がダウンカウント器102にセットされ、このダウンカウント器102により新たな入力データの入力に対応してセット値N3からのダウンカウントが開始される。つまり、埋め合わせデータで埋め合わせきれなかった不足分のデータを新たな入力データの一部で埋め合わせる(ST307)。ダミーデータ発生回路103による埋め合わせデータの発生中に新たな入力データが入力されなければ(ST306、NO)、ダウンカウント器109によるカウント値N3がリセットされる(ST310)。
図4は、第1内部メモリ105及び106から外部メモリ108へのデータ転送を示すフローチャートである。図4に示すように、FIFOメモリ104からCPU110に対してデータの送信が開始され(ST401)、HF信号(HF=1)が検知されると(ST402、YES)、FIFOメモリ104から第1内部メモリ105へNバイトデータがDMA転送される(ST403)。DMA転送されたNバイトデータの最終バイトがETXに該当する場合は(ST404、YES)、FIFOメモリ104のデータのDMA転送先を第1内部メモリ105から第2内部メモリ106に変更する(ST406)。DMA転送されたNバイトデータの最終バイトがETXに該当しなければ(ST404、NO)、第1内部メモリ105の容量がフルになるのを待って(ST405、YES)、FIFOメモリ104のデータのDMA転送先を第1内部メモリ105から第2内部メモリ106に変更する(ST406)。FIFOメモリ104のデータのDMA転送先が第2内部メモリ106に変更されると(ST406)、第1内部メモリ105のデータが外部メモリ108へDMA転送される(ST407)。
さらに、HF信号(HF=1)が検知されると(ST408、YES)、FIFOメモリ104から第2内部メモリ106へNバイトデータがDMA転送される(ST409)。DMA転送されたNバイトデータの最終バイトがETXに該当する場合は(ST410、YES)、FIFOメモリ104のデータのDMA転送先を第2内部メモリ106から第1内部メモリ105に変更する(ST413)。DMA転送されたNバイトデータの最終バイトがETXに該当しなければ(ST410、NO)、第2内部メモリ106の容量がフルになるのを待って(ST412、YES)、FIFOメモリ104のデータのDMA転送先を第2内部メモリ106から第1内部メモリ105に変更する(ST413)。FIFOメモリ104のデータのDMA転送先が第1内部メモリ105に変更されると(ST413)、第2内部メモリ106のデータが外部メモリ108へDMA転送される(ST414)。
以上の繰り返しにより、データを外部メモリ108上に展開できる。またST404やST410に示すように、最終のNバイト目がETXに該当するか否かだけを検知するだけでデータの終了を確認できるためCPU110の負荷を小さくすることができ、ST403やST409に示すDMA転送中に他のデータ処理を行なうことも可能である。データ処理は、第1内部メモリ105又は106に残ったものから処理することで処理時間を削減できる。
以上説明したこの発明のデータ取り込み装置によれば、以下の効果が得られる。
(1)任意のデータ長のデータをDMAを使用して取り込むことができる。
(2)FIFOとDMAを使用することでデータを高速に取り込むことができる。
(3)データの取り込み時の最終判定、内部メモリに取り込んでからのデータの最終判定が容易に行なえるので、CPUの処理負荷の軽減ができる。
なお、本願発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
101…ETX検出器、102…ダウンカウント器、103…ダミーデータ発生回路、104…FIFOメモリ、105…第1内部メモリ、106…第2内部メモリ、107…CPUコア、108…外部メモリ、109…ダウンカウント器、110…CPU
Claims (7)
- 最終バイトが識別可能なフォーマットの入力データから最終バイトを検出する最終バイト検出手段と、
前記入力データのバイト数をNバイト単位でカウントするカウント手段と、
前記最終バイト検出手段による前記入力データに含まれる最終バイトの検出、及び前記カウント手段による前記入力データのNバイト単位のカウント結果に基づき、前記入力データをNバイト単位で出力することにより最終バイトを含むNバイトに満たないMバイトデータが残ることが判明するとき、このMバイトデータをNバイトデータにするための(N−M)バイトの埋め合わせデータを発生するデータ発生手段と、
前記入力データを入力し、入力したデータを順にNバイト単位で出力するとともに、Nバイトに満たないデータに対して、前記データ発生手段により発生される前記埋め合わせデータを付加して出力する入出力制御手段と、
を備えたことを特徴とするデータ取り込み装置。 - 前記データ発生手段による前記埋め合わせデータ発生中に新たな入力データの有無を検出する新データ検出手段と、
この新データ検出手段により新たな入力データが検出されたとき、前記埋め合わせデータの発生を停止するとともに、途中で発生が停止されたこの埋め合わせデータの不足分を新たな入力データの一部で補う手段とをさらに有することを特徴とする請求項1に記載のデータ取り込み装置。 - 前記データ発生手段は、前記埋め合わせデータとしてダミーデータ及び最終バイトを発生する回路を有することを特徴とする請求項1に記載のデータ取り込み装置。
- 前記入出力制御手段から順次出力されるNバイトデータを記憶する第1及び第2の記憶手段と、
前記第1の記憶手段に対してNバイトデータが記憶されている間に前記第2の記憶手段に記憶済みのNバイトデータを受け取り記憶し、前記第2の記憶手段に対してNバイトデータが記憶されている間に前記第1の記憶手段に記憶済みのNバイトデータを受け取り記憶する第3の記憶手段と、
を備えたことを特徴とする請求項1に記載のデータ取り込み装置。 - 最終バイトが識別可能なフォーマットの入力データをこの入力データの最終バイトを監視しつつ取り込み、
前記入力データのバイト数をNバイト単位でカウントし、
前記カウントされる入力データを入力しNバイト単位で出力し、
前記最終バイトの監視による前記入力データに含まれる最終バイトの検出、及び前記入力データのNバイト単位のカウント結果に基づき、前記入力データをNバイト単位で出力することにより最終バイトを含むNバイトに満たないMバイトデータが残ることが判明するとき、このMバイトデータをNバイトデータにするための(N−M)バイトの埋め合わせデータを発生し、
前記Mバイトデータに対して前記埋め合わせデータを加えてNバイトデータとして出力する、
ことを特徴とするデータ取り込み方法。 - 前記埋め合わせデータ発生中における新たな入力データの入力に基づき前記埋め合わせデータの発生を停止し、途中で発生が停止されたこの埋め合わせデータの不足分を新たな入力データの一部で補うことを特徴とする請求項5に記載のデータ取り込み方法。
- 第1のタイミングで出力されるNバイトデータを第1の記憶部により記憶し、
前記第1のタイミングに続く第2のタイミングで出力されるNバイトデータを第2の記憶部により記憶するとともに、この第2のタイミングで前記第1の記憶に記憶済みのNバイトデータを第3の記憶部により記憶し、
前記第2のタイミングに続く第3のタイミングで出力されるNバイトデータを前記第1の記憶部により記憶するとともに、この第3のタイミングで前記第2の記憶に記憶済みのNバイトデータを第3の記憶部により記憶する、
ことを特徴とする請求項5に記載のデータ取り込み方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012243053A (ja) * | 2011-05-19 | 2012-12-10 | Nec Engineering Ltd | データ転送装置 |
JP2021005799A (ja) * | 2019-06-26 | 2021-01-14 | 日本放送協会 | 送信装置、受信装置及びプログラム |
-
2003
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