JP2005136473A - Operational amplifier circuit - Google Patents
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Abstract
Description
本発明は、演算増幅回路に関し、特に、ボルテージフォロア・オペアンプに適した差動増幅回路を備える演算増幅回路に関する。 The present invention relates to an operational amplifier circuit, and more particularly to an operational amplifier circuit including a differential amplifier circuit suitable for a voltage follower operational amplifier.
ボルテージフォロア・オペアンプの増幅段として使用される差動増幅回路が正常に動作するためには、正相入力側のＭＯＳトランジスタと逆相入力側のＭＯＳトランジスタとが飽和領域内で動作する必要がある。正相入力側のＭＯＳトランジスタと逆相入力側のＭＯＳトランジスタとが三極管領域で動作するようになると差動増幅回路の差動利得が低下するため、入力電圧範囲が制限される。図６を用いて理由を説明する。 In order for the differential amplifier circuit used as the amplification stage of the voltage follower operational amplifier to operate normally, the MOS transistor on the positive phase input side and the MOS transistor on the negative phase input side must operate within the saturation region. . When the MOS transistor on the positive phase input side and the MOS transistor on the negative phase input side operate in the triode region, the differential gain of the differential amplifier circuit is reduced, so that the input voltage range is limited. The reason will be described with reference to FIG.
図６は、特許文献１に記載された第１の従来例の回路図である。ボルテージフォロア・オペアンプは、ＰチャネルＭＯＳトランジスタＰ３１，Ｐ３２，Ｐ３３とＮチャネルＭＯＳトランジスタＮ３１，Ｎ３２とで構成される差動増幅回路３と、ＰチャネルＭＯＳトランジスタＰ３４及びＮチャネルＭＯＳトランジスタＮ３３で構成される出力回路とを備えて構成される。
FIG. 6 is a circuit diagram of a first conventional example described in Patent Document 1. In FIG. The voltage follower operational amplifier is composed of a
差動増幅回路３は、ソースが電源端子ＶＤＤに接続され定電流源として動作するトランジスタＰ３１と、ソース及びバックゲートがトランジスタＰ３１のドレインに接続されゲートが逆相入力端子（−ＩＮ）に接続された逆相入力トランジスタＰ３２と、ドレイン及びゲートが逆相入力トランジスタＰ３２のドレインに接続されソースが接地端子に接続された逆相入力側の負荷トランジスタＮ３１と、ソース及びバックゲートがトランジスタＰ３１のドレインに接続されゲートが正相入力端子（＋ＩＮ）に接続された正相入力トランジスタＰ３３と、ドレインが正相入力トランジスタＰ３３のドレインに接続されるとともに差動増幅回路３の出力端子Ｏ２に接続されゲートが負荷トランジスタＮ３１のドレインに接続されソースが接地端子に接続された正相入力側の負荷トランジスタＮ３２とで構成される。通常、逆相入力トランジスタＰ３２と正相入力トランジスタＰ３３とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用され、負荷トランジスタＮ３１と負荷トランジスタＮ３２とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用される。
In the
出力回路はソースが電源端子ＶＤＤに接続され定電流源として動作するトランジスタＰ３４と、ドレインがトランジスタＰ３４のドレインに接続されると共に出力回路の出力端子（オペアンプの出力端子を兼ねる）Ｏ３に接続されゲートが差動増幅回路３の出力端子Ｏ２に接続されソースとバックゲートが接地端子に接続された出力駆動トランジスタＮ３３とで構成される。
The output circuit includes a transistor P34 having a source connected to the power supply terminal VDD and operating as a constant current source, a drain connected to the drain of the transistor P34, and an output circuit output terminal (also serving as an operational amplifier output terminal) O3. Is connected to the output terminal O2 of the
さらに、出力回路の出力端子Ｏ３と差動増幅回路３の逆相入力端子（−ＩＮ）とが接続されてボルテージフォロア・オペアンプとして構成されている。なお。図６でＶＢ０はトランジスタＰ３４を定電流源として動作させるためのバイアス電圧であり、ＶＢ１はトランジスタＰ３１を定電流源として動作させるためのバイアス電圧である。
Further, the output terminal O3 of the output circuit and the negative phase input terminal (-IN) of the
図６のボルテージフォロア・オペアンプでは、正常な動作においては、差動増幅回路３の正相入力端子（＋ＩＮ）に入力された電圧と同一の電圧が出力回路の出力端子（すなわちオペアンプの出力端子）Ｏ３から出力される。差動増幅回路３の逆相入力端子（−ＩＮ）は出力回路の出力端子Ｏ３と直接に接続されているので、逆相入力端子（−ＩＮ）に入力される電圧も正相入力端子（＋ＩＮ）に入力された電圧と同一の電圧となる。このようなボルテージフォロア・オペアンプの動作は、差動増幅回路３が大きな差動利得を有していることを前提として成り立つものであり、そのためには逆相入力トランジスタＰ３２及び正相入力トランジスタＰ３３が飽和領域で動作する必要がある。
In the voltage follower operational amplifier of FIG. 6, in a normal operation, the same voltage as the voltage input to the positive phase input terminal (+ IN) of the
エンハンスメント型のＭＯＳトランジスタにおいて、ドレイン・ソース間電圧の絶対値をＶｄｓとし、ゲート・ソース間電圧の絶対値をＶｇｓとし、閾値電圧の絶対値をＶｔとすると、周知の電流・電圧の近似式のもとでは、Ｖｄｓ＞（Ｖｇｓ−Ｖｔ）の領域が飽和領域であり、Ｖｄｓ＜（Ｖｇｓ−Ｖｔ）の領域が三極管領域である。 In an enhancement-type MOS transistor, the absolute value of the drain-source voltage is Vds, the absolute value of the gate-source voltage is Vgs, and the absolute value of the threshold voltage is Vt. Originally, the region of Vds> (Vgs−Vt) is a saturation region, and the region of Vds <(Vgs−Vt) is a triode region.
図２を参照して差動増幅回路３が正常動作する入力電圧の下限について説明する。図２において、正相入力トランジスタＰ３３のゲート電圧及び逆相入力トランジスタＰ３２のゲート電圧（実線ＶＧＰで表す）は正相入力端子（＋ＩＮ）への入力電圧ＶＩＮと同一の電圧である。実線ＶＤＮは入力電圧ＶＩＮに対応する負荷トランジスタＮ３１のドレイン電圧を示すものとする。
The lower limit of the input voltage at which the
正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２の閾値電圧（Ｐチャネルトランジスタでは閾値電圧は負の値である）の絶対値をＶｔとすると、Ｐ３３及びＰ３２のゲート電圧を示す実線ＶＧＰよりもＶｔだけ高い電圧（すなわち、Ｐ３２、Ｐ３３についてＶｄｓ＝（Ｖｇｓ−Ｖｔ）となる電圧）を示す点線ＶＤＡが、入力電圧ＶＩＮにおいて飽和領域と三極管領域との境界となる正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２のドレイン電圧を示すことになる。点線ＶＤＡよりも入力電圧ＶＩＮが大きい場合（すなわち図２で点線ＶＤＡよりも下側の領域）では、正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２は飽和領域で動作する。点線ＶＤＡよりも入力電圧ＶＩＮが小さい場合（すなわち図２で点線ＶＤＡよりも上側の領域）では、正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２は三極管領域で動作する。 If the absolute value of the threshold voltage of the positive-phase input transistor P33 and the negative-phase input transistor P32 (the threshold voltage is a negative value in the P-channel transistor) is Vt, it is only Vt than the solid line VGP indicating the gate voltage of P33 and P32. A dotted-line VDA indicating a high voltage (that is, a voltage at which Vds = (Vgs−Vt) for P32 and P33) is a positive-phase input transistor P33 and a negative-phase input transistor whose boundary between the saturation region and the triode region is the input voltage VIN. This indicates the drain voltage of P32. When the input voltage VIN is larger than the dotted line VDA (that is, the region below the dotted line VDA in FIG. 2), the positive phase input transistor P33 and the negative phase input transistor P32 operate in the saturation region. When the input voltage VIN is smaller than the dotted line VDA (that is, the region above the dotted line VDA in FIG. 2), the normal phase input transistor P33 and the negative phase input transistor P32 operate in the triode region.
実線ＶＤＮはボルテージフォロア・オペアンプとして実際に動作している場合における逆相入力トランジスタＰ３２のドレイン電圧でもあるため、図２で実線ＶＤＮが点線ＶＤＡよりも下方にある領域では逆相入力トランジスタＰ３２は飽和領域で動作するので、差動増幅回路３は正常に動作する。これに対して実線ＶＤＮが点線ＶＤＡよりも上方にある領域では逆相入力トランジスタＰ３２の動作は三極管領域となるので、差動増幅回路３は正常に動作しない。したがって、図６の第１の従来例における差動増幅回路３が正常に動作する入力電圧の下限は、図２において点Ａで示される。
Since the solid line VDN is also the drain voltage of the negative phase input transistor P32 when actually operating as a voltage follower operational amplifier, the negative phase input transistor P32 is saturated in the region where the solid line VDN is below the dotted line VDA in FIG. Since it operates in the region, the
ボルテージフォロア・オペアンプの動作範囲は広い方が望ましいので、入力電圧の下限を改善した第２の従来例が特許文献１に記載されている。 Since a wider operating range of the voltage follower operational amplifier is desirable, Patent Document 1 describes a second conventional example in which the lower limit of the input voltage is improved.
図７は第２の従来例の差動増幅回路３ａを適用したボルテージフォロア・オペアンプの回路図である。第２の従来例は、逆相入力トランジスタＰ３２のバックゲートと正相入力トランジスタＰ３３のバックゲートとが電源端子ＶＤＤに接続されている点のみが図６の第１の従来例と異なり、その他は第１の従来例と同様に構成される。 FIG. 7 is a circuit diagram of a voltage follower operational amplifier to which the differential amplifier circuit 3a of the second conventional example is applied. The second conventional example is different from the first conventional example of FIG. 6 only in that the back gate of the negative phase input transistor P32 and the back gate of the positive phase input transistor P33 are connected to the power supply terminal VDD. The configuration is the same as the first conventional example.
第２の従来例では、入力電圧ＶＩＮが小さくなるに伴い逆相入力トランジスタＰ３２ソース電位及び正相入力トランジスタＰ３３のソース電位が低下し、ソース・バックゲート間の電位差が絶対値において大きくなる。この結果、周知のバックゲート効果により逆相入力トランジスタＰ３２及び正相入力トランジスタＰ３３の閾値電圧は共に絶対値において増大する。第２の従来例におけるバックゲート効果による閾値電圧の変化分（Ｐチャネルトランジスタでは負の値である）の絶対値をΔＶｔ１とすると、正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２の閾値電圧は（Ｖｔ＋ΔＶｔ１）となるので、図２において飽和領域と三極管領域との境界となる正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２のドレイン電圧は点線ＶＤＢで示すことができる。 In the second conventional example, as the input voltage VIN decreases, the source potential of the negative phase input transistor P32 and the source potential of the positive phase input transistor P33 decrease, and the potential difference between the source and the back gate increases in absolute value. As a result, the threshold voltages of the negative-phase input transistor P32 and the positive-phase input transistor P33 both increase in absolute value due to the well-known back gate effect. When the absolute value of the change in threshold voltage due to the back gate effect in the second conventional example (a negative value for the P-channel transistor) is ΔVt1, the threshold voltages of the positive-phase input transistor P33 and the negative-phase input transistor P32 are ( Vt + ΔVt1), the drain voltages of the positive-phase input transistor P33 and the negative-phase input transistor P32 that are the boundary between the saturation region and the triode region in FIG. 2 can be indicated by a dotted line VDB.
飽和領域と三極管領域との境界となる正相入力トランジスタＰ３３及び逆相入力トランジスタＰ３２のドレイン電圧が第１の従来例に対応する点線ＶＤＡから第２の従来例に対応する点線ＶＤＢに移動したことにより、入力電圧ＶＩＮに対応する負荷トランジスタＮ３１のドレイン電圧を示す（すなわち、ボルテージフォロア・オペアンプとして実際に動作している場合の逆相入力トランジスタＰ３２のドレイン電圧を示す）実線ＶＤＮとの交点が点Ｂに移るので、入力電圧の下限が広がることになる。 The drain voltages of the positive-phase input transistor P33 and the negative-phase input transistor P32 that are the boundary between the saturation region and the triode region are moved from the dotted line VDA corresponding to the first conventional example to the dotted line VDB corresponding to the second conventional example. Indicates the drain voltage of the load transistor N31 corresponding to the input voltage VIN (that is, the drain voltage of the negative-phase input transistor P32 when actually operating as a voltage follower operational amplifier) and the intersection with the solid line VDN Since it moves to B, the lower limit of the input voltage is widened.
しかしながら、第２の従来例では、逆相入力トランジスタＰ３２のバックゲートと正相入力トランジスタＰ３３のバックゲートとが電源端子ＶＤＤに接続されているので、電源が変動するとそれぞれのトランジスタのバックゲート電圧が変動し、それぞれのゲート容量を介して逆相入力トランジスタＰ３２のゲート電圧の変動及び正相入力トランジスタＰ３２のゲート電圧の変動を引き起こすためＰＳＲＲ（電源電圧変動除去比）が悪化するという問題点が生じる。 However, in the second conventional example, the back gate of the negative phase input transistor P32 and the back gate of the positive phase input transistor P33 are connected to the power supply terminal VDD. This causes fluctuations in the gate voltage of the negative-phase input transistor P32 and fluctuations in the gate voltage of the positive-phase input transistor P32 through the respective gate capacitances, resulting in a problem that PSRR (power supply voltage fluctuation rejection ratio) deteriorates. .
第１の従来例よりも入力電圧の下限が改善され且つ第２の従来例におけるＰＳＲＲの悪化を抑制した第３の従来例が特許文献１に開示されている。図８は第３の従来例の差動増幅回路３ｂを適用したボルテージフォロア・オペアンプの回路図である。第３の従来例は、図６の第１の従来例において、定電流源として動作するトランジスタＰ３１のドレインと逆相入力トランジスタＰ３２のソース及び正相入力トランジスタＰ３３のソースとの間に、ドレインとゲートとがトランジスタＰ３１のドレインに接続されソースが逆相入力トランジスタＰ３２のソース及び正相入力トランジスタＰ３３のソースに接続されバックゲートが接地端子に接続されたＮチャネルのトランジスタＮ４１を設けると共に、逆相入力トランジスタＰ３２のバックゲート及び正相入力トランジスタＰ３３のバックゲートをトランジスタＮ４１のドレインに接続したものであり、他の構成は第１の従来例と同様である。 Patent Document 1 discloses a third conventional example in which the lower limit of the input voltage is improved as compared with the first conventional example and the deterioration of PSRR in the second conventional example is suppressed. FIG. 8 is a circuit diagram of a voltage follower operational amplifier to which the differential amplifier circuit 3b of the third conventional example is applied. The third conventional example is the same as the first conventional example of FIG. 6, except that the drain and the drain of the transistor P31 operating as a constant current source, the source of the negative phase input transistor P32 and the source of the positive phase input transistor P33 An N-channel transistor N41 having a gate connected to the drain of the transistor P31, a source connected to the source of the negative-phase input transistor P32 and a source of the positive-phase input transistor P33, and a back gate connected to the ground terminal is provided. The back gate of the input transistor P32 and the back gate of the positive phase input transistor P33 are connected to the drain of the transistor N41, and the other configurations are the same as in the first conventional example.
第３の従来例では、逆相入力トランジスタＰ３２のソースとバックゲート間及び正相入力トランジスタＰ３３のソースとバックゲート間に、トランジスタＮ４１で生じる電圧降下分の逆方向電圧がかかり逆相入力トランジスタＰ３２及び正相入力トランジスタＰ３３の閾値電圧が絶対値において増大するので、第１の従来例よりも入力電圧の下限が広くなる。また、電源端子ＶＤＤから直接に逆相入力トランジスタＰ３２のバックゲート及び正相入力トランジスタＰ３３のバックゲートへ電圧が供給されるものではないので、第２の従来例に比較してＰＳＲＲの悪化を抑制できる。 In the third conventional example, a reverse voltage corresponding to a voltage drop generated in the transistor N41 is applied between the source and back gate of the negative phase input transistor P32 and between the source and back gate of the positive phase input transistor P33, and the negative phase input transistor P32 is applied. Since the threshold voltage of the positive-phase input transistor P33 increases in absolute value, the lower limit of the input voltage becomes wider than in the first conventional example. Further, since the voltage is not supplied directly from the power supply terminal VDD to the back gate of the negative phase input transistor P32 and the back gate of the positive phase input transistor P33, the deterioration of PSRR is suppressed as compared with the second conventional example. it can.
しかしながら、第１の従来例および第２の従来例では電源と接地との間に直列に設けられるトランジスタの最大数が３個（２個のＰチャネルトランジスタと１個のＮチャネルトランジスタ）であるのに対して、第３の従来例では、電源と接地との間に直列に設けられるトランジスタの最大数が４個（２個のＰチャネルトランジスタと２個のＮチャネルトランジスタ）となるので、従来例１及び従来例２よりも動作電源電圧の下限が高くなり、低電源電圧で使用することができない。 However, in the first conventional example and the second conventional example, the maximum number of transistors provided in series between the power supply and the ground is three (two P-channel transistors and one N-channel transistor). On the other hand, in the third conventional example, the maximum number of transistors provided in series between the power supply and the ground is four (two P-channel transistors and two N-channel transistors). The lower limit of the operating power supply voltage is higher than those of 1 and Conventional Example 2, and cannot be used at a low power supply voltage.
本発明の目的は、入力電圧の下限（電源極性が逆の場合には入力電圧の上限）が広がると共にＰＳＲＲの悪化が抑制され、且つ低電源電圧での動作にも適した差動増幅回路を備えた演算増幅回路を提供することである。 An object of the present invention is to provide a differential amplifier circuit in which the lower limit of the input voltage (the upper limit of the input voltage when the power supply polarity is reversed) is widened, the deterioration of PSRR is suppressed, and suitable for operation at a low power supply voltage. An operational amplifier circuit is provided.
本発明の第１の発明の演算増幅回路（オペアンプ）は、差動形式に接続されると共に第１及び第２の入力端子にそれぞれのゲートが接続された第１及び第２の電界効果トランジスタと、前記第１の入力端子にゲートが接続された第３の電界効果トランジスタを有して前記第１及び第２の電界効果トランジスタの共通接続点に応じた電圧を発生し、当該電圧を前記第１及び第２のトランジスタのバックゲートに供給するバイアス生成回路と、を備えて構成される。ここで、前記第１の入力端子に入力信号が供給され、出力信号が前記第２の入力端子に帰還されるように構成してもよい。 An operational amplifier circuit (op-amp) according to a first aspect of the present invention includes a first and a second field effect transistor that are connected in a differential format and whose gates are connected to first and second input terminals, respectively. A third field effect transistor having a gate connected to the first input terminal, and generating a voltage corresponding to a common connection point of the first and second field effect transistors, And a bias generation circuit that supplies the back gates of the first and second transistors. Here, an input signal may be supplied to the first input terminal, and an output signal may be fed back to the second input terminal.
本発明の第２の発明の演算増幅回路（オペアンプ）は、第１の電源端子と、第２の電源端子と、逆相入力端子と、正相入力端子と、第１の出力端子と、第２の出力端子と、一端が前記第１の電源端子に接続され他端が第１の接続点に接続された第１の定電流源回路と、ソースが前記第１の接続点に接続されゲートが前記逆相入力端子に接続されドレインが前記第１の出力端子に接続された第１導電型の第１の電界効果トランジスタと、ソースが前記第１の接続点に接続されゲートが前記正相入力端子に接続されドレインが前記第２の出力端子に接続された第１導電型の第２の電界効果トランジスタと、前記第１の出力端子と前記第２の電源端子との間に設けられた第１の負荷回路と、前記第２の出力端子と前記第２の電源端子との間に設けられた第２の負荷回路と、前記正相入力端子からの入力信号に応じて前記第１の電源端子に供給される電圧と前記第１の接続点の電圧との中間のバイアス電圧を生成してバイアス電圧出力端から出力し前記第１の電界効果トランジスタのバックゲート及び前記第２の電界効果トランジスタのバックゲートに供給するバイアス生成回路と、を備えて構成される。前記第２の出力端子から信号を入力し増幅して第３の出力端子に出力する出力回路をさらに備え、前記第３の出力端子と前記逆相入力端子とが接続されるように構成してもよい。 An operational amplifier circuit (op-amp) according to a second aspect of the present invention includes a first power supply terminal, a second power supply terminal, a negative phase input terminal, a positive phase input terminal, a first output terminal, Two output terminals, a first constant current source circuit having one end connected to the first power supply terminal and the other end connected to the first connection point, and a source connected to the first connection point and a gate. Is connected to the negative-phase input terminal and has a drain connected to the first output terminal, a first conductivity type first field effect transistor, a source connected to the first connection point, and a gate connected to the positive phase A first conductivity type second field effect transistor having a drain connected to the second output terminal and a drain connected to the second output terminal; and between the first output terminal and the second power supply terminal. Provided between the first load circuit, the second output terminal, and the second power supply terminal. And generating a bias voltage intermediate between the voltage supplied to the first power supply terminal and the voltage at the first connection point in response to an input signal from the second load circuit and the positive phase input terminal. A bias generating circuit that outputs from a bias voltage output terminal and supplies the back gate of the first field effect transistor and the back gate of the second field effect transistor. An output circuit that receives a signal from the second output terminal, amplifies the signal, and outputs the amplified signal to a third output terminal; the third output terminal is connected to the negative-phase input terminal; Also good.
前記バイアス生成回路は、一端が前記第１の電源端子に接続され他端が前記バイアス電圧出力端に接続された第２の定電流源回路と、ソースが前記バイアス電圧出力端に接続されゲートが前記正相入力端子に接続されドレインが第２の接続点に接続されバックゲートが前記第１の電源端子に接続された第１導電型の第５の電界効果トランジスタと、ドレインとゲートが前記第２の接続点に接続されソースが前記第２の電源端子に接続された第２導電型の第６の電界効果トランジスタと、を有して構成しても良いが、第５の電界効果トランジスタのバックゲートを前記第１の電源端子に接続する代わりにバイアス電圧出力端に接続して構成しても良い。 The bias generation circuit includes a second constant current source circuit having one end connected to the first power supply terminal and the other end connected to the bias voltage output terminal, a source connected to the bias voltage output terminal, and a gate A fifth field effect transistor of a first conductivity type connected to the positive phase input terminal, having a drain connected to a second connection point and having a back gate connected to the first power supply terminal; 2, a sixth field effect transistor of the second conductivity type, the source of which is connected to the second power supply terminal and the source of which is connected to the second power supply terminal. Instead of connecting the back gate to the first power supply terminal, the back gate may be connected to the bias voltage output terminal.
本発明によれば、バイアス生成部で生成したバイアス電圧を逆相入力トランジスタのバックゲート及び正相入力トランジスタのバックゲートに供給して逆相入力トランジスタの閾値電圧及び正相入力トランジスタの閾値電圧を絶対値において増大させることにより第１の従来例よりも入力電圧の下限（電源極性が逆の場合には入力電圧の上限）を広げることができる。また、本発明は、第２の従来例のように逆相入力トランジスタのバックゲート及び正相入力トランジスタのバックゲートが電源端子へ直接に接続されているわけでなく、バイアス生成部からバックゲート電圧が供給されるので、第２の従来例と比較してＰＳＲＲの悪化を抑制することができる。さらに、本発明の増幅部は、第１の従来例及び第２の従来例と同様に、電源端子と接地端子との間に３個の電界効果トランジスタを直列に設けることにより構成されるので、電源端子と接地端子との間に４個の電界効果トランジスタを直列に設ける第３の従来例よりも低電源電圧での動作に適している。 According to the present invention, the bias voltage generated by the bias generator is supplied to the back gate of the negative phase input transistor and the back gate of the positive phase input transistor, and the threshold voltage of the negative phase input transistor and the threshold voltage of the positive phase input transistor are obtained. By increasing the absolute value, the lower limit of the input voltage (the upper limit of the input voltage when the power supply polarity is reversed) can be expanded as compared with the first conventional example. Further, according to the present invention, the back gate of the negative phase input transistor and the back gate of the positive phase input transistor are not directly connected to the power supply terminal as in the second conventional example. Therefore, the deterioration of PSRR can be suppressed as compared with the second conventional example. Furthermore, the amplification unit of the present invention is configured by providing three field effect transistors in series between the power supply terminal and the ground terminal, as in the first and second conventional examples. This is more suitable for operation at a lower power supply voltage than the third conventional example in which four field effect transistors are provided in series between a power supply terminal and a ground terminal.
本発明の演算増幅回路は、差動形式に接続されると共に第１の入力端子（図１では＋ＩＮ）及び第２の入力端子（図１では−ＩＮ）にそれぞれのゲートが接続された第１の電界効果トランジスタ（図１ではＰ１３）及び第２の電界効果トランジスタ（図１ではＰ１２と、第１の入力端子（＋ＩＮ）にゲートが接続された第３の電界効果トランジスタ（図１ではＰ１５）を有して第１の電界効果トランジスタ（Ｐ１３）及び第２の電界効果トランジスタ（Ｐ１２）の共通接続点（図１ではＣＰ１）に応じた電圧を発生し、当該電圧を第１の電界効果トランジスタ（Ｐ１３）及び第２のトランジスタ（Ｐ１２）のバックゲートに供給するバイアス生成回路（図１ではバイアス生成部１２）と、を備えて構成される。 The operational amplifier circuit of the present invention is connected to the differential type and has a first input terminal (+ IN in FIG. 1) and a second input terminal (−IN in FIG. 1) connected to the respective gates. Field effect transistor (P13 in FIG. 1) and second field effect transistor (P12 in FIG. 1 and third field effect transistor (P15 in FIG. 1) having a gate connected to the first input terminal (+ IN)) And a voltage corresponding to a common connection point (CP1 in FIG. 1) of the first field effect transistor (P13) and the second field effect transistor (P12). (P13) and a bias generation circuit (the bias generation unit 12 in FIG. 1) that supplies the back gate of the second transistor (P12).
または、本発明の演算増幅回路において、増幅回路（図１では増幅部１１）とバイアス生成回路（図１ではバイアス生成部１２）とを以下のようにして構成してもよい。増幅回路（増幅部１１）は、第１の電源端子（図１では電源端子ＶＤＤ）と、第２の電源端子（図１では接地端子）と、逆相入力端子（図１では（−ＩＮ））と、正相入力端子（図１では（＋ＩＮ））と、第１の出力端子（図１ではＯ１）と、第２の出力端子（図１ではＯ２）と、一端が第１の電源端子（ＶＤＤ）に接続され他端が第１の接続点（図１では接続点ＣＰ１）に接続された第１の定電流源回路（図１ではＰ１１）と、ソースが第１の接続点（ＣＰ１）に接続されゲートが逆相入力端子（−ＩＮ）に接続されドレインが前記第１の出力端子（Ｏ１）に接続された第１導電型の第１の電界効果トランジスタ（図１では逆相入力トランジスタＰ１２）と、ソースが第１の接続点（ＣＰ１）に接続されゲートが正相入力端子（＋ＩＮ）に接続されドレインが第２の出力端子（Ｏ２）に接続された第１導電型の第２の電界効果トランジスタ（図１では正相入力トランジスタＰ１３）と、第１の出力端子（Ｏ１）と第２の電源端子（接地端子）との間に設けられた第１の負荷回路（図１では負荷トランジスタＮ１１）と、第２の出力端子（Ｏ２）と第２の電源端子（接地端子）との間に設けられた第２の負荷回路（図１では負荷トランジスタＮ１２）と、を備えている。
Alternatively, in the operational amplifier circuit of the present invention, the amplifier circuit (
バイアス生成回路（バイアス生成部１２）は、第１の電源端子（ＶＤＤ）から供給される電圧と第１の接続点（ＣＰ１）の電圧との中間のバイアス電圧を生成してバイアス電圧出力端（図１ではバイアス電圧出力端ＢＯ）から出力し第１の電界効果トランジスタ（Ｐ１２）のバックゲート及び第２の電界効果トランジスタ（Ｐ１３）のバックゲートに供給する。 The bias generation circuit (bias generation unit 12) generates an intermediate bias voltage between the voltage supplied from the first power supply terminal (VDD) and the voltage at the first connection point (CP1), and outputs a bias voltage output terminal ( In FIG. 1, it is output from the bias voltage output terminal BO) and supplied to the back gate of the first field effect transistor (P12) and the back gate of the second field effect transistor (P13).
図１に例示するように、バイアス生成回路（バイアス生成部１２）は、一端が第１の電源端子（ＶＤＤ）に接続され他端がバイアス電圧出力端（ＢＯ）に接続された第２の定電流源回路（図１ではＰ１４）と、ソースがバイアス電圧出力端（ＢＯ）に接続されゲートが正相入力端子（＋ＶＩＮ）に接続されドレインが第２の接続点（図１では接続点ＣＰ２）に接続されバックゲートが第１の電源端子（ＶＤＤ）に接続された第１導電型の第５の電界効果トランジスタ（図１ではバイアス生成入力トランジスタＰ１５）と、ドレインとゲートが第２の接続点（ＣＰ２）に接続されソースが第２の電源端子（接地端子）に接続された第２導電型の第６の電界効果トランジスタ（図１では負荷トランジスタＮ１３）と、を備えて構成してもよい。 As illustrated in FIG. 1, the bias generation circuit (bias generation unit 12) has a second constant circuit having one end connected to the first power supply terminal (VDD) and the other end connected to the bias voltage output terminal (BO). Current source circuit (P14 in FIG. 1), source connected to bias voltage output terminal (BO), gate connected to positive phase input terminal (+ VIN), drain connected to second connection point (connection point CP2 in FIG. 1) A fifth field effect transistor (bias generation input transistor P15 in FIG. 1) having a back gate connected to the first power supply terminal (VDD) and a drain and gate connected to a second connection point. And a sixth field effect transistor (load transistor N13 in FIG. 1) of the second conductivity type that is connected to (CP2) and whose source is connected to the second power supply terminal (ground terminal). .
または、図３に例示するように、バイアス生成回路（図３ではバイアス生成部１２ａ）は、第１導電型の第５の電界効果トランジスタ（Ｐ１５）のバックゲートをバイアス電圧出力端（ＢＯ）に接続して構成してもよい。
Alternatively, as illustrated in FIG. 3, the bias generation circuit (the
図１は、本発明の第１の実施例である差動増幅回路１を適用した演算増幅回路（以下オペアンプと称する）１０１の回路図である。 FIG. 1 is a circuit diagram of an operational amplifier circuit (hereinafter referred to as an operational amplifier) 101 to which a differential amplifier circuit 1 according to a first embodiment of the present invention is applied.
オペアンプ１０１は、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３とＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２とで構成される増幅部１１と、ＰチャネルＭＯＳトランジスタＰ１４，Ｐ１５とＮチャネルＭＯＳトランジスタＮ１３とで構成されるバイアス生成部１２とを備える差動増幅回路１と、ＰチャネルＭＯＳトランジスタＰ１６及びＮチャネルＭＯＳトランジスタＮ１４で構成される出力回路１３とを備えて構成される。
The
差動増幅回路１の増幅部１１は、ソースが電源端子ＶＤＤに接続されドレインが接続点ＣＰ１に接続されゲートに定電圧ＶＢ１が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＰ１１と、ソースが接続点ＣＰ１に接続されゲートが逆相入力端子（−ＩＮ）に接続されドレインが差動増幅回路１の第１の出力端子Ｏ１に接続された逆相入力トランジスタＰ１２と、ドレイン及びゲートが第１の出力端子Ｏ１に接続されソースが接地端子に接続された逆相入力側の負荷トランジスタＮ１１と、ソースが接続点ＣＰ１に接続されゲートが正相入力端子（＋ＩＮ）に接続されドレインが差動増幅回路１の第２の出力端子Ｏ２に接続された正相入力トランジスタＰ１３と、ドレインが第２の出力端子Ｏ２に接続されゲートが負荷トランジスタＮ１１のドレインに接続されソースが接地端子に接続された正相入力側の負荷トランジスタＮ１２とを備えて構成される。
The amplifying
通常、逆相入力トランジスタＰ１２と正相入力トランジスタＰ１３とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用され、負荷トランジスタＮ１１と負荷トランジスタＮ１２とには同一のチャネル長、チャネル幅及び閾値電圧を有するトランジスタが使用される。 Usually, transistors having the same channel length, channel width and threshold voltage are used for the negative phase input transistor P12 and the positive phase input transistor P13, and the same channel length and channel width are used for the load transistor N11 and the load transistor N12. And a transistor having a threshold voltage is used.
バイアス生成部１２は、ソースが電源端子ＶＤＤに接続されドレインがバイアス生成部１２のバイアス電圧出力端ＢＯに接続されゲートに定電圧ＶＢ２が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＰ１４と、ソースがバイアス電圧出力端ＢＯに接続されゲートが正相入力端子（＋ＶＩ）に接続されドレインが第２の接続点ＣＰ２に接続されバックゲートが電源端子ＶＤＤに接続されたバイアス生成用の入力トランジスタＰ１５と、ドレインとゲートが第２の接続点ＣＰ２に接続されソースが接地端子に接続された負荷トランジスタＮ１３とを備えて構成される。バイアス生成部１２のバイアス電圧出力端ＢＯは、増幅部１１の逆相入力トランジスタＰ１２のバックゲート及び正相入力トランジスタＰ１３のバックゲートに接続されている。
The bias generator 12 operates as a constant current source by operating in a saturation region with a source connected to the power supply terminal VDD, a drain connected to the bias voltage output terminal BO of the bias generator 12, and a constant voltage VB2 supplied to the gate. A transistor P14 having a source connected to the bias voltage output terminal BO, a gate connected to the positive phase input terminal (+ VI), a drain connected to the second connection point CP2, and a back gate connected to the power supply terminal VDD And a load transistor N13 having a drain and a gate connected to the second connection point CP2 and a source connected to the ground terminal. The bias voltage output terminal BO of the bias generator 12 is connected to the back gate of the negative phase input transistor P12 and the back gate of the positive phase input transistor P13 of the
出力回路１３はソースが電源端子ＶＤＤに接続されゲートに定電圧ＶＢ０が供給されて定電流源として動作するトランジスタＰ１６と、ドレインがトランジスタＰ１６のドレインに接続されると共に出力回路１３の出力端子（オペアンプの出力端子を兼ねる）Ｏ３に接続されゲートが差動増幅回路１の出力端子Ｏ２に接続されソースが接地端子に接続された出力駆動トランジスタＮ１４とで構成され、トランジスタＮ１４のゲートに入力する信号を反転増幅してオペアンプ１０１の出力端子Ｏ３に出力する。
The
さらに、図１においてオペアンプ１０１は、出力回路１３の出力端子Ｏ３と差動増幅回路１の逆相入力端子（−ＩＮ）とが接続されてボルテージフォロア・オペアンプとして構成されている。
Further, in FIG. 1, an
増幅部の定電流源を構成するトランジスタＰ１１が供給する電流値をＩ１とし、バイアス生成部の定電流源を構成するトランジスタＰ１４が供給する電流値をＩ２とし、増幅部の正相入力トランジスタＰ１３のチャネル長、チャネル幅をそれぞれＬ１、Ｗ１とし、バイアス生成部のバイアス生成用入力トランジスタＰ１５のチャネル長、チャネル幅をそれぞれＬ２、Ｗ２としたときに、Ｉ２／（Ｗ２／Ｌ２）≧Ｉ１／（Ｗ１／Ｌ１）の関係を満たすように設定することにより、バイアス生成部１２のバイアス電圧出力端ＢＯの電位は増幅部１１の第１の接続点ＣＰ１の電位よりも高い電圧になることが保証される。すなわち、逆相入力トランジスタＰ１２のバックゲートの電位及び正相入力トランジスタＰ１３のバックゲートの電位は、逆相入力トランジスタＰ１２のソースの電位及び正相入力トランジスタＰ１３のソースの電位よりも電源端子ＶＤＤから供給される電源電圧に近い電位になり、逆相入力トランジスタＰ１２の閾値電圧及び正相入力トランジスタＰ１３の閾値電圧を絶対値において増大させることができる。
The current value supplied by the transistor P11 that constitutes the constant current source of the amplifying unit is I1, and the current value that is supplied by the transistor P14 that constitutes the constant current source of the bias generating unit is I2, and the current value of the positive phase input transistor P13 of the amplifying unit is When the channel length and the channel width are L1 and W1, respectively, and the channel length and the channel width of the bias generation input transistor P15 of the bias generation unit are L2 and W2, respectively, I2 / (W2 / L2) ≧ I1 / (W1 / L1) is set so as to satisfy the relationship of / L1), it is guaranteed that the potential of the bias voltage output terminal BO of the bias generation unit 12 is higher than the potential of the first connection point CP1 of the
図１のオペアンプ１０１のボルテージフォロア・オペアンプとしての動作は図６の第１の従来例と同様であるので、説明を省略するが、入力電圧の下限が広がることを説明する図２によれば、本発明の第１の実施例におけるバックゲート効果による閾値電圧の変化分の絶対値をΔＶｔ２とすると、正相入力トランジスタＰ１３及び逆相入力トランジスタＰ１２の閾値電圧は絶対値で（Ｖｔ＋ΔＶｔ２）となる。従って、本実施例の差動増幅回路１では、図２において飽和領域と三極管領域との境界となる正相入力トランジスタＰ１３及び逆相入力トランジスタＰ１２のドレイン電圧は点線ＶＤＣで示すようになり、入力電圧ＶＩＮに対応する負荷トランジスタＮ１１のドレイン電圧を示す（すなわち、ボルテージフォロア・オペアンプとして実際に動作している場合の逆相入力トランジスタＰ１２のドレイン電圧を示す）実線ＶＤＮとの交点が点Ｃに移るので、第１の従来例（下限は点Ａで示される）に比較して入力電圧の下限を広げることができる。
The operation of the
トランジスタＰ１１が供給する電流値をＩ１、トランジスタＰ１４が供給する電流値をＩ２、正相入力トランジスタＰ１３のチャネル長をＬ１、チャネル幅をＷ１、バイアス生成用入力トランジスタＰ１５のチャネル長をＬ２、チャネル幅をＷ２としたときに、Ｉ２／（Ｗ２／Ｌ２）をＩ１／（Ｗ１／Ｌ１）よりもずっと大きく設定することにより、バイアス電圧出力端ＢＯから逆相入力トランジスタＰ１２のバックゲート及び正相入力トランジスタＰ１３のバックゲートに供給する電圧を電源端子ＶＤＤの電圧に近づけることができる。したがって、実用的にはトランジスタＰ１５のチャネル幅Ｗ２を設計ルールで許容される最小の寸法に設定することが好ましい。 The current value supplied by the transistor P11 is I1, the current value supplied by the transistor P14 is I2, the channel length of the positive phase input transistor P13 is L1, the channel width is W1, the channel length of the bias generating input transistor P15 is L2, and the channel width When W2 is W2, by setting I2 / (W2 / L2) much larger than I1 / (W1 / L1), the back gate of the negative-phase input transistor P12 and the positive-phase input transistor from the bias voltage output terminal BO The voltage supplied to the back gate of P13 can be brought close to the voltage of the power supply terminal VDD. Therefore, practically, it is preferable to set the channel width W2 of the transistor P15 to the minimum dimension allowed by the design rule.
また、本実施例では、第２の従来例のように逆相入力トランジスタのバックゲート及び正相入力トランジスタのバックゲートが電源端子ＶＤＤに直接接続されているわけでなく、バイアス生成部１２からバックゲート電圧が供給される構成になっており、電源端子ＶＤＤに電圧変動が生じた場合に正相入力側トランジスタＰ１３のゲート電圧に影響を与える主要な経路がバイアス電圧生成用入力トランジスタＰ１５のゲート容量を介する経路だけになるので、正相入力側トランジスタＰ１３のゲート電圧の変動を低減することができ、第２の従来例と比較してＰＳＲＲの悪化を抑制することができる。ＰＳＲＲの悪化をさらに低減するために、バイアス生成用入力トランジスタＰ１５のチャネル長Ｌ２およびチャネル幅Ｗ２を設計ルールで許容可能な最小の寸法に設定することが好ましい。バイアス電圧生成用入力トランジスタＰ１５のゲート容量が小さくなることにより、電源変動が正相入力側トランジスタＰ１３のゲート電圧に与える影響をさらに低減することができる。 Further, in this embodiment, the back gate of the negative phase input transistor and the back gate of the positive phase input transistor are not directly connected to the power supply terminal VDD as in the second conventional example, but the back gate from the bias generator 12 is not connected. The gate voltage is supplied, and the main path that affects the gate voltage of the positive phase input side transistor P13 when the voltage fluctuation occurs at the power supply terminal VDD is the gate capacitance of the bias voltage generating input transistor P15. Therefore, the fluctuation of the gate voltage of the positive phase input side transistor P13 can be reduced, and the deterioration of PSRR can be suppressed as compared with the second conventional example. In order to further reduce the deterioration of PSRR, it is preferable to set the channel length L2 and the channel width W2 of the bias generation input transistor P15 to the minimum dimensions allowable by the design rule. By reducing the gate capacitance of the bias voltage generating input transistor P15, it is possible to further reduce the influence of power supply fluctuations on the gate voltage of the positive phase input side transistor P13.
さらに、本実施例の増幅部１１は、第１の従来例及び第２の従来例と同様に、電源端子ＶＤＤと接地端子との間に定電流源として働くトランジスタＰ１１と入力トランジスタＰ１２（またはＰ１３）と、負荷トランジスタＮ１１（またはＮ１２）との３個のトランジスタが直列に設けられて構成されるので、電源端子と接地端子との間に４個の電界効果トランジスタが直列に設けられて構成される第３の従来例よりも低い電源電圧で動作することができる。
Further, the amplifying
なお、図１においては負荷トランジスタＮ１１のゲートとドレインとが第１の出力端子Ｏ１に接続され、負荷トランジスタＮ１２のゲートが負荷トランジスタＮ１１のドレインに接続されているが、これに換えて負荷トランジスタＮ１２のゲートとドレインとが第２の出力端子Ｏ２に接続され、負荷トランジスタＮ１１のゲートが負荷トランジスタＮ１２のドレインに接続されるように構成してもよい。 In FIG. 1, the gate and drain of the load transistor N11 are connected to the first output terminal O1, and the gate of the load transistor N12 is connected to the drain of the load transistor N11. The gate and drain of the transistor may be connected to the second output terminal O2, and the gate of the load transistor N11 may be connected to the drain of the load transistor N12.
さらに、図１においてはＶＢ０、ＶＢ１、ＶＢ２が何れも異なる電圧として示されているが、例えばＶＢ１とＶＢ２とを同一電圧に設定してもよく、またはＶＢ０、ＶＢ１、ＶＢ２のすべてを同一電圧に設定して構成してもよい。 Further, although VB0, VB1, and VB2 are all shown as different voltages in FIG. 1, for example, VB1 and VB2 may be set to the same voltage, or all of VB0, VB1, and VB2 are set to the same voltage. It may be configured.
図３は、差動増幅回路１に換えて差動増幅回路１ａを用いた本発明の第２の実施例のオペアンプ１０２を適用して構成したボルテージフォロア・オペアンプの回路図である。第２の実施例は、図１の第１の実施例と比較して、差動増幅回路１ａのバイアス生成部１２ａにおいてバイアス電圧生成用のトランジスタＰ１５のバックゲートがバイアス電圧出力端ＢＯに接続されている点が異なるのみであり、他の構成は第１の実施例と同一である。本実施例の動作、効果については第１の実施例と同様であるので、説明を省略する。
FIG. 3 is a circuit diagram of a voltage follower operational amplifier configured by applying the
図４は、差動増幅回路２および出力回路２３を用いた本発明の第３の実施例のオペアンプ１０３を適用して構成したボルテージフォロア・オペアンプの回路図である。第３の実施例は、第１の実施例の電源の極性を逆転するとともに回路を構成するＭＯＳトランジスタの導電性を逆にしたものである。したがって、本実施例では入力電圧の上限が広がることになる。
FIG. 4 is a circuit diagram of a voltage follower operational amplifier configured by applying the
図４において、オペアンプ１０３は、ＮチャネルＭＯＳトランジスタＮ２１，Ｎ２２，Ｎ２３とＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２とで構成される増幅部２１と、ＮチャネルＭＯＳトランジスタＮ２４，Ｎ２５とＰチャネルＭＯＳトランジスタＰ２３とで構成されるバイアス生成部２２とを備える差動増幅回路２と、ＰチャネルＭＯＳトランジスタＰ１６及びＮチャネルＭＯＳトランジスタＮ１４で構成される出力回路２３とを備えて構成される。
In FIG. 4, an
差動増幅回路２の増幅部２１は、ソースが接地端子に接続されドレインが接続点ＣＰ１に接続されゲートに定電圧ＶＢ１が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＮ２１と、ソースが接続点ＣＰ１に接続されゲートが逆相入力端子（−ＩＮ）に接続されドレインが差動増幅回路２の第１の出力端子Ｏ１に接続された逆相入力トランジスタＮ２２と、ドレイン及びゲートが第１の出力端子Ｏ１に接続されソースが電源端子ＶＤＤに接続された逆相入力側の負荷トランジスタＰ２１と、ソースが接続点ＣＰ１に接続されゲートが正相入力端子（＋ＩＮ）に接続されドレインが差動増幅回路２の第２の出力端子Ｏ２に接続された正相入力トランジスタＮ２３と、ドレインが第２の出力端子Ｏ２に接続されゲートが負荷トランジスタＰ２１のドレインに接続されソースが電源端子ＶＤＤに接続された正相入力側の負荷トランジスタＰ２２とを備えて構成される。
The amplifying
バイアス生成部２２は、ソースが接地端子に接続されドレインがバイアス生成部２２のバイアス電圧出力端ＢＯに接続されゲートに定電圧ＶＢ２が供給されて飽和領域で動作することにより定電流源として動作するトランジスタＮ２４と、ソースがバイアス電圧出力端ＢＯに接続されゲートが正相入力端子（＋ＶＩ）に接続されドレインが第２の接続点ＣＰ２に接続されバックゲートが接地端子に接続されたバイアス生成用の入力トランジスタＮ２５と、ドレインとゲートが第２の接続点ＣＰ２に接続されソースが電源端子ＶＤＤに接続された負荷トランジスタＰ２３とを備えて構成される。バイアス生成部２２のバイアス電圧出力端ＢＯは、増幅部２１の逆相入力トランジスタＮ２２のバックゲート及び正相入力トランジスタＮ２３のバックゲートに接続されている。
The
出力回路２３はソースが接地端子に接続されゲートに定電圧ＶＢ０が供給されて定電流源として動作するトランジスタＮ２６と、ドレインがトランジスタＮ２６のドレインに接続されると共に出力回路２３の出力端子（オペアンプの出力端子を兼ねる）Ｏ３に接続されゲートが差動増幅回路２の出力端子Ｏ２に接続されソースが電源端子ＶＤＤに接続された出力駆動トランジスタＰ２４とで構成され、トランジスタＰ２４のゲートに入力する信号を反転増幅してオペアンプ１０３の出力端子Ｏ３に出力する。
The
さらに、図４においてオペアンプ１０１は、出力回路２３の出力端子Ｏ３と差動増幅回路２の逆相入力端子（−ＩＮ）とが接続されてボルテージフォロア・オペアンプとして構成されている。
Further, in FIG. 4, the
本実施例では第１の実施例に対して電源の極性、各ＭＯＳトランジスタの導電性が逆になっているので、第１の実施例では入力電圧の下限を広げることができたのに対して本実施例では入力電圧の上限を広げることができることになる。その他の効果、すなわちＰＳＲＲ（本実施例の場合には接地端子に供給される電圧の変動に対する除去比となる）の悪化の抑制と低電源電圧に適していることは第１の実施例と同様である。 In this embodiment, since the polarity of the power source and the conductivity of each MOS transistor are opposite to those in the first embodiment, the lower limit of the input voltage can be expanded in the first embodiment. In this embodiment, the upper limit of the input voltage can be expanded. Similar to the first embodiment, it is suitable for other effects, that is, suppression of deterioration of PSRR (in the case of this embodiment, a removal ratio with respect to fluctuation of the voltage supplied to the ground terminal) and low power supply voltage. It is.
なお、図４においては負荷トランジスタＰ２１のゲートとドレインとが第１の出力端子Ｏ１に接続され、負荷トランジスタＰ２２のゲートが負荷トランジスタＰ２１のドレインに接続されているが、これに換えて負荷トランジスタＰ２２のゲートとドレインとが第２の出力端子Ｏ２に接続され、負荷トランジスタＰ２１のゲートが負荷トランジスタＰ２２のドレインに接続されるように構成してもよい。 In FIG. 4, the gate and drain of the load transistor P21 are connected to the first output terminal O1, and the gate of the load transistor P22 is connected to the drain of the load transistor P21. Instead, the load transistor P22 is connected. The gate and drain of the transistor may be connected to the second output terminal O2, and the gate of the load transistor P21 may be connected to the drain of the load transistor P22.
さらに、図４においてはＶＢ０、ＶＢ１、ＶＢ２が何れも異なる電圧として示されているが、例えばＶＢ１とＶＢ２とを同一電圧に設定してもよく、またはＶＢ０、ＶＢ１、ＶＢ２のすべてを同一電圧に設定して構成してもよい。 Furthermore, although VB0, VB1, and VB2 are all shown as different voltages in FIG. 4, for example, VB1 and VB2 may be set to the same voltage, or all of VB0, VB1, and VB2 are set to the same voltage. It may be configured.
図５は、差動増幅回路２に換えて差動増幅回路２ａを用いた本発明の第４の実施例のオペアンプ１０４を適用して構成したボルテージフォロア・オペアンプの回路図である。第４の実施例は、図４の第３の実施例と比較して、差動増幅回路２ａのバイアス生成部２２ａにおいてバイアス電圧生成用のトランジスタＮ２５のバックゲートがバイアス電圧出力端ＢＯに接続されている点が異なるのみであり、他の構成は第３の実施例と同一である。本実施例の効果については第３の実施例と同様であるので、説明を省略する。
FIG. 5 is a circuit diagram of a voltage follower operational amplifier configured by applying the
１，１ａ，２，２ａ 差動増幅回路
１１，２１ 増幅部
１２，１２ａ，２２，２２ａ バイアス生成部
１３，２３ 出力回路
１０１，１０２，１０３，１０４ オペアンプ（演算増幅回路）
1, 1a, 2, 2a
Claims (11)
前記第１の入力端子にゲートが接続された第３の電界効果トランジスタを有して前記第１及び第２の電界効果トランジスタの共通接続点に応じた電圧を発生し、当該電圧を前記第１及び第２のトランジスタのバックゲートに供給するバイアス生成回路と、
を備えることを特徴とする演算増幅回路。 First and second field effect transistors connected in differential form and having respective gates connected to first and second input terminals;
A third field effect transistor having a gate connected to the first input terminal is used to generate a voltage according to a common connection point of the first and second field effect transistors, and the voltage is applied to the first input terminal. And a bias generation circuit for supplying a back gate of the second transistor;
An operational amplifier circuit comprising:
一端が前記第１の電源端子に接続され他端が第１の接続点に接続された第１の定電流源回路と、
ソースが前記第１の接続点に接続されゲートが前記逆相入力端子に接続されドレインが前記第１の出力端子に接続された第１導電型の第１の電界効果トランジスタと、
ソースが前記第１の接続点に接続されゲートが前記正相入力端子に接続されドレインが前記第２の出力端子に接続された第１導電型の第２の電界効果トランジスタと、
前記第１の出力端子と前記第２の電源端子との間に設けられた第１の負荷回路と、
前記第２の出力端子と前記第２の電源端子との間に設けられた第２の負荷回路と、
前記正相入力端子からの入力信号に応じて前記第１の電源端子に供給される電圧と前記第１の接続点の電圧との中間のバイアス電圧を生成してバイアス電圧出力端から出力し前記第１の電界効果トランジスタのバックゲート及び前記第２の電界効果トランジスタのバックゲートに供給するバイアス生成回路と、
を備えることを特徴とする演算増幅回路。 A first power terminal, a second power terminal, a negative phase input terminal, a positive phase input terminal, a first output terminal, a second output terminal,
A first constant current source circuit having one end connected to the first power supply terminal and the other end connected to a first connection point;
A first conductivity type first field effect transistor having a source connected to the first connection point, a gate connected to the negative-phase input terminal, and a drain connected to the first output terminal;
A second field effect transistor of a first conductivity type, having a source connected to the first connection point, a gate connected to the positive phase input terminal, and a drain connected to the second output terminal;
A first load circuit provided between the first output terminal and the second power supply terminal;
A second load circuit provided between the second output terminal and the second power supply terminal;
In response to an input signal from the positive phase input terminal, a bias voltage intermediate between the voltage supplied to the first power supply terminal and the voltage at the first connection point is generated and output from the bias voltage output terminal. A bias generation circuit for supplying a back gate of the first field effect transistor and a back gate of the second field effect transistor;
An operational amplifier circuit comprising:
前記第３の出力端子と前記逆相入力端子とが接続されていることを特徴とする請求項３に記載の演算増幅回路。 An output circuit for inputting and amplifying a signal from the second output terminal and outputting the amplified signal to the third output terminal;
The operational amplifier circuit according to claim 3, wherein the third output terminal and the reverse-phase input terminal are connected.
前記第２の負荷回路は、ドレインが前記第２の出力端子に接続されソースが前記第２の電源に接続された第２導電型の第４の電界効果トランジスタを有し、
前記第３の電界効果トランジスタのゲート及び前記第４の電界効果トランジスタのゲートは前記第３の電界効果トランジスタのドレインまたは前記第４の電界効果トランジスタのドレインのいずれかに接続されたことを特徴とする請求項３または４に記載の演算増幅回路。 The first load circuit includes a third electric field of a second conductivity type having a conductivity type opposite to the first conductivity type having a drain connected to the first output terminal and a source connected to the second power source. Having an effect transistor,
The second load circuit includes a fourth conductivity type fourth field effect transistor having a drain connected to the second output terminal and a source connected to the second power supply.
The gate of the third field effect transistor and the gate of the fourth field effect transistor are connected to either the drain of the third field effect transistor or the drain of the fourth field effect transistor. The operational amplifier circuit according to claim 3 or 4.
一端が前記第１の電源端子に接続され他端が前記バイアス電圧出力端に接続された第２の定電流源回路と、
ソースが前記バイアス電圧出力端に接続されゲートが前記正相入力端子に接続されドレインが第２の接続点に接続されバックゲートが前記第１の電源端子に接続された第１導電型の第５の電界効果トランジスタと、
ドレインとゲートが前記第２の接続点に接続されソースが前記第２の電源端子に接続された第２導電型の第６の電界効果トランジスタと、
を有することを特徴とする請求項３、４または５に記載の演算増幅回路。 The bias generation circuit includes:
A second constant current source circuit having one end connected to the first power supply terminal and the other end connected to the bias voltage output end;
A fifth of first conductivity type having a source connected to the bias voltage output terminal, a gate connected to the positive phase input terminal, a drain connected to a second connection point, and a back gate connected to the first power supply terminal. Field effect transistors,
A second conductivity type sixth field effect transistor having a drain and a gate connected to the second connection point and a source connected to the second power supply terminal;
The operational amplifier circuit according to claim 3, 4 or 5.
一端が前記第１の電源端子に接続され他端が前記バイアス電圧出力端に接続された第２の定電流源回路と、
ソースが前記バイアス電圧出力端に接続されゲートが前記正相入力端子に接続されドレインが第２の接続点に接続されバックゲートが前記バイアス電圧出力端に接続された第１導電型の第５の電界効果トランジスタと、
ドレインとゲートが前記第２の接続点に接続されソースが前記第２の電源端子に接続された第２導電型の第６の電界効果トランジスタと、
を有することを特徴とする請求項３、４または５に記載の演算増幅回路。 The bias generation circuit includes:
A second constant current source circuit having one end connected to the first power supply terminal and the other end connected to the bias voltage output end;
A first conductivity type fifth transistor having a source connected to the bias voltage output terminal, a gate connected to the positive phase input terminal, a drain connected to a second connection point, and a back gate connected to the bias voltage output terminal. A field effect transistor;
A second conductivity type sixth field effect transistor having a drain and a gate connected to the second connection point and a source connected to the second power supply terminal;
The operational amplifier circuit according to claim 3, 4 or 5.
前記第２の定電流源回路が供給する電流値をＩ２とし、
前記第２の電界効果トランジスタのチャネル長、チャネル幅をそれぞれＬ１、Ｗ１とし、
前記第５の電界効果トランジスタのチャネル長、チャネル幅をそれぞれＬ２、Ｗ２としたときに、
Ｉ２／（Ｗ２／Ｌ２）≧Ｉ１／（Ｗ１／Ｌ１）の関係を満たすように設定されたことを特徴とする請求項６または７に記載の演算増幅回路。 The current value supplied by the first constant current source circuit is I1,
The current value supplied by the second constant current source circuit is I2,
The channel length and channel width of the second field effect transistor are L1 and W1, respectively.
When the channel length and the channel width of the fifth field effect transistor are L2 and W2, respectively.
8. The operational amplifier circuit according to claim 6, wherein the operational amplifier circuit is set to satisfy a relationship of I2 / (W2 / L2) ≧ I1 / (W1 / L1).
前記第２の定電流源回路が、ソースが前記第１の電源端子に接続されゲートに定電圧が供給されドレインが前記バイアス電圧出力端に接続されて飽和領域で動作する第１導電型の電界効果トランジスタを有することを特徴とする請求項６または７に記載の演算増幅回路。 In the first constant current source circuit, a source is connected to the first power supply terminal, a constant voltage is supplied to a gate, a drain is connected to the first connection point, and operates in a saturation region. A field effect transistor,
In the second constant current source circuit, a source is connected to the first power supply terminal, a constant voltage is supplied to a gate, a drain is connected to the bias voltage output terminal, and an electric field of a first conductivity type that operates in a saturation region. 8. The operational amplifier circuit according to claim 6, further comprising an effect transistor.
前記第２の電源端子に低電位側の電源電圧が供給され、
前記第１導電型の電界効果トランジスタがＰチャネルのＭＯＳトランジスタであり、
前記第２導電型の電界効果トランジスタがＮチャネルのＭＯＳトランジスタであることを特徴とする請求項５、６、７または９に記載の演算増幅回路。 A power supply voltage on the high potential side is supplied to the first power supply terminal;
A low-potential-side power supply voltage is supplied to the second power supply terminal;
The first conductivity type field effect transistor is a P-channel MOS transistor;
10. The operational amplifier circuit according to claim 5, wherein the second conductivity type field effect transistor is an N-channel MOS transistor.
前記第２の電源端子に高電位側の電源電圧が供給され、
前記第１導電型の電界効果トランジスタがＮチャネルのＭＯＳトランジスタであり、
前記第２導電型の電界効果トランジスタがＰチャネルのＭＯＳトランジスタであることを特徴とする請求項５、６、７または９に記載の演算増幅回路。
A low-potential-side power supply voltage is supplied to the first power supply terminal;
A high-potential-side power supply voltage is supplied to the second power supply terminal;
The first conductivity type field effect transistor is an N-channel MOS transistor;
10. The operational amplifier circuit according to claim 5, wherein the second conductivity type field effect transistor is a P-channel MOS transistor.
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| JP2003367283A JP2005136473A (en) | 2003-10-28 | 2003-10-28 | Operational amplifier circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251507A (en) * | 2006-03-15 | 2007-09-27 | New Japan Radio Co Ltd | Differential amplifier circuit |
| JP2017192124A (en) * | 2016-02-10 | 2017-10-19 | 株式会社半導体エネルギー研究所 | Semiconductor device, electronic component, and electronic equipment |
| JP2019033398A (en) * | 2017-08-08 | 2019-02-28 | ローム株式会社 | Differential circuit |
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2003
- 2003-10-28 JP JP2003367283A patent/JP2005136473A/en active Pending
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