JP2005136038A

JP2005136038A - Nonvolatile semiconductor memory and its fabricating process

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Publication number: JP2005136038A
Application number: JP2003368724A
Authority: JP
Inventors: Kazuhiro Shimizu; 和裕清水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2005-05-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory capable of enhancing the breakdown voltage of a high breakdown voltage transistor while reducing the cost, and to provide its fabricating process. <P>SOLUTION: An information memory element having first gate electrodes 3a/4a/5a/6a on a first gate insulating film 2a, a first diffusion layer 7a, and a first diffusion layer insulating film 8a formed thereon, an information operating element having second gate electrodes 3b/4b/5b/6b on a second gate insulating film 2b, a second diffusion layer 7b, and a second diffusion layer insulating film 8b formed thereon, and a signal potential generating element having third gate electrodes 3c/4c/5c/6c on a third gate insulating film 2c thicker than the first gate insulating film 2a and the second gate insulating film 2b, a third diffusion layer 7c, and a third diffusion layer insulating film 8c formed thereon are provided on a first conductivity type semiconductor substrate. The third diffusion layer insulating film 8c is thinner than the third gate insulating film 2c and having a thickness substantially equal to those of the first diffusion layer insulating film 8a and/or the second diffusion layer insulating film 8b. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関する。 The present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof.

近年、モバイル機器やインターネット家電の発展に伴い、携帯可能で電源を切っても情報が消えないシリコンメモリカードが急速に普及している。このようなシリコンメモリカードに用いられる不揮発性半導体メモリは、従来の磁気媒体と異なり、電気的にデータの書き換えが可能で、大容量化、低コスト化が可能である。 In recent years, with the development of mobile devices and Internet home appliances, silicon memory cards that are portable and do not lose information even when the power is turned off are rapidly spreading. Unlike a conventional magnetic medium, the nonvolatile semiconductor memory used in such a silicon memory card can electrically rewrite data, and can have a large capacity and a low cost.

その中で、フラッシュメモリは、情報のリセットを数Ｋｂｙｔｅ程度の固まり単位（通常セクタ或いはブロックと呼ばれる）で一括に行うことが可能である。このようなフラッシュメモリのアレイ構成として、ＮＯＲ型、ＮＡＮＤ型が挙げられるが、通常メモリカードのような大容量のデータ格納には、ＮＡＮＤ型が用いられている（例えば特許文献１参照）。 Among them, the flash memory can collectively reset information in units of chunks (usually called sectors or blocks) of about several Kbytes. As an array configuration of such a flash memory, there are a NOR type and a NAND type, and a NAND type is used for storing large-capacity data like a normal memory card (see, for example, Patent Document 1).

このようなＮＡＮＤ型フラッシュメモリのセルアレイ部の平面図を図１４に、図１４のＡ−Ａ’断面図を図１５に示す。ｐ型半導体基板に、複数の素子領域１０１が形成され、素子分離領域１０２により分離されている。素子領域１０１には、複数個のメモリセルとその両端に配置される選択トランジスタが、ソース及びドレインとなるｎ型拡散層１０３を共有して、直列に接続されてＮＡＮＤ列を構成している。メモリセルは、素子分離領域１０２上で電荷蓄積層１０４が分離されることにより、各ＮＡＮＤ列に分離されている。これらはゲート絶縁膜上１０５に、電荷蓄積層１０４、ゲート間絶縁膜１０６、制御ゲート１０７、ゲートキャップ膜１０８からなる積層ゲート構造を有している。そして、選択トランジスタの電荷蓄積層１０４或いは電荷蓄積層１０４と制御ゲート１０７は、ゲート信号線（図示せず）に接続され、そのドレイン或いはソースとなるｎ型拡散層１０３は、各積層ゲートを被覆する層間絶縁膜１０９に形成されたビット線コンタクト１１０を介して、ビット線１１１に接続され、他方は共通ソース線コンタクト１１２を介して共通ソース線１１３に接続されている。 FIG. 14 is a plan view of a cell array portion of such a NAND flash memory, and FIG. 15 is a cross-sectional view taken along the line A-A ′ of FIG. A plurality of element regions 101 are formed on a p-type semiconductor substrate and separated by an element isolation region 102. In the element region 101, a plurality of memory cells and select transistors arranged at both ends thereof are connected in series while sharing an n-type diffusion layer 103 serving as a source and a drain to form a NAND string. The memory cell is separated into each NAND string by separating the charge storage layer 104 on the element isolation region 102. These have a stacked gate structure including a charge storage layer 104, an intergate insulating film 106, a control gate 107, and a gate cap film 108 on a gate insulating film 105. The charge storage layer 104 or the charge storage layer 104 of the selection transistor and the control gate 107 are connected to a gate signal line (not shown), and the n-type diffusion layer 103 serving as the drain or source covers each stacked gate. The other is connected to the bit line 111 through the bit line contact 110 formed in the interlayer insulating film 109, and the other is connected to the common source line 113 through the common source line contact 112.

このような構造のフラッシュメモリにおいて、ゲート電極と半導体間の極薄ゲート絶縁膜間で、トンネル現象或いはホットエレクトロン現象を用いて、電荷の授受を行うことにより、データの書き換えが行われる。例えば、電荷蓄積層に電子が過剰に注入された場合には、制御ゲート下のＭＯＳＦＥＴのしきい電圧が、電子が注入されていない中性状態に比べて正の高い値となり、電荷蓄積層から過剰に電子が放出される（或いは電荷蓄積層に過剰に正孔が注入される）場合には、しきい電圧が中性状態に比べて低い負の値となる。 In the flash memory having such a structure, data is rewritten by transferring charges between the gate electrode and the ultra-thin gate insulating film between the semiconductor using a tunnel phenomenon or a hot electron phenomenon. For example, when electrons are excessively injected into the charge storage layer, the threshold voltage of the MOSFET under the control gate becomes a positive value higher than that in the neutral state where no electrons are injected, and When excessive electrons are emitted (or excessive holes are injected into the charge storage layer), the threshold voltage becomes a negative value lower than that in the neutral state.

仮に、電荷蓄積層に電子注入を行った状態を、‘０’状態とし、電子放出を行った状態を‘１’状態と定義すると、‘０’状態のしきい電圧（正）と、‘１’状態のしきい電圧（負）の中間電位（例えば、０Ｖ）を制御ゲートに印加し、中間電位（Ｖｃｃ：例えば３Ｖ）をビット線に印加し、０Ｖを共通ソース線に印加すれば、セルのしきい電圧が０Ｖよりも高い‘０’状態であれば、ビット線とソース線間にセル電流が流れず、０Ｖより低い‘１’状態であれば、セル電流が流れるため、セルの‘０’、‘１’状態を判別することができる。 If a state where electrons are injected into the charge storage layer is defined as a “0” state, and a state where electrons are emitted is defined as a “1” state, a threshold voltage (positive) in the “0” state and “1” are defined. If the intermediate potential (eg, 0V) of the threshold voltage (negative) in the state is applied to the control gate, the intermediate potential (Vcc: eg 3V) is applied to the bit line, and 0V is applied to the common source line, the cell If the threshold voltage of the cell is '0' higher than 0V, the cell current does not flow between the bit line and the source line. If the threshold voltage is lower than 0V, the cell current flows. The “0” and “1” states can be discriminated.

フラッシュメモリでは、このような‘０’、‘１’状態を１ｂｉｔ情報と認識させることにより情報記憶を行う。そして、メモリセルを‘１’状態に変える動作を書き込み、‘０’状態に変える動作を消去、‘０’状態と‘１’状態を判別する動作を読み出しという。 The flash memory stores information by recognizing such “0” and “1” states as 1-bit information. An operation for changing the memory cell to the ‘1’ state is written, an operation for changing the state to the ‘0’ state is erased, and an operation for discriminating between the ‘0’ state and the ‘1’ state is referred to as reading.

トンネル現象を用いて電荷の授受を行う場合、情報書き込みは以下のように行われる。尚、ホットエレクトロン現象を用いる場合でも基本的には同様である。すなわち、制御ゲートに選択信号を入力し、ビット線に情報信号を入力して、信号入力するセルを選択する。一般的には、選択信号として１０Ｖ以上の高電圧（Ｖｐｐ）を印加し、情報信号としては、基準電位（Ｖｓｓ：例えば０Ｖ）を入力すると、電荷蓄積層と半導体基板間に高電界が発生し、半導体基板表面に形成されている反転電子が電荷蓄積層に注入される。これは極薄ゲート絶縁膜間に高電界が印加されることによりＦＮトンネリング現象が発生し、反転電子が半導体基板から電荷蓄積層に注入されるためである。一方、情報信号として電源電位（例えば３Ｖ）を入力すると、電荷蓄積層と半導体基板間の電界が弱まり、ＦＮトンネリング現象が発生せず、電荷は注入されない。すなわち、同一制御ゲートに連なるメモリセル群の中で、電荷を注入するセルと注入しないセルを選択することが可能となる。 When charge is transferred using a tunnel phenomenon, information writing is performed as follows. Even when the hot electron phenomenon is used, it is basically the same. That is, a selection signal is input to the control gate, an information signal is input to the bit line, and a cell to which the signal is input is selected. In general, when a high voltage (Vpp) of 10 V or more is applied as a selection signal and a reference potential (Vss: 0 V, for example) is input as an information signal, a high electric field is generated between the charge storage layer and the semiconductor substrate. Inverted electrons formed on the surface of the semiconductor substrate are injected into the charge storage layer. This is because an FN tunneling phenomenon occurs when a high electric field is applied between the ultrathin gate insulating films, and inverted electrons are injected from the semiconductor substrate into the charge storage layer. On the other hand, when a power supply potential (for example, 3 V) is input as an information signal, the electric field between the charge storage layer and the semiconductor substrate is weakened, the FN tunneling phenomenon does not occur, and no charge is injected. That is, it is possible to select a cell for injecting a charge and a cell for non-injection from among a group of memory cells connected to the same control gate.

反対に、情報消去は、制御ゲートと半導体基板に印加される電位関係を、情報書き込みのときと逆にすればよい。すなわち、制御ゲートに基準電位（Ｖｓｓ）を印加し、半導体基板に高電圧（Ｖｐｐ）を印加して、電荷蓄積層と半導体基板間のゲート絶縁膜に印加される電界の向きを書き込み状態と反対にすることにより、電荷蓄積層に蓄積されている電子が、ゲート絶縁膜を介して、ＦＮトンネリングによって半導体基板に放出される。 On the contrary, in the information erasing, the potential relationship applied to the control gate and the semiconductor substrate may be reversed from that in the information writing. That is, a reference potential (Vss) is applied to the control gate, a high voltage (Vpp) is applied to the semiconductor substrate, and the direction of the electric field applied to the gate insulating film between the charge storage layer and the semiconductor substrate is opposite to the writing state. By doing so, electrons stored in the charge storage layer are emitted to the semiconductor substrate by FN tunneling through the gate insulating film.

このようなメモリセルを駆動させる中間電位（Ｖｃｃ）や高電圧（Ｖｐｐ）は、夫々メモリセルアレイの外側に配置した周辺トランジスタにより制御、印加される。中間電位（Ｖｃｃ）を印加する低電圧駆動用トランジスタ（以下、Ｖｃｃトランジスタ）は、メモリセルと同等かそれ以下の膜厚のゲート絶縁膜を備えるものであり、拡散層に印加される電界はメモリセルより低い。一方、高電圧（Ｖｐｐ）を印加する高電圧駆動用（高耐圧）トランジスタ（以下、Ｖｐｐトランジスタ）は、メモリセルよりはるかに厚いゲート絶縁膜を備えるＶｐｐ構造を有している。 The intermediate potential (Vcc) and the high voltage (Vpp) for driving such a memory cell are controlled and applied by peripheral transistors arranged outside the memory cell array. A low voltage driving transistor (hereinafter referred to as a Vcc transistor) to which an intermediate potential (Vcc) is applied includes a gate insulating film having a thickness equal to or less than that of a memory cell, and the electric field applied to the diffusion layer is a memory. Lower than cell. On the other hand, a high voltage driving (high withstand voltage) transistor (hereinafter referred to as a Vpp transistor) that applies a high voltage (Vpp) has a Vpp structure including a gate insulating film much thicker than a memory cell.

図１６に、一般的なメモリセル、Ｖｃｃトランジスタ、Ｖｐｐトランジスタの断面構造図を示す。メモリセルは、ｐ型半導体基板２０１ａ上に形成されたゲート絶縁膜２０２ａ上に、積層、パターニングされた電荷蓄積層２０３ａ、絶縁層２０４ａ、制御ゲート２０５ａ、ゲートキャップ膜２０６ａからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにｎ型拡散層２０７ａが形成されている。そして、これらは層間絶縁膜２０９ａで覆われている。 FIG. 16 shows a cross-sectional structure diagram of a general memory cell, a Vcc transistor, and a Vpp transistor. In the memory cell, a stacked gate including a stacked and patterned charge storage layer 203a, insulating layer 204a, control gate 205a, and gate cap film 206a is formed on a gate insulating film 202a formed on a p-type semiconductor substrate 201a. The n-type diffusion layer 207a is formed so as to sandwich the region below the stacked gate. These are covered with an interlayer insulating film 209a.

Ｖｃｃトランジスタは、メモリセルと同様に、ｐ型半導体基板２０１ｂ上に形成されたゲート絶縁膜２０２ｂ上に、積層、パターニングされた電荷蓄積層２０３ｂ、絶縁層２０４ｂ、制御ゲート２０５ｂ、ゲートキャップ膜２０６ｂからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにｎ型拡散層２０７ｂが形成されている。これらは層間絶縁膜２０９ｂで覆われ、拡散層上にはコンタクトホール２１０ｂが形成されている。 Similar to the memory cell, the Vcc transistor includes a charge storage layer 203b, an insulating layer 204b, a control gate 205b, and a gate cap film 206b stacked and patterned on the gate insulating film 202b formed on the p-type semiconductor substrate 201b. A stacked gate is formed, and an n-type diffusion layer 207b is formed so as to sandwich a region below the stacked gate. These are covered with an interlayer insulating film 209b, and a contact hole 210b is formed on the diffusion layer.

Ｖｐｐトランジスタは、ｐ型半導体基板２０１ｃ上に形成された厚いゲート絶縁膜２０２ｃ上に、積層、パターニングされた電荷蓄積層２０３ｃ、絶縁層２０４ｃ、制御ゲート２０５ｃ、ゲートキャップ膜２０６ｃからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにソース、ドレイン領域となるｎ型拡散層２０７ｃが形成されている。これらは層間絶縁膜２０９ｃで覆われ、拡散層上にはコンタクトホール２１０ｃが形成されている。 In the Vpp transistor, a stacked gate composed of a stacked and patterned charge storage layer 203c, insulating layer 204c, control gate 205c, and gate cap film 206c is formed on a thick gate insulating film 202c formed on a p-type semiconductor substrate 201c. In addition, an n-type diffusion layer 207c serving as a source and drain region is formed so as to sandwich the region below the stacked gate. These are covered with an interlayer insulating film 209c, and a contact hole 210c is formed on the diffusion layer.

このようなＶｐｐトランジスタにおいて、拡散層の不純物濃度は、メモリセルやＶｃｃトランジスタに比べて一桁近く低く設定されている。これは、ＰＮ接合の接合耐圧が、Ｐ領域及びＮ領域の不純物濃度が高くなると低下するためである。また、拡散層上の絶縁膜厚は、メモリセルやＶｃｃトランジスタに比べて数十ｎｍ程度厚くなっている。従って、上述のような低濃度の拡散層を形成するためには、このような厚い拡散層絶縁膜を通過させる高加速電圧を用いたイオン注入により不純物を注入する必要がある。
特開２００２−５７２３０号公報 In such a Vpp transistor, the impurity concentration of the diffusion layer is set to be nearly one digit lower than that of the memory cell or the Vcc transistor. This is because the junction breakdown voltage of the PN junction decreases as the impurity concentration in the P region and N region increases. Further, the insulating film thickness on the diffusion layer is about several tens of nm thicker than the memory cell and the Vcc transistor. Therefore, in order to form the low concentration diffusion layer as described above, it is necessary to implant impurities by ion implantation using a high acceleration voltage that passes through such a thick diffusion layer insulating film.
JP 2002-57230 A

このように、Ｖｐｐトランジスタの拡散層形成条件は、メモリセルやＶｃｃトランジスタと大きく異なっており、同時に拡散層を形成することは困難である。すなわち、全面マスクレスで、メモリセルやＶｃｃトランジスタの拡散層形成条件で、不純物を注入しても、厚い拡散層絶縁膜を通過させることができない。反対に、Ｖｐｐトランジスタの拡散層形成条件でメモリセルやＶｃｃトランジスタの拡散層を形成すると、メモリセルのゲート端に高加速で不純物が注入されるため、実効ゲート長が短くなり、いわゆる短チャネル効果によるしきい電圧低下、オフ特性劣化などを引き起こしてしまう。従って、拡散層形成工程を共通化して低コスト化を図ることが困難であるという問題があった。 Thus, the diffusion layer forming conditions of the Vpp transistor are greatly different from those of the memory cell and the Vcc transistor, and it is difficult to form the diffusion layer at the same time. That is, even if impurities are implanted under conditions for forming a diffusion layer of a memory cell or a Vcc transistor without masking the entire surface, the thick diffusion layer insulating film cannot be passed. On the other hand, when the diffusion layer of the memory cell or the Vcc transistor is formed under the condition for forming the diffusion layer of the Vpp transistor, the effective gate length is shortened because impurities are implanted at the gate end of the memory cell at a high acceleration, so-called short channel effect. Causes threshold voltage drop and off-characteristic deterioration. Therefore, there is a problem that it is difficult to reduce the cost by making the diffusion layer forming process common.

また、高加速電圧イオン注入により、横方向の不純物散乱が生じるため、実効ゲート長を短くし、Ｖｐｐトランジスタのパンチスルー耐圧やドレイン耐圧の劣化を生じてしまうという問題があった。 Further, since high-acceleration voltage ion implantation causes lateral impurity scattering, the effective gate length is shortened, resulting in deterioration of punch-through breakdown voltage and drain breakdown voltage of the Vpp transistor.

そこで、本発明は、従来の問題を取り除き、Ｖｐｐトランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a nonvolatile semiconductor memory device and a method for manufacturing the same that can eliminate the conventional problems, improve the breakdown voltage of the Vpp transistor, and reduce the cost. .

本発明の一態様によれば、第1導電型の半導体基板と、前記半導体基板上の所定領域に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に、前記第1のゲート絶縁膜下の領域を挟むように形成された第2導電型の第1の拡散層と、前記第1の拡散層上に形成された第1の拡散層絶縁膜を備える情報記憶素子と、前記半導体基板上の所定領域に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板に、前記第２のゲート絶縁膜下の領域を挟むように形成された第2導電型の第２の拡散層と、前記第２の拡散層上に形成された第２の拡散層絶縁膜を備える情報演算素子と、前記半導体基板上の所定領域に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜より厚い第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記半導体基板に、前記第３のゲート絶縁膜下の領域を挟むように形成された第2導電型の第３の拡散層と、前記第３の拡散層上に形成された第３の拡散層絶縁膜を備える信号電位生成素子を備え、前記第3の拡散層絶縁膜は、前記第3のゲート絶縁膜より薄く、且つ前記第1の拡散層絶縁膜及び／又は前記第2の拡散層絶縁膜と実質的に同じ膜厚であることを特徴とする不揮発性半導体記憶装置が提供される。 According to one aspect of the present invention, a first conductivity type semiconductor substrate, a first gate electrode formed in a predetermined region on the semiconductor substrate via a first gate insulating film, and the semiconductor substrate A second diffusion type first diffusion layer formed so as to sandwich a region under the first gate insulating film, and a first diffusion layer insulating film formed on the first diffusion layer An information storage element, a second gate electrode formed via a second gate insulating film in a predetermined region on the semiconductor substrate, and a region under the second gate insulating film sandwiched between the semiconductor substrate A second diffusion layer of the second conductivity type formed as described above, an information processing element comprising a second diffusion layer insulating film formed on the second diffusion layer, and a predetermined region on the semiconductor substrate. And a third gate insulating film thicker than the first gate insulating film and the second gate insulating film. A third diffusion electrode of the second conductivity type formed on the semiconductor substrate so as to sandwich a region under the third gate insulating film, and on the third diffusion layer A signal potential generating element including a third diffusion layer insulating film formed on the first diffusion layer insulating film, wherein the third diffusion layer insulating film is thinner than the third gate insulating film, and the first diffusion layer insulating film and A nonvolatile semiconductor memory device is provided that has substantially the same thickness as the second diffusion layer insulating film.

本発明の一態様によれば、第１導電型の半導体基板上の情報記憶素子形成領域に第１の絶縁膜を、情報演算素子形成領域に第２の絶縁膜を、信号電位生成素子形成領域に前記第１の絶縁膜及び前記第２の絶縁膜より厚い第３の絶縁膜を形成する工程と、全面にゲート電極材を積層、パターニングし、前記第１の絶縁膜上に第１のゲート電極、前記第２の絶縁膜上に第２のゲート電極、前記第３の絶縁膜上に第３のゲート電極を形成する工程と、全面にマスクレスで第１のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を形成する工程と、少なくとも露出した前記第３の絶縁膜を除去し、前記第3の絶縁膜より薄く、前記第1の拡散層上に形成された第１の拡散層絶縁膜及び前記第2の拡散層上に形成された第２の拡散層絶縁膜と実質的に同じ膜厚の第３の拡散層絶縁膜を形成する工程と、全面にマスクレスで第２のイオン種を注入し、前記情報記憶素子形成領域に第１の拡散層を、前記情報演算素子形成領域に第２の拡散層を、前記信号電位生成素子形成領域に第３の拡散層を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。 According to one aspect of the present invention, a first insulating film is formed in an information storage element forming region on a first conductivity type semiconductor substrate, a second insulating film is formed in an information arithmetic element forming region, and a signal potential generating element forming region. Forming a third insulating film thicker than the first insulating film and the second insulating film, and laminating and patterning a gate electrode material on the entire surface, and forming a first gate on the first insulating film. Forming a second gate electrode on the second insulating film, a third gate electrode on the third insulating film, and implanting a first ion species without masking on the entire surface, Forming a first diffusion layer in the information storage element formation region and a second diffusion layer in the information calculation element formation region, removing at least the exposed third insulation film, and removing the third insulation film The first diffusion layer insulating film and the second expansion layer are thinner and formed on the first diffusion layer. Forming a third diffusion layer insulating film having substantially the same thickness as the second diffusion layer insulating film formed on the layer, and implanting a second ion species without masking on the entire surface, Forming a first diffusion layer in the memory element formation region, a second diffusion layer in the information calculation element formation region, and a third diffusion layer in the signal potential generation element formation region. A method for manufacturing a nonvolatile semiconductor memory device is provided.

本発明の一実施態様によれば、高耐圧トランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。 According to one embodiment of the present invention, it is possible to provide a nonvolatile semiconductor memory device and a method for manufacturing the same that can improve the breakdown voltage of a high breakdown voltage transistor and can reduce the cost.

以下本発明の実施形態について、図を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（実施形態１）
図１に、本実施形態におけるＮＡＮＤ型フラッシュメモリのゲート垂直方向の断面図を示す。ここで、メモリセルを同図（ａ）に、周辺トランジスタにおけるＶｃｃトランジスタを同図（ｂ）に、Ｖｐｐトランジスタを同図（ｃ）に示し、以下各図面において同様に示す。 (Embodiment 1)
FIG. 1 is a cross-sectional view in the gate vertical direction of the NAND flash memory according to this embodiment. Here, the memory cell is shown in FIG. 5A, the Vcc transistor in the peripheral transistor is shown in FIG. 5B, the Vpp transistor is shown in FIG.

図１（ａ）に示すメモリセルにおいて、ｐ型シリコン基板に形成されたｐウエル１ａ上に、ゲート絶縁膜２ａを介して積層構造のゲート電極３ａ／４ａ／５ａ／６ａが形成されている。ゲート絶縁膜２ａは、基板表面のチャネルの形成される領域全面に、ＦＮトンネル電流が流れる１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、多結晶シリコンからなる電荷蓄積層３ａ、ゲート間絶縁膜４ａ、制御ゲート５ａ、窒化シリコン膜などからなるゲートキャップ膜６ａが順次積層され、側端部が揃うように自己整合的に垂直加工されている。 In the memory cell shown in FIG. 1A, a gate electrode 3a / 4a / 5a / 6a having a laminated structure is formed on a p-well 1a formed on a p-type silicon substrate via a gate insulating film 2a. The gate insulating film 2a is formed with a film thickness of 10 nm or less (for example, 10 nm) through which the FN tunnel current flows, over the entire surface of the substrate surface where the channel is formed. In the gate electrode, a charge storage layer 3a made of polycrystalline silicon, an inter-gate insulating film 4a, a control gate 5a, a gate cap film 6a made of a silicon nitride film, etc. are sequentially laminated in a self-aligning manner so that the side edges are aligned. It is processed vertically.

そして、ｐウエル１ａのゲート電極下領域を挟んで、チャネル領域のボロン等ｐ型不純物と逆の極性のヒ素等ｎ型不純物が注入される拡散層７ａが形成されており、拡散層７ａ表面には、拡散層絶縁膜８ａが形成されている。この拡散層絶縁膜８ａは、ゲート絶縁膜４ａより僅かに薄い程度の厚さ（例えば５ｎｍ）である。 A diffusion layer 7a into which an n-type impurity such as arsenic having a polarity opposite to that of the p-type impurity such as boron in the channel region is interposed is formed across the region below the gate electrode of the p-well 1a, and is formed on the surface of the diffusion layer 7a. The diffusion layer insulating film 8a is formed. The diffusion layer insulating film 8a has a thickness (for example, 5 nm) that is slightly thinner than the gate insulating film 4a.

図１（ｂ）に示すＶｃｃトランジスタにおいて、ｐ型シリコン基板に形成されたｐウエル１ｂ上に、ゲート絶縁膜２ｂを介して積層構造のゲート電極３ｂ／４ｂ／５ｂ／６ｂが形成されている。ゲート絶縁膜２ｂは、基板表面のチャネルの形成される領域全面に、低電圧駆動が可能な１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層３ｂ、ゲート間絶縁膜４ｂ、制御ゲート５ｂ、ゲートキャップ膜６ｂが順次積層されているが、電荷蓄積層３ｂと制御ゲート５ｂは接続され（図示せず）、電荷蓄積層３ｂの電位を制御することができる。 In the Vcc transistor shown in FIG. 1B, a gate electrode 3b / 4b / 5b / 6b having a laminated structure is formed on a p-well 1b formed on a p-type silicon substrate via a gate insulating film 2b. The gate insulating film 2b is formed with a film thickness of 10 nm or less (for example, 10 nm) that can be driven at a low voltage over the entire surface of the substrate surface where the channel is formed. The gate electrode has a stacked gate structure similar to that of the memory cell. The charge storage layer 3b, the intergate insulating film 4b, the control gate 5b, and the gate cap film 6b are sequentially stacked. The charge storage layer 3b and the control gate 5b are stacked. Are connected (not shown), and the potential of the charge storage layer 3b can be controlled.

メモリセルと同様に、ｐウエル１ｂのゲート電極下領域を挟んで、チャネル領域のボロン等ｐ型不純物と逆の極性のヒ素等ｎ型不純物が注入される拡散層７ｂが形成されており、拡散層７ｂ表面には、拡散層絶縁膜８ｂが形成されている。この拡散層絶縁膜８ｂは、ゲート絶縁膜４ｂより僅かに薄い程度の厚さ（例えば５ｎｍ）である。 Similar to the memory cell, a diffusion layer 7b into which an n-type impurity such as arsenic having a polarity opposite to that of the p-type impurity such as boron in the channel region is implanted is formed across the region below the gate electrode of the p-well 1b. A diffusion layer insulating film 8b is formed on the surface of the layer 7b. The diffusion layer insulating film 8b has a thickness (for example, 5 nm) that is slightly thinner than the gate insulating film 4b.

図１（ｃ）に示すＶｐｐトランジスタにおいて、ｐ型シリコン基板に形成されたｐウエル１ｃ上に、ゲート絶縁膜２ｃを介して積層構造のゲート電極３ｃ／４ｃ／５ｃ／６ｃが形成されている。ゲート絶縁膜２ｃは、基板表面のチャネルの形成される領域全面に、高電圧駆動が可能な数１０ｎｍ以下の膜厚（例えば４０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層３ｃ、ゲート間絶縁膜４ｃ、制御ゲート５ｃ、ゲートキャップ膜６ｃが順次積層されている。 In the Vpp transistor shown in FIG. 1C, a stacked structure of gate electrodes 3c / 4c / 5c / 6c is formed on a p-well 1c formed on a p-type silicon substrate via a gate insulating film 2c. The gate insulating film 2c is formed on the entire surface of the substrate surface where the channel is formed with a film thickness of several tens of nm or less (for example, 40 nm) that can be driven at a high voltage. The gate electrode has a stacked gate structure similar to that of the memory cell, and a charge storage layer 3c, an intergate insulating film 4c, a control gate 5c, and a gate cap film 6c are sequentially stacked.

メモリセルと同様に、ｐウエル１ａのゲート電極下領域を挟んで、チャネル領域のボロン等ｐ型不純物と逆の極性のｎ型不純物が注入される拡散層７ｃ、７ｃ’が形成されている。Ｖｐｐトランジスタは、ゲート及びドレインに高耐圧を必要とするため、拡散層７ｃは、メモリセルやＶｃｃトランジスタより低濃度に設定されているが、コンタクト接続領域に形成される拡散層７ｃ’は、コンタクトとオーミックコンタクトするため、高濃度となっている。そして、拡散層拡散層７ｃ、７ｃ’表面には、ゲート絶縁膜２ｃと比較して非常に薄く、メモリセル、Ｖｃｃトランジスタの拡散層絶縁膜８ａ、８ｂと実質的に同じ膜厚（膜厚のばらつき程度の差異（１０％程度）は許容される）となる１０ｎｍ以下の膜厚（例えば５ｎｍ）の拡散層絶縁膜８ｃが形成されている。 Similar to the memory cell, diffusion layers 7c and 7c 'into which an n-type impurity having a polarity opposite to that of the p-type impurity such as boron in the channel region is implanted, sandwiching the region under the gate electrode of the p well 1a. Since the Vpp transistor requires a high breakdown voltage at the gate and drain, the diffusion layer 7c is set at a lower concentration than the memory cell and the Vcc transistor, but the diffusion layer 7c ′ formed in the contact connection region has a contact Because of ohmic contact, the concentration is high. The surface of the diffusion layer diffusion layers 7c and 7c ′ is very thin compared to the gate insulating film 2c, and is substantially the same film thickness (thickness of the film) as the diffusion layer insulating films 8a and 8b of the memory cell and Vcc transistor. A diffusion layer insulating film 8c having a thickness of 10 nm or less (for example, 5 nm) is formed, which is a difference in variation (approximately 10% is allowed).

そして、これらの素子上には、ＢＰＳＧやＳｉＯ₂等の厚い層間絶縁膜９ａ、９ｂ、９ｃが被覆され、拡散層と接続するコンタクト１０ｂ、１０ｃ等が形成されている。 On these elements, thick interlayer insulating films 9a, 9b, 9c such as BPSG and SiO ₂ are covered, and contacts 10b, 10c, etc. connected to the diffusion layers are formed.

このようなＮＡＮＤ型フラッシュメモリは以下のように形成される。すなわち、先ず、図２（ａ）、（ｂ）、（ｃ）に示すように、高濃度のｐウエル１ａ、１ｂ、１ｃの形成されたｐ型シリコン基板に、通常の積層ゲート構造のメモリセルからなるフラッシュメモリのゲート形成工程と同様に、各素子形成領域上に、ゲート絶縁膜２ａ、２ｂ、２ｃとなる絶縁膜２ａ’、２ｂ’、２ｃ’、ゲート電極材を順次積層する。このとき、Ｖｐｐ形成領域に形成される絶縁膜２ｃ’は数１０ｎｍ（例えば４０ｎｍ）厚と、メモリセル、Ｖｃｃ形成領域に形成される絶縁膜と比較して厚膜となっている。次いで、ゲート電極材を垂直加工して、メモリセル、Ｖｃｃトランジスタ、Ｖｐｐトランジスタの各ゲート電極（３ａ／４ａ／５ａ／６ａ、３ｂ／４ｂ／５ｂ／６ｂ、３ｃ／４ｃ／５ｃ／６ｃ）を形成する。このとき、各絶縁膜２ａ’、２ｂ’、２ｃ’は加工されず、各素子形成領域を覆っている。 Such a NAND flash memory is formed as follows. That is, first, as shown in FIGS. 2A, 2B, and 2C, a memory cell having a normal stacked gate structure is formed on a p-type silicon substrate on which high-concentration p-wells 1a, 1b, and 1c are formed. In the same manner as the gate forming process of the flash memory, the insulating films 2a ′, 2b ′, 2c ′ that become the gate insulating films 2a, 2b, and 2c and the gate electrode material are sequentially stacked on each element forming region. At this time, the insulating film 2c 'formed in the Vpp formation region has a thickness of several tens of nm (for example, 40 nm), and is thicker than the insulating film formed in the memory cell and Vcc formation region. Next, the gate electrode material is vertically processed to form each gate electrode (3a / 4a / 5a / 6a, 3b / 4b / 5b / 6b, 3c / 4c / 5c / 6c) of the memory cell, Vcc transistor, and Vpp transistor. To do. At this time, each insulating film 2a ', 2b', 2c 'is not processed and covers each element formation region.

この状態で、図３（ａ）、（ｂ）、（ｃ）に示すように、メモリセルの拡散層７ａを形成するために、マスクレスでシリコン基板全面に、ヒ素を例えば１０¹³ｃｍ²オーダーでイオン注入する。ここで、Ｖｃｃトランジスタ形成領域にはヒ素がイオン注入される（７ｂ’）が、Ｖｐｐトランジスタ形成領域には、厚膜の絶縁膜がマスクとなるように加速電圧などの条件を設定することにより、イオン注入を行わない。 In this state, as shown in FIGS. 3A, 3B, and 3C, in order to form the diffusion layer 7a of the memory cell, arsenic is deposited on the entire surface of the silicon substrate without a mask, for example on the order of 10 ¹³ cm ^2. Ion implantation. Here, arsenic is ion-implanted into the Vcc transistor formation region (7b '), but in the Vpp transistor formation region, conditions such as an acceleration voltage are set so that a thick insulating film serves as a mask. Ion implantation is not performed.

次いで、図４（ａ）、（ｂ）、（ｃ）に示すように、ドライエッチングにより、露出した（ゲート電極の形成されない領域の）絶縁膜を除去する。このとき、Ｖｐｐ形成領域上の絶縁膜のみを除去しても、全面除去してもよい。そして、絶縁膜の除去された領域に、熱酸化等により、膜厚１０ｎｍ以下（例えば５ｎｍ）の清浄な絶縁膜（拡散層絶縁膜８ａ、８ｂ、８ｃ）を再形成する。 Next, as shown in FIGS. 4A, 4B, and 4C, the exposed insulating film (in the region where the gate electrode is not formed) is removed by dry etching. At this time, only the insulating film on the Vpp formation region may be removed or the entire surface may be removed. Then, clean insulating films (diffusion layer insulating films 8a, 8b, 8c) having a film thickness of 10 nm or less (for example, 5 nm) are re-formed in the region from which the insulating film has been removed by thermal oxidation or the like.

そして、図５（ａ）、（ｂ）、（ｃ）に示すように、マスクを用いて、Ｖｐｐトランジスタ形成領域に、リンを例えば１０¹²ｃｍ²オーダーでイオン注入し、拡散層７ｃを形成する。さらに、マスクを用いて、Ｖｃｃトランジスタ形成領域、Ｖｐｐトランジスタ形成領域の所定領域に、ヒ素を例えば１０¹⁴ｃｍ²オーダーでイオン注入して、拡散層７ｂ、７ｃ’を形成する。 Then, as shown in FIGS. 5A, 5B, and 5C, phosphorus is ion-implanted into the Vpp transistor formation region, for example, on the order of 10 ¹² cm ² using a mask to form the diffusion layer 7c. . Further, using a mask, arsenic is ion-implanted into predetermined regions of the Vcc transistor formation region and the Vpp transistor formation region, for example, on the order of 10 ¹⁴ cm ² to form diffusion layers 7b and 7c ′.

さらに、図６（ａ）、（ｂ）、（ｃ）に示すように、全面に素子絶縁材或いは層間絶縁膜９ａ、９ｂ、９ｃを形成する。そして、Ｖｃｃトランジスタの拡散層７ｂ、Ｖｐｐトランジスタの拡散層７ｃ’上にコンタクト１０ｂ、１０ｃを形成する。 Further, as shown in FIGS. 6A, 6B, and 6C, element insulating materials or interlayer insulating films 9a, 9b, and 9c are formed on the entire surface. Then, contacts 10b and 10c are formed on the diffusion layer 7b of the Vcc transistor and the diffusion layer 7c 'of the Vpp transistor.

このようにして形成されたＮＡＮＤ型フラッシュメモリにおいて、Ｖｐｐトランジスタの拡散層絶縁膜を薄くすることにより、拡散層を低加速電圧で形成することができるため、横方向の拡散層の広がりによる実効チャネル長の減少を抑制することが可能となる。 In the NAND flash memory formed in this way, the diffusion layer can be formed at a low acceleration voltage by thinning the diffusion layer insulating film of the Vpp transistor. It is possible to suppress a decrease in length.

また、メモリセルの拡散層形成時に全面にイオン注入を行うことができるため、マスク工程を省略することが可能になり、大幅なコストダウンが図れると共に、マスク工程で発生するダストに起因する歩留り低下を抑制することが可能となる。但し、他の理由でマスク工程を追加してもよい。 In addition, since the ion implantation can be performed on the entire surface when forming the diffusion layer of the memory cell, the mask process can be omitted, the cost can be greatly reduced, and the yield is reduced due to dust generated in the mask process. Can be suppressed. However, a mask process may be added for other reasons.

さらに、Ｖｐｐトランジスタの拡散層中の高濃度の拡散層を、Ｖｃｃトランジスタの拡散層と同様の構造とすることにより、同時に形成することが可能となる。 Furthermore, the high concentration diffusion layer in the diffusion layer of the Vpp transistor can be formed at the same time by adopting the same structure as the diffusion layer of the Vcc transistor.

また、本実施形態において、ゲート電極を直接層間絶縁膜で被覆しているが、ＳｉＯ₂やＳｉＮ、ＴＥＯＳ等の堆積膜で側壁を形成していてもよい。 In this embodiment, the gate electrode is directly covered with the interlayer insulating film, but the side wall may be formed of a deposited film such as SiO ₂ , SiN, or TEOS.

（実施形態２）
図７に、本実施形態におけるＮＡＮＤ型フラッシュメモリのゲート垂直方向の断面図を示す。 (Embodiment 2)
FIG. 7 shows a cross-sectional view in the gate vertical direction of the NAND flash memory according to this embodiment.

図７（ａ）に示すメモリセルにおいて、実施形態1と同様に、ｐ型シリコン基板に形成されたｐウエル１１ａ上に、ゲート絶縁膜１２ａを介して積層構造のゲート電極１３ａ／１４ａ／１５ａ／１６ａが形成されている。ゲート絶縁膜１２ａは、基板表面のチャネルの形成される領域全面に、ＦＮトンネル電流が流れる１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、多結晶シリコンからなる電荷蓄積層１３ａ、ゲート間絶縁膜１４ａ、制御ゲート１５ａ、窒化シリコン膜などからなるゲートキャップ膜１６ａが順次積層され、側端部が揃うように自己整合的に垂直加工されている。さらに、その側端部を覆うようにゲート側壁２１ａが形成されている。 In the memory cell shown in FIG. 7A, similarly to the first embodiment, a gate electrode 13a / 14a / 15a / having a stacked structure is formed on a p-well 11a formed on a p-type silicon substrate via a gate insulating film 12a. 16a is formed. The gate insulating film 12a is formed with a film thickness of 10 nm or less (for example, 10 nm) through which the FN tunnel current flows, over the entire surface of the substrate surface where the channel is formed. In the gate electrode, a charge storage layer 13a made of polycrystalline silicon, an inter-gate insulating film 14a, a control gate 15a, a gate cap film 16a made of a silicon nitride film, etc. are sequentially laminated in a self-aligning manner so that the side ends are aligned. It is processed vertically. Further, a gate side wall 21a is formed so as to cover the side end portion.

そして、ｐウエル１１ａのゲート電極下領域を挟んで、チャネル領域のｐ型不純物（例えばボロン）と逆の極性のｎ型不純物であるヒ素が注入される拡散層１７ａと、拡散層１７ａより原子質量が小さいｎ型不純物であるリンが注入される拡散層１７ａ’が形成されており、拡散層１７ａ、１７ａ’表面には、拡散層絶縁膜１８ａが形成されている。この拡散層絶縁膜１８ａは、ゲート絶縁膜１４ａより僅かに薄い程度の厚さ（例えば５ｎｍ）である。 A diffusion layer 17a into which n-type impurity having a polarity opposite to that of the p-type impurity (for example, boron) in the channel region is injected across the region below the gate electrode of the p-well 11a, and an atomic mass from the diffusion layer 17a. A diffusion layer 17a ′ into which phosphorus, which is a small n-type impurity, is implanted is formed, and a diffusion layer insulating film 18a is formed on the surfaces of the diffusion layers 17a and 17a ′. The diffusion layer insulating film 18a has a thickness (for example, 5 nm) that is slightly thinner than the gate insulating film 14a.

図７（ｂ）に示すＶｃｃトランジスタにおいて、実施形態1と同様に、ｐ型シリコン基板に形成されたｐウエル１１ｂ上に、ゲート絶縁膜１２ｂを介して積層構造のゲート電極１３ｂ／１４ｂ／１５ｂ／１６ｂが形成されている。ゲート絶縁膜１２ｂは、基板表面のチャネルの形成される領域全面に、低電圧駆動が可能な１０ｎｍ以下の膜厚（例えば１０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層１３ｂ、ゲート間絶縁膜１４ｂ、制御ゲート１５ｂ、ゲートキャップ膜１６ｂが順次積層されているが、電荷蓄積層１３ｂと制御ゲート１５ｂは接続され（図示せず）、電荷蓄積層１３ｂの電位を制御することができる。さらに、その側端部を覆うようにゲート側壁２１ｂが形成されている。 In the Vcc transistor shown in FIG. 7B, similarly to the first embodiment, a gate electrode 13b / 14b / 15b / having a stacked structure is formed on a p-well 11b formed on a p-type silicon substrate via a gate insulating film 12b. 16b is formed. The gate insulating film 12b is formed to a thickness of 10 nm or less (for example, 10 nm) that can be driven at a low voltage over the entire surface of the substrate surface where the channel is formed. The gate electrode has a stacked gate structure similar to that of the memory cell. The charge storage layer 13b, the intergate insulating film 14b, the control gate 15b, and the gate cap film 16b are sequentially stacked. The charge storage layer 13b and the control gate 15b are stacked. Are connected (not shown), and the potential of the charge storage layer 13b can be controlled. Further, a gate side wall 21b is formed so as to cover the side end portion.

メモリセルと同様に、ｐウエル１１ｂのゲート電極下領域を挟んで、チャネル領域のｐ型不純物（例えばボロン）と逆の極性のｎ型不純物が注入されゲート電極下領域と接する拡散層１７ｂと、高濃度の拡散層１７ｂ’が形成されており、拡散層１７ｂ、１７ｂ’表面には、拡散層絶縁膜１８ｂが形成されている。この拡散層絶縁膜１８ｂは、ゲート絶縁膜１４ｂより僅かに薄い程度の厚さ（例えば５ｎｍ）である。 Similar to the memory cell, a diffusion layer 17b in which an n-type impurity having a polarity opposite to that of the p-type impurity (for example, boron) in the channel region is implanted and is in contact with the gate electrode lower region across the region below the gate electrode of the p well 11b. A high concentration diffusion layer 17b ′ is formed, and a diffusion layer insulating film 18b is formed on the surfaces of the diffusion layers 17b and 17b ′. The diffusion layer insulating film 18b has a thickness (for example, 5 nm) that is slightly thinner than the gate insulating film 14b.

図７（ｃ）に示すＶｐｐトランジスタにおいて、実施形態1と同様に、ｐ型シリコン基板に形成されたｐウエル１１ｃ上に、ゲート絶縁膜１２ｃを介して積層構造のゲート電極１３ｃ／１４ｃ／１５ｃ／１６ｃが形成されている。ゲート絶縁膜１２ｃは、基板表面のチャネルの形成される領域全面に、高電圧駆動が可能な数１０ｎｍ以下の膜厚（例えば４０ｎｍ）で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層１３ｃ、ゲート間絶縁膜１４ｃ、制御ゲート１５ｃ、ゲートキャップ膜１６ｃが順次積層されている。さらに、その側端部を覆うようにゲート側壁２１ｃが形成されている。 In the Vpp transistor shown in FIG. 7C, as in the first embodiment, a gate electrode 13c / 14c / 15c / having a stacked structure is formed on a p-well 11c formed on a p-type silicon substrate via a gate insulating film 12c. 16c is formed. The gate insulating film 12c is formed to a thickness of several tens of nm or less (for example, 40 nm) capable of high voltage driving over the entire surface of the substrate surface where the channel is formed. The gate electrode has a stacked gate structure similar to that of the memory cell, and a charge storage layer 13c, an intergate insulating film 14c, a control gate 15c, and a gate cap film 16c are sequentially stacked. Furthermore, a gate side wall 21c is formed so as to cover the side end portion.

メモリセルと同様に、ｐウエル１１ｃのゲート電極下領域を挟んで、チャネル領域のｐ型不純物（例えばボロン）と逆の極性のｎ型不純物が注入されゲート電極下領域に接する拡散層１７ｃと、高濃度の拡散層１７ｃ’が形成されている。Ｖｐｐトランジスタは、ゲート及びドレインに高耐圧を必要とするため、拡散層の不純物濃度もメモリセルやＶｃｃトランジスタより低濃度に設定されている。そして、拡散層拡散層１７ｃ、１７ｃ’表面には、ゲート絶縁膜１２ｃと比較して非常に薄く、メモリセル、Ｖｃｃトランジスタの拡散層絶縁膜８ａ、８ｂと実質的に同じ膜厚（膜厚のばらつき程度の差異（１０％程度）は許容される）となる１０ｎｍ以下の膜厚（例えば５ｎｍ）の拡散層絶縁膜８ｃが形成されている。 Similarly to the memory cell, a n-type impurity having a polarity opposite to that of the p-type impurity (for example, boron) in the channel region is implanted across the region below the gate electrode of the p-well 11c, and the diffusion layer 17c is in contact with the region under the gate electrode. A high concentration diffusion layer 17c 'is formed. Since the Vpp transistor requires a high breakdown voltage at the gate and drain, the impurity concentration of the diffusion layer is also set lower than that of the memory cell or Vcc transistor. The surfaces of the diffusion layer diffusion layers 17c and 17c ′ are very thin as compared with the gate insulating film 12c, and are substantially the same thickness (thickness of the film) as the diffusion layer insulating films 8a and 8b of the memory cell and the Vcc transistor. A diffusion layer insulating film 8c having a thickness of 10 nm or less (for example, 5 nm) is formed, which is a difference in variation (approximately 10% is allowed).

そして、これらの素子上には、ＢＰＳＧやＳｉＯ₂などの厚い層間絶縁膜１９ａ、１９ｂ、１９ｃなどにより被覆され、拡散層と接続するコンタクト２０ｂ、２０ｃ等が形成されている。 On these elements, contacts 20b, 20c, etc., which are covered with thick interlayer insulating films 19a, 19b, 19c such as BPSG and SiO ₂ and connected to the diffusion layers are formed.

このようなＮＡＮＤ型フラッシュメモリは以下のように形成される。すなわち、実施形態１と同様に、先ず、図８（ａ）、（ｂ）、（ｃ）に示すように、高濃度のｐウエル１１ａ、１１ｂ、１１ｃの形成されたｐ型シリコン基板に、通常の積層ゲート構造のメモリセルからなるフラッシュメモリのゲート形成工程と同様に、各素子形成領域上に、ゲート絶縁膜１２ａ、１２ｂ、１２ｃとなる絶縁膜１２ａ’、１２ｂ’、１２ｃ’、ゲート電極材を順次積層する。このとき、Ｖｐｐ形成領域に形成される絶縁膜１２ｃ’は数１０ｎｍ厚と、メモリセル、Ｖｃｃ形成領域に形成される絶縁膜と比較して厚膜（例えば４０ｎｍ）となっている。次いで、ゲート電極材を垂直加工して、メモリセル、Ｖｃｃトランジスタ、Ｖｐｐトランジスタの各ゲート電極（１３ａ／１４ａ／１５ａ／１６ａ、１３ｂ／１４ｂ／１５ｂ／１６ｂ、１３ｃ／１４ｃ／１５ｃ／１６ｃ）を形成する。このとき、絶縁膜は加工されず、各素子形成領域を覆っている。 Such a NAND flash memory is formed as follows. That is, as in the first embodiment, first, as shown in FIGS. 8A, 8B, and 8C, a p-type silicon substrate on which high-concentration p-wells 11a, 11b, and 11c are formed is usually formed. In the same manner as the gate forming step of the flash memory including the memory cells having the stacked gate structure, the insulating films 12a ′, 12b ′, 12c ′ to be the gate insulating films 12a, 12b, 12c, and the gate electrode material are formed on each element forming region. Are sequentially stacked. At this time, the insulating film 12c 'formed in the Vpp formation region is several tens of nm thick, and is thicker (for example, 40 nm) than the insulating film formed in the memory cell and Vcc formation region. Next, the gate electrode material is vertically processed to form each gate electrode (13a / 14a / 15a / 16a, 13b / 14b / 15b / 16b, 13c / 14c / 15c / 16c) of the memory cell, Vcc transistor, and Vpp transistor. To do. At this time, the insulating film is not processed and covers each element formation region.

この状態で、図９（ａ）、（ｂ）、（ｃ）に示すように、メモリセルの拡散層１７ａを形成するために、マスクレスでシリコン基板全面に、ヒ素を例えば１０¹³ｃｍ²オーダーでイオン注入する。ここで、Ｖｃｃトランジスタ形成領域にはヒ素がイオン注入される（７ｂ”）が、Ｖｐｐトランジスタ形成領域には、厚膜の絶縁膜がマスクとなるように加速電圧などの条件を設定し、イオン注入を行わない。 In this state, as shown in FIGS. 9A, 9B, and 9C, in order to form the diffusion layer 17a of the memory cell, arsenic is deposited on the entire surface of the silicon substrate without a mask, for example on the order of 10 ¹³ cm ^2. Ion implantation. Here, arsenic is ion-implanted into the Vcc transistor formation region (7b ″), but conditions such as an acceleration voltage are set in the Vpp transistor formation region so that a thick insulating film serves as a mask. Do not do.

次いで、図１０（ａ）、（ｂ）、（ｃ）に示すように、ドライエッチングにより、露出した（ゲート電極の形成されない領域の）絶縁膜を除去する。このとき、Ｖｐｐ形成領域上の絶縁膜のみを除去しても、全面除去してもよい。そして、絶縁膜の除去された領域に、熱酸化等により、膜厚１０ｎｍ以下（例えば５ｎｍ）の清浄な絶縁膜を再形成する。 Next, as shown in FIGS. 10A, 10B, and 10C, the exposed insulating film (in the region where the gate electrode is not formed) is removed by dry etching. At this time, only the insulating film on the Vpp formation region may be removed or the entire surface may be removed. Then, a clean insulating film having a thickness of 10 nm or less (for example, 5 nm) is re-formed in the region from which the insulating film has been removed by thermal oxidation or the like.

そして、図１１（ａ）、（ｂ）、（ｃ）に示すように、Ｖｐｐトランジスタの拡散層１７ｃを形成するために、シリコン基板全面にリンをイオン注入する。このとき、マスクレスで注入を行っても他の素子に影響を与えないように、先に注入されたヒ素より低ドーズ量（例えば１０¹²ｃｍ²オーダー）で、低原子質量のリンを、従来のものより低い加速電圧で注入し、拡散層１７ａ’、１７ｂ（１７ｂ”と重なるように形成される）を形成する。 Then, as shown in FIGS. 11A, 11B, and 11C, phosphorus is ion-implanted over the entire surface of the silicon substrate in order to form the diffusion layer 17c of the Vpp transistor. At this time, in order to prevent other elements from being affected even if implantation without a mask is performed, phosphorus having a low atomic mass with a low dose (for example, on the order of 10 ¹² cm ² ) is used. The diffusion layers 17a ′ and 17b (formed so as to overlap 17b ″) are formed by accelerating at a lower acceleration voltage than the above.

次いで、図１２（ａ）、（ｂ）、（ｃ）に示すように、全面にＳｉＯ₂或いはＳｉＮからなる絶縁膜を堆積し、エッチバックすることにより、積層ゲートの側面に夫々ゲート側壁２１ａ、２１ｂ、２１ｃを自己整合的に形成する。そして、メモリセル形成領域をマスクした後、Ｖｃｃトランジスタ形成領域に、ヒ素を例えば１０¹⁴ｃｍ²オーダーでイオン注入することにより、ゲート側壁がマスクとなり、拡散層１７ｂ’が形成され、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造となる。このとき、同時にＶｐｐトランジスタ形成領域にも、同様にイオン注入して、コンタクト接続領域となる１７ｃ’を形成してもよい。 Next, as shown in FIGS. 12A, 12B, and 12C, an insulating film made of SiO ₂ or SiN is deposited on the entire surface and etched back, whereby gate sidewalls 21a, 21b and 21c are formed in a self-aligning manner. Then, after masking the memory cell formation region, arsenic is ion-implanted into the Vcc transistor formation region on the order of 10 ¹⁴ cm ^2, for example, to form a diffusion layer 17b ′ using the gate side wall as a mask, and LDD (Lightly Doped) (Drain) structure. At this time, ions may be implanted into the Vpp transistor formation region at the same time to form a contact connection region 17c ′.

さらに、図１３（ａ）、（ｂ）、（ｃ）に示すように、全面に素子絶縁材或いは層間絶縁膜１９ａ、１９ｂ、１９ｃを形成する。そして、Ｖｃｃトランジスタの拡散層１７ｂ、Ｖｐｐトランジスタの拡散層１７ｃ’上にコンタクト２０ｂ、２０ｃを形成する。 Further, as shown in FIGS. 13A, 13B, and 13C, element insulating materials or interlayer insulating films 19a, 19b, and 19c are formed on the entire surface. Then, contacts 20b and 20c are formed on the diffusion layer 17b of the Vcc transistor and the diffusion layer 17c 'of the Vpp transistor.

このように、実施形態１と同様に、Ｖｐｐトランジスタの拡散層絶縁膜を薄くすることにより、拡散層を低加速電圧で形成することができるため、横方向の拡散層の広がりによる実効チャネル長の減少を抑制することが可能となる。 As described above, since the diffusion layer can be formed at a low acceleration voltage by thinning the diffusion layer insulating film of the Vpp transistor as in the first embodiment, the effective channel length due to the spread of the diffusion layer in the lateral direction can be reduced. It is possible to suppress the decrease.

また、実施形態１と同様に、メモリセルの拡散層形成時に全面にイオン注入を行うことができるとともに、Ｖｐｐトランジスタの拡散層に注入される不純物を、メモリセルやＶｃｃトランジスタの拡散層不純物より原子質量が小さく、注入ドーズ量を低くすることにより、Ｖｐｐトランジスタの拡散層形成時にも、メモリセルやＶｃｃトランジスタの特性を悪化させることなく、全面にイオン注入を行うことができる。従って、さらにマスク工程を省略することが可能になり、大幅なコストダウンが図れると共に、マスク工程で発生するダストに起因する歩留り低下を抑制することが可能となる。但し、他の理由でマスク工程を追加してもよい。 Similarly to the first embodiment, ion implantation can be performed on the entire surface when the diffusion layer of the memory cell is formed, and the impurity implanted into the diffusion layer of the Vpp transistor is more atomized than the diffusion layer impurity of the memory cell or Vcc transistor. Since the mass is small and the implantation dose is low, even when the diffusion layer of the Vpp transistor is formed, ion implantation can be performed on the entire surface without deteriorating the characteristics of the memory cell and the Vcc transistor. Therefore, the mask process can be further omitted, and the cost can be greatly reduced, and a decrease in yield due to dust generated in the mask process can be suppressed. However, a mask process may be added for other reasons.

これら実施形態において、メモリセルの拡散層の形成時、Ｖｐｐトランジスタの拡散層のコンタクト領域形成時等にヒ素を注入しているが、ヒ素に限定されるものではなく、Ｖｐｐトランジスタの拡散層形成時に注入される不純物より原子質量が大きい組合せとなるｎ型不純物であればよく、アンチモン等も用いることができる。 In these embodiments, arsenic is implanted when the diffusion layer of the memory cell is formed, when the contact region of the diffusion layer of the Vpp transistor is formed, etc., but is not limited to arsenic, and when the diffusion layer of the Vpp transistor is formed. Any n-type impurity having a combination in which the atomic mass is larger than that of the implanted impurity may be used, and antimony or the like can be used.

また、不揮発性半導体記憶装置の動作原理やアレイ構成、或いはトランジスタの種類やゲート絶縁膜の種類等を、適宜選択して用いることは可能である。 Further, it is possible to appropriately select and use the operating principle and array configuration of the nonvolatile semiconductor memory device, the type of transistor, the type of gate insulating film, and the like.

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。 In addition, this invention is not limited to embodiment mentioned above. Various other modifications can be made without departing from the scope of the invention.

本発明の一実施態様による不揮発性半導体記憶装置の構造を示す図。The figure which shows the structure of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の構造を示す図。The figure which shows the structure of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. 本発明の一実施態様による不揮発性半導体記憶装置の製造工程を示す図。The figure which shows the manufacturing process of the non-volatile semiconductor memory device by one embodiment of this invention. ＮＡＮＤ型フラッシュメモリのセルアレイ部の平面図。The top view of the cell array part of NAND type flash memory. ＮＡＮＤ型フラッシュメモリのセルアレイ部の断面図。Sectional drawing of the cell array part of NAND type flash memory. 従来のＮＡＮＤ型フラッシュメモリの構造を示す図。The figure which shows the structure of the conventional NAND type flash memory.

符号の説明Explanation of symbols

１、１１ｐウエル
２、１２ゲート絶縁膜
３、１３電荷蓄積層
４、１４ゲート間絶縁膜
５、１５制御ゲート
６、１６ゲートキャップ膜
７、１７拡散層
８、１８拡散層絶縁膜
９、１９層間絶縁膜
１０、２０コンタクト
２１ゲート側壁
１０１素子領域
１０２素子分離領域
１０３ｎ型拡散層
１０４電荷蓄積層
１０５ゲート絶縁膜
１０６ゲート間絶縁膜
１０７制御ゲート
１０８ゲートキャップ膜
１０９層間絶縁膜
１１０ビット線コンタクト
１１１ビット線
１１２共通ソース線コンタクト
１１３共通ソース線
２０１半導体基板
２０２絶縁膜
２０３電荷蓄積層
２０４ゲート間絶縁膜
２０５制御ゲート
２０６ゲートキャップ膜
２０７拡散層
２０９層間絶縁膜
２１０コンタクト 1, 11 p-well
2, 12 Gate insulating film 3, 13 Charge storage layer 4, 14 Inter-gate insulating film 5, 15 Control gate 6, 16 Gate cap film 7, 17 Diffusion layer 8, 18 Diffusion layer insulating film 9, 19 Interlayer insulating film 10, 20 contacts 21 gate sidewalls 101 element regions 102 element isolation regions 103 n-type diffusion layers 104 charge storage layers 105 gate insulating films 106 inter-gate insulating films 107 control gates 108 gate cap films 109 interlayer insulating films 110 bit line contacts 111 bit lines 112 commons Source line contact 113 Common source line 201 Semiconductor substrate
202 Insulating film 203 Charge storage layer 204 Intergate insulating film 205 Control gate 206 Gate cap film 207 Diffusion layer 209 Interlayer insulating film 210 Contact

Claims

第1導電型の半導体基板と、
前記半導体基板上の所定領域に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に、前記第1のゲート絶縁膜下の領域を挟むように形成された第2導電型の第1の拡散層と、前記第1の拡散層上に形成された第1の拡散層絶縁膜を備える情報記憶素子と、
前記半導体基板上の所定領域に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板に、前記第２のゲート絶縁膜下の領域を挟むように形成された第2導電型の第２の拡散層と、前記第２の拡散層上に形成された第２の拡散層絶縁膜を備える情報演算素子と、
前記半導体基板上の所定領域に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜より厚い第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記半導体基板に、前記第３のゲート絶縁膜下の領域を挟むように形成された第2導電型の第３の拡散層と、前記第３の拡散層上に形成された第３の拡散層絶縁膜を備える信号電位生成素子を備え、
前記第3の拡散層絶縁膜は、前記第3のゲート絶縁膜より薄く、且つ前記第1の拡散層絶縁膜及び／又は前記第2の拡散層絶縁膜と実質的に同じ膜厚であることを特徴とする不揮発性半導体記憶装置。 A first conductivity type semiconductor substrate;
A first gate electrode formed through a first gate insulating film in a predetermined region on the semiconductor substrate, and a region under the first gate insulating film sandwiched between the semiconductor substrate An information storage element comprising a first diffusion layer of a second conductivity type, and a first diffusion layer insulating film formed on the first diffusion layer,
A second gate electrode formed through a second gate insulating film in a predetermined region on the semiconductor substrate, and a region under the second gate insulating film sandwiched between the semiconductor substrate. An information processing element comprising a second diffusion layer of a second conductivity type, and a second diffusion layer insulating film formed on the second diffusion layer;
A third gate electrode formed in a predetermined region on the semiconductor substrate via a third gate insulating film thicker than the first gate insulating film and the second gate insulating film; and A signal comprising a third diffusion layer of a second conductivity type formed so as to sandwich a region under the third gate insulating film, and a third diffusion layer insulating film formed on the third diffusion layer A potential generating element;
The third diffusion layer insulating film is thinner than the third gate insulating film and has substantially the same thickness as the first diffusion layer insulating film and / or the second diffusion layer insulating film. A non-volatile semiconductor memory device.

前記情報演算素子は、電源電位を駆動する低電圧動作型ＦＥＴ素子であり、前記信号電位生成素子は、基準信号電位より高電位である情報記憶動作用入力電位を駆動する高電圧動作型ＦＥＴ素子であることを特徴とする請求項1記載の不揮発性半導体記憶装置。 The information calculation element is a low voltage operation type FET element that drives a power supply potential, and the signal potential generation element is a high voltage operation type FET element that drives an input potential for information storage operation that is higher than a reference signal potential. 2. The nonvolatile semiconductor memory device according to claim 1, wherein

前記第１の拡散層及び前記第2の拡散層は、第1のイオン種を含み、前記第３の拡散層は、第2のイオン種を含み、前記第２の拡散層と、前記第３の拡散層のコンタクト接続領域は、第３のイオン種を含むことを特徴とする請求項1又は２記載の不揮発性半導体記憶装置。 The first diffusion layer and the second diffusion layer include a first ion species, the third diffusion layer includes a second ion species, the second diffusion layer, and the third diffusion layer. The nonvolatile semiconductor memory device according to claim 1, wherein the contact connection region of the diffusion layer includes a third ion species.

前記第1の拡散層及び／又は前記第2の拡散層は、少なくとも第1のイオン種とともに、前記第３の拡散層に含まれるイオン種で、前記第1のイオン種とは異なる第2のイオン種を含むことを特徴とする請求項1乃至３のいずれかに記載の不揮発性半導体記憶装置。 The first diffusion layer and / or the second diffusion layer is an ionic species included in the third diffusion layer together with at least the first ionic species, and is different from the first ionic species. The nonvolatile semiconductor memory device according to claim 1, comprising an ionic species.

前記第１のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 3, wherein the first ion species has an atomic mass larger than that of the second ion species.

前記第１の拡散層及び／又は前記第2の拡散層における前記第１のイオン種濃度は、前記第３の拡散層における前記第２のイオン種濃度より高いことを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。 The first ionic species concentration in the first diffusion layer and / or the second diffusion layer is higher than the second ionic species concentration in the third diffusion layer. 6. The nonvolatile semiconductor memory device according to any one of 5 above.

前記第２の拡散層表面に、夫々ゲート絶縁膜下の領域と隣接することなく、第３のイオン種が注入された高濃度領域が形成されていることを特徴とする請求項３乃至６のいずれかに記載の不揮発性半導体記憶装置。 7. The high concentration region into which the third ion species is implanted is formed on the surface of the second diffusion layer without being adjacent to the region under the gate insulating film, respectively. The nonvolatile semiconductor memory device according to any one of the above.

前記第３の拡散層表面に、夫々ゲート絶縁膜下の領域と隣接することなく、第３のイオン種が注入された高濃度領域が形成されていることを特徴とする請求項３乃至７のいずれかに記載の不揮発性半導体記憶装置。 8. The high concentration region into which the third ion species is implanted is formed on the surface of the third diffusion layer without being adjacent to the region under the gate insulating film, respectively. The nonvolatile semiconductor memory device according to any one of the above.

前記第３のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項３乃至８のいずれかに記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 3, wherein the third ion species has an atomic mass larger than that of the second ion species.

第１導電型の半導体基板上の情報記憶素子形成領域に第１の絶縁膜を、情報演算素子形成領域に第２の絶縁膜を、信号電位生成素子形成領域に前記第１の絶縁膜及び前記第２の絶縁膜より厚い第３の絶縁膜を形成する工程と、
全面にゲート電極材を積層、パターニングし、前記第１の絶縁膜上に第１のゲート電極、前記第２の絶縁膜上に第２のゲート電極、前記第３の絶縁膜上に第３のゲート電極を形成する工程と、
全面にマスクレスで第１のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を形成する工程と、
少なくとも露出した前記第３の絶縁膜を除去し、前記第3の絶縁膜より薄く、前記第1の拡散層上に形成された第１の拡散層絶縁膜及び前記第2の拡散層上に形成された第２の拡散層絶縁膜と実質的に同じ膜厚の第３の拡散層絶縁膜を形成する工程と、
全面にマスクレスで第２のイオン種を注入し、前記情報記憶素子形成領域に第１の拡散層を、前記情報演算素子形成領域に第２の拡散層を、前記信号電位生成素子形成領域に第３の拡散層を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 A first insulating film on the information storage element forming region on the first conductivity type semiconductor substrate, a second insulating film on the information arithmetic element forming region, the first insulating film on the signal potential generating element forming region, and the Forming a third insulating film thicker than the second insulating film;
A gate electrode material is laminated and patterned on the entire surface, a first gate electrode is formed on the first insulating film, a second gate electrode is formed on the second insulating film, and a third gate electrode is formed on the third insulating film. Forming a gate electrode;
Implanting a first ion species without masking on the entire surface, forming a first diffusion layer in the information storage element formation region, and forming a second diffusion layer in the information arithmetic element formation region;
At least the exposed third insulating film is removed and formed on the first diffusion layer insulating film and the second diffusion layer which are thinner than the third insulating film and formed on the first diffusion layer. Forming a third diffusion layer insulating film having substantially the same thickness as the second diffusion layer insulating film formed;
A second ion species is implanted into the entire surface without a mask, the first diffusion layer is formed in the information storage element formation region, the second diffusion layer is formed in the information calculation element formation region, and the signal potential generation element formation region is formed. A method for manufacturing a nonvolatile semiconductor memory device, comprising the step of forming a third diffusion layer.

前記第１のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。 The method of manufacturing a nonvolatile semiconductor memory device according to claim 10, wherein the first ion species has an atomic mass larger than that of the second ion species.

前記第１の拡散層及び／又は前記第2の拡散層における前記第１のイオン種濃度は、前記第２のイオン種濃度より高いことを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。 The nonvolatile semiconductor according to claim 10 or 11, wherein the first ionic species concentration in the first diffusion layer and / or the second diffusion layer is higher than the second ionic species concentration. A method for manufacturing a storage device.

前記第１乃至第３のゲート電極側壁に絶縁膜を形成する工程と、
前記情報演算素子形成領域に、第３のイオン種を注入し、前記第２の拡散層に高濃度領域を形成する工程を備えることを特徴とする請求項１０乃至１２のいずれかに記載の不揮発性半導体記憶装置の製造方法。 Forming an insulating film on the side walls of the first to third gate electrodes;
The non-volatile device according to claim 10, further comprising a step of implanting a third ion species into the information arithmetic element formation region and forming a high concentration region in the second diffusion layer. For manufacturing a conductive semiconductor memory device.

前記信号電位生成素子形成領域に、第３のイオン種を注入し、前記第３の拡散層に高濃度領域を形成する工程を備えることを特徴とする請求項１０乃至１３のいずれかに記載の不揮発性半導体記憶装置の製造方法。 14. The method according to claim 10, further comprising a step of implanting a third ion species in the signal potential generating element forming region and forming a high concentration region in the third diffusion layer. A method for manufacturing a nonvolatile semiconductor memory device.

前記第３のイオン種は、前記第２のイオン種より原子質量が大きいことを特徴とする請求項１３又は１４記載の不揮発性半導体記憶装置の製造方法。 15. The method for manufacturing a nonvolatile semiconductor memory device according to claim 13, wherein the third ion species has an atomic mass larger than that of the second ion species.