JP2005136038A - Nonvolatile semiconductor memory and its fabricating process - Google Patents
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Abstract
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。 The present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof.
近年、モバイル機器やインターネット家電の発展に伴い、携帯可能で電源を切っても情報が消えないシリコンメモリカードが急速に普及している。このようなシリコンメモリカードに用いられる不揮発性半導体メモリは、従来の磁気媒体と異なり、電気的にデータの書き換えが可能で、大容量化、低コスト化が可能である。 In recent years, with the development of mobile devices and Internet home appliances, silicon memory cards that are portable and do not lose information even when the power is turned off are rapidly spreading. Unlike a conventional magnetic medium, the nonvolatile semiconductor memory used in such a silicon memory card can electrically rewrite data, and can have a large capacity and a low cost.
その中で、フラッシュメモリは、情報のリセットを数Kbyte程度の固まり単位(通常セクタ或いはブロックと呼ばれる)で一括に行うことが可能である。このようなフラッシュメモリのアレイ構成として、NOR型、NAND型が挙げられるが、通常メモリカードのような大容量のデータ格納には、NAND型が用いられている(例えば特許文献1参照)。 Among them, the flash memory can collectively reset information in units of chunks (usually called sectors or blocks) of about several Kbytes. As an array configuration of such a flash memory, there are a NOR type and a NAND type, and a NAND type is used for storing large-capacity data like a normal memory card (see, for example, Patent Document 1).
このようなNAND型フラッシュメモリのセルアレイ部の平面図を図14に、図14のA−A’断面図を図15に示す。p型半導体基板に、複数の素子領域101が形成され、素子分離領域102により分離されている。素子領域101には、複数個のメモリセルとその両端に配置される選択トランジスタが、ソース及びドレインとなるn型拡散層103を共有して、直列に接続されてNAND列を構成している。メモリセルは、素子分離領域102上で電荷蓄積層104が分離されることにより、各NAND列に分離されている。これらはゲート絶縁膜上105に、電荷蓄積層104、ゲート間絶縁膜106、制御ゲート107、ゲートキャップ膜108からなる積層ゲート構造を有している。そして、選択トランジスタの電荷蓄積層104或いは電荷蓄積層104と制御ゲート107は、ゲート信号線(図示せず)に接続され、そのドレイン或いはソースとなるn型拡散層103は、各積層ゲートを被覆する層間絶縁膜109に形成されたビット線コンタクト110を介して、ビット線111に接続され、他方は共通ソース線コンタクト112を介して共通ソース線113に接続されている。
FIG. 14 is a plan view of a cell array portion of such a NAND flash memory, and FIG. 15 is a cross-sectional view taken along the line A-A ′ of FIG. A plurality of
このような構造のフラッシュメモリにおいて、ゲート電極と半導体間の極薄ゲート絶縁膜間で、トンネル現象或いはホットエレクトロン現象を用いて、電荷の授受を行うことにより、データの書き換えが行われる。例えば、電荷蓄積層に電子が過剰に注入された場合には、制御ゲート下のMOSFETのしきい電圧が、電子が注入されていない中性状態に比べて正の高い値となり、電荷蓄積層から過剰に電子が放出される(或いは電荷蓄積層に過剰に正孔が注入される)場合には、しきい電圧が中性状態に比べて低い負の値となる。 In the flash memory having such a structure, data is rewritten by transferring charges between the gate electrode and the ultra-thin gate insulating film between the semiconductor using a tunnel phenomenon or a hot electron phenomenon. For example, when electrons are excessively injected into the charge storage layer, the threshold voltage of the MOSFET under the control gate becomes a positive value higher than that in the neutral state where no electrons are injected, and When excessive electrons are emitted (or excessive holes are injected into the charge storage layer), the threshold voltage becomes a negative value lower than that in the neutral state.
仮に、電荷蓄積層に電子注入を行った状態を、‘0’状態とし、電子放出を行った状態を‘1’状態と定義すると、‘0’状態のしきい電圧(正)と、‘1’状態のしきい電圧(負)の中間電位(例えば、0V)を制御ゲートに印加し、中間電位(Vcc:例えば3V)をビット線に印加し、0Vを共通ソース線に印加すれば、セルのしきい電圧が0Vよりも高い‘0’状態であれば、ビット線とソース線間にセル電流が流れず、0Vより低い‘1’状態であれば、セル電流が流れるため、セルの‘0’、‘1’状態を判別することができる。 If a state where electrons are injected into the charge storage layer is defined as a “0” state, and a state where electrons are emitted is defined as a “1” state, a threshold voltage (positive) in the “0” state and “1” are defined. If the intermediate potential (eg, 0V) of the threshold voltage (negative) in the state is applied to the control gate, the intermediate potential (Vcc: eg 3V) is applied to the bit line, and 0V is applied to the common source line, the cell If the threshold voltage of the cell is '0' higher than 0V, the cell current does not flow between the bit line and the source line. If the threshold voltage is lower than 0V, the cell current flows. The “0” and “1” states can be discriminated.
フラッシュメモリでは、このような‘0’、‘1’状態を1bit情報と認識させることにより情報記憶を行う。そして、メモリセルを‘1’状態に変える動作を書き込み、‘0’状態に変える動作を消去、‘0’状態と‘1’状態を判別する動作を読み出しという。 The flash memory stores information by recognizing such “0” and “1” states as 1-bit information. An operation for changing the memory cell to the ‘1’ state is written, an operation for changing the state to the ‘0’ state is erased, and an operation for discriminating between the ‘0’ state and the ‘1’ state is referred to as reading.
トンネル現象を用いて電荷の授受を行う場合、情報書き込みは以下のように行われる。尚、ホットエレクトロン現象を用いる場合でも基本的には同様である。すなわち、制御ゲートに選択信号を入力し、ビット線に情報信号を入力して、信号入力するセルを選択する。一般的には、選択信号として10V以上の高電圧(Vpp)を印加し、情報信号としては、基準電位(Vss:例えば0V)を入力すると、電荷蓄積層と半導体基板間に高電界が発生し、半導体基板表面に形成されている反転電子が電荷蓄積層に注入される。これは極薄ゲート絶縁膜間に高電界が印加されることによりFNトンネリング現象が発生し、反転電子が半導体基板から電荷蓄積層に注入されるためである。一方、情報信号として電源電位(例えば3V)を入力すると、電荷蓄積層と半導体基板間の電界が弱まり、FNトンネリング現象が発生せず、電荷は注入されない。すなわち、同一制御ゲートに連なるメモリセル群の中で、電荷を注入するセルと注入しないセルを選択することが可能となる。 When charge is transferred using a tunnel phenomenon, information writing is performed as follows. Even when the hot electron phenomenon is used, it is basically the same. That is, a selection signal is input to the control gate, an information signal is input to the bit line, and a cell to which the signal is input is selected. In general, when a high voltage (Vpp) of 10 V or more is applied as a selection signal and a reference potential (Vss: 0 V, for example) is input as an information signal, a high electric field is generated between the charge storage layer and the semiconductor substrate. Inverted electrons formed on the surface of the semiconductor substrate are injected into the charge storage layer. This is because an FN tunneling phenomenon occurs when a high electric field is applied between the ultrathin gate insulating films, and inverted electrons are injected from the semiconductor substrate into the charge storage layer. On the other hand, when a power supply potential (for example, 3 V) is input as an information signal, the electric field between the charge storage layer and the semiconductor substrate is weakened, the FN tunneling phenomenon does not occur, and no charge is injected. That is, it is possible to select a cell for injecting a charge and a cell for non-injection from among a group of memory cells connected to the same control gate.
反対に、情報消去は、制御ゲートと半導体基板に印加される電位関係を、情報書き込みのときと逆にすればよい。すなわち、制御ゲートに基準電位(Vss)を印加し、半導体基板に高電圧(Vpp)を印加して、電荷蓄積層と半導体基板間のゲート絶縁膜に印加される電界の向きを書き込み状態と反対にすることにより、電荷蓄積層に蓄積されている電子が、ゲート絶縁膜を介して、FNトンネリングによって半導体基板に放出される。 On the contrary, in the information erasing, the potential relationship applied to the control gate and the semiconductor substrate may be reversed from that in the information writing. That is, a reference potential (Vss) is applied to the control gate, a high voltage (Vpp) is applied to the semiconductor substrate, and the direction of the electric field applied to the gate insulating film between the charge storage layer and the semiconductor substrate is opposite to the writing state. By doing so, electrons stored in the charge storage layer are emitted to the semiconductor substrate by FN tunneling through the gate insulating film.
このようなメモリセルを駆動させる中間電位(Vcc)や高電圧(Vpp)は、夫々メモリセルアレイの外側に配置した周辺トランジスタにより制御、印加される。中間電位(Vcc)を印加する低電圧駆動用トランジスタ(以下、Vccトランジスタ)は、メモリセルと同等かそれ以下の膜厚のゲート絶縁膜を備えるものであり、拡散層に印加される電界はメモリセルより低い。一方、高電圧(Vpp)を印加する高電圧駆動用(高耐圧)トランジスタ(以下、Vppトランジスタ)は、メモリセルよりはるかに厚いゲート絶縁膜を備えるVpp構造を有している。 The intermediate potential (Vcc) and the high voltage (Vpp) for driving such a memory cell are controlled and applied by peripheral transistors arranged outside the memory cell array. A low voltage driving transistor (hereinafter referred to as a Vcc transistor) to which an intermediate potential (Vcc) is applied includes a gate insulating film having a thickness equal to or less than that of a memory cell, and the electric field applied to the diffusion layer is a memory. Lower than cell. On the other hand, a high voltage driving (high withstand voltage) transistor (hereinafter referred to as a Vpp transistor) that applies a high voltage (Vpp) has a Vpp structure including a gate insulating film much thicker than a memory cell.
図16に、一般的なメモリセル、Vccトランジスタ、Vppトランジスタの断面構造図を示す。メモリセルは、p型半導体基板201a上に形成されたゲート絶縁膜202a上に、積層、パターニングされた電荷蓄積層203a、絶縁層204a、制御ゲート205a、ゲートキャップ膜206aからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにn型拡散層207aが形成されている。そして、これらは層間絶縁膜209aで覆われている。
FIG. 16 shows a cross-sectional structure diagram of a general memory cell, a Vcc transistor, and a Vpp transistor. In the memory cell, a stacked gate including a stacked and patterned
Vccトランジスタは、メモリセルと同様に、p型半導体基板201b上に形成されたゲート絶縁膜202b上に、積層、パターニングされた電荷蓄積層203b、絶縁層204b、制御ゲート205b、ゲートキャップ膜206bからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにn型拡散層207bが形成されている。これらは層間絶縁膜209bで覆われ、拡散層上にはコンタクトホール210bが形成されている。
Similar to the memory cell, the Vcc transistor includes a charge storage layer 203b, an
Vppトランジスタは、p型半導体基板201c上に形成された厚いゲート絶縁膜202c上に、積層、パターニングされた電荷蓄積層203c、絶縁層204c、制御ゲート205c、ゲートキャップ膜206cからなる積層ゲートが形成されており、積層ゲート下領域を挟むようにソース、ドレイン領域となるn型拡散層207cが形成されている。これらは層間絶縁膜209cで覆われ、拡散層上にはコンタクトホール210cが形成されている。
In the Vpp transistor, a stacked gate composed of a stacked and patterned
このようなVppトランジスタにおいて、拡散層の不純物濃度は、メモリセルやVccトランジスタに比べて一桁近く低く設定されている。これは、PN接合の接合耐圧が、P領域及びN領域の不純物濃度が高くなると低下するためである。また、拡散層上の絶縁膜厚は、メモリセルやVccトランジスタに比べて数十nm程度厚くなっている。従って、上述のような低濃度の拡散層を形成するためには、このような厚い拡散層絶縁膜を通過させる高加速電圧を用いたイオン注入により不純物を注入する必要がある。
このように、Vppトランジスタの拡散層形成条件は、メモリセルやVccトランジスタと大きく異なっており、同時に拡散層を形成することは困難である。すなわち、全面マスクレスで、メモリセルやVccトランジスタの拡散層形成条件で、不純物を注入しても、厚い拡散層絶縁膜を通過させることができない。反対に、Vppトランジスタの拡散層形成条件でメモリセルやVccトランジスタの拡散層を形成すると、メモリセルのゲート端に高加速で不純物が注入されるため、実効ゲート長が短くなり、いわゆる短チャネル効果によるしきい電圧低下、オフ特性劣化などを引き起こしてしまう。従って、拡散層形成工程を共通化して低コスト化を図ることが困難であるという問題があった。 Thus, the diffusion layer forming conditions of the Vpp transistor are greatly different from those of the memory cell and the Vcc transistor, and it is difficult to form the diffusion layer at the same time. That is, even if impurities are implanted under conditions for forming a diffusion layer of a memory cell or a Vcc transistor without masking the entire surface, the thick diffusion layer insulating film cannot be passed. On the other hand, when the diffusion layer of the memory cell or the Vcc transistor is formed under the condition for forming the diffusion layer of the Vpp transistor, the effective gate length is shortened because impurities are implanted at the gate end of the memory cell at a high acceleration, so-called short channel effect. Causes threshold voltage drop and off-characteristic deterioration. Therefore, there is a problem that it is difficult to reduce the cost by making the diffusion layer forming process common.
また、高加速電圧イオン注入により、横方向の不純物散乱が生じるため、実効ゲート長を短くし、Vppトランジスタのパンチスルー耐圧やドレイン耐圧の劣化を生じてしまうという問題があった。 Further, since high-acceleration voltage ion implantation causes lateral impurity scattering, the effective gate length is shortened, resulting in deterioration of punch-through breakdown voltage and drain breakdown voltage of the Vpp transistor.
そこで、本発明は、従来の問題を取り除き、Vppトランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a nonvolatile semiconductor memory device and a method for manufacturing the same that can eliminate the conventional problems, improve the breakdown voltage of the Vpp transistor, and reduce the cost. .
本発明の一態様によれば、第1導電型の半導体基板と、前記半導体基板上の所定領域に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に、前記第1のゲート絶縁膜下の領域を挟むように形成された第2導電型の第1の拡散層と、前記第1の拡散層上に形成された第1の拡散層絶縁膜を備える情報記憶素子と、前記半導体基板上の所定領域に、第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記半導体基板に、前記第2のゲート絶縁膜下の領域を挟むように形成された第2導電型の第2の拡散層と、前記第2の拡散層上に形成された第2の拡散層絶縁膜を備える情報演算素子と、前記半導体基板上の所定領域に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜より厚い第3のゲート絶縁膜を介して形成された第3のゲート電極と、前記半導体基板に、前記第3のゲート絶縁膜下の領域を挟むように形成された第2導電型の第3の拡散層と、前記第3の拡散層上に形成された第3の拡散層絶縁膜を備える信号電位生成素子を備え、前記第3の拡散層絶縁膜は、前記第3のゲート絶縁膜より薄く、且つ前記第1の拡散層絶縁膜及び/又は前記第2の拡散層絶縁膜と実質的に同じ膜厚であることを特徴とする不揮発性半導体記憶装置が提供される。 According to one aspect of the present invention, a first conductivity type semiconductor substrate, a first gate electrode formed in a predetermined region on the semiconductor substrate via a first gate insulating film, and the semiconductor substrate A second diffusion type first diffusion layer formed so as to sandwich a region under the first gate insulating film, and a first diffusion layer insulating film formed on the first diffusion layer An information storage element, a second gate electrode formed via a second gate insulating film in a predetermined region on the semiconductor substrate, and a region under the second gate insulating film sandwiched between the semiconductor substrate A second diffusion layer of the second conductivity type formed as described above, an information processing element comprising a second diffusion layer insulating film formed on the second diffusion layer, and a predetermined region on the semiconductor substrate. And a third gate insulating film thicker than the first gate insulating film and the second gate insulating film. A third diffusion electrode of the second conductivity type formed on the semiconductor substrate so as to sandwich a region under the third gate insulating film, and on the third diffusion layer A signal potential generating element including a third diffusion layer insulating film formed on the first diffusion layer insulating film, wherein the third diffusion layer insulating film is thinner than the third gate insulating film, and the first diffusion layer insulating film and A nonvolatile semiconductor memory device is provided that has substantially the same thickness as the second diffusion layer insulating film.
本発明の一態様によれば、第1導電型の半導体基板上の情報記憶素子形成領域に第1の絶縁膜を、情報演算素子形成領域に第2の絶縁膜を、信号電位生成素子形成領域に前記第1の絶縁膜及び前記第2の絶縁膜より厚い第3の絶縁膜を形成する工程と、全面にゲート電極材を積層、パターニングし、前記第1の絶縁膜上に第1のゲート電極、前記第2の絶縁膜上に第2のゲート電極、前記第3の絶縁膜上に第3のゲート電極を形成する工程と、全面にマスクレスで第1のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を形成する工程と、少なくとも露出した前記第3の絶縁膜を除去し、前記第3の絶縁膜より薄く、前記第1の拡散層上に形成された第1の拡散層絶縁膜及び前記第2の拡散層上に形成された第2の拡散層絶縁膜と実質的に同じ膜厚の第3の拡散層絶縁膜を形成する工程と、全面にマスクレスで第2のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を、前記信号電位生成素子形成領域に第3の拡散層を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。 According to one aspect of the present invention, a first insulating film is formed in an information storage element forming region on a first conductivity type semiconductor substrate, a second insulating film is formed in an information arithmetic element forming region, and a signal potential generating element forming region. Forming a third insulating film thicker than the first insulating film and the second insulating film, and laminating and patterning a gate electrode material on the entire surface, and forming a first gate on the first insulating film. Forming a second gate electrode on the second insulating film, a third gate electrode on the third insulating film, and implanting a first ion species without masking on the entire surface, Forming a first diffusion layer in the information storage element formation region and a second diffusion layer in the information calculation element formation region, removing at least the exposed third insulation film, and removing the third insulation film The first diffusion layer insulating film and the second expansion layer are thinner and formed on the first diffusion layer. Forming a third diffusion layer insulating film having substantially the same thickness as the second diffusion layer insulating film formed on the layer, and implanting a second ion species without masking on the entire surface, Forming a first diffusion layer in the memory element formation region, a second diffusion layer in the information calculation element formation region, and a third diffusion layer in the signal potential generation element formation region. A method for manufacturing a nonvolatile semiconductor memory device is provided.
本発明の一実施態様によれば、高耐圧トランジスタの耐圧を向上させるとともに、低コスト化を図ることが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。 According to one embodiment of the present invention, it is possible to provide a nonvolatile semiconductor memory device and a method for manufacturing the same that can improve the breakdown voltage of a high breakdown voltage transistor and can reduce the cost.
以下本発明の実施形態について、図を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(実施形態1)
図1に、本実施形態におけるNAND型フラッシュメモリのゲート垂直方向の断面図を示す。ここで、メモリセルを同図(a)に、周辺トランジスタにおけるVccトランジスタを同図(b)に、Vppトランジスタを同図(c)に示し、以下各図面において同様に示す。
(Embodiment 1)
FIG. 1 is a cross-sectional view in the gate vertical direction of the NAND flash memory according to this embodiment. Here, the memory cell is shown in FIG. 5A, the Vcc transistor in the peripheral transistor is shown in FIG. 5B, the Vpp transistor is shown in FIG.
図1(a)に示すメモリセルにおいて、p型シリコン基板に形成されたpウエル1a上に、ゲート絶縁膜2aを介して積層構造のゲート電極3a/4a/5a/6aが形成されている。ゲート絶縁膜2aは、基板表面のチャネルの形成される領域全面に、FNトンネル電流が流れる10nm以下の膜厚(例えば10nm)で形成されている。ゲート電極は、多結晶シリコンからなる電荷蓄積層3a、ゲート間絶縁膜4a、制御ゲート5a、窒化シリコン膜などからなるゲートキャップ膜6aが順次積層され、側端部が揃うように自己整合的に垂直加工されている。
In the memory cell shown in FIG. 1A, a
そして、pウエル1aのゲート電極下領域を挟んで、チャネル領域のボロン等p型不純物と逆の極性のヒ素等n型不純物が注入される拡散層7aが形成されており、拡散層7a表面には、拡散層絶縁膜8aが形成されている。この拡散層絶縁膜8aは、ゲート絶縁膜4aより僅かに薄い程度の厚さ(例えば5nm)である。
A
図1(b)に示すVccトランジスタにおいて、p型シリコン基板に形成されたpウエル1b上に、ゲート絶縁膜2bを介して積層構造のゲート電極3b/4b/5b/6bが形成されている。ゲート絶縁膜2bは、基板表面のチャネルの形成される領域全面に、低電圧駆動が可能な10nm以下の膜厚(例えば10nm)で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層3b、ゲート間絶縁膜4b、制御ゲート5b、ゲートキャップ膜6bが順次積層されているが、電荷蓄積層3bと制御ゲート5bは接続され(図示せず)、電荷蓄積層3bの電位を制御することができる。
In the Vcc transistor shown in FIG. 1B, a gate electrode 3b / 4b / 5b / 6b having a laminated structure is formed on a p-well 1b formed on a p-type silicon substrate via a gate insulating film 2b. The gate insulating film 2b is formed with a film thickness of 10 nm or less (for example, 10 nm) that can be driven at a low voltage over the entire surface of the substrate surface where the channel is formed. The gate electrode has a stacked gate structure similar to that of the memory cell. The charge storage layer 3b, the intergate insulating film 4b, the
メモリセルと同様に、pウエル1bのゲート電極下領域を挟んで、チャネル領域のボロン等p型不純物と逆の極性のヒ素等n型不純物が注入される拡散層7bが形成されており、拡散層7b表面には、拡散層絶縁膜8bが形成されている。この拡散層絶縁膜8bは、ゲート絶縁膜4bより僅かに薄い程度の厚さ(例えば5nm)である。
Similar to the memory cell, a
図1(c)に示すVppトランジスタにおいて、p型シリコン基板に形成されたpウエル1c上に、ゲート絶縁膜2cを介して積層構造のゲート電極3c/4c/5c/6cが形成されている。ゲート絶縁膜2cは、基板表面のチャネルの形成される領域全面に、高電圧駆動が可能な数10nm以下の膜厚(例えば40nm)で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層3c、ゲート間絶縁膜4c、制御ゲート5c、ゲートキャップ膜6cが順次積層されている。 In the Vpp transistor shown in FIG. 1C, a stacked structure of gate electrodes 3c / 4c / 5c / 6c is formed on a p-well 1c formed on a p-type silicon substrate via a gate insulating film 2c. The gate insulating film 2c is formed on the entire surface of the substrate surface where the channel is formed with a film thickness of several tens of nm or less (for example, 40 nm) that can be driven at a high voltage. The gate electrode has a stacked gate structure similar to that of the memory cell, and a charge storage layer 3c, an intergate insulating film 4c, a control gate 5c, and a gate cap film 6c are sequentially stacked.
メモリセルと同様に、pウエル1aのゲート電極下領域を挟んで、チャネル領域のボロン等p型不純物と逆の極性のn型不純物が注入される拡散層7c、7c’が形成されている。Vppトランジスタは、ゲート及びドレインに高耐圧を必要とするため、拡散層7cは、メモリセルやVccトランジスタより低濃度に設定されているが、コンタクト接続領域に形成される拡散層7c’は、コンタクトとオーミックコンタクトするため、高濃度となっている。そして、拡散層拡散層7c、7c’表面には、ゲート絶縁膜2cと比較して非常に薄く、メモリセル、Vccトランジスタの拡散層絶縁膜8a、8bと実質的に同じ膜厚(膜厚のばらつき程度の差異(10%程度)は許容される)となる10nm以下の膜厚(例えば5nm)の拡散層絶縁膜8cが形成されている。
Similar to the memory cell, diffusion layers 7c and 7c 'into which an n-type impurity having a polarity opposite to that of the p-type impurity such as boron in the channel region is implanted, sandwiching the region under the gate electrode of the
そして、これらの素子上には、BPSGやSiO2等の厚い層間絶縁膜9a、9b、9cが被覆され、拡散層と接続するコンタクト10b、10c等が形成されている。
On these elements, thick
このようなNAND型フラッシュメモリは以下のように形成される。すなわち、先ず、図2(a)、(b)、(c)に示すように、高濃度のpウエル1a、1b、1cの形成されたp型シリコン基板に、通常の積層ゲート構造のメモリセルからなるフラッシュメモリのゲート形成工程と同様に、各素子形成領域上に、ゲート絶縁膜2a、2b、2cとなる絶縁膜2a’、2b’、2c’、ゲート電極材を順次積層する。このとき、Vpp形成領域に形成される絶縁膜2c’は数10nm(例えば40nm)厚と、メモリセル、Vcc形成領域に形成される絶縁膜と比較して厚膜となっている。 次いで、ゲート電極材を垂直加工して、メモリセル、Vccトランジスタ、Vppトランジスタの各ゲート電極(3a/4a/5a/6a、3b/4b/5b/6b、3c/4c/5c/6c)を形成する。このとき、各絶縁膜2a’、2b’、2c’は加工されず、各素子形成領域を覆っている。
Such a NAND flash memory is formed as follows. That is, first, as shown in FIGS. 2A, 2B, and 2C, a memory cell having a normal stacked gate structure is formed on a p-type silicon substrate on which high-concentration p-
この状態で、図3(a)、(b)、(c)に示すように、メモリセルの拡散層7aを形成するために、マスクレスでシリコン基板全面に、ヒ素を例えば1013cm2オーダーでイオン注入する。ここで、Vccトランジスタ形成領域にはヒ素がイオン注入される(7b’)が、Vppトランジスタ形成領域には、厚膜の絶縁膜がマスクとなるように加速電圧などの条件を設定することにより、イオン注入を行わない。
In this state, as shown in FIGS. 3A, 3B, and 3C, in order to form the
次いで、図4(a)、(b)、(c)に示すように、ドライエッチングにより、露出した(ゲート電極の形成されない領域の)絶縁膜を除去する。このとき、Vpp形成領域上の絶縁膜のみを除去しても、全面除去してもよい。そして、絶縁膜の除去された領域に、熱酸化等により、膜厚10nm以下(例えば5nm)の清浄な絶縁膜(拡散層絶縁膜8a、8b、8c)を再形成する。
Next, as shown in FIGS. 4A, 4B, and 4C, the exposed insulating film (in the region where the gate electrode is not formed) is removed by dry etching. At this time, only the insulating film on the Vpp formation region may be removed or the entire surface may be removed. Then, clean insulating films (diffusion
そして、図5(a)、(b)、(c)に示すように、マスクを用いて、Vppトランジスタ形成領域に、リンを例えば1012cm2オーダーでイオン注入し、拡散層7cを形成する。さらに、マスクを用いて、Vccトランジスタ形成領域、Vppトランジスタ形成領域の所定領域に、ヒ素を例えば1014cm2オーダーでイオン注入して、拡散層7b、7c’を形成する。
Then, as shown in FIGS. 5A, 5B, and 5C, phosphorus is ion-implanted into the Vpp transistor formation region, for example, on the order of 10 12 cm 2 using a mask to form the
さらに、図6(a)、(b)、(c)に示すように、全面に素子絶縁材或いは層間絶縁膜9a、9b、9cを形成する。そして、Vccトランジスタの拡散層7b、Vppトランジスタの拡散層7c’上にコンタクト10b、10cを形成する。
Further, as shown in FIGS. 6A, 6B, and 6C, element insulating materials or interlayer insulating
このようにして形成されたNAND型フラッシュメモリにおいて、Vppトランジスタの拡散層絶縁膜を薄くすることにより、拡散層を低加速電圧で形成することができるため、横方向の拡散層の広がりによる実効チャネル長の減少を抑制することが可能となる。 In the NAND flash memory formed in this way, the diffusion layer can be formed at a low acceleration voltage by thinning the diffusion layer insulating film of the Vpp transistor. It is possible to suppress a decrease in length.
また、メモリセルの拡散層形成時に全面にイオン注入を行うことができるため、マスク工程を省略することが可能になり、大幅なコストダウンが図れると共に、マスク工程で発生するダストに起因する歩留り低下を抑制することが可能となる。但し、他の理由でマスク工程を追加してもよい。 In addition, since the ion implantation can be performed on the entire surface when forming the diffusion layer of the memory cell, the mask process can be omitted, the cost can be greatly reduced, and the yield is reduced due to dust generated in the mask process. Can be suppressed. However, a mask process may be added for other reasons.
さらに、Vppトランジスタの拡散層中の高濃度の拡散層を、Vccトランジスタの拡散層と同様の構造とすることにより、同時に形成することが可能となる。 Furthermore, the high concentration diffusion layer in the diffusion layer of the Vpp transistor can be formed at the same time by adopting the same structure as the diffusion layer of the Vcc transistor.
また、本実施形態において、ゲート電極を直接層間絶縁膜で被覆しているが、SiO2やSiN、TEOS等の堆積膜で側壁を形成していてもよい。 In this embodiment, the gate electrode is directly covered with the interlayer insulating film, but the side wall may be formed of a deposited film such as SiO 2 , SiN, or TEOS.
(実施形態2)
図7に、本実施形態におけるNAND型フラッシュメモリのゲート垂直方向の断面図を示す。
(Embodiment 2)
FIG. 7 shows a cross-sectional view in the gate vertical direction of the NAND flash memory according to this embodiment.
図7(a)に示すメモリセルにおいて、実施形態1と同様に、p型シリコン基板に形成されたpウエル11a上に、ゲート絶縁膜12aを介して積層構造のゲート電極13a/14a/15a/16aが形成されている。ゲート絶縁膜12aは、基板表面のチャネルの形成される領域全面に、FNトンネル電流が流れる10nm以下の膜厚(例えば10nm)で形成されている。ゲート電極は、多結晶シリコンからなる電荷蓄積層13a、ゲート間絶縁膜14a、制御ゲート15a、窒化シリコン膜などからなるゲートキャップ膜16aが順次積層され、側端部が揃うように自己整合的に垂直加工されている。さらに、その側端部を覆うようにゲート側壁21aが形成されている。
In the memory cell shown in FIG. 7A, similarly to the first embodiment, a
そして、pウエル11aのゲート電極下領域を挟んで、チャネル領域のp型不純物(例えばボロン)と逆の極性のn型不純物であるヒ素が注入される拡散層17aと、拡散層17aより原子質量が小さいn型不純物であるリンが注入される拡散層17a’が形成されており、拡散層17a、17a’表面には、拡散層絶縁膜18aが形成されている。この拡散層絶縁膜18aは、ゲート絶縁膜14aより僅かに薄い程度の厚さ(例えば5nm)である。
A
図7(b)に示すVccトランジスタにおいて、実施形態1と同様に、p型シリコン基板に形成されたpウエル11b上に、ゲート絶縁膜12bを介して積層構造のゲート電極13b/14b/15b/16bが形成されている。ゲート絶縁膜12bは、基板表面のチャネルの形成される領域全面に、低電圧駆動が可能な10nm以下の膜厚(例えば10nm)で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層13b、ゲート間絶縁膜14b、制御ゲート15b、ゲートキャップ膜16bが順次積層されているが、電荷蓄積層13bと制御ゲート15bは接続され(図示せず)、電荷蓄積層13bの電位を制御することができる。さらに、その側端部を覆うようにゲート側壁21bが形成されている。
In the Vcc transistor shown in FIG. 7B, similarly to the first embodiment, a gate electrode 13b / 14b / 15b / having a stacked structure is formed on a p-
メモリセルと同様に、pウエル11bのゲート電極下領域を挟んで、チャネル領域のp型不純物(例えばボロン)と逆の極性のn型不純物が注入されゲート電極下領域と接する拡散層17bと、高濃度の拡散層17b’が 形成されており、拡散層17b、17b’表面には、拡散層絶縁膜18bが形成されている。この拡散層絶縁膜18bは、ゲート絶縁膜14bより僅かに薄い程度の厚さ(例えば5nm)である。
Similar to the memory cell, a
図7(c)に示すVppトランジスタにおいて、実施形態1と同様に、p型シリコン基板に形成されたpウエル11c上に、ゲート絶縁膜12cを介して積層構造のゲート電極13c/14c/15c/16cが形成されている。ゲート絶縁膜12cは、基板表面のチャネルの形成される領域全面に、高電圧駆動が可能な数10nm以下の膜厚(例えば40nm)で形成されている。ゲート電極は、メモリセルと同様の積層ゲート構造であり、電荷蓄積層13c、ゲート間絶縁膜14c、制御ゲート15c、ゲートキャップ膜16cが順次積層されている。さらに、その側端部を覆うようにゲート側壁21cが形成されている。
In the Vpp transistor shown in FIG. 7C, as in the first embodiment, a
メモリセルと同様に、pウエル11cのゲート電極下領域を挟んで、チャネル領域のp型不純物(例えばボロン)と逆の極性のn型不純物が注入されゲート電極下領域に接する拡散層17cと、高濃度の拡散層17c’が形成されている。Vppトランジスタは、ゲート及びドレインに高耐圧を必要とするため、拡散層の不純物濃度もメモリセルやVccトランジスタより低濃度に設定されている。そして、拡散層拡散層17c、17c’表面には、ゲート絶縁膜12cと比較して非常に薄く、メモリセル、Vccトランジスタの拡散層絶縁膜8a、8bと実質的に同じ膜厚(膜厚のばらつき程度の差異(10%程度)は許容される)となる10nm以下の膜厚(例えば5nm)の拡散層絶縁膜8cが形成されている。
Similarly to the memory cell, a n-type impurity having a polarity opposite to that of the p-type impurity (for example, boron) in the channel region is implanted across the region below the gate electrode of the p-
そして、これらの素子上には、BPSGやSiO2などの厚い層間絶縁膜19a、19b、19cなどにより被覆され、拡散層と接続するコンタクト20b、20c等が形成されている。
On these elements, contacts 20b, 20c, etc., which are covered with thick
このようなNAND型フラッシュメモリは以下のように形成される。すなわち、実施形態1と同様に、先ず、図8(a)、(b)、(c)に示すように、高濃度のpウエル11a、11b、11cの形成されたp型シリコン基板に、通常の積層ゲート構造のメモリセルからなるフラッシュメモリのゲート形成工程と同様に、各素子形成領域上に、ゲート絶縁膜12a、12b、12cとなる絶縁膜12a’、12b’、12c’、ゲート電極材を順次積層する。このとき、Vpp形成領域に形成される絶縁膜12c’は数10nm厚と、メモリセル、Vcc形成領域に形成される絶縁膜と比較して厚膜(例えば40nm)となっている。次いで、ゲート電極材を垂直加工して、メモリセル、Vccトランジスタ、Vppトランジスタの各ゲート電極(13a/14a/15a/16a、13b/14b/15b/16b、13c/14c/15c/16c)を形成する。このとき、絶縁膜は加工されず、各素子形成領域を覆っている。
Such a NAND flash memory is formed as follows. That is, as in the first embodiment, first, as shown in FIGS. 8A, 8B, and 8C, a p-type silicon substrate on which high-concentration p-
この状態で、図9(a)、(b)、(c)に示すように、メモリセルの拡散層17aを形成するために、マスクレスでシリコン基板全面に、ヒ素を例えば1013cm2オーダーでイオン注入する。ここで、Vccトランジスタ形成領域にはヒ素がイオン注入される(7b”)が、Vppトランジスタ形成領域には、厚膜の絶縁膜がマスクとなるように加速電圧などの条件を設定し、イオン注入を行わない。
In this state, as shown in FIGS. 9A, 9B, and 9C, in order to form the
次いで、図10(a)、(b)、(c)に示すように、ドライエッチングにより、露出した(ゲート電極の形成されない領域の)絶縁膜を除去する。このとき、Vpp形成領域上の絶縁膜のみを除去しても、全面除去してもよい。そして、絶縁膜の除去された領域に、熱酸化等により、膜厚10nm以下(例えば5nm)の清浄な絶縁膜を再形成する。 Next, as shown in FIGS. 10A, 10B, and 10C, the exposed insulating film (in the region where the gate electrode is not formed) is removed by dry etching. At this time, only the insulating film on the Vpp formation region may be removed or the entire surface may be removed. Then, a clean insulating film having a thickness of 10 nm or less (for example, 5 nm) is re-formed in the region from which the insulating film has been removed by thermal oxidation or the like.
そして、図11(a)、(b)、(c)に示すように、Vppトランジスタの拡散層17cを形成するために、シリコン基板全面にリンをイオン注入する。このとき、マスクレスで注入を行っても他の素子に影響を与えないように、先に注入されたヒ素より低ドーズ量(例えば1012cm2オーダー)で、低原子質量のリンを、従来のものより低い加速電圧で注入し、拡散層17a’、17b(17b”と重なるように形成される)を形成する。
Then, as shown in FIGS. 11A, 11B, and 11C, phosphorus is ion-implanted over the entire surface of the silicon substrate in order to form the
次いで、図12(a)、(b)、(c)に示すように、全面にSiO2或いはSiNからなる絶縁膜を堆積し、エッチバックすることにより、積層ゲートの側面に夫々ゲート側壁21a、21b、21cを自己整合的に形成する。そして、メモリセル形成領域をマスクした後、Vccトランジスタ形成領域に、ヒ素を例えば1014cm2オーダーでイオン注入することにより、ゲート側壁がマスクとなり、拡散層17b’が形成され、LDD(Lightly Doped Drain)構造となる。このとき、同時にVppトランジスタ形成領域にも、同様にイオン注入して、コンタクト接続領域となる17c’を形成してもよい。
Next, as shown in FIGS. 12A, 12B, and 12C, an insulating film made of SiO 2 or SiN is deposited on the entire surface and etched back, whereby
さらに、図13(a)、(b)、(c)に示すように、全面に素子絶縁材或いは層間絶縁膜19a、19b、19cを形成する。そして、Vccトランジスタの拡散層17b、Vppトランジスタの拡散層17c’上にコンタクト20b、20cを形成する。
Further, as shown in FIGS. 13A, 13B, and 13C, element insulating materials or interlayer insulating
このように、実施形態1と同様に、Vppトランジスタの拡散層絶縁膜を薄くすることにより、拡散層を低加速電圧で形成することができるため、横方向の拡散層の広がりによる実効チャネル長の減少を抑制することが可能となる。 As described above, since the diffusion layer can be formed at a low acceleration voltage by thinning the diffusion layer insulating film of the Vpp transistor as in the first embodiment, the effective channel length due to the spread of the diffusion layer in the lateral direction can be reduced. It is possible to suppress the decrease.
また、実施形態1と同様に、メモリセルの拡散層形成時に全面にイオン注入を行うことができるとともに、Vppトランジスタの拡散層に注入される不純物を、メモリセルやVccトランジスタの拡散層不純物より原子質量が小さく、注入ドーズ量を低くすることにより、Vppトランジスタの拡散層形成時にも、メモリセルやVccトランジスタの特性を悪化させることなく、全面にイオン注入を行うことができる。従って、さらにマスク工程を省略することが可能になり、大幅なコストダウンが図れると共に、マスク工程で発生するダストに起因する歩留り低下を抑制することが可能となる。但し、他の理由でマスク工程を追加してもよい。 Similarly to the first embodiment, ion implantation can be performed on the entire surface when the diffusion layer of the memory cell is formed, and the impurity implanted into the diffusion layer of the Vpp transistor is more atomized than the diffusion layer impurity of the memory cell or Vcc transistor. Since the mass is small and the implantation dose is low, even when the diffusion layer of the Vpp transistor is formed, ion implantation can be performed on the entire surface without deteriorating the characteristics of the memory cell and the Vcc transistor. Therefore, the mask process can be further omitted, and the cost can be greatly reduced, and a decrease in yield due to dust generated in the mask process can be suppressed. However, a mask process may be added for other reasons.
これら実施形態において、メモリセルの拡散層の形成時、Vppトランジスタの拡散層のコンタクト領域形成時等にヒ素を注入しているが、ヒ素に限定されるものではなく、Vppトランジスタの拡散層形成時に注入される不純物より原子質量が大きい組合せとなるn型不純物であればよく、アンチモン等も用いることができる。 In these embodiments, arsenic is implanted when the diffusion layer of the memory cell is formed, when the contact region of the diffusion layer of the Vpp transistor is formed, etc., but is not limited to arsenic, and when the diffusion layer of the Vpp transistor is formed. Any n-type impurity having a combination in which the atomic mass is larger than that of the implanted impurity may be used, and antimony or the like can be used.
また、不揮発性半導体記憶装置の動作原理やアレイ構成、或いはトランジスタの種類やゲート絶縁膜の種類等を、適宜選択して用いることは可能である。 Further, it is possible to appropriately select and use the operating principle and array configuration of the nonvolatile semiconductor memory device, the type of transistor, the type of gate insulating film, and the like.
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。 In addition, this invention is not limited to embodiment mentioned above. Various other modifications can be made without departing from the scope of the invention.
1、11 pウエル
2、12 ゲート絶縁膜
3、13 電荷蓄積層
4、14 ゲート間絶縁膜
5、15 制御ゲート
6、16 ゲートキャップ膜
7、17 拡散層
8、18 拡散層絶縁膜
9、19 層間絶縁膜
10、20 コンタクト
21 ゲート側壁
101 素子領域
102 素子分離領域
103 n型拡散層
104 電荷蓄積層
105 ゲート絶縁膜
106 ゲート間絶縁膜
107 制御ゲート
108 ゲートキャップ膜
109 層間絶縁膜
110 ビット線コンタクト
111 ビット線
112 共通ソース線コンタクト
113 共通ソース線
201 半導体基板
202 絶縁膜
203 電荷蓄積層
204 ゲート間絶縁膜
205 制御ゲート
206 ゲートキャップ膜
207 拡散層
209 層間絶縁膜
210 コンタクト
1, 11 p-well
2, 12 Gate insulating film 3, 13
202 Insulating film 203 Charge storage layer 204 Intergate insulating film 205
Claims (15)
前記半導体基板上の所定領域に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に、前記第1のゲート絶縁膜下の領域を挟むように形成された第2導電型の第1の拡散層と、前記第1の拡散層上に形成された第1の拡散層絶縁膜を備える情報記憶素子と、
前記半導体基板上の所定領域に、第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記半導体基板に、前記第2のゲート絶縁膜下の領域を挟むように形成された第2導電型の第2の拡散層と、前記第2の拡散層上に形成された第2の拡散層絶縁膜を備える情報演算素子と、
前記半導体基板上の所定領域に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜より厚い第3のゲート絶縁膜を介して形成された第3のゲート電極と、前記半導体基板に、前記第3のゲート絶縁膜下の領域を挟むように形成された第2導電型の第3の拡散層と、前記第3の拡散層上に形成された第3の拡散層絶縁膜を備える信号電位生成素子を備え、
前記第3の拡散層絶縁膜は、前記第3のゲート絶縁膜より薄く、且つ前記第1の拡散層絶縁膜及び/又は前記第2の拡散層絶縁膜と実質的に同じ膜厚であることを特徴とする不揮発性半導体記憶装置。 A first conductivity type semiconductor substrate;
A first gate electrode formed through a first gate insulating film in a predetermined region on the semiconductor substrate, and a region under the first gate insulating film sandwiched between the semiconductor substrate An information storage element comprising a first diffusion layer of a second conductivity type, and a first diffusion layer insulating film formed on the first diffusion layer,
A second gate electrode formed through a second gate insulating film in a predetermined region on the semiconductor substrate, and a region under the second gate insulating film sandwiched between the semiconductor substrate. An information processing element comprising a second diffusion layer of a second conductivity type, and a second diffusion layer insulating film formed on the second diffusion layer;
A third gate electrode formed in a predetermined region on the semiconductor substrate via a third gate insulating film thicker than the first gate insulating film and the second gate insulating film; and A signal comprising a third diffusion layer of a second conductivity type formed so as to sandwich a region under the third gate insulating film, and a third diffusion layer insulating film formed on the third diffusion layer A potential generating element;
The third diffusion layer insulating film is thinner than the third gate insulating film and has substantially the same thickness as the first diffusion layer insulating film and / or the second diffusion layer insulating film. A non-volatile semiconductor memory device.
全面にゲート電極材を積層、パターニングし、前記第1の絶縁膜上に第1のゲート電極、前記第2の絶縁膜上に第2のゲート電極、前記第3の絶縁膜上に第3のゲート電極を形成する工程と、
全面にマスクレスで第1のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を形成する工程と、
少なくとも露出した前記第3の絶縁膜を除去し、前記第3の絶縁膜より薄く、前記第1の拡散層上に形成された第1の拡散層絶縁膜及び前記第2の拡散層上に形成された第2の拡散層絶縁膜と実質的に同じ膜厚の第3の拡散層絶縁膜を形成する工程と、
全面にマスクレスで第2のイオン種を注入し、前記情報記憶素子形成領域に第1の拡散層を、前記情報演算素子形成領域に第2の拡散層を、前記信号電位生成素子形成領域に第3の拡散層を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 A first insulating film on the information storage element forming region on the first conductivity type semiconductor substrate, a second insulating film on the information arithmetic element forming region, the first insulating film on the signal potential generating element forming region, and the Forming a third insulating film thicker than the second insulating film;
A gate electrode material is laminated and patterned on the entire surface, a first gate electrode is formed on the first insulating film, a second gate electrode is formed on the second insulating film, and a third gate electrode is formed on the third insulating film. Forming a gate electrode;
Implanting a first ion species without masking on the entire surface, forming a first diffusion layer in the information storage element formation region, and forming a second diffusion layer in the information arithmetic element formation region;
At least the exposed third insulating film is removed and formed on the first diffusion layer insulating film and the second diffusion layer which are thinner than the third insulating film and formed on the first diffusion layer. Forming a third diffusion layer insulating film having substantially the same thickness as the second diffusion layer insulating film formed;
A second ion species is implanted into the entire surface without a mask, the first diffusion layer is formed in the information storage element formation region, the second diffusion layer is formed in the information calculation element formation region, and the signal potential generation element formation region is formed. A method for manufacturing a nonvolatile semiconductor memory device, comprising the step of forming a third diffusion layer.
前記情報演算素子形成領域に、第3のイオン種を注入し、前記第2の拡散層に高濃度領域を形成する工程を備えることを特徴とする請求項10乃至12のいずれかに記載の不揮発性半導体記憶装置の製造方法。 Forming an insulating film on the side walls of the first to third gate electrodes;
The non-volatile device according to claim 10, further comprising a step of implanting a third ion species into the information arithmetic element formation region and forming a high concentration region in the second diffusion layer. For manufacturing a conductive semiconductor memory device.
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