JP2005135182A - Multi-chip package type memory system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To greatly reduce the load of a system bus during the execution of data transfer between memory LSIs in an MCP type memory system that is connected to a computer system. <P>SOLUTION: In the MCP type memory system, a plurality of kinds of memory LSIs 15 and a plurality of kinds of control LSIs 16 are mounted in a package having an internal bus 31 and commonly connected to the internal bus. The MCP type memory system has a function of performing a predetermined access operation, which is reading, writing or deleting, on the arbitrary of memory LSI from the outside via its original interface specification and/or interface specifications common to the memory system, and a function of performing a data transfer operation between the memory LSIs in the memory system in a self-contained manner in the memory system. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、コンピュータシステムに使われるメモリシステムに係り、特にマルチチップパッケージ(Multi-Chip-Package: MCP)型メモリシステムに関するもので、例えば携帯機器等のメモリ実装体積の小型化が要求される分野で使用されるものである。   The present invention relates to a memory system used in a computer system, and more particularly to a multi-chip package (MCP) type memory system, for example, a field where a memory mounting volume of a portable device or the like is required to be reduced. It is used in.

一般に、コンピュータシステムに接続されるメモリ集積回路(メモリLSI)や入出力(I/O)装置は、システムの中央処理装置(Central Processor Unit: CPU)の制御によってアクセスされる。この際、CPUがシステムバスの管理を全て行いながらシステムバスを介してデータの送受を行うと、CPU処理の負荷が重くなる。そこで、DMA(Direct Memory Access)モードを採用し、メモリLSI相互間あるいはメモリLSIと入出力装置との間のデータ転送を効率よく行い、CPU処理の負荷を軽減している。   Generally, a memory integrated circuit (memory LSI) and an input / output (I / O) device connected to a computer system are accessed under the control of a central processor unit (CPU) of the system. At this time, if the CPU transmits and receives data through the system bus while performing all management of the system bus, the load on the CPU processing becomes heavy. Therefore, a DMA (Direct Memory Access) mode is employed to efficiently transfer data between memory LSIs or between a memory LSI and an input / output device, thereby reducing the CPU processing load.

図９および図１０は、従来のコンピュータシステムにおいてDMAモードを使って２つのメモリLSI間でデータ転送を行う場合の構成例および動作例を示す。   9 and 10 show a configuration example and an operation example in the case where data transfer is performed between two memory LSIs using the DMA mode in a conventional computer system.

DMA転送を行う場合には、システムバス90の制御管理は、CPU（図示せず）でなく、DMAコントローラ91に全て任される。DMAコントローラ91からの指示（チップセレクト信号/CS、リードイネーブル信号/RE、ライトイネーブル信号/WE、アドレスバス（Address Bus）上のアドレスデータ（Ao〜Ai）に基づいて、メモリシステム92内の転送元メモリからシステムバス90上のデータバスData Bus(Do 〜Dj)にデータを読み出し、DMAコントローラ91内のデータバッファに一時的に格納した後、転送先メモリへデータを書き込む。この間、CPUはデータ転送の仕事（job）から解放されており、他の仕事を行うことが可能であるので、システム全体としてはCPUの処理効率を向上させることができる。   When performing DMA transfer, control and management of the system bus 90 is entirely entrusted to the DMA controller 91, not the CPU (not shown). Transfer in the memory system 92 based on instructions from the DMA controller 91 (chip select signal / CS, read enable signal / RE, write enable signal / WE, address data (Ao to Ai) on the address bus) Data is read from the original memory to the data bus Data Bus (Do to Dj) on the system bus 90, temporarily stored in the data buffer in the DMA controller 91, and then written to the transfer destination memory. Since it is freed from the transfer job and other jobs can be performed, the processing efficiency of the CPU as a whole can be improved.

しかし、DMA転送の実行中は、データの読出し／書き込み動作はシステムバス90を介して行うので、転送するデータ数に応じたサイクル数の間はシステムバス90を占有することになり、システム全体としての能率を落としていることになる。   However, during DMA transfer, data read / write operations are performed via the system bus 90, so the system bus 90 is occupied for the number of cycles corresponding to the number of data to be transferred. The efficiency of is reduced.

なお、特許文献１の「データ処理装置」には、２つのRAM間の高速転送を制御するDMAコントローラを有する点が開示されている。
特開２００１−２４３１７３号公報 Note that the “data processing apparatus” in Patent Document 1 discloses a point having a DMA controller that controls high-speed transfer between two RAMs.
JP 2001-243173 A

上記したように従来のコンピュータシステムは、DMA転送の実行中はシステムバスを介してデータの読出し／書き込み動作を行うので、転送するデータ数に応じたサイクル数の間はシステムバスを占有することが必要になり、システム全体として能率を落としているという問題があった。   As described above, the conventional computer system performs the data read / write operation through the system bus while the DMA transfer is being executed. Therefore, the system bus may be occupied for the number of cycles corresponding to the number of data to be transferred. There was a problem that it became necessary and the efficiency of the entire system was reduced.

本発明は上記の問題点を解決すべくなされたもので、コンピュータシステムの外部メモリとして接続されたメモリLSI間のデータ転送実行中におけるシステムバスの負荷を大幅に低減させ、メモリLSI間のデータ転送実行中であってもCPUがシステムバスを使用して他のジョブを行うことを可能としてコンピュータシステム全体の能率を大幅に向上させ、メモリシステム内のデータ転送動作の効率を高めることが可能になるマルチチップパッケージ型メモリシステムを提供することを目的とする。   The present invention has been made to solve the above-mentioned problems, and greatly reduces the load on the system bus during execution of data transfer between memory LSIs connected as external memories of a computer system, and transfers data between memory LSIs. Even during execution, the CPU can use the system bus to perform other jobs, greatly improving the efficiency of the entire computer system and increasing the efficiency of data transfer operations in the memory system. An object of the present invention is to provide a multi-chip package type memory system.

本発明のマルチチップパッケージ型メモリシステムは、ローカルデータバス、ローカルアドレスバスおよびローカル制御バスを含む内部バスを備えたパッケージに実装されるとともに前記内部バスに共通に接続され、パッケージ外部から読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、および／または、パッケージ内部で読み出し、書き込み、消去のうちの所定のアクセス動作が可能な複数種類のメモリ集積回路と、前記パッケージに実装され、パッケージ外部からメモリシステム内データ転送命令を受けた際に、前記複数種類のメモリ集積回路のうちの読み出し可能な第１のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、書き込み可能な第２のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むデータ転送動作をメモリシステム内部で自己完結的に実行させる制御用集積回路とを具備することを特徴とする。   The multi-chip package type memory system of the present invention is mounted on a package having an internal bus including a local data bus, a local address bus, and a local control bus, and is commonly connected to the internal bus, and reads and writes from outside the package. A plurality of types of memory integrated circuits that can perform a predetermined access operation of erasing and / or perform a predetermined access operation of reading, writing, and erasing inside the package, and are mounted on the package, When an in-memory system data transfer command is received from the outside of the package, a continuous address from an arbitrary start address to an arbitrary end address of the readable first memory integrated circuit among the plurality of types of memory integrated circuits A second memory cell that can read and write data And a control integrated circuit for self-containedly executing a data transfer operation for writing to memory cells at consecutive addresses from an arbitrary start address to an arbitrary end address of the memory integrated circuit. .

本発明のマルチチップパッケージ型メモリシステムによれば、コンピュータシステムの外部メモリとして接続されて使用する場合に、メモリシステム内メモリ集積回路間のデータ転送実行中におけるシステムバスの負荷を大幅に低減させ、メモリ集積回路間のデータ転送実行中であってもCPUがシステムバスを使用して他のジョブを行うことを可能としてコンピュータシステム全体の能率を大幅に向上させることが可能になる。   According to the multi-chip package type memory system of the present invention, when used as an external memory of a computer system, the load on the system bus during data transfer between memory integrated circuits in the memory system is greatly reduced. Even when data transfer between memory integrated circuits is being executed, the CPU can perform other jobs using the system bus, and the efficiency of the entire computer system can be greatly improved.

＜第１の実施形態＞
図１は、第１の実施形態に係るMCP型メモリシステムの実装例を概略的に示す断面図である。 <First Embodiment>
FIG. 1 is a cross-sectional view schematically showing an implementation example of the MCP type memory system according to the first embodiment.

図１において、実装基板11は、上面および裏面にそれぞれ配線パターン12が形成され、それらの一部がスルーホール配線13を介して接続され、裏面に外部接続端子（例えばボールグリッドアレイ）14が形成されている。本例では、前記配線パターン12の一部として、後述する内部バス（ローカルアドレスバス、ローカルデータバス、ローカル制御バス）が形成されている。この実装基板上に接着剤19を介して複数のLSIチップ（以下、LSIと略記する）が積み重ねられている。この場合、複数のLSIには、複数種類のメモリLSI 15および制御用LSI 16が含まれており、適宜に接着剤やスペーサを介して積み重ねられている。そして、各LSI 15,16 のパッドと実装基板上面の配線パターン12の一部（パッド）との間がボンディングワイヤ17により接続された状態で、例えば樹脂18により封止され、全体として小型、薄型のスタック構造のマルチチップパッケージ(Stacked Multi-Chip-Package)型メモリシステムが構成されている。   In FIG. 1, the mounting substrate 11 has wiring patterns 12 formed on the upper surface and the back surface, part of which is connected through the through-hole wiring 13, and external connection terminals (for example, a ball grid array) 14 are formed on the back surface. Has been. In this example, an internal bus (local address bus, local data bus, local control bus) described later is formed as a part of the wiring pattern 12. A plurality of LSI chips (hereinafter abbreviated as “LSI”) are stacked on the mounting substrate via an adhesive 19. In this case, the plurality of LSIs include a plurality of types of memory LSIs 15 and control LSIs 16, which are appropriately stacked via adhesives and spacers. Then, the pads of each LSI 15, 16 and a part (pad) of the wiring pattern 12 on the upper surface of the mounting substrate are connected by a bonding wire 17, and sealed with, for example, a resin 18, so that the overall size is small and thin. A multi-chip package (Stacked Multi-Chip-Package) type memory system having a stack structure is configured.

なお、複数種類のメモリLSI 15は、本例では、大容量、高性能のスタティックメモリ(Static Random Access Memory: SRAM)、擬似SRAM(Pseudo SRAM: PSRAM)、一括消去可能なノアフラッシュ(NOR Flash)メモリおよびナンドフラッシュ(NAND Flash)メモリ、コントローラ付きナンドフラッシュメモリであるが、ダイナミックメモリ(Dynamic Random Access Memory: DRAM)、ローパワーの同期型ダイナミックメモリ(Synchronous DRAM: SDRAM)、読み出し専用メモリ(Read Only Memory: ROM)を実装することも可能である。   In this example, multiple types of memory LSI 15 are large-capacity, high-performance static memory (Static Random Access Memory: SRAM), pseudo SRAM (Pseudo SRAM: PSRAM), and batch erasable NOR Flash. Memory and NAND Flash memory, NAND flash memory with controller, but dynamic memory (Dynamic Random Access Memory: DRAM), low power synchronous dynamic memory (Synchronous DRAM: SDRAM), read only memory (Read Only) Memory: ROM) can also be implemented.

図２は、図１に示したMCP型メモリシステムを外部メモリの一部として接続したコンピュータシステムの構成を模式的に示す図である。図３は、図２に示したコンピュータシステムの一部の構成を概略的に示すブロック図である。   FIG. 2 is a diagram schematically showing a configuration of a computer system in which the MCP type memory system shown in FIG. 1 is connected as a part of the external memory. FIG. 3 is a block diagram schematically showing the configuration of a part of the computer system shown in FIG.

図２および図３に示すコンピュータシステムは、システムバス20に、CPU 21、通常のメモリLSI(A),(B)22、本発明に係るMCP型メモリシステム30などが接続されている。上記システムバス20は、データバス、アドレスバスおよび制御信号バスを含む。   In the computer system shown in FIGS. 2 and 3, a CPU 21, normal memory LSIs (A) and (B) 22, an MCP type memory system 30 according to the present invention, and the like are connected to a system bus 20. The system bus 20 includes a data bus, an address bus, and a control signal bus.

MCP型メモリシステム30は、システムバス20に接続される内部バス31として、ローカルアドレスバス311、ローカルデータバス312、ローカル制御信号バス313を備えており、これらの内部バスに複数種類のメモリLSI 15と所定の制御機能を有する制御用LSI 16が共通に接続されて実装されている。   The MCP type memory system 30 includes a local address bus 311, a local data bus 312, and a local control signal bus 313 as internal buses 31 connected to the system bus 20. And a control LSI 16 having a predetermined control function are connected and mounted in common.

MCP型メモリシステム30内の複数種類のメモリLSI 15は、そのうちの任意の特定のメモリLSIに対してパッケージ外部あるいは制御用LSI 16からアクセス動作が可能である。この場合、メモリLSI 15が本来持っているインターフェース仕様を介してパッケージ外部あるいは制御用LSI 16から読み出し(Read)、書き込み(Write)、消去(Erase)のうちの所定のアクセス動作が可能である。ここで、SRAM,PSRAMに対するアクセス動作はRead／Writeであり、ノアフラッシュメモリやナンドフラッシュメモリに対するアクセス動作はRead／Write／Erase である。   A plurality of types of memory LSIs 15 in the MCP type memory system 30 can access an arbitrary specific memory LSI from the outside of the package or from the control LSI 16. In this case, a predetermined access operation of reading (Read), writing (Write), and erasing (Erase) can be performed from the outside of the package or from the control LSI 16 via the interface specifications inherent in the memory LSI 15. Here, the access operation to the SRAM and PSRAM is Read / Write, and the access operation to the NOR flash memory or NAND flash memory is Read / Write / Erase.

制御用LSI 16は、制御回路161およびデータバッファ162を含み、メモリシステム外部のシステムバス20の制御信号バスに接続されている。そして、制御用LSI 16は、メモリシステム30内の個々のメモリLSIへのアクセスや２つのメモリLSI間でのデータ転送動作を制御するための機能を有する。この場合、メモリLSI間データ転送制御機能は、パッケージ外部から、メモリシステム内メモリLSI間データ転送命令を受けて、複数種類のメモリLSI 15のうちの読み出し可能な任意の第１のメモリLSIが本来持っているインターフェース仕様を介してその任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのデータを読出し、書き込み可能な任意の第２のメモリLSIが本来持っているインターフェース仕様を介してその任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むメモリLSI間データ転送動作をメモリシステム内部で自己完結的に実行させる機能である。   The control LSI 16 includes a control circuit 161 and a data buffer 162, and is connected to the control signal bus of the system bus 20 outside the memory system. The control LSI 16 has a function for controlling access to individual memory LSIs in the memory system 30 and data transfer operation between the two memory LSIs. In this case, the inter-memory LSI data transfer control function receives the data transfer command between the memory LSIs in the memory system from the outside of the package, and the first readable memory LSI of the plurality of types of memory LSIs 15 is originally Read the data of the continuous address from the arbitrary start address to the arbitrary end address through the interface specification that you have, and any of the data through the interface specification inherent in any second memory LSI that can be written to This is a function for self-containedly executing the data transfer operation between the memory LSIs, which writes to the memory cells at successive addresses from the start address to any end address within the memory system.

上記メモリLSI間データ転送を実行させる機能は、換言すれば、メモリシステム内メモリLSI間データ転送命令によって、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることにより、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム内でのメモリLSI間データ転送動作を実行させる機能である。   In other words, the function for executing the data transfer between the memory LSIs is, in other words, the transfer source memory, the read start address of the transfer source memory, the read end address of the transfer source memory, and the transfer destination memory by the data transfer command between the memory LSIs in the memory system By designating the write start address of the transfer destination memory and the write end address of the transfer destination memory, regardless of what type of memory LSI the readable transfer source memory and writable transfer destination memory are This is a function for executing a data transfer operation between memory LSIs in the system.

なお、図２および図３に示したコンピュータシステムにおいて、CPU 21がMCP型メモリシステム30の制御用LSI 16に対して、メモリシステム内メモリLSI間データ転送命令を与えた場合、コンピュータシステムのCPU 21およびDMAコントローラ（図示せず）による制御は、従来のメモリLSI間データ転送を行うDMA制御とは異なる。   In the computer system shown in FIGS. 2 and 3, when the CPU 21 gives a data transfer instruction between the memory LSIs in the memory system to the control LSI 16 of the MCP type memory system 30, the CPU 21 of the computer system The control by the DMA controller (not shown) is different from the conventional DMA control for transferring data between memory LSIs.

即ち、図３に示したコンピュータシステムにおいて、メモリLSI間データ転送を実行する場合の制御としては、例えば図４に示すフローチャートにしたがって、従来と同様に個別LSI間データ転送制御を行うDMA制御、あるいは、メモリシステム内メモリLSI間データ転送制御を行うように使い分けることが可能である。   That is, in the computer system shown in FIG. 3, as the control when executing the data transfer between the memory LSIs, for example, according to the flowchart shown in FIG. It is possible to selectively use data transfer control between memory LSIs in the memory system.

この場合、（１）データ転送の対象となる２つのメモリLSIがMCP型メモリシステム30に含まれる場合は、メモリシステム30内でメモリLSI間データ転送を実行させるための、メモリシステム内メモリLSI間データ転送命令を制御用LSI 16に与える。具体的には、メモリシステム内メモリLSI間データ転送命令によって、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスを指示することによって、タイミング仕様等も含めてメモリシステムで共通の標準的な制御により、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム30内でのメモリLSI間データ転送動作を実行させることが可能である。   In this case, (1) when two memory LSIs subject to data transfer are included in the MCP type memory system 30, the memory LSIs in the memory system for executing the data transfer between the memory LSIs in the memory system 30 A data transfer instruction is given to the control LSI 16. Specifically, the data transfer instruction between the memory LSIs in the memory system, the transfer start memory, the read start address of the transfer source memory, the read end address of the transfer source memory, the transfer destination memory, the write start address of the transfer destination memory, and the transfer destination By specifying the memory write end address, what kind of memory LSI is the readable transfer destination memory and writable transfer destination memory by standard control common to the memory system including timing specifications etc. Regardless of this, the data transfer operation between the memory LSIs in the memory system 30 can be executed.

（２）データ転送の対象となる２つのメモリLSIのうちの一方のみがMCP型メモリシステム30に含まれる場合は、従来のDMA制御（メモリシステム外のメモリLSI間データ転送）と同様にLSI間データ転送を実行させることが可能である。即ち、MCP型メモリシステム30に含まれるメモリLSI 15が転送元メモリ、転送元メモリのどちらであっても、個別のメモリLSIとしてDMAコントローラによる制御によってアクセスし、メモリLSI間データ転送動作を実行させることが可能である。   (2) When only one of the two memory LSIs subject to data transfer is included in the MCP-type memory system 30, it is similar to the conventional DMA control (data transfer between memory LSIs outside the memory system). Data transfer can be performed. That is, regardless of whether the memory LSI 15 included in the MCP type memory system 30 is a transfer source memory or a transfer source memory, the memory LSI 15 is accessed as a separate memory LSI under the control of the DMA controller, and the data transfer operation between the memory LSIs is executed. It is possible.

上記したように第１の実施形態に係るMCP型メモリシステム30によれば、複数種類のメモリLSI 15および所定の機能を持った制御用LSI 16を内部バス31に共通に接続した構成を有するので、コンピュータシステムの外部メモリとして接続されることによって、以下に列挙するような動作が可能である。   As described above, the MCP type memory system 30 according to the first embodiment has a configuration in which a plurality of types of memory LSIs 15 and a control LSI 16 having a predetermined function are connected to the internal bus 31 in common. By connecting as an external memory of the computer system, the following operations are possible.

（ａ）従来の個別メモリLSI(A),(B)22への直接アクセスと同様に、メモリシステム30内のメモリLSI 15へ個別にアクセスする動作が可能である。   (A) In the same way as the direct access to the conventional individual memory LSIs (A) and (B) 22, an operation for individually accessing the memory LSI 15 in the memory system 30 is possible.

（ｂ）MCP型メモリシステム30に含まれるメモリLSI間のデータ転送を行う場合、システム側から、転送元メモリ、転送元メモリの転送開始アドレスおよび転送終了アドレス、転送先メモリ、転送先メモリの転送先開始アドレスおよび終了アドレスなどの転送動作に必要な情報をメモリLSI 15の種類に依存しない共通のインターフェースとして単純化した形で転送指示を受ける動作が可能である。   (B) When transferring data between memory LSIs included in the MCP type memory system 30, the system side transfers the transfer source memory, the transfer start address and transfer end address of the transfer source memory, the transfer destination memory, and the transfer destination memory. An operation for receiving a transfer instruction in a simplified form as a common interface that does not depend on the type of the memory LSI 15 can be performed on information necessary for the transfer operation such as the first start address and the end address.

（ｃ）システム側から所定情報を受信した後は、メモリシステム30内の制御回路161によって制御され、メモリシステム30の内部バス31を使用して、転送元メモリからの読出しおよび転送先メモリへの書き込み制御などが全て自己完結的に実行する動作が可能である。   (C) After receiving the predetermined information from the system side, it is controlled by the control circuit 161 in the memory system 30 and uses the internal bus 31 of the memory system 30 to read from the transfer source memory and transfer it to the transfer destination memory. All operations such as writing control can be executed in a self-contained manner.

このメモリLSI間でデータ転送の実行中、コンピュータシステムのシステムバス20を占有する必要がなく、CPU 21の負荷を削減することができるので、データ転送実行中であっても、CPU 21がシステムバス20を使用して他のジョブを実行することができ、システム全体の性能を大幅に向上させることができる。   During execution of data transfer between the memory LSIs, it is not necessary to occupy the system bus 20 of the computer system, and the load on the CPU 21 can be reduced. 20 can be used to execute other jobs, greatly improving the overall system performance.

なお、後述するように、メモリシステム30内の個々のメモリLSI 15へのアクセスのインターフェースをメモリシステム30で共通とした実施例においては、個々のメモリLSI 15の本来のインターフェースに依存せずに、どのメモリLSI 15へも同様の方法でアクセスでき、システム側の制御を単純化することができる。   As will be described later, in the embodiment in which the interface for accessing the individual memory LSIs 15 in the memory system 30 is common to the memory system 30, it is not dependent on the original interface of the individual memory LSIs 15, Any memory LSI 15 can be accessed in a similar manner, and control on the system side can be simplified.

即ち、現在の標準的なナンドフラッシュメモリは、外部インターフェースとして、８ビット分のI/Oピンを使って、アドレス情報、書き込みデータ情報、読出しデータ情報を時分割で入出力している。さらに、出力した読出しデータには通常パリティビット情報も含まれるので、そのままでは使えず、ECC（エラー訂正）処理を施した上で読み出し情報が得られる。そこで、例えば、通常のナンドフラッシュメモリのシステムでは、ECC処理その他の処理を含めた専用の入出力制御用LSI（図示せず）を使うことが必要になっている。このような入出力制御用LSIを本発明に係るMCP型メモリシステム30内の制御用LSI 16に含めることによって、ナンドフラッシュメモリを外部からは単純化された共通の標準的なインターフェースで操作することが可能になる。   That is, the current standard NAND flash memory uses an 8-bit I / O pin as an external interface to input / output address information, write data information, and read data information in a time-sharing manner. Furthermore, since the read data that is output usually includes parity bit information, it cannot be used as it is, and the read information can be obtained after performing ECC (error correction) processing. Therefore, for example, in a normal NAND flash memory system, it is necessary to use a dedicated input / output control LSI (not shown) including ECC processing and other processing. By including such an input / output control LSI in the control LSI 16 in the MCP type memory system 30 according to the present invention, the NAND flash memory can be operated from the outside with a common standard interface simplified. Is possible.

＜第１の実施形態のメモリシステムの信号ピン仕様に関する第１の具体例＞
図５は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する第１の具体例を示すブロック図である。このMCP型メモリシステム30aは、複数種類のメモリLSI 15の一部として、RAM chip 1およびROM chip 1を示しており、制御用LSI 16としてControl & Data Buffer chipを示している。 <First Specific Example Regarding Signal Pin Specifications of Memory System of First Embodiment>
FIG. 5 is a block diagram showing a first specific example regarding the signal pin specifications of the MCP type memory system according to the first embodiment. This MCP type memory system 30a shows a RAM chip 1 and a ROM chip 1 as a part of a plurality of types of memory LSIs 15, and a Control & Data Buffer chip as a control LSI 16.

そして、制御用LSI 16による前述したような制御を可能とするために、ローカルアドレスバス311と各メモリLSI 15のアドレス入力との間にそれぞれ第１のアドレスバスゲート(Address Control) 51が挿入されている。また、ローカルデータバス312と各メモリLSI 15のデータ入出力との間にそれぞれ第１のデータバスゲート（入出力制御回路、I/O Control）52が挿入されている。さらに、ローカルアドレスバス311と外部のアドレスバス（Address）との間に第２のアドレスバスゲート(Address Control) 53が挿入されており、ローカルデータバス312と外部のデータバスとの間に第２のデータバスゲート（I/O Control）54が挿入されている。上記各アドレスバスゲート51,53および各データバスゲート52,54は、制御用LSI 16内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。ローカル制御信号バス313は、バスゲートを介することなく制御用LSI 16を介して外部の制御信号バス（Control Signals）に接続されている。   A first address bus gate (Address Control) 51 is inserted between the local address bus 311 and the address input of each memory LSI 15 in order to enable the control as described above by the control LSI 16. ing. A first data bus gate (input / output control circuit, I / O Control) 52 is inserted between the local data bus 312 and the data input / output of each memory LSI 15. Further, a second address bus gate (Address Control) 53 is inserted between the local address bus 311 and the external address bus (Address), and the second address bus gate (Address Control) 53 is inserted between the local data bus 312 and the external data bus. Data bus gate (I / O Control) 54 is inserted. The address bus gates 51 and 53 and the data bus gates 52 and 54 are selectively connected / separated by a control signal generated by a control circuit in the control LSI 16. The local control signal bus 313 is connected to an external control signal bus (Control Signals) via the control LSI 16 without passing through a bus gate.

即ち、図５に示すMCP型メモリシステム30aの基本的な構成として、各メモリLSI 15は、ローカルアドレスバス311、ローカルデータバス312、ローカル制御信号バス313によって互いに接続されている。そして、ローカルアドレスバス311から各メモリLSI 15に対応して分岐されたアドレスバス分岐路に第１のアドレスバスゲート51が挿入されており、ローカルアドレスバス311と外部アドレスバスとの間に第２のアドレスバスゲート53が挿入されている。また、ローカルデータバス312から各メモリLSI 15に対応して分岐されたデータバス分岐路に第１のデータバスゲート52が挿入されており、ローカルデータバス312と外部データバスとの間に第２のデータバスゲート54が挿入されている。   That is, as a basic configuration of the MCP type memory system 30 a shown in FIG. 5, the memory LSIs 15 are connected to each other by a local address bus 311, a local data bus 312, and a local control signal bus 313. A first address bus gate 51 is inserted into an address bus branch path branched from the local address bus 311 corresponding to each memory LSI 15, and a second address bus is connected between the local address bus 311 and the external address bus. Address bus gate 53 is inserted. A first data bus gate 52 is inserted in a data bus branch path branched from the local data bus 312 corresponding to each memory LSI 15, and a second data bus is connected between the local data bus 312 and the external data bus. The data bus gate 54 is inserted.

＜第２の実施形態＞
前述した第１の実施形態では、MCP型メモリシステム30内の各メモリLSI 15がそれぞれ本来持っている固有のインターフェース仕様（I/Oデータ信号ピン、アドレス信号ピンおよび制御信号信号ピンおよび制御方法）を介して読み出し（Read）、書き込み（Write）、消去（Erase）のアクセス動作を行う例を説明した。 <Second Embodiment>
In the first embodiment described above, the inherent interface specifications (I / O data signal pin, address signal pin, control signal signal pin, and control method) inherent to each memory LSI 15 in the MCP type memory system 30 are described. The example of performing the read (Write), write (Write), and erase (Erase) access operations via the interface has been described.

しかし、コンピュータシステム側から見た場合、メモリシステム内の個々のメモリLSI 15がそれぞれ本来持っているインターフェース仕様でアクセスするよりも、メモリシステムが備える共通のI/Oデータ信号ピン、アドレス信号ピンおよび制御信号ピンを介してアクセスできれば使い易く、システムの構築が容易になることは明らかである。この場合、当然ながら、メモリシステム内の制御用LSI 16は、外部から受信する指示をメモリシステム30内の個々のメモリLSI 15が持つインターフェース仕様に変換して問題なくアクセスするための制御機能が、それぞれのメモリLSI 15の種類に応じて必要になる。   However, when viewed from the computer system side, the common I / O data signal pins, address signal pins, and Obviously, if it can be accessed via the control signal pins, it is easy to use and system construction is facilitated. In this case, as a matter of course, the control LSI 16 in the memory system has a control function for converting an instruction received from the outside into an interface specification of each memory LSI 15 in the memory system 30 and accessing it without any problem. Necessary for each type of memory LSI 15.

そこで、第２の実施形態のMCP型メモリシステムにおいては、基本的には図１乃至図３に示したMCP型メモリシステムと同様の構成を有するが、制御用LSIは、複数種類のメモリLSIのうちの任意の特定のメモリLSIに対して、メモリシステムで共通の標準インターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。   Therefore, the MCP type memory system of the second embodiment basically has the same configuration as that of the MCP type memory system shown in FIGS. 1 to 3, but the control LSI is composed of a plurality of types of memory LSIs. It has a function of performing a predetermined access operation of reading, writing, and erasing with respect to any specific memory LSI through a standard interface specification common in the memory system.

この機能により、制御用LSIがパッケージ外部から、メモリシステム内メモリLSI間データ転送命令および所要の指示を受けることによって、複数種類のメモリLSIのうちの読み出し可能な任意の第１のメモリLSIの任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのデータを読出し、書き込み可能な任意の第２のメモリLSIの任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むメモリLSI間データ転送動作を、タイミング仕様等も含めてメモリシステムで共通のインターフェース仕様を介してメモリシステム内部で自己完結的に実行させることが可能である。換言すれば、メモリシステム内メモリLSI間データ転送命令と共に、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることによって、読み出し可能な転送元メモリ、書き込み可能な転送先メモリがどんな種類のメモリLSIであるかに拘らず、メモリシステム内でのメモリLSI間データ転送動作を実行させることが可能である。   With this function, when the control LSI receives a data transfer instruction between the memory LSIs in the memory system and a required instruction from the outside of the package, any one of the first memory LSIs that can be read from the plurality of types of memory LSIs LSI that reads data at successive addresses from the start address to any end address and writes to memory cells at successive addresses from any start address to any end address of any second memory LSI that can be written The inter-data transfer operation can be executed in a self-contained manner inside the memory system via the interface specifications common to the memory system including the timing specifications. In other words, together with the data transfer command between the memory LSIs in the memory system, the transfer source memory, the read start address of the transfer source memory, the read end address of the transfer source memory, the transfer destination memory, the write start address of the transfer destination memory, and the transfer destination memory Executes the data transfer operation between memory LSIs in the memory system, regardless of the type of memory LSI that can be read and written to It is possible to make it.

＜第３の実施形態＞
前述した第２の実施形態では、メモリシステム内の任意のメモリLSIにアクセスする際に、共通の標準インターフェースでアクセスする例を説明した。 <Third Embodiment>
In the second embodiment described above, an example in which a common standard interface is used to access an arbitrary memory LSI in the memory system has been described.

しかし、実際の現状のアプリケーションでは、コンピュータシステム側が各種のROM、RAMの本来のインターフェースを個々に用意し、コンピュータシステムに各種のROM、RAMを直接に接続できるようにシステムを構築している。   However, in the actual current application, the computer system side prepares various original ROM and RAM interfaces, and the system is constructed so that various ROMs and RAMs can be directly connected to the computer system.

そこで、第３の実施形態では、前述した第１の実施形態および第２の実施形態のどちらにも対応できるようにシステム構成を行うことによって、システム構成の移行期においてより柔軟で使い易いメモリシステムを提供することが可能になる。   Therefore, in the third embodiment, a memory system that is more flexible and easy to use in the transition period of the system configuration by performing the system configuration so as to be compatible with both the first embodiment and the second embodiment described above. It becomes possible to provide.

即ち、第３の実施形態においては、制御用LSIは、MCP型メモリシステム内の複数種類のメモリLSIのうちの任意の特定のメモリLSIに対して、メモリLSIが本来持っているインターフェース仕様を介してアクセス動作を行う第１の機能と、複数種類のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステム30で共通のインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う第２の機能を有する。これにより、MCP型メモリシステム内のメモリLSIに対して、メモリLSIが本来持っているインターフェース仕様を介してパッケージ外部あるいは制御用LSIから読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、さらに、メモリシステムで共通のインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作が可能である。   That is, in the third embodiment, the control LSI communicates with an arbitrary specific memory LSI among a plurality of types of memory LSIs in the MCP type memory system via an interface specification inherent in the memory LSI. The predetermined function of reading, writing, and erasing the first function for performing the access operation and any specific memory LSI of the plurality of types of memory LSIs through the common interface specifications in the memory system 30 A second function for performing the operation is provided. As a result, the memory LSI in the MCP type memory system can be read, written and erased from the outside of the package or from the control LSI via the interface specifications inherent in the memory LSI. In addition, a predetermined access operation of reading, writing, and erasing can be performed through a common interface specification in the memory system.

＜第１〜第３の実施形態における信号ピン仕様に関する他の具体例＞
前述した図５は、MCP型メモリシステムと外部との信号ピンの仕様、特にI/Oデータ信号ピンおよびアドレス信号ピンの仕様に関しての第１の具体例を示しており、メモリシステム30a内の全てのメモリLSI 15に対して共通のI/O、アドレス信号ピンを介してインターフェースをとっているので、システムの単純化、少ピン数化などの点で有利である。 <Other Specific Examples of Signal Pin Specifications in First to Third Embodiments>
FIG. 5 described above shows a first specific example regarding the specifications of the signal pins between the MCP type memory system and the outside, especially the specifications of the I / O data signal pins and the address signal pins. The memory LSI 15 is interfaced through common I / O and address signal pins, which is advantageous in terms of simplification of the system and reduction in the number of pins.

しかし、現状では、各種のメモリLSIのインターフェース仕様は統一がとられておらず、各種のメモリLSIはそれぞれ固有の仕様が定められているので、メモリシステム30内の全てのメモリLSI 15に対して共通の標準のI/Oデータ信号ピン、アドレス信号ピンを介して信号入出力を行うことが不可能、あるいは、難しい場合もあり得る。   However, at present, the interface specifications of various memory LSIs are not uniform, and various memory LSIs have their own specifications. Therefore, for all the memory LSIs 15 in the memory system 30, It may be impossible or difficult to perform signal input / output via common standard I / O data signal pins and address signal pins.

そのような場合、図６に示すように、ある特定のメモリLSIを外部から直接にアクセスするための専用のI/Oデータ信号ピンを信号インターフェースとして持たせる、あるいは、図７に示すように、ある特定のメモリLSIを外部から直接にアクセスするための専用のアドレス信号ピンおよびI/Oデータ信号ピンの両方を信号インターフェースとして持たせることが望ましい。このような柔軟性を持たせた構成をとることによって、共通のインターフェース仕様の下では制御できないメモリLSIまでも含めて、本発明メモリシステムを構成することが可能になる。   In such a case, as shown in FIG. 6, a dedicated I / O data signal pin for directly accessing a specific memory LSI from the outside is provided as a signal interface, or as shown in FIG. It is desirable to have both a dedicated address signal pin and an I / O data signal pin for directly accessing a specific memory LSI from the outside as a signal interface. By adopting such a flexible configuration, it is possible to configure the memory system of the present invention including a memory LSI that cannot be controlled under a common interface specification.

図６は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する第２の具体例を示すブロック図である。   FIG. 6 is a block diagram showing a second specific example relating to the signal pin specifications of the MCP type memory system according to the first embodiment.

図６に示すMCP型メモリシステム30bは、図５に示した第１の具体例と比べて、メモリ LSI 15の一部としてROM chip 2が追加接続され、次の点が異なり、その他は同じであるので図５中と同一符号を付している。   The MCP type memory system 30b shown in FIG. 6 is different from the first specific example shown in FIG. 5 in that a ROM chip 2 is additionally connected as a part of the memory LSI 15, and the following points are different, and the others are the same. Therefore, the same reference numerals as in FIG. 5 are given.

（１）パッケージの内部バス31として、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314がローカルデータバス312に付加接続されている。   (1) Sublocal data for exchanging data between a specific part of a plurality of types of memory LSIs 15 (in this example, ROM chip 2) and the outside of the memory system as an internal bus 31 of the package A bus 314 is additionally connected to the local data bus 312.

（２）特定の一部のメモリLSI（本例ではROM chip2）は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接にアクセス動作（本例では読み出し）が可能であって、前記サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。   (2) A specific part of the memory LSI (ROM chip 2 in this example) can be directly accessed from the outside of the package (reading in this example) via the interface specification inherent in the memory LSI. Data can be exchanged with the outside of the memory system via the sub-local data bus 314.

（３）制御用LSI 16bは、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）以外の大部分のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。   (3) The control LSI 16b is connected to any specific memory LSI of most of the memory LSIs other than a specific part of the memory LSIs 15 (in this example, ROM chip 2). The memory system has a function of performing a predetermined access operation of reading, writing, and erasing through a standard interface specification common in the memory system.

（４）ROM chip2に対する外部からのアクセスを可能とするために、サブローカルデータバス314と専用のI/Oデータ信号ピン（I/O ROM2）との間に第３のデータバスゲート（I/O Control）55が挿入されている。この第３のデータバスゲート55は、制御用LSI 16内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。   (4) A third data bus gate (I / O ROM) is provided between the sub-local data bus 314 and a dedicated I / O data signal pin (I / O ROM2) to enable external access to the ROM chip2. O Control) 55 is inserted. The third data bus gate 55 is selectively controlled in connection / separation state by a control signal generated by a control circuit in the control LSI 16.

図７は、第１の実施形態に係るMCP型メモリシステムの信号ピン仕様に関する第３の具体例を示すブロック図である。   FIG. 7 is a block diagram showing a third specific example relating to the signal pin specifications of the MCP type memory system according to the first embodiment.

図７に示すMCP型メモリシステム30cは、図５に示した第１の具体例と比べて、メモリ LSI 15の一部としてROM chip2が追加接続され、次の点が異なり、その他は同じであるので図５中と同一符号を付している。   The MCP type memory system 30c shown in FIG. 7 is different from the first concrete example shown in FIG. 5 in that a ROM chip 2 is additionally connected as a part of the memory LSI 15, and the following points are different, and the others are the same. Therefore, the same reference numerals as in FIG.

（１）パッケージの内部バス31として、複数種類のメモリ LSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314と、メモリシステム外部から前記ROM chip2がアドレスデータを受けるためのサブローカルアドレスバス315をさらに具備している。前記サブローカルデータバス314は、メモリシステム内部のローカルデータバス312に接続されており、サブローカルアドレスバス315は、メモリシステム内部のローカルアドレスバス311に接続されている。   (1) Sub-local data for exchanging data between a specific part of a plurality of types of memory LSIs 15 (in this example, ROM chip 2) and the outside of the memory system as an internal bus 31 of the package A bus 314 and a sub-local address bus 315 for receiving address data from the outside of the memory system by the ROM chip 2 are further provided. The sub-local data bus 314 is connected to a local data bus 312 inside the memory system, and the sub-local address bus 315 is connected to a local address bus 311 inside the memory system.

（２）特定の一部のメモリLSI（本例ではROM chip2）は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出しのためのアクセス動作が可能であって、サブローカルアドレスバス315を介してメモリシステム外部からアドレスデータを受け、サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。   (2) A specific part of the memory LSI (ROM chip 2 in this example) can be accessed for reading directly from the outside of the package via the interface specification that it originally has, and has a sublocal address. It is possible to receive address data from the outside of the memory system via the bus 315 and exchange data with the outside of the memory system via the sub-local data bus 314.

（３）制御用LSI 16cは、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではROM chip2）以外の大部分のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。   (3) The control LSI 16c is connected to any specific memory LSI of most of the memory LSIs other than a specific part of the plurality of types of memory LSIs 15 (in this example, ROM chip 2). The memory system has a function of performing a predetermined access operation of reading, writing, and erasing through a standard interface specification common to the memory systems.

（４）ROM chip2に対する外部からのアクセスを可能とするために、サブローカルアドレスバス315と専用のアドレス信号ピン（Address ROM2）との間に第３のアドレスバスゲート（Address Control）56が挿入されており、サブローカルデータバス314と専用のI/Oデータ信号ピン（I/O ROM2）との間に第３のデータバスゲート（I/O Control）55が挿入されている。これらの第３のアドレスバスゲート56および第３のデータバスゲート55は、制御用LSI 16c内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。   (4) A third address bus gate (Address Control) 56 is inserted between the sub-local address bus 315 and the dedicated address signal pin (Address ROM2) to enable external access to the ROM chip2. A third data bus gate (I / O Control) 55 is inserted between the sub-local data bus 314 and a dedicated I / O data signal pin (I / O ROM2). The third address bus gate 56 and the third data bus gate 55 are selectively controlled in connection / separation state by a control signal generated by a control circuit in the control LSI 16c.

（５）ROM chip2に対する外部からのアクセス中に他のメモリLSIに対するアクセスを可能とするために、ROM chip2に接続されているサブローカルアドレスバス315を他のメモリLSIに接続されているローカルアドレスバス311から分離するための第４のアドレスバスゲート（Address Control）57と、ROM chip2に接続されているサブローカルデータバス314を他のメモリLSIに接続されているローカルデータバス312から分離するための第４のデータバスゲート（I/O Control）58が挿入されている。これらの第４のアドレスバスゲート57および第４のデータバスゲート58は、制御用LSI 16c内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。   (5) The local address bus 315 connected to the ROM chip 2 is changed to the local address bus connected to the other memory LSI in order to enable access to the other memory LSI during external access to the ROM chip 2. A fourth address bus gate (Address Control) 57 for separating from 311 and a sub-local data bus 314 connected to the ROM chip 2 are separated from the local data bus 312 connected to another memory LSI. A fourth data bus gate (I / O Control) 58 is inserted. The fourth address bus gate 57 and the fourth data bus gate 58 are selectively controlled in connection / separation state by a control signal generated by a control circuit in the control LSI 16c.

＜第４の実施形態＞
前述した図６および図７に示した具体例では、メモリシステム内の複数種類のメモリLSIのうちのROM chip2のみに対応して専用のサブローカルアドレスバスおよびサブローカルデータバスを設けたが、第４の実施形態では、RAM chip1のみに対応して専用のサブローカルアドレスバスおよびサブローカルデータバスを設ける例について説明する。 <Fourth Embodiment>
In the specific examples shown in FIG. 6 and FIG. 7 described above, the dedicated sublocal address bus and the sublocal data bus are provided corresponding to only the ROM chip 2 of the plurality of types of memory LSIs in the memory system. In the fourth embodiment, an example in which a dedicated sublocal address bus and a sublocal data bus are provided corresponding to only the RAM chip 1 will be described.

図８は、第４の実施形態に係るMCP型メモリシステムを外部メモリの一部として接続したコンピュータシステムの一部を示すブロック図である。   FIG. 8 is a block diagram showing a part of a computer system in which the MCP type memory system according to the fourth embodiment is connected as a part of the external memory.

図８に示すコンピュータシステムは、図３を参照して前述したコンピュータシステムと比べてMCP型メモリシステムにおける信号ピン仕様が異なり、その他は同じであるので図３中と同一符号を付している。   The computer system shown in FIG. 8 differs from the computer system described above with reference to FIG. 3 in that the signal pin specifications in the MCP type memory system are the same, and the others are the same.

図８中に示すMCP型メモリシステム30dは、図５を参照して前述した第１の具体例と比べて、次の点が異なり、その他は同じであるので図５中と同一符号を付している。   The MCP type memory system 30d shown in FIG. 8 differs from the first specific example described above with reference to FIG. 5 in the following points and is otherwise the same. ing.

（１）パッケージの内部バスとして、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではRAM chip1）とメモリシステム外部との間でデータを授受するためのサブローカルデータバス314と、メモリシステム外部から前記RAM chip1がアドレスデータを受けるためのサブローカルアドレスバス315をさらに具備している。   (1) As a package internal bus, a sub-local data bus for exchanging data between a specific part of a plurality of types of memory LSIs 15 (in this example, RAM chip 1) and the outside of the memory system 314 and a sub-local address bus 315 for the RAM chip 1 to receive address data from the outside of the memory system.

前記サブローカルデータバス314は、メモリシステム内部のローカルデータバス312に接続されており、前記サブローカルアドレスバス315は、メモリシステム内部のローカルアドレスバス311に接続されている。   The sub-local data bus 314 is connected to a local data bus 312 inside the memory system, and the sub-local address bus 315 is connected to a local address bus 311 inside the memory system.

（２）特定の一部のメモリLSI（本例ではRAM chip1）は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込みのためのアクセス動作が可能であって、サブローカルアドレスバス315を介してメモリシステム外部からアドレスデータを受け、サブローカルデータバス314を介してメモリシステム外部との間でデータを授受することが可能である。   (2) A specific part of the memory LSI (RAM chip 1 in this example) can be directly read from the outside of the package via the interface specification inherent in the memory LSI and can be accessed for writing. Address data can be received from the outside of the memory system via the local address bus 315, and data can be exchanged with the outside of the memory system via the sub-local data bus 314.

（３）制御用LSI 16dは、複数種類のメモリLSI 15のうちの特定の一部のメモリLSI（本例ではRAM chip1）以外の大部分のメモリLSIのうちの任意の特定のメモリLSIに対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う機能を有する。   (3) The control LSI 16d is connected to any specific memory LSI of most of the memory LSIs other than a specific part of the plurality of types of memory LSIs 15 (RAM chip 1 in this example). The memory system has a function of performing a predetermined access operation of reading, writing, and erasing through a standard interface specification common in the memory system.

（４）RAM chip1に対する外部からのアクセス中に他のメモリLSIに対するアクセスを可能とするために、RAM chip1に接続されているローカルアドレスバス311およびサブローカルアドレスバス315を他のメモリLSIに接続されているローカルアドレスバス311から分離するための第４のアドレスバスゲート（Address Control）57と、RAM chip1に接続されているローカルデータバス312およびサブローカルデータバス314を他のメモリLSIに接続されているローカルデータバス312から分離するための第４のデータバスゲート（I/O Control）58が挿入されている。これらの第４のアドレスバスゲート57および第４のデータバスゲート58は、制御用LSI 16d内の制御回路で生成される制御信号によって選択的に接続／分離状態が制御される。   (4) The local address bus 311 and the sub-local address bus 315 connected to the RAM chip 1 are connected to another memory LSI in order to enable access to the other memory LSI during external access to the RAM chip 1. A fourth address bus gate (Address Control) 57 for separating from the local address bus 311, a local data bus 312 connected to the RAM chip 1, and a sub-local data bus 314 are connected to another memory LSI. A fourth data bus gate (I / O Control) 58 for separating from the local data bus 312 is inserted. The fourth address bus gate 57 and the fourth data bus gate 58 are selectively controlled in connection / separation state by a control signal generated by a control circuit in the control LSI 16d.

図８に示すコンピュータシステムによれば、例えば静止画の連写により得られた大容量の画像データあるいは動画の大容量の画像データなどを撮影と同時に高速データ転送レートでMCP型メモリシステム30dに記録することが可能である。この場合、まず、画像データをRAM chip1に高速で書き込むことによって一時的に格納する。この場合、RAM chip1として、現在最も大容量で高速の入出力転送レートを実現可能なDouble Data Rate (DDR) SDRAM、Direct Rambus 仕様のDRAM、XDR DRAMなどを使用することが望ましい。次に、上記RAM chip1に格納されている画像データを、メモリシステム内メモリLSI間データ転送命令に基づいてメモリシステム内のファイル記録用のナンドフラッシュメモリに転送して保存する。   According to the computer system shown in FIG. 8, for example, large-capacity image data obtained by continuous shooting of still images or large-capacity image data of moving images is recorded in the MCP memory system 30d at the same time as a high-speed data transfer rate. Is possible. In this case, first, image data is temporarily stored in RAM chip 1 by writing at high speed. In this case, as the RAM chip 1, it is desirable to use Double Data Rate (DDR) SDRAM, Direct Rambus-specific DRAM, XDR DRAM, etc. that can currently realize the largest capacity and high-speed input / output transfer rate. Next, the image data stored in the RAM chip 1 is transferred to and stored in a NAND flash memory for file recording in the memory system based on a data transfer command between memory LSIs in the memory system.

上記動作に際して、画像データをRAM chip1に書き込む期間はメモリシステム外部のシステムバス（アドレスバスおよびデータバス）を占有するが、メモリシステム内でLSI間データ転送を実行中はシステムバスを占有しないので、システムの負荷が軽減されることになる。しかも、画像データをRAM chip1に書き込む時間に比べて、メモリシステム内のナンドフラッシュメモリに書き込む時間の方が十分に長いので、システムの負荷の軽減効果は大きい。   During the above operation, the period for writing image data to the RAM chip 1 occupies the system bus outside the memory system (address bus and data bus), but does not occupy the system bus during inter-LSI data transfer in the memory system. The load on the system will be reduced. Moreover, since the time for writing the image data to the NAND flash memory in the memory system is sufficiently longer than the time for writing the image data to the RAM chip 1, the effect of reducing the load on the system is great.

本発明の第１実施形態に係るマルチチップパッケージ型メモリシステムの実装例を概略的に示す断面図。1 is a cross-sectional view schematically showing a mounting example of a multichip package memory system according to a first embodiment of the present invention. 図１に示したメモリシステムを外部メモリの一部として接続したコンピュータシステムの構成を模式的に示す図。The figure which shows typically the structure of the computer system which connected the memory system shown in FIG. 1 as a part of external memory. 図２のコンピュータシステムの一部の構成を概略的に示すブロック図。FIG. 3 is a block diagram schematically showing a configuration of a part of the computer system of FIG. 2. 図３に示したコンピュータシステムにおいてメモリLSI間データ転送を実行する場合の制御例を示すフローチャート。FIG. 4 is a flowchart showing a control example when data transfer between memory LSIs is executed in the computer system shown in FIG. 3. FIG. 第１実施形態のメモリシステムの信号ピン仕様に関する第１の具体例を示すブロック図。The block diagram which shows the 1st specific example regarding the signal pin specification of the memory system of 1st Embodiment. 第１実施形態のメモリシステムの信号ピン仕様に関する第２の具体例を示すブロック図。The block diagram which shows the 2nd specific example regarding the signal pin specification of the memory system of 1st Embodiment. 第１実施形態のメモリシステムの信号ピン仕様に関する第３の具体例を示すブロック図。The block diagram which shows the 3rd specific example regarding the signal pin specification of the memory system of 1st Embodiment. 第４実施形態のメモリシステムを外部メモリの一部として接続したコンピュータシステムの一部を示すブロック図。The block diagram which shows a part of computer system which connected the memory system of 4th Embodiment as a part of external memory. 従来のコンピュータシステムにおいてDMAモードを使って２つのメモリLSI間でデータ転送を行う場合の構成例を示すブロック図。The block diagram which shows the structural example in the case of performing data transfer between two memory LSIs using the DMA mode in the conventional computer system. 従来のコンピュータシステムにおいてDMAモードを使って２つのメモリLSI間でデータ転送を行う動作例を示すタイミング図。The timing diagram which shows the operation example which transfers data between two memory LSIs using DMA mode in the conventional computer system.

符号の説明Explanation of symbols

15…メモリLSI、16…制御用LSI、161 …制御回路、162 …データバッファ、20…システムバス、21…CPU 、22…通常のメモリLSI、30…MCP型メモリシステム、31…内部バス、51…第１のアドレスバスゲート、52…第１のデータバスゲート、53…第２のアドレスバスゲート、54…第２のデータバスゲート、55…第３のデータバスゲート、56…第３のアドレスバスゲート、57…第４のアドレスバスゲート、58…第４のデータバスゲート、201…アドレスバス、202…データバス、203…制御信号バス、311…ローカルアドレスバス、312…ローカルデータバス、313…ローカル制御信号バス。 DESCRIPTION OF SYMBOLS 15 ... Memory LSI, 16 ... Control LSI, 161 ... Control circuit, 162 ... Data buffer, 20 ... System bus, 21 ... CPU, 22 ... Normal memory LSI, 30 ... MCP type memory system, 31 ... Internal bus, 51 ... first address bus gate, 52 ... first data bus gate, 53 ... second address bus gate, 54 ... second data bus gate, 55 ... third data bus gate, 56 ... third address Bus gate, 57 ... fourth address bus gate, 58 ... fourth data bus gate, 201 ... address bus, 202 ... data bus, 203 ... control signal bus, 311 ... local address bus, 312 ... local data bus, 313 ... Local control signal bus.

Claims (5)

ローカルデータバス、ローカルアドレスバスおよびローカル制御バスを含む内部バスを備えたパッケージに実装されるとともに前記内部バスに共通に接続され、パッケージ外部から読み出し、書き込み、消去のうちの所定のアクセス動作が可能であり、および／または、パッケージ内部で読み出し、書き込み、消去のうちの所定のアクセス動作が可能な複数種類のメモリ集積回路と、
前記パッケージに実装され、パッケージ外部からメモリシステム内データ転送命令を受けた際に、前記複数種類のメモリ集積回路のうちの読み出し可能な第１のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルのデータを読出し、書き込み可能な第２のメモリ集積回路の任意の開始アドレスから任意の終了アドレスまでの連続したアドレスのメモリセルへ書き込むデータ転送動作をメモリシステム内部で自己完結的に実行させる制御用集積回路
とを具備することを特徴とするマルチチップパッケージ型メモリシステム。 Mounted in a package with an internal bus including a local data bus, local address bus, and local control bus, and connected in common to the internal bus, allowing predetermined access operations from reading, writing, and erasing from outside the package And / or a plurality of types of memory integrated circuits capable of a predetermined access operation of reading, writing, and erasing inside the package;
An arbitrary end address from an arbitrary start address of the first memory integrated circuit that can be read out of the plurality of types of memory integrated circuits when the data transfer command in the memory system is received from outside the package mounted on the package The data transfer operation for reading the data in the memory cells at consecutive addresses up to and writing to the memory cells at successive addresses from any start address to any end address of the writable second memory integrated circuit within the memory system A multi-chip package type memory system comprising: a control integrated circuit that executes in a self-contained manner. 前記制御用集積回路は、前記メモリシステム内データ転送命令によって、転送元メモリ、転送元メモリの読出し開始アドレス、転送元メモリの読出し終了アドレス、転送先メモリ、転送先メモリの書き込み開始アドレス、転送先メモリの書き込み終了アドレスが指示されることにより、タイミング仕様等も含めてメモリシステムで共通の標準的な仕様を介してメモリシステム内でのメモリ集積回路間データ転送動作を実行させることを特徴とする請求項１記載のマルチチップパッケージ型メモリシステム。   The control integrated circuit uses the data transfer instruction in the memory system to transfer the source memory, the read start address of the transfer source memory, the read end address of the transfer source memory, the transfer destination memory, the write start address of the transfer destination memory, and the transfer destination. When a memory write end address is designated, a data transfer operation between memory integrated circuits in the memory system is executed through a standard specification common to the memory system including a timing specification and the like. The multichip package memory system according to claim 1. 前記パッケージは、前記メモリシステム内部のローカルデータバスに接続され、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路とメモリシステム外部との間でデータを授受するためのサブローカルデータバスをさらに具備し、
前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込み、消去のうちの所定のアクセス動作が可能であって、前記サブローカルデータバスを介してメモリシステム外部との間でデータを授受し、
前記制御用集積回路は、前記複数種類のメモリ集積回路のうちの前記特定のメモリ集積回路以外のメモリ集積回路のうちの任意のメモリ集積回路に対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う
ことを特徴とする請求項１乃至２のいずれか１項に記載のマルチチップパッケージ型メモリシステム。 The package is connected to a local data bus inside the memory system, and has a sub-local data bus for exchanging data between a specific memory integrated circuit of the plurality of types of memory integrated circuits and the outside of the memory system. In addition,
A specific memory integrated circuit among the plurality of types of memory integrated circuits can perform a predetermined access operation of reading, writing, and erasing directly from the outside of the package through an interface specification inherent in the memory integrated circuit. , Exchange data with the outside of the memory system via the sub-local data bus,
The control integrated circuit has a standard interface specification common in a memory system to an arbitrary memory integrated circuit of the memory integrated circuits other than the specific memory integrated circuit among the plurality of types of memory integrated circuits. 3. The multichip package memory system according to claim 1, wherein a predetermined access operation of reading, writing, and erasing is performed through the memory device. 前記パッケージは、前記メモリシステム内部のローカルデータバスに接続され、前記複数種類のメモリ集積回路のうちの特定のメモリ集積回路とメモリシステム外部との間でデータを授受するためのサブローカルデータバスと、
前記メモリシステム内部のローカルアドレスバスに接続され、メモリシステム外部から前記特定のメモリ集積回路がアドレスデータを受けるためのサブローカルアドレスバスをさらに具備し、
前記特定のメモリ集積回路は、それが本来持っているインターフェース仕様を介してパッケージ外部から直接に読み出し、書き込み、消去のうちの所定のアクセス動作が可能であって、前記サブローカルアドレスバスを介してメモリシステム外部から前記アドレスデータを受け、前記サブローカルデータバスを介してメモリシステム外部との間でデータを授受し、
前記制御用集積回路は、前記複数種類のメモリ集積回路のうちの前記特定のメモリ集積回路以外のメモリ集積回路のうちの任意の特定のメモリ集積回路に対してメモリシステムで共通の標準的なインターフェース仕様を介して読み出し、書き込み、消去のうちの所定のアクセス動作を行う
ことを特徴とする１乃至３のいずれか１項に記載のマルチチップパッケージ型メモリシステム。 The package is connected to a local data bus inside the memory system, and a sub-local data bus for exchanging data between a specific memory integrated circuit of the plurality of types of memory integrated circuits and the outside of the memory system; ,
A sub-local address bus that is connected to a local address bus inside the memory system and that allows the specific memory integrated circuit to receive address data from outside the memory system;
The specific memory integrated circuit can perform a predetermined access operation of reading, writing, and erasing directly from the outside of the package via an interface specification inherent in the specific memory integrated circuit, via the sublocal address bus. The address data is received from outside the memory system, and data is exchanged with the outside of the memory system via the sublocal data bus.
The control integrated circuit is a standard interface common in a memory system to any specific memory integrated circuit of the memory integrated circuits other than the specific memory integrated circuit of the plurality of types of memory integrated circuits. The multi-chip package memory system according to any one of claims 1 to 3, wherein a predetermined access operation of reading, writing, and erasing is performed according to specifications. 前記制御用集積回路内の制御回路は、ナンドフラッシュメモリのエラー訂正処理を行うためのナンドフラッシュメモリ専用の入出力制御機能を有することを特徴とする請求項１記載のマルチチップパッケージ型メモリシステム。   2. The multi-chip package memory system according to claim 1, wherein the control circuit in the control integrated circuit has an input / output control function dedicated to the NAND flash memory for performing error correction processing of the NAND flash memory.
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