JP2005134780A - シフトレジスタおよびそれを備える表示装置 - Google Patents

Abstract

【課題】 同一導電型の電界効果トランジスタで構成された、高速かつ低消費電力のシフトレジスタおよびそれゲート線駆動回路として搭載した表示装置を提供する。
【解決手段】 表示装置において、画素ラインにそれぞれ対応して設けられた複数のゲート線ＧＬを順番に選択して選択状態へ駆動するゲート線駆動回路は、各ゲート線ＧＬに対応して設けられたゲート線駆動ユニット３５を含む。ゲート線駆動ユニット３５は、同一導電型の電界効果トランジスタで構成された、ダイナミック型のシフトレジスタ１００、駆動回路１０２，１０４およびリーク電流補償回路１０６を有する。駆動回路１０２は、シフトレジスタ１００の出力信号が活性状態であるときに、駆動クロック信号φＧによって、ゲート線の選択状態に対応する電圧ＶＧＨが周期的に供給されるノード１１０をゲート線ＧＬと接続する。リーク電流補償回路１０６は、ゲート線ＧＬが選択状態であるときに、シフトレジスタ１００の出力ノード１３７に生じるリーク電流を補償して、出力信号の変動により誤動作が発生するのを防止する。
【選択図】 図２

Description

この発明は、シフトレジスタおよび表示装置に関し、より特定的には、同一導電型のみの電界効果トランジスタを用いて構成されたシフトレジスタおよびそれをゲート線駆動回路として搭載した表示装置に関する。

液晶表示装置等の表示装置では、行列状に配列された複数の画素の画素ラインごとにゲート線が設けられ、当該ゲート線を所定周期で順次選択することによって表示画像の更新を行なう。このような各画素ラインの周期的な順次選択に、表示信号の１水平期間で一巡するシフト動作を行なうシフトレジスタが用いられる。

このシフトレジスタは、表示装置の製造プロセス工程を少なくするために、同一導電型の電界効果トランジスタで構成することが望ましい。このため、ｎ型またはｐ型の電界効果トランジスタのみで構成されたシフトレジスタを搭載する表示装置が種々提案されている（たとえば特許文献１、２および３）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ）が用いられる。
特開２００２−３２８６４３号公報 特開平９−２４６９３６号公報 特開２００２−８３８８号公報

しかしながら、これらのシフトレジスタでは、ＣＭＯＳ構成としないために、高電圧および低電圧間に直列接続された同一導電型のトランジスタによる貫通電流が問題となる。たとえば、特許文献１の図３に示されたシフトレジスタ回路では、入力信号ｉｎが“Ｈレベル”のとき、そのゲート電極を高電圧ＶＤＤと接続されたトランジスタ（図３における３０１，３０３，３０５等）に直流電流が流れるので、消費電力が大きくなってしまうという問題点がある。

同様に、特許文献２に開示されたシフトレジスタにおいても、たとえば図１の構成では、同一導電型のトランジスタ１３および１４が同一に導通する期間が必要となるので、この期間に電力消費が増大してしまうという問題点がある。

また、特許文献３の図１０には、文献（Euro Display 1999, pp105-109, Low temperature Poly-Si TFT LCD with5 Mask Fabrication Process, Yong-Min Ha, Byeong-Koo Kim 等）に示された従来のシフトレジスタ回路が紹介されており、特許文献３では、当該従来のシフトレジスタ回路では、電界効果トランジスタのゲート電極に高電圧が印加され、トランジスタが破壊されるおそれがあるとして、高電圧が印加されるノードに電圧を分圧するための容量素子（たとえば特許文献３の図１におけるＣ１，Ｃ２，Ｃ４，Ｃ６）を新たに設ける構成を提案している。

しかしながら、この構成では、駆動用のトランジスタ（特許文献の図１におけるＴ３，Ｔ６，Ｔ９，Ｔ１２）のゲート電圧低下を招くことから、駆動能力の低下が生じ、高速駆動において問題が生じるおそれがある。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、同一導電型の電界効果トランジスタで構成された、高速かつ低消費電力のシフトレジスタおよび、それをゲート線駆動回路として搭載した表示装置を提供することである。

この発明に従う表示装置は、行列状に配置された複数の画素と、複数の画素の所定単位にそれぞれ対応して設けられた複数のゲート線と、複数のゲート線を順に選択するためのゲート線駆動回路とを備える。ゲート線駆動回路は、複数のゲート線にそれぞれ対応して設けられ、各々が、複数のゲート線のうちの対応するゲート線を選択状態および非選択状態のそれぞれで異なる電圧へ駆動する複数のゲート線駆動ユニットを含む。複数のゲート線駆動ユニットの各々は、複数のクロック信号によって駆動されて、入力ノードへのパルス状の信号の印加に応答して出力ノードの電圧を、複数のクロック信号によって規定される所定期間第１の電圧から第２の電圧へ変化させるダイナミック型のシフトレジスタと、出力ノードが第２の電圧に設定されたときに、対応するゲート線を、選択状態および非選択状態にそれぞれ対応する第３の電圧および第４の電圧が交互にかつ周期的に供給される第１のノードと電気的に接続するための第１の駆動回路と、電圧ノードへ第３の電圧が供給されるよりも前に、対応するゲート線を、第４の電圧を供給する第２のノードと電気的に接続する一方で、対応するゲート線が第３の電圧であるときには、対応するゲート線および第２のノードの間を電気的に切離す第２の駆動回路と、対応するゲート線が第３の電圧であるときに、出力ノードの電圧を維持するためのリーク電流補償回路とを含む。複数のゲート線駆動ユニットにそれぞれ含まれるシフトレジスタは縦続接続されて、先頭のシフトレジスタの入力ノードへはスタートパルスが入力され、かつ、以降の各シフトレジスタの入力ノードは、１つ前のシフトレジスタの出力ノードと接続され、複数の画素、シフトレジスタ、第１の駆動回路、第２の駆動回路およびリーク電流補償回路に含まれる電界効果トランジスタは、それぞれ同一導電型である。

この発明に従うシフトレジスタは、互いの活性化期間が重複しないようにそれぞれが周期的に順に活性化される複数のクロック信号に応答して、入力信号を順次シフトさせるシフトレジスタであって、縦続に接続される複数のシフトレジスタユニットを備える。複数のシフトレジスタユニットの各々は、入力信号に応答してオンして第１のノードを充電する第１のトランジスタと、第１のクロックノードと出力ノードの間に接続され、かつ、第１のノードの充電時にオンする第２のトランジスタと、第２のクロックノードに入力されたクロック信号に応答してオンして第２のノードを充電する第３のトランジスタと、入力信号に応答してオンして第２のノードを放電する第４のトランジスタと、第２のノードの充電に応答してオンして、第１のノードを放電する第５のトランジスタと、第２のノードの充電に応答してオンして、出力ノードを放電する第６のトランジスタと、出力ノードが充電されて、出力信号の活性状態に対応する電圧であるときにオンして、第１のノードを充電する第７のトランジスタとを含む。複数のシフトレジスタユニットのうちの、先頭のシフトレジスタユニットの入力ノードへはスタートパルスが入力され、以降の各シフトレジスタユニットの入力ノードは、１つ前のシフトレジスタの出力ノードと接続され、記第１および第２のクロックノードへは、複数のクロック信号のうちの１つおよび他の１つがそれぞれ入力され、かつ、第１のクロックノードへ入力されるクロック信号は、第２のクロックノードへ入力されるクロック信号よりも位相が早く、第１から第６のトランジスタは、同一導電型の電界効果トランジスタで構成される。

この発明による表示装置では、複数のクロック信号によって制御される貫通電流のないダイナミック型のシフトレジスタを用いて、単一導電型の電界効果トランジスタで構成された低消費電力のゲート線駆動回路を実現できる。さらに、各ゲート線に対応して、ゲート線の選択状態期間中に、対応のシフトレジスタの出力の電圧低下を抑制するリーク電流補償回路を設けることにより、各ゲート線における選択状態から非選択状態への遷移を確実に行なって、動作の安定化を図る。

この発明によるシフトレジスタでは、出力ノードが充電されて出力信号が活性状態であるときに、出力ノードを放電する第６トランジスタのオン・オフを制御する第１のノードの電圧がリーク電流によって変動しないように、リーク電流を補償するための第７のトランジスタを設けている。したがって、出力ノードの充電時に誤って放電経路が形成されて、出力信号の変動や貫通電流による消費電流の増大が発生することを防止できる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお図中における同一部分または相当部分には同一符号を付し以下の説明は省略する。

［実施の形態１］
図１は、本発明の実施の形態に従う表示装置の全体構成を示す概略ブロック図である。以下の説明で明らかになるように、図１に示した表示装置のゲート線駆動回路には、本発明の実施の形態に従うシフトレジスタが搭載される。

図１を参照して、本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置１０の全体構成を示すブロック図である。

図１を参照して、本発明の実施の形態に従う液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路３０と、ソースドライバ４０とを備える。

液晶アレイ部２０は、行列状に配された複数の画素２５を含む。画素の行（「画素ライン」とも以下称する）にそれぞれ対応して、ゲート線ＧＬが配置され、画素の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬがそれぞれ設けられる。図１には、第１行の第１列および第２列の画素ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有する。画素ノードＮｐおよび共通電極ノードＮＣの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧に応じて、各画素の輝度をコントロールすることが可能となる。

すなわち、最大輝度に対応する電圧差と、最小輝度に対応する電圧差との間の中間的な電圧差を画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。すなわち、表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づいて、ゲート線ＧＬを順に選択する。画素スイッチ素子２６のゲート電極は対応するゲート線ＧＬと接続される。対応するゲート線ＧＬの選択期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。画素スイッチ素子２６は、一般的には、液晶表示素子２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴで構成される。画素ノードＮｐへ伝達された表示電圧は、キャパシタ２７によって保持される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。ここでは、一例として、表示信号ＳＩＧは６ビットの信号である、表示信号ビットＤ０〜Ｄ５から構成されるものとする。

６ビットの表示信号ＳＩＧに基づいて、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とを含む。

表示信号ＳＩＧは、画素２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部２０中の１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。

１つの画素行分の表示信号ＳＩＧがデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路５２にラッチされた表示信号群は、データラッチ回路５４に伝達される。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４を階調電圧ノードＮ１〜Ｎ６４にそれぞれ生成する。

デコード回路７０は、データラッチ回路５４にラッチされた表示信号をデコードして、当該デコードに基づいて階調電圧Ｖ１〜Ｖ６４を選択する。デコード回路７０は、選択された階調電圧（Ｖ１〜Ｖ６４のうちの１つ）を表示電圧としてデコード出力ノードＮｄに生成する。本実施の形態においては、デコード回路７０は、データラッチ回路５４にラッチされた表示信号に基づいて、１行分の表示電圧を並列に出力する。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

アナログアンプ８０は、デコード出力ノードＮｄ１，Ｎｄ２，…へ出力された表示電圧にそれぞれ対応したアナログ電圧をデータ線ＤＬ１，ＤＬ２，…にそれぞれ出力する。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

次に、図１に示したゲート線駆動回路３０の構成の詳細について説明する。

図２は、本発明の実施の形態１に従うゲート線駆動回路の構成を示す回路図である。

図２を参照して、各画素ライン、すなわち各ゲート線ＧＬごとにゲート線駆動ユニット３５が配置される。各ゲート線駆動ユニット３５は、対応するゲート線ＧＬを選択状態では電圧ＶＧＨ、非選択状態では電圧ＶＧＬへ駆動する。各画素ライン行に対応するゲート線駆動ユニットの構成は同様であるので、以下の説明では、１つの画素ラインに対応するゲート線駆動ユニット３５の構成を詳細に説明することとする。

ゲート線駆動ユニット３５は、シフトレジスタ１００、プルアップ用の駆動回路１０２、プルダウン用の駆動回路１０４およびリーク電流補償回路１０６を含む。

シフトレジスタ１００は、ノード１２４、１２５、１２７および１２８にそれぞれ入力される４相のクロック信号φ１〜φ４によって駆動され、入力ノード１２６への入力信号をシフトして出力ノード１３７から出力する。

シフトレジスタ１００は、ダイナミック型のシフトレジスタである。なお、本願明細書においてダイナミック型のシフトレジスタとは、シフトレジスタ内のノード（ノード１２３、１３７等）の容量部分（寄生容量）充放電を、高電圧（図１における高電圧ＶＨ）および低電圧（図１における低電圧ＶＬ）間の貫通電流なしに行ない、当該ノードでの電荷の有無を利用してシフト動作を行なうものを意味するものとする。当該容量部分の電荷はリーク電流により消失するので、ダイナミック型のシフトレジスタでは、必然的に動作周波数の下限が存在することとなる。このようなダイナミック型のシフトレジスタの回路構成は、種々のものが公知である。

シフトレジスタ１００は、高電圧ＶＨを供給する電圧ノード１２２およびノード１３２の間に接続されるトランジスタ１２９と、ノード１３２およびノード１３３の間に接続されるトランジスタ１３０と、低電圧ＶＬを供給する電圧ノード１２３およびノード１３３の間に接続されるトランジスタ１３１とを含む。

シフトレジスタ１００は、さらに、電圧ノード１２２および出力ノード１３７の間に接続されるトランジスタ１３４と、出力ノード１３７およびノード１３８の間に接続されるトランジスタ１３５と、ノード１３８および電圧ノード１２３の間に接続されるトランジスタ１３６とを有する。

なお、本発明の実施の形態においては、シフトレジスタ１００、駆動回路１０２，１０４、リーク電流補償回路１０６および各画素２５を構成するトランジスタは、同一導電型の電界効果トランジスタである。以下の実施の形態では、これらのトランジスタはｎ型ＴＦＴであるものとする。

トランジスタ１２９のゲート電極はクロック信号φ１を供給するノード１２４と接続され、トランジスタ１３０のゲート電極はクロック信号φ２を供給するノード１２５と接続される。トランジスタ１３１のゲート電極は、入力信号ＩＮが伝達される入力ノード１２６と接続され、トランジスタ１３４のゲート電極はクロック信号φ３を供給するノード１２７と接続される。トランジスタ１３５のゲート電極はクロック信号φ４を供給するノード１２８と接続され、トランジスタ１３６のゲート電極はノード１３２と接続される。

各ゲート線駆動ユニット３５に含まれるシフトレジスタ１００は縦続接続される。先頭の画素ラインに対応するシフトレジスタ１００の入力ノード１２６へは、１水平期間ごとに生成されるスタートパルス（図示せず）が入力される。図１にも示されるように、以降の画素ラインに対応する各シフトレジスタ１００の入力ノード１２６は、前段のシフトレジスタ１００の出力ノード１３７と接続される。すなわち、出力ノード１３７への出力信号は、次の画素ラインのシフトレジスタ１００への入力信号ＩＮとなる。

シフトレジスタ１００の詳細な動作は後述するが、入力ノード１２６へのパルス状の入力信号ＩＮが印加されると、これに応答して、出力ノード１３７の電圧は、クロック信号によって定められる所定期間、“Ｌレベル（低電圧ＶＬ）”から“Ｈレベル（高電圧ＶＨ）”へパルス状に変化する。

駆動回路１０２は、トランジスタ１１１および１１４を有する。トランジスタ１１１は、ゲート線を駆動するための駆動クロック信号φＧが伝達されるノード１１０と、対応のゲート線ＧＬと接続されるノード１０７との間に接続される。駆動クロック信号φＧは、ゲート線ＧＬの非選択状態に対応する電圧ＶＧＬおよび選択状態に対応する電圧ＶＧＨの間を所定周期で遷移する。すなわち、ノード１１０へは、所定周期でゲート線ＧＬの選択状態および非選択状態にそれぞれ対応する電圧が交互に供給される。

トランジスタ１１４は、シフトレジスタ１００の出力ノード１３７とノード１１５との間に電気的に接続される。ノード１１３は、トランジスタ１１１のゲート電極と接続される。トランジスタ１１４のゲート電極は、所定電圧ＶＴを供給するノード１１３と接続されている。

したがって、駆動回路１０２は、出力ノード１３７が“Ｈレベル（高電圧ＶＨ）”に設定されたとき、対応のゲート線ＧＬをノード１１０と電気的に接続する。

駆動回路１０４は、トランジスタ１１６〜１１８を有する。トランジスタ１１６は、ノード１１２とノード１０７との間に接続される。ノード１１２は、ゲート線ＧＬの非選択状態に対応する電圧ＶＧＬを供給する。

トランジスタ１１７は、ノード１１２およびノード１１９の間に接続される。トランジスタ１１８は、ノード１１９および所定電圧ＶＰが供給される電圧ノード１２１との間に接続される。トランジスタ１１６のゲート電極はノード１１９と接続され、トランジスタ１１７のゲート電極はノード１０７と接続される。トランジスタ１１８のゲート電極は、プリチャージクロック信号φＰが供給されるノード１２０と接続される。

したがって、駆動回路１０４は、プリチャージクロック信号φＰの活性化期間（“Ｈレベル”）に応答して、対応のゲート線ＧＬをノード１１２と電気的に接続する。また、対応のゲート線ＧＬが選択状態（電圧ＶＧＨ）であるときには、トランジスタ１１７のオンに応答してトランジスタ１１６がオフされるので、対応のゲート線ＧＬは、ノード１１２から電気的に切離される。

リーク電流補償回路１０６は、シフトレジスタ１００の出力ノード１３７と電圧ノード１２２との間に接続されたトランジスタ１３９を有する。トランジスタ１３９のゲート電極は、ノード１０７と接続されている。リーク電流補償回路１０６の動作および機能については後程詳細に説明する。

各ゲート線ＧＬには、１つの画素ライン分の画素２５が接続されている。図２においては、代表的に１つの画素について示している。各画素２５の構成については、図１で説明したのと同様なので詳細な説明は繰返さない。

次に、図２に示したゲート線駆動回路の動作について図３を用いて説明する。

図３を参照して、クロック信号φ１〜φ４、プリチャージクロック信号φＰおよび入力信号ＩＮの“Ｌレベル”での電圧はＶφＬであり、“Ｈレベル”での電圧はＶφＨであるものとする。また、駆動クロック信号φＧは、“Ｌレベル”では電圧ＶＧＬに設定され、“Ｈレベル”では電圧ＶＧＨに設定される。

クロック信号φ１〜φ４は、同一周期Ｔで順に所定期間活性化される。図３の例では、クロック信号φ１は時刻ｔ１〜ｔ２の間活性化され、クロック信号φ２は時刻ｔ３〜ｔ４の間活性化され、クロック信号φ３は時刻ｔ５〜ｔ６の間活性化され、クロック信号φ４は時刻ｔ８〜ｔ１０の間活性化される。このように、クロック信号φ１〜φ４の活性化期間は重複しないように設定される。また、クロック信号φ１〜φ４の周期Ｔは、ゲート線ＧＬの選択を切換える周期に相当する。

時刻ｔ０において、入力信号ＩＮが“Ｌレベル”から“Ｈレベル”に変化すると、図２においてトランジスタ１３１がオンする。さらに時刻ｔ１において、クロック信号φ１がＨレベル（電圧ＶφＨ）に変化すると、ノード１３２がＨレベル（高電圧ＶＨ）にプリチャージされる。

さらに、時刻ｔ２でクロック信号φ１が“Ｌレベル”になった後、時刻ｔ３でクロック信号φ２が“Ｈレベル”となると、トランジスタ１３１がオンとなっているので、ノード１３２がディスチャージされて“Ｌレベル（電圧ＶＬ）”になる。

さらに、時刻ｔ４でクロック信号φ２が“Ｈレベル”から“Ｌレベル”に変化すると、時刻ｔ５で入力信号ＩＮが“Ｌレベル”に変化しても、ノード１３２の電圧は、“Ｌレベル（低電圧ＶＬ）”に保持される。

次に時刻ｔ６でクロック信号φ３が“Ｈレベル”に変化すると、これに応答して出力ノード１３７が“Ｈレベル（高電圧ＶＨ）”にプリチャージされる。この結果、ノード１１５もトランジスタ１１４を介してＨレベルにプリチャージされる。このときの、ノード１１５の電圧は、“ＶＴ−ＶＴＮ”となる。ここで、ＶＴＮはトランジスタ１１４のしきい値電圧である。

トランジスタ１１４のゲート電極には所定電圧ＶＴが与えられているが、ノード１１５が所定レベルにプリチャージされれば、その後は電圧ＶＴの供給は必要ではない。すなわち、ノード１１３に与えられる電圧ＶＴは、出力ノード１３７が“Ｌレベル”から“Ｈレベル”へ変化するタイミング（時刻ｔ６）を少なくとも含むように、パルス状に与えられてもよい。

このように、シフトレジスタ１００の出力ノード１３７が“Ｈレベル”に設定されるのに応答して、トランジスタ１１１がターンオンされる。さらに、出力ノード１３７が“Ｈレベル”に変化すると、次の画素ラインに対応するシフトレジスタ１００における入力信号が“Ｈレベル”に変化する。

さらに、時刻ｔ６では、プリチャージクロック信号φＰが“Ｈレベル”となるので、トランジスタ１１８がターンオンして、ノード１１９が所定電圧ＶＰにプリチャージされる。これにより、トランジスタ１１６がターンオンする。

時刻ｔ６においては、駆動クロック信号φＧは“Ｌレベル”となっているので、ゲート線ＧＬは、ターンオンしたトランジスタ１１１および１１６の両方によって、非選択状態に対応する電圧ＶＧＬへ駆動される。なお、非選択状態の電圧ＶＧＬは、画素２５内の画素スイッチ素子２６を確実にターンオフするために、通常は負電圧に設定されている。

さらに、時刻ｔ７でクロック信号φ３およびプリチャージクロック信号φＰが“Ｌレベル”に変化した後、時刻ｔ８でクロック信号φ４が“Ｈレベル”に変化すると、トランジスタ１３６のゲート電極と接続されたノード１３２が“Ｌレベル”となっているのでトランジスタ１３６がオフし、出力ノード１３７は“Ｈレベル”に維持される。

クロック信号φ４が“Ｈレベル”に維持されたまま、時刻ｔ９で駆動クロック信号φＧが“Ｈレベル”に変化すると、トランジスタ１１１のゲート容量によって、駆動クロック信号φＧの電圧変化がノード１１５に容量結合され、ノード１１５、すなわちトランジスタ１１１のゲート電圧が昇圧される。

ここで、ノード１１５の寄生容量（図示せず）の容量値をＣ１、トランジスタ１１１のゲート容量（図示せず）の容量値をＣ２とすると、昇圧電圧は、下記の（１）式で示される。

ΔＶＢ＝ΔφＧ・Ｃ２／（Ｃ１＋Ｃ２）
＝（ＶＧＨ−ＶＧＬ）・Ｃ２／（Ｃ１＋Ｃ２）…（１）
ここで、一般的にＣ２＞＞Ｃ１であるので、（１）に示された昇圧電圧ΔＶＢは、下記（２）式で示される。

ΔＶＢ≒ＶＧＨ−ＶＧＬ…（２）
ここで、ノード１１５は、昇圧動作前に既に“ＶＴ−ＶＴＮ”にプリチャージされているので、昇圧後の電圧Ｖ（１１５）は、下記（３）式によって示される。

Ｖ（１１５）＝ＶＴ−ＶＴＮ＋ΔＶＢ
＝ＶＴ−ＶＴＮ＋ＶＧＨ−ＶＧＬ…（３）
上記（３）式に示される電圧Ｖ（１１５）をＶＧＨ＋ＶＴＮよりも高くすることにより、トランジスタ１１１に非飽和動作をさせて、トランジスタ１１１によるしきい値電圧降下なしに、ゲート線ＧＬを、駆動クロック信号φＧの“Ｈレベル”としてノード１１０に供給された電圧ＶＧＨへ設定することができる。

上記（３）式より、Ｖ（１１５）＞ＶＧＨ＋ＶＴＮが成立するには、下記（４）式を満足する必要がある。

ＶＴ−ＶＴＮ＋ＶＧＨ−ＶＧＬ−（ＶＧＨ＋ＶＴＮ）＞０
ＶＴ−２・ＶＴＮ−ＶＧＬ＞０
ＶＴ＞２・ＶＴＮ＋ＶＧＬ …（４）
したがって、（４）式を満足するように、トランジスタ１１４のゲート電極へ印加される所定電圧ＶＴを設定すれば、駆動クロック信号φＧの活性化期間（Ｈレベル期間）がクロック信号φ４の活性化期間と重複するように設定することにより、駆動回路１０２がノード１１５の電圧をシフトレジスタ１００の出力よりも昇圧する昇圧動作を行える。これにより、選択状態時にゲート線ＧＬを正確に電圧ＶＧＨに設定できる。

なお、トランジスタ１１６のオン抵抗に比較して、トランジスタ１１１のオン抵抗を十分低く設定することにより、ゲート線ＶＧＬが非選択状態（電圧ＶＧＬ）から選択状態（電圧ＶＧＨ）に変化して、ノード１０７の電圧が上昇すると、トランジスタ１１７がオンしてノード１１９が電圧ＶＧＬへ近づきトランジスタ１１６はオフされる。このため、トランジスタ１１１および１１６を経路に含む直流の貫通電流は生じない。

ノード１０７の電圧が電圧ＶＧＨとなっている期間、ゲート線ＧＬは選択状態に駆動され、対応の画素スイッチ素子２６がターンオンして、データ線ＤＬから画素ノードＮｐへ、表示電圧が書込まれる。したがって、駆動回路１０２による昇圧動作によって、画素スイッチ素子２６を構成するｎ型ＴＦＴでのしきい値電圧降下の発生を防いで、データ線ＤＬ上の表示電圧を正確に画素ノードＮｐへ伝達できる。この結果、表示精度が向上する。

クロック信号φ４は、時刻ｔ１０で“Ｌレベル“に変化する。この際の動作に付いては後述する。

時刻ｔ１１で、駆動クロック信号φＧが“Ｌレベル”に変化すると、これに応答してノード１０７もＬレベル（電圧ＶＧＬ）になる。このとき、ノード１１５は、駆動クロック信号φＧの立上がり時とは逆に、トランジスタ１１１のゲート容量の影響により、電圧ΔＶＢだけ低下する。

次に、時刻ｔ１２でプリチャージクロック信号φＰが“Ｈレベル”に設定されると、ノード１１９が再び所定電圧ＶＰにプリチャージされる。さらに、時刻ｔ１３においてプリチャージクロック信号φＰが“Ｌレベル”になった後、時刻ｔ１４でクロック信号φ４が“Ｈレベル“となる。

このとき、入力信号ＩＮは、時刻ｔ５以降“Ｌレベル”に設定されているので、トランジスタ１３６のゲート電極と接続されるノード１３２は、“Ｈレベル（高電圧ＶＨ）”にプリチャージされておりオンされている。この結果、出力ノード１３７はクロック信号φ４が“Ｈレベル”へ変化するのに応答してディスチャージされ、“Ｌレベル（低電圧ＶＬ）”へ変化する。シフトレジスタ１００の出力ノード１３７におけるＬレベルへの変化は、トランジスタ１１４を介してノード１１５へ伝達される。

この結果、シフトレジスタ１００の出力信号、すなわち出力ノード１３７が“Ｌレベル”に変化するのに応答してトランジスタ１１１はターンオフされる。したがって、時刻ｔ１５で駆動クロック信号φＧが再び“Ｈレベル”に変化しても、ノード１０７は電圧ＶＧＬに維持され、対応のゲート線ＧＬは非選択状態を維持する。したがって、このゲート線ＧＬと接続された画素２５内の画素スイッチ素子２６もオフ状態を維持する。

一方、時刻ｔ１５では、駆動クロック信号φＧに応答して、次の画素ラインに対応するゲート線が選択状態（電圧ＶＧＨ）へ駆動される。以下、同様にして、周期Ｔに従って各ゲート線ＧＬが順に一定期間ずつ選択状態へ駆動されて、各画素ラインに対する表示電圧の書込が実行される。

もし、以上の動作において、駆動クロック信号φＧが“Ｈレベル”になるタイミングで、クロック信号φ４が“Ｌレベル”に設定されていると、ノード１１５が高インピーダンス状態の“Ｌレベル”である状態で、駆動クロック信号φＧが“Ｌレベル”から“Ｈレベル”へ立上がることになる。トランジスタ１１１には、ドレイン（ノード１１０）とゲート（ノード１１５）との間でドレイン・ゲート構造間の重なり部に寄生容量が存在しているので、上記の条件で駆動クロック信号φＧが立上がると、上記寄生容量により、ノード１１５のレベルが上昇してトランジスタ１１１が誤ってオンする可能性が生じる。

したがって、この現象を避けるために、駆動クロック信号φＧの立上がり時にクロック信号φ４を“Ｈレベル”に設定して、ノード１１５を低インピーダンス状態の“Ｌレベル”に維持している。この現象にかかわるクロック信号φ４の“Ｌレベル”の期間は、駆動クロック信号φＧの立上がりエッジと重なっていればよいので、クロック信号φ４の立下がり時間は、図２における時刻ｔ１０およびｔ１６に限定されず、クロック信号φ３およびφ４のＬレベル期間が重ならない限り、任意に設定することが可能である。

時刻ｔ１５において、駆動クロック信号φＧがＨレベル（選択状態：電圧ＶＧＨ）に変化すると、次の画素ラインに対応するゲート線ＧＬが選択状態（電圧ＶＧＨ）に駆動され
なお、プリチャージクロック信号φＰは、クロック信号φ３と共通のクロック信号とすることもできる。

なお、図２に示した回路構成で、出力ノード１３７が“Ｈレベル”となった状態で、駆動クロック信号φＧが立上がった後（図２における時刻ｔ９以降）において、トランジスタ１３５および１３６のソース・ドレイン間に生じるリーク電流により、出力ノード１３７の電圧レベルが低下する場合がある。

出力ノード１３７の電圧が低下して、それに応じてノード１１５の電圧も低下すると、駆動クロック信号φＧの立下がり時（図２における時刻ｔ１１）に、トランジスタ１１１によってゲート線ＧＬを電圧ＶＧＬまで完全に放電しきれず、ゲート線ＧＬに一定電圧が残ってしまう。

プリチャージクロック信号φＰの次の立上がりに応答してトランジスタ１１６がターンオンするので、トランジスタ１１６によってゲート線ＧＬに残った電圧は放電されるが、トランジスタ１１６の駆動能力は、既に説明した貫通電流の防止の観点から、トランジスタ１１１との関係で大きくできない。

また、駆動クロック信号φＧのパルス幅（電圧ＶＧＨの期間）も、走査周期との関係でそれほど大きくはできないため、このような現象が生じると、非選択状態のゲート線ＧＬの電圧をＶＧＬに正確に設定できない可能性がある。この場合に、次のゲート線ＧＬが選択されると、次の画素ラインに対応するデータが、当該電圧が残ったゲート線に対応する画素に書込まれ、正規の表示が実行できなくなってしまうおそれがある。

リーク電流補償回路１０６は、このような状況が発生しないように設けられる。リーク電流補償回路１０６は、対応のゲート線ＧＬ（ノード１０７）が選択状態（電圧ＶＧＨ）のときターンオンするトランジスタ１３９によって、出力ノード１３７へ一定電流を供給する。これにより、トランジスタ１３５および１３６によるリーク電流が補償されて、出力ノード１３７の電圧が所定レベル（高電圧ＶＨ）へ維持される。

一方、対応のゲート線ＧＬが非選択状態（電圧ＶＧＬ）であるときには、トランジスタ１３９はオフされて、出力ノード１３７の電圧設定に影響を与えない。

なお、トランジスタ１３９のドレインは、電圧ノード１２２と接続されているが、出力ノード１３７のリーク電流を補償するのに足りる電圧であれば、他の電圧が供給されるノードと接続することも可能である。

以上説明したように、本発明の実施の形態１に従うゲート線駆動回路では、４相のクロック信号によって制御される貫通電流のないダイナミック型のシフトレジスタ１００と、昇圧動作を伴う駆動回路１０２とを用いて、低消費電力のゲート線駆動回路を実現している。

さらに、対応のゲート線ＧＬの選択状態期間中に、シフトレジスタ１００の出力ノード１３７の電圧低下を抑制するリーク電流補償回路１０６を設けているので、各ゲート線ＧＬを選択状態から非選択状態を確実に遷移させて、表示装置の動作を安定化することができる。

［実施の形態２］
以降の実施の形態では、ゲート線駆動回路またはシフトレジスタの他の構成について順次説明していく。すなわち、実施の形態２以降で説明するシフトレジスタあるいはゲート線駆動回路は、図１に示した表示装置内のゲート線駆動回路３０に用いることが可能である。

なお、以下の説明において、表示装置全体の構成については、実施の形態１とそれ以外の実施の形態との間で共通であるので詳細な説明は繰返さない。

図４は、本発明の実施の形態２に従うゲート線駆動回路の構成を示す回路図である。

図４を参照して、実施の形態２に従うゲート線駆動回路では、各ゲート線駆動ユニット３５において、図２での駆動回路１０４に代えて駆動回路１０４♯が配置される。

駆動回路１０４♯は、ノード１０７およびノード１１２の間に接続されたトランジスタ１１６のみで構成される。トランジスタ１１６のゲート電極は、シフトレジスタ１００内のノード１３２と接続されている。

ゲート線駆動回路のそれ以外の部分の構成は、実施の形態１と同様であるので、詳細な説明は繰り返さない。

実施の形態２に従う構成においては、単一のトランジスタ１１６で構成された駆動回路１０４♯によって、実施の形態１と同様の動作を実現する。その動作について、図５を用いて説明する。

図５においては、図３で示したノード１１９の電圧に代えて、トランジスタ１１６のゲート電極と接続されるノード１３２の電圧が代わりに示されている。

時刻ｔ１から時刻ｔ１１までの動作は、図３に示したのと同様であるので詳細な説明は繰返さない。

ただし、実施の形態２に従う構成では、駆動クロック信号φＧの“Ｌレベル”期間中に、クロック信号φ１およびφ２の活性化期間（“Ｈレベル”期間）を設定する必要があるので、駆動クロック信号φＧの“Ｈレベル”期間（すなわち、時刻ｔ９〜ｔ１１）は、図３の場合よりも短くする必要がある。このため、画素２５への書込可能時間が、実施の形態１に従う構成と比較して減少する。

実施の形態２に従う構成においても、駆動クロック信号φＧの立上がり時（時刻ｔ９）にノード１１５が昇圧されるため、駆動クロック信号φＧの“Ｈレベル”（電圧ＶＧＨ）は、電圧降下することなくゲート線ＧＬへ伝達される。さらに、トランジスタ１１６は、クロック信号φ２の立上がり（時刻ｔ３）以降、ノード１３２が“Ｌレベル”に維持されているので、ターンオフされており、貫通電流の発生が防止される。

なお、時刻ｔ１１♯で、クロック信号φ１が“Ｌレベル”から“Ｈレベル”に変化すると、ノード１３２は高電圧ＶＨにプリチャージされ、トランジスタ１１６をターンオンして、非選択状態のゲート線ＧＬを低インピーダンス状態で電圧ＶＧＬに設定する。時刻ｔ１２以降の動作についても、図３に示したのと同様であるので詳細な説明は繰返さない。

このように、実施の形態２に従うゲート線駆動回路の構成では、実施の形態１に従うゲート線駆動回路と同様の効果を、回路面積を縮小して実現することができる。

［実施の形態３］
図６は、本発明の実施の形態３に従うゲート線駆動回路の構成を示す回路図である。

図６においても、１つの画素ライン、すなわち１本のゲート線ＧＬに対応するゲート線駆動ユニットの構成が示されており、各ゲート線に対応して同様の構成が設けられている。

図６を参照して、実施の形態３に従う構成では、各ゲート線駆動ユニット３５において、図２に示したシフトレジスタ１００に代えて、シフトレジスタ１００♯が配置されている点が異なる。

シフトレジスタ１００♯では、トランジスタ１２９〜１３１は、高電圧ＶＨおよび低電圧ＶＬを供給するノード間ではなく、クロック信号φ１を供給するノード間に直列に接続される。同様に、トランジスタ１３４〜１３６は、高電圧ＶＨおよび低電圧ＶＬを供給するノード間ではなく、クロック信号φ３を供給するノード間に直列に接続される。具体的には、トランジスタ１２９は、クロック信号φ１を供給するノード１２４およびノード１３２の間に電気的に接続され、トランジスタ１３４は、クロック信号φ３を供給するノード１２７および出力ノード１３７の間に電気的に接続されている。また、トランジスタ１３１は、ノード１２４およびノード１３３の間に接続され、トランジスタ１３６は、ノード１２７およびノード１３８の間に接続される。

シフトレジスタ１００♯のその他の部分の構成は同様であるので詳細な説明は繰返さない。各ゲート線駆動ユニットに含まれるシフトレジスタ１００♯は、既に説明したシフトレジスタ１００と同様に縦続接続される。すなわち、シフトレジスタ１００♯の出力ノード１３７は、次の画素ラインに対応するシフトレジスタ１００♯の入力ノード１２６と接続される。

図３で説明したように、トランジスタ１２９および１３１は、クロック信号φ１およびφ３のＨレベル期間において、ノード１３２および１３７をそれぞれ“Ｈレベル”にプリチャージするために設けられている。したがって、クロック信号φ１〜φ４の振幅ＶφＬ〜ＶφＨがシフトレジスタの動作に十分であれば、電圧ノード１２２（高電圧ＶＨ）に代えてノード１２４および１２７をトランジスタ１２９および１３４とそれぞれ接続することとしても、図３に示したシフトレジスタ１００と同様の動作を実現できる。

また、クロック信号φ２の“Ｈレベル”期間においてクロック信号φ１は“Ｌレベル”であり、クロック信号φ４の“Ｈレベル”期間においてクロック信号φ２は“Ｌレベル”である。したがって、電圧ノード１２３（低電圧ＶＬ）に代えてノード１２４および１２７をトランジスタ１３１および１３６とそれぞれ接続することとしても、シフトレジスタ１００と同様の条件で、ノード１３２および１３７のディスチャージが可能である。

したがって、シフトレジスタ１００♯は、図３に示したシフトレジスタ１００と同様の動作を実現できる。

各ゲート線駆動ユニットにおいて、シフトレジスタ１００♯以外の部分は、図２に示した構成と同様であるので詳細な説明は繰返さない。

したがって、実施の形態３に従うゲート線駆動ユニットの構成においても、実施の形態１と同様の効果を享受することができる。

［実施の形態３の変形例］
図７は、本発明の実施の形態３の変形例に従うゲート線駆動回路の構成を示す回路図である。

図７を参照して、実施の形態３の変形例に従う構成では、図６に示した実施の形態３に従う構成と比較して、駆動回路１０４に代えて、図５で説明した駆動回路１０４♯が配置される。すなわち、実施の形態３の変形例に従う構成は、図４に示した実施の形態２に従う構成において、シフトレジスタ１００を、図６で説明したシフトレジスタ１００♯に置換したものに相当する。

このような構成としても、実施の形態２に示したゲート線駆動ユニットと同様の効果を享受することが可能である。

［実施の形態４］
図８は、本発明の実施の形態４に従うゲート線駆動回路の構成を示す回路図である。

図８においても、１つの画素ライン、すなわち１本のゲート線ＧＬに対応するゲート線駆動ユニットの構成が示されており、各ゲート線に対応して同様の構成が設けられている。

図８を参照して、実施の形態４に従う構成では、各ゲート線駆動ユニット３５において、２相のクロック信号φ１およびφ２によってダイナミック動作をするシフトレジスタ１０１が、図２に示したシフトレジスタ１００に代えて設けられる。

シフトレジスタ１０１では、トランジスタ１２９は、クロック信号φ２を供給するノード１２４とノード１３２との間に接続され、トランジスタ１３１は、ノード１３２およびノード１２４の間に接続される。さらに、トランジスタ１３０は、トランジスタ１３１のゲート電極と入力ノード１２６との間に接続される。トランジスタ１２９および１３０の各ゲート電極は、ノード１２４と接続されている。

同様に、トランジスタ１３４は、クロック信号φ２を供給するノード１２５と出力ノード１３７との間に接続され、トランジスタ１３６は、出力ノード１３７およびノード１２５の間に接続される。トランジスタ１３５は、ノード１３２とトランジスタ１３６のゲート電極との間に接続される。トランジスタ１３４および１３５の各ゲート電極は、ノード１２５と接続される。

シフトレジスタ１０１においても、クロック信号φ１およびφ２の“Ｈレベル”期間が重複しないように設定することにより、入力ノード１２６に印加入力信号ＩＮがクロック信号φ１およびφ２の変化に応答してシフトされて、出力ノード１３７に伝達される。

駆動回路１０２，１０４およびリーク電流補償回路１０６は、シフトレジスタ１０１の出力ノード１３７およびゲート線ＧＬの間に、実施の形態１と同様に配置される。

したがって、２相のクロック信号によって駆動されるダイナミック型のシフトレジスタ１０１を備えた構成においても、実施の形態１と同様の効果を享受できる。

特に、実施の形態４に従う構成においては、より少ない２相のクロック信号でシフトレジスタ１０１を構成できるので、シフトレジスタのみならず、クロック信号を生成する周辺回路の構成を簡素化できるので、表示装置の小型化に寄与できる。

また、図９に示すように、図８に示した構成において、駆動回路１０４に代えて、図４に示した駆動回路１０４♯を用いることも可能である。この場合には、実施の形態４と比較して、駆動回路をさらに小型化できる。

［実施の形態４の変形例］
実施の形態４の変形例では、２相のクロック信号によって駆動されるダイナミック型シフトレジスタの他の回路構成が示される。

図１０は、本発明の実施の形態４の変形例に従うゲート線駆動回路の第１の構成例を示す回路図である。

図１０においても、１つの画素ライン、すなわち１本のゲート線ＧＬに対応するゲート線駆動ユニットの構成が示されており、各ゲート線に対応して同様の構成が設けられている。

図１０を参照して、実施の形態４の変形例に従う構成では、実施の形態４と比較して、各ゲート線駆動ユニット３５において、シフトレジスタ１０１に代えてシフトレジスタ１０１♯が配置される。

シフトレジスタ１０１♯は、図８に示したシフトレジスタ１０１と同様のトランジスタ１２９〜１３１および１３４〜１３６に加えて、トランジスタ１５１および１５２をさらに有する。

トランジスタ１５１は、ノード１３２およびトランジスタ１３１の間に接続される。同様に、トランジスタ１５２は、出力ノード１３７およびトランジスタ１３６の間に接続される。トランジスタ１５１のゲート電極は、ノード１２４と接続されてクロック信号φ１の供給を受ける。同様にトランジスタ１５２のゲート電極は、ノード１２５と接続されてクロック信号φ２の供給を受ける。

さらに、トランジスタ１２９，１３４のドレインは、クロック信号φ１，φ２を供給するノード１２４，１２５ではなく、電圧ノード１２２と接続されている。同様に、トランジスタ１３１，１３６のドレインは、ノード１２４，１２５ではなく、電圧ノード１２３と接続されている。

図１１には、図１０の回路におけるクロック信号φ１およびφ２の設定が示される。

図１１を参照して、クロック信号φ１およびφ２は、同一周期Ｔで順に所定期間活性化される。既に説明したように、周期Ｔは、ゲート線ＧＬの選択を切換える周期に相当する。

クロック信号φ１の“Ｈレベル期間”（時刻ｔ１〜ｔ２，ｔ１♯〜ｔ２♯）と、クロック信号φ２の“Ｈレベル”期間（時刻ｔ３〜ｔ４，ｔ３♯〜ｔ４♯）とは互いに重なり合わないように設定される。

さらに、クロック信号φ２の“Ｈレベル”期間は、駆動クロック信号φＧの“Ｈレベル”期間と一部重なりを有するように設定される。たとえば図１１に示す例では、時刻ｔａ〜ｔ４の間および時刻ｔａ♯〜ｔ４♯の間、クロック信号φ２およびφＧの両方が“Ｈレベル”に設定される。これにより、駆動クロック信号φＧの“Ｈレベル”期間の初期において、トランジスタ１５１および１５２がターンオンされる。

また、プリチャージクロック信号φＰの“Ｈレベル”期間（時刻ｔ２０〜ｔ２１，ｔ２０♯〜ｔ２１♯）は、駆動クロック信号φＧと重ならないタイミングであれば、任意に設定できる。したがって、プリチャージクロック信号φＰとして、クロック信号φ１を用いることも可能である。

このような構成のシフトレジスタ１０１♯においても、図８に示したシフトレジスタ１０１と同様に、２相のクロック信号によって駆動されるシフトレジスタを構成できる。

したがって、実施の形態４に従う構成においても、実施の形態１に従うゲート線駆動回路と同様の効果を享受できる。

また、図１２に示すように、図１０に示した構成において、駆動回路１０４に代えて、トランジスタ１１６のみで構成された駆動回路１０４♯を用いることも可能である。この場合には、トランジスタ１１６のゲート電極は、トランジスタ１３６のゲート電極と接続される。このような構成とすれば、実施の形態４の変形例と比較して、駆動回路をさらに小型化できる。

［実施の形態５］
実施の形態５においては、図１に示した表示装置においてゲート線駆動回路３０として適用可能である、さらに他の構成のシフトレジスタの構成について説明する。

図１３は、実施の形態５に従うシフトレジスタの構成を示す回路図である。

図１３を参照して、実施の形態５に従うシフトレジスタ１９０は、各画素ライン、すなわちゲート線ＧＬごとに設けられたシフトレジスタユニット２００を有する。シフトレジスタ１９０は、クロック信号φａ〜φｄに応答して、入力されたスタートパルスＳＩを順次シフトさせて、各シフトレジスタユニット２００の出力ノードから出力する。

図１３には、先頭および第２番目のゲート線ＧＬ１、ＧＬ２に対応するシフトレジスタユニット２００ａ，２００ｂが代表的に示される。図示しない他のゲート線に対しても同様のシフトレジスタユニット２００が設けられ、シフトレジスタユニット２００全体は、縦続接続される。先頭のシフトレジスタユニット２００ａには、スタートパルスＳＩが入力信号として与えられ、以降の各シフトレジスタユニット２００は、前段のシフトレジスタユニット２００の出力信号が、入力信号として与えられる。

シフトレジスタユニット２００は、入力ノード２３０およびノード２２１の間に接続されるトランジスタ２０１と、ノード２２１および電圧ノード（低電圧ＶＬ）１２３の間に接続されるトランジスタ２０２と、クロックノード２３３とノード２２２の間に接続されるトランジスタ２０３と、ノード２２２および電圧ノード１２３の間に接続されるトランジスタ２０４と、クロックノード２３１およびゲート線ＧＬに接続された出力ノード２２３の間に接続されるトランジスタ２０６と、出力ノード２２３および電圧ノード１２３の間に接続されるトランジスタ２０７とを有する。

トランジスタ２０１および２０４の各ゲート電極は入力ノード２３０と接続され、トランジスタ２０２および２０７の各ゲート電極はノード２２２と接続される。トランジスタ２０３のゲート電極は、クロックノード２３３と接続され、トランジスタ２４０のゲート電極は、出力ノード２２３と接続される。トランジスタ２０６のゲート電極は、ノード２２１と接続される。

さらに、シフトレジスタユニット２００は、ノード２２１および所定電圧ＶＰを供給する電圧ノード２３６の間に接続されたトランジスタ２４０を有する。トランジスタ２４０のゲート電極は出力ノード２２３と接続される。

トランジスタ２０１は、入力ノード２３０への信号入力に応答して、ノード２２１を充電する「第１のトランジスタ」として動作する。トランジスタ２０６は、クロックノード２３１および出力ノード２２３の間に接続されて、ノード２２１が充電されて“Ｈレベル”であるときにオンする「第２のトランジスタ」として動作する。トランジスタ２０３は、クロックノード２３３に入力されたクロック信号に応答してオンして、ノード２２２を充電する「第３のトランジスタ」として動作する。

トランジスタ２０４は、入力ノード２３０への信号入力に応答して、ノード２２２を放電する「第４のトランジスタ」として動作する。トランジスタ２０２は、ノード２２２が充電されて“Ｈレベル”であるときにオンして、ノード２２１を放電する「第５のトランジスタ」として動作する。トランジスタ２０７は、ノード２２２が充電されて“Ｈレベル”であるときにオンして、出力ノード２２３を放電する「第６のトランジスタ」として動作する。

先頭のシフトレジスタユニット２００ａでは、クロックノード２３１および２３３には、クロック信号φａおよびφｃがそれぞれ入力される。シフトレジスタユニット２００ｂでは、クロックノード２３１および２３３には、クロック信号φｂおよびφｄがそれぞれ入力される。以降のシフトレジスタユニット２００では、クロックノード２３１にはクロック信号φａおよびφｂが交互に入力され、クロックノード２３３にはクロック信号φｃおよびφｄが交互に入力される。

シフトレジスタユニット２００ａからトランジスタ２４０を除いた構成は、特許文献３の図１０に示された従来のシフトレジスタと共通する。したがって、特許文献３の図１１にも示されるように、図１４に示される、１／４周期ずつの位相差を有するクロック信号φａ〜φｄに応答して、スタートパルスＳＩを順次シフトさせた出力信号を、各シフトレジスタユニット２００の出力ノード２２３から出力できる。すなわち、各ゲート線ＧＬを一定期間ずつ順番に非選択状態（“Ｌレベル”）から選択状態（“Ｈレベル”）へ駆動することができる。従来のシフトレジスタ回路の詳細な動作については、非特許文献１および特許文献３の図１０および図１１に詳細に示されているので省略する。

トランジスタ２４０は、出力ノード２２３が充電されて“Ｈレベル”であるときにオンして、ノード２２１を充電する「第７のトランジスタ」として動作する。

次に、トランジスタ２４０を配置した効果について説明する。

ノード２２１が“Ｈレベル”であり、ノード２２２が“Ｌレベル”にある状態で、クロックノード２３１のクロック信号φａが“Ｌレベル”から“Ｈレベル”へ立上がった後、トランジスタ２０２のソース・ドレイン間のオフリーク電流により、ノード２２１の電圧が低下する場合がある。

ノード２２１の電圧が低下すると、クロック信号φａが“Ｈレベル”から“Ｌレベル”へ立下がったとき、トランジスタ２０６を通じて出力ノード２２３がクロック信号φａの“Ｌレベル”まで放電されない可能性がある。これにより、実施の形態１で説明したのと同様に、非選択状態のゲート線ＧＬに一定電圧が残ってしまい、他の画素ラインに対応する画像データに応じた表示電圧が誤って書き込まれてしまい、正規の画像が表示されなくなる恐れがある。

トランジスタ２４０は、ゲート線ＧＬ１が選択状態（“Ｈレベル”）に設定されている期間中オンして、ノード２２１からのリーク電流を補償するように、ノード２２１を充電する。この結果、実施の形態１と同様に、リーク電流によるノード２２１の電圧低下を防止して、各ゲート線ＧＬを選択状態から非選択状態に確実に遷移させることができ、動作の安定化を図ることができる。

なお、出力ノード２２３が“Ｌレベル”であり、対応のゲート線ＧＬが非選択状態であるときは、リーク電流補償用のトランジスタ２４０はオフされているので、ノード２２１の電圧に影響を与えることはない。このため、実施の形態５に従うシフトレジスタは、従来のシフトレジスタと同様のスタートパルス（入力信号）ＳＩの順次転送機能を有した上で、上記のリーク電流による誤動作防止効果を有する。

［実施の形態５の変形例］
実施の形態５の変形例においては、実施の形態５に示したシフトレジスタに対して、さらに動作の安定化を図るための構成を説明する。

図１５は、本発明の実施の形態５の変形例に従うシフトレジスタの構成を示す回路図である。

図１５を参照して、実施の形態５の変形例に従うシフトレジスタ１９１においては、各シフトレジスタユニット２００において、トランジスタ２５０および２５２がさらに設けられる。さらに、トランジスタ２０１および２０３のドレインは、クロックノードではなく、一定電圧ＶＤＤを供給する電圧ノード２３８と接続される。

トランジスタ２５０は、トランジスタ２０６のゲート電極に相当するノード２２４とノード２２１の間に接続され、かつ、ゲート電極に一定電圧ＶＴを印加される「第８のトランジスタ」として動作する。トランジスタ２５２は、出力ノード２２３が“Ｈレベル”であるときにオンして、第２のノードを放電する「第９のトランジスタ」として動作する。

まず、トランジスタ２５０の配置による効果について説明する。

このため、スタートパルスＳＩが“Ｈレベル”となり、トランジスタ２０１がオンすると、トランジスタ２０６のゲート電極は、トランジスタ２５０を通じて“Ｈレベル”へ充電される。このとき、トランジスタ２５０が飽和領域で動作するように所定電圧ＶＴのレベルを設定する。すなわち、ノード２２１の電圧をＶＮ１とすると、所定電圧ＶＴは下記（５）式で示される。

ＶＴ≦ＶＮ１−ＶＴＮ …（５）
（５）式において、ＶＴＮは、トランジスタ２５０のしきい値電圧である。（５）式により、トランジスタ２０６のゲート電圧ＶＧ１は下記（６）式で示される。

ＶＧ１＝ＶＴ−ＶＴＮ …（６）
この状態で、クロック信号φａが“Ｌレベル”から“Ｈレベル”に立上がると、ノード２２４の電圧、すなわちトランジスタ２０６のゲート電圧ＶＧ１は、以下に説明するように、クロック信号φａの電圧振幅分上昇する。

クロック信号φａが“Ｈレベル”に変化すると、トランジスタ２０６のゲート容量により、クロック信号φａの電圧変化が容量結合して、ノード２２４が昇圧される。したがって、ノード２２４の寄生容量（図示せず）の容量値をＣ３、トランジスタ２０６のゲート容量（図示せず）の容量値をＣ４、クロック信号φ１の電圧振幅をＶφとすると、ノード２２４における昇圧電圧ΔＶＢ♯は、下記（７）式で示される。

ΔＶＢ♯＝Ｖφ・Ｃ４／（Ｃ４＋Ｃ３） …（７）
一般に、Ｃ６＞＞Ｃ３が成立するので、昇圧電圧ΔＶＢ♯は、ΔＶＢ≒Ｖφとなる。

ノード２２４は、昇圧前に既に“ＶＴ−ＶＴＮ”にプリチャージされているので、昇圧後におけるゲート電圧ＶＧ１は、下記（８）式で示される。

ＶＧ１＝ＶＴ−ＶＴＮ＋ΔＶＢ
＝ＶＴ−ＶＴＮ＋Ｖφ …（８）
このため、ゲート電圧ＶＧ１は、クロック信号φａの“Ｈレベル”時の電圧（「Ｈレベル電圧」と称する）にトランジスタ２５０のしきい値電圧ＶＴＮを加えた電圧よりも高くなるので、トランジスタ２０６は非飽和領域で動作する。これにより、トランジスタ２０６におけるしきい値電圧降下なしに、クロック信号φａのＨレベル電圧を、ゲート線ＧＬ１へ伝達できる。これは、実施の形態１での駆動回路１０２における昇圧動作と同様である。

一方、この昇圧動作時にトランジスタ２５０はオフされるため、ノード２２１の電圧は変化しない。なぜなら、トランジスタ２５０において、ノード２２１、ノード２３７およびノード２２４の電圧関係を見ると、ノード２２４の電圧（ＶＧ１）の方がノード２２１の電圧（ＶＮ１）よりも高いので、ノード２２１は、トランジスタ２５０のソース電極として作用する。さらに、（５）式より、トランジスタ２５０のソース電圧（ＶＮ１）がゲート電圧（ＶＴ）よりも高くなっているので、トランジスタ２５０はオフされる。

再びノード２２４に着目して、高電圧印加によるトランジスタの電圧破壊は、通常トランジスタのゲート電極とソース（またはドレイン）電極の間で生じる。すなわち、ゲート電極とソース（またはドレイン）電極が重なった部分におけるゲート絶縁膜への過大電圧印加によって、絶縁破壊が発生してトランジスタが破壊される。

したがって、トランジスタの電圧破壊は、そのゲート電極とソース（またはドレイン）電極間との間の電圧差ΔＶＢＤによって決まる。この観点から見ると、トランジスタ２５０における電圧差ΔＶＢＤは、下記（９）式のとおりである。

ΔＶＢＤ＝ＶＧ１−ＶＴ
＝ＶＴ−ＶＴＮ＋Ｖφ−ＶＴ
＝Ｖφ−ＶＴＮ＜Ｖφ …（９）
すなわち、トランジスタ２５０においてゲート電極とソース（ドレイン）電極との間に生じる電圧差ΔＶＢＤは、クロック信号φａの振幅Ｖφよりも小さくなる。このように、昇圧用に新たに設けられたトランジスタ２５０は、高電圧の印加を受けないので電圧破壊が問題とならない。

同様に、ゲート電圧が昇圧されるトランジスタ２０６における電圧差ΔＶＢＤは、下記（１０）式で示される。

ΔＶＢＤ＝ＶＧ１−Ｖφ …（１０）
（１０）式に上記（９）式を代入すると下記（１１）式が得られる。

ΔＶＢＤ＝ＶＴ−ＶＴＮ＋Ｖφ−Ｖφ
＝ＶＴ−ＶＴＮ＜ＶＴ …（１１）
すなわち、トランジスタ２０６においてゲート電極とソース（ドレイン）電極との間に生じる電圧差ΔＶＢＤは、トランジスタ２５０のゲートに印加される所定電圧ＶＴよりも小さくなる。したがって、トランジスタ２０６についても電圧破壊は問題とならない。

このように、トランジスタ２５０を設けることにより、ゲート線駆動用のクロック信号が供給されるクロックノード２３１とゲート線ＧＬとを接続するためのトランジスタ２０６のゲート電極に、ゲート電圧を分圧することなく、高電圧を印加することが可能となる。このため、素子破壊や動作速度の低下を招くことなく、トランジスタ２０６でのしきい値電圧降下を回避して、選択状態時でのゲート線ＧＬの電圧を十分なレベルに設定できる。これにより、画素スイッチ素子２６（図１）を構成するｎ型ＴＦＴでのしきい値電圧降下の発生を防いで、データ線ＤＬ上の表示電圧を正確に画素へ伝達できる。この結果、表示精度が向上する。

次に、トランジスタ２５２の配置による効果について説明する。

各シフトレジスタユニット２００において、入力ノード２３０が“Ｈレベル”に遷移すると、トランジスタ２０４がターンオンする。これにより、ノード２２２が放電されて低電圧ＶＬに設定されるので、トランジスタ２０７がターンオフする。この結果、ノード２２２は、高インピーダンス状態で、かつ“Ｌレベル”となる。

この状態で、クロック信号φａが“Ｌレベル”から“Ｈレベル”へ立上がると、トランジスタ２０７のドレイン・ゲート間の寄生容量によって、ノード２２２の電圧が上昇する。ノード２２２での電圧上昇が、トランジスタ２０７のしきい値電圧を超えてしまうと、意図しないトランジスタ２０７のターンオンが生じる。

このようなタイミングでトランジスタ２０７がオンすると、ゲート線電圧（出力ノード電圧）の低下および貫通電流の発生による消費電力の増大を招いてしまう。トランジスタ２５２は、このような意図しないトランジスタ２０７のターンオンを引起す、ノード２２２の電圧上昇を防止するためのものである。

出力ノード２２３の電圧が上昇すると、トランジスタ２５２がターンオンされるので、ノード２２２は、電圧ノード１２３と電気的に結合される。これにより、ノード２２２は、低インピーダンス状態で、低電圧ＶＬに設定される。

したがって、出力ノード２２３の“Ｈレベル”期間、すなわち、ゲート線ＧＬの選択状態期間において、トランジスタ２０７を確実にターンオフさせて、出力ノード２２３の意図しない電圧低下および消費電力の増大を防止することが可能である。

さらに、トランジスタ２０１，２０３のドレインを一定の電圧（たとえば電源電圧ＶＤＤ）が供給される電圧ノード２３８と接続することにより、ドレイン電極に存在する寄生容量の充放電による電力消費を低減することが可能である。

一定電圧（図１５における電源電圧ＶＤＤ）のレベルは、たとえばスタートパルスＳＩ、クロック信号φａ〜φｄのＨレベル電圧よりも、トランジスタ２０１，２０３のしきい値電圧だけ低い電圧以上に設定すればよい。特に、当該一定電圧のレベルを、スタートパルスＳＩ，クロック信号φａ〜φｄのＨレベルよりもトランジスタのしきい値電圧分だけ低いレベルとすることにより、しきい値電圧分だけ消費電力が低減できる。

以上説明したように、実施の形態５の変形例に従う構成においては、実施の形態５に従う構成での効果に加えて、トランジスタ２５０をさらに配置することにより、素子破壊や動作速度の低下を招くことなく、画素へ表示電圧を正確に伝達可能なように選択状態時でのゲート線ＧＬの電圧を十分なレベルに設定できる。また、トランジスタ２５２をさらに配置することにより、動作の不安定化や消費電力の増大を抑制し、トランジスタ２０１，２０３のドレインに一定電圧を供給することにより、寄生容量の充放電による電力消費を低減することができる。

［実施の形態６］
上記の実施の形態１〜５およびそれらの変形例では、各画素が電圧駆動型発光素子である液晶表示素子を備える構成について説明したが、本発明は、各画素がエレクトロルミネッセンス素子（ＥＬ素子）等の電流駆動型発光素子を備えた表示装置に適用することも可能である。

図１６は、電流駆動型発光素子を備えた画素の構成例を示す回路図である。

図１６を参照して、電流駆動型発光素子を備えた画素２５♯は、図１に示した表示装置において、液晶表示装置を備えた画素２５に代えて適用可能である。

画素２５♯においては、各画素ライン毎に、２種類のゲート線ＧＬおよびＧＬ♯を設ける必要がある。このため、シフトレジスタ１００を画素ラインごとに配置する一方で、駆動回路１０２，１０４は、ゲート線ＧＬおよびＧＬ♯のそれぞれに対応して独立に配置する必要がある。また、リーク電流補償回路１０６を構成するトランジスタ１３９は、ゲート線ＧＬおよびＧＬ♯のそれぞれの選択状態期間に動作させる必要がある。したがって、トランジスタ１３９のゲート電極へは、ゲート線ＧＬおよびＧＬ♯のそれぞれの電圧レベルを２入力とするＯＲゲート２８０の出力信号が印加される。

図１７には、ゲート線ＧＬおよびＧＬ♯にそれぞれ対応する駆動クロック信号の波形例が示されている。図１７を参照して、駆動クロック信号φＧ１およびφＧ２は、同一周期Ｔで順に所定期間活性化される。既に説明したように、周期Ｔは、画素ラインの選択を切換える周期に相当する。

同一ラインの選択期間において、駆動クロック信号φＧ１の“Ｈレベル”期間（時刻ｔａ１〜ｔａ２，ｔｂ１〜ｔｂ２）は、駆動クロック信号φＧ２の“Ｈレベル”期間（時刻ｔａ３〜ｔａ４，ｔｂ３〜ｔｂ４）よりも先に設けられ、かつ、両者の“Ｈレベル”期間は互いに重なり合わないように設定される。

したがって、シフトレジスタ１００によって各画素ラインを順に選択することにより、選択された画素ラインにおいて、駆動クロック信号φＧ１およびφＧ２に応答して、２種類のゲート線ＧＬおよびＧＬ♯を順に所定期間ずつ選択状態（“Ｈレベル”）に駆動することができる。

画素２５♯は、電流駆動型発光素子の代表例として示されるＥＬ素子３２と、同一導電型のトランジスタ３４，３６，３７，３８と、キャパシタ３９とを含む。トランジスタ３４〜３７は、ゲート線駆動回路を構成するトランジスタと同様に、ｎ型ＴＦＴであるものとする。

ＥＬ素子３２およびトランジスタ３４は、電源電圧ＶＤＤが供給される電源ノード３１ａとノード３３との間に直列に接続される。トランジスタ３６は、データ線ＤＬおよびノード３３の間に接続される。トランジスタ３８は、ノード３３およびコモンノード３１ｂの間に接続される。トランジスタ３７は、トランジスタ３８のゲート電極とノード３３の間に接続される。

キャパシタ３９は、トランジスタ３８のゲート電極およびコモンノード３１ｂの間に接続される。トランジスタ３４のゲート電極は対応のゲート線ＧＬと接続され、トランジスタ３６，３７の各ゲート電極は対応のゲート線ＧＬ♯と接続される。

これにより、まず駆動クロック信号φＧ１のＨレベル期間に対応して、選択された画素ラインにおいて、ゲート線ＧＬ♯が選択状態（“Ｈレベル”）に設定されると、トランジスタ３６および３７がターンオンする。これにより、データ線ＤＬ上の表示電圧がノード３３に伝達され、かつキャパシタ３９によって保持される。

ゲート線ＧＬ♯が非選択状態（“Ｌレベル”）に設定されると、トランジスタ３６，３７がオフされるが、トランジスタ３８のゲート電圧は、キャパシタ３９によって、伝達された表示電圧に維持される。

この状態で、ゲート線ＧＬを選択状態（Ｈレベル）に設定することによって、キャパシタ３９によって保持された表示電圧に対応するレベルの電流が、電源ノード３１ａからコモンノード３１ｂへ向かって流れ、ＥＬ素子３２を通過する。これにより、ゲート線ＧＬ♯の選択状態時にデータ線ＤＬから供給された表示電圧に応じた輝度が、ＥＬ素子によって表示される。

なお、図１６の構成において、シフトレジスタ１００に代えて、図７、８および１０にそれぞれ示したシフトレジスタ１００♯、１０１および１０１♯を適用することも可能である。

また、図１６に示した画素が適用される表示装置において、実施の形態６に従うシフトレジスタを用いて、各画素ラインのゲート線ＧＬ，ＧＬ♯を選択的に駆動することも可能である。

このように、本発明の実施の形態に従うシフトレジスタ回路およびゲート線駆動回路は、電圧駆動型発光素子（たとえば液晶表示素子）を含む画素を備えた表示装置のみならず、電流駆動型発光素子（たとえばＥＬ素子）を各画素に備えた表示装置に対しても適用できる。

また、本実施の形態においては、同一導電型で構成される各電界効果トランジスタを、ｎ型と説明したが、これらのトランジスタは、すべてｐ型で形成することも可能である。この場合には、画素内のトランジスタ（ＴＦＴ）についても、すべてｐ型で構成される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置の全体構成を示すブロック図である。 本発明の実施の形態１に従うゲート線駆動回路の構成を示す回路図である。 図２に示したゲート線駆動回路の動作を説明する波形図である。 本発明の実施の形態２に従うゲート線駆動回路の構成を示す回路図である。 図４に示したゲート線駆動回路の動作を説明する波形図である。 本発明の実施の形態３に従うゲート線駆動回路の構成を示す回路図である。 本発明の実施の形態３の変形例に従うゲート線駆動回路の構成を示す回路図である。 本発明の実施の形態４に従うゲート線駆動回路の第１の構成例を示す回路図である。 本発明の実施の形態４に従うゲート線駆動回路の第２の構成例を示す回路図である。 本発明の実施の形態４の変形例に従うゲート線駆動回路の第１の構成例を示す回路図である。 図１０に示されたシフトレジスタを駆動する２相のクロック信号を示す図である。 本発明の実施の形態４の変形例に従うゲート線駆動回路の第２の構成例を示す回路図である。 本発明の実施の形態５に従うシフトレジスタの構成を示す回路図である。 図１３に示したシフトレジスタ回路で用いられるクロック信号を説明する図である。 本発明の実施の形態５の変形例に従うシフトレジスタの構成を示す回路図である。 電流駆動型発光素子を備えた画素の構成例を示す回路図である。 図１６に示した構成に対応する駆動クロック信号の波形例を示す図である。

符号の説明

１０ 液晶表示装置、２０ 液晶アレイ部、２５ 画素（液晶）、２５♯ 画素（ＥＬ素子）、２６ 画素スイッチ素子、２７，３９ キャパシタ、２８ 液晶表示素子、３０ ゲート線駆動回路、３２ ＥＬ素子、３５ ゲート線駆動ユニット、４０ ソースドライバ、５０ シフトレジスタ、５２，５４ データラッチ回路、６０ 階調電圧生成回路、７０ デコード回路、１００，１００♯，１０１，１０１♯ シフトレジスタ、１０２，１０４，１０４♯ 駆動回路、１０６ リーク電流補償回路、１１１，１１４，１１６〜１１８，１２９〜１３１，１３４〜１３６，１３９，１５１，１５２，２０１〜２０４，２０６，２０７，２４０，２５０，２５２ トランジスタ、１２６ 入力ノード（シフトレジスタ）、１３７ 出力ノード（シフトレジスタ）、１９０，１９１ シフトレジスタ、２００，２００ａ，２００ｂ シフトレジスタユニット、２２３ 出力ノード（シフトレジスタユニット）、２３０ 入力ノード（シフトレジスタユニット）、ＤＬ，ＤＬ１，ＤＬ２ データ線、ＧＬ，ＧＬ１，ＧＬ２ ゲート線、ＩＮ 入力信号、ＳＩ スタートパルス、ＶＧＨ，ＶＧＬ 電圧（ゲート線）、ＶＨ，ＶＬ 電圧（シフトレジスタ）、φ１〜φ４，φａ〜φｄ クロック信号、φＧ，φＧ１，φＧ２ 駆動クロック信号、φＰ プリチャージクロック信号。

Claims (16)

1. 行列状に配置された複数の画素と、
   前記複数の画素の所定単位にそれぞれ対応して設けられた複数のゲート線と、
   前記複数のゲート線を順に選択するためのゲート線駆動回路とを備え、
   前記ゲート線駆動回路は、前記複数のゲート線にそれぞれ対応して設けられ、各々が、前記複数のゲート線のうちの対応するゲート線を選択状態および非選択状態のそれぞれで異なる電圧へ駆動する複数のゲート線駆動ユニットを含み、
   前記複数のゲート線駆動ユニットの各々は、
   複数のクロック信号によって駆動されて、入力ノードへのパルス状の信号の印加に応答して出力ノードの電圧を、前記複数のクロック信号によって規定される所定期間第１の電圧から第２の電圧へ変化させるダイナミック型のシフトレジスタと、
   前記出力ノードが前記第２の電圧に設定されたときに、前記対応するゲート線を、前記選択状態および前記非選択状態にそれぞれ対応する第３の電圧および第４の電圧が交互にかつ周期的に供給される第１のノードと電気的に接続するための第１の駆動回路と、
   前記電圧ノードへ前記第３の電圧が供給されるよりも前に、前記対応するゲート線を、前記第４の電圧を供給する第２のノードと電気的に接続する一方で、前記対応するゲート線が前記第３の電圧であるときには、前記対応するゲート線および前記第２のノードの間を電気的に切離す第２の駆動回路と、
   前記対応するゲート線が前記第３の電圧であるときに、前記出力ノードの電圧を維持するためのリーク電流補償回路とを含み、
   前記複数のゲート線駆動ユニットにそれぞれ含まれる前記シフトレジスタは縦続接続されて、先頭の前記シフトレジスタの前記入力ノードへはスタートパルスが入力され、かつ、以降の各前記シフトレジスタの前記入力ノードは、１つ前の前記シフトレジスタの前記出力ノードと接続され、
   前記複数の画素、前記シフトレジスタ、前記第１の駆動回路、前記第２の駆動回路および前記リーク電流補償回路に含まれる電界効果トランジスタは、それぞれ同一導電型である、表示装置。
2. 前記リーク電流補償回路は、所定電圧を供給するノードおよび前記出力ノードの間に接続されて、かつ、前記対応するゲート線と接続されたゲートを有する電界効果トランジスタを含み、
   前記電界トランジスタは、前記対応するゲート線が前記第３の電圧であるときにオンして、所定電流を前記出力ノードへ供給する、請求項１記載の表示装置。
3. 前記第１の駆動回路は、
   前記第１のノードと前記対応するゲート線との間に電気的に接続される第１の電界効果トランジスタと、
   前記出力ノードと前記第１の電界効果トランジスタのゲートとの間に接続される第２の電界効果トランジスタとを有し、
   前記第２の電界効果トランジスタのゲートには、少なくとも前記出力ノードの電圧が前記第１の電圧から前記第２の電圧へ変化するタイミングにおいて、所定電圧が印加される、請求項１記載の表示装置。
4. 前記所定電圧は、前記第１の電界効果トランジスタのしきい値電圧の２倍の電圧と、前記第４の電圧との和よりも高い、請求項３記載の表示装置。
5. 前記第２の駆動回路は、
   前記対応するゲート線と前記第２のノードとの間に接続された電界効果トランジスタを有し、
   前記電界効果トランジスタのゲートには、前記出力ノードの信号と相補の信号が印加される、請求項１記載の表示装置。
6. 前記第２の駆動回路は、
   前記対応するゲート線と前記第２のノードとの間に接続された第１の電界効果トランジスタと、
   前記第１の電界効果トランジスタのゲートと接続される第３のノードと前記第２のノードとの間に接続され、かつ、前記対応するゲート線と接続されたゲートを有する第２の電界効果トランジスタとを有し、
   前記第３のゲートは、プリチャージクロック信号に応答して所定電圧の供給を受け、
   前記プリチャージクロック信号は、前記第１のノードへ前記第３の電圧が供給される周期と同様の周期を有し、かつ、活性化期間が前記第１のノードへの前記第３の電圧の供給期間と重ならないように設定され、
   前記所定電圧は、前記第１の電界効果トランジスタがオン可能なゲート電圧に相当する、請求項１記載の表示装置。
7. 前記シフトレジスタを駆動する複数のクロック信号は、前記複数のゲート線の選択を切換える周期に相当する同一周期で、順番に活性化される第１から第４のクロック信号を含み、
   前記第１から第４のクロック信号の活性化期間は、互いに重複しないように設定される、請求項１記載の表示装置。
8. 前記第４のクロック信号の活性化期間の少なくとも一部は、前記前記第１のノードへの前記第３の電圧の供給期間と重複する、請求項７記載の表示装置。
9. 前記ダイナミック型のシフトレジスタを駆動する複数のクロック信号は、前記複数のゲート線の選択を切換える周期に相当する同一周期で、順番に活性化される第１および第２のクロック信号を含み、
   前記第１および第２のクロック信号の活性化期間は、互いに重複しないように設定される、請求項１記載の表示装置。
10. 前記第２のクロック信号の活性化期間の少なくとも一部は、前記前記第１のノードへの前記第３の電圧の供給期間と重複する、請求項９記載の表示装置。
11. 互いの活性化期間が重複しないようにそれぞれが周期的に順に活性化される複数のクロック信号に応答して、入力信号を順次シフトさせるシフトレジスタであって、
    縦続に接続される複数のシフトレジスタユニットを備え、
    前記複数のシフトレジスタユニットの各々は、
    入力信号に応答してオンして第１のノードを充電する第１のトランジスタと、
    第１のクロックノードと出力ノードの間に接続され、かつ、前記第１のノードの充電時にオンする第２のトランジスタと、
    第２のクロックノードに入力されたクロック信号に応答してオンして第２のノードを充電する第３のトランジスタと、
    前記入力信号に応答してオンして前記第２のノードを放電する第４のトランジスタと、
    前記第２のノードの充電に応答してオンして、前記第１のノードを放電する第５のトランジスタと、
    前記第２のノードの充電に応答してオンして、前記出力ノードを放電する第６のトランジスタと、
    前記出力ノードが充電されて、出力信号の活性状態に対応する電圧であるときにオンして、前記第１のノードを充電する第７のトランジスタとを含み、
    前記複数のシフトレジスタユニットのうちの、先頭の前記シフトレジスタユニットの前記入力ノードへはスタートパルスが入力され、以降の各前記シフトレジスタユニットの前記入力ノードは、１つ前の前記シフトレジスタの前記出力ノードと接続され、
    前記第１および第２のクロックノードへは、前記複数のクロック信号のうちの１つおよび他の１つがそれぞれ入力され、かつ、前記第１のクロックノードへ入力されるクロック信号は、前記第２のクロックノードへ入力されるクロック信号よりも位相が早く、
    前記第１から第６のトランジスタは、同一導電型の電界効果トランジスタで構成される、シフトレジスタ。
12. 前記複数のシフトレジスタユニットの各々は、
    前記第２のトランジスタのゲートと前記第１のノードの間に接続され、かつ、ゲートに一定電圧を印加される第８のトランジスタと、
    前記出力ノードが前記活性状態に対応する電圧であるときにオンして、前記第２のノードを放電する第９のトランジスタとをさらに含み、
    前記第１および第３のトランジスタは、所定電圧を供給するノードと、前記第１および第２のノードとの間にそれぞれ電気的に接続される、請求項１１記載のシフトレジスタ。
13. 前記複数のクロック信号は、１／４周期ずつ位相が異なり、順に活性化される第１から第４のクロック信号を含み、
    前記先頭のシフトレジスタユニットにおいて、前記第１および第２のクロックノードへは前記第１および第３のクロック信号が入力され、
    以降の前記シフトレジスタユニットでは、前記第１のクロックノードへは、前記シフトレジスタ１つおきに前記第１および第２のクロック信号の一方が入力され、かつ、前記第２のクロックノードへは、前記シフトレジスタ１つおきに前記第３および第４のクロック信号の一方が入力される、請求項１１または１２記載のシフトレジスタ。
14. 請求項１１から１３のいずれか１項に記載のシフトレジスタと、
    行列状に配置された複数の画素と、
    前記複数の画素の所定単位にそれぞれ対応して設けられた複数のゲート線とを備え、
    前記シフトレジスタは、前記複数のゲート線を順に選択して、所定期間選択状態に設定するためのゲート線駆動回路として設けられ、
    前記シフトレジスタ中の前記縦続に接続される複数のシフトレジスタユニットの前記出力ノードは、前記複数のゲート線とそれぞれ接続される、表示装置。
15. 前記複数の画素の各々は、
    前記複数のゲート線のうちの対応する１本が前記選択状態に設定されたときにオンする電界効果トランジスタと、
    前記電界効果トランジスタのオンに応答して伝達される表示電圧に応じた輝度を発する液晶素子と、
    前記電界効果トランジスタのオフ期間に前記表示電圧を保持するためのキャパシタとを有する、請求項１または１４に記載の表示装置。
16. 前記複数のゲート線は、前記所定単位ごとに配置され、互いの選択期間が非重複である２種類の第１および第２のゲート線を含み、
    前記複数の画素の各々は、
    電流駆動型発光素子と、
    対応する前記第１のゲート線が前記選択状態に設定されたときにオンする第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタのオンに応答して伝達される表示電圧を保持するためのキャパシタと、
    対応する前記第２のゲート線が前記選択状態に設定されたときにオンする第２の電界効果トランジスタと、
    前記電流駆動型発光素子および前記第２の電界効果トランジスタと直列に接続されて、前記キャパシタの保持電圧に応じた電流を供給する第３の電界効果トランジスタとを有する、請求項１または１４に記載の表示装置。

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