JP2005129220A - 半導体メモリのレイアウト方法及び半導体メモリ - Google Patents
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Abstract
【解決手段】2RW1Rのコンパイルド・メモリをレイアウトする場合には、所望のワードサイズ及びビットサイズになるように、メモリセル11、ロウデコーダ12及び入出力回路13を必要な数だけ配置すると共に、コラムデコーダ14を配置する。また、メモリセル11に対してリードワードライン部15、メモリセルのライトワードライン部16、メモリセルのリードビットライン部17及びメモリセルのライトビットライン部18を付加する。また、ロウデコーダ12に対してロウデコーダのリードワードライン部19、ロウデコーダのライトワードライン部20が付加されると共に、入出力回路13に対して出力回路21及び入力回路22を付加する。
【選択図】 図3
Description
15〜26 オプション回路
Claims (5)
- m及びnをそれらの少なくとも一方が2以上の自然数として、m個のリードポート及びn個のライトポートよりなるポート構成を有し、
行列状に配置され、リード・ライトが行われるデータを保持する複数のメモリセルユニットと、
前記複数のメモリセルユニットの行ごとに設けられ、前記複数のメモリセルユニット内の前記メモリセルに接続された複数のワードラインを選択する複数のロウデコーダユニットと、
前記複数のメモリセルユニットの列ごとに設けられ、前記複数のメモリセルユニット内の前記メモリセルに接続された複数のビットライン上へのデータの入出力を行う複数の入出力回路ユニットと
を備えた半導体メモリであって、
前記メモリセルユニットの各々は、
1リード・ライトのポート構成に対応した1個の基本メモリセル部と、
それぞれ前記基本メモリセル部に隣接して設けられた、m−1個のメモリセル用リードワードライン部、n−1個のメモリセル用ライトワードライン部、m−1個のリードビットライン部及びn−1個のライトビットライン部とから構成され、
前記ロウデコーダユニットの各々は、
1リード・ライトのポート構成に対応した1個の基本ロウデコーダ部と、
それぞれ前記基本ロウデコーダ部に隣接して設けられた、m−1個のロウデコーダ用リードワードライン部及びn−1個のロウデコーダ用ライトワードライン部とから構成され、
前記入出力回路ユニットの各々は、
1リード・ライトのポート構成に対応した1個の基本入出力回路部と、
それぞれ前記基本入出力回路部に隣接して設けられた、m−1個の出力回路部及びn−1個の入力回路部とから構成されたことを特徴とする半導体メモリ。 - 前記複数のビットラインを選択するコラムデコーダを、前記複数のメモリセルユニット、前記複数のロウデコーダユニット、及び前記複数の入出力回路ユニットに対して共通に設けたことを特徴とする請求項1記載の半導体メモリ。
- 前記複数のメモリセルユニットの行ごとに設けられ、前記複数のロウデコーダユニットへ入力するアドレスを保持する複数のアドレスレジスタユニットを更に有することを特徴とする請求項1記載の半導体メモリ。
- 前記複数のメモリセルユニットの列ごとに設けられ、前記複数の入出力回路ユニットへ入力するデータを保持する複数の入出力レジスタユニットを更に有することを特徴とする請求項1記載の半導体メモリ。
- 前記複数のメモリセルユニットの行ごとに設けられ、前記半導体メモリの試験を行う複数のアドレス側試験回路ユニットと、
前記複数のメモリセルユニットの列ごとに設けられ、前記半導体メモリの試験を行う複数のデータ側試験回路ユニットと
を更に有することを特徴とする請求項1記載の半導体メモリ。
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JP2004323076A JP4187714B2 (ja) | 2004-11-08 | 2004-11-08 | 半導体メモリのレイアウト方法及び半導体メモリ |
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