JP2005129220A - 半導体メモリのレイアウト方法及び半導体メモリ - Google Patents

Abstract

【課題】少ない工数でレイアウトすることができ、開発工数の削減、開発期間の短縮、早期立ち上げを達成できるようにした半導体メモリを提供する。
【解決手段】２ＲＷ１Ｒのコンパイルド・メモリをレイアウトする場合には、所望のワードサイズ及びビットサイズになるように、メモリセル１１、ロウデコーダ１２及び入出力回路１３を必要な数だけ配置すると共に、コラムデコーダ１４を配置する。また、メモリセル１１に対してリードワードライン部１５、メモリセルのライトワードライン部１６、メモリセルのリードビットライン部１７及びメモリセルのライトビットライン部１８を付加する。また、ロウデコーダ１２に対してロウデコーダのリードワードライン部１９、ロウデコーダのライトワードライン部２０が付加されると共に、入出力回路１３に対して出力回路２１及び入力回路２２を付加する。
【選択図】 図３

Description

本発明は、あらかじめライブラリに登録されている回路を編集することにより所望の行数及び列数、即ち、所望のワードサイズ及びビットサイズにレイアウトされる半導体メモリ（コンパイルド・メモリ）のレイアウト方法、及び、半導体メモリに関する。

近年、半導体技術の向上に伴い、メモリを内蔵してなる種々の論理集積回路が開発されているが、これらメモリを内蔵してなる論理集積回路においては、高機能なメモリから低機能なメモリまで、種々の機能を有するコンパイルド・メモリが要求される。

例えば、図５Ａは、１個のリード・ライト・ポートを有してなる、いわゆる、１ＲＷ（リード・ライト）のコンパイルド・メモリの一部分を示しており、図中、１は１ＲＷ用のメモリセル、２は１ＲＷ用のロウデコーダ、３は１ＲＷ用の入出力回路である。

また、図５Ｂは、多ポート、例えば、２個のリード・ライト・ポートを有してなる、いわゆる、２ＲＷのコンパイルド・メモリの一部分を示しており、図中、４は２ＲＷ用のメモリセル、５は２ＲＷ用のロウデコーダ、６は２ＲＷ用の入出力回路である。

これら１ＲＷのコンパイルド・メモリや、２ＲＷのコンパイルド・メモリについて、レイアウトが行われる場合には、あらかじめ、１ＲＷ用のメモリセル１、１ＲＷ用のロウデコーダ２、１ＲＷ用の入出力回路３、２ＲＷ用のメモリセル４、２ＲＷ用のロウデコーダ５、２ＲＷ用の入出力回路６等が基本回路として作成される。

そして、これら基本回路について、それぞれ、レイアウト及び回路シミュレーションが行われた後、基本回路を自動配置するためのプログラムである物理コンパイラが作成されると共に、自動配置された全体回路の動作を検証するためのプログラムである論理コンパイラが作成されていた。
特開平４−１９９３号公報

このように、従来においては、コンパイルド・メモリについてレイアウトを行う場合には、機能が異なるコンパイルド・メモリごとにライブラリに登録すべき基本回路が作成されていた。

このため、顧客の要求に応じて、機能が異なる種々のコンパイルド・メモリをレイアウトしようとする場合には、あらかじめ、機能が異なるコンパイルド・メモリごとに基本回路を作成しておく必要があり、これがレイアウトに多大な工数を必要とさせ、開発工数の削減、開発期間の短縮、早期立ち上げを妨げていた。

本発明は、かかる点に鑑み、少ない工数でレイアウトすることができ、開発工数の削減、開発期間の短縮、早期立ち上げを達成できるようにした半導体メモリのレイアウト方法及び半導体メモリを提供することを目的とする。

本発明の半導体メモリのレイアウト方法は、基本回路として、１リード・ライトのコンパイルド・メモリを構成するに必要なメモリセル、ロウデコーダ、入出力回路のそれぞれのレイアウトデータを登録する工程と、オプション回路として、前記メモリセルのリードワードライン部、前記メモリセルのライトワードライン部、前記メモリセルのリードビットライン部、前記メモリセルのライトビットライン部、前記ロウデコーダのリードワードライン部、前記ロウデコーダのライトワードライン部、出力回路、入力回路のそれぞれのレイアウトデータを登録する工程と、登録された基本回路の組合せ又は基本回路とオプション回路との組合せによりコンパイルド・メモリをレイアウトする工程を有するというものである。

本発明の半導体メモリは、ｍ及びｎをそれらの少なくとも一方が２以上の自然数として、ｍ個のリードポート及びｎ個のライトポートよりなるポート構成を有し、行列状に配置され、リード・ライトが行われるデータを保持する複数のメモリセルユニットと、前記複数のメモリセルユニットの行ごとに設けられ、前記複数のメモリセルユニット内の前記メモリセルに接続された複数のワードラインを選択する複数のロウデコーダユニットと、前記複数のメモリセルユニットの列ごとに設けられ、前記複数のメモリセルユニット内の前記メモリセルに接続された複数のビットライン上へのデータの入出力を行う複数の入出力回路ユニットとを備えた半導体メモリであって、前記メモリセルユニットの各々は、１リード・ライトのポート構成に対応した１個の基本メモリセル部と、それぞれ前記基本メモリセル部に隣接して設けられた、ｍ−１個のメモリセル用リードワードライン部、ｎ−１個のメモリセル用ライトワードライン部、ｍ−１個のリードビットライン部及びｎ−１個のライトビットライン部とから構成され、前記ロウデコーダユニットの各々は、１リード・ライトのポート構成に対応した１個の基本ロウデコーダ部と、それぞれ前記基本ロウデコーダ部に隣接して設けられた、ｍ−１個のロウデコーダ用リードワードライン部及びｎ−１個のロウデコーダ用ライトワードライン部とから構成され、前記入出力回路ユニットの各々は、１リード・ライトのポート構成に対応した１個の基本入出力回路部と、それぞれ前記基本入出力回路部に隣接して設けられた、ｍ−１個の出力回路部及びｎ−１個の入力回路部とから構成されたものである。

本発明の半導体メモリのレイアウト方法によれば、複数の基本回路又は複数の基本回路と所望のオプション回路との組合せにより、所望の機能を有する半導体メモリをレイアウトするとしているので、機能が異なる半導体メモリごとに基本回路を作成しておく必要がなく、機能が異なる種々の半導体メモリを少ない工数でレイアウトすることができる。

本発明の半導体メモリによれば、機能が異なる半導体メモリごとに基本回路を作成する必要がなく、機能が異なる種々の半導体メモリを少ない工数でレイアウトすることができ、開発工数の削減、開発期間の短縮、早期立ち上げを達成することができる。

図１は本発明の半導体メモリのレイアウト方法の一実施形態を説明するための図であり、本発明の半導体メモリのレイアウト方法の一実施形態においては、まず、基本回路及びオプション回路の回路図が作成される。

ここに、基本回路としては、１ＲＷのコンパイルド・メモリを構成するに必要な最もシンプルなメモリセル１１、１ＲＷのコンパイルド・メモリを構成するに必要な最もシンプルなロウデコーダ１２、１ＲＷのコンパイルド・メモリを構成するに必要な最もシンプルな入出力回路１３、最大ビット数に対応できるコラムデコーダ１４が選ばれている。

また、オプション回路としては、メモリセルのリードワードライン部１５、メモリセルのライトワードライン部１６、メモリセルのリードビットライン部１７、メモリセルのライトビットライン部１８、ロウデコーダのリードワードライン部１９、ロウデコーダのライトワードライン部２０、出力回路２１、入力回路２２、アドレスレジスタ２３、アドレス側の試験回路２４、入出力レジスタ２５及びデータ側の試験回路２６が選ばれている。

次に、これら基本回路１１〜１４及びオプション回路１５〜２６のそれぞれについてレイアウト及び回路シミュレーションが行われ、それぞれの回路図データ及びレイアウトデータがライブラリに登録される。

そして、基本回路１１〜１４及びオプション回路１５〜２６を自動配置するためのプログラムである物理コンパイラが作成されると共に、自動配置された全体回路の動作を検証するためのプログラムである論理コンパイラが作成される。

ここに、本発明の半導体メモリのレイアウト方法の一実施形態に基づいて、例えば、１ＲＷのコンパイルド・メモリがレイアウトされる場合には、図２にその一部分を示すように、所望のワードサイズ及びビットサイズになるように、メモリセル１１、ロウデコーダ１２及び入出力回路１３が必要な数だけ配置されると共に、コラムデコーダ１４が配置される。

また、多ポート、例えば、２ＲＷ１Ｒのコンパイルド・メモリがレイアウトされる場合には、図３にその一部分を示すように、所望のワードサイズ及びビットサイズになるように、メモリセル１１、ロウデコーダ１２及び入出力回路１３が必要な数だけ配置されると共に、コラムデコーダ１４が配置される。

また、メモリセル１１に対してリードワードライン部１５、メモリセルのライトワードライン部１６、メモリセルのリードビットライン部１７及びメモリセルのライトビットライン部１８が付加される。

また、ロウデコーダ１２に対してロウデコーダのリードワードライン部１９、ロウデコーダのライトワードライン部２０が付加されると共に、入出力回路１３に対して出力回路２１及び入力回路２２が付加される。このようにして構成されるコンパイルド・メモリが本発明の半導体メモリの第１実施形態である。

また、例えば、試験回路、アドレスレジスタ及び入出力レジスタを有してなる２ＲＷ１Ｒのコンパイルド・メモリがレイアウトされる場合には、図４に、その一部分を示すように、図３に示す基本回路１１〜１４及びオプション回路１５〜２２の他に、アドレスレジスタ２３、アドレス側の試験回路２４、入出力レジスタ２５及びデータ側の試験回路２６が付加される。このようにして構成されるコンパイルド・メモリが本発明の半導体メモリの第２実施形態である。

以上のように、本発明の半導体メモリのレイアウト方法の一実施形態においては、１ＲＷのコンパイルド・メモリを構成するに必要な基本回路１１〜１４と、オプション機能に必要なオプション回路１５〜２６の回路図を作成し、それぞれの回路図データ及びレイアウトデータをライブラリに登録し、これら基本回路１１〜１４又は基本回路１１〜１４とオプション回路１５〜２６との組合せにより、所定の範囲において、所望のコンパイルド・メモリをレイアウトするようにしている。

したがって、本発明の半導体メモリのレイアウト方法の一実施形態によれば、機能が異なるコンパイルド・メモリごとに基本回路の回路図を作成する必要がなく、機能が異なるコンパイルド・メモリを少ない工数でレイアウトすることができ、開発工数の削減、開発期間の短縮、早期立ち上げを達成することができる。

なお、特許文献１には、半導体メモリの回路構成に関しては、本発明の従来技術（図５）に対応する内容が記載されているのみである。

本発明の半導体メモリのレイアウト方法の一実施形態を説明するための図である。 本発明の半導体メモリのレイアウト方法の一実施形態に基づいてレイアウトされる１ＲＷのコンパイルド・メモリの一例の一部分の構成を示す図である。 本発明の半導体メモリのレイアウト方法の一実施形態に基づいてレイアウトされる２ＲＷ１Ｒのコンパイルド・メモリの一例（本発明の半導体メモリの第１実施形態）の一部分の構成を示す図である。 本発明の半導体メモリのレイアウト方法の一実施形態に基づいてレイアウトされる２ＲＷ１Ｒのコンパイルド・メモリの他の例（本発明の半導体メモリの第２実施形態）の一部分の構成を示す図である。 従来におけるコンパイルド・メモリのレイアウト方法を説明するための図である。

符号の説明

１１〜１４ 基本回路
１５〜２６ オプション回路

Claims (5)

1. ｍ及びｎをそれらの少なくとも一方が２以上の自然数として、ｍ個のリードポート及びｎ個のライトポートよりなるポート構成を有し、
   行列状に配置され、リード・ライトが行われるデータを保持する複数のメモリセルユニットと、
   前記複数のメモリセルユニットの行ごとに設けられ、前記複数のメモリセルユニット内の前記メモリセルに接続された複数のワードラインを選択する複数のロウデコーダユニットと、
   前記複数のメモリセルユニットの列ごとに設けられ、前記複数のメモリセルユニット内の前記メモリセルに接続された複数のビットライン上へのデータの入出力を行う複数の入出力回路ユニットと
   を備えた半導体メモリであって、
   前記メモリセルユニットの各々は、
   １リード・ライトのポート構成に対応した１個の基本メモリセル部と、
   それぞれ前記基本メモリセル部に隣接して設けられた、ｍ−１個のメモリセル用リードワードライン部、ｎ−１個のメモリセル用ライトワードライン部、ｍ−１個のリードビットライン部及びｎ−１個のライトビットライン部とから構成され、
   前記ロウデコーダユニットの各々は、
   １リード・ライトのポート構成に対応した１個の基本ロウデコーダ部と、
   それぞれ前記基本ロウデコーダ部に隣接して設けられた、ｍ−１個のロウデコーダ用リードワードライン部及びｎ−１個のロウデコーダ用ライトワードライン部とから構成され、
   前記入出力回路ユニットの各々は、
   １リード・ライトのポート構成に対応した１個の基本入出力回路部と、
   それぞれ前記基本入出力回路部に隣接して設けられた、ｍ−１個の出力回路部及びｎ−１個の入力回路部とから構成されたことを特徴とする半導体メモリ。
2. 前記複数のビットラインを選択するコラムデコーダを、前記複数のメモリセルユニット、前記複数のロウデコーダユニット、及び前記複数の入出力回路ユニットに対して共通に設けたことを特徴とする請求項１記載の半導体メモリ。
3. 前記複数のメモリセルユニットの行ごとに設けられ、前記複数のロウデコーダユニットへ入力するアドレスを保持する複数のアドレスレジスタユニットを更に有することを特徴とする請求項１記載の半導体メモリ。
4. 前記複数のメモリセルユニットの列ごとに設けられ、前記複数の入出力回路ユニットへ入力するデータを保持する複数の入出力レジスタユニットを更に有することを特徴とする請求項１記載の半導体メモリ。
5. 前記複数のメモリセルユニットの行ごとに設けられ、前記半導体メモリの試験を行う複数のアドレス側試験回路ユニットと、
   前記複数のメモリセルユニットの列ごとに設けられ、前記半導体メモリの試験を行う複数のデータ側試験回路ユニットと
   を更に有することを特徴とする請求項１記載の半導体メモリ。
   
   
   

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