JP2005124384A - スイッチングレギュレータ - Google Patents
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Abstract
【解決手段】 一対の半導体スイッチ1,2からなる半導体回路は、入力電源電圧Vddと接地電位GNDとの間に直列に接続され、所定期間のデッドタイムt1,t2を挟んでオン・オフ制御される。半導体スイッチ1,2の駆動回路は、発振器5、比較器6、及びドライバ7によって構成され、出力インダクタ3と出力コンデンサ4との接続点からフィードバックされた出力電圧レベルに応じて所定の制御信号を生成している。さらに、半導体回路の出力ノードNと入力電源電圧Vdd、及び接地電位GNDとの間に、それぞれの閾値電圧の絶対値がVddと半導体スイッチ1,2における寄生ダイオードD1,D2のビルトインポテンシャルを加算したものより小さく設定した高閾値半導体スイッチ11,12からなる制御回路を備えている。
【選択図】 図1
Description
さらに、電源のスイッチング周波数が高くなり、スイッチングスピードが高速化している現状では、nsオーダのフィードバック信号が必要となる一方で、論理ゲートには遅延が存在する。したがって、出力段トランジスタはサイズが大きく、その容量負荷も大きいために、特に出力段を駆動するには論理ゲートもある程度の大きさが必要となり、遅延は増大することになる。すなわち、論理ゲートによって出力段に対するnsオーダでのフィードバック信号を形成することは現実的でないという問題があった。
第3に、出力段の寄生ダイオードがオンしないので逆回復電流によるノイズを抑えられる。
第5に、制御回路の高閾値半導体スイッチのゲート端子と出力ノードとの間に論理ゲートが存在しないので、高速なフィードバック制御が可能となる。
このスイッチングレギュレータでは、半導体スイッチ1,2のオン・オフ動作により、入力電源電圧Vddを変換して出力ノードNの電位を制御するもので、一対の半導体スイッチ1,2からなる半導体回路は、入力電源電圧Vdd(高位電源)と接地電位GND(低位電源)との間に直列に接続され、所定期間のデッドタイムt1,t2を挟んでオン・オフ制御される。半導体スイッチ1,2の駆動回路は、発振器5、比較器6、及びドライバ7によって構成され、出力インダクタ3と出力コンデンサ4との接続点からフィードバックされた出力電圧レベルに応じて所定の制御信号を生成している。
図2は、図1のスイッチングレギュレータのボトム電流が常に正値となる重負荷接続の場合における出力ノードの電圧波形を示す図、図3は、図1のスイッチングレギュレータのボトム電流が負値となる軽負荷接続の場合における出力ノードの電圧波形を示す図である。
ドライバ7からの制御信号により半導体スイッチ1がオン、半導体スイッチ2がオフしているときは、出力ノードNの電位Vnは入力電源電圧Vddとなる。そして、半導体スイッチ1がオフ、又はオフ直前の高抵抗状態であって、他方の半導体スイッチ2がオンしていないデッドタイムt1になると、出力ノードNの電位Vnは高閾値半導体スイッチ11,12のゲート容量などからなる寄生容量Cpから出力インダクタ3に流れ出るインダクタ電流iL(>0)によって負電位になる。
半導体スイッチ2がオフ、又はオフ直前の高抵抗状態であって、他方の半導体スイッチ1がオンしていないデッドタイムt2には、軽負荷接続状態であれば寄生容量Cpに出力インダクタ3からインダクタ電流iL(<0)が流れ込む。そのため、出力ノードNの電位Vnは、図3に示すように入力電源電圧Vddレベルを越える電圧となる。
Vdd+0.7>|Vthi|>Vdd (i=1,2)
に設定することで、デッドタイムt1,t2の間で半導体スイッチ1,2の寄生ダイオードD1,D2がオンする以前にオーバーシユート、アンダーシュートを回復させることができる。なお、寄生ダイオードD1,D2のドロップ電圧(ビルトインポテンシャル)分を、それぞれ0.7Vとしている。
図6に示すスイッチングレギュレータも、図1のものと同様、第1、第2の半導体スイッチ1,2のオン・オフ動作により、入力電源電圧Vddを変換して出力ノードNの電位を制御するもので、一対の半導体スイッチ1,2からなる半導体回路は、入力電源電圧Vdd(高位電源)と接地電位GND(低位電源)との間に直列に接続され、所定期間のデッドタイムt1,t2(図7参照)を挟んでオン・オフ制御される。半導体スイッチ1,2の駆動回路は、発振器5、比較器6、及びドライバ7によって構成され、出力インダクタ3と出力コンデンサ4との接続点からフィードバックされた出力電圧レベルに応じて所定の制御信号を生成している。
図7は、図6のスイッチングレギュレータのボトム電流が負値となる軽負荷接続の場合における出力ノードの電圧波形を示す図である。
ドライバ7からの制御信号により半導体スイッチ1がオン、半導体スイッチ2がオフしているときは、出力ノードNの電位Vnは入力電源電圧Vddとなる。このとき、半導体スイッチ1と並列に設けた第3の半導体スイッチ21は、リセットスイッチ23がオンしていることから、そのソース・ゲート間が導通しており、ゲート端子の電位は出力ノードNの電位Vn(=Vdd)に等しくなっている。その後、コンデンサC1には電荷が蓄積されていない状態でリセットスイッチ23がオフするから、出力ノードNの電位Vnが変化するスイッチング時に先立って、第3の半導体スイッチ21のゲート端子の電位は、第3の半導体スイッチ21のゲート容量と出力ノードNに接続された容量C1との比に応じて出力ノードNの電圧を分配した大きさになる。
第2の半導体スイッチ2がオフ、又はオフ直前の高抵抗状態であって、第1の半導体スイッチ1もオンしていないデッドタイムt2には、軽負荷接続状態であれば寄生容量Cpに出力インダクタ3からインダクタ電流iL(<0)が流れ込む。そのため、出力ノードNの電位Vnは、図7に示すように入力電源電圧Vddレベルを越える電圧となる。
(Vdd+0.7)×C2/(C2+C12)>|Vth2|>Vdd×C2/(C2+C12)
ここで、第3、第4の半導体スイッチ21,22のゲート容量C11,C12は、電圧依存性があるだけでなく、リセットスイッチ23,24を構成するトランジスタのドレインと基板との間の接合容量など、その他の寄生容量が含まれている。ただし、出力ノードNから見た第3、第4の半導体スイッチ21,22の閾値が上述の式の範囲外に設定された場合には、出力ノードNの電位Vnが接地電位より高い状態であって、かつ入力電源電圧Vddよりも低い状態においても第3の半導体スイッチ21と第2、第4の半導体スイッチ2,22が同時に導通したり、第4の半導体スイッチ22と第1、第3の半導体スイッチ1,21が同時に導通したりすることがある。そうすると、短絡電流によって電力変換効率が低下することになる。そこで、実験、シミュレーション、理論解析などにより、この寄生容量値を事前に求めて、設計を行う必要がある。
2 半導体スイッチ(第2の半導体スイッチ)
3 出力インダクタ
4 出力コンデンサ
5 発振器
6 比較器
7 ドライバ
8 リセット回路
11,12 高閾値半導体スイッチ
21 半導体スイッチ(第3の半導体スイッチ)
22 半導体スイッチ(第4の半導体スイッチ)
23,24 リセットスイッチ
C1,C2 コンデンサ
Claims (7)
- 半導体スイッチのオン・オフ動作により直流電圧の変換を行うスイッチングレギュレータにおいて、
高位電源と低位電源との間に直列に接続され、交互にオン・オフする一対の半導体スイッチからなる半導体回路と、
前記半導体回路の各半導体スイッチを所定期間のデッドタイムを挟んでオン・オフ制御する駆動回路と、
前記半導体回路の出力ノードと前記高位電源、及び前記低位電源との間にそれぞれ接続され、それぞれの閾値電圧の絶対値が前記高位電源と前記低位電源との間の電位差Vddと前記半導体回路の各半導体スイッチにおける寄生ダイオードのビルトインポテンシャルを加算したものより小さく設定した高閾値半導体スイッチからなる制御回路と、
を備えたことを特徴とするスイッチングレギュレータ。 - 前記半導体回路、及び前記制御回路は、それぞれ前記高位電源、及び前記低位電源との間の各半導体スイッチが反対導電型のMOSトランジスタスイッチによって構成されていることを特徴とする請求項1記載のスイッチングレギュレータ。
- 前記制御回路は、ソース端子が前記高位電源に接続されたPチャネルトランジスタと、ソース端子が前記低位電源に接続されたNチャネルトランジスタとによって構成され、前記各トランジスタのゲート端子及びドレイン端子がそれぞれ前記半導体回路の出力ノードに接続されていることを特徴とする請求項2記載のスイッチングレギュレータ。
- 前記制御回路のPチャネルトランジスタとNチャネルトランジスタの閾値電圧Vth1,Vth2を、
Vdd+0.7>|Vthi|>Vdd (i=1,2)
に設定したことを特徴とする請求項3記載のスイッチングレギュレータ。 - 半導体スイッチのオン・オフ動作により直流電圧の変換を行うスイッチングレギュレータにおいて、
高位電源と低位電源との間に直列に接続され、交互にオン・オフする第1、第2の半導体スイッチからなる半導体回路と、
前記半導体回路の各半導体スイッチを所定期間のデッドタイムを挟んでオン・オフ制御する駆動回路と、
前記半導体回路の出力ノードと前記高位電源、及び前記低位電源との間に前記第1、第2の半導体スイッチに対してそれぞれ並列に接続した第3、第4の半導体スイッチからなる制御回路と、
を備え、前記第3の半導体スイッチは、ソース端子が前記高位電源に接続されたPチャネルトランジスタであり、前記第4の半導体スイッチは、ソース端子が前記低位電源に接続されたNチャネルトランジスタであって、前記各トランジスタのドレイン端子がそれぞれ前記半導体回路の出力ノードに接続され、前記各トランジスタのゲート端子がそれぞれ所定の容量値のコンデンサを介して前記半導体回路の出力ノードに接続されていることを特徴とするスイッチングレギュレータ。 - 前記制御回路は、前記各トランジスタのゲート端子及びソース端子とを同電位にリセットするリセット回路を備えていることを特徴とする請求項5記載のスイッチングレギュレータ。
- 前記各コンデンサの容量値をそれぞれC1,C2、前記制御回路のPチャネルトランジスタとNチャネルトランジスタのゲート容量をそれぞれC11,C12、前記第1、第2の半導体スイッチにおける寄生ダイオードのビルトインポテンシャルをV1,V2とする場合において、
前記制御回路のPチャネルトランジスタとNチャネルトランジスタの閾値電圧Vth1,Vth2を、
(Vdd+V1)×C1/(C1+C11)>|Vth1|>Vdd×C1/(C1+C11)
(Vdd+V2)×C2/(C2+C12)>|Vth2|>Vdd×C2/(C2+C12)
に設定したことを特徴とする請求項5記載のスイッチングレギュレータ。
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JP2011243829A (ja) * | 2010-05-20 | 2011-12-01 | Toko Inc | 積層型電子部品 |
JP2012095499A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | レギュレータ回路 |
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